lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "X86TargetObjectFile.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalAlias.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/Intrinsics.h"
  28 #include "llvm/LLVMContext.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/ADT/VectorExtras.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Disable16Bit - 16-bit operations typically have a larger encoding than
  51 // corresponding 32-bit instructions, and 16-bit code is slow on some
  52 // processors. This is an experimental flag to disable 16-bit operations
  53 // (which forces them to be Legalized to 32-bit operations).
  54 static cl::opt<bool>
  55 Disable16Bit("disable-16bit", cl::Hidden,
  56              cl::desc("Disable use of 16-bit instructions"));
  57
  58 // Forward declarations.
  59 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  60                        SDValue V2);
  61
  62 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  63   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  64   default: llvm_unreachable("unknown subtarget type");
  65   case X86Subtarget::isDarwin:
  66     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  67       return new X8664_MachoTargetObjectFile();
  68     return new X8632_MachoTargetObjectFile();
  69   case X86Subtarget::isELF:
  70     return new TargetLoweringObjectFileELF();
  71   case X86Subtarget::isMingw:
  72   case X86Subtarget::isCygwin:
  73   case X86Subtarget::isWindows:
  74     return new TargetLoweringObjectFileCOFF();
  75   }
  76
  77 }
  78
  79 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  80   : TargetLowering(TM, createTLOF(TM)) {
  81   Subtarget = &TM.getSubtarget<X86Subtarget>();
  82   X86ScalarSSEf64 = Subtarget->hasSSE2();
  83   X86ScalarSSEf32 = Subtarget->hasSSE1();
  84   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  85
  86   RegInfo = TM.getRegisterInfo();
  87   TD = getTargetData();
  88
  89   // Set up the TargetLowering object.
  90
  91   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  92   setShiftAmountType(MVT::i8);
  93   setBooleanContents(ZeroOrOneBooleanContent);
  94   setSchedulingPreference(SchedulingForRegPressure);
  95   setStackPointerRegisterToSaveRestore(X86StackPtr);
  96
  97   if (Subtarget->isTargetDarwin()) {
  98     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  99     setUseUnderscoreSetJmp(false);
 100     setUseUnderscoreLongJmp(false);
 101   } else if (Subtarget->isTargetMingw()) {
 102     // MS runtime is weird: it exports _setjmp, but longjmp!
 103     setUseUnderscoreSetJmp(true);
 104     setUseUnderscoreLongJmp(false);
 105   } else {
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(true);
 108   }
 109
 110   // Set up the register classes.
 111   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 112   if (!Disable16Bit)
 113     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   if (!Disable16Bit)
 123     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   if (!Disable16Bit)
 126     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     if (X86ScalarSSEf64) {
 149       // We have an impenetrably clever algorithm for ui64->double only.
 150       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 151     }
 152     // We have an algorithm for SSE2, and we turn this into a 64-bit
 153     // FILD for other targets.
 154     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 155   }
 156
 157   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 158   // this operation.
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 160   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 161
 162   if (!UseSoftFloat) {
 163     // SSE has no i16 to fp conversion, only i32
 164     if (X86ScalarSSEf32) {
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 166       // f32 and f64 cases are Legal, f80 case is not
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     } else {
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 170       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 171     }
 172   } else {
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 175   }
 176
 177   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 178   // are Legal, f80 is custom lowered.
 179   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 180   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 181
 182   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 185   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 186
 187   if (X86ScalarSSEf32) {
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 189     // f32 and f64 cases are Legal, f80 case is not
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   } else {
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 193     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 194   }
 195
 196   // Handle FP_TO_UINT by promoting the destination to a larger signed
 197   // conversion.
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 200   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 201
 202   if (Subtarget->is64Bit()) {
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 204     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 205   } else if (!UseSoftFloat) {
 206     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 207       // Expand FP_TO_UINT into a select.
 208       // FIXME: We would like to use a Custom expander here eventually to do
 209       // the optimal thing for SSE vs. the default expansion in the legalizer.
 210       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 211     else
 212       // With SSE3 we can use fisttpll to convert to a signed i64; without
 213       // SSE, we're stuck with a fistpll.
 214       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 215   }
 216
 217   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 218   if (!X86ScalarSSEf64) {
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 220     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 221   }
 222
 223   // Scalar integer divide and remainder are lowered to use operations that
 224   // produce two results, to match the available instructions. This exposes
 225   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 226   // into a single instruction.
 227   //
 228   // Scalar integer multiply-high is also lowered to use two-result
 229   // operations, to match the available instructions. However, plain multiply
 230   // (low) operations are left as Legal, as there are single-result
 231   // instructions for this in x86. Using the two-result multiply instructions
 232   // when both high and low results are needed must be arranged by dagcombine.
 233   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 234   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 235   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 236   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 237   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 238   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 257
 258   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 259   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 260   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 261   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 262   if (Subtarget->is64Bit())
 263     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 264   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 265   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 266   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 267   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 268   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 269   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 270   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 271   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 272
 273   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 274   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 275   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 276   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 277   if (Disable16Bit) {
 278     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 279     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 280   } else {
 281     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 282     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 283   }
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   if (Disable16Bit)
 301     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 302   else
 303     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 307   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 309   if (Disable16Bit)
 310     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 311   else
 312     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 317   if (Subtarget->is64Bit()) {
 318     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 319     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 320   }
 321   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 322
 323   // Darwin ABI issue.
 324   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 325   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 326   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 327   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 328   if (Subtarget->is64Bit())
 329     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 330   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 331   if (Subtarget->is64Bit()) {
 332     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 333     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 334     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 335     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 336   }
 337   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 338   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 339   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 340   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 341   if (Subtarget->is64Bit()) {
 342     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 343     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 344     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 345   }
 346
 347   if (Subtarget->hasSSE1())
 348     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 349
 350   if (!Subtarget->hasSSE2())
 351     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 352
 353   // Expand certain atomics
 354   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 355   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 358
 359   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 360   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 363
 364   if (!Subtarget->is64Bit()) {
 365     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 366     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 372   }
 373
 374   // Use the default ISD::DBG_STOPPOINT.
 375   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 376   // FIXME - use subtarget debug flags
 377   if (!Subtarget->isTargetDarwin() &&
 378       !Subtarget->isTargetELF() &&
 379       !Subtarget->isTargetCygMing()) {
 380     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599   }
 600
 601   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 602   // with -msoft-float, disable use of MMX as well.
 603   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 604     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 605     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 606     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 607     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 608     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 609
 610     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 611     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 612     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 613     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 614
 615     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 616     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 617     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 618     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 619
 620     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 621     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 622
 623     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 624     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 625     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 626     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 627     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 628     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 629     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 632     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 633     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 634     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 635     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 636     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 637     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 640     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 641     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 642     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 643     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 644     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 645     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 646
 647     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 648     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 649     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 650     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 651     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 652     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 653     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 654     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 655     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 656
 657     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 658     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 659     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 660     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 661     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 662
 663     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 664     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 665     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 667
 668     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 669     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 670     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 671     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 672
 673     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 674
 675     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 676     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 677     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 678     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 679     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 680     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 681     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 682     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 683     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 684   }
 685
 686   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 687     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 688
 689     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 690     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 691     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 692     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 693     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 694     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 695     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 696     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 697     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 698     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 699     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 704     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 705
 706     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 707     // registers cannot be used even for integer operations.
 708     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 709     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 710     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 711     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 712
 713     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 714     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 715     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 716     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 717     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 718     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 719     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 720     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 721     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 722     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 723     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 724     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 725     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 726     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 727     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 728     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 729
 730     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 731     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 732     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 733     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 734
 735     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 736     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 737     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 738     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 739     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 740
 741     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 742     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 743       EVT VT = (MVT::SimpleValueType)i;
 744       // Do not attempt to custom lower non-power-of-2 vectors
 745       if (!isPowerOf2_32(VT.getVectorNumElements()))
 746         continue;
 747       // Do not attempt to custom lower non-128-bit vectors
 748       if (!VT.is128BitVector())
 749         continue;
 750       setOperationAction(ISD::BUILD_VECTOR,
 751                          VT.getSimpleVT().SimpleTy, Custom);
 752       setOperationAction(ISD::VECTOR_SHUFFLE,
 753                          VT.getSimpleVT().SimpleTy, Custom);
 754       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 755                          VT.getSimpleVT().SimpleTy, Custom);
 756     }
 757
 758     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 759     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 760     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 761     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 762     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 763     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 764
 765     if (Subtarget->is64Bit()) {
 766       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 767       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 768     }
 769
 770     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 771     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 772       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 773       EVT VT = SVT;
 774
 775       // Do not attempt to promote non-128-bit vectors
 776       if (!VT.is128BitVector()) {
 777         continue;
 778       }
 779       setOperationAction(ISD::AND,    SVT, Promote);
 780       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 781       setOperationAction(ISD::OR,     SVT, Promote);
 782       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 783       setOperationAction(ISD::XOR,    SVT, Promote);
 784       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 785       setOperationAction(ISD::LOAD,   SVT, Promote);
 786       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 787       setOperationAction(ISD::SELECT, SVT, Promote);
 788       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 789     }
 790
 791     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 792
 793     // Custom lower v2i64 and v2f64 selects.
 794     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 795     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 796     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 797     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 798
 799     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 800     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 801     if (!DisableMMX && Subtarget->hasMMX()) {
 802       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 803       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 804     }
 805   }
 806
 807   if (Subtarget->hasSSE41()) {
 808     // FIXME: Do we need to handle scalar-to-vector here?
 809     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 810
 811     // i8 and i16 vectors are custom , because the source register and source
 812     // source memory operand types are not the same width.  f32 vectors are
 813     // custom since the immediate controlling the insert encodes additional
 814     // information.
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 817     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 818     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 819
 820     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 821     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 822     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 823     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 824
 825     if (Subtarget->is64Bit()) {
 826       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 827       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 828     }
 829   }
 830
 831   if (Subtarget->hasSSE42()) {
 832     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 833   }
 834
 835   if (!UseSoftFloat && Subtarget->hasAVX()) {
 836     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 837     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 838     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 839     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 840
 841     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 842     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 843     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 844     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 845     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 846     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 847     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 848     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 849     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 850     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 851     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 852     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 853     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 854     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 855     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 856
 857     // Operations to consider commented out -v16i16 v32i8
 858     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 859     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 860     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 861     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 862     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 863     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 864     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 865     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 866     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 868     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 869     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 870     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 871     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 872
 873     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 874     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 875     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 876     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 877
 878     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 879     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 880     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 881     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 882     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 883
 884     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 885     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 886     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 887     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 888     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 889     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 890
 891 #if 0
 892     // Not sure we want to do this since there are no 256-bit integer
 893     // operations in AVX
 894
 895     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 896     // This includes 256-bit vectors
 897     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 898       EVT VT = (MVT::SimpleValueType)i;
 899
 900       // Do not attempt to custom lower non-power-of-2 vectors
 901       if (!isPowerOf2_32(VT.getVectorNumElements()))
 902         continue;
 903
 904       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 905       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 906       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 907     }
 908
 909     if (Subtarget->is64Bit()) {
 910       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 911       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 912     }
 913 #endif
 914
 915 #if 0
 916     // Not sure we want to do this since there are no 256-bit integer
 917     // operations in AVX
 918
 919     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 920     // Including 256-bit vectors
 921     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 922       EVT VT = (MVT::SimpleValueType)i;
 923
 924       if (!VT.is256BitVector()) {
 925         continue;
 926       }
 927       setOperationAction(ISD::AND,    VT, Promote);
 928       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 929       setOperationAction(ISD::OR,     VT, Promote);
 930       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 931       setOperationAction(ISD::XOR,    VT, Promote);
 932       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 933       setOperationAction(ISD::LOAD,   VT, Promote);
 934       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 935       setOperationAction(ISD::SELECT, VT, Promote);
 936       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 937     }
 938
 939     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 940 #endif
 941   }
 942
 943   // We want to custom lower some of our intrinsics.
 944   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 945
 946   // Add/Sub/Mul with overflow operations are custom lowered.
 947   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 948   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 949   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 950   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 951   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 952   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 953   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 954   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 955   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 956   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 957
 958   if (!Subtarget->is64Bit()) {
 959     // These libcalls are not available in 32-bit.
 960     setLibcallName(RTLIB::SHL_I128, 0);
 961     setLibcallName(RTLIB::SRL_I128, 0);
 962     setLibcallName(RTLIB::SRA_I128, 0);
 963   }
 964
 965   // We have target-specific dag combine patterns for the following nodes:
 966   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 967   setTargetDAGCombine(ISD::BUILD_VECTOR);
 968   setTargetDAGCombine(ISD::SELECT);
 969   setTargetDAGCombine(ISD::SHL);
 970   setTargetDAGCombine(ISD::SRA);
 971   setTargetDAGCombine(ISD::SRL);
 972   setTargetDAGCombine(ISD::STORE);
 973   setTargetDAGCombine(ISD::MEMBARRIER);
 974   if (Subtarget->is64Bit())
 975     setTargetDAGCombine(ISD::MUL);
 976
 977   computeRegisterProperties();
 978
 979   // FIXME: These should be based on subtarget info. Plus, the values should
 980   // be smaller when we are in optimizing for size mode.
 981   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 982   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 983   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 984   setPrefLoopAlignment(16);
 985   benefitFromCodePlacementOpt = true;
 986 }
 987
 988
 989 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 990   return MVT::i8;
 991 }
 992
 993
 994 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 995 /// the desired ByVal argument alignment.
 996 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 997   if (MaxAlign == 16)
 998     return;
 999   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1000     if (VTy->getBitWidth() == 128)
1001       MaxAlign = 16;
1002   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1003     unsigned EltAlign = 0;
1004     getMaxByValAlign(ATy->getElementType(), EltAlign);
1005     if (EltAlign > MaxAlign)
1006       MaxAlign = EltAlign;
1007   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1008     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1009       unsigned EltAlign = 0;
1010       getMaxByValAlign(STy->getElementType(i), EltAlign);
1011       if (EltAlign > MaxAlign)
1012         MaxAlign = EltAlign;
1013       if (MaxAlign == 16)
1014         break;
1015     }
1016   }
1017   return;
1018 }
1019
1020 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1021 /// function arguments in the caller parameter area. For X86, aggregates
1022 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1023 /// are at 4-byte boundaries.
1024 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1025   if (Subtarget->is64Bit()) {
1026     // Max of 8 and alignment of type.
1027     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1028     if (TyAlign > 8)
1029       return TyAlign;
1030     return 8;
1031   }
1032
1033   unsigned Align = 4;
1034   if (Subtarget->hasSSE1())
1035     getMaxByValAlign(Ty, Align);
1036   return Align;
1037 }
1038
1039 /// getOptimalMemOpType - Returns the target specific optimal type for load
1040 /// and store operations as a result of memset, memcpy, and memmove
1041 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1042 /// determining it.
1043 EVT
1044 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1045                                        bool isSrcConst, bool isSrcStr,
1046                                        SelectionDAG &DAG) const {
1047   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1048   // linux.  This is because the stack realignment code can't handle certain
1049   // cases like PR2962.  This should be removed when PR2962 is fixed.
1050   const Function *F = DAG.getMachineFunction().getFunction();
1051   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1052   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1053     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1054       return MVT::v4i32;
1055     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1056       return MVT::v4f32;
1057   }
1058   if (Subtarget->is64Bit() && Size >= 8)
1059     return MVT::i64;
1060   return MVT::i32;
1061 }
1062
1063 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1064 /// jumptable.
1065 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1066                                                       SelectionDAG &DAG) const {
1067   if (usesGlobalOffsetTable())
1068     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1069   if (!Subtarget->is64Bit())
1070     // This doesn't have DebugLoc associated with it, but is not really the
1071     // same as a Register.
1072     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1073                        getPointerTy());
1074   return Table;
1075 }
1076
1077 /// getFunctionAlignment - Return the Log2 alignment of this function.
1078 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1079   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1080 }
1081
1082 //===----------------------------------------------------------------------===//
1083 //               Return Value Calling Convention Implementation
1084 //===----------------------------------------------------------------------===//
1085
1086 #include "X86GenCallingConv.inc"
1087
1088 SDValue
1089 X86TargetLowering::LowerReturn(SDValue Chain,
1090                                CallingConv::ID CallConv, bool isVarArg,
1091                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1092                                DebugLoc dl, SelectionDAG &DAG) {
1093
1094   SmallVector<CCValAssign, 16> RVLocs;
1095   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1096                  RVLocs, *DAG.getContext());
1097   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1098
1099   // If this is the first return lowered for this function, add the regs to the
1100   // liveout set for the function.
1101   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1102     for (unsigned i = 0; i != RVLocs.size(); ++i)
1103       if (RVLocs[i].isRegLoc())
1104         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1105   }
1106
1107   SDValue Flag;
1108
1109   SmallVector<SDValue, 6> RetOps;
1110   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1111   // Operand #1 = Bytes To Pop
1112   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1113
1114   // Copy the result values into the output registers.
1115   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1116     CCValAssign &VA = RVLocs[i];
1117     assert(VA.isRegLoc() && "Can only return in registers!");
1118     SDValue ValToCopy = Outs[i].Val;
1119
1120     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1121     // the RET instruction and handled by the FP Stackifier.
1122     if (VA.getLocReg() == X86::ST0 ||
1123         VA.getLocReg() == X86::ST1) {
1124       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1125       // change the value to the FP stack register class.
1126       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1127         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1128       RetOps.push_back(ValToCopy);
1129       // Don't emit a copytoreg.
1130       continue;
1131     }
1132
1133     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1134     // which is returned in RAX / RDX.
1135     if (Subtarget->is64Bit()) {
1136       EVT ValVT = ValToCopy.getValueType();
1137       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1138         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1139         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1140           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1141       }
1142     }
1143
1144     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1145     Flag = Chain.getValue(1);
1146   }
1147
1148   // The x86-64 ABI for returning structs by value requires that we copy
1149   // the sret argument into %rax for the return. We saved the argument into
1150   // a virtual register in the entry block, so now we copy the value out
1151   // and into %rax.
1152   if (Subtarget->is64Bit() &&
1153       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1154     MachineFunction &MF = DAG.getMachineFunction();
1155     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1156     unsigned Reg = FuncInfo->getSRetReturnReg();
1157     if (!Reg) {
1158       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1159       FuncInfo->setSRetReturnReg(Reg);
1160     }
1161     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1162
1163     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1164     Flag = Chain.getValue(1);
1165
1166     // RAX now acts like a return value.
1167     MF.getRegInfo().addLiveOut(X86::RAX);
1168   }
1169
1170   RetOps[0] = Chain;  // Update chain.
1171
1172   // Add the flag if we have it.
1173   if (Flag.getNode())
1174     RetOps.push_back(Flag);
1175
1176   return DAG.getNode(X86ISD::RET_FLAG, dl,
1177                      MVT::Other, &RetOps[0], RetOps.size());
1178 }
1179
1180 /// LowerCallResult - Lower the result values of a call into the
1181 /// appropriate copies out of appropriate physical registers.
1182 ///
1183 SDValue
1184 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1185                                    CallingConv::ID CallConv, bool isVarArg,
1186                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1187                                    DebugLoc dl, SelectionDAG &DAG,
1188                                    SmallVectorImpl<SDValue> &InVals) {
1189
1190   // Assign locations to each value returned by this call.
1191   SmallVector<CCValAssign, 16> RVLocs;
1192   bool Is64Bit = Subtarget->is64Bit();
1193   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1194                  RVLocs, *DAG.getContext());
1195   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1196
1197   // Copy all of the result registers out of their specified physreg.
1198   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1199     CCValAssign &VA = RVLocs[i];
1200     EVT CopyVT = VA.getValVT();
1201
1202     // If this is x86-64, and we disabled SSE, we can't return FP values
1203     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1204         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1205       llvm_report_error("SSE register return with SSE disabled");
1206     }
1207
1208     // If this is a call to a function that returns an fp value on the floating
1209     // point stack, but where we prefer to use the value in xmm registers, copy
1210     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1211     if ((VA.getLocReg() == X86::ST0 ||
1212          VA.getLocReg() == X86::ST1) &&
1213         isScalarFPTypeInSSEReg(VA.getValVT())) {
1214       CopyVT = MVT::f80;
1215     }
1216
1217     SDValue Val;
1218     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1219       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1220       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1221         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1222                                    MVT::v2i64, InFlag).getValue(1);
1223         Val = Chain.getValue(0);
1224         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1225                           Val, DAG.getConstant(0, MVT::i64));
1226       } else {
1227         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1228                                    MVT::i64, InFlag).getValue(1);
1229         Val = Chain.getValue(0);
1230       }
1231       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1232     } else {
1233       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1234                                  CopyVT, InFlag).getValue(1);
1235       Val = Chain.getValue(0);
1236     }
1237     InFlag = Chain.getValue(2);
1238
1239     if (CopyVT != VA.getValVT()) {
1240       // Round the F80 the right size, which also moves to the appropriate xmm
1241       // register.
1242       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1243                         // This truncation won't change the value.
1244                         DAG.getIntPtrConstant(1));
1245     }
1246
1247     InVals.push_back(Val);
1248   }
1249
1250   return Chain;
1251 }
1252
1253
1254 //===----------------------------------------------------------------------===//
1255 //                C & StdCall & Fast Calling Convention implementation
1256 //===----------------------------------------------------------------------===//
1257 //  StdCall calling convention seems to be standard for many Windows' API
1258 //  routines and around. It differs from C calling convention just a little:
1259 //  callee should clean up the stack, not caller. Symbols should be also
1260 //  decorated in some fancy way :) It doesn't support any vector arguments.
1261 //  For info on fast calling convention see Fast Calling Convention (tail call)
1262 //  implementation LowerX86_32FastCCCallTo.
1263
1264 /// CallIsStructReturn - Determines whether a call uses struct return
1265 /// semantics.
1266 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1267   if (Outs.empty())
1268     return false;
1269
1270   return Outs[0].Flags.isSRet();
1271 }
1272
1273 /// ArgsAreStructReturn - Determines whether a function uses struct
1274 /// return semantics.
1275 static bool
1276 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1277   if (Ins.empty())
1278     return false;
1279
1280   return Ins[0].Flags.isSRet();
1281 }
1282
1283 /// IsCalleePop - Determines whether the callee is required to pop its
1284 /// own arguments. Callee pop is necessary to support tail calls.
1285 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1286   if (IsVarArg)
1287     return false;
1288
1289   switch (CallingConv) {
1290   default:
1291     return false;
1292   case CallingConv::X86_StdCall:
1293     return !Subtarget->is64Bit();
1294   case CallingConv::X86_FastCall:
1295     return !Subtarget->is64Bit();
1296   case CallingConv::Fast:
1297     return PerformTailCallOpt;
1298   }
1299 }
1300
1301 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1302 /// given CallingConvention value.
1303 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1304   if (Subtarget->is64Bit()) {
1305     if (Subtarget->isTargetWin64())
1306       return CC_X86_Win64_C;
1307     else
1308       return CC_X86_64_C;
1309   }
1310
1311   if (CC == CallingConv::X86_FastCall)
1312     return CC_X86_32_FastCall;
1313   else if (CC == CallingConv::Fast)
1314     return CC_X86_32_FastCC;
1315   else
1316     return CC_X86_32_C;
1317 }
1318
1319 /// NameDecorationForCallConv - Selects the appropriate decoration to
1320 /// apply to a MachineFunction containing a given calling convention.
1321 NameDecorationStyle
1322 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1323   if (CallConv == CallingConv::X86_FastCall)
1324     return FastCall;
1325   else if (CallConv == CallingConv::X86_StdCall)
1326     return StdCall;
1327   return None;
1328 }
1329
1330
1331 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1332 /// by "Src" to address "Dst" with size and alignment information specified by
1333 /// the specific parameter attribute. The copy will be passed as a byval
1334 /// function parameter.
1335 static SDValue
1336 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1337                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1338                           DebugLoc dl) {
1339   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1340   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1341                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1342 }
1343
1344 SDValue
1345 X86TargetLowering::LowerMemArgument(SDValue Chain,
1346                                     CallingConv::ID CallConv,
1347                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1348                                     DebugLoc dl, SelectionDAG &DAG,
1349                                     const CCValAssign &VA,
1350                                     MachineFrameInfo *MFI,
1351                                     unsigned i) {
1352
1353   // Create the nodes corresponding to a load from this parameter slot.
1354   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1355   bool AlwaysUseMutable = (CallConv==CallingConv::Fast) && PerformTailCallOpt;
1356   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1357   EVT ValVT;
1358
1359   // If value is passed by pointer we have address passed instead of the value
1360   // itself.
1361   if (VA.getLocInfo() == CCValAssign::Indirect)
1362     ValVT = VA.getLocVT();
1363   else
1364     ValVT = VA.getValVT();
1365
1366   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1367   // changed with more analysis.
1368   // In case of tail call optimization mark all arguments mutable. Since they
1369   // could be overwritten by lowering of arguments in case of a tail call.
1370   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1371                                   VA.getLocMemOffset(), isImmutable);
1372   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1373   if (Flags.isByVal())
1374     return FIN;
1375   return DAG.getLoad(ValVT, dl, Chain, FIN,
1376                      PseudoSourceValue::getFixedStack(FI), 0);
1377 }
1378
1379 SDValue
1380 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1381                                         CallingConv::ID CallConv,
1382                                         bool isVarArg,
1383                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1384                                         DebugLoc dl,
1385                                         SelectionDAG &DAG,
1386                                         SmallVectorImpl<SDValue> &InVals) {
1387
1388   MachineFunction &MF = DAG.getMachineFunction();
1389   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1390
1391   const Function* Fn = MF.getFunction();
1392   if (Fn->hasExternalLinkage() &&
1393       Subtarget->isTargetCygMing() &&
1394       Fn->getName() == "main")
1395     FuncInfo->setForceFramePointer(true);
1396
1397   // Decorate the function name.
1398   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1399
1400   MachineFrameInfo *MFI = MF.getFrameInfo();
1401   bool Is64Bit = Subtarget->is64Bit();
1402   bool IsWin64 = Subtarget->isTargetWin64();
1403
1404   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1405          "Var args not supported with calling convention fastcc");
1406
1407   // Assign locations to all of the incoming arguments.
1408   SmallVector<CCValAssign, 16> ArgLocs;
1409   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1410                  ArgLocs, *DAG.getContext());
1411   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1412
1413   unsigned LastVal = ~0U;
1414   SDValue ArgValue;
1415   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1416     CCValAssign &VA = ArgLocs[i];
1417     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1418     // places.
1419     assert(VA.getValNo() != LastVal &&
1420            "Don't support value assigned to multiple locs yet");
1421     LastVal = VA.getValNo();
1422
1423     if (VA.isRegLoc()) {
1424       EVT RegVT = VA.getLocVT();
1425       TargetRegisterClass *RC = NULL;
1426       if (RegVT == MVT::i32)
1427         RC = X86::GR32RegisterClass;
1428       else if (Is64Bit && RegVT == MVT::i64)
1429         RC = X86::GR64RegisterClass;
1430       else if (RegVT == MVT::f32)
1431         RC = X86::FR32RegisterClass;
1432       else if (RegVT == MVT::f64)
1433         RC = X86::FR64RegisterClass;
1434       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1435         RC = X86::VR128RegisterClass;
1436       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1437         RC = X86::VR64RegisterClass;
1438       else
1439         llvm_unreachable("Unknown argument type!");
1440
1441       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1442       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1443
1444       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1445       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1446       // right size.
1447       if (VA.getLocInfo() == CCValAssign::SExt)
1448         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1449                                DAG.getValueType(VA.getValVT()));
1450       else if (VA.getLocInfo() == CCValAssign::ZExt)
1451         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1452                                DAG.getValueType(VA.getValVT()));
1453       else if (VA.getLocInfo() == CCValAssign::BCvt)
1454         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1455
1456       if (VA.isExtInLoc()) {
1457         // Handle MMX values passed in XMM regs.
1458         if (RegVT.isVector()) {
1459           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1460                                  ArgValue, DAG.getConstant(0, MVT::i64));
1461           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1462         } else
1463           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1464       }
1465     } else {
1466       assert(VA.isMemLoc());
1467       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1468     }
1469
1470     // If value is passed via pointer - do a load.
1471     if (VA.getLocInfo() == CCValAssign::Indirect)
1472       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1473
1474     InVals.push_back(ArgValue);
1475   }
1476
1477   // The x86-64 ABI for returning structs by value requires that we copy
1478   // the sret argument into %rax for the return. Save the argument into
1479   // a virtual register so that we can access it from the return points.
1480   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1481     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1482     unsigned Reg = FuncInfo->getSRetReturnReg();
1483     if (!Reg) {
1484       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1485       FuncInfo->setSRetReturnReg(Reg);
1486     }
1487     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1488     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1489   }
1490
1491   unsigned StackSize = CCInfo.getNextStackOffset();
1492   // align stack specially for tail calls
1493   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1494     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1495
1496   // If the function takes variable number of arguments, make a frame index for
1497   // the start of the first vararg value... for expansion of llvm.va_start.
1498   if (isVarArg) {
1499     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1500       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1501     }
1502     if (Is64Bit) {
1503       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1504
1505       // FIXME: We should really autogenerate these arrays
1506       static const unsigned GPR64ArgRegsWin64[] = {
1507         X86::RCX, X86::RDX, X86::R8,  X86::R9
1508       };
1509       static const unsigned XMMArgRegsWin64[] = {
1510         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1511       };
1512       static const unsigned GPR64ArgRegs64Bit[] = {
1513         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1514       };
1515       static const unsigned XMMArgRegs64Bit[] = {
1516         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1517         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1518       };
1519       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1520
1521       if (IsWin64) {
1522         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1523         GPR64ArgRegs = GPR64ArgRegsWin64;
1524         XMMArgRegs = XMMArgRegsWin64;
1525       } else {
1526         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1527         GPR64ArgRegs = GPR64ArgRegs64Bit;
1528         XMMArgRegs = XMMArgRegs64Bit;
1529       }
1530       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1531                                                        TotalNumIntRegs);
1532       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1533                                                        TotalNumXMMRegs);
1534
1535       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1536       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1537              "SSE register cannot be used when SSE is disabled!");
1538       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1539              "SSE register cannot be used when SSE is disabled!");
1540       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1541         // Kernel mode asks for SSE to be disabled, so don't push them
1542         // on the stack.
1543         TotalNumXMMRegs = 0;
1544
1545       // For X86-64, if there are vararg parameters that are passed via
1546       // registers, then we must store them to their spots on the stack so they
1547       // may be loaded by deferencing the result of va_next.
1548       VarArgsGPOffset = NumIntRegs * 8;
1549       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1550       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1551                                                  TotalNumXMMRegs * 16, 16);
1552
1553       // Store the integer parameter registers.
1554       SmallVector<SDValue, 8> MemOps;
1555       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1556       unsigned Offset = VarArgsGPOffset;
1557       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1558         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1559                                   DAG.getIntPtrConstant(Offset));
1560         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1561                                      X86::GR64RegisterClass);
1562         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1563         SDValue Store =
1564           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1565                        PseudoSourceValue::getStack(),
1566                        Offset);
1567         MemOps.push_back(Store);
1568         Offset += 8;
1569       }
1570
1571       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1572         // Now store the XMM (fp + vector) parameter registers.
1573         SmallVector<SDValue, 11> SaveXMMOps;
1574         SaveXMMOps.push_back(Chain);
1575
1576         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1577         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1578         SaveXMMOps.push_back(ALVal);
1579
1580         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1581         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1582
1583         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1584           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1585                                        X86::VR128RegisterClass);
1586           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1587           SaveXMMOps.push_back(Val);
1588         }
1589         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1590                                      MVT::Other,
1591                                      &SaveXMMOps[0], SaveXMMOps.size()));
1592       }
1593
1594       if (!MemOps.empty())
1595         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1596                             &MemOps[0], MemOps.size());
1597     }
1598   }
1599
1600   // Some CCs need callee pop.
1601   if (IsCalleePop(isVarArg, CallConv)) {
1602     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1603     BytesCallerReserves = 0;
1604   } else {
1605     BytesToPopOnReturn  = 0; // Callee pops nothing.
1606     // If this is an sret function, the return should pop the hidden pointer.
1607     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1608       BytesToPopOnReturn = 4;
1609     BytesCallerReserves = StackSize;
1610   }
1611
1612   if (!Is64Bit) {
1613     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1614     if (CallConv == CallingConv::X86_FastCall)
1615       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1616   }
1617
1618   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1619
1620   return Chain;
1621 }
1622
1623 SDValue
1624 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1625                                     SDValue StackPtr, SDValue Arg,
1626                                     DebugLoc dl, SelectionDAG &DAG,
1627                                     const CCValAssign &VA,
1628                                     ISD::ArgFlagsTy Flags) {
1629   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1630   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1631   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1632   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1633   if (Flags.isByVal()) {
1634     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1635   }
1636   return DAG.getStore(Chain, dl, Arg, PtrOff,
1637                       PseudoSourceValue::getStack(), LocMemOffset);
1638 }
1639
1640 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1641 /// optimization is performed and it is required.
1642 SDValue
1643 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1644                                            SDValue &OutRetAddr,
1645                                            SDValue Chain,
1646                                            bool IsTailCall,
1647                                            bool Is64Bit,
1648                                            int FPDiff,
1649                                            DebugLoc dl) {
1650   if (!IsTailCall || FPDiff==0) return Chain;
1651
1652   // Adjust the Return address stack slot.
1653   EVT VT = getPointerTy();
1654   OutRetAddr = getReturnAddressFrameIndex(DAG);
1655
1656   // Load the "old" Return address.
1657   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1658   return SDValue(OutRetAddr.getNode(), 1);
1659 }
1660
1661 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1662 /// optimization is performed and it is required (FPDiff!=0).
1663 static SDValue
1664 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1665                          SDValue Chain, SDValue RetAddrFrIdx,
1666                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1667   // Store the return address to the appropriate stack slot.
1668   if (!FPDiff) return Chain;
1669   // Calculate the new stack slot for the return address.
1670   int SlotSize = Is64Bit ? 8 : 4;
1671   int NewReturnAddrFI =
1672     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1673   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1674   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1675   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1676                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1677   return Chain;
1678 }
1679
1680 SDValue
1681 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1682                              CallingConv::ID CallConv, bool isVarArg,
1683                              bool isTailCall,
1684                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1685                              const SmallVectorImpl<ISD::InputArg> &Ins,
1686                              DebugLoc dl, SelectionDAG &DAG,
1687                              SmallVectorImpl<SDValue> &InVals) {
1688
1689   MachineFunction &MF = DAG.getMachineFunction();
1690   bool Is64Bit        = Subtarget->is64Bit();
1691   bool IsStructRet    = CallIsStructReturn(Outs);
1692
1693   assert((!isTailCall ||
1694           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
1695          "IsEligibleForTailCallOptimization missed a case!");
1696   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1697          "Var args not supported with calling convention fastcc");
1698
1699   // Analyze operands of the call, assigning locations to each operand.
1700   SmallVector<CCValAssign, 16> ArgLocs;
1701   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1702                  ArgLocs, *DAG.getContext());
1703   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1704
1705   // Get a count of how many bytes are to be pushed on the stack.
1706   unsigned NumBytes = CCInfo.getNextStackOffset();
1707   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1708     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1709
1710   int FPDiff = 0;
1711   if (isTailCall) {
1712     // Lower arguments at fp - stackoffset + fpdiff.
1713     unsigned NumBytesCallerPushed =
1714       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1715     FPDiff = NumBytesCallerPushed - NumBytes;
1716
1717     // Set the delta of movement of the returnaddr stackslot.
1718     // But only set if delta is greater than previous delta.
1719     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1720       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1721   }
1722
1723   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1724
1725   SDValue RetAddrFrIdx;
1726   // Load return adress for tail calls.
1727   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1728                                   FPDiff, dl);
1729
1730   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1731   SmallVector<SDValue, 8> MemOpChains;
1732   SDValue StackPtr;
1733
1734   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1735   // of tail call optimization arguments are handle later.
1736   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1737     CCValAssign &VA = ArgLocs[i];
1738     EVT RegVT = VA.getLocVT();
1739     SDValue Arg = Outs[i].Val;
1740     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1741     bool isByVal = Flags.isByVal();
1742
1743     // Promote the value if needed.
1744     switch (VA.getLocInfo()) {
1745     default: llvm_unreachable("Unknown loc info!");
1746     case CCValAssign::Full: break;
1747     case CCValAssign::SExt:
1748       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1749       break;
1750     case CCValAssign::ZExt:
1751       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1752       break;
1753     case CCValAssign::AExt:
1754       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1755         // Special case: passing MMX values in XMM registers.
1756         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1757         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1758         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1759       } else
1760         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1761       break;
1762     case CCValAssign::BCvt:
1763       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1764       break;
1765     case CCValAssign::Indirect: {
1766       // Store the argument.
1767       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1768       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1769                            PseudoSourceValue::getStack(), 0);
1770       Arg = SpillSlot;
1771       break;
1772     }
1773     }
1774
1775     if (VA.isRegLoc()) {
1776       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1777     } else {
1778       if (!isTailCall || (isTailCall && isByVal)) {
1779         assert(VA.isMemLoc());
1780         if (StackPtr.getNode() == 0)
1781           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1782
1783         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1784                                                dl, DAG, VA, Flags));
1785       }
1786     }
1787   }
1788
1789   if (!MemOpChains.empty())
1790     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1791                         &MemOpChains[0], MemOpChains.size());
1792
1793   // Build a sequence of copy-to-reg nodes chained together with token chain
1794   // and flag operands which copy the outgoing args into registers.
1795   SDValue InFlag;
1796   // Tail call byval lowering might overwrite argument registers so in case of
1797   // tail call optimization the copies to registers are lowered later.
1798   if (!isTailCall)
1799     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1800       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1801                                RegsToPass[i].second, InFlag);
1802       InFlag = Chain.getValue(1);
1803     }
1804
1805
1806   if (Subtarget->isPICStyleGOT()) {
1807     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1808     // GOT pointer.
1809     if (!isTailCall) {
1810       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1811                                DAG.getNode(X86ISD::GlobalBaseReg,
1812                                            DebugLoc::getUnknownLoc(),
1813                                            getPointerTy()),
1814                                InFlag);
1815       InFlag = Chain.getValue(1);
1816     } else {
1817       // If we are tail calling and generating PIC/GOT style code load the
1818       // address of the callee into ECX. The value in ecx is used as target of
1819       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1820       // for tail calls on PIC/GOT architectures. Normally we would just put the
1821       // address of GOT into ebx and then call target@PLT. But for tail calls
1822       // ebx would be restored (since ebx is callee saved) before jumping to the
1823       // target@PLT.
1824
1825       // Note: The actual moving to ECX is done further down.
1826       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1827       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1828           !G->getGlobal()->hasProtectedVisibility())
1829         Callee = LowerGlobalAddress(Callee, DAG);
1830       else if (isa<ExternalSymbolSDNode>(Callee))
1831         Callee = LowerExternalSymbol(Callee, DAG);
1832     }
1833   }
1834
1835   if (Is64Bit && isVarArg) {
1836     // From AMD64 ABI document:
1837     // For calls that may call functions that use varargs or stdargs
1838     // (prototype-less calls or calls to functions containing ellipsis (...) in
1839     // the declaration) %al is used as hidden argument to specify the number
1840     // of SSE registers used. The contents of %al do not need to match exactly
1841     // the number of registers, but must be an ubound on the number of SSE
1842     // registers used and is in the range 0 - 8 inclusive.
1843
1844     // FIXME: Verify this on Win64
1845     // Count the number of XMM registers allocated.
1846     static const unsigned XMMArgRegs[] = {
1847       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1848       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1849     };
1850     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1851     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1852            && "SSE registers cannot be used when SSE is disabled");
1853
1854     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1855                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1856     InFlag = Chain.getValue(1);
1857   }
1858
1859
1860   // For tail calls lower the arguments to the 'real' stack slot.
1861   if (isTailCall) {
1862     // Force all the incoming stack arguments to be loaded from the stack
1863     // before any new outgoing arguments are stored to the stack, because the
1864     // outgoing stack slots may alias the incoming argument stack slots, and
1865     // the alias isn't otherwise explicit. This is slightly more conservative
1866     // than necessary, because it means that each store effectively depends
1867     // on every argument instead of just those arguments it would clobber.
1868     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1869
1870     SmallVector<SDValue, 8> MemOpChains2;
1871     SDValue FIN;
1872     int FI = 0;
1873     // Do not flag preceeding copytoreg stuff together with the following stuff.
1874     InFlag = SDValue();
1875     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1876       CCValAssign &VA = ArgLocs[i];
1877       if (!VA.isRegLoc()) {
1878         assert(VA.isMemLoc());
1879         SDValue Arg = Outs[i].Val;
1880         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1881         // Create frame index.
1882         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1883         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1884         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1885         FIN = DAG.getFrameIndex(FI, getPointerTy());
1886
1887         if (Flags.isByVal()) {
1888           // Copy relative to framepointer.
1889           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1890           if (StackPtr.getNode() == 0)
1891             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1892                                           getPointerTy());
1893           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1894
1895           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1896                                                            ArgChain,
1897                                                            Flags, DAG, dl));
1898         } else {
1899           // Store relative to framepointer.
1900           MemOpChains2.push_back(
1901             DAG.getStore(ArgChain, dl, Arg, FIN,
1902                          PseudoSourceValue::getFixedStack(FI), 0));
1903         }
1904       }
1905     }
1906
1907     if (!MemOpChains2.empty())
1908       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1909                           &MemOpChains2[0], MemOpChains2.size());
1910
1911     // Copy arguments to their registers.
1912     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1913       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1914                                RegsToPass[i].second, InFlag);
1915       InFlag = Chain.getValue(1);
1916     }
1917     InFlag =SDValue();
1918
1919     // Store the return address to the appropriate stack slot.
1920     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1921                                      FPDiff, dl);
1922   }
1923
1924   // If the callee is a GlobalAddress node (quite common, every direct call is)
1925   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1926   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1927     // We should use extra load for direct calls to dllimported functions in
1928     // non-JIT mode.
1929     GlobalValue *GV = G->getGlobal();
1930     if (!GV->hasDLLImportLinkage()) {
1931       unsigned char OpFlags = 0;
1932
1933       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1934       // external symbols most go through the PLT in PIC mode.  If the symbol
1935       // has hidden or protected visibility, or if it is static or local, then
1936       // we don't need to use the PLT - we can directly call it.
1937       if (Subtarget->isTargetELF() &&
1938           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1939           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1940         OpFlags = X86II::MO_PLT;
1941       } else if (Subtarget->isPICStyleStubAny() &&
1942                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1943                Subtarget->getDarwinVers() < 9) {
1944         // PC-relative references to external symbols should go through $stub,
1945         // unless we're building with the leopard linker or later, which
1946         // automatically synthesizes these stubs.
1947         OpFlags = X86II::MO_DARWIN_STUB;
1948       }
1949
1950       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1951                                           G->getOffset(), OpFlags);
1952     }
1953   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1954     unsigned char OpFlags = 0;
1955
1956     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1957     // symbols should go through the PLT.
1958     if (Subtarget->isTargetELF() &&
1959         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1960       OpFlags = X86II::MO_PLT;
1961     } else if (Subtarget->isPICStyleStubAny() &&
1962              Subtarget->getDarwinVers() < 9) {
1963       // PC-relative references to external symbols should go through $stub,
1964       // unless we're building with the leopard linker or later, which
1965       // automatically synthesizes these stubs.
1966       OpFlags = X86II::MO_DARWIN_STUB;
1967     }
1968
1969     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1970                                          OpFlags);
1971   } else if (isTailCall) {
1972     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1973
1974     Chain = DAG.getCopyToReg(Chain,  dl,
1975                              DAG.getRegister(Opc, getPointerTy()),
1976                              Callee,InFlag);
1977     Callee = DAG.getRegister(Opc, getPointerTy());
1978     // Add register as live out.
1979     MF.getRegInfo().addLiveOut(Opc);
1980   }
1981
1982   // Returns a chain & a flag for retval copy to use.
1983   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1984   SmallVector<SDValue, 8> Ops;
1985
1986   if (isTailCall) {
1987     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1988                            DAG.getIntPtrConstant(0, true), InFlag);
1989     InFlag = Chain.getValue(1);
1990   }
1991
1992   Ops.push_back(Chain);
1993   Ops.push_back(Callee);
1994
1995   if (isTailCall)
1996     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1997
1998   // Add argument registers to the end of the list so that they are known live
1999   // into the call.
2000   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2001     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2002                                   RegsToPass[i].second.getValueType()));
2003
2004   // Add an implicit use GOT pointer in EBX.
2005   if (!isTailCall && Subtarget->isPICStyleGOT())
2006     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2007
2008   // Add an implicit use of AL for x86 vararg functions.
2009   if (Is64Bit && isVarArg)
2010     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2011
2012   if (InFlag.getNode())
2013     Ops.push_back(InFlag);
2014
2015   if (isTailCall) {
2016     // If this is the first return lowered for this function, add the regs
2017     // to the liveout set for the function.
2018     if (MF.getRegInfo().liveout_empty()) {
2019       SmallVector<CCValAssign, 16> RVLocs;
2020       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2021                      *DAG.getContext());
2022       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2023       for (unsigned i = 0; i != RVLocs.size(); ++i)
2024         if (RVLocs[i].isRegLoc())
2025           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2026     }
2027
2028     assert(((Callee.getOpcode() == ISD::Register &&
2029                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2030                 cast<RegisterSDNode>(Callee)->getReg() == X86::R9)) ||
2031               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2032               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2033              "Expecting an global address, external symbol, or register");
2034
2035     return DAG.getNode(X86ISD::TC_RETURN, dl,
2036                        NodeTys, &Ops[0], Ops.size());
2037   }
2038
2039   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2040   InFlag = Chain.getValue(1);
2041
2042   // Create the CALLSEQ_END node.
2043   unsigned NumBytesForCalleeToPush;
2044   if (IsCalleePop(isVarArg, CallConv))
2045     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2046   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2047     // If this is is a call to a struct-return function, the callee
2048     // pops the hidden struct pointer, so we have to push it back.
2049     // This is common for Darwin/X86, Linux & Mingw32 targets.
2050     NumBytesForCalleeToPush = 4;
2051   else
2052     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2053
2054   // Returns a flag for retval copy to use.
2055   Chain = DAG.getCALLSEQ_END(Chain,
2056                              DAG.getIntPtrConstant(NumBytes, true),
2057                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2058                                                    true),
2059                              InFlag);
2060   InFlag = Chain.getValue(1);
2061
2062   // Handle result values, copying them out of physregs into vregs that we
2063   // return.
2064   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2065                          Ins, dl, DAG, InVals);
2066 }
2067
2068
2069 //===----------------------------------------------------------------------===//
2070 //                Fast Calling Convention (tail call) implementation
2071 //===----------------------------------------------------------------------===//
2072
2073 //  Like std call, callee cleans arguments, convention except that ECX is
2074 //  reserved for storing the tail called function address. Only 2 registers are
2075 //  free for argument passing (inreg). Tail call optimization is performed
2076 //  provided:
2077 //                * tailcallopt is enabled
2078 //                * caller/callee are fastcc
2079 //  On X86_64 architecture with GOT-style position independent code only local
2080 //  (within module) calls are supported at the moment.
2081 //  To keep the stack aligned according to platform abi the function
2082 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2083 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2084 //  If a tail called function callee has more arguments than the caller the
2085 //  caller needs to make sure that there is room to move the RETADDR to. This is
2086 //  achieved by reserving an area the size of the argument delta right after the
2087 //  original REtADDR, but before the saved framepointer or the spilled registers
2088 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2089 //  stack layout:
2090 //    arg1
2091 //    arg2
2092 //    RETADDR
2093 //    [ new RETADDR
2094 //      move area ]
2095 //    (possible EBP)
2096 //    ESI
2097 //    EDI
2098 //    local1 ..
2099
2100 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2101 /// for a 16 byte align requirement.
2102 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2103                                                         SelectionDAG& DAG) {
2104   MachineFunction &MF = DAG.getMachineFunction();
2105   const TargetMachine &TM = MF.getTarget();
2106   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2107   unsigned StackAlignment = TFI.getStackAlignment();
2108   uint64_t AlignMask = StackAlignment - 1;
2109   int64_t Offset = StackSize;
2110   uint64_t SlotSize = TD->getPointerSize();
2111   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2112     // Number smaller than 12 so just add the difference.
2113     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2114   } else {
2115     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2116     Offset = ((~AlignMask) & Offset) + StackAlignment +
2117       (StackAlignment-SlotSize);
2118   }
2119   return Offset;
2120 }
2121
2122 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2123 /// for tail call optimization. Targets which want to do tail call
2124 /// optimization should implement this function.
2125 bool
2126 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2127                                                      CallingConv::ID CalleeCC,
2128                                                      bool isVarArg,
2129                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2130                                                      SelectionDAG& DAG) const {
2131   MachineFunction &MF = DAG.getMachineFunction();
2132   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2133   return CalleeCC == CallingConv::Fast && CallerCC == CalleeCC;
2134 }
2135
2136 FastISel *
2137 X86TargetLowering::createFastISel(MachineFunction &mf,
2138                                   MachineModuleInfo *mmo,
2139                                   DwarfWriter *dw,
2140                                   DenseMap<const Value *, unsigned> &vm,
2141                                   DenseMap<const BasicBlock *,
2142                                            MachineBasicBlock *> &bm,
2143                                   DenseMap<const AllocaInst *, int> &am
2144 #ifndef NDEBUG
2145                                   , SmallSet<Instruction*, 8> &cil
2146 #endif
2147                                   ) {
2148   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2149 #ifndef NDEBUG
2150                              , cil
2151 #endif
2152                              );
2153 }
2154
2155
2156 //===----------------------------------------------------------------------===//
2157 //                           Other Lowering Hooks
2158 //===----------------------------------------------------------------------===//
2159
2160
2161 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2162   MachineFunction &MF = DAG.getMachineFunction();
2163   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2164   int ReturnAddrIndex = FuncInfo->getRAIndex();
2165
2166   if (ReturnAddrIndex == 0) {
2167     // Set up a frame object for the return address.
2168     uint64_t SlotSize = TD->getPointerSize();
2169     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2170     FuncInfo->setRAIndex(ReturnAddrIndex);
2171   }
2172
2173   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2174 }
2175
2176
2177 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2178                                        bool hasSymbolicDisplacement) {
2179   // Offset should fit into 32 bit immediate field.
2180   if (!isInt32(Offset))
2181     return false;
2182
2183   // If we don't have a symbolic displacement - we don't have any extra
2184   // restrictions.
2185   if (!hasSymbolicDisplacement)
2186     return true;
2187
2188   // FIXME: Some tweaks might be needed for medium code model.
2189   if (M != CodeModel::Small && M != CodeModel::Kernel)
2190     return false;
2191
2192   // For small code model we assume that latest object is 16MB before end of 31
2193   // bits boundary. We may also accept pretty large negative constants knowing
2194   // that all objects are in the positive half of address space.
2195   if (M == CodeModel::Small && Offset < 16*1024*1024)
2196     return true;
2197
2198   // For kernel code model we know that all object resist in the negative half
2199   // of 32bits address space. We may not accept negative offsets, since they may
2200   // be just off and we may accept pretty large positive ones.
2201   if (M == CodeModel::Kernel && Offset > 0)
2202     return true;
2203
2204   return false;
2205 }
2206
2207 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2208 /// specific condition code, returning the condition code and the LHS/RHS of the
2209 /// comparison to make.
2210 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2211                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2212   if (!isFP) {
2213     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2214       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2215         // X > -1   -> X == 0, jump !sign.
2216         RHS = DAG.getConstant(0, RHS.getValueType());
2217         return X86::COND_NS;
2218       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2219         // X < 0   -> X == 0, jump on sign.
2220         return X86::COND_S;
2221       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2222         // X < 1   -> X <= 0
2223         RHS = DAG.getConstant(0, RHS.getValueType());
2224         return X86::COND_LE;
2225       }
2226     }
2227
2228     switch (SetCCOpcode) {
2229     default: llvm_unreachable("Invalid integer condition!");
2230     case ISD::SETEQ:  return X86::COND_E;
2231     case ISD::SETGT:  return X86::COND_G;
2232     case ISD::SETGE:  return X86::COND_GE;
2233     case ISD::SETLT:  return X86::COND_L;
2234     case ISD::SETLE:  return X86::COND_LE;
2235     case ISD::SETNE:  return X86::COND_NE;
2236     case ISD::SETULT: return X86::COND_B;
2237     case ISD::SETUGT: return X86::COND_A;
2238     case ISD::SETULE: return X86::COND_BE;
2239     case ISD::SETUGE: return X86::COND_AE;
2240     }
2241   }
2242
2243   // First determine if it is required or is profitable to flip the operands.
2244
2245   // If LHS is a foldable load, but RHS is not, flip the condition.
2246   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2247       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2248     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2249     std::swap(LHS, RHS);
2250   }
2251
2252   switch (SetCCOpcode) {
2253   default: break;
2254   case ISD::SETOLT:
2255   case ISD::SETOLE:
2256   case ISD::SETUGT:
2257   case ISD::SETUGE:
2258     std::swap(LHS, RHS);
2259     break;
2260   }
2261
2262   // On a floating point condition, the flags are set as follows:
2263   // ZF  PF  CF   op
2264   //  0 | 0 | 0 | X > Y
2265   //  0 | 0 | 1 | X < Y
2266   //  1 | 0 | 0 | X == Y
2267   //  1 | 1 | 1 | unordered
2268   switch (SetCCOpcode) {
2269   default: llvm_unreachable("Condcode should be pre-legalized away");
2270   case ISD::SETUEQ:
2271   case ISD::SETEQ:   return X86::COND_E;
2272   case ISD::SETOLT:              // flipped
2273   case ISD::SETOGT:
2274   case ISD::SETGT:   return X86::COND_A;
2275   case ISD::SETOLE:              // flipped
2276   case ISD::SETOGE:
2277   case ISD::SETGE:   return X86::COND_AE;
2278   case ISD::SETUGT:              // flipped
2279   case ISD::SETULT:
2280   case ISD::SETLT:   return X86::COND_B;
2281   case ISD::SETUGE:              // flipped
2282   case ISD::SETULE:
2283   case ISD::SETLE:   return X86::COND_BE;
2284   case ISD::SETONE:
2285   case ISD::SETNE:   return X86::COND_NE;
2286   case ISD::SETUO:   return X86::COND_P;
2287   case ISD::SETO:    return X86::COND_NP;
2288   }
2289 }
2290
2291 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2292 /// code. Current x86 isa includes the following FP cmov instructions:
2293 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2294 static bool hasFPCMov(unsigned X86CC) {
2295   switch (X86CC) {
2296   default:
2297     return false;
2298   case X86::COND_B:
2299   case X86::COND_BE:
2300   case X86::COND_E:
2301   case X86::COND_P:
2302   case X86::COND_A:
2303   case X86::COND_AE:
2304   case X86::COND_NE:
2305   case X86::COND_NP:
2306     return true;
2307   }
2308 }
2309
2310 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2311 /// the specified range (L, H].
2312 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2313   return (Val < 0) || (Val >= Low && Val < Hi);
2314 }
2315
2316 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2317 /// specified value.
2318 static bool isUndefOrEqual(int Val, int CmpVal) {
2319   if (Val < 0 || Val == CmpVal)
2320     return true;
2321   return false;
2322 }
2323
2324 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2325 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2326 /// the second operand.
2327 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2328   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2329     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2330   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2331     return (Mask[0] < 2 && Mask[1] < 2);
2332   return false;
2333 }
2334
2335 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2336   SmallVector<int, 8> M;
2337   N->getMask(M);
2338   return ::isPSHUFDMask(M, N->getValueType(0));
2339 }
2340
2341 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2342 /// is suitable for input to PSHUFHW.
2343 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2344   if (VT != MVT::v8i16)
2345     return false;
2346
2347   // Lower quadword copied in order or undef.
2348   for (int i = 0; i != 4; ++i)
2349     if (Mask[i] >= 0 && Mask[i] != i)
2350       return false;
2351
2352   // Upper quadword shuffled.
2353   for (int i = 4; i != 8; ++i)
2354     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2355       return false;
2356
2357   return true;
2358 }
2359
2360 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2361   SmallVector<int, 8> M;
2362   N->getMask(M);
2363   return ::isPSHUFHWMask(M, N->getValueType(0));
2364 }
2365
2366 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2367 /// is suitable for input to PSHUFLW.
2368 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2369   if (VT != MVT::v8i16)
2370     return false;
2371
2372   // Upper quadword copied in order.
2373   for (int i = 4; i != 8; ++i)
2374     if (Mask[i] >= 0 && Mask[i] != i)
2375       return false;
2376
2377   // Lower quadword shuffled.
2378   for (int i = 0; i != 4; ++i)
2379     if (Mask[i] >= 4)
2380       return false;
2381
2382   return true;
2383 }
2384
2385 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2386   SmallVector<int, 8> M;
2387   N->getMask(M);
2388   return ::isPSHUFLWMask(M, N->getValueType(0));
2389 }
2390
2391 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2392 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2393 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2394   int NumElems = VT.getVectorNumElements();
2395   if (NumElems != 2 && NumElems != 4)
2396     return false;
2397
2398   int Half = NumElems / 2;
2399   for (int i = 0; i < Half; ++i)
2400     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2401       return false;
2402   for (int i = Half; i < NumElems; ++i)
2403     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2404       return false;
2405
2406   return true;
2407 }
2408
2409 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2410   SmallVector<int, 8> M;
2411   N->getMask(M);
2412   return ::isSHUFPMask(M, N->getValueType(0));
2413 }
2414
2415 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2416 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2417 /// half elements to come from vector 1 (which would equal the dest.) and
2418 /// the upper half to come from vector 2.
2419 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2420   int NumElems = VT.getVectorNumElements();
2421
2422   if (NumElems != 2 && NumElems != 4)
2423     return false;
2424
2425   int Half = NumElems / 2;
2426   for (int i = 0; i < Half; ++i)
2427     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2428       return false;
2429   for (int i = Half; i < NumElems; ++i)
2430     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2431       return false;
2432   return true;
2433 }
2434
2435 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2436   SmallVector<int, 8> M;
2437   N->getMask(M);
2438   return isCommutedSHUFPMask(M, N->getValueType(0));
2439 }
2440
2441 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2442 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2443 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2444   if (N->getValueType(0).getVectorNumElements() != 4)
2445     return false;
2446
2447   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2448   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2449          isUndefOrEqual(N->getMaskElt(1), 7) &&
2450          isUndefOrEqual(N->getMaskElt(2), 2) &&
2451          isUndefOrEqual(N->getMaskElt(3), 3);
2452 }
2453
2454 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2455 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2456 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2457   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2458
2459   if (NumElems != 2 && NumElems != 4)
2460     return false;
2461
2462   for (unsigned i = 0; i < NumElems/2; ++i)
2463     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2464       return false;
2465
2466   for (unsigned i = NumElems/2; i < NumElems; ++i)
2467     if (!isUndefOrEqual(N->getMaskElt(i), i))
2468       return false;
2469
2470   return true;
2471 }
2472
2473 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2474 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2475 /// and MOVLHPS.
2476 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2477   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2478
2479   if (NumElems != 2 && NumElems != 4)
2480     return false;
2481
2482   for (unsigned i = 0; i < NumElems/2; ++i)
2483     if (!isUndefOrEqual(N->getMaskElt(i), i))
2484       return false;
2485
2486   for (unsigned i = 0; i < NumElems/2; ++i)
2487     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2488       return false;
2489
2490   return true;
2491 }
2492
2493 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2494 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2495 /// <2, 3, 2, 3>
2496 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2497   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2498
2499   if (NumElems != 4)
2500     return false;
2501
2502   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2503          isUndefOrEqual(N->getMaskElt(1), 3) &&
2504          isUndefOrEqual(N->getMaskElt(2), 2) &&
2505          isUndefOrEqual(N->getMaskElt(3), 3);
2506 }
2507
2508 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2509 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2510 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2511                          bool V2IsSplat = false) {
2512   int NumElts = VT.getVectorNumElements();
2513   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2514     return false;
2515
2516   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2517     int BitI  = Mask[i];
2518     int BitI1 = Mask[i+1];
2519     if (!isUndefOrEqual(BitI, j))
2520       return false;
2521     if (V2IsSplat) {
2522       if (!isUndefOrEqual(BitI1, NumElts))
2523         return false;
2524     } else {
2525       if (!isUndefOrEqual(BitI1, j + NumElts))
2526         return false;
2527     }
2528   }
2529   return true;
2530 }
2531
2532 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2533   SmallVector<int, 8> M;
2534   N->getMask(M);
2535   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2536 }
2537
2538 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2539 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2540 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2541                          bool V2IsSplat = false) {
2542   int NumElts = VT.getVectorNumElements();
2543   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2544     return false;
2545
2546   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2547     int BitI  = Mask[i];
2548     int BitI1 = Mask[i+1];
2549     if (!isUndefOrEqual(BitI, j + NumElts/2))
2550       return false;
2551     if (V2IsSplat) {
2552       if (isUndefOrEqual(BitI1, NumElts))
2553         return false;
2554     } else {
2555       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2556         return false;
2557     }
2558   }
2559   return true;
2560 }
2561
2562 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2563   SmallVector<int, 8> M;
2564   N->getMask(M);
2565   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2566 }
2567
2568 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2569 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2570 /// <0, 0, 1, 1>
2571 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2572   int NumElems = VT.getVectorNumElements();
2573   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2574     return false;
2575
2576   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2577     int BitI  = Mask[i];
2578     int BitI1 = Mask[i+1];
2579     if (!isUndefOrEqual(BitI, j))
2580       return false;
2581     if (!isUndefOrEqual(BitI1, j))
2582       return false;
2583   }
2584   return true;
2585 }
2586
2587 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2588   SmallVector<int, 8> M;
2589   N->getMask(M);
2590   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2591 }
2592
2593 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2594 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2595 /// <2, 2, 3, 3>
2596 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2597   int NumElems = VT.getVectorNumElements();
2598   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2599     return false;
2600
2601   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2602     int BitI  = Mask[i];
2603     int BitI1 = Mask[i+1];
2604     if (!isUndefOrEqual(BitI, j))
2605       return false;
2606     if (!isUndefOrEqual(BitI1, j))
2607       return false;
2608   }
2609   return true;
2610 }
2611
2612 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2613   SmallVector<int, 8> M;
2614   N->getMask(M);
2615   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2616 }
2617
2618 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2619 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2620 /// MOVSD, and MOVD, i.e. setting the lowest element.
2621 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2622   if (VT.getVectorElementType().getSizeInBits() < 32)
2623     return false;
2624
2625   int NumElts = VT.getVectorNumElements();
2626
2627   if (!isUndefOrEqual(Mask[0], NumElts))
2628     return false;
2629
2630   for (int i = 1; i < NumElts; ++i)
2631     if (!isUndefOrEqual(Mask[i], i))
2632       return false;
2633
2634   return true;
2635 }
2636
2637 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2638   SmallVector<int, 8> M;
2639   N->getMask(M);
2640   return ::isMOVLMask(M, N->getValueType(0));
2641 }
2642
2643 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2644 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2645 /// element of vector 2 and the other elements to come from vector 1 in order.
2646 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2647                                bool V2IsSplat = false, bool V2IsUndef = false) {
2648   int NumOps = VT.getVectorNumElements();
2649   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2650     return false;
2651
2652   if (!isUndefOrEqual(Mask[0], 0))
2653     return false;
2654
2655   for (int i = 1; i < NumOps; ++i)
2656     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2657           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2658           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2659       return false;
2660
2661   return true;
2662 }
2663
2664 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2665                            bool V2IsUndef = false) {
2666   SmallVector<int, 8> M;
2667   N->getMask(M);
2668   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2669 }
2670
2671 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2672 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2673 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2674   if (N->getValueType(0).getVectorNumElements() != 4)
2675     return false;
2676
2677   // Expect 1, 1, 3, 3
2678   for (unsigned i = 0; i < 2; ++i) {
2679     int Elt = N->getMaskElt(i);
2680     if (Elt >= 0 && Elt != 1)
2681       return false;
2682   }
2683
2684   bool HasHi = false;
2685   for (unsigned i = 2; i < 4; ++i) {
2686     int Elt = N->getMaskElt(i);
2687     if (Elt >= 0 && Elt != 3)
2688       return false;
2689     if (Elt == 3)
2690       HasHi = true;
2691   }
2692   // Don't use movshdup if it can be done with a shufps.
2693   // FIXME: verify that matching u, u, 3, 3 is what we want.
2694   return HasHi;
2695 }
2696
2697 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2698 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2699 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2700   if (N->getValueType(0).getVectorNumElements() != 4)
2701     return false;
2702
2703   // Expect 0, 0, 2, 2
2704   for (unsigned i = 0; i < 2; ++i)
2705     if (N->getMaskElt(i) > 0)
2706       return false;
2707
2708   bool HasHi = false;
2709   for (unsigned i = 2; i < 4; ++i) {
2710     int Elt = N->getMaskElt(i);
2711     if (Elt >= 0 && Elt != 2)
2712       return false;
2713     if (Elt == 2)
2714       HasHi = true;
2715   }
2716   // Don't use movsldup if it can be done with a shufps.
2717   return HasHi;
2718 }
2719
2720 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2721 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2722 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2723   int e = N->getValueType(0).getVectorNumElements() / 2;
2724
2725   for (int i = 0; i < e; ++i)
2726     if (!isUndefOrEqual(N->getMaskElt(i), i))
2727       return false;
2728   for (int i = 0; i < e; ++i)
2729     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2730       return false;
2731   return true;
2732 }
2733
2734 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2735 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2736 /// instructions.
2737 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2738   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2739   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2740
2741   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2742   unsigned Mask = 0;
2743   for (int i = 0; i < NumOperands; ++i) {
2744     int Val = SVOp->getMaskElt(NumOperands-i-1);
2745     if (Val < 0) Val = 0;
2746     if (Val >= NumOperands) Val -= NumOperands;
2747     Mask |= Val;
2748     if (i != NumOperands - 1)
2749       Mask <<= Shift;
2750   }
2751   return Mask;
2752 }
2753
2754 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2755 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2756 /// instructions.
2757 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2758   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2759   unsigned Mask = 0;
2760   // 8 nodes, but we only care about the last 4.
2761   for (unsigned i = 7; i >= 4; --i) {
2762     int Val = SVOp->getMaskElt(i);
2763     if (Val >= 0)
2764       Mask |= (Val - 4);
2765     if (i != 4)
2766       Mask <<= 2;
2767   }
2768   return Mask;
2769 }
2770
2771 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2772 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2773 /// instructions.
2774 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2775   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2776   unsigned Mask = 0;
2777   // 8 nodes, but we only care about the first 4.
2778   for (int i = 3; i >= 0; --i) {
2779     int Val = SVOp->getMaskElt(i);
2780     if (Val >= 0)
2781       Mask |= Val;
2782     if (i != 0)
2783       Mask <<= 2;
2784   }
2785   return Mask;
2786 }
2787
2788 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2789 /// constant +0.0.
2790 bool X86::isZeroNode(SDValue Elt) {
2791   return ((isa<ConstantSDNode>(Elt) &&
2792            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2793           (isa<ConstantFPSDNode>(Elt) &&
2794            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2795 }
2796
2797 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2798 /// their permute mask.
2799 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2800                                     SelectionDAG &DAG) {
2801   EVT VT = SVOp->getValueType(0);
2802   unsigned NumElems = VT.getVectorNumElements();
2803   SmallVector<int, 8> MaskVec;
2804
2805   for (unsigned i = 0; i != NumElems; ++i) {
2806     int idx = SVOp->getMaskElt(i);
2807     if (idx < 0)
2808       MaskVec.push_back(idx);
2809     else if (idx < (int)NumElems)
2810       MaskVec.push_back(idx + NumElems);
2811     else
2812       MaskVec.push_back(idx - NumElems);
2813   }
2814   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2815                               SVOp->getOperand(0), &MaskVec[0]);
2816 }
2817
2818 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2819 /// the two vector operands have swapped position.
2820 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
2821   unsigned NumElems = VT.getVectorNumElements();
2822   for (unsigned i = 0; i != NumElems; ++i) {
2823     int idx = Mask[i];
2824     if (idx < 0)
2825       continue;
2826     else if (idx < (int)NumElems)
2827       Mask[i] = idx + NumElems;
2828     else
2829       Mask[i] = idx - NumElems;
2830   }
2831 }
2832
2833 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2834 /// match movhlps. The lower half elements should come from upper half of
2835 /// V1 (and in order), and the upper half elements should come from the upper
2836 /// half of V2 (and in order).
2837 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2838   if (Op->getValueType(0).getVectorNumElements() != 4)
2839     return false;
2840   for (unsigned i = 0, e = 2; i != e; ++i)
2841     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2842       return false;
2843   for (unsigned i = 2; i != 4; ++i)
2844     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2845       return false;
2846   return true;
2847 }
2848
2849 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2850 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2851 /// required.
2852 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2853   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2854     return false;
2855   N = N->getOperand(0).getNode();
2856   if (!ISD::isNON_EXTLoad(N))
2857     return false;
2858   if (LD)
2859     *LD = cast<LoadSDNode>(N);
2860   return true;
2861 }
2862
2863 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2864 /// match movlp{s|d}. The lower half elements should come from lower half of
2865 /// V1 (and in order), and the upper half elements should come from the upper
2866 /// half of V2 (and in order). And since V1 will become the source of the
2867 /// MOVLP, it must be either a vector load or a scalar load to vector.
2868 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2869                                ShuffleVectorSDNode *Op) {
2870   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2871     return false;
2872   // Is V2 is a vector load, don't do this transformation. We will try to use
2873   // load folding shufps op.
2874   if (ISD::isNON_EXTLoad(V2))
2875     return false;
2876
2877   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2878
2879   if (NumElems != 2 && NumElems != 4)
2880     return false;
2881   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2882     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2883       return false;
2884   for (unsigned i = NumElems/2; i != NumElems; ++i)
2885     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2886       return false;
2887   return true;
2888 }
2889
2890 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2891 /// all the same.
2892 static bool isSplatVector(SDNode *N) {
2893   if (N->getOpcode() != ISD::BUILD_VECTOR)
2894     return false;
2895
2896   SDValue SplatValue = N->getOperand(0);
2897   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2898     if (N->getOperand(i) != SplatValue)
2899       return false;
2900   return true;
2901 }
2902
2903 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2904 /// to an zero vector.
2905 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2906 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2907   SDValue V1 = N->getOperand(0);
2908   SDValue V2 = N->getOperand(1);
2909   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2910   for (unsigned i = 0; i != NumElems; ++i) {
2911     int Idx = N->getMaskElt(i);
2912     if (Idx >= (int)NumElems) {
2913       unsigned Opc = V2.getOpcode();
2914       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2915         continue;
2916       if (Opc != ISD::BUILD_VECTOR ||
2917           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
2918         return false;
2919     } else if (Idx >= 0) {
2920       unsigned Opc = V1.getOpcode();
2921       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2922         continue;
2923       if (Opc != ISD::BUILD_VECTOR ||
2924           !X86::isZeroNode(V1.getOperand(Idx)))
2925         return false;
2926     }
2927   }
2928   return true;
2929 }
2930
2931 /// getZeroVector - Returns a vector of specified type with all zero elements.
2932 ///
2933 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
2934                              DebugLoc dl) {
2935   assert(VT.isVector() && "Expected a vector type");
2936
2937   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2938   // type.  This ensures they get CSE'd.
2939   SDValue Vec;
2940   if (VT.getSizeInBits() == 64) { // MMX
2941     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2942     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2943   } else if (HasSSE2) {  // SSE2
2944     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2945     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2946   } else { // SSE1
2947     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2948     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2949   }
2950   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2951 }
2952
2953 /// getOnesVector - Returns a vector of specified type with all bits set.
2954 ///
2955 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2956   assert(VT.isVector() && "Expected a vector type");
2957
2958   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2959   // type.  This ensures they get CSE'd.
2960   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2961   SDValue Vec;
2962   if (VT.getSizeInBits() == 64)  // MMX
2963     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2964   else                                              // SSE
2965     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2966   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2967 }
2968
2969
2970 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2971 /// that point to V2 points to its first element.
2972 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2973   EVT VT = SVOp->getValueType(0);
2974   unsigned NumElems = VT.getVectorNumElements();
2975
2976   bool Changed = false;
2977   SmallVector<int, 8> MaskVec;
2978   SVOp->getMask(MaskVec);
2979
2980   for (unsigned i = 0; i != NumElems; ++i) {
2981     if (MaskVec[i] > (int)NumElems) {
2982       MaskVec[i] = NumElems;
2983       Changed = true;
2984     }
2985   }
2986   if (Changed)
2987     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2988                                 SVOp->getOperand(1), &MaskVec[0]);
2989   return SDValue(SVOp, 0);
2990 }
2991
2992 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2993 /// operation of specified width.
2994 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
2995                        SDValue V2) {
2996   unsigned NumElems = VT.getVectorNumElements();
2997   SmallVector<int, 8> Mask;
2998   Mask.push_back(NumElems);
2999   for (unsigned i = 1; i != NumElems; ++i)
3000     Mask.push_back(i);
3001   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3002 }
3003
3004 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3005 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3006                           SDValue V2) {
3007   unsigned NumElems = VT.getVectorNumElements();
3008   SmallVector<int, 8> Mask;
3009   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3010     Mask.push_back(i);
3011     Mask.push_back(i + NumElems);
3012   }
3013   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3014 }
3015
3016 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3017 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3018                           SDValue V2) {
3019   unsigned NumElems = VT.getVectorNumElements();
3020   unsigned Half = NumElems/2;
3021   SmallVector<int, 8> Mask;
3022   for (unsigned i = 0; i != Half; ++i) {
3023     Mask.push_back(i + Half);
3024     Mask.push_back(i + NumElems + Half);
3025   }
3026   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3027 }
3028
3029 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3030 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3031                             bool HasSSE2) {
3032   if (SV->getValueType(0).getVectorNumElements() <= 4)
3033     return SDValue(SV, 0);
3034
3035   EVT PVT = MVT::v4f32;
3036   EVT VT = SV->getValueType(0);
3037   DebugLoc dl = SV->getDebugLoc();
3038   SDValue V1 = SV->getOperand(0);
3039   int NumElems = VT.getVectorNumElements();
3040   int EltNo = SV->getSplatIndex();
3041
3042   // unpack elements to the correct location
3043   while (NumElems > 4) {
3044     if (EltNo < NumElems/2) {
3045       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3046     } else {
3047       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3048       EltNo -= NumElems/2;
3049     }
3050     NumElems >>= 1;
3051   }
3052
3053   // Perform the splat.
3054   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3055   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3056   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3057   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3058 }
3059
3060 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3061 /// vector of zero or undef vector.  This produces a shuffle where the low
3062 /// element of V2 is swizzled into the zero/undef vector, landing at element
3063 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3064 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3065                                              bool isZero, bool HasSSE2,
3066                                              SelectionDAG &DAG) {
3067   EVT VT = V2.getValueType();
3068   SDValue V1 = isZero
3069     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3070   unsigned NumElems = VT.getVectorNumElements();
3071   SmallVector<int, 16> MaskVec;
3072   for (unsigned i = 0; i != NumElems; ++i)
3073     // If this is the insertion idx, put the low elt of V2 here.
3074     MaskVec.push_back(i == Idx ? NumElems : i);
3075   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3076 }
3077
3078 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3079 /// a shuffle that is zero.
3080 static
3081 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3082                                   bool Low, SelectionDAG &DAG) {
3083   unsigned NumZeros = 0;
3084   for (int i = 0; i < NumElems; ++i) {
3085     unsigned Index = Low ? i : NumElems-i-1;
3086     int Idx = SVOp->getMaskElt(Index);
3087     if (Idx < 0) {
3088       ++NumZeros;
3089       continue;
3090     }
3091     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3092     if (Elt.getNode() && X86::isZeroNode(Elt))
3093       ++NumZeros;
3094     else
3095       break;
3096   }
3097   return NumZeros;
3098 }
3099
3100 /// isVectorShift - Returns true if the shuffle can be implemented as a
3101 /// logical left or right shift of a vector.
3102 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3103 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3104                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3105   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3106
3107   isLeft = true;
3108   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3109   if (!NumZeros) {
3110     isLeft = false;
3111     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3112     if (!NumZeros)
3113       return false;
3114   }
3115   bool SeenV1 = false;
3116   bool SeenV2 = false;
3117   for (int i = NumZeros; i < NumElems; ++i) {
3118     int Val = isLeft ? (i - NumZeros) : i;
3119     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3120     if (Idx < 0)
3121       continue;
3122     if (Idx < NumElems)
3123       SeenV1 = true;
3124     else {
3125       Idx -= NumElems;
3126       SeenV2 = true;
3127     }
3128     if (Idx != Val)
3129       return false;
3130   }
3131   if (SeenV1 && SeenV2)
3132     return false;
3133
3134   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3135   ShAmt = NumZeros;
3136   return true;
3137 }
3138
3139
3140 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3141 ///
3142 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3143                                        unsigned NumNonZero, unsigned NumZero,
3144                                        SelectionDAG &DAG, TargetLowering &TLI) {
3145   if (NumNonZero > 8)
3146     return SDValue();
3147
3148   DebugLoc dl = Op.getDebugLoc();
3149   SDValue V(0, 0);
3150   bool First = true;
3151   for (unsigned i = 0; i < 16; ++i) {
3152     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3153     if (ThisIsNonZero && First) {
3154       if (NumZero)
3155         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3156       else
3157         V = DAG.getUNDEF(MVT::v8i16);
3158       First = false;
3159     }
3160
3161     if ((i & 1) != 0) {
3162       SDValue ThisElt(0, 0), LastElt(0, 0);
3163       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3164       if (LastIsNonZero) {
3165         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3166                               MVT::i16, Op.getOperand(i-1));
3167       }
3168       if (ThisIsNonZero) {
3169         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3170         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3171                               ThisElt, DAG.getConstant(8, MVT::i8));
3172         if (LastIsNonZero)
3173           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3174       } else
3175         ThisElt = LastElt;
3176
3177       if (ThisElt.getNode())
3178         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3179                         DAG.getIntPtrConstant(i/2));
3180     }
3181   }
3182
3183   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3184 }
3185
3186 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3187 ///
3188 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3189                                        unsigned NumNonZero, unsigned NumZero,
3190                                        SelectionDAG &DAG, TargetLowering &TLI) {
3191   if (NumNonZero > 4)
3192     return SDValue();
3193
3194   DebugLoc dl = Op.getDebugLoc();
3195   SDValue V(0, 0);
3196   bool First = true;
3197   for (unsigned i = 0; i < 8; ++i) {
3198     bool isNonZero = (NonZeros & (1 << i)) != 0;
3199     if (isNonZero) {
3200       if (First) {
3201         if (NumZero)
3202           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3203         else
3204           V = DAG.getUNDEF(MVT::v8i16);
3205         First = false;
3206       }
3207       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3208                       MVT::v8i16, V, Op.getOperand(i),
3209                       DAG.getIntPtrConstant(i));
3210     }
3211   }
3212
3213   return V;
3214 }
3215
3216 /// getVShift - Return a vector logical shift node.
3217 ///
3218 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3219                          unsigned NumBits, SelectionDAG &DAG,
3220                          const TargetLowering &TLI, DebugLoc dl) {
3221   bool isMMX = VT.getSizeInBits() == 64;
3222   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3223   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3224   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3225   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3226                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3227                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3228 }
3229
3230 SDValue
3231 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3232   DebugLoc dl = Op.getDebugLoc();
3233   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3234   if (ISD::isBuildVectorAllZeros(Op.getNode())
3235       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3236     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3237     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3238     // eliminated on x86-32 hosts.
3239     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3240       return Op;
3241
3242     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3243       return getOnesVector(Op.getValueType(), DAG, dl);
3244     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3245   }
3246
3247   EVT VT = Op.getValueType();
3248   EVT ExtVT = VT.getVectorElementType();
3249   unsigned EVTBits = ExtVT.getSizeInBits();
3250
3251   unsigned NumElems = Op.getNumOperands();
3252   unsigned NumZero  = 0;
3253   unsigned NumNonZero = 0;
3254   unsigned NonZeros = 0;
3255   bool IsAllConstants = true;
3256   SmallSet<SDValue, 8> Values;
3257   for (unsigned i = 0; i < NumElems; ++i) {
3258     SDValue Elt = Op.getOperand(i);
3259     if (Elt.getOpcode() == ISD::UNDEF)
3260       continue;
3261     Values.insert(Elt);
3262     if (Elt.getOpcode() != ISD::Constant &&
3263         Elt.getOpcode() != ISD::ConstantFP)
3264       IsAllConstants = false;
3265     if (X86::isZeroNode(Elt))
3266       NumZero++;
3267     else {
3268       NonZeros |= (1 << i);
3269       NumNonZero++;
3270     }
3271   }
3272
3273   if (NumNonZero == 0) {
3274     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3275     return DAG.getUNDEF(VT);
3276   }
3277
3278   // Special case for single non-zero, non-undef, element.
3279   if (NumNonZero == 1) {
3280     unsigned Idx = CountTrailingZeros_32(NonZeros);
3281     SDValue Item = Op.getOperand(Idx);
3282
3283     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3284     // the value are obviously zero, truncate the value to i32 and do the
3285     // insertion that way.  Only do this if the value is non-constant or if the
3286     // value is a constant being inserted into element 0.  It is cheaper to do
3287     // a constant pool load than it is to do a movd + shuffle.
3288     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3289         (!IsAllConstants || Idx == 0)) {
3290       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3291         // Handle MMX and SSE both.
3292         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3293         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3294
3295         // Truncate the value (which may itself be a constant) to i32, and
3296         // convert it to a vector with movd (S2V+shuffle to zero extend).
3297         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3298         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3299         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3300                                            Subtarget->hasSSE2(), DAG);
3301
3302         // Now we have our 32-bit value zero extended in the low element of
3303         // a vector.  If Idx != 0, swizzle it into place.
3304         if (Idx != 0) {
3305           SmallVector<int, 4> Mask;
3306           Mask.push_back(Idx);
3307           for (unsigned i = 1; i != VecElts; ++i)
3308             Mask.push_back(i);
3309           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3310                                       DAG.getUNDEF(Item.getValueType()),
3311                                       &Mask[0]);
3312         }
3313         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3314       }
3315     }
3316
3317     // If we have a constant or non-constant insertion into the low element of
3318     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3319     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3320     // depending on what the source datatype is.
3321     if (Idx == 0) {
3322       if (NumZero == 0) {
3323         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3324       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3325           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3326         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3327         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3328         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3329                                            DAG);
3330       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3331         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3332         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3333         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3334         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3335                                            Subtarget->hasSSE2(), DAG);
3336         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3337       }
3338     }
3339
3340     // Is it a vector logical left shift?
3341     if (NumElems == 2 && Idx == 1 &&
3342         X86::isZeroNode(Op.getOperand(0)) &&
3343         !X86::isZeroNode(Op.getOperand(1))) {
3344       unsigned NumBits = VT.getSizeInBits();
3345       return getVShift(true, VT,
3346                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3347                                    VT, Op.getOperand(1)),
3348                        NumBits/2, DAG, *this, dl);
3349     }
3350
3351     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3352       return SDValue();
3353
3354     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3355     // is a non-constant being inserted into an element other than the low one,
3356     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3357     // movd/movss) to move this into the low element, then shuffle it into
3358     // place.
3359     if (EVTBits == 32) {
3360       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3361
3362       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3363       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3364                                          Subtarget->hasSSE2(), DAG);
3365       SmallVector<int, 8> MaskVec;
3366       for (unsigned i = 0; i < NumElems; i++)
3367         MaskVec.push_back(i == Idx ? 0 : 1);
3368       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3369     }
3370   }
3371
3372   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3373   if (Values.size() == 1)
3374     return SDValue();
3375
3376   // A vector full of immediates; various special cases are already
3377   // handled, so this is best done with a single constant-pool load.
3378   if (IsAllConstants)
3379     return SDValue();
3380
3381   // Let legalizer expand 2-wide build_vectors.
3382   if (EVTBits == 64) {
3383     if (NumNonZero == 1) {
3384       // One half is zero or undef.
3385       unsigned Idx = CountTrailingZeros_32(NonZeros);
3386       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3387                                  Op.getOperand(Idx));
3388       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3389                                          Subtarget->hasSSE2(), DAG);
3390     }
3391     return SDValue();
3392   }
3393
3394   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3395   if (EVTBits == 8 && NumElems == 16) {
3396     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3397                                         *this);
3398     if (V.getNode()) return V;
3399   }
3400
3401   if (EVTBits == 16 && NumElems == 8) {
3402     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3403                                         *this);
3404     if (V.getNode()) return V;
3405   }
3406
3407   // If element VT is == 32 bits, turn it into a number of shuffles.
3408   SmallVector<SDValue, 8> V;
3409   V.resize(NumElems);
3410   if (NumElems == 4 && NumZero > 0) {
3411     for (unsigned i = 0; i < 4; ++i) {
3412       bool isZero = !(NonZeros & (1 << i));
3413       if (isZero)
3414         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3415       else
3416         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3417     }
3418
3419     for (unsigned i = 0; i < 2; ++i) {
3420       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3421         default: break;
3422         case 0:
3423           V[i] = V[i*2];  // Must be a zero vector.
3424           break;
3425         case 1:
3426           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3427           break;
3428         case 2:
3429           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3430           break;
3431         case 3:
3432           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3433           break;
3434       }
3435     }
3436
3437     SmallVector<int, 8> MaskVec;
3438     bool Reverse = (NonZeros & 0x3) == 2;
3439     for (unsigned i = 0; i < 2; ++i)
3440       MaskVec.push_back(Reverse ? 1-i : i);
3441     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3442     for (unsigned i = 0; i < 2; ++i)
3443       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3444     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3445   }
3446
3447   if (Values.size() > 2) {
3448     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3449     // values to be inserted is equal to the number of elements, in which case
3450     // use the unpack code below in the hopes of matching the consecutive elts
3451     // load merge pattern for shuffles.
3452     // FIXME: We could probably just check that here directly.
3453     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3454         getSubtarget()->hasSSE41()) {
3455       V[0] = DAG.getUNDEF(VT);
3456       for (unsigned i = 0; i < NumElems; ++i)
3457         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3458           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3459                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3460       return V[0];
3461     }
3462     // Expand into a number of unpckl*.
3463     // e.g. for v4f32
3464     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3465     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3466     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3467     for (unsigned i = 0; i < NumElems; ++i)
3468       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3469     NumElems >>= 1;
3470     while (NumElems != 0) {
3471       for (unsigned i = 0; i < NumElems; ++i)
3472         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3473       NumElems >>= 1;
3474     }
3475     return V[0];
3476   }
3477
3478   return SDValue();
3479 }
3480
3481 // v8i16 shuffles - Prefer shuffles in the following order:
3482 // 1. [all]   pshuflw, pshufhw, optional move
3483 // 2. [ssse3] 1 x pshufb
3484 // 3. [ssse3] 2 x pshufb + 1 x por
3485 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3486 static
3487 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3488                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3489   SDValue V1 = SVOp->getOperand(0);
3490   SDValue V2 = SVOp->getOperand(1);
3491   DebugLoc dl = SVOp->getDebugLoc();
3492   SmallVector<int, 8> MaskVals;
3493
3494   // Determine if more than 1 of the words in each of the low and high quadwords
3495   // of the result come from the same quadword of one of the two inputs.  Undef
3496   // mask values count as coming from any quadword, for better codegen.
3497   SmallVector<unsigned, 4> LoQuad(4);
3498   SmallVector<unsigned, 4> HiQuad(4);
3499   BitVector InputQuads(4);
3500   for (unsigned i = 0; i < 8; ++i) {
3501     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3502     int EltIdx = SVOp->getMaskElt(i);
3503     MaskVals.push_back(EltIdx);
3504     if (EltIdx < 0) {
3505       ++Quad[0];
3506       ++Quad[1];
3507       ++Quad[2];
3508       ++Quad[3];
3509       continue;
3510     }
3511     ++Quad[EltIdx / 4];
3512     InputQuads.set(EltIdx / 4);
3513   }
3514
3515   int BestLoQuad = -1;
3516   unsigned MaxQuad = 1;
3517   for (unsigned i = 0; i < 4; ++i) {
3518     if (LoQuad[i] > MaxQuad) {
3519       BestLoQuad = i;
3520       MaxQuad = LoQuad[i];
3521     }
3522   }
3523
3524   int BestHiQuad = -1;
3525   MaxQuad = 1;
3526   for (unsigned i = 0; i < 4; ++i) {
3527     if (HiQuad[i] > MaxQuad) {
3528       BestHiQuad = i;
3529       MaxQuad = HiQuad[i];
3530     }
3531   }
3532
3533   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3534   // of the two input vectors, shuffle them into one input vector so only a
3535   // single pshufb instruction is necessary. If There are more than 2 input
3536   // quads, disable the next transformation since it does not help SSSE3.
3537   bool V1Used = InputQuads[0] || InputQuads[1];
3538   bool V2Used = InputQuads[2] || InputQuads[3];
3539   if (TLI.getSubtarget()->hasSSSE3()) {
3540     if (InputQuads.count() == 2 && V1Used && V2Used) {
3541       BestLoQuad = InputQuads.find_first();
3542       BestHiQuad = InputQuads.find_next(BestLoQuad);
3543     }
3544     if (InputQuads.count() > 2) {
3545       BestLoQuad = -1;
3546       BestHiQuad = -1;
3547     }
3548   }
3549
3550   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3551   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3552   // words from all 4 input quadwords.
3553   SDValue NewV;
3554   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3555     SmallVector<int, 8> MaskV;
3556     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3557     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3558     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3559                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3560                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3561     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3562
3563     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3564     // source words for the shuffle, to aid later transformations.
3565     bool AllWordsInNewV = true;
3566     bool InOrder[2] = { true, true };
3567     for (unsigned i = 0; i != 8; ++i) {
3568       int idx = MaskVals[i];
3569       if (idx != (int)i)
3570         InOrder[i/4] = false;
3571       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3572         continue;
3573       AllWordsInNewV = false;
3574       break;
3575     }
3576
3577     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3578     if (AllWordsInNewV) {
3579       for (int i = 0; i != 8; ++i) {
3580         int idx = MaskVals[i];
3581         if (idx < 0)
3582           continue;
3583         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3584         if ((idx != i) && idx < 4)
3585           pshufhw = false;
3586         if ((idx != i) && idx > 3)
3587           pshuflw = false;
3588       }
3589       V1 = NewV;
3590       V2Used = false;
3591       BestLoQuad = 0;
3592       BestHiQuad = 1;
3593     }
3594
3595     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3596     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3597     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3598       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3599                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3600     }
3601   }
3602
3603   // If we have SSSE3, and all words of the result are from 1 input vector,
3604   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3605   // is present, fall back to case 4.
3606   if (TLI.getSubtarget()->hasSSSE3()) {
3607     SmallVector<SDValue,16> pshufbMask;
3608
3609     // If we have elements from both input vectors, set the high bit of the
3610     // shuffle mask element to zero out elements that come from V2 in the V1
3611     // mask, and elements that come from V1 in the V2 mask, so that the two
3612     // results can be OR'd together.
3613     bool TwoInputs = V1Used && V2Used;
3614     for (unsigned i = 0; i != 8; ++i) {
3615       int EltIdx = MaskVals[i] * 2;
3616       if (TwoInputs && (EltIdx >= 16)) {
3617         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3618         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3619         continue;
3620       }
3621       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3622       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3623     }
3624     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3625     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3626                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3627                                  MVT::v16i8, &pshufbMask[0], 16));
3628     if (!TwoInputs)
3629       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3630
3631     // Calculate the shuffle mask for the second input, shuffle it, and
3632     // OR it with the first shuffled input.
3633     pshufbMask.clear();
3634     for (unsigned i = 0; i != 8; ++i) {
3635       int EltIdx = MaskVals[i] * 2;
3636       if (EltIdx < 16) {
3637         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3638         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3639         continue;
3640       }
3641       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3642       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3643     }
3644     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3645     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3646                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3647                                  MVT::v16i8, &pshufbMask[0], 16));
3648     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3649     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3650   }
3651
3652   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3653   // and update MaskVals with new element order.
3654   BitVector InOrder(8);
3655   if (BestLoQuad >= 0) {
3656     SmallVector<int, 8> MaskV;
3657     for (int i = 0; i != 4; ++i) {
3658       int idx = MaskVals[i];
3659       if (idx < 0) {
3660         MaskV.push_back(-1);
3661         InOrder.set(i);
3662       } else if ((idx / 4) == BestLoQuad) {
3663         MaskV.push_back(idx & 3);
3664         InOrder.set(i);
3665       } else {
3666         MaskV.push_back(-1);
3667       }
3668     }
3669     for (unsigned i = 4; i != 8; ++i)
3670       MaskV.push_back(i);
3671     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3672                                 &MaskV[0]);
3673   }
3674
3675   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3676   // and update MaskVals with the new element order.
3677   if (BestHiQuad >= 0) {
3678     SmallVector<int, 8> MaskV;
3679     for (unsigned i = 0; i != 4; ++i)
3680       MaskV.push_back(i);
3681     for (unsigned i = 4; i != 8; ++i) {
3682       int idx = MaskVals[i];
3683       if (idx < 0) {
3684         MaskV.push_back(-1);
3685         InOrder.set(i);
3686       } else if ((idx / 4) == BestHiQuad) {
3687         MaskV.push_back((idx & 3) + 4);
3688         InOrder.set(i);
3689       } else {
3690         MaskV.push_back(-1);
3691       }
3692     }
3693     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3694                                 &MaskV[0]);
3695   }
3696
3697   // In case BestHi & BestLo were both -1, which means each quadword has a word
3698   // from each of the four input quadwords, calculate the InOrder bitvector now
3699   // before falling through to the insert/extract cleanup.
3700   if (BestLoQuad == -1 && BestHiQuad == -1) {
3701     NewV = V1;
3702     for (int i = 0; i != 8; ++i)
3703       if (MaskVals[i] < 0 || MaskVals[i] == i)
3704         InOrder.set(i);
3705   }
3706
3707   // The other elements are put in the right place using pextrw and pinsrw.
3708   for (unsigned i = 0; i != 8; ++i) {
3709     if (InOrder[i])
3710       continue;
3711     int EltIdx = MaskVals[i];
3712     if (EltIdx < 0)
3713       continue;
3714     SDValue ExtOp = (EltIdx < 8)
3715     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3716                   DAG.getIntPtrConstant(EltIdx))
3717     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3718                   DAG.getIntPtrConstant(EltIdx - 8));
3719     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3720                        DAG.getIntPtrConstant(i));
3721   }
3722   return NewV;
3723 }
3724
3725 // v16i8 shuffles - Prefer shuffles in the following order:
3726 // 1. [ssse3] 1 x pshufb
3727 // 2. [ssse3] 2 x pshufb + 1 x por
3728 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3729 static
3730 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3731                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3732   SDValue V1 = SVOp->getOperand(0);
3733   SDValue V2 = SVOp->getOperand(1);
3734   DebugLoc dl = SVOp->getDebugLoc();
3735   SmallVector<int, 16> MaskVals;
3736   SVOp->getMask(MaskVals);
3737
3738   // If we have SSSE3, case 1 is generated when all result bytes come from
3739   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3740   // present, fall back to case 3.
3741   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3742   bool V1Only = true;
3743   bool V2Only = true;
3744   for (unsigned i = 0; i < 16; ++i) {
3745     int EltIdx = MaskVals[i];
3746     if (EltIdx < 0)
3747       continue;
3748     if (EltIdx < 16)
3749       V2Only = false;
3750     else
3751       V1Only = false;
3752   }
3753
3754   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3755   if (TLI.getSubtarget()->hasSSSE3()) {
3756     SmallVector<SDValue,16> pshufbMask;
3757
3758     // If all result elements are from one input vector, then only translate
3759     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3760     //
3761     // Otherwise, we have elements from both input vectors, and must zero out
3762     // elements that come from V2 in the first mask, and V1 in the second mask
3763     // so that we can OR them together.
3764     bool TwoInputs = !(V1Only || V2Only);
3765     for (unsigned i = 0; i != 16; ++i) {
3766       int EltIdx = MaskVals[i];
3767       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3768         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3769         continue;
3770       }
3771       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3772     }
3773     // If all the elements are from V2, assign it to V1 and return after
3774     // building the first pshufb.
3775     if (V2Only)
3776       V1 = V2;
3777     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3778                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3779                                  MVT::v16i8, &pshufbMask[0], 16));
3780     if (!TwoInputs)
3781       return V1;
3782
3783     // Calculate the shuffle mask for the second input, shuffle it, and
3784     // OR it with the first shuffled input.
3785     pshufbMask.clear();
3786     for (unsigned i = 0; i != 16; ++i) {
3787       int EltIdx = MaskVals[i];
3788       if (EltIdx < 16) {
3789         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3790         continue;
3791       }
3792       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3793     }
3794     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3795                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3796                                  MVT::v16i8, &pshufbMask[0], 16));
3797     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3798   }
3799
3800   // No SSSE3 - Calculate in place words and then fix all out of place words
3801   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3802   // the 16 different words that comprise the two doublequadword input vectors.
3803   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3804   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3805   SDValue NewV = V2Only ? V2 : V1;
3806   for (int i = 0; i != 8; ++i) {
3807     int Elt0 = MaskVals[i*2];
3808     int Elt1 = MaskVals[i*2+1];
3809
3810     // This word of the result is all undef, skip it.
3811     if (Elt0 < 0 && Elt1 < 0)
3812       continue;
3813
3814     // This word of the result is already in the correct place, skip it.
3815     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3816       continue;
3817     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3818       continue;
3819
3820     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3821     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3822     SDValue InsElt;
3823
3824     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3825     // using a single extract together, load it and store it.
3826     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3827       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3828                            DAG.getIntPtrConstant(Elt1 / 2));
3829       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3830                         DAG.getIntPtrConstant(i));
3831       continue;
3832     }
3833
3834     // If Elt1 is defined, extract it from the appropriate source.  If the
3835     // source byte is not also odd, shift the extracted word left 8 bits
3836     // otherwise clear the bottom 8 bits if we need to do an or.
3837     if (Elt1 >= 0) {
3838       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3839                            DAG.getIntPtrConstant(Elt1 / 2));
3840       if ((Elt1 & 1) == 0)
3841         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3842                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3843       else if (Elt0 >= 0)
3844         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3845                              DAG.getConstant(0xFF00, MVT::i16));
3846     }
3847     // If Elt0 is defined, extract it from the appropriate source.  If the
3848     // source byte is not also even, shift the extracted word right 8 bits. If
3849     // Elt1 was also defined, OR the extracted values together before
3850     // inserting them in the result.
3851     if (Elt0 >= 0) {
3852       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3853                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3854       if ((Elt0 & 1) != 0)
3855         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3856                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3857       else if (Elt1 >= 0)
3858         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3859                              DAG.getConstant(0x00FF, MVT::i16));
3860       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3861                          : InsElt0;
3862     }
3863     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3864                        DAG.getIntPtrConstant(i));
3865   }
3866   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3867 }
3868
3869 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3870 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3871 /// done when every pair / quad of shuffle mask elements point to elements in
3872 /// the right sequence. e.g.
3873 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3874 static
3875 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3876                                  SelectionDAG &DAG,
3877                                  TargetLowering &TLI, DebugLoc dl) {
3878   EVT VT = SVOp->getValueType(0);
3879   SDValue V1 = SVOp->getOperand(0);
3880   SDValue V2 = SVOp->getOperand(1);
3881   unsigned NumElems = VT.getVectorNumElements();
3882   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3883   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3884   EVT MaskEltVT = MaskVT.getVectorElementType();
3885   EVT NewVT = MaskVT;
3886   switch (VT.getSimpleVT().SimpleTy) {
3887   default: assert(false && "Unexpected!");
3888   case MVT::v4f32: NewVT = MVT::v2f64; break;
3889   case MVT::v4i32: NewVT = MVT::v2i64; break;
3890   case MVT::v8i16: NewVT = MVT::v4i32; break;
3891   case MVT::v16i8: NewVT = MVT::v4i32; break;
3892   }
3893
3894   if (NewWidth == 2) {
3895     if (VT.isInteger())
3896       NewVT = MVT::v2i64;
3897     else
3898       NewVT = MVT::v2f64;
3899   }
3900   int Scale = NumElems / NewWidth;
3901   SmallVector<int, 8> MaskVec;
3902   for (unsigned i = 0; i < NumElems; i += Scale) {
3903     int StartIdx = -1;
3904     for (int j = 0; j < Scale; ++j) {
3905       int EltIdx = SVOp->getMaskElt(i+j);
3906       if (EltIdx < 0)
3907         continue;
3908       if (StartIdx == -1)
3909         StartIdx = EltIdx - (EltIdx % Scale);
3910       if (EltIdx != StartIdx + j)
3911         return SDValue();
3912     }
3913     if (StartIdx == -1)
3914       MaskVec.push_back(-1);
3915     else
3916       MaskVec.push_back(StartIdx / Scale);
3917   }
3918
3919   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3920   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3921   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3922 }
3923
3924 /// getVZextMovL - Return a zero-extending vector move low node.
3925 ///
3926 static SDValue getVZextMovL(EVT VT, EVT OpVT,
3927                             SDValue SrcOp, SelectionDAG &DAG,
3928                             const X86Subtarget *Subtarget, DebugLoc dl) {
3929   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3930     LoadSDNode *LD = NULL;
3931     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3932       LD = dyn_cast<LoadSDNode>(SrcOp);
3933     if (!LD) {
3934       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3935       // instead.
3936       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3937       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
3938           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3939           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3940           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
3941         // PR2108
3942         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3943         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3944                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3945                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3946                                                    OpVT,
3947                                                    SrcOp.getOperand(0)
3948                                                           .getOperand(0))));
3949       }
3950     }
3951   }
3952
3953   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3954                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3955                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3956                                              OpVT, SrcOp)));
3957 }
3958
3959 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3960 /// shuffles.
3961 static SDValue
3962 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3963   SDValue V1 = SVOp->getOperand(0);
3964   SDValue V2 = SVOp->getOperand(1);
3965   DebugLoc dl = SVOp->getDebugLoc();
3966   EVT VT = SVOp->getValueType(0);
3967
3968   SmallVector<std::pair<int, int>, 8> Locs;
3969   Locs.resize(4);
3970   SmallVector<int, 8> Mask1(4U, -1);
3971   SmallVector<int, 8> PermMask;
3972   SVOp->getMask(PermMask);
3973
3974   unsigned NumHi = 0;
3975   unsigned NumLo = 0;
3976   for (unsigned i = 0; i != 4; ++i) {
3977     int Idx = PermMask[i];
3978     if (Idx < 0) {
3979       Locs[i] = std::make_pair(-1, -1);
3980     } else {
3981       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3982       if (Idx < 4) {
3983         Locs[i] = std::make_pair(0, NumLo);
3984         Mask1[NumLo] = Idx;
3985         NumLo++;
3986       } else {
3987         Locs[i] = std::make_pair(1, NumHi);
3988         if (2+NumHi < 4)
3989           Mask1[2+NumHi] = Idx;
3990         NumHi++;
3991       }
3992     }
3993   }
3994
3995   if (NumLo <= 2 && NumHi <= 2) {
3996     // If no more than two elements come from either vector. This can be
3997     // implemented with two shuffles. First shuffle gather the elements.
3998     // The second shuffle, which takes the first shuffle as both of its
3999     // vector operands, put the elements into the right order.
4000     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4001
4002     SmallVector<int, 8> Mask2(4U, -1);
4003
4004     for (unsigned i = 0; i != 4; ++i) {
4005       if (Locs[i].first == -1)
4006         continue;
4007       else {
4008         unsigned Idx = (i < 2) ? 0 : 4;
4009         Idx += Locs[i].first * 2 + Locs[i].second;
4010         Mask2[i] = Idx;
4011       }
4012     }
4013
4014     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4015   } else if (NumLo == 3 || NumHi == 3) {
4016     // Otherwise, we must have three elements from one vector, call it X, and
4017     // one element from the other, call it Y.  First, use a shufps to build an
4018     // intermediate vector with the one element from Y and the element from X
4019     // that will be in the same half in the final destination (the indexes don't
4020     // matter). Then, use a shufps to build the final vector, taking the half
4021     // containing the element from Y from the intermediate, and the other half
4022     // from X.
4023     if (NumHi == 3) {
4024       // Normalize it so the 3 elements come from V1.
4025       CommuteVectorShuffleMask(PermMask, VT);
4026       std::swap(V1, V2);
4027     }
4028
4029     // Find the element from V2.
4030     unsigned HiIndex;
4031     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4032       int Val = PermMask[HiIndex];
4033       if (Val < 0)
4034         continue;
4035       if (Val >= 4)
4036         break;
4037     }
4038
4039     Mask1[0] = PermMask[HiIndex];
4040     Mask1[1] = -1;
4041     Mask1[2] = PermMask[HiIndex^1];
4042     Mask1[3] = -1;
4043     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4044
4045     if (HiIndex >= 2) {
4046       Mask1[0] = PermMask[0];
4047       Mask1[1] = PermMask[1];
4048       Mask1[2] = HiIndex & 1 ? 6 : 4;
4049       Mask1[3] = HiIndex & 1 ? 4 : 6;
4050       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4051     } else {
4052       Mask1[0] = HiIndex & 1 ? 2 : 0;
4053       Mask1[1] = HiIndex & 1 ? 0 : 2;
4054       Mask1[2] = PermMask[2];
4055       Mask1[3] = PermMask[3];
4056       if (Mask1[2] >= 0)
4057         Mask1[2] += 4;
4058       if (Mask1[3] >= 0)
4059         Mask1[3] += 4;
4060       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4061     }
4062   }
4063
4064   // Break it into (shuffle shuffle_hi, shuffle_lo).
4065   Locs.clear();
4066   SmallVector<int,8> LoMask(4U, -1);
4067   SmallVector<int,8> HiMask(4U, -1);
4068
4069   SmallVector<int,8> *MaskPtr = &LoMask;
4070   unsigned MaskIdx = 0;
4071   unsigned LoIdx = 0;
4072   unsigned HiIdx = 2;
4073   for (unsigned i = 0; i != 4; ++i) {
4074     if (i == 2) {
4075       MaskPtr = &HiMask;
4076       MaskIdx = 1;
4077       LoIdx = 0;
4078       HiIdx = 2;
4079     }
4080     int Idx = PermMask[i];
4081     if (Idx < 0) {
4082       Locs[i] = std::make_pair(-1, -1);
4083     } else if (Idx < 4) {
4084       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4085       (*MaskPtr)[LoIdx] = Idx;
4086       LoIdx++;
4087     } else {
4088       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4089       (*MaskPtr)[HiIdx] = Idx;
4090       HiIdx++;
4091     }
4092   }
4093
4094   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4095   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4096   SmallVector<int, 8> MaskOps;
4097   for (unsigned i = 0; i != 4; ++i) {
4098     if (Locs[i].first == -1) {
4099       MaskOps.push_back(-1);
4100     } else {
4101       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4102       MaskOps.push_back(Idx);
4103     }
4104   }
4105   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4106 }
4107
4108 SDValue
4109 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4110   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4111   SDValue V1 = Op.getOperand(0);
4112   SDValue V2 = Op.getOperand(1);
4113   EVT VT = Op.getValueType();
4114   DebugLoc dl = Op.getDebugLoc();
4115   unsigned NumElems = VT.getVectorNumElements();
4116   bool isMMX = VT.getSizeInBits() == 64;
4117   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4118   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4119   bool V1IsSplat = false;
4120   bool V2IsSplat = false;
4121
4122   if (isZeroShuffle(SVOp))
4123     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4124
4125   // Promote splats to v4f32.
4126   if (SVOp->isSplat()) {
4127     if (isMMX || NumElems < 4)
4128       return Op;
4129     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4130   }
4131
4132   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4133   // do it!
4134   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4135     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4136     if (NewOp.getNode())
4137       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4138                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4139   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4140     // FIXME: Figure out a cleaner way to do this.
4141     // Try to make use of movq to zero out the top part.
4142     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4143       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4144       if (NewOp.getNode()) {
4145         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4146           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4147                               DAG, Subtarget, dl);
4148       }
4149     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4150       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4151       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4152         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4153                             DAG, Subtarget, dl);
4154     }
4155   }
4156
4157   if (X86::isPSHUFDMask(SVOp))
4158     return Op;
4159
4160   // Check if this can be converted into a logical shift.
4161   bool isLeft = false;
4162   unsigned ShAmt = 0;
4163   SDValue ShVal;
4164   bool isShift = getSubtarget()->hasSSE2() &&
4165   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4166   if (isShift && ShVal.hasOneUse()) {
4167     // If the shifted value has multiple uses, it may be cheaper to use
4168     // v_set0 + movlhps or movhlps, etc.
4169     EVT EltVT = VT.getVectorElementType();
4170     ShAmt *= EltVT.getSizeInBits();
4171     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4172   }
4173
4174   if (X86::isMOVLMask(SVOp)) {
4175     if (V1IsUndef)
4176       return V2;
4177     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4178       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4179     if (!isMMX)
4180       return Op;
4181   }
4182
4183   // FIXME: fold these into legal mask.
4184   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4185                  X86::isMOVSLDUPMask(SVOp) ||
4186                  X86::isMOVHLPSMask(SVOp) ||
4187                  X86::isMOVHPMask(SVOp) ||
4188                  X86::isMOVLPMask(SVOp)))
4189     return Op;
4190
4191   if (ShouldXformToMOVHLPS(SVOp) ||
4192       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4193     return CommuteVectorShuffle(SVOp, DAG);
4194
4195   if (isShift) {
4196     // No better options. Use a vshl / vsrl.
4197     EVT EltVT = VT.getVectorElementType();
4198     ShAmt *= EltVT.getSizeInBits();
4199     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4200   }
4201
4202   bool Commuted = false;
4203   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4204   // 1,1,1,1 -> v8i16 though.
4205   V1IsSplat = isSplatVector(V1.getNode());
4206   V2IsSplat = isSplatVector(V2.getNode());
4207
4208   // Canonicalize the splat or undef, if present, to be on the RHS.
4209   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4210     Op = CommuteVectorShuffle(SVOp, DAG);
4211     SVOp = cast<ShuffleVectorSDNode>(Op);
4212     V1 = SVOp->getOperand(0);
4213     V2 = SVOp->getOperand(1);
4214     std::swap(V1IsSplat, V2IsSplat);
4215     std::swap(V1IsUndef, V2IsUndef);
4216     Commuted = true;
4217   }
4218
4219   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4220     // Shuffling low element of v1 into undef, just return v1.
4221     if (V2IsUndef)
4222       return V1;
4223     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4224     // the instruction selector will not match, so get a canonical MOVL with
4225     // swapped operands to undo the commute.
4226     return getMOVL(DAG, dl, VT, V2, V1);
4227   }
4228
4229   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4230       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4231       X86::isUNPCKLMask(SVOp) ||
4232       X86::isUNPCKHMask(SVOp))
4233     return Op;
4234
4235   if (V2IsSplat) {
4236     // Normalize mask so all entries that point to V2 points to its first
4237     // element then try to match unpck{h|l} again. If match, return a
4238     // new vector_shuffle with the corrected mask.
4239     SDValue NewMask = NormalizeMask(SVOp, DAG);
4240     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4241     if (NSVOp != SVOp) {
4242       if (X86::isUNPCKLMask(NSVOp, true)) {
4243         return NewMask;
4244       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4245         return NewMask;
4246       }
4247     }
4248   }
4249
4250   if (Commuted) {
4251     // Commute is back and try unpck* again.
4252     // FIXME: this seems wrong.
4253     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4254     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4255     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4256         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4257         X86::isUNPCKLMask(NewSVOp) ||
4258         X86::isUNPCKHMask(NewSVOp))
4259       return NewOp;
4260   }
4261
4262   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4263
4264   // Normalize the node to match x86 shuffle ops if needed
4265   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4266     return CommuteVectorShuffle(SVOp, DAG);
4267
4268   // Check for legal shuffle and return?
4269   SmallVector<int, 16> PermMask;
4270   SVOp->getMask(PermMask);
4271   if (isShuffleMaskLegal(PermMask, VT))
4272     return Op;
4273
4274   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4275   if (VT == MVT::v8i16) {
4276     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4277     if (NewOp.getNode())
4278       return NewOp;
4279   }
4280
4281   if (VT == MVT::v16i8) {
4282     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4283     if (NewOp.getNode())
4284       return NewOp;
4285   }
4286
4287   // Handle all 4 wide cases with a number of shuffles except for MMX.
4288   if (NumElems == 4 && !isMMX)
4289     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4290
4291   return SDValue();
4292 }
4293
4294 SDValue
4295 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4296                                                 SelectionDAG &DAG) {
4297   EVT VT = Op.getValueType();
4298   DebugLoc dl = Op.getDebugLoc();
4299   if (VT.getSizeInBits() == 8) {
4300     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4301                                     Op.getOperand(0), Op.getOperand(1));
4302     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4303                                     DAG.getValueType(VT));
4304     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4305   } else if (VT.getSizeInBits() == 16) {
4306     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4307     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4308     if (Idx == 0)
4309       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4310                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4311                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4312                                                  MVT::v4i32,
4313                                                  Op.getOperand(0)),
4314                                      Op.getOperand(1)));
4315     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4316                                     Op.getOperand(0), Op.getOperand(1));
4317     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4318                                     DAG.getValueType(VT));
4319     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4320   } else if (VT == MVT::f32) {
4321     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4322     // the result back to FR32 register. It's only worth matching if the
4323     // result has a single use which is a store or a bitcast to i32.  And in
4324     // the case of a store, it's not worth it if the index is a constant 0,
4325     // because a MOVSSmr can be used instead, which is smaller and faster.
4326     if (!Op.hasOneUse())
4327       return SDValue();
4328     SDNode *User = *Op.getNode()->use_begin();
4329     if ((User->getOpcode() != ISD::STORE ||
4330          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4331           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4332         (User->getOpcode() != ISD::BIT_CONVERT ||
4333          User->getValueType(0) != MVT::i32))
4334       return SDValue();
4335     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4336                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4337                                               Op.getOperand(0)),
4338                                               Op.getOperand(1));
4339     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4340   } else if (VT == MVT::i32) {
4341     // ExtractPS works with constant index.
4342     if (isa<ConstantSDNode>(Op.getOperand(1)))
4343       return Op;
4344   }
4345   return SDValue();
4346 }
4347
4348
4349 SDValue
4350 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4351   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4352     return SDValue();
4353
4354   if (Subtarget->hasSSE41()) {
4355     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4356     if (Res.getNode())
4357       return Res;
4358   }
4359
4360   EVT VT = Op.getValueType();
4361   DebugLoc dl = Op.getDebugLoc();
4362   // TODO: handle v16i8.
4363   if (VT.getSizeInBits() == 16) {
4364     SDValue Vec = Op.getOperand(0);
4365     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4366     if (Idx == 0)
4367       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4368                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4369                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4370                                                  MVT::v4i32, Vec),
4371                                      Op.getOperand(1)));
4372     // Transform it so it match pextrw which produces a 32-bit result.
4373     EVT EltVT = (MVT::SimpleValueType)(VT.getSimpleVT().SimpleTy+1);
4374     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4375                                     Op.getOperand(0), Op.getOperand(1));
4376     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4377                                     DAG.getValueType(VT));
4378     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4379   } else if (VT.getSizeInBits() == 32) {
4380     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4381     if (Idx == 0)
4382       return Op;
4383
4384     // SHUFPS the element to the lowest double word, then movss.
4385     int Mask[4] = { Idx, -1, -1, -1 };
4386     EVT VVT = Op.getOperand(0).getValueType();
4387     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4388                                        DAG.getUNDEF(VVT), Mask);
4389     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4390                        DAG.getIntPtrConstant(0));
4391   } else if (VT.getSizeInBits() == 64) {
4392     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4393     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4394     //        to match extract_elt for f64.
4395     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4396     if (Idx == 0)
4397       return Op;
4398
4399     // UNPCKHPD the element to the lowest double word, then movsd.
4400     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4401     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4402     int Mask[2] = { 1, -1 };
4403     EVT VVT = Op.getOperand(0).getValueType();
4404     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4405                                        DAG.getUNDEF(VVT), Mask);
4406     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4407                        DAG.getIntPtrConstant(0));
4408   }
4409
4410   return SDValue();
4411 }
4412
4413 SDValue
4414 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4415   EVT VT = Op.getValueType();
4416   EVT EltVT = VT.getVectorElementType();
4417   DebugLoc dl = Op.getDebugLoc();
4418
4419   SDValue N0 = Op.getOperand(0);
4420   SDValue N1 = Op.getOperand(1);
4421   SDValue N2 = Op.getOperand(2);
4422
4423   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4424       isa<ConstantSDNode>(N2)) {
4425     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4426                                                 : X86ISD::PINSRW;
4427     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4428     // argument.
4429     if (N1.getValueType() != MVT::i32)
4430       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4431     if (N2.getValueType() != MVT::i32)
4432       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4433     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4434   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4435     // Bits [7:6] of the constant are the source select.  This will always be
4436     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4437     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4438     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4439     // Bits [5:4] of the constant are the destination select.  This is the
4440     //  value of the incoming immediate.
4441     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4442     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4443     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4444     // Create this as a scalar to vector..
4445     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4446     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4447   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4448     // PINSR* works with constant index.
4449     return Op;
4450   }
4451   return SDValue();
4452 }
4453
4454 SDValue
4455 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4456   EVT VT = Op.getValueType();
4457   EVT EltVT = VT.getVectorElementType();
4458
4459   if (Subtarget->hasSSE41())
4460     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4461
4462   if (EltVT == MVT::i8)
4463     return SDValue();
4464
4465   DebugLoc dl = Op.getDebugLoc();
4466   SDValue N0 = Op.getOperand(0);
4467   SDValue N1 = Op.getOperand(1);
4468   SDValue N2 = Op.getOperand(2);
4469
4470   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4471     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4472     // as its second argument.
4473     if (N1.getValueType() != MVT::i32)
4474       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4475     if (N2.getValueType() != MVT::i32)
4476       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4477     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4478   }
4479   return SDValue();
4480 }
4481
4482 SDValue
4483 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4484   DebugLoc dl = Op.getDebugLoc();
4485   if (Op.getValueType() == MVT::v2f32)
4486     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4487                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4488                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4489                                                Op.getOperand(0))));
4490
4491   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4492     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4493
4494   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4495   EVT VT = MVT::v2i32;
4496   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4497   default: break;
4498   case MVT::v16i8:
4499   case MVT::v8i16:
4500     VT = MVT::v4i32;
4501     break;
4502   }
4503   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4504                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4505 }
4506
4507 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4508 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4509 // one of the above mentioned nodes. It has to be wrapped because otherwise
4510 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4511 // be used to form addressing mode. These wrapped nodes will be selected
4512 // into MOV32ri.
4513 SDValue
4514 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4515   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4516
4517   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4518   // global base reg.
4519   unsigned char OpFlag = 0;
4520   unsigned WrapperKind = X86ISD::Wrapper;
4521   CodeModel::Model M = getTargetMachine().getCodeModel();
4522
4523   if (Subtarget->isPICStyleRIPRel() &&
4524       (M == CodeModel::Small || M == CodeModel::Kernel))
4525     WrapperKind = X86ISD::WrapperRIP;
4526   else if (Subtarget->isPICStyleGOT())
4527     OpFlag = X86II::MO_GOTOFF;
4528   else if (Subtarget->isPICStyleStubPIC())
4529     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4530
4531   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4532                                              CP->getAlignment(),
4533                                              CP->getOffset(), OpFlag);
4534   DebugLoc DL = CP->getDebugLoc();
4535   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4536   // With PIC, the address is actually $g + Offset.
4537   if (OpFlag) {
4538     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4539                          DAG.getNode(X86ISD::GlobalBaseReg,
4540                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4541                          Result);
4542   }
4543
4544   return Result;
4545 }
4546
4547 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4548   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4549
4550   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4551   // global base reg.
4552   unsigned char OpFlag = 0;
4553   unsigned WrapperKind = X86ISD::Wrapper;
4554   CodeModel::Model M = getTargetMachine().getCodeModel();
4555
4556   if (Subtarget->isPICStyleRIPRel() &&
4557       (M == CodeModel::Small || M == CodeModel::Kernel))
4558     WrapperKind = X86ISD::WrapperRIP;
4559   else if (Subtarget->isPICStyleGOT())
4560     OpFlag = X86II::MO_GOTOFF;
4561   else if (Subtarget->isPICStyleStubPIC())
4562     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4563
4564   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4565                                           OpFlag);
4566   DebugLoc DL = JT->getDebugLoc();
4567   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4568
4569   // With PIC, the address is actually $g + Offset.
4570   if (OpFlag) {
4571     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4572                          DAG.getNode(X86ISD::GlobalBaseReg,
4573                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4574                          Result);
4575   }
4576
4577   return Result;
4578 }
4579
4580 SDValue
4581 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4582   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4583
4584   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4585   // global base reg.
4586   unsigned char OpFlag = 0;
4587   unsigned WrapperKind = X86ISD::Wrapper;
4588   CodeModel::Model M = getTargetMachine().getCodeModel();
4589
4590   if (Subtarget->isPICStyleRIPRel() &&
4591       (M == CodeModel::Small || M == CodeModel::Kernel))
4592     WrapperKind = X86ISD::WrapperRIP;
4593   else if (Subtarget->isPICStyleGOT())
4594     OpFlag = X86II::MO_GOTOFF;
4595   else if (Subtarget->isPICStyleStubPIC())
4596     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4597
4598   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4599
4600   DebugLoc DL = Op.getDebugLoc();
4601   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4602
4603
4604   // With PIC, the address is actually $g + Offset.
4605   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4606       !Subtarget->is64Bit()) {
4607     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4608                          DAG.getNode(X86ISD::GlobalBaseReg,
4609                                      DebugLoc::getUnknownLoc(),
4610                                      getPointerTy()),
4611                          Result);
4612   }
4613
4614   return Result;
4615 }
4616
4617 SDValue
4618 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4619                                       int64_t Offset,
4620                                       SelectionDAG &DAG) const {
4621   // Create the TargetGlobalAddress node, folding in the constant
4622   // offset if it is legal.
4623   unsigned char OpFlags =
4624     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4625   CodeModel::Model M = getTargetMachine().getCodeModel();
4626   SDValue Result;
4627   if (OpFlags == X86II::MO_NO_FLAG &&
4628       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4629     // A direct static reference to a global.
4630     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4631     Offset = 0;
4632   } else {
4633     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4634   }
4635
4636   if (Subtarget->isPICStyleRIPRel() &&
4637       (M == CodeModel::Small || M == CodeModel::Kernel))
4638     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4639   else
4640     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4641
4642   // With PIC, the address is actually $g + Offset.
4643   if (isGlobalRelativeToPICBase(OpFlags)) {
4644     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4645                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4646                          Result);
4647   }
4648
4649   // For globals that require a load from a stub to get the address, emit the
4650   // load.
4651   if (isGlobalStubReference(OpFlags))
4652     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4653                          PseudoSourceValue::getGOT(), 0);
4654
4655   // If there was a non-zero offset that we didn't fold, create an explicit
4656   // addition for it.
4657   if (Offset != 0)
4658     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4659                          DAG.getConstant(Offset, getPointerTy()));
4660
4661   return Result;
4662 }
4663
4664 SDValue
4665 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4666   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4667   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4668   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4669 }
4670
4671 static SDValue
4672 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4673            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
4674            unsigned char OperandFlags) {
4675   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4676   DebugLoc dl = GA->getDebugLoc();
4677   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4678                                            GA->getValueType(0),
4679                                            GA->getOffset(),
4680                                            OperandFlags);
4681   if (InFlag) {
4682     SDValue Ops[] = { Chain,  TGA, *InFlag };
4683     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4684   } else {
4685     SDValue Ops[]  = { Chain, TGA };
4686     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4687   }
4688   SDValue Flag = Chain.getValue(1);
4689   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4690 }
4691
4692 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4693 static SDValue
4694 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4695                                 const EVT PtrVT) {
4696   SDValue InFlag;
4697   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4698   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4699                                      DAG.getNode(X86ISD::GlobalBaseReg,
4700                                                  DebugLoc::getUnknownLoc(),
4701                                                  PtrVT), InFlag);
4702   InFlag = Chain.getValue(1);
4703
4704   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4705 }
4706
4707 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4708 static SDValue
4709 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4710                                 const EVT PtrVT) {
4711   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4712                     X86::RAX, X86II::MO_TLSGD);
4713 }
4714
4715 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4716 // "local exec" model.
4717 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4718                                    const EVT PtrVT, TLSModel::Model model,
4719                                    bool is64Bit) {
4720   DebugLoc dl = GA->getDebugLoc();
4721   // Get the Thread Pointer
4722   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4723                              DebugLoc::getUnknownLoc(), PtrVT,
4724                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4725                                              MVT::i32));
4726
4727   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4728                                       NULL, 0);
4729
4730   unsigned char OperandFlags = 0;
4731   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4732   // initialexec.
4733   unsigned WrapperKind = X86ISD::Wrapper;
4734   if (model == TLSModel::LocalExec) {
4735     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4736   } else if (is64Bit) {
4737     assert(model == TLSModel::InitialExec);
4738     OperandFlags = X86II::MO_GOTTPOFF;
4739     WrapperKind = X86ISD::WrapperRIP;
4740   } else {
4741     assert(model == TLSModel::InitialExec);
4742     OperandFlags = X86II::MO_INDNTPOFF;
4743   }
4744
4745   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4746   // exec)
4747   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4748                                            GA->getOffset(), OperandFlags);
4749   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4750
4751   if (model == TLSModel::InitialExec)
4752     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4753                          PseudoSourceValue::getGOT(), 0);
4754
4755   // The address of the thread local variable is the add of the thread
4756   // pointer with the offset of the variable.
4757   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4758 }
4759
4760 SDValue
4761 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4762   // TODO: implement the "local dynamic" model
4763   // TODO: implement the "initial exec"model for pic executables
4764   assert(Subtarget->isTargetELF() &&
4765          "TLS not implemented for non-ELF targets");
4766   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4767   const GlobalValue *GV = GA->getGlobal();
4768
4769   // If GV is an alias then use the aliasee for determining
4770   // thread-localness.
4771   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4772     GV = GA->resolveAliasedGlobal(false);
4773
4774   TLSModel::Model model = getTLSModel(GV,
4775                                       getTargetMachine().getRelocationModel());
4776
4777   switch (model) {
4778   case TLSModel::GeneralDynamic:
4779   case TLSModel::LocalDynamic: // not implemented
4780     if (Subtarget->is64Bit())
4781       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4782     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4783
4784   case TLSModel::InitialExec:
4785   case TLSModel::LocalExec:
4786     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4787                                Subtarget->is64Bit());
4788   }
4789
4790   llvm_unreachable("Unreachable");
4791   return SDValue();
4792 }
4793
4794
4795 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4796 /// take a 2 x i32 value to shift plus a shift amount.
4797 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4798   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4799   EVT VT = Op.getValueType();
4800   unsigned VTBits = VT.getSizeInBits();
4801   DebugLoc dl = Op.getDebugLoc();
4802   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4803   SDValue ShOpLo = Op.getOperand(0);
4804   SDValue ShOpHi = Op.getOperand(1);
4805   SDValue ShAmt  = Op.getOperand(2);
4806   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4807                                      DAG.getConstant(VTBits - 1, MVT::i8))
4808                        : DAG.getConstant(0, VT);
4809
4810   SDValue Tmp2, Tmp3;
4811   if (Op.getOpcode() == ISD::SHL_PARTS) {
4812     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4813     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4814   } else {
4815     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4816     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4817   }
4818
4819   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4820                                 DAG.getConstant(VTBits, MVT::i8));
4821   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4822                              AndNode, DAG.getConstant(0, MVT::i8));
4823
4824   SDValue Hi, Lo;
4825   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4826   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4827   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4828
4829   if (Op.getOpcode() == ISD::SHL_PARTS) {
4830     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4831     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4832   } else {
4833     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4834     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4835   }
4836
4837   SDValue Ops[2] = { Lo, Hi };
4838   return DAG.getMergeValues(Ops, 2, dl);
4839 }
4840
4841 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4842   EVT SrcVT = Op.getOperand(0).getValueType();
4843
4844   if (SrcVT.isVector()) {
4845     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4846       return Op;
4847     }
4848     return SDValue();
4849   }
4850
4851   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4852          "Unknown SINT_TO_FP to lower!");
4853
4854   // These are really Legal; return the operand so the caller accepts it as
4855   // Legal.
4856   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4857     return Op;
4858   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4859       Subtarget->is64Bit()) {
4860     return Op;
4861   }
4862
4863   DebugLoc dl = Op.getDebugLoc();
4864   unsigned Size = SrcVT.getSizeInBits()/8;
4865   MachineFunction &MF = DAG.getMachineFunction();
4866   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4867   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4868   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4869                                StackSlot,
4870                                PseudoSourceValue::getStack(), 0);
4871   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4872 }
4873
4874 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
4875                                      SDValue StackSlot,
4876                                      SelectionDAG &DAG) {
4877   // Build the FILD
4878   DebugLoc dl = Op.getDebugLoc();
4879   SDVTList Tys;
4880   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4881   if (useSSE)
4882     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4883   else
4884     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4885   SmallVector<SDValue, 8> Ops;
4886   Ops.push_back(Chain);
4887   Ops.push_back(StackSlot);
4888   Ops.push_back(DAG.getValueType(SrcVT));
4889   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4890                                  Tys, &Ops[0], Ops.size());
4891
4892   if (useSSE) {
4893     Chain = Result.getValue(1);
4894     SDValue InFlag = Result.getValue(2);
4895
4896     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4897     // shouldn't be necessary except that RFP cannot be live across
4898     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4899     MachineFunction &MF = DAG.getMachineFunction();
4900     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4901     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4902     Tys = DAG.getVTList(MVT::Other);
4903     SmallVector<SDValue, 8> Ops;
4904     Ops.push_back(Chain);
4905     Ops.push_back(Result);
4906     Ops.push_back(StackSlot);
4907     Ops.push_back(DAG.getValueType(Op.getValueType()));
4908     Ops.push_back(InFlag);
4909     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4910     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4911                          PseudoSourceValue::getStack(), 0);
4912   }
4913
4914   return Result;
4915 }
4916
4917 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4918 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4919   // This algorithm is not obvious. Here it is in C code, more or less:
4920   /*
4921     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4922       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4923       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4924
4925       // Copy ints to xmm registers.
4926       __m128i xh = _mm_cvtsi32_si128( hi );
4927       __m128i xl = _mm_cvtsi32_si128( lo );
4928
4929       // Combine into low half of a single xmm register.
4930       __m128i x = _mm_unpacklo_epi32( xh, xl );
4931       __m128d d;
4932       double sd;
4933
4934       // Merge in appropriate exponents to give the integer bits the right
4935       // magnitude.
4936       x = _mm_unpacklo_epi32( x, exp );
4937
4938       // Subtract away the biases to deal with the IEEE-754 double precision
4939       // implicit 1.
4940       d = _mm_sub_pd( (__m128d) x, bias );
4941
4942       // All conversions up to here are exact. The correctly rounded result is
4943       // calculated using the current rounding mode using the following
4944       // horizontal add.
4945       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4946       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4947                                 // store doesn't really need to be here (except
4948                                 // maybe to zero the other double)
4949       return sd;
4950     }
4951   */
4952
4953   DebugLoc dl = Op.getDebugLoc();
4954   LLVMContext *Context = DAG.getContext();
4955
4956   // Build some magic constants.
4957   std::vector<Constant*> CV0;
4958   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
4959   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
4960   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4961   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4962   Constant *C0 = ConstantVector::get(CV0);
4963   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4964
4965   std::vector<Constant*> CV1;
4966   CV1.push_back(
4967     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
4968   CV1.push_back(
4969     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
4970   Constant *C1 = ConstantVector::get(CV1);
4971   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4972
4973   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4974                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4975                                         Op.getOperand(0),
4976                                         DAG.getIntPtrConstant(1)));
4977   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4978                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4979                                         Op.getOperand(0),
4980                                         DAG.getIntPtrConstant(0)));
4981   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4982   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4983                               PseudoSourceValue::getConstantPool(), 0,
4984                               false, 16);
4985   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4986   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4987   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4988                               PseudoSourceValue::getConstantPool(), 0,
4989                               false, 16);
4990   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4991
4992   // Add the halves; easiest way is to swap them into another reg first.
4993   int ShufMask[2] = { 1, -1 };
4994   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4995                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4996   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4997   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4998                      DAG.getIntPtrConstant(0));
4999 }
5000
5001 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5002 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5003   DebugLoc dl = Op.getDebugLoc();
5004   // FP constant to bias correct the final result.
5005   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5006                                    MVT::f64);
5007
5008   // Load the 32-bit value into an XMM register.
5009   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5010                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5011                                          Op.getOperand(0),
5012                                          DAG.getIntPtrConstant(0)));
5013
5014   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5015                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5016                      DAG.getIntPtrConstant(0));
5017
5018   // Or the load with the bias.
5019   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5020                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5021                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5022                                                    MVT::v2f64, Load)),
5023                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5024                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5025                                                    MVT::v2f64, Bias)));
5026   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5027                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5028                    DAG.getIntPtrConstant(0));
5029
5030   // Subtract the bias.
5031   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5032
5033   // Handle final rounding.
5034   EVT DestVT = Op.getValueType();
5035
5036   if (DestVT.bitsLT(MVT::f64)) {
5037     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5038                        DAG.getIntPtrConstant(0));
5039   } else if (DestVT.bitsGT(MVT::f64)) {
5040     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5041   }
5042
5043   // Handle final rounding.
5044   return Sub;
5045 }
5046
5047 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5048   SDValue N0 = Op.getOperand(0);
5049   DebugLoc dl = Op.getDebugLoc();
5050
5051   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5052   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5053   // the optimization here.
5054   if (DAG.SignBitIsZero(N0))
5055     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5056
5057   EVT SrcVT = N0.getValueType();
5058   if (SrcVT == MVT::i64) {
5059     // We only handle SSE2 f64 target here; caller can expand the rest.
5060     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5061       return SDValue();
5062
5063     return LowerUINT_TO_FP_i64(Op, DAG);
5064   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5065     return LowerUINT_TO_FP_i32(Op, DAG);
5066   }
5067
5068   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5069
5070   // Make a 64-bit buffer, and use it to build an FILD.
5071   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5072   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5073   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5074                                    getPointerTy(), StackSlot, WordOff);
5075   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5076                                 StackSlot, NULL, 0);
5077   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5078                                 OffsetSlot, NULL, 0);
5079   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5080 }
5081
5082 std::pair<SDValue,SDValue> X86TargetLowering::
5083 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5084   DebugLoc dl = Op.getDebugLoc();
5085
5086   EVT DstTy = Op.getValueType();
5087
5088   if (!IsSigned) {
5089     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5090     DstTy = MVT::i64;
5091   }
5092
5093   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5094          DstTy.getSimpleVT() >= MVT::i16 &&
5095          "Unknown FP_TO_SINT to lower!");
5096
5097   // These are really Legal.
5098   if (DstTy == MVT::i32 &&
5099       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5100     return std::make_pair(SDValue(), SDValue());
5101   if (Subtarget->is64Bit() &&
5102       DstTy == MVT::i64 &&
5103       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5104     return std::make_pair(SDValue(), SDValue());
5105
5106   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5107   // stack slot.
5108   MachineFunction &MF = DAG.getMachineFunction();
5109   unsigned MemSize = DstTy.getSizeInBits()/8;
5110   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5111   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5112
5113   unsigned Opc;
5114   switch (DstTy.getSimpleVT().SimpleTy) {
5115   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5116   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5117   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5118   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5119   }
5120
5121   SDValue Chain = DAG.getEntryNode();
5122   SDValue Value = Op.getOperand(0);
5123   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5124     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5125     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5126                          PseudoSourceValue::getStack(), 0);
5127     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5128     SDValue Ops[] = {
5129       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5130     };
5131     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5132     Chain = Value.getValue(1);
5133     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5134     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5135   }
5136
5137   // Build the FP_TO_INT*_IN_MEM
5138   SDValue Ops[] = { Chain, Value, StackSlot };
5139   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5140
5141   return std::make_pair(FIST, StackSlot);
5142 }
5143
5144 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5145   if (Op.getValueType().isVector()) {
5146     if (Op.getValueType() == MVT::v2i32 &&
5147         Op.getOperand(0).getValueType() == MVT::v2f64) {
5148       return Op;
5149     }
5150     return SDValue();
5151   }
5152
5153   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5154   SDValue FIST = Vals.first, StackSlot = Vals.second;
5155   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5156   if (FIST.getNode() == 0) return Op;
5157
5158   // Load the result.
5159   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5160                      FIST, StackSlot, NULL, 0);
5161 }
5162
5163 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5164   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5165   SDValue FIST = Vals.first, StackSlot = Vals.second;
5166   assert(FIST.getNode() && "Unexpected failure");
5167
5168   // Load the result.
5169   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5170                      FIST, StackSlot, NULL, 0);
5171 }
5172
5173 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5174   LLVMContext *Context = DAG.getContext();
5175   DebugLoc dl = Op.getDebugLoc();
5176   EVT VT = Op.getValueType();
5177   EVT EltVT = VT;
5178   if (VT.isVector())
5179     EltVT = VT.getVectorElementType();
5180   std::vector<Constant*> CV;
5181   if (EltVT == MVT::f64) {
5182     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5183     CV.push_back(C);
5184     CV.push_back(C);
5185   } else {
5186     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5187     CV.push_back(C);
5188     CV.push_back(C);
5189     CV.push_back(C);
5190     CV.push_back(C);
5191   }
5192   Constant *C = ConstantVector::get(CV);
5193   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5194   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5195                                PseudoSourceValue::getConstantPool(), 0,
5196                                false, 16);
5197   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5198 }
5199
5200 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5201   LLVMContext *Context = DAG.getContext();
5202   DebugLoc dl = Op.getDebugLoc();
5203   EVT VT = Op.getValueType();
5204   EVT EltVT = VT;
5205   if (VT.isVector())
5206     EltVT = VT.getVectorElementType();
5207   std::vector<Constant*> CV;
5208   if (EltVT == MVT::f64) {
5209     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5210     CV.push_back(C);
5211     CV.push_back(C);
5212   } else {
5213     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5214     CV.push_back(C);
5215     CV.push_back(C);
5216     CV.push_back(C);
5217     CV.push_back(C);
5218   }
5219   Constant *C = ConstantVector::get(CV);
5220   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5221   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5222                                PseudoSourceValue::getConstantPool(), 0,
5223                                false, 16);
5224   if (VT.isVector()) {
5225     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5226                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5227                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5228                                 Op.getOperand(0)),
5229                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5230   } else {
5231     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5232   }
5233 }
5234
5235 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5236   LLVMContext *Context = DAG.getContext();
5237   SDValue Op0 = Op.getOperand(0);
5238   SDValue Op1 = Op.getOperand(1);
5239   DebugLoc dl = Op.getDebugLoc();
5240   EVT VT = Op.getValueType();
5241   EVT SrcVT = Op1.getValueType();
5242
5243   // If second operand is smaller, extend it first.
5244   if (SrcVT.bitsLT(VT)) {
5245     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5246     SrcVT = VT;
5247   }
5248   // And if it is bigger, shrink it first.
5249   if (SrcVT.bitsGT(VT)) {
5250     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5251     SrcVT = VT;
5252   }
5253
5254   // At this point the operands and the result should have the same
5255   // type, and that won't be f80 since that is not custom lowered.
5256
5257   // First get the sign bit of second operand.
5258   std::vector<Constant*> CV;
5259   if (SrcVT == MVT::f64) {
5260     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5261     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5262   } else {
5263     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5264     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5265     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5266     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5267   }
5268   Constant *C = ConstantVector::get(CV);
5269   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5270   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5271                                 PseudoSourceValue::getConstantPool(), 0,
5272                                 false, 16);
5273   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5274
5275   // Shift sign bit right or left if the two operands have different types.
5276   if (SrcVT.bitsGT(VT)) {
5277     // Op0 is MVT::f32, Op1 is MVT::f64.
5278     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5279     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5280                           DAG.getConstant(32, MVT::i32));
5281     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5282     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5283                           DAG.getIntPtrConstant(0));
5284   }
5285
5286   // Clear first operand sign bit.
5287   CV.clear();
5288   if (VT == MVT::f64) {
5289     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5290     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5291   } else {
5292     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5293     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5294     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5295     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5296   }
5297   C = ConstantVector::get(CV);
5298   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5299   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5300                                 PseudoSourceValue::getConstantPool(), 0,
5301                                 false, 16);
5302   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5303
5304   // Or the value with the sign bit.
5305   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5306 }
5307
5308 /// Emit nodes that will be selected as "test Op0,Op0", or something
5309 /// equivalent.
5310 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5311                                     SelectionDAG &DAG) {
5312   DebugLoc dl = Op.getDebugLoc();
5313
5314   // CF and OF aren't always set the way we want. Determine which
5315   // of these we need.
5316   bool NeedCF = false;
5317   bool NeedOF = false;
5318   switch (X86CC) {
5319   case X86::COND_A: case X86::COND_AE:
5320   case X86::COND_B: case X86::COND_BE:
5321     NeedCF = true;
5322     break;
5323   case X86::COND_G: case X86::COND_GE:
5324   case X86::COND_L: case X86::COND_LE:
5325   case X86::COND_O: case X86::COND_NO:
5326     NeedOF = true;
5327     break;
5328   default: break;
5329   }
5330
5331   // See if we can use the EFLAGS value from the operand instead of
5332   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5333   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5334   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5335     unsigned Opcode = 0;
5336     unsigned NumOperands = 0;
5337     switch (Op.getNode()->getOpcode()) {
5338     case ISD::ADD:
5339       // Due to an isel shortcoming, be conservative if this add is likely to
5340       // be selected as part of a load-modify-store instruction. When the root
5341       // node in a match is a store, isel doesn't know how to remap non-chain
5342       // non-flag uses of other nodes in the match, such as the ADD in this
5343       // case. This leads to the ADD being left around and reselected, with
5344       // the result being two adds in the output.
5345       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5346            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5347         if (UI->getOpcode() == ISD::STORE)
5348           goto default_case;
5349       if (ConstantSDNode *C =
5350             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5351         // An add of one will be selected as an INC.
5352         if (C->getAPIntValue() == 1) {
5353           Opcode = X86ISD::INC;
5354           NumOperands = 1;
5355           break;
5356         }
5357         // An add of negative one (subtract of one) will be selected as a DEC.
5358         if (C->getAPIntValue().isAllOnesValue()) {
5359           Opcode = X86ISD::DEC;
5360           NumOperands = 1;
5361           break;
5362         }
5363       }
5364       // Otherwise use a regular EFLAGS-setting add.
5365       Opcode = X86ISD::ADD;
5366       NumOperands = 2;
5367       break;
5368     case ISD::AND: {
5369       // If the primary and result isn't used, don't bother using X86ISD::AND,
5370       // because a TEST instruction will be better.
5371       bool NonFlagUse = false;
5372       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5373            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5374         if (UI->getOpcode() != ISD::BRCOND &&
5375             UI->getOpcode() != ISD::SELECT &&
5376             UI->getOpcode() != ISD::SETCC) {
5377           NonFlagUse = true;
5378           break;
5379         }
5380       if (!NonFlagUse)
5381         break;
5382     }
5383     // FALL THROUGH
5384     case ISD::SUB:
5385     case ISD::OR:
5386     case ISD::XOR:
5387       // Due to the ISEL shortcoming noted above, be conservative if this op is
5388       // likely to be selected as part of a load-modify-store instruction.
5389       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5390            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5391         if (UI->getOpcode() == ISD::STORE)
5392           goto default_case;
5393       // Otherwise use a regular EFLAGS-setting instruction.
5394       switch (Op.getNode()->getOpcode()) {
5395       case ISD::SUB: Opcode = X86ISD::SUB; break;
5396       case ISD::OR:  Opcode = X86ISD::OR;  break;
5397       case ISD::XOR: Opcode = X86ISD::XOR; break;
5398       case ISD::AND: Opcode = X86ISD::AND; break;
5399       default: llvm_unreachable("unexpected operator!");
5400       }
5401       NumOperands = 2;
5402       break;
5403     case X86ISD::ADD:
5404     case X86ISD::SUB:
5405     case X86ISD::INC:
5406     case X86ISD::DEC:
5407     case X86ISD::OR:
5408     case X86ISD::XOR:
5409     case X86ISD::AND:
5410       return SDValue(Op.getNode(), 1);
5411     default:
5412     default_case:
5413       break;
5414     }
5415     if (Opcode != 0) {
5416       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5417       SmallVector<SDValue, 4> Ops;
5418       for (unsigned i = 0; i != NumOperands; ++i)
5419         Ops.push_back(Op.getOperand(i));
5420       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5421       DAG.ReplaceAllUsesWith(Op, New);
5422       return SDValue(New.getNode(), 1);
5423     }
5424   }
5425
5426   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5427   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5428                      DAG.getConstant(0, Op.getValueType()));
5429 }
5430
5431 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5432 /// equivalent.
5433 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5434                                    SelectionDAG &DAG) {
5435   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5436     if (C->getAPIntValue() == 0)
5437       return EmitTest(Op0, X86CC, DAG);
5438
5439   DebugLoc dl = Op0.getDebugLoc();
5440   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5441 }
5442
5443 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5444   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5445   SDValue Op0 = Op.getOperand(0);
5446   SDValue Op1 = Op.getOperand(1);
5447   DebugLoc dl = Op.getDebugLoc();
5448   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5449
5450   // Lower (X & (1 << N)) == 0 to BT(X, N).
5451   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5452   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5453   if (Op0.getOpcode() == ISD::AND &&
5454       Op0.hasOneUse() &&
5455       Op1.getOpcode() == ISD::Constant &&
5456       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5457       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5458     SDValue LHS, RHS;
5459     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5460       if (ConstantSDNode *Op010C =
5461             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5462         if (Op010C->getZExtValue() == 1) {
5463           LHS = Op0.getOperand(0);
5464           RHS = Op0.getOperand(1).getOperand(1);
5465         }
5466     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5467       if (ConstantSDNode *Op000C =
5468             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5469         if (Op000C->getZExtValue() == 1) {
5470           LHS = Op0.getOperand(1);
5471           RHS = Op0.getOperand(0).getOperand(1);
5472         }
5473     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5474       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5475       SDValue AndLHS = Op0.getOperand(0);
5476       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5477         LHS = AndLHS.getOperand(0);
5478         RHS = AndLHS.getOperand(1);
5479       }
5480     }
5481
5482     if (LHS.getNode()) {
5483       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5484       // instruction.  Since the shift amount is in-range-or-undefined, we know
5485       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5486       // the encoding for the i16 version is larger than the i32 version.
5487       if (LHS.getValueType() == MVT::i8)
5488         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5489
5490       // If the operand types disagree, extend the shift amount to match.  Since
5491       // BT ignores high bits (like shifts) we can use anyextend.
5492       if (LHS.getValueType() != RHS.getValueType())
5493         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5494
5495       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5496       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5497       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5498                          DAG.getConstant(Cond, MVT::i8), BT);
5499     }
5500   }
5501
5502   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5503   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5504
5505   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5506   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5507                      DAG.getConstant(X86CC, MVT::i8), Cond);
5508 }
5509
5510 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5511   SDValue Cond;
5512   SDValue Op0 = Op.getOperand(0);
5513   SDValue Op1 = Op.getOperand(1);
5514   SDValue CC = Op.getOperand(2);
5515   EVT VT = Op.getValueType();
5516   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5517   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5518   DebugLoc dl = Op.getDebugLoc();
5519
5520   if (isFP) {
5521     unsigned SSECC = 8;
5522     EVT VT0 = Op0.getValueType();
5523     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5524     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5525     bool Swap = false;
5526
5527     switch (SetCCOpcode) {
5528     default: break;
5529     case ISD::SETOEQ:
5530     case ISD::SETEQ:  SSECC = 0; break;
5531     case ISD::SETOGT:
5532     case ISD::SETGT: Swap = true; // Fallthrough
5533     case ISD::SETLT:
5534     case ISD::SETOLT: SSECC = 1; break;
5535     case ISD::SETOGE:
5536     case ISD::SETGE: Swap = true; // Fallthrough
5537     case ISD::SETLE:
5538     case ISD::SETOLE: SSECC = 2; break;
5539     case ISD::SETUO:  SSECC = 3; break;
5540     case ISD::SETUNE:
5541     case ISD::SETNE:  SSECC = 4; break;
5542     case ISD::SETULE: Swap = true;
5543     case ISD::SETUGE: SSECC = 5; break;
5544     case ISD::SETULT: Swap = true;
5545     case ISD::SETUGT: SSECC = 6; break;
5546     case ISD::SETO:   SSECC = 7; break;
5547     }
5548     if (Swap)
5549       std::swap(Op0, Op1);
5550
5551     // In the two special cases we can't handle, emit two comparisons.
5552     if (SSECC == 8) {
5553       if (SetCCOpcode == ISD::SETUEQ) {
5554         SDValue UNORD, EQ;
5555         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5556         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5557         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5558       }
5559       else if (SetCCOpcode == ISD::SETONE) {
5560         SDValue ORD, NEQ;
5561         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5562         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5563         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5564       }
5565       llvm_unreachable("Illegal FP comparison");
5566     }
5567     // Handle all other FP comparisons here.
5568     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5569   }
5570
5571   // We are handling one of the integer comparisons here.  Since SSE only has
5572   // GT and EQ comparisons for integer, swapping operands and multiple
5573   // operations may be required for some comparisons.
5574   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5575   bool Swap = false, Invert = false, FlipSigns = false;
5576
5577   switch (VT.getSimpleVT().SimpleTy) {
5578   default: break;
5579   case MVT::v8i8:
5580   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5581   case MVT::v4i16:
5582   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5583   case MVT::v2i32:
5584   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5585   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5586   }
5587
5588   switch (SetCCOpcode) {
5589   default: break;
5590   case ISD::SETNE:  Invert = true;
5591   case ISD::SETEQ:  Opc = EQOpc; break;
5592   case ISD::SETLT:  Swap = true;
5593   case ISD::SETGT:  Opc = GTOpc; break;
5594   case ISD::SETGE:  Swap = true;
5595   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5596   case ISD::SETULT: Swap = true;
5597   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5598   case ISD::SETUGE: Swap = true;
5599   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5600   }
5601   if (Swap)
5602     std::swap(Op0, Op1);
5603
5604   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5605   // bits of the inputs before performing those operations.
5606   if (FlipSigns) {
5607     EVT EltVT = VT.getVectorElementType();
5608     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5609                                       EltVT);
5610     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5611     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5612                                     SignBits.size());
5613     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5614     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5615   }
5616
5617   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5618
5619   // If the logical-not of the result is required, perform that now.
5620   if (Invert)
5621     Result = DAG.getNOT(dl, Result, VT);
5622
5623   return Result;
5624 }
5625
5626 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5627 static bool isX86LogicalCmp(SDValue Op) {
5628   unsigned Opc = Op.getNode()->getOpcode();
5629   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5630     return true;
5631   if (Op.getResNo() == 1 &&
5632       (Opc == X86ISD::ADD ||
5633        Opc == X86ISD::SUB ||
5634        Opc == X86ISD::SMUL ||
5635        Opc == X86ISD::UMUL ||
5636        Opc == X86ISD::INC ||
5637        Opc == X86ISD::DEC ||
5638        Opc == X86ISD::OR ||
5639        Opc == X86ISD::XOR ||
5640        Opc == X86ISD::AND))
5641     return true;
5642
5643   return false;
5644 }
5645
5646 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5647   bool addTest = true;
5648   SDValue Cond  = Op.getOperand(0);
5649   DebugLoc dl = Op.getDebugLoc();
5650   SDValue CC;
5651
5652   if (Cond.getOpcode() == ISD::SETCC)
5653     Cond = LowerSETCC(Cond, DAG);
5654
5655   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5656   // setting operand in place of the X86ISD::SETCC.
5657   if (Cond.getOpcode() == X86ISD::SETCC) {
5658     CC = Cond.getOperand(0);
5659
5660     SDValue Cmp = Cond.getOperand(1);
5661     unsigned Opc = Cmp.getOpcode();
5662     EVT VT = Op.getValueType();
5663
5664     bool IllegalFPCMov = false;
5665     if (VT.isFloatingPoint() && !VT.isVector() &&
5666         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5667       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5668
5669     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5670         Opc == X86ISD::BT) { // FIXME
5671       Cond = Cmp;
5672       addTest = false;
5673     }
5674   }
5675
5676   if (addTest) {
5677     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5678     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5679   }
5680
5681   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5682   SmallVector<SDValue, 4> Ops;
5683   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5684   // condition is true.
5685   Ops.push_back(Op.getOperand(2));
5686   Ops.push_back(Op.getOperand(1));
5687   Ops.push_back(CC);
5688   Ops.push_back(Cond);
5689   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5690 }
5691
5692 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5693 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5694 // from the AND / OR.
5695 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5696   Opc = Op.getOpcode();
5697   if (Opc != ISD::OR && Opc != ISD::AND)
5698     return false;
5699   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5700           Op.getOperand(0).hasOneUse() &&
5701           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5702           Op.getOperand(1).hasOneUse());
5703 }
5704
5705 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5706 // 1 and that the SETCC node has a single use.
5707 static bool isXor1OfSetCC(SDValue Op) {
5708   if (Op.getOpcode() != ISD::XOR)
5709     return false;
5710   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5711   if (N1C && N1C->getAPIntValue() == 1) {
5712     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5713       Op.getOperand(0).hasOneUse();
5714   }
5715   return false;
5716 }
5717
5718 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5719   bool addTest = true;
5720   SDValue Chain = Op.getOperand(0);
5721   SDValue Cond  = Op.getOperand(1);
5722   SDValue Dest  = Op.getOperand(2);
5723   DebugLoc dl = Op.getDebugLoc();
5724   SDValue CC;
5725
5726   if (Cond.getOpcode() == ISD::SETCC)
5727     Cond = LowerSETCC(Cond, DAG);
5728 #if 0
5729   // FIXME: LowerXALUO doesn't handle these!!
5730   else if (Cond.getOpcode() == X86ISD::ADD  ||
5731            Cond.getOpcode() == X86ISD::SUB  ||
5732            Cond.getOpcode() == X86ISD::SMUL ||
5733            Cond.getOpcode() == X86ISD::UMUL)
5734     Cond = LowerXALUO(Cond, DAG);
5735 #endif
5736
5737   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5738   // setting operand in place of the X86ISD::SETCC.
5739   if (Cond.getOpcode() == X86ISD::SETCC) {
5740     CC = Cond.getOperand(0);
5741
5742     SDValue Cmp = Cond.getOperand(1);
5743     unsigned Opc = Cmp.getOpcode();
5744     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5745     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5746       Cond = Cmp;
5747       addTest = false;
5748     } else {
5749       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5750       default: break;
5751       case X86::COND_O:
5752       case X86::COND_B:
5753         // These can only come from an arithmetic instruction with overflow,
5754         // e.g. SADDO, UADDO.
5755         Cond = Cond.getNode()->getOperand(1);
5756         addTest = false;
5757         break;
5758       }
5759     }
5760   } else {
5761     unsigned CondOpc;
5762     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5763       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5764       if (CondOpc == ISD::OR) {
5765         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5766         // two branches instead of an explicit OR instruction with a
5767         // separate test.
5768         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5769             isX86LogicalCmp(Cmp)) {
5770           CC = Cond.getOperand(0).getOperand(0);
5771           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5772                               Chain, Dest, CC, Cmp);
5773           CC = Cond.getOperand(1).getOperand(0);
5774           Cond = Cmp;
5775           addTest = false;
5776         }
5777       } else { // ISD::AND
5778         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5779         // two branches instead of an explicit AND instruction with a
5780         // separate test. However, we only do this if this block doesn't
5781         // have a fall-through edge, because this requires an explicit
5782         // jmp when the condition is false.
5783         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5784             isX86LogicalCmp(Cmp) &&
5785             Op.getNode()->hasOneUse()) {
5786           X86::CondCode CCode =
5787             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5788           CCode = X86::GetOppositeBranchCondition(CCode);
5789           CC = DAG.getConstant(CCode, MVT::i8);
5790           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5791           // Look for an unconditional branch following this conditional branch.
5792           // We need this because we need to reverse the successors in order
5793           // to implement FCMP_OEQ.
5794           if (User.getOpcode() == ISD::BR) {
5795             SDValue FalseBB = User.getOperand(1);
5796             SDValue NewBR =
5797               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5798             assert(NewBR == User);
5799             Dest = FalseBB;
5800
5801             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5802                                 Chain, Dest, CC, Cmp);
5803             X86::CondCode CCode =
5804               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5805             CCode = X86::GetOppositeBranchCondition(CCode);
5806             CC = DAG.getConstant(CCode, MVT::i8);
5807             Cond = Cmp;
5808             addTest = false;
5809           }
5810         }
5811       }
5812     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5813       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5814       // It should be transformed during dag combiner except when the condition
5815       // is set by a arithmetics with overflow node.
5816       X86::CondCode CCode =
5817         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5818       CCode = X86::GetOppositeBranchCondition(CCode);
5819       CC = DAG.getConstant(CCode, MVT::i8);
5820       Cond = Cond.getOperand(0).getOperand(1);
5821       addTest = false;
5822     }
5823   }
5824
5825   if (addTest) {
5826     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5827     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5828   }
5829   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5830                      Chain, Dest, CC, Cond);
5831 }
5832
5833
5834 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5835 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5836 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5837 // that the guard pages used by the OS virtual memory manager are allocated in
5838 // correct sequence.
5839 SDValue
5840 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5841                                            SelectionDAG &DAG) {
5842   assert(Subtarget->isTargetCygMing() &&
5843          "This should be used only on Cygwin/Mingw targets");
5844   DebugLoc dl = Op.getDebugLoc();
5845
5846   // Get the inputs.
5847   SDValue Chain = Op.getOperand(0);
5848   SDValue Size  = Op.getOperand(1);
5849   // FIXME: Ensure alignment here
5850
5851   SDValue Flag;
5852
5853   EVT IntPtr = getPointerTy();
5854   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5855
5856   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5857
5858   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5859   Flag = Chain.getValue(1);
5860
5861   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5862   SDValue Ops[] = { Chain,
5863                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5864                       DAG.getRegister(X86::EAX, IntPtr),
5865                       DAG.getRegister(X86StackPtr, SPTy),
5866                       Flag };
5867   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5868   Flag = Chain.getValue(1);
5869
5870   Chain = DAG.getCALLSEQ_END(Chain,
5871                              DAG.getIntPtrConstant(0, true),
5872                              DAG.getIntPtrConstant(0, true),
5873                              Flag);
5874
5875   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5876
5877   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5878   return DAG.getMergeValues(Ops1, 2, dl);
5879 }
5880
5881 SDValue
5882 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5883                                            SDValue Chain,
5884                                            SDValue Dst, SDValue Src,
5885                                            SDValue Size, unsigned Align,
5886                                            const Value *DstSV,
5887                                            uint64_t DstSVOff) {
5888   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5889
5890   // If not DWORD aligned or size is more than the threshold, call the library.
5891   // The libc version is likely to be faster for these cases. It can use the
5892   // address value and run time information about the CPU.
5893   if ((Align & 3) != 0 ||
5894       !ConstantSize ||
5895       ConstantSize->getZExtValue() >
5896         getSubtarget()->getMaxInlineSizeThreshold()) {
5897     SDValue InFlag(0, 0);
5898
5899     // Check to see if there is a specialized entry-point for memory zeroing.
5900     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5901
5902     if (const char *bzeroEntry =  V &&
5903         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5904       EVT IntPtr = getPointerTy();
5905       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
5906       TargetLowering::ArgListTy Args;
5907       TargetLowering::ArgListEntry Entry;
5908       Entry.Node = Dst;
5909       Entry.Ty = IntPtrTy;
5910       Args.push_back(Entry);
5911       Entry.Node = Size;
5912       Args.push_back(Entry);
5913       std::pair<SDValue,SDValue> CallResult =
5914         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
5915                     false, false, false, false,
5916                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
5917                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5918       return CallResult.second;
5919     }
5920
5921     // Otherwise have the target-independent code call memset.
5922     return SDValue();
5923   }
5924
5925   uint64_t SizeVal = ConstantSize->getZExtValue();
5926   SDValue InFlag(0, 0);
5927   EVT AVT;
5928   SDValue Count;
5929   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5930   unsigned BytesLeft = 0;
5931   bool TwoRepStos = false;
5932   if (ValC) {
5933     unsigned ValReg;
5934     uint64_t Val = ValC->getZExtValue() & 255;
5935
5936     // If the value is a constant, then we can potentially use larger sets.
5937     switch (Align & 3) {
5938     case 2:   // WORD aligned
5939       AVT = MVT::i16;
5940       ValReg = X86::AX;
5941       Val = (Val << 8) | Val;
5942       break;
5943     case 0:  // DWORD aligned
5944       AVT = MVT::i32;
5945       ValReg = X86::EAX;
5946       Val = (Val << 8)  | Val;
5947       Val = (Val << 16) | Val;
5948       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5949         AVT = MVT::i64;
5950         ValReg = X86::RAX;
5951         Val = (Val << 32) | Val;
5952       }
5953       break;
5954     default:  // Byte aligned
5955       AVT = MVT::i8;
5956       ValReg = X86::AL;
5957       Count = DAG.getIntPtrConstant(SizeVal);
5958       break;
5959     }
5960
5961     if (AVT.bitsGT(MVT::i8)) {
5962       unsigned UBytes = AVT.getSizeInBits() / 8;
5963       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5964       BytesLeft = SizeVal % UBytes;
5965     }
5966
5967     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5968                               InFlag);
5969     InFlag = Chain.getValue(1);
5970   } else {
5971     AVT = MVT::i8;
5972     Count  = DAG.getIntPtrConstant(SizeVal);
5973     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5974     InFlag = Chain.getValue(1);
5975   }
5976
5977   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5978                                                               X86::ECX,
5979                             Count, InFlag);
5980   InFlag = Chain.getValue(1);
5981   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5982                                                               X86::EDI,
5983                             Dst, InFlag);
5984   InFlag = Chain.getValue(1);
5985
5986   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5987   SmallVector<SDValue, 8> Ops;
5988   Ops.push_back(Chain);
5989   Ops.push_back(DAG.getValueType(AVT));
5990   Ops.push_back(InFlag);
5991   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5992
5993   if (TwoRepStos) {
5994     InFlag = Chain.getValue(1);
5995     Count  = Size;
5996     EVT CVT = Count.getValueType();
5997     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5998                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5999     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6000                                                              X86::ECX,
6001                               Left, InFlag);
6002     InFlag = Chain.getValue(1);
6003     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6004     Ops.clear();
6005     Ops.push_back(Chain);
6006     Ops.push_back(DAG.getValueType(MVT::i8));
6007     Ops.push_back(InFlag);
6008     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6009   } else if (BytesLeft) {
6010     // Handle the last 1 - 7 bytes.
6011     unsigned Offset = SizeVal - BytesLeft;
6012     EVT AddrVT = Dst.getValueType();
6013     EVT SizeVT = Size.getValueType();
6014
6015     Chain = DAG.getMemset(Chain, dl,
6016                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6017                                       DAG.getConstant(Offset, AddrVT)),
6018                           Src,
6019                           DAG.getConstant(BytesLeft, SizeVT),
6020                           Align, DstSV, DstSVOff + Offset);
6021   }
6022
6023   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6024   return Chain;
6025 }
6026
6027 SDValue
6028 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6029                                       SDValue Chain, SDValue Dst, SDValue Src,
6030                                       SDValue Size, unsigned Align,
6031                                       bool AlwaysInline,
6032                                       const Value *DstSV, uint64_t DstSVOff,
6033                                       const Value *SrcSV, uint64_t SrcSVOff) {
6034   // This requires the copy size to be a constant, preferrably
6035   // within a subtarget-specific limit.
6036   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6037   if (!ConstantSize)
6038     return SDValue();
6039   uint64_t SizeVal = ConstantSize->getZExtValue();
6040   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6041     return SDValue();
6042
6043   /// If not DWORD aligned, call the library.
6044   if ((Align & 3) != 0)
6045     return SDValue();
6046
6047   // DWORD aligned
6048   EVT AVT = MVT::i32;
6049   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6050     AVT = MVT::i64;
6051
6052   unsigned UBytes = AVT.getSizeInBits() / 8;
6053   unsigned CountVal = SizeVal / UBytes;
6054   SDValue Count = DAG.getIntPtrConstant(CountVal);
6055   unsigned BytesLeft = SizeVal % UBytes;
6056
6057   SDValue InFlag(0, 0);
6058   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6059                                                               X86::ECX,
6060                             Count, InFlag);
6061   InFlag = Chain.getValue(1);
6062   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6063                                                              X86::EDI,
6064                             Dst, InFlag);
6065   InFlag = Chain.getValue(1);
6066   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6067                                                               X86::ESI,
6068                             Src, InFlag);
6069   InFlag = Chain.getValue(1);
6070
6071   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6072   SmallVector<SDValue, 8> Ops;
6073   Ops.push_back(Chain);
6074   Ops.push_back(DAG.getValueType(AVT));
6075   Ops.push_back(InFlag);
6076   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6077
6078   SmallVector<SDValue, 4> Results;
6079   Results.push_back(RepMovs);
6080   if (BytesLeft) {
6081     // Handle the last 1 - 7 bytes.
6082     unsigned Offset = SizeVal - BytesLeft;
6083     EVT DstVT = Dst.getValueType();
6084     EVT SrcVT = Src.getValueType();
6085     EVT SizeVT = Size.getValueType();
6086     Results.push_back(DAG.getMemcpy(Chain, dl,
6087                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6088                                                 DAG.getConstant(Offset, DstVT)),
6089                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6090                                                 DAG.getConstant(Offset, SrcVT)),
6091                                     DAG.getConstant(BytesLeft, SizeVT),
6092                                     Align, AlwaysInline,
6093                                     DstSV, DstSVOff + Offset,
6094                                     SrcSV, SrcSVOff + Offset));
6095   }
6096
6097   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6098                      &Results[0], Results.size());
6099 }
6100
6101 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6102   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6103   DebugLoc dl = Op.getDebugLoc();
6104
6105   if (!Subtarget->is64Bit()) {
6106     // vastart just stores the address of the VarArgsFrameIndex slot into the
6107     // memory location argument.
6108     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6109     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6110   }
6111
6112   // __va_list_tag:
6113   //   gp_offset         (0 - 6 * 8)
6114   //   fp_offset         (48 - 48 + 8 * 16)
6115   //   overflow_arg_area (point to parameters coming in memory).
6116   //   reg_save_area
6117   SmallVector<SDValue, 8> MemOps;
6118   SDValue FIN = Op.getOperand(1);
6119   // Store gp_offset
6120   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6121                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6122                                  FIN, SV, 0);
6123   MemOps.push_back(Store);
6124
6125   // Store fp_offset
6126   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6127                     FIN, DAG.getIntPtrConstant(4));
6128   Store = DAG.getStore(Op.getOperand(0), dl,
6129                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6130                        FIN, SV, 0);
6131   MemOps.push_back(Store);
6132
6133   // Store ptr to overflow_arg_area
6134   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6135                     FIN, DAG.getIntPtrConstant(4));
6136   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6137   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6138   MemOps.push_back(Store);
6139
6140   // Store ptr to reg_save_area.
6141   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6142                     FIN, DAG.getIntPtrConstant(8));
6143   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6144   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6145   MemOps.push_back(Store);
6146   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6147                      &MemOps[0], MemOps.size());
6148 }
6149
6150 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6151   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6152   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6153   SDValue Chain = Op.getOperand(0);
6154   SDValue SrcPtr = Op.getOperand(1);
6155   SDValue SrcSV = Op.getOperand(2);
6156
6157   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6158   return SDValue();
6159 }
6160
6161 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6162   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6163   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6164   SDValue Chain = Op.getOperand(0);
6165   SDValue DstPtr = Op.getOperand(1);
6166   SDValue SrcPtr = Op.getOperand(2);
6167   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6168   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6169   DebugLoc dl = Op.getDebugLoc();
6170
6171   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6172                        DAG.getIntPtrConstant(24), 8, false,
6173                        DstSV, 0, SrcSV, 0);
6174 }
6175
6176 SDValue
6177 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6178   DebugLoc dl = Op.getDebugLoc();
6179   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6180   switch (IntNo) {
6181   default: return SDValue();    // Don't custom lower most intrinsics.
6182   // Comparison intrinsics.
6183   case Intrinsic::x86_sse_comieq_ss:
6184   case Intrinsic::x86_sse_comilt_ss:
6185   case Intrinsic::x86_sse_comile_ss:
6186   case Intrinsic::x86_sse_comigt_ss:
6187   case Intrinsic::x86_sse_comige_ss:
6188   case Intrinsic::x86_sse_comineq_ss:
6189   case Intrinsic::x86_sse_ucomieq_ss:
6190   case Intrinsic::x86_sse_ucomilt_ss:
6191   case Intrinsic::x86_sse_ucomile_ss:
6192   case Intrinsic::x86_sse_ucomigt_ss:
6193   case Intrinsic::x86_sse_ucomige_ss:
6194   case Intrinsic::x86_sse_ucomineq_ss:
6195   case Intrinsic::x86_sse2_comieq_sd:
6196   case Intrinsic::x86_sse2_comilt_sd:
6197   case Intrinsic::x86_sse2_comile_sd:
6198   case Intrinsic::x86_sse2_comigt_sd:
6199   case Intrinsic::x86_sse2_comige_sd:
6200   case Intrinsic::x86_sse2_comineq_sd:
6201   case Intrinsic::x86_sse2_ucomieq_sd:
6202   case Intrinsic::x86_sse2_ucomilt_sd:
6203   case Intrinsic::x86_sse2_ucomile_sd:
6204   case Intrinsic::x86_sse2_ucomigt_sd:
6205   case Intrinsic::x86_sse2_ucomige_sd:
6206   case Intrinsic::x86_sse2_ucomineq_sd: {
6207     unsigned Opc = 0;
6208     ISD::CondCode CC = ISD::SETCC_INVALID;
6209     switch (IntNo) {
6210     default: break;
6211     case Intrinsic::x86_sse_comieq_ss:
6212     case Intrinsic::x86_sse2_comieq_sd:
6213       Opc = X86ISD::COMI;
6214       CC = ISD::SETEQ;
6215       break;
6216     case Intrinsic::x86_sse_comilt_ss:
6217     case Intrinsic::x86_sse2_comilt_sd:
6218       Opc = X86ISD::COMI;
6219       CC = ISD::SETLT;
6220       break;
6221     case Intrinsic::x86_sse_comile_ss:
6222     case Intrinsic::x86_sse2_comile_sd:
6223       Opc = X86ISD::COMI;
6224       CC = ISD::SETLE;
6225       break;
6226     case Intrinsic::x86_sse_comigt_ss:
6227     case Intrinsic::x86_sse2_comigt_sd:
6228       Opc = X86ISD::COMI;
6229       CC = ISD::SETGT;
6230       break;
6231     case Intrinsic::x86_sse_comige_ss:
6232     case Intrinsic::x86_sse2_comige_sd:
6233       Opc = X86ISD::COMI;
6234       CC = ISD::SETGE;
6235       break;
6236     case Intrinsic::x86_sse_comineq_ss:
6237     case Intrinsic::x86_sse2_comineq_sd:
6238       Opc = X86ISD::COMI;
6239       CC = ISD::SETNE;
6240       break;
6241     case Intrinsic::x86_sse_ucomieq_ss:
6242     case Intrinsic::x86_sse2_ucomieq_sd:
6243       Opc = X86ISD::UCOMI;
6244       CC = ISD::SETEQ;
6245       break;
6246     case Intrinsic::x86_sse_ucomilt_ss:
6247     case Intrinsic::x86_sse2_ucomilt_sd:
6248       Opc = X86ISD::UCOMI;
6249       CC = ISD::SETLT;
6250       break;
6251     case Intrinsic::x86_sse_ucomile_ss:
6252     case Intrinsic::x86_sse2_ucomile_sd:
6253       Opc = X86ISD::UCOMI;
6254       CC = ISD::SETLE;
6255       break;
6256     case Intrinsic::x86_sse_ucomigt_ss:
6257     case Intrinsic::x86_sse2_ucomigt_sd:
6258       Opc = X86ISD::UCOMI;
6259       CC = ISD::SETGT;
6260       break;
6261     case Intrinsic::x86_sse_ucomige_ss:
6262     case Intrinsic::x86_sse2_ucomige_sd:
6263       Opc = X86ISD::UCOMI;
6264       CC = ISD::SETGE;
6265       break;
6266     case Intrinsic::x86_sse_ucomineq_ss:
6267     case Intrinsic::x86_sse2_ucomineq_sd:
6268       Opc = X86ISD::UCOMI;
6269       CC = ISD::SETNE;
6270       break;
6271     }
6272
6273     SDValue LHS = Op.getOperand(1);
6274     SDValue RHS = Op.getOperand(2);
6275     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6276     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6277     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6278                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6279     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6280   }
6281   // ptest intrinsics. The intrinsic these come from are designed to return
6282   // an integer value, not just an instruction so lower it to the ptest
6283   // pattern and a setcc for the result.
6284   case Intrinsic::x86_sse41_ptestz:
6285   case Intrinsic::x86_sse41_ptestc:
6286   case Intrinsic::x86_sse41_ptestnzc:{
6287     unsigned X86CC = 0;
6288     switch (IntNo) {
6289     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6290     case Intrinsic::x86_sse41_ptestz:
6291       // ZF = 1
6292       X86CC = X86::COND_E;
6293       break;
6294     case Intrinsic::x86_sse41_ptestc:
6295       // CF = 1
6296       X86CC = X86::COND_B;
6297       break;
6298     case Intrinsic::x86_sse41_ptestnzc:
6299       // ZF and CF = 0
6300       X86CC = X86::COND_A;
6301       break;
6302     }
6303
6304     SDValue LHS = Op.getOperand(1);
6305     SDValue RHS = Op.getOperand(2);
6306     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6307     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6308     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6309     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6310   }
6311
6312   // Fix vector shift instructions where the last operand is a non-immediate
6313   // i32 value.
6314   case Intrinsic::x86_sse2_pslli_w:
6315   case Intrinsic::x86_sse2_pslli_d:
6316   case Intrinsic::x86_sse2_pslli_q:
6317   case Intrinsic::x86_sse2_psrli_w:
6318   case Intrinsic::x86_sse2_psrli_d:
6319   case Intrinsic::x86_sse2_psrli_q:
6320   case Intrinsic::x86_sse2_psrai_w:
6321   case Intrinsic::x86_sse2_psrai_d:
6322   case Intrinsic::x86_mmx_pslli_w:
6323   case Intrinsic::x86_mmx_pslli_d:
6324   case Intrinsic::x86_mmx_pslli_q:
6325   case Intrinsic::x86_mmx_psrli_w:
6326   case Intrinsic::x86_mmx_psrli_d:
6327   case Intrinsic::x86_mmx_psrli_q:
6328   case Intrinsic::x86_mmx_psrai_w:
6329   case Intrinsic::x86_mmx_psrai_d: {
6330     SDValue ShAmt = Op.getOperand(2);
6331     if (isa<ConstantSDNode>(ShAmt))
6332       return SDValue();
6333
6334     unsigned NewIntNo = 0;
6335     EVT ShAmtVT = MVT::v4i32;
6336     switch (IntNo) {
6337     case Intrinsic::x86_sse2_pslli_w:
6338       NewIntNo = Intrinsic::x86_sse2_psll_w;
6339       break;
6340     case Intrinsic::x86_sse2_pslli_d:
6341       NewIntNo = Intrinsic::x86_sse2_psll_d;
6342       break;
6343     case Intrinsic::x86_sse2_pslli_q:
6344       NewIntNo = Intrinsic::x86_sse2_psll_q;
6345       break;
6346     case Intrinsic::x86_sse2_psrli_w:
6347       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6348       break;
6349     case Intrinsic::x86_sse2_psrli_d:
6350       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6351       break;
6352     case Intrinsic::x86_sse2_psrli_q:
6353       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6354       break;
6355     case Intrinsic::x86_sse2_psrai_w:
6356       NewIntNo = Intrinsic::x86_sse2_psra_w;
6357       break;
6358     case Intrinsic::x86_sse2_psrai_d:
6359       NewIntNo = Intrinsic::x86_sse2_psra_d;
6360       break;
6361     default: {
6362       ShAmtVT = MVT::v2i32;
6363       switch (IntNo) {
6364       case Intrinsic::x86_mmx_pslli_w:
6365         NewIntNo = Intrinsic::x86_mmx_psll_w;
6366         break;
6367       case Intrinsic::x86_mmx_pslli_d:
6368         NewIntNo = Intrinsic::x86_mmx_psll_d;
6369         break;
6370       case Intrinsic::x86_mmx_pslli_q:
6371         NewIntNo = Intrinsic::x86_mmx_psll_q;
6372         break;
6373       case Intrinsic::x86_mmx_psrli_w:
6374         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6375         break;
6376       case Intrinsic::x86_mmx_psrli_d:
6377         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6378         break;
6379       case Intrinsic::x86_mmx_psrli_q:
6380         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6381         break;
6382       case Intrinsic::x86_mmx_psrai_w:
6383         NewIntNo = Intrinsic::x86_mmx_psra_w;
6384         break;
6385       case Intrinsic::x86_mmx_psrai_d:
6386         NewIntNo = Intrinsic::x86_mmx_psra_d;
6387         break;
6388       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6389       }
6390       break;
6391     }
6392     }
6393
6394     // The vector shift intrinsics with scalars uses 32b shift amounts but
6395     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6396     // to be zero.
6397     SDValue ShOps[4];
6398     ShOps[0] = ShAmt;
6399     ShOps[1] = DAG.getConstant(0, MVT::i32);
6400     if (ShAmtVT == MVT::v4i32) {
6401       ShOps[2] = DAG.getUNDEF(MVT::i32);
6402       ShOps[3] = DAG.getUNDEF(MVT::i32);
6403       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6404     } else {
6405       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6406     }
6407
6408     EVT VT = Op.getValueType();
6409     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6410     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6411                        DAG.getConstant(NewIntNo, MVT::i32),
6412                        Op.getOperand(1), ShAmt);
6413   }
6414   }
6415 }
6416
6417 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6418   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6419   DebugLoc dl = Op.getDebugLoc();
6420
6421   if (Depth > 0) {
6422     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6423     SDValue Offset =
6424       DAG.getConstant(TD->getPointerSize(),
6425                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6426     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6427                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6428                                    FrameAddr, Offset),
6429                        NULL, 0);
6430   }
6431
6432   // Just load the return address.
6433   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6434   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6435                      RetAddrFI, NULL, 0);
6436 }
6437
6438 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6439   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6440   MFI->setFrameAddressIsTaken(true);
6441   EVT VT = Op.getValueType();
6442   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6443   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6444   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6445   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6446   while (Depth--)
6447     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6448   return FrameAddr;
6449 }
6450
6451 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6452                                                      SelectionDAG &DAG) {
6453   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6454 }
6455
6456 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6457 {
6458   MachineFunction &MF = DAG.getMachineFunction();
6459   SDValue Chain     = Op.getOperand(0);
6460   SDValue Offset    = Op.getOperand(1);
6461   SDValue Handler   = Op.getOperand(2);
6462   DebugLoc dl       = Op.getDebugLoc();
6463
6464   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6465                                   getPointerTy());
6466   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6467
6468   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6469                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6470   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6471   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6472   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6473   MF.getRegInfo().addLiveOut(StoreAddrReg);
6474
6475   return DAG.getNode(X86ISD::EH_RETURN, dl,
6476                      MVT::Other,
6477                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6478 }
6479
6480 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6481                                              SelectionDAG &DAG) {
6482   SDValue Root = Op.getOperand(0);
6483   SDValue Trmp = Op.getOperand(1); // trampoline
6484   SDValue FPtr = Op.getOperand(2); // nested function
6485   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6486   DebugLoc dl  = Op.getDebugLoc();
6487
6488   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6489
6490   const X86InstrInfo *TII =
6491     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6492
6493   if (Subtarget->is64Bit()) {
6494     SDValue OutChains[6];
6495
6496     // Large code-model.
6497
6498     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6499     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6500
6501     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6502     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6503
6504     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6505
6506     // Load the pointer to the nested function into R11.
6507     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6508     SDValue Addr = Trmp;
6509     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6510                                 Addr, TrmpAddr, 0);
6511
6512     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6513                        DAG.getConstant(2, MVT::i64));
6514     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6515
6516     // Load the 'nest' parameter value into R10.
6517     // R10 is specified in X86CallingConv.td
6518     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6519     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6520                        DAG.getConstant(10, MVT::i64));
6521     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6522                                 Addr, TrmpAddr, 10);
6523
6524     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6525                        DAG.getConstant(12, MVT::i64));
6526     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6527
6528     // Jump to the nested function.
6529     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6530     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6531                        DAG.getConstant(20, MVT::i64));
6532     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6533                                 Addr, TrmpAddr, 20);
6534
6535     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6536     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6537                        DAG.getConstant(22, MVT::i64));
6538     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6539                                 TrmpAddr, 22);
6540
6541     SDValue Ops[] =
6542       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6543     return DAG.getMergeValues(Ops, 2, dl);
6544   } else {
6545     const Function *Func =
6546       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6547     CallingConv::ID CC = Func->getCallingConv();
6548     unsigned NestReg;
6549
6550     switch (CC) {
6551     default:
6552       llvm_unreachable("Unsupported calling convention");
6553     case CallingConv::C:
6554     case CallingConv::X86_StdCall: {
6555       // Pass 'nest' parameter in ECX.
6556       // Must be kept in sync with X86CallingConv.td
6557       NestReg = X86::ECX;
6558
6559       // Check that ECX wasn't needed by an 'inreg' parameter.
6560       const FunctionType *FTy = Func->getFunctionType();
6561       const AttrListPtr &Attrs = Func->getAttributes();
6562
6563       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6564         unsigned InRegCount = 0;
6565         unsigned Idx = 1;
6566
6567         for (FunctionType::param_iterator I = FTy->param_begin(),
6568              E = FTy->param_end(); I != E; ++I, ++Idx)
6569           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6570             // FIXME: should only count parameters that are lowered to integers.
6571             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6572
6573         if (InRegCount > 2) {
6574           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6575         }
6576       }
6577       break;
6578     }
6579     case CallingConv::X86_FastCall:
6580     case CallingConv::Fast:
6581       // Pass 'nest' parameter in EAX.
6582       // Must be kept in sync with X86CallingConv.td
6583       NestReg = X86::EAX;
6584       break;
6585     }
6586
6587     SDValue OutChains[4];
6588     SDValue Addr, Disp;
6589
6590     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6591                        DAG.getConstant(10, MVT::i32));
6592     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6593
6594     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6595     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6596     OutChains[0] = DAG.getStore(Root, dl,
6597                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6598                                 Trmp, TrmpAddr, 0);
6599
6600     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6601                        DAG.getConstant(1, MVT::i32));
6602     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6603
6604     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6605     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6606                        DAG.getConstant(5, MVT::i32));
6607     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6608                                 TrmpAddr, 5, false, 1);
6609
6610     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6611                        DAG.getConstant(6, MVT::i32));
6612     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6613
6614     SDValue Ops[] =
6615       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6616     return DAG.getMergeValues(Ops, 2, dl);
6617   }
6618 }
6619
6620 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6621   /*
6622    The rounding mode is in bits 11:10 of FPSR, and has the following
6623    settings:
6624      00 Round to nearest
6625      01 Round to -inf
6626      10 Round to +inf
6627      11 Round to 0
6628
6629   FLT_ROUNDS, on the other hand, expects the following:
6630     -1 Undefined
6631      0 Round to 0
6632      1 Round to nearest
6633      2 Round to +inf
6634      3 Round to -inf
6635
6636   To perform the conversion, we do:
6637     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6638   */
6639
6640   MachineFunction &MF = DAG.getMachineFunction();
6641   const TargetMachine &TM = MF.getTarget();
6642   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6643   unsigned StackAlignment = TFI.getStackAlignment();
6644   EVT VT = Op.getValueType();
6645   DebugLoc dl = Op.getDebugLoc();
6646
6647   // Save FP Control Word to stack slot
6648   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6649   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6650
6651   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6652                               DAG.getEntryNode(), StackSlot);
6653
6654   // Load FP Control Word from stack slot
6655   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6656
6657   // Transform as necessary
6658   SDValue CWD1 =
6659     DAG.getNode(ISD::SRL, dl, MVT::i16,
6660                 DAG.getNode(ISD::AND, dl, MVT::i16,
6661                             CWD, DAG.getConstant(0x800, MVT::i16)),
6662                 DAG.getConstant(11, MVT::i8));
6663   SDValue CWD2 =
6664     DAG.getNode(ISD::SRL, dl, MVT::i16,
6665                 DAG.getNode(ISD::AND, dl, MVT::i16,
6666                             CWD, DAG.getConstant(0x400, MVT::i16)),
6667                 DAG.getConstant(9, MVT::i8));
6668
6669   SDValue RetVal =
6670     DAG.getNode(ISD::AND, dl, MVT::i16,
6671                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6672                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6673                             DAG.getConstant(1, MVT::i16)),
6674                 DAG.getConstant(3, MVT::i16));
6675
6676
6677   return DAG.getNode((VT.getSizeInBits() < 16 ?
6678                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6679 }
6680
6681 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6682   EVT VT = Op.getValueType();
6683   EVT OpVT = VT;
6684   unsigned NumBits = VT.getSizeInBits();
6685   DebugLoc dl = Op.getDebugLoc();
6686
6687   Op = Op.getOperand(0);
6688   if (VT == MVT::i8) {
6689     // Zero extend to i32 since there is not an i8 bsr.
6690     OpVT = MVT::i32;
6691     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6692   }
6693
6694   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6695   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6696   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6697
6698   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6699   SmallVector<SDValue, 4> Ops;
6700   Ops.push_back(Op);
6701   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6702   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6703   Ops.push_back(Op.getValue(1));
6704   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6705
6706   // Finally xor with NumBits-1.
6707   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6708
6709   if (VT == MVT::i8)
6710     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6711   return Op;
6712 }
6713
6714 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6715   EVT VT = Op.getValueType();
6716   EVT OpVT = VT;
6717   unsigned NumBits = VT.getSizeInBits();
6718   DebugLoc dl = Op.getDebugLoc();
6719
6720   Op = Op.getOperand(0);
6721   if (VT == MVT::i8) {
6722     OpVT = MVT::i32;
6723     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6724   }
6725
6726   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6727   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6728   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6729
6730   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6731   SmallVector<SDValue, 4> Ops;
6732   Ops.push_back(Op);
6733   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6734   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6735   Ops.push_back(Op.getValue(1));
6736   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6737
6738   if (VT == MVT::i8)
6739     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6740   return Op;
6741 }
6742
6743 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6744   EVT VT = Op.getValueType();
6745   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6746   DebugLoc dl = Op.getDebugLoc();
6747
6748   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6749   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6750   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6751   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6752   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6753   //
6754   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6755   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6756   //  return AloBlo + AloBhi + AhiBlo;
6757
6758   SDValue A = Op.getOperand(0);
6759   SDValue B = Op.getOperand(1);
6760
6761   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6762                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6763                        A, DAG.getConstant(32, MVT::i32));
6764   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6765                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6766                        B, DAG.getConstant(32, MVT::i32));
6767   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6768                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6769                        A, B);
6770   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6771                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6772                        A, Bhi);
6773   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6774                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6775                        Ahi, B);
6776   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6777                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6778                        AloBhi, DAG.getConstant(32, MVT::i32));
6779   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6780                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6781                        AhiBlo, DAG.getConstant(32, MVT::i32));
6782   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6783   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6784   return Res;
6785 }
6786
6787
6788 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6789   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6790   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6791   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6792   // has only one use.
6793   SDNode *N = Op.getNode();
6794   SDValue LHS = N->getOperand(0);
6795   SDValue RHS = N->getOperand(1);
6796   unsigned BaseOp = 0;
6797   unsigned Cond = 0;
6798   DebugLoc dl = Op.getDebugLoc();
6799
6800   switch (Op.getOpcode()) {
6801   default: llvm_unreachable("Unknown ovf instruction!");
6802   case ISD::SADDO:
6803     // A subtract of one will be selected as a INC. Note that INC doesn't
6804     // set CF, so we can't do this for UADDO.
6805     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6806       if (C->getAPIntValue() == 1) {
6807         BaseOp = X86ISD::INC;
6808         Cond = X86::COND_O;
6809         break;
6810       }
6811     BaseOp = X86ISD::ADD;
6812     Cond = X86::COND_O;
6813     break;
6814   case ISD::UADDO:
6815     BaseOp = X86ISD::ADD;
6816     Cond = X86::COND_B;
6817     break;
6818   case ISD::SSUBO:
6819     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6820     // set CF, so we can't do this for USUBO.
6821     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6822       if (C->getAPIntValue() == 1) {
6823         BaseOp = X86ISD::DEC;
6824         Cond = X86::COND_O;
6825         break;
6826       }
6827     BaseOp = X86ISD::SUB;
6828     Cond = X86::COND_O;
6829     break;
6830   case ISD::USUBO:
6831     BaseOp = X86ISD::SUB;
6832     Cond = X86::COND_B;
6833     break;
6834   case ISD::SMULO:
6835     BaseOp = X86ISD::SMUL;
6836     Cond = X86::COND_O;
6837     break;
6838   case ISD::UMULO:
6839     BaseOp = X86ISD::UMUL;
6840     Cond = X86::COND_B;
6841     break;
6842   }
6843
6844   // Also sets EFLAGS.
6845   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6846   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6847
6848   SDValue SetCC =
6849     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6850                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6851
6852   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6853   return Sum;
6854 }
6855
6856 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6857   EVT T = Op.getValueType();
6858   DebugLoc dl = Op.getDebugLoc();
6859   unsigned Reg = 0;
6860   unsigned size = 0;
6861   switch(T.getSimpleVT().SimpleTy) {
6862   default:
6863     assert(false && "Invalid value type!");
6864   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6865   case MVT::i16: Reg = X86::AX;  size = 2; break;
6866   case MVT::i32: Reg = X86::EAX; size = 4; break;
6867   case MVT::i64:
6868     assert(Subtarget->is64Bit() && "Node not type legal!");
6869     Reg = X86::RAX; size = 8;
6870     break;
6871   }
6872   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6873                                     Op.getOperand(2), SDValue());
6874   SDValue Ops[] = { cpIn.getValue(0),
6875                     Op.getOperand(1),
6876                     Op.getOperand(3),
6877                     DAG.getTargetConstant(size, MVT::i8),
6878                     cpIn.getValue(1) };
6879   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6880   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6881   SDValue cpOut =
6882     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6883   return cpOut;
6884 }
6885
6886 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6887                                                  SelectionDAG &DAG) {
6888   assert(Subtarget->is64Bit() && "Result not type legalized?");
6889   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6890   SDValue TheChain = Op.getOperand(0);
6891   DebugLoc dl = Op.getDebugLoc();
6892   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6893   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6894   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6895                                    rax.getValue(2));
6896   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6897                             DAG.getConstant(32, MVT::i8));
6898   SDValue Ops[] = {
6899     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6900     rdx.getValue(1)
6901   };
6902   return DAG.getMergeValues(Ops, 2, dl);
6903 }
6904
6905 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6906   SDNode *Node = Op.getNode();
6907   DebugLoc dl = Node->getDebugLoc();
6908   EVT T = Node->getValueType(0);
6909   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6910                               DAG.getConstant(0, T), Node->getOperand(2));
6911   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6912                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6913                        Node->getOperand(0),
6914                        Node->getOperand(1), negOp,
6915                        cast<AtomicSDNode>(Node)->getSrcValue(),
6916                        cast<AtomicSDNode>(Node)->getAlignment());
6917 }
6918
6919 /// LowerOperation - Provide custom lowering hooks for some operations.
6920 ///
6921 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6922   switch (Op.getOpcode()) {
6923   default: llvm_unreachable("Should not custom lower this!");
6924   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6925   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6926   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6927   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6928   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6929   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6930   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6931   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6932   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6933   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6934   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6935   case ISD::SHL_PARTS:
6936   case ISD::SRA_PARTS:
6937   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6938   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6939   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6940   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6941   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6942   case ISD::FABS:               return LowerFABS(Op, DAG);
6943   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6944   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6945   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6946   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6947   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6948   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6949   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6950   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6951   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6952   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6953   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6954   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6955   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6956   case ISD::FRAME_TO_ARGS_OFFSET:
6957                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6958   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6959   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6960   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6961   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6962   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6963   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6964   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6965   case ISD::SADDO:
6966   case ISD::UADDO:
6967   case ISD::SSUBO:
6968   case ISD::USUBO:
6969   case ISD::SMULO:
6970   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6971   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6972   }
6973 }
6974
6975 void X86TargetLowering::
6976 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6977                         SelectionDAG &DAG, unsigned NewOp) {
6978   EVT T = Node->getValueType(0);
6979   DebugLoc dl = Node->getDebugLoc();
6980   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6981
6982   SDValue Chain = Node->getOperand(0);
6983   SDValue In1 = Node->getOperand(1);
6984   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6985                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6986   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6987                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6988   SDValue Ops[] = { Chain, In1, In2L, In2H };
6989   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6990   SDValue Result =
6991     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
6992                             cast<MemSDNode>(Node)->getMemOperand());
6993   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6994   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6995   Results.push_back(Result.getValue(2));
6996 }
6997
6998 /// ReplaceNodeResults - Replace a node with an illegal result type
6999 /// with a new node built out of custom code.
7000 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7001                                            SmallVectorImpl<SDValue>&Results,
7002                                            SelectionDAG &DAG) {
7003   DebugLoc dl = N->getDebugLoc();
7004   switch (N->getOpcode()) {
7005   default:
7006     assert(false && "Do not know how to custom type legalize this operation!");
7007     return;
7008   case ISD::FP_TO_SINT: {
7009     std::pair<SDValue,SDValue> Vals =
7010         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7011     SDValue FIST = Vals.first, StackSlot = Vals.second;
7012     if (FIST.getNode() != 0) {
7013       EVT VT = N->getValueType(0);
7014       // Return a load from the stack slot.
7015       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7016     }
7017     return;
7018   }
7019   case ISD::READCYCLECOUNTER: {
7020     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7021     SDValue TheChain = N->getOperand(0);
7022     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7023     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7024                                      rd.getValue(1));
7025     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7026                                      eax.getValue(2));
7027     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7028     SDValue Ops[] = { eax, edx };
7029     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7030     Results.push_back(edx.getValue(1));
7031     return;
7032   }
7033   case ISD::ATOMIC_CMP_SWAP: {
7034     EVT T = N->getValueType(0);
7035     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7036     SDValue cpInL, cpInH;
7037     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7038                         DAG.getConstant(0, MVT::i32));
7039     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7040                         DAG.getConstant(1, MVT::i32));
7041     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7042     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7043                              cpInL.getValue(1));
7044     SDValue swapInL, swapInH;
7045     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7046                           DAG.getConstant(0, MVT::i32));
7047     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7048                           DAG.getConstant(1, MVT::i32));
7049     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7050                                cpInH.getValue(1));
7051     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7052                                swapInL.getValue(1));
7053     SDValue Ops[] = { swapInH.getValue(0),
7054                       N->getOperand(1),
7055                       swapInH.getValue(1) };
7056     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7057     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7058     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7059                                         MVT::i32, Result.getValue(1));
7060     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7061                                         MVT::i32, cpOutL.getValue(2));
7062     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7063     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7064     Results.push_back(cpOutH.getValue(1));
7065     return;
7066   }
7067   case ISD::ATOMIC_LOAD_ADD:
7068     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7069     return;
7070   case ISD::ATOMIC_LOAD_AND:
7071     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7072     return;
7073   case ISD::ATOMIC_LOAD_NAND:
7074     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7075     return;
7076   case ISD::ATOMIC_LOAD_OR:
7077     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7078     return;
7079   case ISD::ATOMIC_LOAD_SUB:
7080     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7081     return;
7082   case ISD::ATOMIC_LOAD_XOR:
7083     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7084     return;
7085   case ISD::ATOMIC_SWAP:
7086     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7087     return;
7088   }
7089 }
7090
7091 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7092   switch (Opcode) {
7093   default: return NULL;
7094   case X86ISD::BSF:                return "X86ISD::BSF";
7095   case X86ISD::BSR:                return "X86ISD::BSR";
7096   case X86ISD::SHLD:               return "X86ISD::SHLD";
7097   case X86ISD::SHRD:               return "X86ISD::SHRD";
7098   case X86ISD::FAND:               return "X86ISD::FAND";
7099   case X86ISD::FOR:                return "X86ISD::FOR";
7100   case X86ISD::FXOR:               return "X86ISD::FXOR";
7101   case X86ISD::FSRL:               return "X86ISD::FSRL";
7102   case X86ISD::FILD:               return "X86ISD::FILD";
7103   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7104   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7105   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7106   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7107   case X86ISD::FLD:                return "X86ISD::FLD";
7108   case X86ISD::FST:                return "X86ISD::FST";
7109   case X86ISD::CALL:               return "X86ISD::CALL";
7110   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7111   case X86ISD::BT:                 return "X86ISD::BT";
7112   case X86ISD::CMP:                return "X86ISD::CMP";
7113   case X86ISD::COMI:               return "X86ISD::COMI";
7114   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7115   case X86ISD::SETCC:              return "X86ISD::SETCC";
7116   case X86ISD::CMOV:               return "X86ISD::CMOV";
7117   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7118   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7119   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7120   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7121   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7122   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7123   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7124   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7125   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7126   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7127   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7128   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7129   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7130   case X86ISD::FMAX:               return "X86ISD::FMAX";
7131   case X86ISD::FMIN:               return "X86ISD::FMIN";
7132   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7133   case X86ISD::FRCP:               return "X86ISD::FRCP";
7134   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7135   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7136   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7137   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7138   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7139   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7140   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7141   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7142   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7143   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7144   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7145   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7146   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7147   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7148   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7149   case X86ISD::VSHL:               return "X86ISD::VSHL";
7150   case X86ISD::VSRL:               return "X86ISD::VSRL";
7151   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7152   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7153   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7154   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7155   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7156   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7157   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7158   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7159   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7160   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7161   case X86ISD::ADD:                return "X86ISD::ADD";
7162   case X86ISD::SUB:                return "X86ISD::SUB";
7163   case X86ISD::SMUL:               return "X86ISD::SMUL";
7164   case X86ISD::UMUL:               return "X86ISD::UMUL";
7165   case X86ISD::INC:                return "X86ISD::INC";
7166   case X86ISD::DEC:                return "X86ISD::DEC";
7167   case X86ISD::OR:                 return "X86ISD::OR";
7168   case X86ISD::XOR:                return "X86ISD::XOR";
7169   case X86ISD::AND:                return "X86ISD::AND";
7170   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7171   case X86ISD::PTEST:              return "X86ISD::PTEST";
7172   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7173   }
7174 }
7175
7176 // isLegalAddressingMode - Return true if the addressing mode represented
7177 // by AM is legal for this target, for a load/store of the specified type.
7178 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7179                                               const Type *Ty) const {
7180   // X86 supports extremely general addressing modes.
7181   CodeModel::Model M = getTargetMachine().getCodeModel();
7182
7183   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7184   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7185     return false;
7186
7187   if (AM.BaseGV) {
7188     unsigned GVFlags =
7189       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7190
7191     // If a reference to this global requires an extra load, we can't fold it.
7192     if (isGlobalStubReference(GVFlags))
7193       return false;
7194
7195     // If BaseGV requires a register for the PIC base, we cannot also have a
7196     // BaseReg specified.
7197     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7198       return false;
7199
7200     // If lower 4G is not available, then we must use rip-relative addressing.
7201     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7202       return false;
7203   }
7204
7205   switch (AM.Scale) {
7206   case 0:
7207   case 1:
7208   case 2:
7209   case 4:
7210   case 8:
7211     // These scales always work.
7212     break;
7213   case 3:
7214   case 5:
7215   case 9:
7216     // These scales are formed with basereg+scalereg.  Only accept if there is
7217     // no basereg yet.
7218     if (AM.HasBaseReg)
7219       return false;
7220     break;
7221   default:  // Other stuff never works.
7222     return false;
7223   }
7224
7225   return true;
7226 }
7227
7228
7229 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7230   if (!Ty1->isInteger() || !Ty2->isInteger())
7231     return false;
7232   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7233   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7234   if (NumBits1 <= NumBits2)
7235     return false;
7236   return Subtarget->is64Bit() || NumBits1 < 64;
7237 }
7238
7239 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7240   if (!VT1.isInteger() || !VT2.isInteger())
7241     return false;
7242   unsigned NumBits1 = VT1.getSizeInBits();
7243   unsigned NumBits2 = VT2.getSizeInBits();
7244   if (NumBits1 <= NumBits2)
7245     return false;
7246   return Subtarget->is64Bit() || NumBits1 < 64;
7247 }
7248
7249 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7250   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7251   return Ty1 == Type::getInt32Ty(Ty1->getContext()) &&
7252          Ty2 == Type::getInt64Ty(Ty1->getContext()) && Subtarget->is64Bit();
7253 }
7254
7255 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7256   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7257   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7258 }
7259
7260 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7261   // i16 instructions are longer (0x66 prefix) and potentially slower.
7262   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7263 }
7264
7265 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7266 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7267 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7268 /// are assumed to be legal.
7269 bool
7270 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7271                                       EVT VT) const {
7272   // Only do shuffles on 128-bit vector types for now.
7273   if (VT.getSizeInBits() == 64)
7274     return false;
7275
7276   // FIXME: pshufb, blends, palignr, shifts.
7277   return (VT.getVectorNumElements() == 2 ||
7278           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7279           isMOVLMask(M, VT) ||
7280           isSHUFPMask(M, VT) ||
7281           isPSHUFDMask(M, VT) ||
7282           isPSHUFHWMask(M, VT) ||
7283           isPSHUFLWMask(M, VT) ||
7284           isUNPCKLMask(M, VT) ||
7285           isUNPCKHMask(M, VT) ||
7286           isUNPCKL_v_undef_Mask(M, VT) ||
7287           isUNPCKH_v_undef_Mask(M, VT));
7288 }
7289
7290 bool
7291 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7292                                           EVT VT) const {
7293   unsigned NumElts = VT.getVectorNumElements();
7294   // FIXME: This collection of masks seems suspect.
7295   if (NumElts == 2)
7296     return true;
7297   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7298     return (isMOVLMask(Mask, VT)  ||
7299             isCommutedMOVLMask(Mask, VT, true) ||
7300             isSHUFPMask(Mask, VT) ||
7301             isCommutedSHUFPMask(Mask, VT));
7302   }
7303   return false;
7304 }
7305
7306 //===----------------------------------------------------------------------===//
7307 //                           X86 Scheduler Hooks
7308 //===----------------------------------------------------------------------===//
7309
7310 // private utility function
7311 MachineBasicBlock *
7312 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7313                                                        MachineBasicBlock *MBB,
7314                                                        unsigned regOpc,
7315                                                        unsigned immOpc,
7316                                                        unsigned LoadOpc,
7317                                                        unsigned CXchgOpc,
7318                                                        unsigned copyOpc,
7319                                                        unsigned notOpc,
7320                                                        unsigned EAXreg,
7321                                                        TargetRegisterClass *RC,
7322                                                        bool invSrc) const {
7323   // For the atomic bitwise operator, we generate
7324   //   thisMBB:
7325   //   newMBB:
7326   //     ld  t1 = [bitinstr.addr]
7327   //     op  t2 = t1, [bitinstr.val]
7328   //     mov EAX = t1
7329   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7330   //     bz  newMBB
7331   //     fallthrough -->nextMBB
7332   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7333   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7334   MachineFunction::iterator MBBIter = MBB;
7335   ++MBBIter;
7336
7337   /// First build the CFG
7338   MachineFunction *F = MBB->getParent();
7339   MachineBasicBlock *thisMBB = MBB;
7340   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7341   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7342   F->insert(MBBIter, newMBB);
7343   F->insert(MBBIter, nextMBB);
7344
7345   // Move all successors to thisMBB to nextMBB
7346   nextMBB->transferSuccessors(thisMBB);
7347
7348   // Update thisMBB to fall through to newMBB
7349   thisMBB->addSuccessor(newMBB);
7350
7351   // newMBB jumps to itself and fall through to nextMBB
7352   newMBB->addSuccessor(nextMBB);
7353   newMBB->addSuccessor(newMBB);
7354
7355   // Insert instructions into newMBB based on incoming instruction
7356   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7357          "unexpected number of operands");
7358   DebugLoc dl = bInstr->getDebugLoc();
7359   MachineOperand& destOper = bInstr->getOperand(0);
7360   MachineOperand* argOpers[2 + X86AddrNumOperands];
7361   int numArgs = bInstr->getNumOperands() - 1;
7362   for (int i=0; i < numArgs; ++i)
7363     argOpers[i] = &bInstr->getOperand(i+1);
7364
7365   // x86 address has 4 operands: base, index, scale, and displacement
7366   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7367   int valArgIndx = lastAddrIndx + 1;
7368
7369   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7370   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7371   for (int i=0; i <= lastAddrIndx; ++i)
7372     (*MIB).addOperand(*argOpers[i]);
7373
7374   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7375   if (invSrc) {
7376     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7377   }
7378   else
7379     tt = t1;
7380
7381   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7382   assert((argOpers[valArgIndx]->isReg() ||
7383           argOpers[valArgIndx]->isImm()) &&
7384          "invalid operand");
7385   if (argOpers[valArgIndx]->isReg())
7386     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7387   else
7388     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7389   MIB.addReg(tt);
7390   (*MIB).addOperand(*argOpers[valArgIndx]);
7391
7392   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7393   MIB.addReg(t1);
7394
7395   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7396   for (int i=0; i <= lastAddrIndx; ++i)
7397     (*MIB).addOperand(*argOpers[i]);
7398   MIB.addReg(t2);
7399   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7400   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7401                     bInstr->memoperands_end());
7402
7403   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7404   MIB.addReg(EAXreg);
7405
7406   // insert branch
7407   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7408
7409   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7410   return nextMBB;
7411 }
7412
7413 // private utility function:  64 bit atomics on 32 bit host.
7414 MachineBasicBlock *
7415 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7416                                                        MachineBasicBlock *MBB,
7417                                                        unsigned regOpcL,
7418                                                        unsigned regOpcH,
7419                                                        unsigned immOpcL,
7420                                                        unsigned immOpcH,
7421                                                        bool invSrc) const {
7422   // For the atomic bitwise operator, we generate
7423   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7424   //     ld t1,t2 = [bitinstr.addr]
7425   //   newMBB:
7426   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7427   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7428   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7429   //     mov ECX, EBX <- t5, t6
7430   //     mov EAX, EDX <- t1, t2
7431   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7432   //     mov t3, t4 <- EAX, EDX
7433   //     bz  newMBB
7434   //     result in out1, out2
7435   //     fallthrough -->nextMBB
7436
7437   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7438   const unsigned LoadOpc = X86::MOV32rm;
7439   const unsigned copyOpc = X86::MOV32rr;
7440   const unsigned NotOpc = X86::NOT32r;
7441   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7442   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7443   MachineFunction::iterator MBBIter = MBB;
7444   ++MBBIter;
7445
7446   /// First build the CFG
7447   MachineFunction *F = MBB->getParent();
7448   MachineBasicBlock *thisMBB = MBB;
7449   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7450   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7451   F->insert(MBBIter, newMBB);
7452   F->insert(MBBIter, nextMBB);
7453
7454   // Move all successors to thisMBB to nextMBB
7455   nextMBB->transferSuccessors(thisMBB);
7456
7457   // Update thisMBB to fall through to newMBB
7458   thisMBB->addSuccessor(newMBB);
7459
7460   // newMBB jumps to itself and fall through to nextMBB
7461   newMBB->addSuccessor(nextMBB);
7462   newMBB->addSuccessor(newMBB);
7463
7464   DebugLoc dl = bInstr->getDebugLoc();
7465   // Insert instructions into newMBB based on incoming instruction
7466   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7467   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7468          "unexpected number of operands");
7469   MachineOperand& dest1Oper = bInstr->getOperand(0);
7470   MachineOperand& dest2Oper = bInstr->getOperand(1);
7471   MachineOperand* argOpers[2 + X86AddrNumOperands];
7472   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7473     argOpers[i] = &bInstr->getOperand(i+2);
7474
7475   // x86 address has 4 operands: base, index, scale, and displacement
7476   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7477
7478   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7479   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7480   for (int i=0; i <= lastAddrIndx; ++i)
7481     (*MIB).addOperand(*argOpers[i]);
7482   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7483   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7484   // add 4 to displacement.
7485   for (int i=0; i <= lastAddrIndx-2; ++i)
7486     (*MIB).addOperand(*argOpers[i]);
7487   MachineOperand newOp3 = *(argOpers[3]);
7488   if (newOp3.isImm())
7489     newOp3.setImm(newOp3.getImm()+4);
7490   else
7491     newOp3.setOffset(newOp3.getOffset()+4);
7492   (*MIB).addOperand(newOp3);
7493   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7494
7495   // t3/4 are defined later, at the bottom of the loop
7496   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7497   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7498   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7499     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7500   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7501     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7502
7503   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7504   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7505   if (invSrc) {
7506     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7507     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7508   } else {
7509     tt1 = t1;
7510     tt2 = t2;
7511   }
7512
7513   int valArgIndx = lastAddrIndx + 1;
7514   assert((argOpers[valArgIndx]->isReg() ||
7515           argOpers[valArgIndx]->isImm()) &&
7516          "invalid operand");
7517   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7518   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7519   if (argOpers[valArgIndx]->isReg())
7520     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7521   else
7522     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7523   if (regOpcL != X86::MOV32rr)
7524     MIB.addReg(tt1);
7525   (*MIB).addOperand(*argOpers[valArgIndx]);
7526   assert(argOpers[valArgIndx + 1]->isReg() ==
7527          argOpers[valArgIndx]->isReg());
7528   assert(argOpers[valArgIndx + 1]->isImm() ==
7529          argOpers[valArgIndx]->isImm());
7530   if (argOpers[valArgIndx + 1]->isReg())
7531     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7532   else
7533     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7534   if (regOpcH != X86::MOV32rr)
7535     MIB.addReg(tt2);
7536   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7537
7538   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7539   MIB.addReg(t1);
7540   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7541   MIB.addReg(t2);
7542
7543   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7544   MIB.addReg(t5);
7545   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7546   MIB.addReg(t6);
7547
7548   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7549   for (int i=0; i <= lastAddrIndx; ++i)
7550     (*MIB).addOperand(*argOpers[i]);
7551
7552   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7553   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7554                     bInstr->memoperands_end());
7555
7556   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7557   MIB.addReg(X86::EAX);
7558   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7559   MIB.addReg(X86::EDX);
7560
7561   // insert branch
7562   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7563
7564   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7565   return nextMBB;
7566 }
7567
7568 // private utility function
7569 MachineBasicBlock *
7570 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7571                                                       MachineBasicBlock *MBB,
7572                                                       unsigned cmovOpc) const {
7573   // For the atomic min/max operator, we generate
7574   //   thisMBB:
7575   //   newMBB:
7576   //     ld t1 = [min/max.addr]
7577   //     mov t2 = [min/max.val]
7578   //     cmp  t1, t2
7579   //     cmov[cond] t2 = t1
7580   //     mov EAX = t1
7581   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7582   //     bz   newMBB
7583   //     fallthrough -->nextMBB
7584   //
7585   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7586   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7587   MachineFunction::iterator MBBIter = MBB;
7588   ++MBBIter;
7589
7590   /// First build the CFG
7591   MachineFunction *F = MBB->getParent();
7592   MachineBasicBlock *thisMBB = MBB;
7593   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7594   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7595   F->insert(MBBIter, newMBB);
7596   F->insert(MBBIter, nextMBB);
7597
7598   // Move all successors of thisMBB to nextMBB
7599   nextMBB->transferSuccessors(thisMBB);
7600
7601   // Update thisMBB to fall through to newMBB
7602   thisMBB->addSuccessor(newMBB);
7603
7604   // newMBB jumps to newMBB and fall through to nextMBB
7605   newMBB->addSuccessor(nextMBB);
7606   newMBB->addSuccessor(newMBB);
7607
7608   DebugLoc dl = mInstr->getDebugLoc();
7609   // Insert instructions into newMBB based on incoming instruction
7610   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7611          "unexpected number of operands");
7612   MachineOperand& destOper = mInstr->getOperand(0);
7613   MachineOperand* argOpers[2 + X86AddrNumOperands];
7614   int numArgs = mInstr->getNumOperands() - 1;
7615   for (int i=0; i < numArgs; ++i)
7616     argOpers[i] = &mInstr->getOperand(i+1);
7617
7618   // x86 address has 4 operands: base, index, scale, and displacement
7619   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7620   int valArgIndx = lastAddrIndx + 1;
7621
7622   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7623   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7624   for (int i=0; i <= lastAddrIndx; ++i)
7625     (*MIB).addOperand(*argOpers[i]);
7626
7627   // We only support register and immediate values
7628   assert((argOpers[valArgIndx]->isReg() ||
7629           argOpers[valArgIndx]->isImm()) &&
7630          "invalid operand");
7631
7632   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7633   if (argOpers[valArgIndx]->isReg())
7634     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7635   else
7636     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7637   (*MIB).addOperand(*argOpers[valArgIndx]);
7638
7639   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7640   MIB.addReg(t1);
7641
7642   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7643   MIB.addReg(t1);
7644   MIB.addReg(t2);
7645
7646   // Generate movc
7647   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7648   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7649   MIB.addReg(t2);
7650   MIB.addReg(t1);
7651
7652   // Cmp and exchange if none has modified the memory location
7653   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7654   for (int i=0; i <= lastAddrIndx; ++i)
7655     (*MIB).addOperand(*argOpers[i]);
7656   MIB.addReg(t3);
7657   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7658   (*MIB).setMemRefs(mInstr->memoperands_begin(),
7659                     mInstr->memoperands_end());
7660
7661   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7662   MIB.addReg(X86::EAX);
7663
7664   // insert branch
7665   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7666
7667   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7668   return nextMBB;
7669 }
7670
7671 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
7672 // all of this code can be replaced with that in the .td file.
7673 MachineBasicBlock *
7674 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
7675                             unsigned numArgs, bool memArg) const {
7676
7677   MachineFunction *F = BB->getParent();
7678   DebugLoc dl = MI->getDebugLoc();
7679   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7680
7681   unsigned Opc;
7682   if (memArg)
7683     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
7684   else
7685     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
7686
7687   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
7688
7689   for (unsigned i = 0; i < numArgs; ++i) {
7690     MachineOperand &Op = MI->getOperand(i+1);
7691
7692     if (!(Op.isReg() && Op.isImplicit()))
7693       MIB.addOperand(Op);
7694   }
7695
7696   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
7697     .addReg(X86::XMM0);
7698
7699   F->DeleteMachineInstr(MI);
7700
7701   return BB;
7702 }
7703
7704 MachineBasicBlock *
7705 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
7706                                                  MachineInstr *MI,
7707                                                  MachineBasicBlock *MBB) const {
7708   // Emit code to save XMM registers to the stack. The ABI says that the
7709   // number of registers to save is given in %al, so it's theoretically
7710   // possible to do an indirect jump trick to avoid saving all of them,
7711   // however this code takes a simpler approach and just executes all
7712   // of the stores if %al is non-zero. It's less code, and it's probably
7713   // easier on the hardware branch predictor, and stores aren't all that
7714   // expensive anyway.
7715
7716   // Create the new basic blocks. One block contains all the XMM stores,
7717   // and one block is the final destination regardless of whether any
7718   // stores were performed.
7719   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7720   MachineFunction *F = MBB->getParent();
7721   MachineFrameInfo *MFI = F->getFrameInfo();
7722   MachineFunction::iterator MBBIter = MBB;
7723   ++MBBIter;
7724   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
7725   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
7726   F->insert(MBBIter, XMMSaveMBB);
7727   F->insert(MBBIter, EndMBB);
7728
7729   // Set up the CFG.
7730   // Move any original successors of MBB to the end block.
7731   EndMBB->transferSuccessors(MBB);
7732   // The original block will now fall through to the XMM save block.
7733   MBB->addSuccessor(XMMSaveMBB);
7734   // The XMMSaveMBB will fall through to the end block.
7735   XMMSaveMBB->addSuccessor(EndMBB);
7736
7737   // Now add the instructions.
7738   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7739   DebugLoc DL = MI->getDebugLoc();
7740
7741   unsigned CountReg = MI->getOperand(0).getReg();
7742   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
7743   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
7744
7745   if (!Subtarget->isTargetWin64()) {
7746     // If %al is 0, branch around the XMM save block.
7747     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
7748     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
7749     MBB->addSuccessor(EndMBB);
7750   }
7751
7752   // In the XMM save block, save all the XMM argument registers.
7753   const Value *SV = MFI->isFixedObjectIndex(RegSaveFrameIndex)
7754     ? PseudoSourceValue::getFixedStack(RegSaveFrameIndex)
7755     : PseudoSourceValue::getStack();
7756   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
7757     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
7758     MachineMemOperand *MMO =
7759       F->getMachineMemOperand(SV, MachineMemOperand::MOStore, Offset,
7760                               /*Size=*/16, /*Align=*/16);
7761     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
7762       .addFrameIndex(RegSaveFrameIndex)
7763       .addImm(/*Scale=*/1)
7764       .addReg(/*IndexReg=*/0)
7765       .addImm(/*Disp=*/Offset)
7766       .addReg(/*Segment=*/0)
7767       .addReg(MI->getOperand(i).getReg())
7768       .addMemOperand(MMO);
7769   }
7770
7771   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7772
7773   return EndMBB;
7774 }
7775
7776 MachineBasicBlock *
7777 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
7778                                      MachineBasicBlock *BB,
7779                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
7780   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7781   DebugLoc DL = MI->getDebugLoc();
7782
7783   // To "insert" a SELECT_CC instruction, we actually have to insert the
7784   // diamond control-flow pattern.  The incoming instruction knows the
7785   // destination vreg to set, the condition code register to branch on, the
7786   // true/false values to select between, and a branch opcode to use.
7787   const BasicBlock *LLVM_BB = BB->getBasicBlock();
7788   MachineFunction::iterator It = BB;
7789   ++It;
7790
7791   //  thisMBB:
7792   //  ...
7793   //   TrueVal = ...
7794   //   cmpTY ccX, r1, r2
7795   //   bCC copy1MBB
7796   //   fallthrough --> copy0MBB
7797   MachineBasicBlock *thisMBB = BB;
7798   MachineFunction *F = BB->getParent();
7799   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7800   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7801   unsigned Opc =
7802     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7803   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
7804   F->insert(It, copy0MBB);
7805   F->insert(It, sinkMBB);
7806   // Update machine-CFG edges by first adding all successors of the current
7807   // block to the new block which will contain the Phi node for the select.
7808   // Also inform sdisel of the edge changes.
7809   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
7810          E = BB->succ_end(); I != E; ++I) {
7811     EM->insert(std::make_pair(*I, sinkMBB));
7812     sinkMBB->addSuccessor(*I);
7813   }
7814   // Next, remove all successors of the current block, and add the true
7815   // and fallthrough blocks as its successors.
7816   while (!BB->succ_empty())
7817     BB->removeSuccessor(BB->succ_begin());
7818   // Add the true and fallthrough blocks as its successors.
7819   BB->addSuccessor(copy0MBB);
7820   BB->addSuccessor(sinkMBB);
7821
7822   //  copy0MBB:
7823   //   %FalseValue = ...
7824   //   # fallthrough to sinkMBB
7825   BB = copy0MBB;
7826
7827   // Update machine-CFG edges
7828   BB->addSuccessor(sinkMBB);
7829
7830   //  sinkMBB:
7831   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7832   //  ...
7833   BB = sinkMBB;
7834   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
7835     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7836     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7837
7838   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7839   return BB;
7840 }
7841
7842
7843 MachineBasicBlock *
7844 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7845                                                MachineBasicBlock *BB,
7846                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
7847   switch (MI->getOpcode()) {
7848   default: assert(false && "Unexpected instr type to insert");
7849   case X86::CMOV_GR8:
7850   case X86::CMOV_V1I64:
7851   case X86::CMOV_FR32:
7852   case X86::CMOV_FR64:
7853   case X86::CMOV_V4F32:
7854   case X86::CMOV_V2F64:
7855   case X86::CMOV_V2I64:
7856     return EmitLoweredSelect(MI, BB, EM);
7857
7858   case X86::FP32_TO_INT16_IN_MEM:
7859   case X86::FP32_TO_INT32_IN_MEM:
7860   case X86::FP32_TO_INT64_IN_MEM:
7861   case X86::FP64_TO_INT16_IN_MEM:
7862   case X86::FP64_TO_INT32_IN_MEM:
7863   case X86::FP64_TO_INT64_IN_MEM:
7864   case X86::FP80_TO_INT16_IN_MEM:
7865   case X86::FP80_TO_INT32_IN_MEM:
7866   case X86::FP80_TO_INT64_IN_MEM: {
7867     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7868     DebugLoc DL = MI->getDebugLoc();
7869
7870     // Change the floating point control register to use "round towards zero"
7871     // mode when truncating to an integer value.
7872     MachineFunction *F = BB->getParent();
7873     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7874     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7875
7876     // Load the old value of the high byte of the control word...
7877     unsigned OldCW =
7878       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7879     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
7880                       CWFrameIdx);
7881
7882     // Set the high part to be round to zero...
7883     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
7884       .addImm(0xC7F);
7885
7886     // Reload the modified control word now...
7887     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
7888
7889     // Restore the memory image of control word to original value
7890     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
7891       .addReg(OldCW);
7892
7893     // Get the X86 opcode to use.
7894     unsigned Opc;
7895     switch (MI->getOpcode()) {
7896     default: llvm_unreachable("illegal opcode!");
7897     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7898     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7899     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7900     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7901     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7902     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7903     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7904     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7905     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7906     }
7907
7908     X86AddressMode AM;
7909     MachineOperand &Op = MI->getOperand(0);
7910     if (Op.isReg()) {
7911       AM.BaseType = X86AddressMode::RegBase;
7912       AM.Base.Reg = Op.getReg();
7913     } else {
7914       AM.BaseType = X86AddressMode::FrameIndexBase;
7915       AM.Base.FrameIndex = Op.getIndex();
7916     }
7917     Op = MI->getOperand(1);
7918     if (Op.isImm())
7919       AM.Scale = Op.getImm();
7920     Op = MI->getOperand(2);
7921     if (Op.isImm())
7922       AM.IndexReg = Op.getImm();
7923     Op = MI->getOperand(3);
7924     if (Op.isGlobal()) {
7925       AM.GV = Op.getGlobal();
7926     } else {
7927       AM.Disp = Op.getImm();
7928     }
7929     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
7930                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7931
7932     // Reload the original control word now.
7933     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
7934
7935     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7936     return BB;
7937   }
7938     // String/text processing lowering.
7939   case X86::PCMPISTRM128REG:
7940     return EmitPCMP(MI, BB, 3, false /* in-mem */);
7941   case X86::PCMPISTRM128MEM:
7942     return EmitPCMP(MI, BB, 3, true /* in-mem */);
7943   case X86::PCMPESTRM128REG:
7944     return EmitPCMP(MI, BB, 5, false /* in mem */);
7945   case X86::PCMPESTRM128MEM:
7946     return EmitPCMP(MI, BB, 5, true /* in mem */);
7947
7948     // Atomic Lowering.
7949   case X86::ATOMAND32:
7950     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7951                                                X86::AND32ri, X86::MOV32rm,
7952                                                X86::LCMPXCHG32, X86::MOV32rr,
7953                                                X86::NOT32r, X86::EAX,
7954                                                X86::GR32RegisterClass);
7955   case X86::ATOMOR32:
7956     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7957                                                X86::OR32ri, X86::MOV32rm,
7958                                                X86::LCMPXCHG32, X86::MOV32rr,
7959                                                X86::NOT32r, X86::EAX,
7960                                                X86::GR32RegisterClass);
7961   case X86::ATOMXOR32:
7962     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7963                                                X86::XOR32ri, X86::MOV32rm,
7964                                                X86::LCMPXCHG32, X86::MOV32rr,
7965                                                X86::NOT32r, X86::EAX,
7966                                                X86::GR32RegisterClass);
7967   case X86::ATOMNAND32:
7968     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7969                                                X86::AND32ri, X86::MOV32rm,
7970                                                X86::LCMPXCHG32, X86::MOV32rr,
7971                                                X86::NOT32r, X86::EAX,
7972                                                X86::GR32RegisterClass, true);
7973   case X86::ATOMMIN32:
7974     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7975   case X86::ATOMMAX32:
7976     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7977   case X86::ATOMUMIN32:
7978     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7979   case X86::ATOMUMAX32:
7980     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7981
7982   case X86::ATOMAND16:
7983     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7984                                                X86::AND16ri, X86::MOV16rm,
7985                                                X86::LCMPXCHG16, X86::MOV16rr,
7986                                                X86::NOT16r, X86::AX,
7987                                                X86::GR16RegisterClass);
7988   case X86::ATOMOR16:
7989     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7990                                                X86::OR16ri, X86::MOV16rm,
7991                                                X86::LCMPXCHG16, X86::MOV16rr,
7992                                                X86::NOT16r, X86::AX,
7993                                                X86::GR16RegisterClass);
7994   case X86::ATOMXOR16:
7995     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7996                                                X86::XOR16ri, X86::MOV16rm,
7997                                                X86::LCMPXCHG16, X86::MOV16rr,
7998                                                X86::NOT16r, X86::AX,
7999                                                X86::GR16RegisterClass);
8000   case X86::ATOMNAND16:
8001     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8002                                                X86::AND16ri, X86::MOV16rm,
8003                                                X86::LCMPXCHG16, X86::MOV16rr,
8004                                                X86::NOT16r, X86::AX,
8005                                                X86::GR16RegisterClass, true);
8006   case X86::ATOMMIN16:
8007     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8008   case X86::ATOMMAX16:
8009     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8010   case X86::ATOMUMIN16:
8011     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8012   case X86::ATOMUMAX16:
8013     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8014
8015   case X86::ATOMAND8:
8016     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8017                                                X86::AND8ri, X86::MOV8rm,
8018                                                X86::LCMPXCHG8, X86::MOV8rr,
8019                                                X86::NOT8r, X86::AL,
8020                                                X86::GR8RegisterClass);
8021   case X86::ATOMOR8:
8022     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8023                                                X86::OR8ri, X86::MOV8rm,
8024                                                X86::LCMPXCHG8, X86::MOV8rr,
8025                                                X86::NOT8r, X86::AL,
8026                                                X86::GR8RegisterClass);
8027   case X86::ATOMXOR8:
8028     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8029                                                X86::XOR8ri, X86::MOV8rm,
8030                                                X86::LCMPXCHG8, X86::MOV8rr,
8031                                                X86::NOT8r, X86::AL,
8032                                                X86::GR8RegisterClass);
8033   case X86::ATOMNAND8:
8034     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8035                                                X86::AND8ri, X86::MOV8rm,
8036                                                X86::LCMPXCHG8, X86::MOV8rr,
8037                                                X86::NOT8r, X86::AL,
8038                                                X86::GR8RegisterClass, true);
8039   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8040   // This group is for 64-bit host.
8041   case X86::ATOMAND64:
8042     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8043                                                X86::AND64ri32, X86::MOV64rm,
8044                                                X86::LCMPXCHG64, X86::MOV64rr,
8045                                                X86::NOT64r, X86::RAX,
8046                                                X86::GR64RegisterClass);
8047   case X86::ATOMOR64:
8048     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8049                                                X86::OR64ri32, X86::MOV64rm,
8050                                                X86::LCMPXCHG64, X86::MOV64rr,
8051                                                X86::NOT64r, X86::RAX,
8052                                                X86::GR64RegisterClass);
8053   case X86::ATOMXOR64:
8054     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8055                                                X86::XOR64ri32, X86::MOV64rm,
8056                                                X86::LCMPXCHG64, X86::MOV64rr,
8057                                                X86::NOT64r, X86::RAX,
8058                                                X86::GR64RegisterClass);
8059   case X86::ATOMNAND64:
8060     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8061                                                X86::AND64ri32, X86::MOV64rm,
8062                                                X86::LCMPXCHG64, X86::MOV64rr,
8063                                                X86::NOT64r, X86::RAX,
8064                                                X86::GR64RegisterClass, true);
8065   case X86::ATOMMIN64:
8066     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8067   case X86::ATOMMAX64:
8068     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8069   case X86::ATOMUMIN64:
8070     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8071   case X86::ATOMUMAX64:
8072     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8073
8074   // This group does 64-bit operations on a 32-bit host.
8075   case X86::ATOMAND6432:
8076     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8077                                                X86::AND32rr, X86::AND32rr,
8078                                                X86::AND32ri, X86::AND32ri,
8079                                                false);
8080   case X86::ATOMOR6432:
8081     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8082                                                X86::OR32rr, X86::OR32rr,
8083                                                X86::OR32ri, X86::OR32ri,
8084                                                false);
8085   case X86::ATOMXOR6432:
8086     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8087                                                X86::XOR32rr, X86::XOR32rr,
8088                                                X86::XOR32ri, X86::XOR32ri,
8089                                                false);
8090   case X86::ATOMNAND6432:
8091     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8092                                                X86::AND32rr, X86::AND32rr,
8093                                                X86::AND32ri, X86::AND32ri,
8094                                                true);
8095   case X86::ATOMADD6432:
8096     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8097                                                X86::ADD32rr, X86::ADC32rr,
8098                                                X86::ADD32ri, X86::ADC32ri,
8099                                                false);
8100   case X86::ATOMSUB6432:
8101     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8102                                                X86::SUB32rr, X86::SBB32rr,
8103                                                X86::SUB32ri, X86::SBB32ri,
8104                                                false);
8105   case X86::ATOMSWAP6432:
8106     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8107                                                X86::MOV32rr, X86::MOV32rr,
8108                                                X86::MOV32ri, X86::MOV32ri,
8109                                                false);
8110   case X86::VASTART_SAVE_XMM_REGS:
8111     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8112   }
8113 }
8114
8115 //===----------------------------------------------------------------------===//
8116 //                           X86 Optimization Hooks
8117 //===----------------------------------------------------------------------===//
8118
8119 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8120                                                        const APInt &Mask,
8121                                                        APInt &KnownZero,
8122                                                        APInt &KnownOne,
8123                                                        const SelectionDAG &DAG,
8124                                                        unsigned Depth) const {
8125   unsigned Opc = Op.getOpcode();
8126   assert((Opc >= ISD::BUILTIN_OP_END ||
8127           Opc == ISD::INTRINSIC_WO_CHAIN ||
8128           Opc == ISD::INTRINSIC_W_CHAIN ||
8129           Opc == ISD::INTRINSIC_VOID) &&
8130          "Should use MaskedValueIsZero if you don't know whether Op"
8131          " is a target node!");
8132
8133   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8134   switch (Opc) {
8135   default: break;
8136   case X86ISD::ADD:
8137   case X86ISD::SUB:
8138   case X86ISD::SMUL:
8139   case X86ISD::UMUL:
8140   case X86ISD::INC:
8141   case X86ISD::DEC:
8142   case X86ISD::OR:
8143   case X86ISD::XOR:
8144   case X86ISD::AND:
8145     // These nodes' second result is a boolean.
8146     if (Op.getResNo() == 0)
8147       break;
8148     // Fallthrough
8149   case X86ISD::SETCC:
8150     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8151                                        Mask.getBitWidth() - 1);
8152     break;
8153   }
8154 }
8155
8156 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8157 /// node is a GlobalAddress + offset.
8158 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8159                                        GlobalValue* &GA, int64_t &Offset) const{
8160   if (N->getOpcode() == X86ISD::Wrapper) {
8161     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8162       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8163       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8164       return true;
8165     }
8166   }
8167   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8168 }
8169
8170 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
8171                                const TargetLowering &TLI) {
8172   GlobalValue *GV;
8173   int64_t Offset = 0;
8174   if (TLI.isGAPlusOffset(Base, GV, Offset))
8175     return (GV->getAlignment() >= N && (Offset % N) == 0);
8176   // DAG combine handles the stack object case.
8177   return false;
8178 }
8179
8180 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8181                                      EVT EltVT, LoadSDNode *&LDBase,
8182                                      unsigned &LastLoadedElt,
8183                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8184                                      const TargetLowering &TLI) {
8185   LDBase = NULL;
8186   LastLoadedElt = -1U;
8187   for (unsigned i = 0; i < NumElems; ++i) {
8188     if (N->getMaskElt(i) < 0) {
8189       if (!LDBase)
8190         return false;
8191       continue;
8192     }
8193
8194     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8195     if (!Elt.getNode() ||
8196         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8197       return false;
8198     if (!LDBase) {
8199       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8200         return false;
8201       LDBase = cast<LoadSDNode>(Elt.getNode());
8202       LastLoadedElt = i;
8203       continue;
8204     }
8205     if (Elt.getOpcode() == ISD::UNDEF)
8206       continue;
8207
8208     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8209     if (!TLI.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i, MFI))
8210       return false;
8211     LastLoadedElt = i;
8212   }
8213   return true;
8214 }
8215
8216 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8217 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8218 /// if the load addresses are consecutive, non-overlapping, and in the right
8219 /// order.  In the case of v2i64, it will see if it can rewrite the
8220 /// shuffle to be an appropriate build vector so it can take advantage of
8221 // performBuildVectorCombine.
8222 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8223                                      const TargetLowering &TLI) {
8224   DebugLoc dl = N->getDebugLoc();
8225   EVT VT = N->getValueType(0);
8226   EVT EltVT = VT.getVectorElementType();
8227   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8228   unsigned NumElems = VT.getVectorNumElements();
8229
8230   if (VT.getSizeInBits() != 128)
8231     return SDValue();
8232
8233   // Try to combine a vector_shuffle into a 128-bit load.
8234   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8235   LoadSDNode *LD = NULL;
8236   unsigned LastLoadedElt;
8237   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8238                                 MFI, TLI))
8239     return SDValue();
8240
8241   if (LastLoadedElt == NumElems - 1) {
8242     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
8243       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8244                          LD->getSrcValue(), LD->getSrcValueOffset(),
8245                          LD->isVolatile());
8246     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8247                        LD->getSrcValue(), LD->getSrcValueOffset(),
8248                        LD->isVolatile(), LD->getAlignment());
8249   } else if (NumElems == 4 && LastLoadedElt == 1) {
8250     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8251     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8252     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8253     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8254   }
8255   return SDValue();
8256 }
8257
8258 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8259 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8260                                     const X86Subtarget *Subtarget) {
8261   DebugLoc DL = N->getDebugLoc();
8262   SDValue Cond = N->getOperand(0);
8263   // Get the LHS/RHS of the select.
8264   SDValue LHS = N->getOperand(1);
8265   SDValue RHS = N->getOperand(2);
8266
8267   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8268   // instructions have the peculiarity that if either operand is a NaN,
8269   // they chose what we call the RHS operand (and as such are not symmetric).
8270   // It happens that this matches the semantics of the common C idiom
8271   // x<y?x:y and related forms, so we can recognize these cases.
8272   if (Subtarget->hasSSE2() &&
8273       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8274       Cond.getOpcode() == ISD::SETCC) {
8275     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8276
8277     unsigned Opcode = 0;
8278     // Check for x CC y ? x : y.
8279     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8280       switch (CC) {
8281       default: break;
8282       case ISD::SETULT:
8283         // This can be a min if we can prove that at least one of the operands
8284         // is not a nan.
8285         if (!FiniteOnlyFPMath()) {
8286           if (DAG.isKnownNeverNaN(RHS)) {
8287             // Put the potential NaN in the RHS so that SSE will preserve it.
8288             std::swap(LHS, RHS);
8289           } else if (!DAG.isKnownNeverNaN(LHS))
8290             break;
8291         }
8292         Opcode = X86ISD::FMIN;
8293         break;
8294       case ISD::SETOLE:
8295         // This can be a min if we can prove that at least one of the operands
8296         // is not a nan.
8297         if (!FiniteOnlyFPMath()) {
8298           if (DAG.isKnownNeverNaN(LHS)) {
8299             // Put the potential NaN in the RHS so that SSE will preserve it.
8300             std::swap(LHS, RHS);
8301           } else if (!DAG.isKnownNeverNaN(RHS))
8302             break;
8303         }
8304         Opcode = X86ISD::FMIN;
8305         break;
8306       case ISD::SETULE:
8307         // This can be a min, but if either operand is a NaN we need it to
8308         // preserve the original LHS.
8309         std::swap(LHS, RHS);
8310       case ISD::SETOLT:
8311       case ISD::SETLT:
8312       case ISD::SETLE:
8313         Opcode = X86ISD::FMIN;
8314         break;
8315
8316       case ISD::SETOGE:
8317         // This can be a max if we can prove that at least one of the operands
8318         // is not a nan.
8319         if (!FiniteOnlyFPMath()) {
8320           if (DAG.isKnownNeverNaN(LHS)) {
8321             // Put the potential NaN in the RHS so that SSE will preserve it.
8322             std::swap(LHS, RHS);
8323           } else if (!DAG.isKnownNeverNaN(RHS))
8324             break;
8325         }
8326         Opcode = X86ISD::FMAX;
8327         break;
8328       case ISD::SETUGT:
8329         // This can be a max if we can prove that at least one of the operands
8330         // is not a nan.
8331         if (!FiniteOnlyFPMath()) {
8332           if (DAG.isKnownNeverNaN(RHS)) {
8333             // Put the potential NaN in the RHS so that SSE will preserve it.
8334             std::swap(LHS, RHS);
8335           } else if (!DAG.isKnownNeverNaN(LHS))
8336             break;
8337         }
8338         Opcode = X86ISD::FMAX;
8339         break;
8340       case ISD::SETUGE:
8341         // This can be a max, but if either operand is a NaN we need it to
8342         // preserve the original LHS.
8343         std::swap(LHS, RHS);
8344       case ISD::SETOGT:
8345       case ISD::SETGT:
8346       case ISD::SETGE:
8347         Opcode = X86ISD::FMAX;
8348         break;
8349       }
8350     // Check for x CC y ? y : x -- a min/max with reversed arms.
8351     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8352       switch (CC) {
8353       default: break;
8354       case ISD::SETOGE:
8355         // This can be a min if we can prove that at least one of the operands
8356         // is not a nan.
8357         if (!FiniteOnlyFPMath()) {
8358           if (DAG.isKnownNeverNaN(RHS)) {
8359             // Put the potential NaN in the RHS so that SSE will preserve it.
8360             std::swap(LHS, RHS);
8361           } else if (!DAG.isKnownNeverNaN(LHS))
8362             break;
8363         }
8364         Opcode = X86ISD::FMIN;
8365         break;
8366       case ISD::SETUGT:
8367         // This can be a min if we can prove that at least one of the operands
8368         // is not a nan.
8369         if (!FiniteOnlyFPMath()) {
8370           if (DAG.isKnownNeverNaN(LHS)) {
8371             // Put the potential NaN in the RHS so that SSE will preserve it.
8372             std::swap(LHS, RHS);
8373           } else if (!DAG.isKnownNeverNaN(RHS))
8374             break;
8375         }
8376         Opcode = X86ISD::FMIN;
8377         break;
8378       case ISD::SETUGE:
8379         // This can be a min, but if either operand is a NaN we need it to
8380         // preserve the original LHS.
8381         std::swap(LHS, RHS);
8382       case ISD::SETOGT:
8383       case ISD::SETGT:
8384       case ISD::SETGE:
8385         Opcode = X86ISD::FMIN;
8386         break;
8387
8388       case ISD::SETULT:
8389         // This can be a max if we can prove that at least one of the operands
8390         // is not a nan.
8391         if (!FiniteOnlyFPMath()) {
8392           if (DAG.isKnownNeverNaN(LHS)) {
8393             // Put the potential NaN in the RHS so that SSE will preserve it.
8394             std::swap(LHS, RHS);
8395           } else if (!DAG.isKnownNeverNaN(RHS))
8396             break;
8397         }
8398         Opcode = X86ISD::FMAX;
8399         break;
8400       case ISD::SETOLE:
8401         // This can be a max if we can prove that at least one of the operands
8402         // is not a nan.
8403         if (!FiniteOnlyFPMath()) {
8404           if (DAG.isKnownNeverNaN(RHS)) {
8405             // Put the potential NaN in the RHS so that SSE will preserve it.
8406             std::swap(LHS, RHS);
8407           } else if (!DAG.isKnownNeverNaN(LHS))
8408             break;
8409         }
8410         Opcode = X86ISD::FMAX;
8411         break;
8412       case ISD::SETULE:
8413         // This can be a max, but if either operand is a NaN we need it to
8414         // preserve the original LHS.
8415         std::swap(LHS, RHS);
8416       case ISD::SETOLT:
8417       case ISD::SETLT:
8418       case ISD::SETLE:
8419         Opcode = X86ISD::FMAX;
8420         break;
8421       }
8422     }
8423
8424     if (Opcode)
8425       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8426   }
8427
8428   // If this is a select between two integer constants, try to do some
8429   // optimizations.
8430   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8431     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8432       // Don't do this for crazy integer types.
8433       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8434         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8435         // so that TrueC (the true value) is larger than FalseC.
8436         bool NeedsCondInvert = false;
8437
8438         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8439             // Efficiently invertible.
8440             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8441              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8442               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8443           NeedsCondInvert = true;
8444           std::swap(TrueC, FalseC);
8445         }
8446
8447         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8448         if (FalseC->getAPIntValue() == 0 &&
8449             TrueC->getAPIntValue().isPowerOf2()) {
8450           if (NeedsCondInvert) // Invert the condition if needed.
8451             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8452                                DAG.getConstant(1, Cond.getValueType()));
8453
8454           // Zero extend the condition if needed.
8455           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8456
8457           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8458           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8459                              DAG.getConstant(ShAmt, MVT::i8));
8460         }
8461
8462         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8463         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8464           if (NeedsCondInvert) // Invert the condition if needed.
8465             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8466                                DAG.getConstant(1, Cond.getValueType()));
8467
8468           // Zero extend the condition if needed.
8469           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8470                              FalseC->getValueType(0), Cond);
8471           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8472                              SDValue(FalseC, 0));
8473         }
8474
8475         // Optimize cases that will turn into an LEA instruction.  This requires
8476         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8477         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8478           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8479           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8480
8481           bool isFastMultiplier = false;
8482           if (Diff < 10) {
8483             switch ((unsigned char)Diff) {
8484               default: break;
8485               case 1:  // result = add base, cond
8486               case 2:  // result = lea base(    , cond*2)
8487               case 3:  // result = lea base(cond, cond*2)
8488               case 4:  // result = lea base(    , cond*4)
8489               case 5:  // result = lea base(cond, cond*4)
8490               case 8:  // result = lea base(    , cond*8)
8491               case 9:  // result = lea base(cond, cond*8)
8492                 isFastMultiplier = true;
8493                 break;
8494             }
8495           }
8496
8497           if (isFastMultiplier) {
8498             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8499             if (NeedsCondInvert) // Invert the condition if needed.
8500               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8501                                  DAG.getConstant(1, Cond.getValueType()));
8502
8503             // Zero extend the condition if needed.
8504             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8505                                Cond);
8506             // Scale the condition by the difference.
8507             if (Diff != 1)
8508               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8509                                  DAG.getConstant(Diff, Cond.getValueType()));
8510
8511             // Add the base if non-zero.
8512             if (FalseC->getAPIntValue() != 0)
8513               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8514                                  SDValue(FalseC, 0));
8515             return Cond;
8516           }
8517         }
8518       }
8519   }
8520
8521   return SDValue();
8522 }
8523
8524 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8525 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8526                                   TargetLowering::DAGCombinerInfo &DCI) {
8527   DebugLoc DL = N->getDebugLoc();
8528
8529   // If the flag operand isn't dead, don't touch this CMOV.
8530   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8531     return SDValue();
8532
8533   // If this is a select between two integer constants, try to do some
8534   // optimizations.  Note that the operands are ordered the opposite of SELECT
8535   // operands.
8536   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8537     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8538       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8539       // larger than FalseC (the false value).
8540       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8541
8542       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8543         CC = X86::GetOppositeBranchCondition(CC);
8544         std::swap(TrueC, FalseC);
8545       }
8546
8547       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8548       // This is efficient for any integer data type (including i8/i16) and
8549       // shift amount.
8550       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8551         SDValue Cond = N->getOperand(3);
8552         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8553                            DAG.getConstant(CC, MVT::i8), Cond);
8554
8555         // Zero extend the condition if needed.
8556         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8557
8558         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8559         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8560                            DAG.getConstant(ShAmt, MVT::i8));
8561         if (N->getNumValues() == 2)  // Dead flag value?
8562           return DCI.CombineTo(N, Cond, SDValue());
8563         return Cond;
8564       }
8565
8566       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8567       // for any integer data type, including i8/i16.
8568       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8569         SDValue Cond = N->getOperand(3);
8570         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8571                            DAG.getConstant(CC, MVT::i8), Cond);
8572
8573         // Zero extend the condition if needed.
8574         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8575                            FalseC->getValueType(0), Cond);
8576         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8577                            SDValue(FalseC, 0));
8578
8579         if (N->getNumValues() == 2)  // Dead flag value?
8580           return DCI.CombineTo(N, Cond, SDValue());
8581         return Cond;
8582       }
8583
8584       // Optimize cases that will turn into an LEA instruction.  This requires
8585       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8586       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8587         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8588         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8589
8590         bool isFastMultiplier = false;
8591         if (Diff < 10) {
8592           switch ((unsigned char)Diff) {
8593           default: break;
8594           case 1:  // result = add base, cond
8595           case 2:  // result = lea base(    , cond*2)
8596           case 3:  // result = lea base(cond, cond*2)
8597           case 4:  // result = lea base(    , cond*4)
8598           case 5:  // result = lea base(cond, cond*4)
8599           case 8:  // result = lea base(    , cond*8)
8600           case 9:  // result = lea base(cond, cond*8)
8601             isFastMultiplier = true;
8602             break;
8603           }
8604         }
8605
8606         if (isFastMultiplier) {
8607           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8608           SDValue Cond = N->getOperand(3);
8609           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8610                              DAG.getConstant(CC, MVT::i8), Cond);
8611           // Zero extend the condition if needed.
8612           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8613                              Cond);
8614           // Scale the condition by the difference.
8615           if (Diff != 1)
8616             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8617                                DAG.getConstant(Diff, Cond.getValueType()));
8618
8619           // Add the base if non-zero.
8620           if (FalseC->getAPIntValue() != 0)
8621             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8622                                SDValue(FalseC, 0));
8623           if (N->getNumValues() == 2)  // Dead flag value?
8624             return DCI.CombineTo(N, Cond, SDValue());
8625           return Cond;
8626         }
8627       }
8628     }
8629   }
8630   return SDValue();
8631 }
8632
8633
8634 /// PerformMulCombine - Optimize a single multiply with constant into two
8635 /// in order to implement it with two cheaper instructions, e.g.
8636 /// LEA + SHL, LEA + LEA.
8637 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8638                                  TargetLowering::DAGCombinerInfo &DCI) {
8639   if (DAG.getMachineFunction().
8640       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8641     return SDValue();
8642
8643   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8644     return SDValue();
8645
8646   EVT VT = N->getValueType(0);
8647   if (VT != MVT::i64)
8648     return SDValue();
8649
8650   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8651   if (!C)
8652     return SDValue();
8653   uint64_t MulAmt = C->getZExtValue();
8654   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8655     return SDValue();
8656
8657   uint64_t MulAmt1 = 0;
8658   uint64_t MulAmt2 = 0;
8659   if ((MulAmt % 9) == 0) {
8660     MulAmt1 = 9;
8661     MulAmt2 = MulAmt / 9;
8662   } else if ((MulAmt % 5) == 0) {
8663     MulAmt1 = 5;
8664     MulAmt2 = MulAmt / 5;
8665   } else if ((MulAmt % 3) == 0) {
8666     MulAmt1 = 3;
8667     MulAmt2 = MulAmt / 3;
8668   }
8669   if (MulAmt2 &&
8670       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8671     DebugLoc DL = N->getDebugLoc();
8672
8673     if (isPowerOf2_64(MulAmt2) &&
8674         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8675       // If second multiplifer is pow2, issue it first. We want the multiply by
8676       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8677       // is an add.
8678       std::swap(MulAmt1, MulAmt2);
8679
8680     SDValue NewMul;
8681     if (isPowerOf2_64(MulAmt1))
8682       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8683                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8684     else
8685       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8686                            DAG.getConstant(MulAmt1, VT));
8687
8688     if (isPowerOf2_64(MulAmt2))
8689       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8690                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8691     else
8692       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8693                            DAG.getConstant(MulAmt2, VT));
8694
8695     // Do not add new nodes to DAG combiner worklist.
8696     DCI.CombineTo(N, NewMul, false);
8697   }
8698   return SDValue();
8699 }
8700
8701
8702 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8703 ///                       when possible.
8704 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8705                                    const X86Subtarget *Subtarget) {
8706   // On X86 with SSE2 support, we can transform this to a vector shift if
8707   // all elements are shifted by the same amount.  We can't do this in legalize
8708   // because the a constant vector is typically transformed to a constant pool
8709   // so we have no knowledge of the shift amount.
8710   if (!Subtarget->hasSSE2())
8711     return SDValue();
8712
8713   EVT VT = N->getValueType(0);
8714   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8715     return SDValue();
8716
8717   SDValue ShAmtOp = N->getOperand(1);
8718   EVT EltVT = VT.getVectorElementType();
8719   DebugLoc DL = N->getDebugLoc();
8720   SDValue BaseShAmt = SDValue();
8721   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8722     unsigned NumElts = VT.getVectorNumElements();
8723     unsigned i = 0;
8724     for (; i != NumElts; ++i) {
8725       SDValue Arg = ShAmtOp.getOperand(i);
8726       if (Arg.getOpcode() == ISD::UNDEF) continue;
8727       BaseShAmt = Arg;
8728       break;
8729     }
8730     for (; i != NumElts; ++i) {
8731       SDValue Arg = ShAmtOp.getOperand(i);
8732       if (Arg.getOpcode() == ISD::UNDEF) continue;
8733       if (Arg != BaseShAmt) {
8734         return SDValue();
8735       }
8736     }
8737   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8738              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8739     SDValue InVec = ShAmtOp.getOperand(0);
8740     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
8741       unsigned NumElts = InVec.getValueType().getVectorNumElements();
8742       unsigned i = 0;
8743       for (; i != NumElts; ++i) {
8744         SDValue Arg = InVec.getOperand(i);
8745         if (Arg.getOpcode() == ISD::UNDEF) continue;
8746         BaseShAmt = Arg;
8747         break;
8748       }
8749     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
8750        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
8751          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
8752          if (C->getZExtValue() == SplatIdx)
8753            BaseShAmt = InVec.getOperand(1);
8754        }
8755     }
8756     if (BaseShAmt.getNode() == 0)
8757       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8758                               DAG.getIntPtrConstant(0));
8759   } else
8760     return SDValue();
8761
8762   // The shift amount is an i32.
8763   if (EltVT.bitsGT(MVT::i32))
8764     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8765   else if (EltVT.bitsLT(MVT::i32))
8766     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
8767
8768   // The shift amount is identical so we can do a vector shift.
8769   SDValue  ValOp = N->getOperand(0);
8770   switch (N->getOpcode()) {
8771   default:
8772     llvm_unreachable("Unknown shift opcode!");
8773     break;
8774   case ISD::SHL:
8775     if (VT == MVT::v2i64)
8776       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8777                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8778                          ValOp, BaseShAmt);
8779     if (VT == MVT::v4i32)
8780       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8781                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8782                          ValOp, BaseShAmt);
8783     if (VT == MVT::v8i16)
8784       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8785                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8786                          ValOp, BaseShAmt);
8787     break;
8788   case ISD::SRA:
8789     if (VT == MVT::v4i32)
8790       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8791                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8792                          ValOp, BaseShAmt);
8793     if (VT == MVT::v8i16)
8794       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8795                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8796                          ValOp, BaseShAmt);
8797     break;
8798   case ISD::SRL:
8799     if (VT == MVT::v2i64)
8800       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8801                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8802                          ValOp, BaseShAmt);
8803     if (VT == MVT::v4i32)
8804       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8805                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8806                          ValOp, BaseShAmt);
8807     if (VT ==  MVT::v8i16)
8808       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8809                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8810                          ValOp, BaseShAmt);
8811     break;
8812   }
8813   return SDValue();
8814 }
8815
8816 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8817 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8818                                    const X86Subtarget *Subtarget) {
8819   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8820   // the FP state in cases where an emms may be missing.
8821   // A preferable solution to the general problem is to figure out the right
8822   // places to insert EMMS.  This qualifies as a quick hack.
8823
8824   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8825   StoreSDNode *St = cast<StoreSDNode>(N);
8826   EVT VT = St->getValue().getValueType();
8827   if (VT.getSizeInBits() != 64)
8828     return SDValue();
8829
8830   const Function *F = DAG.getMachineFunction().getFunction();
8831   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8832   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8833     && Subtarget->hasSSE2();
8834   if ((VT.isVector() ||
8835        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8836       isa<LoadSDNode>(St->getValue()) &&
8837       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8838       St->getChain().hasOneUse() && !St->isVolatile()) {
8839     SDNode* LdVal = St->getValue().getNode();
8840     LoadSDNode *Ld = 0;
8841     int TokenFactorIndex = -1;
8842     SmallVector<SDValue, 8> Ops;
8843     SDNode* ChainVal = St->getChain().getNode();
8844     // Must be a store of a load.  We currently handle two cases:  the load
8845     // is a direct child, and it's under an intervening TokenFactor.  It is
8846     // possible to dig deeper under nested TokenFactors.
8847     if (ChainVal == LdVal)
8848       Ld = cast<LoadSDNode>(St->getChain());
8849     else if (St->getValue().hasOneUse() &&
8850              ChainVal->getOpcode() == ISD::TokenFactor) {
8851       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8852         if (ChainVal->getOperand(i).getNode() == LdVal) {
8853           TokenFactorIndex = i;
8854           Ld = cast<LoadSDNode>(St->getValue());
8855         } else
8856           Ops.push_back(ChainVal->getOperand(i));
8857       }
8858     }
8859
8860     if (!Ld || !ISD::isNormalLoad(Ld))
8861       return SDValue();
8862
8863     // If this is not the MMX case, i.e. we are just turning i64 load/store
8864     // into f64 load/store, avoid the transformation if there are multiple
8865     // uses of the loaded value.
8866     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8867       return SDValue();
8868
8869     DebugLoc LdDL = Ld->getDebugLoc();
8870     DebugLoc StDL = N->getDebugLoc();
8871     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8872     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8873     // pair instead.
8874     if (Subtarget->is64Bit() || F64IsLegal) {
8875       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8876       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8877                                   Ld->getBasePtr(), Ld->getSrcValue(),
8878                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8879                                   Ld->getAlignment());
8880       SDValue NewChain = NewLd.getValue(1);
8881       if (TokenFactorIndex != -1) {
8882         Ops.push_back(NewChain);
8883         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8884                                Ops.size());
8885       }
8886       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8887                           St->getSrcValue(), St->getSrcValueOffset(),
8888                           St->isVolatile(), St->getAlignment());
8889     }
8890
8891     // Otherwise, lower to two pairs of 32-bit loads / stores.
8892     SDValue LoAddr = Ld->getBasePtr();
8893     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8894                                  DAG.getConstant(4, MVT::i32));
8895
8896     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8897                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8898                                Ld->isVolatile(), Ld->getAlignment());
8899     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8900                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8901                                Ld->isVolatile(),
8902                                MinAlign(Ld->getAlignment(), 4));
8903
8904     SDValue NewChain = LoLd.getValue(1);
8905     if (TokenFactorIndex != -1) {
8906       Ops.push_back(LoLd);
8907       Ops.push_back(HiLd);
8908       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8909                              Ops.size());
8910     }
8911
8912     LoAddr = St->getBasePtr();
8913     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8914                          DAG.getConstant(4, MVT::i32));
8915
8916     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8917                                 St->getSrcValue(), St->getSrcValueOffset(),
8918                                 St->isVolatile(), St->getAlignment());
8919     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8920                                 St->getSrcValue(),
8921                                 St->getSrcValueOffset() + 4,
8922                                 St->isVolatile(),
8923                                 MinAlign(St->getAlignment(), 4));
8924     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8925   }
8926   return SDValue();
8927 }
8928
8929 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8930 /// X86ISD::FXOR nodes.
8931 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8932   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8933   // F[X]OR(0.0, x) -> x
8934   // F[X]OR(x, 0.0) -> x
8935   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8936     if (C->getValueAPF().isPosZero())
8937       return N->getOperand(1);
8938   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8939     if (C->getValueAPF().isPosZero())
8940       return N->getOperand(0);
8941   return SDValue();
8942 }
8943
8944 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8945 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8946   // FAND(0.0, x) -> 0.0
8947   // FAND(x, 0.0) -> 0.0
8948   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8949     if (C->getValueAPF().isPosZero())
8950       return N->getOperand(0);
8951   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8952     if (C->getValueAPF().isPosZero())
8953       return N->getOperand(1);
8954   return SDValue();
8955 }
8956
8957 static SDValue PerformBTCombine(SDNode *N,
8958                                 SelectionDAG &DAG,
8959                                 TargetLowering::DAGCombinerInfo &DCI) {
8960   // BT ignores high bits in the bit index operand.
8961   SDValue Op1 = N->getOperand(1);
8962   if (Op1.hasOneUse()) {
8963     unsigned BitWidth = Op1.getValueSizeInBits();
8964     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8965     APInt KnownZero, KnownOne;
8966     TargetLowering::TargetLoweringOpt TLO(DAG);
8967     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8968     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8969         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8970       DCI.CommitTargetLoweringOpt(TLO);
8971   }
8972   return SDValue();
8973 }
8974
8975 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8976   SDValue Op = N->getOperand(0);
8977   if (Op.getOpcode() == ISD::BIT_CONVERT)
8978     Op = Op.getOperand(0);
8979   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
8980   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8981       VT.getVectorElementType().getSizeInBits() ==
8982       OpVT.getVectorElementType().getSizeInBits()) {
8983     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8984   }
8985   return SDValue();
8986 }
8987
8988 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8989 // Locked instructions, in turn, have implicit fence semantics (all memory
8990 // operations are flushed before issuing the locked instruction, and the
8991 // are not buffered), so we can fold away the common pattern of
8992 // fence-atomic-fence.
8993 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8994   SDValue atomic = N->getOperand(0);
8995   switch (atomic.getOpcode()) {
8996     case ISD::ATOMIC_CMP_SWAP:
8997     case ISD::ATOMIC_SWAP:
8998     case ISD::ATOMIC_LOAD_ADD:
8999     case ISD::ATOMIC_LOAD_SUB:
9000     case ISD::ATOMIC_LOAD_AND:
9001     case ISD::ATOMIC_LOAD_OR:
9002     case ISD::ATOMIC_LOAD_XOR:
9003     case ISD::ATOMIC_LOAD_NAND:
9004     case ISD::ATOMIC_LOAD_MIN:
9005     case ISD::ATOMIC_LOAD_MAX:
9006     case ISD::ATOMIC_LOAD_UMIN:
9007     case ISD::ATOMIC_LOAD_UMAX:
9008       break;
9009     default:
9010       return SDValue();
9011   }
9012
9013   SDValue fence = atomic.getOperand(0);
9014   if (fence.getOpcode() != ISD::MEMBARRIER)
9015     return SDValue();
9016
9017   switch (atomic.getOpcode()) {
9018     case ISD::ATOMIC_CMP_SWAP:
9019       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9020                                     atomic.getOperand(1), atomic.getOperand(2),
9021                                     atomic.getOperand(3));
9022     case ISD::ATOMIC_SWAP:
9023     case ISD::ATOMIC_LOAD_ADD:
9024     case ISD::ATOMIC_LOAD_SUB:
9025     case ISD::ATOMIC_LOAD_AND:
9026     case ISD::ATOMIC_LOAD_OR:
9027     case ISD::ATOMIC_LOAD_XOR:
9028     case ISD::ATOMIC_LOAD_NAND:
9029     case ISD::ATOMIC_LOAD_MIN:
9030     case ISD::ATOMIC_LOAD_MAX:
9031     case ISD::ATOMIC_LOAD_UMIN:
9032     case ISD::ATOMIC_LOAD_UMAX:
9033       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9034                                     atomic.getOperand(1), atomic.getOperand(2));
9035     default:
9036       return SDValue();
9037   }
9038 }
9039
9040 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9041                                              DAGCombinerInfo &DCI) const {
9042   SelectionDAG &DAG = DCI.DAG;
9043   switch (N->getOpcode()) {
9044   default: break;
9045   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9046   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9047   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9048   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9049   case ISD::SHL:
9050   case ISD::SRA:
9051   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9052   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9053   case X86ISD::FXOR:
9054   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9055   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9056   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9057   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9058   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9059   }
9060
9061   return SDValue();
9062 }
9063
9064 //===----------------------------------------------------------------------===//
9065 //                           X86 Inline Assembly Support
9066 //===----------------------------------------------------------------------===//
9067
9068 static bool LowerToBSwap(CallInst *CI) {
9069   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9070   // we will turn this bswap into something that will be lowered to logical ops
9071   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9072   // so don't worry about this.
9073
9074   // Verify this is a simple bswap.
9075   if (CI->getNumOperands() != 2 ||
9076       CI->getType() != CI->getOperand(1)->getType() ||
9077       !CI->getType()->isInteger())
9078     return false;
9079
9080   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9081   if (!Ty || Ty->getBitWidth() % 16 != 0)
9082     return false;
9083
9084   // Okay, we can do this xform, do so now.
9085   const Type *Tys[] = { Ty };
9086   Module *M = CI->getParent()->getParent()->getParent();
9087   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9088
9089   Value *Op = CI->getOperand(1);
9090   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9091
9092   CI->replaceAllUsesWith(Op);
9093   CI->eraseFromParent();
9094   return true;
9095 }
9096
9097 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9098   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9099   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9100
9101   std::string AsmStr = IA->getAsmString();
9102
9103   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9104   std::vector<std::string> AsmPieces;
9105   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9106
9107   switch (AsmPieces.size()) {
9108   default: return false;
9109   case 1:
9110     AsmStr = AsmPieces[0];
9111     AsmPieces.clear();
9112     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9113
9114     // bswap $0
9115     if (AsmPieces.size() == 2 &&
9116         (AsmPieces[0] == "bswap" ||
9117          AsmPieces[0] == "bswapq" ||
9118          AsmPieces[0] == "bswapl") &&
9119         (AsmPieces[1] == "$0" ||
9120          AsmPieces[1] == "${0:q}")) {
9121       // No need to check constraints, nothing other than the equivalent of
9122       // "=r,0" would be valid here.
9123       return LowerToBSwap(CI);
9124     }
9125     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9126     if (CI->getType() == Type::getInt16Ty(CI->getContext()) &&
9127         AsmPieces.size() == 3 &&
9128         AsmPieces[0] == "rorw" &&
9129         AsmPieces[1] == "$$8," &&
9130         AsmPieces[2] == "${0:w}" &&
9131         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9132       return LowerToBSwap(CI);
9133     }
9134     break;
9135   case 3:
9136     if (CI->getType() == Type::getInt64Ty(CI->getContext()) &&
9137         Constraints.size() >= 2 &&
9138         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9139         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9140       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9141       std::vector<std::string> Words;
9142       SplitString(AsmPieces[0], Words, " \t");
9143       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9144         Words.clear();
9145         SplitString(AsmPieces[1], Words, " \t");
9146         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9147           Words.clear();
9148           SplitString(AsmPieces[2], Words, " \t,");
9149           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9150               Words[2] == "%edx") {
9151             return LowerToBSwap(CI);
9152           }
9153         }
9154       }
9155     }
9156     break;
9157   }
9158   return false;
9159 }
9160
9161
9162
9163 /// getConstraintType - Given a constraint letter, return the type of
9164 /// constraint it is for this target.
9165 X86TargetLowering::ConstraintType
9166 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9167   if (Constraint.size() == 1) {
9168     switch (Constraint[0]) {
9169     case 'A':
9170       return C_Register;
9171     case 'f':
9172     case 'r':
9173     case 'R':
9174     case 'l':
9175     case 'q':
9176     case 'Q':
9177     case 'x':
9178     case 'y':
9179     case 'Y':
9180       return C_RegisterClass;
9181     case 'e':
9182     case 'Z':
9183       return C_Other;
9184     default:
9185       break;
9186     }
9187   }
9188   return TargetLowering::getConstraintType(Constraint);
9189 }
9190
9191 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9192 /// with another that has more specific requirements based on the type of the
9193 /// corresponding operand.
9194 const char *X86TargetLowering::
9195 LowerXConstraint(EVT ConstraintVT) const {
9196   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9197   // 'f' like normal targets.
9198   if (ConstraintVT.isFloatingPoint()) {
9199     if (Subtarget->hasSSE2())
9200       return "Y";
9201     if (Subtarget->hasSSE1())
9202       return "x";
9203   }
9204
9205   return TargetLowering::LowerXConstraint(ConstraintVT);
9206 }
9207
9208 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9209 /// vector.  If it is invalid, don't add anything to Ops.
9210 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9211                                                      char Constraint,
9212                                                      bool hasMemory,
9213                                                      std::vector<SDValue>&Ops,
9214                                                      SelectionDAG &DAG) const {
9215   SDValue Result(0, 0);
9216
9217   switch (Constraint) {
9218   default: break;
9219   case 'I':
9220     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9221       if (C->getZExtValue() <= 31) {
9222         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9223         break;
9224       }
9225     }
9226     return;
9227   case 'J':
9228     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9229       if (C->getZExtValue() <= 63) {
9230         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9231         break;
9232       }
9233     }
9234     return;
9235   case 'K':
9236     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9237       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9238         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9239         break;
9240       }
9241     }
9242     return;
9243   case 'N':
9244     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9245       if (C->getZExtValue() <= 255) {
9246         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9247         break;
9248       }
9249     }
9250     return;
9251   case 'e': {
9252     // 32-bit signed value
9253     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9254       const ConstantInt *CI = C->getConstantIntValue();
9255       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9256                                   C->getSExtValue())) {
9257         // Widen to 64 bits here to get it sign extended.
9258         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9259         break;
9260       }
9261     // FIXME gcc accepts some relocatable values here too, but only in certain
9262     // memory models; it's complicated.
9263     }
9264     return;
9265   }
9266   case 'Z': {
9267     // 32-bit unsigned value
9268     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9269       const ConstantInt *CI = C->getConstantIntValue();
9270       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9271                                   C->getZExtValue())) {
9272         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9273         break;
9274       }
9275     }
9276     // FIXME gcc accepts some relocatable values here too, but only in certain
9277     // memory models; it's complicated.
9278     return;
9279   }
9280   case 'i': {
9281     // Literal immediates are always ok.
9282     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9283       // Widen to 64 bits here to get it sign extended.
9284       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9285       break;
9286     }
9287
9288     // If we are in non-pic codegen mode, we allow the address of a global (with
9289     // an optional displacement) to be used with 'i'.
9290     GlobalAddressSDNode *GA = 0;
9291     int64_t Offset = 0;
9292
9293     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9294     while (1) {
9295       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9296         Offset += GA->getOffset();
9297         break;
9298       } else if (Op.getOpcode() == ISD::ADD) {
9299         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9300           Offset += C->getZExtValue();
9301           Op = Op.getOperand(0);
9302           continue;
9303         }
9304       } else if (Op.getOpcode() == ISD::SUB) {
9305         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9306           Offset += -C->getZExtValue();
9307           Op = Op.getOperand(0);
9308           continue;
9309         }
9310       }
9311
9312       // Otherwise, this isn't something we can handle, reject it.
9313       return;
9314     }
9315
9316     GlobalValue *GV = GA->getGlobal();
9317     // If we require an extra load to get this address, as in PIC mode, we
9318     // can't accept it.
9319     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9320                                                         getTargetMachine())))
9321       return;
9322
9323     if (hasMemory)
9324       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9325     else
9326       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9327     Result = Op;
9328     break;
9329   }
9330   }
9331
9332   if (Result.getNode()) {
9333     Ops.push_back(Result);
9334     return;
9335   }
9336   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9337                                                       Ops, DAG);
9338 }
9339
9340 std::vector<unsigned> X86TargetLowering::
9341 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9342                                   EVT VT) const {
9343   if (Constraint.size() == 1) {
9344     // FIXME: not handling fp-stack yet!
9345     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9346     default: break;  // Unknown constraint letter
9347     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9348       if (Subtarget->is64Bit()) {
9349         if (VT == MVT::i32)
9350           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9351                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9352                                        X86::R10D,X86::R11D,X86::R12D,
9353                                        X86::R13D,X86::R14D,X86::R15D,
9354                                        X86::EBP, X86::ESP, 0);
9355         else if (VT == MVT::i16)
9356           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9357                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9358                                        X86::R10W,X86::R11W,X86::R12W,
9359                                        X86::R13W,X86::R14W,X86::R15W,
9360                                        X86::BP,  X86::SP, 0);
9361         else if (VT == MVT::i8)
9362           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9363                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9364                                        X86::R10B,X86::R11B,X86::R12B,
9365                                        X86::R13B,X86::R14B,X86::R15B,
9366                                        X86::BPL, X86::SPL, 0);
9367
9368         else if (VT == MVT::i64)
9369           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9370                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9371                                        X86::R10, X86::R11, X86::R12,
9372                                        X86::R13, X86::R14, X86::R15,
9373                                        X86::RBP, X86::RSP, 0);
9374
9375         break;
9376       }
9377       // 32-bit fallthrough
9378     case 'Q':   // Q_REGS
9379       if (VT == MVT::i32)
9380         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9381       else if (VT == MVT::i16)
9382         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9383       else if (VT == MVT::i8)
9384         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9385       else if (VT == MVT::i64)
9386         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9387       break;
9388     }
9389   }
9390
9391   return std::vector<unsigned>();
9392 }
9393
9394 std::pair<unsigned, const TargetRegisterClass*>
9395 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9396                                                 EVT VT) const {
9397   // First, see if this is a constraint that directly corresponds to an LLVM
9398   // register class.
9399   if (Constraint.size() == 1) {
9400     // GCC Constraint Letters
9401     switch (Constraint[0]) {
9402     default: break;
9403     case 'r':   // GENERAL_REGS
9404     case 'l':   // INDEX_REGS
9405       if (VT == MVT::i8)
9406         return std::make_pair(0U, X86::GR8RegisterClass);
9407       if (VT == MVT::i16)
9408         return std::make_pair(0U, X86::GR16RegisterClass);
9409       if (VT == MVT::i32 || !Subtarget->is64Bit())
9410         return std::make_pair(0U, X86::GR32RegisterClass);
9411       return std::make_pair(0U, X86::GR64RegisterClass);
9412     case 'R':   // LEGACY_REGS
9413       if (VT == MVT::i8)
9414         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9415       if (VT == MVT::i16)
9416         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9417       if (VT == MVT::i32 || !Subtarget->is64Bit())
9418         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
9419       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
9420     case 'f':  // FP Stack registers.
9421       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9422       // value to the correct fpstack register class.
9423       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9424         return std::make_pair(0U, X86::RFP32RegisterClass);
9425       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9426         return std::make_pair(0U, X86::RFP64RegisterClass);
9427       return std::make_pair(0U, X86::RFP80RegisterClass);
9428     case 'y':   // MMX_REGS if MMX allowed.
9429       if (!Subtarget->hasMMX()) break;
9430       return std::make_pair(0U, X86::VR64RegisterClass);
9431     case 'Y':   // SSE_REGS if SSE2 allowed
9432       if (!Subtarget->hasSSE2()) break;
9433       // FALL THROUGH.
9434     case 'x':   // SSE_REGS if SSE1 allowed
9435       if (!Subtarget->hasSSE1()) break;
9436
9437       switch (VT.getSimpleVT().SimpleTy) {
9438       default: break;
9439       // Scalar SSE types.
9440       case MVT::f32:
9441       case MVT::i32:
9442         return std::make_pair(0U, X86::FR32RegisterClass);
9443       case MVT::f64:
9444       case MVT::i64:
9445         return std::make_pair(0U, X86::FR64RegisterClass);
9446       // Vector types.
9447       case MVT::v16i8:
9448       case MVT::v8i16:
9449       case MVT::v4i32:
9450       case MVT::v2i64:
9451       case MVT::v4f32:
9452       case MVT::v2f64:
9453         return std::make_pair(0U, X86::VR128RegisterClass);
9454       }
9455       break;
9456     }
9457   }
9458
9459   // Use the default implementation in TargetLowering to convert the register
9460   // constraint into a member of a register class.
9461   std::pair<unsigned, const TargetRegisterClass*> Res;
9462   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9463
9464   // Not found as a standard register?
9465   if (Res.second == 0) {
9466     // Map st(0) -> st(7) -> ST0
9467     if (Constraint.size() == 7 && Constraint[0] == '{' &&
9468         tolower(Constraint[1]) == 's' &&
9469         tolower(Constraint[2]) == 't' &&
9470         Constraint[3] == '(' &&
9471         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
9472         Constraint[5] == ')' &&
9473         Constraint[6] == '}') {
9474
9475       Res.first = X86::ST0+Constraint[4]-'0';
9476       Res.second = X86::RFP80RegisterClass;
9477       return Res;
9478     }
9479
9480     // GCC allows "st(0)" to be called just plain "st".
9481     if (StringsEqualNoCase("{st}", Constraint)) {
9482       Res.first = X86::ST0;
9483       Res.second = X86::RFP80RegisterClass;
9484       return Res;
9485     }
9486
9487     // flags -> EFLAGS
9488     if (StringsEqualNoCase("{flags}", Constraint)) {
9489       Res.first = X86::EFLAGS;
9490       Res.second = X86::CCRRegisterClass;
9491       return Res;
9492     }
9493
9494     // 'A' means EAX + EDX.
9495     if (Constraint == "A") {
9496       Res.first = X86::EAX;
9497       Res.second = X86::GR32_ADRegisterClass;
9498       return Res;
9499     }
9500     return Res;
9501   }
9502
9503   // Otherwise, check to see if this is a register class of the wrong value
9504   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9505   // turn into {ax},{dx}.
9506   if (Res.second->hasType(VT))
9507     return Res;   // Correct type already, nothing to do.
9508
9509   // All of the single-register GCC register classes map their values onto
9510   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9511   // really want an 8-bit or 32-bit register, map to the appropriate register
9512   // class and return the appropriate register.
9513   if (Res.second == X86::GR16RegisterClass) {
9514     if (VT == MVT::i8) {
9515       unsigned DestReg = 0;
9516       switch (Res.first) {
9517       default: break;
9518       case X86::AX: DestReg = X86::AL; break;
9519       case X86::DX: DestReg = X86::DL; break;
9520       case X86::CX: DestReg = X86::CL; break;
9521       case X86::BX: DestReg = X86::BL; break;
9522       }
9523       if (DestReg) {
9524         Res.first = DestReg;
9525         Res.second = X86::GR8RegisterClass;
9526       }
9527     } else if (VT == MVT::i32) {
9528       unsigned DestReg = 0;
9529       switch (Res.first) {
9530       default: break;
9531       case X86::AX: DestReg = X86::EAX; break;
9532       case X86::DX: DestReg = X86::EDX; break;
9533       case X86::CX: DestReg = X86::ECX; break;
9534       case X86::BX: DestReg = X86::EBX; break;
9535       case X86::SI: DestReg = X86::ESI; break;
9536       case X86::DI: DestReg = X86::EDI; break;
9537       case X86::BP: DestReg = X86::EBP; break;
9538       case X86::SP: DestReg = X86::ESP; break;
9539       }
9540       if (DestReg) {
9541         Res.first = DestReg;
9542         Res.second = X86::GR32RegisterClass;
9543       }
9544     } else if (VT == MVT::i64) {
9545       unsigned DestReg = 0;
9546       switch (Res.first) {
9547       default: break;
9548       case X86::AX: DestReg = X86::RAX; break;
9549       case X86::DX: DestReg = X86::RDX; break;
9550       case X86::CX: DestReg = X86::RCX; break;
9551       case X86::BX: DestReg = X86::RBX; break;
9552       case X86::SI: DestReg = X86::RSI; break;
9553       case X86::DI: DestReg = X86::RDI; break;
9554       case X86::BP: DestReg = X86::RBP; break;
9555       case X86::SP: DestReg = X86::RSP; break;
9556       }
9557       if (DestReg) {
9558         Res.first = DestReg;
9559         Res.second = X86::GR64RegisterClass;
9560       }
9561     }
9562   } else if (Res.second == X86::FR32RegisterClass ||
9563              Res.second == X86::FR64RegisterClass ||
9564              Res.second == X86::VR128RegisterClass) {
9565     // Handle references to XMM physical registers that got mapped into the
9566     // wrong class.  This can happen with constraints like {xmm0} where the
9567     // target independent register mapper will just pick the first match it can
9568     // find, ignoring the required type.
9569     if (VT == MVT::f32)
9570       Res.second = X86::FR32RegisterClass;
9571     else if (VT == MVT::f64)
9572       Res.second = X86::FR64RegisterClass;
9573     else if (X86::VR128RegisterClass->hasType(VT))
9574       Res.second = X86::VR128RegisterClass;
9575   }
9576
9577   return Res;
9578 }
9579
9580 //===----------------------------------------------------------------------===//
9581 //                           X86 Widen vector type
9582 //===----------------------------------------------------------------------===//
9583
9584 /// getWidenVectorType: given a vector type, returns the type to widen
9585 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9586 /// If there is no vector type that we want to widen to, returns MVT::Other
9587 /// When and where to widen is target dependent based on the cost of
9588 /// scalarizing vs using the wider vector type.
9589
9590 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
9591   assert(VT.isVector());
9592   if (isTypeLegal(VT))
9593     return VT;
9594
9595   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9596   //       type based on element type.  This would speed up our search (though
9597   //       it may not be worth it since the size of the list is relatively
9598   //       small).
9599   EVT EltVT = VT.getVectorElementType();
9600   unsigned NElts = VT.getVectorNumElements();
9601
9602   // On X86, it make sense to widen any vector wider than 1
9603   if (NElts <= 1)
9604     return MVT::Other;
9605
9606   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9607        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9608     EVT SVT = (MVT::SimpleValueType)nVT;
9609
9610     if (isTypeLegal(SVT) &&
9611         SVT.getVectorElementType() == EltVT &&
9612         SVT.getVectorNumElements() > NElts)
9613       return SVT;
9614   }
9615   return MVT::Other;
9616 }