lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86RegisterInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Instructions.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/IR/Type.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include <stdint.h>
  38 using namespace llvm;
  39
  40 #define DEBUG_TYPE "x86-isel"
  41
  42 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  43
  44 //===----------------------------------------------------------------------===//
  45 //                      Pattern Matcher Implementation
  46 //===----------------------------------------------------------------------===//
  47
  48 namespace {
  49   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  50   /// SDValue's instead of register numbers for the leaves of the matched
  51   /// tree.
  52   struct X86ISelAddressMode {
  53     enum {
  54       RegBase,
  55       FrameIndexBase
  56     } BaseType;
  57
  58     // This is really a union, discriminated by BaseType!
  59     SDValue Base_Reg;
  60     int Base_FrameIndex;
  61
  62     unsigned Scale;
  63     SDValue IndexReg;
  64     int32_t Disp;
  65     SDValue Segment;
  66     const GlobalValue *GV;
  67     const Constant *CP;
  68     const BlockAddress *BlockAddr;
  69     const char *ES;
  70     MCSymbol *MCSym;
  71     int JT;
  72     unsigned Align;    // CP alignment.
  73     unsigned char SymbolFlags;  // X86II::MO_*
  74
  75     X86ISelAddressMode()
  76         : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  77           Segment(), GV(nullptr), CP(nullptr), BlockAddr(nullptr), ES(nullptr),
  78           MCSym(nullptr), JT(-1), Align(0), SymbolFlags(X86II::MO_NO_FLAG) {}
  79
  80     bool hasSymbolicDisplacement() const {
  81       return GV != nullptr || CP != nullptr || ES != nullptr ||
  82              MCSym != nullptr || JT != -1 || BlockAddr != nullptr;
  83     }
  84
  85     bool hasBaseOrIndexReg() const {
  86       return BaseType == FrameIndexBase ||
  87              IndexReg.getNode() != nullptr || Base_Reg.getNode() != nullptr;
  88     }
  89
  90     /// isRIPRelative - Return true if this addressing mode is already RIP
  91     /// relative.
  92     bool isRIPRelative() const {
  93       if (BaseType != RegBase) return false;
  94       if (RegisterSDNode *RegNode =
  95             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  96         return RegNode->getReg() == X86::RIP;
  97       return false;
  98     }
  99
 100     void setBaseReg(SDValue Reg) {
 101       BaseType = RegBase;
 102       Base_Reg = Reg;
 103     }
 104
 105 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 106     void dump() {
 107       dbgs() << "X86ISelAddressMode " << this << '\n';
 108       dbgs() << "Base_Reg ";
 109       if (Base_Reg.getNode())
 110         Base_Reg.getNode()->dump();
 111       else
 112         dbgs() << "nul";
 113       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 114              << " Scale" << Scale << '\n'
 115              << "IndexReg ";
 116       if (IndexReg.getNode())
 117         IndexReg.getNode()->dump();
 118       else
 119         dbgs() << "nul";
 120       dbgs() << " Disp " << Disp << '\n'
 121              << "GV ";
 122       if (GV)
 123         GV->dump();
 124       else
 125         dbgs() << "nul";
 126       dbgs() << " CP ";
 127       if (CP)
 128         CP->dump();
 129       else
 130         dbgs() << "nul";
 131       dbgs() << '\n'
 132              << "ES ";
 133       if (ES)
 134         dbgs() << ES;
 135       else
 136         dbgs() << "nul";
 137       dbgs() << " MCSym ";
 138       if (MCSym)
 139         dbgs() << MCSym;
 140       else
 141         dbgs() << "nul";
 142       dbgs() << " JT" << JT << " Align" << Align << '\n';
 143     }
 144 #endif
 145   };
 146 }
 147
 148 namespace {
 149   //===--------------------------------------------------------------------===//
 150   /// ISel - X86 specific code to select X86 machine instructions for
 151   /// SelectionDAG operations.
 152   ///
 153   class X86DAGToDAGISel final : public SelectionDAGISel {
 154     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 155     /// make the right decision when generating code for different targets.
 156     const X86Subtarget *Subtarget;
 157
 158     /// OptForSize - If true, selector should try to optimize for code size
 159     /// instead of performance.
 160     bool OptForSize;
 161
 162   public:
 163     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 164         : SelectionDAGISel(tm, OptLevel), OptForSize(false) {}
 165
 166     const char *getPassName() const override {
 167       return "X86 DAG->DAG Instruction Selection";
 168     }
 169
 170     bool runOnMachineFunction(MachineFunction &MF) override {
 171       // Reset the subtarget each time through.
 172       Subtarget = &MF.getSubtarget<X86Subtarget>();
 173       SelectionDAGISel::runOnMachineFunction(MF);
 174       return true;
 175     }
 176
 177     void EmitFunctionEntryCode() override;
 178
 179     bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const override;
 180
 181     void PreprocessISelDAG() override;
 182
 183     inline bool immSext8(SDNode *N) const {
 184       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 185     }
 186
 187     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 188     // sign extended field.
 189     inline bool i64immSExt32(SDNode *N) const {
 190       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 191       return (int64_t)v == (int32_t)v;
 192     }
 193
 194 // Include the pieces autogenerated from the target description.
 195 #include "X86GenDAGISel.inc"
 196
 197   private:
 198     SDNode *Select(SDNode *N) override;
 199     SDNode *SelectGather(SDNode *N, unsigned Opc);
 200     SDNode *SelectAtomicLoadArith(SDNode *Node, MVT NVT);
 201
 202     bool FoldOffsetIntoAddress(uint64_t Offset, X86ISelAddressMode &AM);
 203     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 204     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 205     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 206     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 207                                  unsigned Depth);
 208     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 209     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 210                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 211                     SDValue &Segment);
 212     bool SelectVectorAddr(SDNode *Parent, SDValue N, SDValue &Base,
 213                           SDValue &Scale, SDValue &Index, SDValue &Disp,
 214                           SDValue &Segment);
 215     bool SelectMOV64Imm32(SDValue N, SDValue &Imm);
 216     bool SelectLEAAddr(SDValue N, SDValue &Base,
 217                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 218                        SDValue &Segment);
 219     bool SelectLEA64_32Addr(SDValue N, SDValue &Base,
 220                             SDValue &Scale, SDValue &Index, SDValue &Disp,
 221                             SDValue &Segment);
 222     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 223                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 224                            SDValue &Segment);
 225     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 226                              SDValue &Base, SDValue &Scale,
 227                              SDValue &Index, SDValue &Disp,
 228                              SDValue &Segment,
 229                              SDValue &NodeWithChain);
 230
 231     bool TryFoldLoad(SDNode *P, SDValue N,
 232                      SDValue &Base, SDValue &Scale,
 233                      SDValue &Index, SDValue &Disp,
 234                      SDValue &Segment);
 235
 236     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 237     /// inline asm expressions.
 238     bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 239                                       unsigned ConstraintID,
 240                                       std::vector<SDValue> &OutOps) override;
 241
 242     void EmitSpecialCodeForMain();
 243
 244     inline void getAddressOperands(X86ISelAddressMode &AM, SDLoc DL,
 245                                    SDValue &Base, SDValue &Scale,
 246                                    SDValue &Index, SDValue &Disp,
 247                                    SDValue &Segment) {
 248       Base = (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
 249                  ? CurDAG->getTargetFrameIndex(
 250                        AM.Base_FrameIndex,
 251                        TLI->getPointerTy(CurDAG->getDataLayout()))
 252                  : AM.Base_Reg;
 253       Scale = getI8Imm(AM.Scale, DL);
 254       Index = AM.IndexReg;
 255       // These are 32-bit even in 64-bit mode since RIP relative offset
 256       // is 32-bit.
 257       if (AM.GV)
 258         Disp = CurDAG->getTargetGlobalAddress(AM.GV, SDLoc(),
 259                                               MVT::i32, AM.Disp,
 260                                               AM.SymbolFlags);
 261       else if (AM.CP)
 262         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 263                                              AM.Align, AM.Disp, AM.SymbolFlags);
 264       else if (AM.ES) {
 265         assert(!AM.Disp && "Non-zero displacement is ignored with ES.");
 266         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 267       } else if (AM.MCSym) {
 268         assert(!AM.Disp && "Non-zero displacement is ignored with MCSym.");
 269         assert(AM.SymbolFlags == 0 && "oo");
 270         Disp = CurDAG->getMCSymbol(AM.MCSym, MVT::i32);
 271       } else if (AM.JT != -1) {
 272         assert(!AM.Disp && "Non-zero displacement is ignored with JT.");
 273         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 274       } else if (AM.BlockAddr)
 275         Disp = CurDAG->getTargetBlockAddress(AM.BlockAddr, MVT::i32, AM.Disp,
 276                                              AM.SymbolFlags);
 277       else
 278         Disp = CurDAG->getTargetConstant(AM.Disp, DL, MVT::i32);
 279
 280       if (AM.Segment.getNode())
 281         Segment = AM.Segment;
 282       else
 283         Segment = CurDAG->getRegister(0, MVT::i32);
 284     }
 285
 286     /// getI8Imm - Return a target constant with the specified value, of type
 287     /// i8.
 288     inline SDValue getI8Imm(unsigned Imm, SDLoc DL) {
 289       return CurDAG->getTargetConstant(Imm, DL, MVT::i8);
 290     }
 291
 292     /// getI32Imm - Return a target constant with the specified value, of type
 293     /// i32.
 294     inline SDValue getI32Imm(unsigned Imm, SDLoc DL) {
 295       return CurDAG->getTargetConstant(Imm, DL, MVT::i32);
 296     }
 297
 298     /// getGlobalBaseReg - Return an SDNode that returns the value of
 299     /// the global base register. Output instructions required to
 300     /// initialize the global base register, if necessary.
 301     ///
 302     SDNode *getGlobalBaseReg();
 303
 304     /// getTargetMachine - Return a reference to the TargetMachine, casted
 305     /// to the target-specific type.
 306     const X86TargetMachine &getTargetMachine() const {
 307       return static_cast<const X86TargetMachine &>(TM);
 308     }
 309
 310     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 311     /// to the target-specific type.
 312     const X86InstrInfo *getInstrInfo() const {
 313       return Subtarget->getInstrInfo();
 314     }
 315
 316     /// \brief Address-mode matching performs shift-of-and to and-of-shift
 317     /// reassociation in order to expose more scaled addressing
 318     /// opportunities.
 319     bool ComplexPatternFuncMutatesDAG() const override {
 320       return true;
 321     }
 322   };
 323 }
 324
 325
 326 bool
 327 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 328   if (OptLevel == CodeGenOpt::None) return false;
 329
 330   if (!N.hasOneUse())
 331     return false;
 332
 333   if (N.getOpcode() != ISD::LOAD)
 334     return true;
 335
 336   // If N is a load, do additional profitability checks.
 337   if (U == Root) {
 338     switch (U->getOpcode()) {
 339     default: break;
 340     case X86ISD::ADD:
 341     case X86ISD::SUB:
 342     case X86ISD::AND:
 343     case X86ISD::XOR:
 344     case X86ISD::OR:
 345     case ISD::ADD:
 346     case ISD::ADDC:
 347     case ISD::ADDE:
 348     case ISD::AND:
 349     case ISD::OR:
 350     case ISD::XOR: {
 351       SDValue Op1 = U->getOperand(1);
 352
 353       // If the other operand is a 8-bit immediate we should fold the immediate
 354       // instead. This reduces code size.
 355       // e.g.
 356       // movl 4(%esp), %eax
 357       // addl $4, %eax
 358       // vs.
 359       // movl $4, %eax
 360       // addl 4(%esp), %eax
 361       // The former is 2 bytes shorter. In case where the increment is 1, then
 362       // the saving can be 4 bytes (by using incl %eax).
 363       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 364         if (Imm->getAPIntValue().isSignedIntN(8))
 365           return false;
 366
 367       // If the other operand is a TLS address, we should fold it instead.
 368       // This produces
 369       // movl    %gs:0, %eax
 370       // leal    i@NTPOFF(%eax), %eax
 371       // instead of
 372       // movl    $i@NTPOFF, %eax
 373       // addl    %gs:0, %eax
 374       // if the block also has an access to a second TLS address this will save
 375       // a load.
 376       // FIXME: This is probably also true for non-TLS addresses.
 377       if (Op1.getOpcode() == X86ISD::Wrapper) {
 378         SDValue Val = Op1.getOperand(0);
 379         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 380           return false;
 381       }
 382     }
 383     }
 384   }
 385
 386   return true;
 387 }
 388
 389 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 390 /// load's chain operand and move load below the call's chain operand.
 391 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 392                                SDValue Call, SDValue OrigChain) {
 393   SmallVector<SDValue, 8> Ops;
 394   SDValue Chain = OrigChain.getOperand(0);
 395   if (Chain.getNode() == Load.getNode())
 396     Ops.push_back(Load.getOperand(0));
 397   else {
 398     assert(Chain.getOpcode() == ISD::TokenFactor &&
 399            "Unexpected chain operand");
 400     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 401       if (Chain.getOperand(i).getNode() == Load.getNode())
 402         Ops.push_back(Load.getOperand(0));
 403       else
 404         Ops.push_back(Chain.getOperand(i));
 405     SDValue NewChain =
 406       CurDAG->getNode(ISD::TokenFactor, SDLoc(Load), MVT::Other, Ops);
 407     Ops.clear();
 408     Ops.push_back(NewChain);
 409   }
 410   Ops.append(OrigChain->op_begin() + 1, OrigChain->op_end());
 411   CurDAG->UpdateNodeOperands(OrigChain.getNode(), Ops);
 412   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 413                              Load.getOperand(1), Load.getOperand(2));
 414
 415   Ops.clear();
 416   Ops.push_back(SDValue(Load.getNode(), 1));
 417   Ops.append(Call->op_begin() + 1, Call->op_end());
 418   CurDAG->UpdateNodeOperands(Call.getNode(), Ops);
 419 }
 420
 421 /// isCalleeLoad - Return true if call address is a load and it can be
 422 /// moved below CALLSEQ_START and the chains leading up to the call.
 423 /// Return the CALLSEQ_START by reference as a second output.
 424 /// In the case of a tail call, there isn't a callseq node between the call
 425 /// chain and the load.
 426 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 427   // The transformation is somewhat dangerous if the call's chain was glued to
 428   // the call. After MoveBelowOrigChain the load is moved between the call and
 429   // the chain, this can create a cycle if the load is not folded. So it is
 430   // *really* important that we are sure the load will be folded.
 431   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 432     return false;
 433   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 434   if (!LD ||
 435       LD->isVolatile() ||
 436       LD->getAddressingMode() != ISD::UNINDEXED ||
 437       LD->getExtensionType() != ISD::NON_EXTLOAD)
 438     return false;
 439
 440   // Now let's find the callseq_start.
 441   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 442     if (!Chain.hasOneUse())
 443       return false;
 444     Chain = Chain.getOperand(0);
 445   }
 446
 447   if (!Chain.getNumOperands())
 448     return false;
 449   // Since we are not checking for AA here, conservatively abort if the chain
 450   // writes to memory. It's not safe to move the callee (a load) across a store.
 451   if (isa<MemSDNode>(Chain.getNode()) &&
 452       cast<MemSDNode>(Chain.getNode())->writeMem())
 453     return false;
 454   if (Chain.getOperand(0).getNode() == Callee.getNode())
 455     return true;
 456   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 457       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 458       Callee.getValue(1).hasOneUse())
 459     return true;
 460   return false;
 461 }
 462
 463 void X86DAGToDAGISel::PreprocessISelDAG() {
 464   // OptForSize is used in pattern predicates that isel is matching.
 465   // FIXME: Use Function::optForSize().
 466   OptForSize = MF->getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
 467
 468   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 469        E = CurDAG->allnodes_end(); I != E; ) {
 470     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 471
 472     if (OptLevel != CodeGenOpt::None &&
 473         // Only does this when target favors doesn't favor register indirect
 474         // call.
 475         ((N->getOpcode() == X86ISD::CALL && !Subtarget->callRegIndirect()) ||
 476          (N->getOpcode() == X86ISD::TC_RETURN &&
 477           // Only does this if load can be folded into TC_RETURN.
 478           (Subtarget->is64Bit() ||
 479            getTargetMachine().getRelocationModel() != Reloc::PIC_)))) {
 480       /// Also try moving call address load from outside callseq_start to just
 481       /// before the call to allow it to be folded.
 482       ///
 483       ///     [Load chain]
 484       ///         ^
 485       ///         |
 486       ///       [Load]
 487       ///       ^    ^
 488       ///       |    |
 489       ///      /      \--
 490       ///     /          |
 491       ///[CALLSEQ_START] |
 492       ///     ^          |
 493       ///     |          |
 494       /// [LOAD/C2Reg]   |
 495       ///     |          |
 496       ///      \        /
 497       ///       \      /
 498       ///       [CALL]
 499       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 500       SDValue Chain = N->getOperand(0);
 501       SDValue Load  = N->getOperand(1);
 502       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 503         continue;
 504       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 505       ++NumLoadMoved;
 506       continue;
 507     }
 508
 509     // Lower fpround and fpextend nodes that target the FP stack to be store and
 510     // load to the stack.  This is a gross hack.  We would like to simply mark
 511     // these as being illegal, but when we do that, legalize produces these when
 512     // it expands calls, then expands these in the same legalize pass.  We would
 513     // like dag combine to be able to hack on these between the call expansion
 514     // and the node legalization.  As such this pass basically does "really
 515     // late" legalization of these inline with the X86 isel pass.
 516     // FIXME: This should only happen when not compiled with -O0.
 517     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 518       continue;
 519
 520     MVT SrcVT = N->getOperand(0).getSimpleValueType();
 521     MVT DstVT = N->getSimpleValueType(0);
 522
 523     // If any of the sources are vectors, no fp stack involved.
 524     if (SrcVT.isVector() || DstVT.isVector())
 525       continue;
 526
 527     // If the source and destination are SSE registers, then this is a legal
 528     // conversion that should not be lowered.
 529     const X86TargetLowering *X86Lowering =
 530         static_cast<const X86TargetLowering *>(TLI);
 531     bool SrcIsSSE = X86Lowering->isScalarFPTypeInSSEReg(SrcVT);
 532     bool DstIsSSE = X86Lowering->isScalarFPTypeInSSEReg(DstVT);
 533     if (SrcIsSSE && DstIsSSE)
 534       continue;
 535
 536     if (!SrcIsSSE && !DstIsSSE) {
 537       // If this is an FPStack extension, it is a noop.
 538       if (N->getOpcode() == ISD::FP_EXTEND)
 539         continue;
 540       // If this is a value-preserving FPStack truncation, it is a noop.
 541       if (N->getConstantOperandVal(1))
 542         continue;
 543     }
 544
 545     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 546     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 547     // operations.  Based on this, decide what we want to do.
 548     MVT MemVT;
 549     if (N->getOpcode() == ISD::FP_ROUND)
 550       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 551     else
 552       MemVT = SrcIsSSE ? SrcVT : DstVT;
 553
 554     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 555     SDLoc dl(N);
 556
 557     // FIXME: optimize the case where the src/dest is a load or store?
 558     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 559                                           N->getOperand(0),
 560                                           MemTmp, MachinePointerInfo(), MemVT,
 561                                           false, false, 0);
 562     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 563                                         MachinePointerInfo(),
 564                                         MemVT, false, false, false, 0);
 565
 566     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 567     // extload we created.  This will cause general havok on the dag because
 568     // anything below the conversion could be folded into other existing nodes.
 569     // To avoid invalidating 'I', back it up to the convert node.
 570     --I;
 571     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 572
 573     // Now that we did that, the node is dead.  Increment the iterator to the
 574     // next node to process, then delete N.
 575     ++I;
 576     CurDAG->DeleteNode(N);
 577   }
 578 }
 579
 580
 581 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 582 /// the main function.
 583 void X86DAGToDAGISel::EmitSpecialCodeForMain() {
 584   if (Subtarget->isTargetCygMing()) {
 585     TargetLowering::ArgListTy Args;
 586     auto &DL = CurDAG->getDataLayout();
 587
 588     TargetLowering::CallLoweringInfo CLI(*CurDAG);
 589     CLI.setChain(CurDAG->getRoot())
 590         .setCallee(CallingConv::C, Type::getVoidTy(*CurDAG->getContext()),
 591                    CurDAG->getExternalSymbol("__main", TLI->getPointerTy(DL)),
 592                    std::move(Args), 0);
 593     const TargetLowering &TLI = CurDAG->getTargetLoweringInfo();
 594     std::pair<SDValue, SDValue> Result = TLI.LowerCallTo(CLI);
 595     CurDAG->setRoot(Result.second);
 596   }
 597 }
 598
 599 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 600   // If this is main, emit special code for main.
 601   if (const Function *Fn = MF->getFunction())
 602     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 603       EmitSpecialCodeForMain();
 604 }
 605
 606 static bool isDispSafeForFrameIndex(int64_t Val) {
 607   // On 64-bit platforms, we can run into an issue where a frame index
 608   // includes a displacement that, when added to the explicit displacement,
 609   // will overflow the displacement field. Assuming that the frame index
 610   // displacement fits into a 31-bit integer  (which is only slightly more
 611   // aggressive than the current fundamental assumption that it fits into
 612   // a 32-bit integer), a 31-bit disp should always be safe.
 613   return isInt<31>(Val);
 614 }
 615
 616 bool X86DAGToDAGISel::FoldOffsetIntoAddress(uint64_t Offset,
 617                                             X86ISelAddressMode &AM) {
 618   // Cannot combine ExternalSymbol displacements with integer offsets.
 619   if (Offset != 0 && (AM.ES || AM.MCSym))
 620     return true;
 621   int64_t Val = AM.Disp + Offset;
 622   CodeModel::Model M = TM.getCodeModel();
 623   if (Subtarget->is64Bit()) {
 624     if (!X86::isOffsetSuitableForCodeModel(Val, M,
 625                                            AM.hasSymbolicDisplacement()))
 626       return true;
 627     // In addition to the checks required for a register base, check that
 628     // we do not try to use an unsafe Disp with a frame index.
 629     if (AM.BaseType == X86ISelAddressMode::FrameIndexBase &&
 630         !isDispSafeForFrameIndex(Val))
 631       return true;
 632   }
 633   AM.Disp = Val;
 634   return false;
 635
 636 }
 637
 638 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 639   SDValue Address = N->getOperand(1);
 640
 641   // load gs:0 -> GS segment register.
 642   // load fs:0 -> FS segment register.
 643   //
 644   // This optimization is valid because the GNU TLS model defines that
 645   // gs:0 (or fs:0 on X86-64) contains its own address.
 646   // For more information see http://people.redhat.com/drepper/tls.pdf
 647   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 648     if (C->getSExtValue() == 0 && AM.Segment.getNode() == nullptr &&
 649         Subtarget->isTargetLinux())
 650       switch (N->getPointerInfo().getAddrSpace()) {
 651       case 256:
 652         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 653         return false;
 654       case 257:
 655         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 656         return false;
 657       }
 658
 659   return true;
 660 }
 661
 662 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 663 /// into an addressing mode.  These wrap things that will resolve down into a
 664 /// symbol reference.  If no match is possible, this returns true, otherwise it
 665 /// returns false.
 666 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 667   // If the addressing mode already has a symbol as the displacement, we can
 668   // never match another symbol.
 669   if (AM.hasSymbolicDisplacement())
 670     return true;
 671
 672   SDValue N0 = N.getOperand(0);
 673   CodeModel::Model M = TM.getCodeModel();
 674
 675   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 676   // folding because RIP is preferable to non-RIP accesses.
 677   if (Subtarget->is64Bit() && N.getOpcode() == X86ISD::WrapperRIP &&
 678       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 679       // they cannot be folded into immediate fields.
 680       // FIXME: This can be improved for kernel and other models?
 681       (M == CodeModel::Small || M == CodeModel::Kernel)) {
 682     // Base and index reg must be 0 in order to use %rip as base.
 683     if (AM.hasBaseOrIndexReg())
 684       return true;
 685     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 686       X86ISelAddressMode Backup = AM;
 687       AM.GV = G->getGlobal();
 688       AM.SymbolFlags = G->getTargetFlags();
 689       if (FoldOffsetIntoAddress(G->getOffset(), AM)) {
 690         AM = Backup;
 691         return true;
 692       }
 693     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 694       X86ISelAddressMode Backup = AM;
 695       AM.CP = CP->getConstVal();
 696       AM.Align = CP->getAlignment();
 697       AM.SymbolFlags = CP->getTargetFlags();
 698       if (FoldOffsetIntoAddress(CP->getOffset(), AM)) {
 699         AM = Backup;
 700         return true;
 701       }
 702     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 703       AM.ES = S->getSymbol();
 704       AM.SymbolFlags = S->getTargetFlags();
 705     } else if (auto *S = dyn_cast<MCSymbolSDNode>(N0)) {
 706       AM.MCSym = S->getMCSymbol();
 707     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 708       AM.JT = J->getIndex();
 709       AM.SymbolFlags = J->getTargetFlags();
 710     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 711       X86ISelAddressMode Backup = AM;
 712       AM.BlockAddr = BA->getBlockAddress();
 713       AM.SymbolFlags = BA->getTargetFlags();
 714       if (FoldOffsetIntoAddress(BA->getOffset(), AM)) {
 715         AM = Backup;
 716         return true;
 717       }
 718     } else
 719       llvm_unreachable("Unhandled symbol reference node.");
 720
 721     if (N.getOpcode() == X86ISD::WrapperRIP)
 722       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 723     return false;
 724   }
 725
 726   // Handle the case when globals fit in our immediate field: This is true for
 727   // X86-32 always and X86-64 when in -mcmodel=small mode.  In 64-bit
 728   // mode, this only applies to a non-RIP-relative computation.
 729   if (!Subtarget->is64Bit() ||
 730       M == CodeModel::Small || M == CodeModel::Kernel) {
 731     assert(N.getOpcode() != X86ISD::WrapperRIP &&
 732            "RIP-relative addressing already handled");
 733     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 734       AM.GV = G->getGlobal();
 735       AM.Disp += G->getOffset();
 736       AM.SymbolFlags = G->getTargetFlags();
 737     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 738       AM.CP = CP->getConstVal();
 739       AM.Align = CP->getAlignment();
 740       AM.Disp += CP->getOffset();
 741       AM.SymbolFlags = CP->getTargetFlags();
 742     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 743       AM.ES = S->getSymbol();
 744       AM.SymbolFlags = S->getTargetFlags();
 745     } else if (auto *S = dyn_cast<MCSymbolSDNode>(N0)) {
 746       AM.MCSym = S->getMCSymbol();
 747     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 748       AM.JT = J->getIndex();
 749       AM.SymbolFlags = J->getTargetFlags();
 750     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 751       AM.BlockAddr = BA->getBlockAddress();
 752       AM.Disp += BA->getOffset();
 753       AM.SymbolFlags = BA->getTargetFlags();
 754     } else
 755       llvm_unreachable("Unhandled symbol reference node.");
 756     return false;
 757   }
 758
 759   return true;
 760 }
 761
 762 /// MatchAddress - Add the specified node to the specified addressing mode,
 763 /// returning true if it cannot be done.  This just pattern matches for the
 764 /// addressing mode.
 765 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 766   if (MatchAddressRecursively(N, AM, 0))
 767     return true;
 768
 769   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 770   // a smaller encoding and avoids a scaled-index.
 771   if (AM.Scale == 2 &&
 772       AM.BaseType == X86ISelAddressMode::RegBase &&
 773       AM.Base_Reg.getNode() == nullptr) {
 774     AM.Base_Reg = AM.IndexReg;
 775     AM.Scale = 1;
 776   }
 777
 778   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 779   // because it has a smaller encoding.
 780   // TODO: Which other code models can use this?
 781   if (TM.getCodeModel() == CodeModel::Small &&
 782       Subtarget->is64Bit() &&
 783       AM.Scale == 1 &&
 784       AM.BaseType == X86ISelAddressMode::RegBase &&
 785       AM.Base_Reg.getNode() == nullptr &&
 786       AM.IndexReg.getNode() == nullptr &&
 787       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 788       AM.hasSymbolicDisplacement())
 789     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 790
 791   return false;
 792 }
 793
 794 // Insert a node into the DAG at least before the Pos node's position. This
 795 // will reposition the node as needed, and will assign it a node ID that is <=
 796 // the Pos node's ID. Note that this does *not* preserve the uniqueness of node
 797 // IDs! The selection DAG must no longer depend on their uniqueness when this
 798 // is used.
 799 static void InsertDAGNode(SelectionDAG &DAG, SDValue Pos, SDValue N) {
 800   if (N.getNode()->getNodeId() == -1 ||
 801       N.getNode()->getNodeId() > Pos.getNode()->getNodeId()) {
 802     DAG.RepositionNode(Pos.getNode(), N.getNode());
 803     N.getNode()->setNodeId(Pos.getNode()->getNodeId());
 804   }
 805 }
 806
 807 // Transform "(X >> (8-C1)) & (0xff << C1)" to "((X >> 8) & 0xff) << C1" if
 808 // safe. This allows us to convert the shift and and into an h-register
 809 // extract and a scaled index. Returns false if the simplification is
 810 // performed.
 811 static bool FoldMaskAndShiftToExtract(SelectionDAG &DAG, SDValue N,
 812                                       uint64_t Mask,
 813                                       SDValue Shift, SDValue X,
 814                                       X86ISelAddressMode &AM) {
 815   if (Shift.getOpcode() != ISD::SRL ||
 816       !isa<ConstantSDNode>(Shift.getOperand(1)) ||
 817       !Shift.hasOneUse())
 818     return true;
 819
 820   int ScaleLog = 8 - Shift.getConstantOperandVal(1);
 821   if (ScaleLog <= 0 || ScaleLog >= 4 ||
 822       Mask != (0xffu << ScaleLog))
 823     return true;
 824
 825   MVT VT = N.getSimpleValueType();
 826   SDLoc DL(N);
 827   SDValue Eight = DAG.getConstant(8, DL, MVT::i8);
 828   SDValue NewMask = DAG.getConstant(0xff, DL, VT);
 829   SDValue Srl = DAG.getNode(ISD::SRL, DL, VT, X, Eight);
 830   SDValue And = DAG.getNode(ISD::AND, DL, VT, Srl, NewMask);
 831   SDValue ShlCount = DAG.getConstant(ScaleLog, DL, MVT::i8);
 832   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, And, ShlCount);
 833
 834   // Insert the new nodes into the topological ordering. We must do this in
 835   // a valid topological ordering as nothing is going to go back and re-sort
 836   // these nodes. We continually insert before 'N' in sequence as this is
 837   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 838   // hierarchy left to express.
 839   InsertDAGNode(DAG, N, Eight);
 840   InsertDAGNode(DAG, N, Srl);
 841   InsertDAGNode(DAG, N, NewMask);
 842   InsertDAGNode(DAG, N, And);
 843   InsertDAGNode(DAG, N, ShlCount);
 844   InsertDAGNode(DAG, N, Shl);
 845   DAG.ReplaceAllUsesWith(N, Shl);
 846   AM.IndexReg = And;
 847   AM.Scale = (1 << ScaleLog);
 848   return false;
 849 }
 850
 851 // Transforms "(X << C1) & C2" to "(X & (C2>>C1)) << C1" if safe and if this
 852 // allows us to fold the shift into this addressing mode. Returns false if the
 853 // transform succeeded.
 854 static bool FoldMaskedShiftToScaledMask(SelectionDAG &DAG, SDValue N,
 855                                         uint64_t Mask,
 856                                         SDValue Shift, SDValue X,
 857                                         X86ISelAddressMode &AM) {
 858   if (Shift.getOpcode() != ISD::SHL ||
 859       !isa<ConstantSDNode>(Shift.getOperand(1)))
 860     return true;
 861
 862   // Not likely to be profitable if either the AND or SHIFT node has more
 863   // than one use (unless all uses are for address computation). Besides,
 864   // isel mechanism requires their node ids to be reused.
 865   if (!N.hasOneUse() || !Shift.hasOneUse())
 866     return true;
 867
 868   // Verify that the shift amount is something we can fold.
 869   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 870   if (ShiftAmt != 1 && ShiftAmt != 2 && ShiftAmt != 3)
 871     return true;
 872
 873   MVT VT = N.getSimpleValueType();
 874   SDLoc DL(N);
 875   SDValue NewMask = DAG.getConstant(Mask >> ShiftAmt, DL, VT);
 876   SDValue NewAnd = DAG.getNode(ISD::AND, DL, VT, X, NewMask);
 877   SDValue NewShift = DAG.getNode(ISD::SHL, DL, VT, NewAnd, Shift.getOperand(1));
 878
 879   // Insert the new nodes into the topological ordering. We must do this in
 880   // a valid topological ordering as nothing is going to go back and re-sort
 881   // these nodes. We continually insert before 'N' in sequence as this is
 882   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 883   // hierarchy left to express.
 884   InsertDAGNode(DAG, N, NewMask);
 885   InsertDAGNode(DAG, N, NewAnd);
 886   InsertDAGNode(DAG, N, NewShift);
 887   DAG.ReplaceAllUsesWith(N, NewShift);
 888
 889   AM.Scale = 1 << ShiftAmt;
 890   AM.IndexReg = NewAnd;
 891   return false;
 892 }
 893
 894 // Implement some heroics to detect shifts of masked values where the mask can
 895 // be replaced by extending the shift and undoing that in the addressing mode
 896 // scale. Patterns such as (shl (srl x, c1), c2) are canonicalized into (and
 897 // (srl x, SHIFT), MASK) by DAGCombines that don't know the shl can be done in
 898 // the addressing mode. This results in code such as:
 899 //
 900 //   int f(short *y, int *lookup_table) {
 901 //     ...
 902 //     return *y + lookup_table[*y >> 11];
 903 //   }
 904 //
 905 // Turning into:
 906 //   movzwl (%rdi), %eax
 907 //   movl %eax, %ecx
 908 //   shrl $11, %ecx
 909 //   addl (%rsi,%rcx,4), %eax
 910 //
 911 // Instead of:
 912 //   movzwl (%rdi), %eax
 913 //   movl %eax, %ecx
 914 //   shrl $9, %ecx
 915 //   andl $124, %rcx
 916 //   addl (%rsi,%rcx), %eax
 917 //
 918 // Note that this function assumes the mask is provided as a mask *after* the
 919 // value is shifted. The input chain may or may not match that, but computing
 920 // such a mask is trivial.
 921 static bool FoldMaskAndShiftToScale(SelectionDAG &DAG, SDValue N,
 922                                     uint64_t Mask,
 923                                     SDValue Shift, SDValue X,
 924                                     X86ISelAddressMode &AM) {
 925   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse() ||
 926       !isa<ConstantSDNode>(Shift.getOperand(1)))
 927     return true;
 928
 929   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 930   unsigned MaskLZ = countLeadingZeros(Mask);
 931   unsigned MaskTZ = countTrailingZeros(Mask);
 932
 933   // The amount of shift we're trying to fit into the addressing mode is taken
 934   // from the trailing zeros of the mask.
 935   unsigned AMShiftAmt = MaskTZ;
 936
 937   // There is nothing we can do here unless the mask is removing some bits.
 938   // Also, the addressing mode can only represent shifts of 1, 2, or 3 bits.
 939   if (AMShiftAmt <= 0 || AMShiftAmt > 3) return true;
 940
 941   // We also need to ensure that mask is a continuous run of bits.
 942   if (countTrailingOnes(Mask >> MaskTZ) + MaskTZ + MaskLZ != 64) return true;
 943
 944   // Scale the leading zero count down based on the actual size of the value.
 945   // Also scale it down based on the size of the shift.
 946   MaskLZ -= (64 - X.getSimpleValueType().getSizeInBits()) + ShiftAmt;
 947
 948   // The final check is to ensure that any masked out high bits of X are
 949   // already known to be zero. Otherwise, the mask has a semantic impact
 950   // other than masking out a couple of low bits. Unfortunately, because of
 951   // the mask, zero extensions will be removed from operands in some cases.
 952   // This code works extra hard to look through extensions because we can
 953   // replace them with zero extensions cheaply if necessary.
 954   bool ReplacingAnyExtend = false;
 955   if (X.getOpcode() == ISD::ANY_EXTEND) {
 956     unsigned ExtendBits = X.getSimpleValueType().getSizeInBits() -
 957                           X.getOperand(0).getSimpleValueType().getSizeInBits();
 958     // Assume that we'll replace the any-extend with a zero-extend, and
 959     // narrow the search to the extended value.
 960     X = X.getOperand(0);
 961     MaskLZ = ExtendBits > MaskLZ ? 0 : MaskLZ - ExtendBits;
 962     ReplacingAnyExtend = true;
 963   }
 964   APInt MaskedHighBits =
 965     APInt::getHighBitsSet(X.getSimpleValueType().getSizeInBits(), MaskLZ);
 966   APInt KnownZero, KnownOne;
 967   DAG.computeKnownBits(X, KnownZero, KnownOne);
 968   if (MaskedHighBits != KnownZero) return true;
 969
 970   // We've identified a pattern that can be transformed into a single shift
 971   // and an addressing mode. Make it so.
 972   MVT VT = N.getSimpleValueType();
 973   if (ReplacingAnyExtend) {
 974     assert(X.getValueType() != VT);
 975     // We looked through an ANY_EXTEND node, insert a ZERO_EXTEND.
 976     SDValue NewX = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(X), VT, X);
 977     InsertDAGNode(DAG, N, NewX);
 978     X = NewX;
 979   }
 980   SDLoc DL(N);
 981   SDValue NewSRLAmt = DAG.getConstant(ShiftAmt + AMShiftAmt, DL, MVT::i8);
 982   SDValue NewSRL = DAG.getNode(ISD::SRL, DL, VT, X, NewSRLAmt);
 983   SDValue NewSHLAmt = DAG.getConstant(AMShiftAmt, DL, MVT::i8);
 984   SDValue NewSHL = DAG.getNode(ISD::SHL, DL, VT, NewSRL, NewSHLAmt);
 985
 986   // Insert the new nodes into the topological ordering. We must do this in
 987   // a valid topological ordering as nothing is going to go back and re-sort
 988   // these nodes. We continually insert before 'N' in sequence as this is
 989   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 990   // hierarchy left to express.
 991   InsertDAGNode(DAG, N, NewSRLAmt);
 992   InsertDAGNode(DAG, N, NewSRL);
 993   InsertDAGNode(DAG, N, NewSHLAmt);
 994   InsertDAGNode(DAG, N, NewSHL);
 995   DAG.ReplaceAllUsesWith(N, NewSHL);
 996
 997   AM.Scale = 1 << AMShiftAmt;
 998   AM.IndexReg = NewSRL;
 999   return false;
1000 }
1001
1002 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
1003                                               unsigned Depth) {
1004   SDLoc dl(N);
1005   DEBUG({
1006       dbgs() << "MatchAddress: ";
1007       AM.dump();
1008     });
1009   // Limit recursion.
1010   if (Depth > 5)
1011     return MatchAddressBase(N, AM);
1012
1013   // If this is already a %rip relative address, we can only merge immediates
1014   // into it.  Instead of handling this in every case, we handle it here.
1015   // RIP relative addressing: %rip + 32-bit displacement!
1016   if (AM.isRIPRelative()) {
1017     // FIXME: JumpTable and ExternalSymbol address currently don't like
1018     // displacements.  It isn't very important, but this should be fixed for
1019     // consistency.
1020     if (!(AM.ES || AM.MCSym) && AM.JT != -1)
1021       return true;
1022
1023     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N))
1024       if (!FoldOffsetIntoAddress(Cst->getSExtValue(), AM))
1025         return false;
1026     return true;
1027   }
1028
1029   switch (N.getOpcode()) {
1030   default: break;
1031   case ISD::LOCAL_RECOVER: {
1032     if (!AM.hasSymbolicDisplacement() && AM.Disp == 0)
1033       if (const auto *ESNode = dyn_cast<MCSymbolSDNode>(N.getOperand(0))) {
1034         // Use the symbol and don't prefix it.
1035         AM.MCSym = ESNode->getMCSymbol();
1036         return false;
1037       }
1038     break;
1039   }
1040   case ISD::Constant: {
1041     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
1042     if (!FoldOffsetIntoAddress(Val, AM))
1043       return false;
1044     break;
1045   }
1046
1047   case X86ISD::Wrapper:
1048   case X86ISD::WrapperRIP:
1049     if (!MatchWrapper(N, AM))
1050       return false;
1051     break;
1052
1053   case ISD::LOAD:
1054     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
1055       return false;
1056     break;
1057
1058   case ISD::FrameIndex:
1059     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1060         AM.Base_Reg.getNode() == nullptr &&
1061         (!Subtarget->is64Bit() || isDispSafeForFrameIndex(AM.Disp))) {
1062       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
1063       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
1064       return false;
1065     }
1066     break;
1067
1068   case ISD::SHL:
1069     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1)
1070       break;
1071
1072     if (ConstantSDNode
1073           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
1074       unsigned Val = CN->getZExtValue();
1075       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
1076       // that the base operand remains free for further matching. If
1077       // the base doesn't end up getting used, a post-processing step
1078       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
1079       if (Val == 1 || Val == 2 || Val == 3) {
1080         AM.Scale = 1 << Val;
1081         SDValue ShVal = N.getNode()->getOperand(0);
1082
1083         // Okay, we know that we have a scale by now.  However, if the scaled
1084         // value is an add of something and a constant, we can fold the
1085         // constant into the disp field here.
1086         if (CurDAG->isBaseWithConstantOffset(ShVal)) {
1087           AM.IndexReg = ShVal.getNode()->getOperand(0);
1088           ConstantSDNode *AddVal =
1089             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
1090           uint64_t Disp = (uint64_t)AddVal->getSExtValue() << Val;
1091           if (!FoldOffsetIntoAddress(Disp, AM))
1092             return false;
1093         }
1094
1095         AM.IndexReg = ShVal;
1096         return false;
1097       }
1098     }
1099     break;
1100
1101   case ISD::SRL: {
1102     // Scale must not be used already.
1103     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1104
1105     SDValue And = N.getOperand(0);
1106     if (And.getOpcode() != ISD::AND) break;
1107     SDValue X = And.getOperand(0);
1108
1109     // We only handle up to 64-bit values here as those are what matter for
1110     // addressing mode optimizations.
1111     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1112
1113     // The mask used for the transform is expected to be post-shift, but we
1114     // found the shift first so just apply the shift to the mask before passing
1115     // it down.
1116     if (!isa<ConstantSDNode>(N.getOperand(1)) ||
1117         !isa<ConstantSDNode>(And.getOperand(1)))
1118       break;
1119     uint64_t Mask = And.getConstantOperandVal(1) >> N.getConstantOperandVal(1);
1120
1121     // Try to fold the mask and shift into the scale, and return false if we
1122     // succeed.
1123     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, N, X, AM))
1124       return false;
1125     break;
1126   }
1127
1128   case ISD::SMUL_LOHI:
1129   case ISD::UMUL_LOHI:
1130     // A mul_lohi where we need the low part can be folded as a plain multiply.
1131     if (N.getResNo() != 0) break;
1132     // FALL THROUGH
1133   case ISD::MUL:
1134   case X86ISD::MUL_IMM:
1135     // X*[3,5,9] -> X+X*[2,4,8]
1136     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1137         AM.Base_Reg.getNode() == nullptr &&
1138         AM.IndexReg.getNode() == nullptr) {
1139       if (ConstantSDNode
1140             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1141         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1142             CN->getZExtValue() == 9) {
1143           AM.Scale = unsigned(CN->getZExtValue())-1;
1144
1145           SDValue MulVal = N.getNode()->getOperand(0);
1146           SDValue Reg;
1147
1148           // Okay, we know that we have a scale by now.  However, if the scaled
1149           // value is an add of something and a constant, we can fold the
1150           // constant into the disp field here.
1151           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1152               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1153             Reg = MulVal.getNode()->getOperand(0);
1154             ConstantSDNode *AddVal =
1155               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1156             uint64_t Disp = AddVal->getSExtValue() * CN->getZExtValue();
1157             if (FoldOffsetIntoAddress(Disp, AM))
1158               Reg = N.getNode()->getOperand(0);
1159           } else {
1160             Reg = N.getNode()->getOperand(0);
1161           }
1162
1163           AM.IndexReg = AM.Base_Reg = Reg;
1164           return false;
1165         }
1166     }
1167     break;
1168
1169   case ISD::SUB: {
1170     // Given A-B, if A can be completely folded into the address and
1171     // the index field with the index field unused, use -B as the index.
1172     // This is a win if a has multiple parts that can be folded into
1173     // the address. Also, this saves a mov if the base register has
1174     // other uses, since it avoids a two-address sub instruction, however
1175     // it costs an additional mov if the index register has other uses.
1176
1177     // Add an artificial use to this node so that we can keep track of
1178     // it if it gets CSE'd with a different node.
1179     HandleSDNode Handle(N);
1180
1181     // Test if the LHS of the sub can be folded.
1182     X86ISelAddressMode Backup = AM;
1183     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1184       AM = Backup;
1185       break;
1186     }
1187     // Test if the index field is free for use.
1188     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1189       AM = Backup;
1190       break;
1191     }
1192
1193     int Cost = 0;
1194     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
1195     // If the RHS involves a register with multiple uses, this
1196     // transformation incurs an extra mov, due to the neg instruction
1197     // clobbering its operand.
1198     if (!RHS.getNode()->hasOneUse() ||
1199         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1200         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1201         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1202         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1203          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1204       ++Cost;
1205     // If the base is a register with multiple uses, this
1206     // transformation may save a mov.
1207     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1208          AM.Base_Reg.getNode() &&
1209          !AM.Base_Reg.getNode()->hasOneUse()) ||
1210         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1211       --Cost;
1212     // If the folded LHS was interesting, this transformation saves
1213     // address arithmetic.
1214     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1215         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1216         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1217       --Cost;
1218     // If it doesn't look like it may be an overall win, don't do it.
1219     if (Cost >= 0) {
1220       AM = Backup;
1221       break;
1222     }
1223
1224     // Ok, the transformation is legal and appears profitable. Go for it.
1225     SDValue Zero = CurDAG->getConstant(0, dl, N.getValueType());
1226     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1227     AM.IndexReg = Neg;
1228     AM.Scale = 1;
1229
1230     // Insert the new nodes into the topological ordering.
1231     InsertDAGNode(*CurDAG, N, Zero);
1232     InsertDAGNode(*CurDAG, N, Neg);
1233     return false;
1234   }
1235
1236   case ISD::ADD: {
1237     // Add an artificial use to this node so that we can keep track of
1238     // it if it gets CSE'd with a different node.
1239     HandleSDNode Handle(N);
1240
1241     X86ISelAddressMode Backup = AM;
1242     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1243         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
1244       return false;
1245     AM = Backup;
1246
1247     // Try again after commuting the operands.
1248     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
1249         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
1250       return false;
1251     AM = Backup;
1252
1253     // If we couldn't fold both operands into the address at the same time,
1254     // see if we can just put each operand into a register and fold at least
1255     // the add.
1256     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1257         !AM.Base_Reg.getNode() &&
1258         !AM.IndexReg.getNode()) {
1259       N = Handle.getValue();
1260       AM.Base_Reg = N.getOperand(0);
1261       AM.IndexReg = N.getOperand(1);
1262       AM.Scale = 1;
1263       return false;
1264     }
1265     N = Handle.getValue();
1266     break;
1267   }
1268
1269   case ISD::OR:
1270     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1271     if (CurDAG->isBaseWithConstantOffset(N)) {
1272       X86ISelAddressMode Backup = AM;
1273       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
1274
1275       // Start with the LHS as an addr mode.
1276       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1277           !FoldOffsetIntoAddress(CN->getSExtValue(), AM))
1278         return false;
1279       AM = Backup;
1280     }
1281     break;
1282
1283   case ISD::AND: {
1284     // Perform some heroic transforms on an and of a constant-count shift
1285     // with a constant to enable use of the scaled offset field.
1286
1287     // Scale must not be used already.
1288     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1289
1290     SDValue Shift = N.getOperand(0);
1291     if (Shift.getOpcode() != ISD::SRL && Shift.getOpcode() != ISD::SHL) break;
1292     SDValue X = Shift.getOperand(0);
1293
1294     // We only handle up to 64-bit values here as those are what matter for
1295     // addressing mode optimizations.
1296     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1297
1298     if (!isa<ConstantSDNode>(N.getOperand(1)))
1299       break;
1300     uint64_t Mask = N.getConstantOperandVal(1);
1301
1302     // Try to fold the mask and shift into an extract and scale.
1303     if (!FoldMaskAndShiftToExtract(*CurDAG, N, Mask, Shift, X, AM))
1304       return false;
1305
1306     // Try to fold the mask and shift directly into the scale.
1307     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, Shift, X, AM))
1308       return false;
1309
1310     // Try to swap the mask and shift to place shifts which can be done as
1311     // a scale on the outside of the mask.
1312     if (!FoldMaskedShiftToScaledMask(*CurDAG, N, Mask, Shift, X, AM))
1313       return false;
1314     break;
1315   }
1316   }
1317
1318   return MatchAddressBase(N, AM);
1319 }
1320
1321 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1322 /// specified addressing mode without any further recursion.
1323 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1324   // Is the base register already occupied?
1325   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1326     // If so, check to see if the scale index register is set.
1327     if (!AM.IndexReg.getNode()) {
1328       AM.IndexReg = N;
1329       AM.Scale = 1;
1330       return false;
1331     }
1332
1333     // Otherwise, we cannot select it.
1334     return true;
1335   }
1336
1337   // Default, generate it as a register.
1338   AM.BaseType = X86ISelAddressMode::RegBase;
1339   AM.Base_Reg = N;
1340   return false;
1341 }
1342
1343 bool X86DAGToDAGISel::SelectVectorAddr(SDNode *Parent, SDValue N, SDValue &Base,
1344                                       SDValue &Scale, SDValue &Index,
1345                                       SDValue &Disp, SDValue &Segment) {
1346
1347   MaskedGatherScatterSDNode *Mgs = dyn_cast<MaskedGatherScatterSDNode>(Parent);
1348   if (!Mgs)
1349     return false;
1350   X86ISelAddressMode AM;
1351   unsigned AddrSpace = Mgs->getPointerInfo().getAddrSpace();
1352   // AddrSpace 256 -> GS, 257 -> FS.
1353   if (AddrSpace == 256)
1354     AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1355   if (AddrSpace == 257)
1356     AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1357
1358   SDLoc DL(N);
1359   Base = Mgs->getBasePtr();
1360   Index = Mgs->getIndex();
1361   unsigned ScalarSize = Mgs->getValue().getValueType().getScalarSizeInBits();
1362   Scale = getI8Imm(ScalarSize/8, DL);
1363
1364   // If Base is 0, the whole address is in index and the Scale is 1
1365   if (isa<ConstantSDNode>(Base)) {
1366     assert(dyn_cast<ConstantSDNode>(Base)->isNullValue() &&
1367            "Unexpected base in gather/scatter");
1368     Scale = getI8Imm(1, DL);
1369     Base = CurDAG->getRegister(0, MVT::i32);
1370   }
1371   if (AM.Segment.getNode())
1372     Segment = AM.Segment;
1373   else
1374     Segment = CurDAG->getRegister(0, MVT::i32);
1375   Disp = CurDAG->getTargetConstant(0, DL, MVT::i32);
1376   return true;
1377 }
1378
1379 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1380 /// It returns the operands which make up the maximal addressing mode it can
1381 /// match by reference.
1382 ///
1383 /// Parent is the parent node of the addr operand that is being matched.  It
1384 /// is always a load, store, atomic node, or null.  It is only null when
1385 /// checking memory operands for inline asm nodes.
1386 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1387                                  SDValue &Scale, SDValue &Index,
1388                                  SDValue &Disp, SDValue &Segment) {
1389   X86ISelAddressMode AM;
1390
1391   if (Parent &&
1392       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1393       // that are not a MemSDNode, and thus don't have proper addrspace info.
1394       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1395       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1396       Parent->getOpcode() != X86ISD::TLSCALL && // Fixme
1397       Parent->getOpcode() != X86ISD::EH_SJLJ_SETJMP && // setjmp
1398       Parent->getOpcode() != X86ISD::EH_SJLJ_LONGJMP) { // longjmp
1399     unsigned AddrSpace =
1400       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1401     // AddrSpace 256 -> GS, 257 -> FS.
1402     if (AddrSpace == 256)
1403       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1404     if (AddrSpace == 257)
1405       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1406   }
1407
1408   if (MatchAddress(N, AM))
1409     return false;
1410
1411   MVT VT = N.getSimpleValueType();
1412   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1413     if (!AM.Base_Reg.getNode())
1414       AM.Base_Reg = CurDAG->getRegister(0, VT);
1415   }
1416
1417   if (!AM.IndexReg.getNode())
1418     AM.IndexReg = CurDAG->getRegister(0, VT);
1419
1420   getAddressOperands(AM, SDLoc(N), Base, Scale, Index, Disp, Segment);
1421   return true;
1422 }
1423
1424 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1425 /// match a load whose top elements are either undef or zeros.  The load flavor
1426 /// is derived from the type of N, which is either v4f32 or v2f64.
1427 ///
1428 /// We also return:
1429 ///   PatternChainNode: this is the matched node that has a chain input and
1430 ///   output.
1431 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1432                                           SDValue N, SDValue &Base,
1433                                           SDValue &Scale, SDValue &Index,
1434                                           SDValue &Disp, SDValue &Segment,
1435                                           SDValue &PatternNodeWithChain) {
1436   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1437     PatternNodeWithChain = N.getOperand(0);
1438     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1439         PatternNodeWithChain.hasOneUse() &&
1440         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1441         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1442       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1443       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1444         return false;
1445       return true;
1446     }
1447   }
1448
1449   // Also handle the case where we explicitly require zeros in the top
1450   // elements.  This is a vector shuffle from the zero vector.
1451   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1452       // Check to see if the top elements are all zeros (or bitcast of zeros).
1453       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1454       N.getOperand(0).getNode()->hasOneUse() &&
1455       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1456       N.getOperand(0).getOperand(0).hasOneUse() &&
1457       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1458       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1459     // Okay, this is a zero extending load.  Fold it.
1460     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1461     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1462       return false;
1463     PatternNodeWithChain = SDValue(LD, 0);
1464     return true;
1465   }
1466   return false;
1467 }
1468
1469
1470 bool X86DAGToDAGISel::SelectMOV64Imm32(SDValue N, SDValue &Imm) {
1471   if (const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1472     uint64_t ImmVal = CN->getZExtValue();
1473     if ((uint32_t)ImmVal != (uint64_t)ImmVal)
1474       return false;
1475
1476     Imm = CurDAG->getTargetConstant(ImmVal, SDLoc(N), MVT::i64);
1477     return true;
1478   }
1479
1480   // In static codegen with small code model, we can get the address of a label
1481   // into a register with 'movl'. TableGen has already made sure we're looking
1482   // at a label of some kind.
1483   assert(N->getOpcode() == X86ISD::Wrapper &&
1484          "Unexpected node type for MOV32ri64");
1485   N = N.getOperand(0);
1486
1487   if (N->getOpcode() != ISD::TargetConstantPool &&
1488       N->getOpcode() != ISD::TargetJumpTable &&
1489       N->getOpcode() != ISD::TargetGlobalAddress &&
1490       N->getOpcode() != ISD::TargetExternalSymbol &&
1491       N->getOpcode() != ISD::MCSymbol &&
1492       N->getOpcode() != ISD::TargetBlockAddress)
1493     return false;
1494
1495   Imm = N;
1496   return TM.getCodeModel() == CodeModel::Small;
1497 }
1498
1499 bool X86DAGToDAGISel::SelectLEA64_32Addr(SDValue N, SDValue &Base,
1500                                          SDValue &Scale, SDValue &Index,
1501                                          SDValue &Disp, SDValue &Segment) {
1502   if (!SelectLEAAddr(N, Base, Scale, Index, Disp, Segment))
1503     return false;
1504
1505   SDLoc DL(N);
1506   RegisterSDNode *RN = dyn_cast<RegisterSDNode>(Base);
1507   if (RN && RN->getReg() == 0)
1508     Base = CurDAG->getRegister(0, MVT::i64);
1509   else if (Base.getValueType() == MVT::i32 && !dyn_cast<FrameIndexSDNode>(Base)) {
1510     // Base could already be %rip, particularly in the x32 ABI.
1511     Base = SDValue(CurDAG->getMachineNode(
1512                        TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1513                        CurDAG->getTargetConstant(0, DL, MVT::i64),
1514                        Base,
1515                        CurDAG->getTargetConstant(X86::sub_32bit, DL, MVT::i32)),
1516                    0);
1517   }
1518
1519   RN = dyn_cast<RegisterSDNode>(Index);
1520   if (RN && RN->getReg() == 0)
1521     Index = CurDAG->getRegister(0, MVT::i64);
1522   else {
1523     assert(Index.getValueType() == MVT::i32 &&
1524            "Expect to be extending 32-bit registers for use in LEA");
1525     Index = SDValue(CurDAG->getMachineNode(
1526                         TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1527                         CurDAG->getTargetConstant(0, DL, MVT::i64),
1528                         Index,
1529                         CurDAG->getTargetConstant(X86::sub_32bit, DL,
1530                                                   MVT::i32)),
1531                     0);
1532   }
1533
1534   return true;
1535 }
1536
1537 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1538 /// mode it matches can be cost effectively emitted as an LEA instruction.
1539 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1540                                     SDValue &Base, SDValue &Scale,
1541                                     SDValue &Index, SDValue &Disp,
1542                                     SDValue &Segment) {
1543   X86ISelAddressMode AM;
1544
1545   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1546   // segments.
1547   SDValue Copy = AM.Segment;
1548   SDValue T = CurDAG->getRegister(0, MVT::i32);
1549   AM.Segment = T;
1550   if (MatchAddress(N, AM))
1551     return false;
1552   assert (T == AM.Segment);
1553   AM.Segment = Copy;
1554
1555   MVT VT = N.getSimpleValueType();
1556   unsigned Complexity = 0;
1557   if (AM.BaseType == X86ISelAddressMode::RegBase)
1558     if (AM.Base_Reg.getNode())
1559       Complexity = 1;
1560     else
1561       AM.Base_Reg = CurDAG->getRegister(0, VT);
1562   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1563     Complexity = 4;
1564
1565   if (AM.IndexReg.getNode())
1566     Complexity++;
1567   else
1568     AM.IndexReg = CurDAG->getRegister(0, VT);
1569
1570   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1571   // a simple shift.
1572   if (AM.Scale > 1)
1573     Complexity++;
1574
1575   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1576   // to a LEA. This is determined with some expermentation but is by no means
1577   // optimal (especially for code size consideration). LEA is nice because of
1578   // its three-address nature. Tweak the cost function again when we can run
1579   // convertToThreeAddress() at register allocation time.
1580   if (AM.hasSymbolicDisplacement()) {
1581     // For X86-64, we should always use lea to materialize RIP relative
1582     // addresses.
1583     if (Subtarget->is64Bit())
1584       Complexity = 4;
1585     else
1586       Complexity += 2;
1587   }
1588
1589   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1590     Complexity++;
1591
1592   // If it isn't worth using an LEA, reject it.
1593   if (Complexity <= 2)
1594     return false;
1595
1596   getAddressOperands(AM, SDLoc(N), Base, Scale, Index, Disp, Segment);
1597   return true;
1598 }
1599
1600 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1601 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1602                                         SDValue &Scale, SDValue &Index,
1603                                         SDValue &Disp, SDValue &Segment) {
1604   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1605   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1606
1607   X86ISelAddressMode AM;
1608   AM.GV = GA->getGlobal();
1609   AM.Disp += GA->getOffset();
1610   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1611   AM.SymbolFlags = GA->getTargetFlags();
1612
1613   if (N.getValueType() == MVT::i32) {
1614     AM.Scale = 1;
1615     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1616   } else {
1617     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1618   }
1619
1620   getAddressOperands(AM, SDLoc(N), Base, Scale, Index, Disp, Segment);
1621   return true;
1622 }
1623
1624
1625 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1626                                   SDValue &Base, SDValue &Scale,
1627                                   SDValue &Index, SDValue &Disp,
1628                                   SDValue &Segment) {
1629   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1630       !IsProfitableToFold(N, P, P) ||
1631       !IsLegalToFold(N, P, P, OptLevel))
1632     return false;
1633
1634   return SelectAddr(N.getNode(),
1635                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1636 }
1637
1638 /// getGlobalBaseReg - Return an SDNode that returns the value of
1639 /// the global base register. Output instructions required to
1640 /// initialize the global base register, if necessary.
1641 ///
1642 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1643   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1644   auto &DL = MF->getDataLayout();
1645   return CurDAG->getRegister(GlobalBaseReg, TLI->getPointerTy(DL)).getNode();
1646 }
1647
1648 /// Atomic opcode table
1649 ///
1650 enum AtomicOpc {
1651   ADD,
1652   SUB,
1653   INC,
1654   DEC,
1655   OR,
1656   AND,
1657   XOR,
1658   AtomicOpcEnd
1659 };
1660
1661 enum AtomicSz {
1662   ConstantI8,
1663   I8,
1664   SextConstantI16,
1665   ConstantI16,
1666   I16,
1667   SextConstantI32,
1668   ConstantI32,
1669   I32,
1670   SextConstantI64,
1671   ConstantI64,
1672   I64,
1673   AtomicSzEnd
1674 };
1675
1676 static const uint16_t AtomicOpcTbl[AtomicOpcEnd][AtomicSzEnd] = {
1677   {
1678     X86::LOCK_ADD8mi,
1679     X86::LOCK_ADD8mr,
1680     X86::LOCK_ADD16mi8,
1681     X86::LOCK_ADD16mi,
1682     X86::LOCK_ADD16mr,
1683     X86::LOCK_ADD32mi8,
1684     X86::LOCK_ADD32mi,
1685     X86::LOCK_ADD32mr,
1686     X86::LOCK_ADD64mi8,
1687     X86::LOCK_ADD64mi32,
1688     X86::LOCK_ADD64mr,
1689   },
1690   {
1691     X86::LOCK_SUB8mi,
1692     X86::LOCK_SUB8mr,
1693     X86::LOCK_SUB16mi8,
1694     X86::LOCK_SUB16mi,
1695     X86::LOCK_SUB16mr,
1696     X86::LOCK_SUB32mi8,
1697     X86::LOCK_SUB32mi,
1698     X86::LOCK_SUB32mr,
1699     X86::LOCK_SUB64mi8,
1700     X86::LOCK_SUB64mi32,
1701     X86::LOCK_SUB64mr,
1702   },
1703   {
1704     0,
1705     X86::LOCK_INC8m,
1706     0,
1707     0,
1708     X86::LOCK_INC16m,
1709     0,
1710     0,
1711     X86::LOCK_INC32m,
1712     0,
1713     0,
1714     X86::LOCK_INC64m,
1715   },
1716   {
1717     0,
1718     X86::LOCK_DEC8m,
1719     0,
1720     0,
1721     X86::LOCK_DEC16m,
1722     0,
1723     0,
1724     X86::LOCK_DEC32m,
1725     0,
1726     0,
1727     X86::LOCK_DEC64m,
1728   },
1729   {
1730     X86::LOCK_OR8mi,
1731     X86::LOCK_OR8mr,
1732     X86::LOCK_OR16mi8,
1733     X86::LOCK_OR16mi,
1734     X86::LOCK_OR16mr,
1735     X86::LOCK_OR32mi8,
1736     X86::LOCK_OR32mi,
1737     X86::LOCK_OR32mr,
1738     X86::LOCK_OR64mi8,
1739     X86::LOCK_OR64mi32,
1740     X86::LOCK_OR64mr,
1741   },
1742   {
1743     X86::LOCK_AND8mi,
1744     X86::LOCK_AND8mr,
1745     X86::LOCK_AND16mi8,
1746     X86::LOCK_AND16mi,
1747     X86::LOCK_AND16mr,
1748     X86::LOCK_AND32mi8,
1749     X86::LOCK_AND32mi,
1750     X86::LOCK_AND32mr,
1751     X86::LOCK_AND64mi8,
1752     X86::LOCK_AND64mi32,
1753     X86::LOCK_AND64mr,
1754   },
1755   {
1756     X86::LOCK_XOR8mi,
1757     X86::LOCK_XOR8mr,
1758     X86::LOCK_XOR16mi8,
1759     X86::LOCK_XOR16mi,
1760     X86::LOCK_XOR16mr,
1761     X86::LOCK_XOR32mi8,
1762     X86::LOCK_XOR32mi,
1763     X86::LOCK_XOR32mr,
1764     X86::LOCK_XOR64mi8,
1765     X86::LOCK_XOR64mi32,
1766     X86::LOCK_XOR64mr,
1767   }
1768 };
1769
1770 // Return the target constant operand for atomic-load-op and do simple
1771 // translations, such as from atomic-load-add to lock-sub. The return value is
1772 // one of the following 3 cases:
1773 // + target-constant, the operand could be supported as a target constant.
1774 // + empty, the operand is not needed any more with the new op selected.
1775 // + non-empty, otherwise.
1776 static SDValue getAtomicLoadArithTargetConstant(SelectionDAG *CurDAG,
1777                                                 SDLoc dl,
1778                                                 enum AtomicOpc &Op, MVT NVT,
1779                                                 SDValue Val,
1780                                                 const X86Subtarget *Subtarget) {
1781   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val)) {
1782     int64_t CNVal = CN->getSExtValue();
1783     // Quit if not 32-bit imm.
1784     if ((int32_t)CNVal != CNVal)
1785       return Val;
1786     // Quit if INT32_MIN: it would be negated as it is negative and overflow,
1787     // producing an immediate that does not fit in the 32 bits available for
1788     // an immediate operand to sub. However, it still fits in 32 bits for the
1789     // add (since it is not negated) so we can return target-constant.
1790     if (CNVal == INT32_MIN)
1791       return CurDAG->getTargetConstant(CNVal, dl, NVT);
1792     // For atomic-load-add, we could do some optimizations.
1793     if (Op == ADD) {
1794       // Translate to INC/DEC if ADD by 1 or -1.
1795       if (((CNVal == 1) || (CNVal == -1)) && !Subtarget->slowIncDec()) {
1796         Op = (CNVal == 1) ? INC : DEC;
1797         // No more constant operand after being translated into INC/DEC.
1798         return SDValue();
1799       }
1800       // Translate to SUB if ADD by negative value.
1801       if (CNVal < 0) {
1802         Op = SUB;
1803         CNVal = -CNVal;
1804       }
1805     }
1806     return CurDAG->getTargetConstant(CNVal, dl, NVT);
1807   }
1808
1809   // If the value operand is single-used, try to optimize it.
1810   if (Op == ADD && Val.hasOneUse()) {
1811     // Translate (atomic-load-add ptr (sub 0 x)) back to (lock-sub x).
1812     if (Val.getOpcode() == ISD::SUB && X86::isZeroNode(Val.getOperand(0))) {
1813       Op = SUB;
1814       return Val.getOperand(1);
1815     }
1816     // A special case for i16, which needs truncating as, in most cases, it's
1817     // promoted to i32. We will translate
1818     // (atomic-load-add (truncate (sub 0 x))) to (lock-sub (EXTRACT_SUBREG x))
1819     if (Val.getOpcode() == ISD::TRUNCATE && NVT == MVT::i16 &&
1820         Val.getOperand(0).getOpcode() == ISD::SUB &&
1821         X86::isZeroNode(Val.getOperand(0).getOperand(0))) {
1822       Op = SUB;
1823       Val = Val.getOperand(0);
1824       return CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl, NVT,
1825                                             Val.getOperand(1));
1826     }
1827   }
1828
1829   return Val;
1830 }
1831
1832 SDNode *X86DAGToDAGISel::SelectAtomicLoadArith(SDNode *Node, MVT NVT) {
1833   if (Node->hasAnyUseOfValue(0))
1834     return nullptr;
1835
1836   SDLoc dl(Node);
1837
1838   // Optimize common patterns for __sync_or_and_fetch and similar arith
1839   // operations where the result is not used. This allows us to use the "lock"
1840   // version of the arithmetic instruction.
1841   SDValue Chain = Node->getOperand(0);
1842   SDValue Ptr = Node->getOperand(1);
1843   SDValue Val = Node->getOperand(2);
1844   SDValue Base, Scale, Index, Disp, Segment;
1845   if (!SelectAddr(Node, Ptr, Base, Scale, Index, Disp, Segment))
1846     return nullptr;
1847
1848   // Which index into the table.
1849   enum AtomicOpc Op;
1850   switch (Node->getOpcode()) {
1851     default:
1852       return nullptr;
1853     case ISD::ATOMIC_LOAD_OR:
1854       Op = OR;
1855       break;
1856     case ISD::ATOMIC_LOAD_AND:
1857       Op = AND;
1858       break;
1859     case ISD::ATOMIC_LOAD_XOR:
1860       Op = XOR;
1861       break;
1862     case ISD::ATOMIC_LOAD_ADD:
1863       Op = ADD;
1864       break;
1865   }
1866
1867   Val = getAtomicLoadArithTargetConstant(CurDAG, dl, Op, NVT, Val, Subtarget);
1868   bool isUnOp = !Val.getNode();
1869   bool isCN = Val.getNode() && (Val.getOpcode() == ISD::TargetConstant);
1870
1871   unsigned Opc = 0;
1872   switch (NVT.SimpleTy) {
1873     default: return nullptr;
1874     case MVT::i8:
1875       if (isCN)
1876         Opc = AtomicOpcTbl[Op][ConstantI8];
1877       else
1878         Opc = AtomicOpcTbl[Op][I8];
1879       break;
1880     case MVT::i16:
1881       if (isCN) {
1882         if (immSext8(Val.getNode()))
1883           Opc = AtomicOpcTbl[Op][SextConstantI16];
1884         else
1885           Opc = AtomicOpcTbl[Op][ConstantI16];
1886       } else
1887         Opc = AtomicOpcTbl[Op][I16];
1888       break;
1889     case MVT::i32:
1890       if (isCN) {
1891         if (immSext8(Val.getNode()))
1892           Opc = AtomicOpcTbl[Op][SextConstantI32];
1893         else
1894           Opc = AtomicOpcTbl[Op][ConstantI32];
1895       } else
1896         Opc = AtomicOpcTbl[Op][I32];
1897       break;
1898     case MVT::i64:
1899       if (isCN) {
1900         if (immSext8(Val.getNode()))
1901           Opc = AtomicOpcTbl[Op][SextConstantI64];
1902         else if (i64immSExt32(Val.getNode()))
1903           Opc = AtomicOpcTbl[Op][ConstantI64];
1904         else
1905           llvm_unreachable("True 64 bits constant in SelectAtomicLoadArith");
1906       } else
1907         Opc = AtomicOpcTbl[Op][I64];
1908       break;
1909   }
1910
1911   assert(Opc != 0 && "Invalid arith lock transform!");
1912
1913   // Building the new node.
1914   SDValue Ret;
1915   if (isUnOp) {
1916     SDValue Ops[] = { Base, Scale, Index, Disp, Segment, Chain };
1917     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1918   } else {
1919     SDValue Ops[] = { Base, Scale, Index, Disp, Segment, Val, Chain };
1920     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1921   }
1922
1923   // Copying the MachineMemOperand.
1924   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1925   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1926   cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1927
1928   // We need to have two outputs as that is what the original instruction had.
1929   // So we add a dummy, undefined output. This is safe as we checked first
1930   // that no-one uses our output anyway.
1931   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1932                                                  dl, NVT), 0);
1933   SDValue RetVals[] = { Undef, Ret };
1934   return CurDAG->getMergeValues(RetVals, dl).getNode();
1935 }
1936
1937 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1938 /// any uses which require the SF or OF bits to be accurate.
1939 static bool HasNoSignedComparisonUses(SDNode *N) {
1940   // Examine each user of the node.
1941   for (SDNode::use_iterator UI = N->use_begin(),
1942          UE = N->use_end(); UI != UE; ++UI) {
1943     // Only examine CopyToReg uses.
1944     if (UI->getOpcode() != ISD::CopyToReg)
1945       return false;
1946     // Only examine CopyToReg uses that copy to EFLAGS.
1947     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1948           X86::EFLAGS)
1949       return false;
1950     // Examine each user of the CopyToReg use.
1951     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1952            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1953       // Only examine the Flag result.
1954       if (FlagUI.getUse().getResNo() != 1) continue;
1955       // Anything unusual: assume conservatively.
1956       if (!FlagUI->isMachineOpcode()) return false;
1957       // Examine the opcode of the user.
1958       switch (FlagUI->getMachineOpcode()) {
1959       // These comparisons don't treat the most significant bit specially.
1960       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1961       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1962       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1963       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1964       case X86::JA_1: case X86::JAE_1: case X86::JB_1: case X86::JBE_1:
1965       case X86::JE_1: case X86::JNE_1: case X86::JP_1: case X86::JNP_1:
1966       case X86::CMOVA16rr: case X86::CMOVA16rm:
1967       case X86::CMOVA32rr: case X86::CMOVA32rm:
1968       case X86::CMOVA64rr: case X86::CMOVA64rm:
1969       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1970       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1971       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1972       case X86::CMOVB16rr: case X86::CMOVB16rm:
1973       case X86::CMOVB32rr: case X86::CMOVB32rm:
1974       case X86::CMOVB64rr: case X86::CMOVB64rm:
1975       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1976       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1977       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1978       case X86::CMOVE16rr: case X86::CMOVE16rm:
1979       case X86::CMOVE32rr: case X86::CMOVE32rm:
1980       case X86::CMOVE64rr: case X86::CMOVE64rm:
1981       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1982       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1983       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1984       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1985       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1986       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1987       case X86::CMOVP16rr: case X86::CMOVP16rm:
1988       case X86::CMOVP32rr: case X86::CMOVP32rm:
1989       case X86::CMOVP64rr: case X86::CMOVP64rm:
1990         continue;
1991       // Anything else: assume conservatively.
1992       default: return false;
1993       }
1994     }
1995   }
1996   return true;
1997 }
1998
1999 /// isLoadIncOrDecStore - Check whether or not the chain ending in StoreNode
2000 /// is suitable for doing the {load; increment or decrement; store} to modify
2001 /// transformation.
2002 static bool isLoadIncOrDecStore(StoreSDNode *StoreNode, unsigned Opc,
2003                                 SDValue StoredVal, SelectionDAG *CurDAG,
2004                                 LoadSDNode* &LoadNode, SDValue &InputChain) {
2005
2006   // is the value stored the result of a DEC or INC?
2007   if (!(Opc == X86ISD::DEC || Opc == X86ISD::INC)) return false;
2008
2009   // is the stored value result 0 of the load?
2010   if (StoredVal.getResNo() != 0) return false;
2011
2012   // are there other uses of the loaded value than the inc or dec?
2013   if (!StoredVal.getNode()->hasNUsesOfValue(1, 0)) return false;
2014
2015   // is the store non-extending and non-indexed?
2016   if (!ISD::isNormalStore(StoreNode) || StoreNode->isNonTemporal())
2017     return false;
2018
2019   SDValue Load = StoredVal->getOperand(0);
2020   // Is the stored value a non-extending and non-indexed load?
2021   if (!ISD::isNormalLoad(Load.getNode())) return false;
2022
2023   // Return LoadNode by reference.
2024   LoadNode = cast<LoadSDNode>(Load);
2025   // is the size of the value one that we can handle? (i.e. 64, 32, 16, or 8)
2026   EVT LdVT = LoadNode->getMemoryVT();
2027   if (LdVT != MVT::i64 && LdVT != MVT::i32 && LdVT != MVT::i16 &&
2028       LdVT != MVT::i8)
2029     return false;
2030
2031   // Is store the only read of the loaded value?
2032   if (!Load.hasOneUse())
2033     return false;
2034
2035   // Is the address of the store the same as the load?
2036   if (LoadNode->getBasePtr() != StoreNode->getBasePtr() ||
2037       LoadNode->getOffset() != StoreNode->getOffset())
2038     return false;
2039
2040   // Check if the chain is produced by the load or is a TokenFactor with
2041   // the load output chain as an operand. Return InputChain by reference.
2042   SDValue Chain = StoreNode->getChain();
2043
2044   bool ChainCheck = false;
2045   if (Chain == Load.getValue(1)) {
2046     ChainCheck = true;
2047     InputChain = LoadNode->getChain();
2048   } else if (Chain.getOpcode() == ISD::TokenFactor) {
2049     SmallVector<SDValue, 4> ChainOps;
2050     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i) {
2051       SDValue Op = Chain.getOperand(i);
2052       if (Op == Load.getValue(1)) {
2053         ChainCheck = true;
2054         continue;
2055       }
2056
2057       // Make sure using Op as part of the chain would not cause a cycle here.
2058       // In theory, we could check whether the chain node is a predecessor of
2059       // the load. But that can be very expensive. Instead visit the uses and
2060       // make sure they all have smaller node id than the load.
2061       int LoadId = LoadNode->getNodeId();
2062       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
2063              UE = UI->use_end(); UI != UE; ++UI) {
2064         if (UI.getUse().getResNo() != 0)
2065           continue;
2066         if (UI->getNodeId() > LoadId)
2067           return false;
2068       }
2069
2070       ChainOps.push_back(Op);
2071     }
2072
2073     if (ChainCheck)
2074       // Make a new TokenFactor with all the other input chains except
2075       // for the load.
2076       InputChain = CurDAG->getNode(ISD::TokenFactor, SDLoc(Chain),
2077                                    MVT::Other, ChainOps);
2078   }
2079   if (!ChainCheck)
2080     return false;
2081
2082   return true;
2083 }
2084
2085 /// getFusedLdStOpcode - Get the appropriate X86 opcode for an in memory
2086 /// increment or decrement. Opc should be X86ISD::DEC or X86ISD::INC.
2087 static unsigned getFusedLdStOpcode(EVT &LdVT, unsigned Opc) {
2088   if (Opc == X86ISD::DEC) {
2089     if (LdVT == MVT::i64) return X86::DEC64m;
2090     if (LdVT == MVT::i32) return X86::DEC32m;
2091     if (LdVT == MVT::i16) return X86::DEC16m;
2092     if (LdVT == MVT::i8)  return X86::DEC8m;
2093   } else {
2094     assert(Opc == X86ISD::INC && "unrecognized opcode");
2095     if (LdVT == MVT::i64) return X86::INC64m;
2096     if (LdVT == MVT::i32) return X86::INC32m;
2097     if (LdVT == MVT::i16) return X86::INC16m;
2098     if (LdVT == MVT::i8)  return X86::INC8m;
2099   }
2100   llvm_unreachable("unrecognized size for LdVT");
2101 }
2102
2103 /// SelectGather - Customized ISel for GATHER operations.
2104 ///
2105 SDNode *X86DAGToDAGISel::SelectGather(SDNode *Node, unsigned Opc) {
2106   // Operands of Gather: VSrc, Base, VIdx, VMask, Scale
2107   SDValue Chain = Node->getOperand(0);
2108   SDValue VSrc = Node->getOperand(2);
2109   SDValue Base = Node->getOperand(3);
2110   SDValue VIdx = Node->getOperand(4);
2111   SDValue VMask = Node->getOperand(5);
2112   ConstantSDNode *Scale = dyn_cast<ConstantSDNode>(Node->getOperand(6));
2113   if (!Scale)
2114     return nullptr;
2115
2116   SDVTList VTs = CurDAG->getVTList(VSrc.getValueType(), VSrc.getValueType(),
2117                                    MVT::Other);
2118
2119   SDLoc DL(Node);
2120
2121   // Memory Operands: Base, Scale, Index, Disp, Segment
2122   SDValue Disp = CurDAG->getTargetConstant(0, DL, MVT::i32);
2123   SDValue Segment = CurDAG->getRegister(0, MVT::i32);
2124   const SDValue Ops[] = { VSrc, Base, getI8Imm(Scale->getSExtValue(), DL), VIdx,
2125                           Disp, Segment, VMask, Chain};
2126   SDNode *ResNode = CurDAG->getMachineNode(Opc, DL, VTs, Ops);
2127   // Node has 2 outputs: VDst and MVT::Other.
2128   // ResNode has 3 outputs: VDst, VMask_wb, and MVT::Other.
2129   // We replace VDst of Node with VDst of ResNode, and Other of Node with Other
2130   // of ResNode.
2131   ReplaceUses(SDValue(Node, 0), SDValue(ResNode, 0));
2132   ReplaceUses(SDValue(Node, 1), SDValue(ResNode, 2));
2133   return ResNode;
2134 }
2135
2136 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
2137   MVT NVT = Node->getSimpleValueType(0);
2138   unsigned Opc, MOpc;
2139   unsigned Opcode = Node->getOpcode();
2140   SDLoc dl(Node);
2141
2142   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
2143
2144   if (Node->isMachineOpcode()) {
2145     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
2146     Node->setNodeId(-1);
2147     return nullptr;   // Already selected.
2148   }
2149
2150   switch (Opcode) {
2151   default: break;
2152   case ISD::INTRINSIC_W_CHAIN: {
2153     unsigned IntNo = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
2154     switch (IntNo) {
2155     default: break;
2156     case Intrinsic::x86_avx2_gather_d_pd:
2157     case Intrinsic::x86_avx2_gather_d_pd_256:
2158     case Intrinsic::x86_avx2_gather_q_pd:
2159     case Intrinsic::x86_avx2_gather_q_pd_256:
2160     case Intrinsic::x86_avx2_gather_d_ps:
2161     case Intrinsic::x86_avx2_gather_d_ps_256:
2162     case Intrinsic::x86_avx2_gather_q_ps:
2163     case Intrinsic::x86_avx2_gather_q_ps_256:
2164     case Intrinsic::x86_avx2_gather_d_q:
2165     case Intrinsic::x86_avx2_gather_d_q_256:
2166     case Intrinsic::x86_avx2_gather_q_q:
2167     case Intrinsic::x86_avx2_gather_q_q_256:
2168     case Intrinsic::x86_avx2_gather_d_d:
2169     case Intrinsic::x86_avx2_gather_d_d_256:
2170     case Intrinsic::x86_avx2_gather_q_d:
2171     case Intrinsic::x86_avx2_gather_q_d_256: {
2172       if (!Subtarget->hasAVX2())
2173         break;
2174       unsigned Opc;
2175       switch (IntNo) {
2176       default: llvm_unreachable("Impossible intrinsic");
2177       case Intrinsic::x86_avx2_gather_d_pd:     Opc = X86::VGATHERDPDrm;  break;
2178       case Intrinsic::x86_avx2_gather_d_pd_256: Opc = X86::VGATHERDPDYrm; break;
2179       case Intrinsic::x86_avx2_gather_q_pd:     Opc = X86::VGATHERQPDrm;  break;
2180       case Intrinsic::x86_avx2_gather_q_pd_256: Opc = X86::VGATHERQPDYrm; break;
2181       case Intrinsic::x86_avx2_gather_d_ps:     Opc = X86::VGATHERDPSrm;  break;
2182       case Intrinsic::x86_avx2_gather_d_ps_256: Opc = X86::VGATHERDPSYrm; break;
2183       case Intrinsic::x86_avx2_gather_q_ps:     Opc = X86::VGATHERQPSrm;  break;
2184       case Intrinsic::x86_avx2_gather_q_ps_256: Opc = X86::VGATHERQPSYrm; break;
2185       case Intrinsic::x86_avx2_gather_d_q:      Opc = X86::VPGATHERDQrm;  break;
2186       case Intrinsic::x86_avx2_gather_d_q_256:  Opc = X86::VPGATHERDQYrm; break;
2187       case Intrinsic::x86_avx2_gather_q_q:      Opc = X86::VPGATHERQQrm;  break;
2188       case Intrinsic::x86_avx2_gather_q_q_256:  Opc = X86::VPGATHERQQYrm; break;
2189       case Intrinsic::x86_avx2_gather_d_d:      Opc = X86::VPGATHERDDrm;  break;
2190       case Intrinsic::x86_avx2_gather_d_d_256:  Opc = X86::VPGATHERDDYrm; break;
2191       case Intrinsic::x86_avx2_gather_q_d:      Opc = X86::VPGATHERQDrm;  break;
2192       case Intrinsic::x86_avx2_gather_q_d_256:  Opc = X86::VPGATHERQDYrm; break;
2193       }
2194       SDNode *RetVal = SelectGather(Node, Opc);
2195       if (RetVal)
2196         // We already called ReplaceUses inside SelectGather.
2197         return nullptr;
2198       break;
2199     }
2200     }
2201     break;
2202   }
2203   case X86ISD::GlobalBaseReg:
2204     return getGlobalBaseReg();
2205
2206   case X86ISD::SHRUNKBLEND: {
2207     // SHRUNKBLEND selects like a regular VSELECT.
2208     SDValue VSelect = CurDAG->getNode(
2209         ISD::VSELECT, SDLoc(Node), Node->getValueType(0), Node->getOperand(0),
2210         Node->getOperand(1), Node->getOperand(2));
2211     ReplaceUses(SDValue(Node, 0), VSelect);
2212     SelectCode(VSelect.getNode());
2213     // We already called ReplaceUses.
2214     return nullptr;
2215   }
2216
2217   case ISD::ATOMIC_LOAD_XOR:
2218   case ISD::ATOMIC_LOAD_AND:
2219   case ISD::ATOMIC_LOAD_OR:
2220   case ISD::ATOMIC_LOAD_ADD: {
2221     SDNode *RetVal = SelectAtomicLoadArith(Node, NVT);
2222     if (RetVal)
2223       return RetVal;
2224     break;
2225   }
2226   case ISD::AND:
2227   case ISD::OR:
2228   case ISD::XOR: {
2229     // For operations of the form (x << C1) op C2, check if we can use a smaller
2230     // encoding for C2 by transforming it into (x op (C2>>C1)) << C1.
2231     SDValue N0 = Node->getOperand(0);
2232     SDValue N1 = Node->getOperand(1);
2233
2234     if (N0->getOpcode() != ISD::SHL || !N0->hasOneUse())
2235       break;
2236
2237     // i8 is unshrinkable, i16 should be promoted to i32.
2238     if (NVT != MVT::i32 && NVT != MVT::i64)
2239       break;
2240
2241     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N1);
2242     ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(N0->getOperand(1));
2243     if (!Cst || !ShlCst)
2244       break;
2245
2246     int64_t Val = Cst->getSExtValue();
2247     uint64_t ShlVal = ShlCst->getZExtValue();
2248
2249     // Make sure that we don't change the operation by removing bits.
2250     // This only matters for OR and XOR, AND is unaffected.
2251     uint64_t RemovedBitsMask = (1ULL << ShlVal) - 1;
2252     if (Opcode != ISD::AND && (Val & RemovedBitsMask) != 0)
2253       break;
2254
2255     unsigned ShlOp, AddOp, Op;
2256     MVT CstVT = NVT;
2257
2258     // Check the minimum bitwidth for the new constant.
2259     // TODO: AND32ri is the same as AND64ri32 with zext imm.
2260     // TODO: MOV32ri+OR64r is cheaper than MOV64ri64+OR64rr
2261     // TODO: Using 16 and 8 bit operations is also possible for or32 & xor32.
2262     if (!isInt<8>(Val) && isInt<8>(Val >> ShlVal))
2263       CstVT = MVT::i8;
2264     else if (!isInt<32>(Val) && isInt<32>(Val >> ShlVal))
2265       CstVT = MVT::i32;
2266
2267     // Bail if there is no smaller encoding.
2268     if (NVT == CstVT)
2269       break;
2270
2271     switch (NVT.SimpleTy) {
2272     default: llvm_unreachable("Unsupported VT!");
2273     case MVT::i32:
2274       assert(CstVT == MVT::i8);
2275       ShlOp = X86::SHL32ri;
2276       AddOp = X86::ADD32rr;
2277
2278       switch (Opcode) {
2279       default: llvm_unreachable("Impossible opcode");
2280       case ISD::AND: Op = X86::AND32ri8; break;
2281       case ISD::OR:  Op =  X86::OR32ri8; break;
2282       case ISD::XOR: Op = X86::XOR32ri8; break;
2283       }
2284       break;
2285     case MVT::i64:
2286       assert(CstVT == MVT::i8 || CstVT == MVT::i32);
2287       ShlOp = X86::SHL64ri;
2288       AddOp = X86::ADD64rr;
2289
2290       switch (Opcode) {
2291       default: llvm_unreachable("Impossible opcode");
2292       case ISD::AND: Op = CstVT==MVT::i8? X86::AND64ri8 : X86::AND64ri32; break;
2293       case ISD::OR:  Op = CstVT==MVT::i8?  X86::OR64ri8 :  X86::OR64ri32; break;
2294       case ISD::XOR: Op = CstVT==MVT::i8? X86::XOR64ri8 : X86::XOR64ri32; break;
2295       }
2296       break;
2297     }
2298
2299     // Emit the smaller op and the shift.
2300     SDValue NewCst = CurDAG->getTargetConstant(Val >> ShlVal, dl, CstVT);
2301     SDNode *New = CurDAG->getMachineNode(Op, dl, NVT, N0->getOperand(0),NewCst);
2302     if (ShlVal == 1)
2303       return CurDAG->SelectNodeTo(Node, AddOp, NVT, SDValue(New, 0),
2304                                   SDValue(New, 0));
2305     return CurDAG->SelectNodeTo(Node, ShlOp, NVT, SDValue(New, 0),
2306                                 getI8Imm(ShlVal, dl));
2307   }
2308   case X86ISD::UMUL8:
2309   case X86ISD::SMUL8: {
2310     SDValue N0 = Node->getOperand(0);
2311     SDValue N1 = Node->getOperand(1);
2312
2313     Opc = (Opcode == X86ISD::SMUL8 ? X86::IMUL8r : X86::MUL8r);
2314
2315     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, X86::AL,
2316                                           N0, SDValue()).getValue(1);
2317
2318     SDVTList VTs = CurDAG->getVTList(NVT, MVT::i32);
2319     SDValue Ops[] = {N1, InFlag};
2320     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2321
2322     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2323     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2324     return nullptr;
2325   }
2326
2327   case X86ISD::UMUL: {
2328     SDValue N0 = Node->getOperand(0);
2329     SDValue N1 = Node->getOperand(1);
2330
2331     unsigned LoReg;
2332     switch (NVT.SimpleTy) {
2333     default: llvm_unreachable("Unsupported VT!");
2334     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
2335     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
2336     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
2337     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
2338     }
2339
2340     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2341                                           N0, SDValue()).getValue(1);
2342
2343     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
2344     SDValue Ops[] = {N1, InFlag};
2345     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2346
2347     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2348     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2349     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
2350     return nullptr;
2351   }
2352
2353   case ISD::SMUL_LOHI:
2354   case ISD::UMUL_LOHI: {
2355     SDValue N0 = Node->getOperand(0);
2356     SDValue N1 = Node->getOperand(1);
2357
2358     bool isSigned = Opcode == ISD::SMUL_LOHI;
2359     bool hasBMI2 = Subtarget->hasBMI2();
2360     if (!isSigned) {
2361       switch (NVT.SimpleTy) {
2362       default: llvm_unreachable("Unsupported VT!");
2363       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
2364       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
2365       case MVT::i32: Opc = hasBMI2 ? X86::MULX32rr : X86::MUL32r;
2366                      MOpc = hasBMI2 ? X86::MULX32rm : X86::MUL32m; break;
2367       case MVT::i64: Opc = hasBMI2 ? X86::MULX64rr : X86::MUL64r;
2368                      MOpc = hasBMI2 ? X86::MULX64rm : X86::MUL64m; break;
2369       }
2370     } else {
2371       switch (NVT.SimpleTy) {
2372       default: llvm_unreachable("Unsupported VT!");
2373       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
2374       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
2375       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
2376       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
2377       }
2378     }
2379
2380     unsigned SrcReg, LoReg, HiReg;
2381     switch (Opc) {
2382     default: llvm_unreachable("Unknown MUL opcode!");
2383     case X86::IMUL8r:
2384     case X86::MUL8r:
2385       SrcReg = LoReg = X86::AL; HiReg = X86::AH;
2386       break;
2387     case X86::IMUL16r:
2388     case X86::MUL16r:
2389       SrcReg = LoReg = X86::AX; HiReg = X86::DX;
2390       break;
2391     case X86::IMUL32r:
2392     case X86::MUL32r:
2393       SrcReg = LoReg = X86::EAX; HiReg = X86::EDX;
2394       break;
2395     case X86::IMUL64r:
2396     case X86::MUL64r:
2397       SrcReg = LoReg = X86::RAX; HiReg = X86::RDX;
2398       break;
2399     case X86::MULX32rr:
2400       SrcReg = X86::EDX; LoReg = HiReg = 0;
2401       break;
2402     case X86::MULX64rr:
2403       SrcReg = X86::RDX; LoReg = HiReg = 0;
2404       break;
2405     }
2406
2407     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2408     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2409     // Multiply is commmutative.
2410     if (!foldedLoad) {
2411       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2412       if (foldedLoad)
2413         std::swap(N0, N1);
2414     }
2415
2416     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, SrcReg,
2417                                           N0, SDValue()).getValue(1);
2418     SDValue ResHi, ResLo;
2419
2420     if (foldedLoad) {
2421       SDValue Chain;
2422       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2423                         InFlag };
2424       if (MOpc == X86::MULX32rm || MOpc == X86::MULX64rm) {
2425         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Other, MVT::Glue);
2426         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2427         ResHi = SDValue(CNode, 0);
2428         ResLo = SDValue(CNode, 1);
2429         Chain = SDValue(CNode, 2);
2430         InFlag = SDValue(CNode, 3);
2431       } else {
2432         SDVTList VTs = CurDAG->getVTList(MVT::Other, MVT::Glue);
2433         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2434         Chain = SDValue(CNode, 0);
2435         InFlag = SDValue(CNode, 1);
2436       }
2437
2438       // Update the chain.
2439       ReplaceUses(N1.getValue(1), Chain);
2440     } else {
2441       SDValue Ops[] = { N1, InFlag };
2442       if (Opc == X86::MULX32rr || Opc == X86::MULX64rr) {
2443         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Glue);
2444         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2445         ResHi = SDValue(CNode, 0);
2446         ResLo = SDValue(CNode, 1);
2447         InFlag = SDValue(CNode, 2);
2448       } else {
2449         SDVTList VTs = CurDAG->getVTList(MVT::Glue);
2450         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2451         InFlag = SDValue(CNode, 0);
2452       }
2453     }
2454
2455     // Prevent use of AH in a REX instruction by referencing AX instead.
2456     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2457         !SDValue(Node, 1).use_empty()) {
2458       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2459                                               X86::AX, MVT::i16, InFlag);
2460       InFlag = Result.getValue(2);
2461       // Get the low part if needed. Don't use getCopyFromReg for aliasing
2462       // registers.
2463       if (!SDValue(Node, 0).use_empty())
2464         ReplaceUses(SDValue(Node, 1),
2465           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2466
2467       // Shift AX down 8 bits.
2468       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2469                                               Result,
2470                                      CurDAG->getTargetConstant(8, dl, MVT::i8)),
2471                        0);
2472       // Then truncate it down to i8.
2473       ReplaceUses(SDValue(Node, 1),
2474         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2475     }
2476     // Copy the low half of the result, if it is needed.
2477     if (!SDValue(Node, 0).use_empty()) {
2478       if (!ResLo.getNode()) {
2479         assert(LoReg && "Register for low half is not defined!");
2480         ResLo = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, LoReg, NVT,
2481                                        InFlag);
2482         InFlag = ResLo.getValue(2);
2483       }
2484       ReplaceUses(SDValue(Node, 0), ResLo);
2485       DEBUG(dbgs() << "=> "; ResLo.getNode()->dump(CurDAG); dbgs() << '\n');
2486     }
2487     // Copy the high half of the result, if it is needed.
2488     if (!SDValue(Node, 1).use_empty()) {
2489       if (!ResHi.getNode()) {
2490         assert(HiReg && "Register for high half is not defined!");
2491         ResHi = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, HiReg, NVT,
2492                                        InFlag);
2493         InFlag = ResHi.getValue(2);
2494       }
2495       ReplaceUses(SDValue(Node, 1), ResHi);
2496       DEBUG(dbgs() << "=> "; ResHi.getNode()->dump(CurDAG); dbgs() << '\n');
2497     }
2498
2499     return nullptr;
2500   }
2501
2502   case ISD::SDIVREM:
2503   case ISD::UDIVREM:
2504   case X86ISD::SDIVREM8_SEXT_HREG:
2505   case X86ISD::UDIVREM8_ZEXT_HREG: {
2506     SDValue N0 = Node->getOperand(0);
2507     SDValue N1 = Node->getOperand(1);
2508
2509     bool isSigned = (Opcode == ISD::SDIVREM ||
2510                      Opcode == X86ISD::SDIVREM8_SEXT_HREG);
2511     if (!isSigned) {
2512       switch (NVT.SimpleTy) {
2513       default: llvm_unreachable("Unsupported VT!");
2514       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
2515       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
2516       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
2517       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
2518       }
2519     } else {
2520       switch (NVT.SimpleTy) {
2521       default: llvm_unreachable("Unsupported VT!");
2522       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
2523       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
2524       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
2525       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
2526       }
2527     }
2528
2529     unsigned LoReg, HiReg, ClrReg;
2530     unsigned SExtOpcode;
2531     switch (NVT.SimpleTy) {
2532     default: llvm_unreachable("Unsupported VT!");
2533     case MVT::i8:
2534       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
2535       SExtOpcode = X86::CBW;
2536       break;
2537     case MVT::i16:
2538       LoReg = X86::AX;  HiReg = X86::DX;
2539       ClrReg = X86::DX;
2540       SExtOpcode = X86::CWD;
2541       break;
2542     case MVT::i32:
2543       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
2544       SExtOpcode = X86::CDQ;
2545       break;
2546     case MVT::i64:
2547       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
2548       SExtOpcode = X86::CQO;
2549       break;
2550     }
2551
2552     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2553     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2554     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
2555
2556     SDValue InFlag;
2557     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
2558       // Special case for div8, just use a move with zero extension to AX to
2559       // clear the upper 8 bits (AH).
2560       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
2561       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
2562         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
2563         Move =
2564           SDValue(CurDAG->getMachineNode(X86::MOVZX32rm8, dl, MVT::i32,
2565                                          MVT::Other, Ops), 0);
2566         Chain = Move.getValue(1);
2567         ReplaceUses(N0.getValue(1), Chain);
2568       } else {
2569         Move =
2570           SDValue(CurDAG->getMachineNode(X86::MOVZX32rr8, dl, MVT::i32, N0),0);
2571         Chain = CurDAG->getEntryNode();
2572       }
2573       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::EAX, Move, SDValue());
2574       InFlag = Chain.getValue(1);
2575     } else {
2576       InFlag =
2577         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2578                              LoReg, N0, SDValue()).getValue(1);
2579       if (isSigned && !signBitIsZero) {
2580         // Sign extend the low part into the high part.
2581         InFlag =
2582           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
2583       } else {
2584         // Zero out the high part, effectively zero extending the input.
2585         SDValue ClrNode = SDValue(CurDAG->getMachineNode(X86::MOV32r0, dl, NVT), 0);
2586         switch (NVT.SimpleTy) {
2587         case MVT::i16:
2588           ClrNode =
2589               SDValue(CurDAG->getMachineNode(
2590                           TargetOpcode::EXTRACT_SUBREG, dl, MVT::i16, ClrNode,
2591                           CurDAG->getTargetConstant(X86::sub_16bit, dl,
2592                                                     MVT::i32)),
2593                       0);
2594           break;
2595         case MVT::i32:
2596           break;
2597         case MVT::i64:
2598           ClrNode =
2599               SDValue(CurDAG->getMachineNode(
2600                           TargetOpcode::SUBREG_TO_REG, dl, MVT::i64,
2601                           CurDAG->getTargetConstant(0, dl, MVT::i64), ClrNode,
2602                           CurDAG->getTargetConstant(X86::sub_32bit, dl,
2603                                                     MVT::i32)),
2604                       0);
2605           break;
2606         default:
2607           llvm_unreachable("Unexpected division source");
2608         }
2609
2610         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
2611                                       ClrNode, InFlag).getValue(1);
2612       }
2613     }
2614
2615     if (foldedLoad) {
2616       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2617                         InFlag };
2618       SDNode *CNode =
2619         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops);
2620       InFlag = SDValue(CNode, 1);
2621       // Update the chain.
2622       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2623     } else {
2624       InFlag =
2625         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
2626     }
2627
2628     // Prevent use of AH in a REX instruction by explicitly copying it to
2629     // an ABCD_L register.
2630     //
2631     // The current assumption of the register allocator is that isel
2632     // won't generate explicit references to the GR8_ABCD_H registers. If
2633     // the allocator and/or the backend get enhanced to be more robust in
2634     // that regard, this can be, and should be, removed.
2635     if (HiReg == X86::AH && !SDValue(Node, 1).use_empty()) {
2636       SDValue AHCopy = CurDAG->getRegister(X86::AH, MVT::i8);
2637       unsigned AHExtOpcode =
2638           isSigned ? X86::MOVSX32_NOREXrr8 : X86::MOVZX32_NOREXrr8;
2639
2640       SDNode *RNode = CurDAG->getMachineNode(AHExtOpcode, dl, MVT::i32,
2641                                              MVT::Glue, AHCopy, InFlag);
2642       SDValue Result(RNode, 0);
2643       InFlag = SDValue(RNode, 1);
2644
2645       if (Opcode == X86ISD::UDIVREM8_ZEXT_HREG ||
2646           Opcode == X86ISD::SDIVREM8_SEXT_HREG) {
2647         if (Node->getValueType(1) == MVT::i64) {
2648           // It's not possible to directly movsx AH to a 64bit register, because
2649           // the latter needs the REX prefix, but the former can't have it.
2650           assert(Opcode != X86ISD::SDIVREM8_SEXT_HREG &&
2651                  "Unexpected i64 sext of h-register");
2652           Result =
2653               SDValue(CurDAG->getMachineNode(
2654                           TargetOpcode::SUBREG_TO_REG, dl, MVT::i64,
2655                           CurDAG->getTargetConstant(0, dl, MVT::i64), Result,
2656                           CurDAG->getTargetConstant(X86::sub_32bit, dl,
2657                                                     MVT::i32)),
2658                       0);
2659         }
2660       } else {
2661         Result =
2662             CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result);
2663       }
2664       ReplaceUses(SDValue(Node, 1), Result);
2665       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2666     }
2667     // Copy the division (low) result, if it is needed.
2668     if (!SDValue(Node, 0).use_empty()) {
2669       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2670                                                 LoReg, NVT, InFlag);
2671       InFlag = Result.getValue(2);
2672       ReplaceUses(SDValue(Node, 0), Result);
2673       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2674     }
2675     // Copy the remainder (high) result, if it is needed.
2676     if (!SDValue(Node, 1).use_empty()) {
2677       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2678                                               HiReg, NVT, InFlag);
2679       InFlag = Result.getValue(2);
2680       ReplaceUses(SDValue(Node, 1), Result);
2681       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2682     }
2683     return nullptr;
2684   }
2685
2686   case X86ISD::CMP:
2687   case X86ISD::SUB: {
2688     // Sometimes a SUB is used to perform comparison.
2689     if (Opcode == X86ISD::SUB && Node->hasAnyUseOfValue(0))
2690       // This node is not a CMP.
2691       break;
2692     SDValue N0 = Node->getOperand(0);
2693     SDValue N1 = Node->getOperand(1);
2694
2695     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
2696         HasNoSignedComparisonUses(Node))
2697       N0 = N0.getOperand(0);
2698
2699     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2700     // use a smaller encoding.
2701     // Look past the truncate if CMP is the only use of it.
2702     if ((N0.getNode()->getOpcode() == ISD::AND ||
2703          (N0.getResNo() == 0 && N0.getNode()->getOpcode() == X86ISD::AND)) &&
2704         N0.getNode()->hasOneUse() &&
2705         N0.getValueType() != MVT::i8 &&
2706         X86::isZeroNode(N1)) {
2707       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2708       if (!C) break;
2709
2710       // For example, convert "testl %eax, $8" to "testb %al, $8"
2711       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2712           (!(C->getZExtValue() & 0x80) ||
2713            HasNoSignedComparisonUses(Node))) {
2714         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), dl, MVT::i8);
2715         SDValue Reg = N0.getNode()->getOperand(0);
2716
2717         // On x86-32, only the ABCD registers have 8-bit subregisters.
2718         if (!Subtarget->is64Bit()) {
2719           const TargetRegisterClass *TRC;
2720           switch (N0.getSimpleValueType().SimpleTy) {
2721           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2722           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2723           default: llvm_unreachable("Unsupported TEST operand type!");
2724           }
2725           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), dl, MVT::i32);
2726           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2727                                                Reg.getValueType(), Reg, RC), 0);
2728         }
2729
2730         // Extract the l-register.
2731         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
2732                                                         MVT::i8, Reg);
2733
2734         // Emit a testb.
2735         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2736                                                  Subreg, Imm);
2737         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2738         // one, do not call ReplaceAllUsesWith.
2739         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2740                     SDValue(NewNode, 0));
2741         return nullptr;
2742       }
2743
2744       // For example, "testl %eax, $2048" to "testb %ah, $8".
2745       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2746           (!(C->getZExtValue() & 0x8000) ||
2747            HasNoSignedComparisonUses(Node))) {
2748         // Shift the immediate right by 8 bits.
2749         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2750                                                        dl, MVT::i8);
2751         SDValue Reg = N0.getNode()->getOperand(0);
2752
2753         // Put the value in an ABCD register.
2754         const TargetRegisterClass *TRC;
2755         switch (N0.getSimpleValueType().SimpleTy) {
2756         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2757         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2758         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2759         default: llvm_unreachable("Unsupported TEST operand type!");
2760         }
2761         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), dl, MVT::i32);
2762         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2763                                              Reg.getValueType(), Reg, RC), 0);
2764
2765         // Extract the h-register.
2766         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
2767                                                         MVT::i8, Reg);
2768
2769         // Emit a testb.  The EXTRACT_SUBREG becomes a COPY that can only
2770         // target GR8_NOREX registers, so make sure the register class is
2771         // forced.
2772         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri_NOREX, dl,
2773                                                  MVT::i32, Subreg, ShiftedImm);
2774         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2775         // one, do not call ReplaceAllUsesWith.
2776         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2777                     SDValue(NewNode, 0));
2778         return nullptr;
2779       }
2780
2781       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2782       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2783           N0.getValueType() != MVT::i16 &&
2784           (!(C->getZExtValue() & 0x8000) ||
2785            HasNoSignedComparisonUses(Node))) {
2786         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), dl,
2787                                                 MVT::i16);
2788         SDValue Reg = N0.getNode()->getOperand(0);
2789
2790         // Extract the 16-bit subregister.
2791         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
2792                                                         MVT::i16, Reg);
2793
2794         // Emit a testw.
2795         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32,
2796                                                  Subreg, Imm);
2797         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2798         // one, do not call ReplaceAllUsesWith.
2799         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2800                     SDValue(NewNode, 0));
2801         return nullptr;
2802       }
2803
2804       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2805       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2806           N0.getValueType() == MVT::i64 &&
2807           (!(C->getZExtValue() & 0x80000000) ||
2808            HasNoSignedComparisonUses(Node))) {
2809         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), dl,
2810                                                 MVT::i32);
2811         SDValue Reg = N0.getNode()->getOperand(0);
2812
2813         // Extract the 32-bit subregister.
2814         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
2815                                                         MVT::i32, Reg);
2816
2817         // Emit a testl.
2818         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32,
2819                                                  Subreg, Imm);
2820         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2821         // one, do not call ReplaceAllUsesWith.
2822         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2823                     SDValue(NewNode, 0));
2824         return nullptr;
2825       }
2826     }
2827     break;
2828   }
2829   case ISD::STORE: {
2830     // Change a chain of {load; incr or dec; store} of the same value into
2831     // a simple increment or decrement through memory of that value, if the
2832     // uses of the modified value and its address are suitable.
2833     // The DEC64m tablegen pattern is currently not able to match the case where
2834     // the EFLAGS on the original DEC are used. (This also applies to
2835     // {INC,DEC}X{64,32,16,8}.)
2836     // We'll need to improve tablegen to allow flags to be transferred from a
2837     // node in the pattern to the result node.  probably with a new keyword
2838     // for example, we have this
2839     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2840     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2841     //   (implicit EFLAGS)]>;
2842     // but maybe need something like this
2843     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2844     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2845     //   (transferrable EFLAGS)]>;
2846
2847     StoreSDNode *StoreNode = cast<StoreSDNode>(Node);
2848     SDValue StoredVal = StoreNode->getOperand(1);
2849     unsigned Opc = StoredVal->getOpcode();
2850
2851     LoadSDNode *LoadNode = nullptr;
2852     SDValue InputChain;
2853     if (!isLoadIncOrDecStore(StoreNode, Opc, StoredVal, CurDAG,
2854                              LoadNode, InputChain))
2855       break;
2856
2857     SDValue Base, Scale, Index, Disp, Segment;
2858     if (!SelectAddr(LoadNode, LoadNode->getBasePtr(),
2859                     Base, Scale, Index, Disp, Segment))
2860       break;
2861
2862     MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(2);
2863     MemOp[0] = StoreNode->getMemOperand();
2864     MemOp[1] = LoadNode->getMemOperand();
2865     const SDValue Ops[] = { Base, Scale, Index, Disp, Segment, InputChain };
2866     EVT LdVT = LoadNode->getMemoryVT();
2867     unsigned newOpc = getFusedLdStOpcode(LdVT, Opc);
2868     MachineSDNode *Result = CurDAG->getMachineNode(newOpc,
2869                                                    SDLoc(Node),
2870                                                    MVT::i32, MVT::Other, Ops);
2871     Result->setMemRefs(MemOp, MemOp + 2);
2872
2873     ReplaceUses(SDValue(StoreNode, 0), SDValue(Result, 1));
2874     ReplaceUses(SDValue(StoredVal.getNode(), 1), SDValue(Result, 0));
2875
2876     return Result;
2877   }
2878   }
2879
2880   SDNode *ResNode = SelectCode(Node);
2881
2882   DEBUG(dbgs() << "=> ";
2883         if (ResNode == nullptr || ResNode == Node)
2884           Node->dump(CurDAG);
2885         else
2886           ResNode->dump(CurDAG);
2887         dbgs() << '\n');
2888
2889   return ResNode;
2890 }
2891
2892 bool X86DAGToDAGISel::
2893 SelectInlineAsmMemoryOperand(const SDValue &Op, unsigned ConstraintID,
2894                              std::vector<SDValue> &OutOps) {
2895   SDValue Op0, Op1, Op2, Op3, Op4;
2896   switch (ConstraintID) {
2897   default:
2898     llvm_unreachable("Unexpected asm memory constraint");
2899   case InlineAsm::Constraint_i:
2900     // FIXME: It seems strange that 'i' is needed here since it's supposed to
2901     //        be an immediate and not a memory constraint.
2902     // Fallthrough.
2903   case InlineAsm::Constraint_o: // offsetable        ??
2904   case InlineAsm::Constraint_v: // not offsetable    ??
2905   case InlineAsm::Constraint_m: // memory
2906   case InlineAsm::Constraint_X:
2907     if (!SelectAddr(nullptr, Op, Op0, Op1, Op2, Op3, Op4))
2908       return true;
2909     break;
2910   }
2911
2912   OutOps.push_back(Op0);
2913   OutOps.push_back(Op1);
2914   OutOps.push_back(Op2);
2915   OutOps.push_back(Op3);
2916   OutOps.push_back(Op4);
2917   return false;
2918 }
2919
2920 /// createX86ISelDag - This pass converts a legalized DAG into a
2921 /// X86-specific DAG, ready for instruction scheduling.
2922 ///
2923 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2924                                      CodeGenOpt::Level OptLevel) {
2925   return new X86DAGToDAGISel(TM, OptLevel);
2926 }