lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86RegisterInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Instructions.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/IR/Type.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 #define DEBUG_TYPE "x86-isel"
  40
  41 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  42
  43 //===----------------------------------------------------------------------===//
  44 //                      Pattern Matcher Implementation
  45 //===----------------------------------------------------------------------===//
  46
  47 namespace {
  48   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  49   /// SDValue's instead of register numbers for the leaves of the matched
  50   /// tree.
  51   struct X86ISelAddressMode {
  52     enum {
  53       RegBase,
  54       FrameIndexBase
  55     } BaseType;
  56
  57     // This is really a union, discriminated by BaseType!
  58     SDValue Base_Reg;
  59     int Base_FrameIndex;
  60
  61     unsigned Scale;
  62     SDValue IndexReg;
  63     int32_t Disp;
  64     SDValue Segment;
  65     const GlobalValue *GV;
  66     const Constant *CP;
  67     const BlockAddress *BlockAddr;
  68     const char *ES;
  69     int JT;
  70     unsigned Align;    // CP alignment.
  71     unsigned char SymbolFlags;  // X86II::MO_*
  72
  73     X86ISelAddressMode()
  74       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  75         Segment(), GV(nullptr), CP(nullptr), BlockAddr(nullptr), ES(nullptr),
  76         JT(-1), Align(0), SymbolFlags(X86II::MO_NO_FLAG) {
  77     }
  78
  79     bool hasSymbolicDisplacement() const {
  80       return GV != nullptr || CP != nullptr || ES != nullptr ||
  81              JT != -1 || BlockAddr != nullptr;
  82     }
  83
  84     bool hasBaseOrIndexReg() const {
  85       return BaseType == FrameIndexBase ||
  86              IndexReg.getNode() != nullptr || Base_Reg.getNode() != nullptr;
  87     }
  88
  89     /// isRIPRelative - Return true if this addressing mode is already RIP
  90     /// relative.
  91     bool isRIPRelative() const {
  92       if (BaseType != RegBase) return false;
  93       if (RegisterSDNode *RegNode =
  94             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  95         return RegNode->getReg() == X86::RIP;
  96       return false;
  97     }
  98
  99     void setBaseReg(SDValue Reg) {
 100       BaseType = RegBase;
 101       Base_Reg = Reg;
 102     }
 103
 104 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 105     void dump() {
 106       dbgs() << "X86ISelAddressMode " << this << '\n';
 107       dbgs() << "Base_Reg ";
 108       if (Base_Reg.getNode())
 109         Base_Reg.getNode()->dump();
 110       else
 111         dbgs() << "nul";
 112       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 113              << " Scale" << Scale << '\n'
 114              << "IndexReg ";
 115       if (IndexReg.getNode())
 116         IndexReg.getNode()->dump();
 117       else
 118         dbgs() << "nul";
 119       dbgs() << " Disp " << Disp << '\n'
 120              << "GV ";
 121       if (GV)
 122         GV->dump();
 123       else
 124         dbgs() << "nul";
 125       dbgs() << " CP ";
 126       if (CP)
 127         CP->dump();
 128       else
 129         dbgs() << "nul";
 130       dbgs() << '\n'
 131              << "ES ";
 132       if (ES)
 133         dbgs() << ES;
 134       else
 135         dbgs() << "nul";
 136       dbgs() << " JT" << JT << " Align" << Align << '\n';
 137     }
 138 #endif
 139   };
 140 }
 141
 142 namespace {
 143   //===--------------------------------------------------------------------===//
 144   /// ISel - X86 specific code to select X86 machine instructions for
 145   /// SelectionDAG operations.
 146   ///
 147   class X86DAGToDAGISel final : public SelectionDAGISel {
 148     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 149     /// make the right decision when generating code for different targets.
 150     const X86Subtarget *Subtarget;
 151
 152     /// OptForSize - If true, selector should try to optimize for code size
 153     /// instead of performance.
 154     bool OptForSize;
 155
 156   public:
 157     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 158       : SelectionDAGISel(tm, OptLevel),
 159         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 160         OptForSize(false) {}
 161
 162     const char *getPassName() const override {
 163       return "X86 DAG->DAG Instruction Selection";
 164     }
 165
 166     bool runOnMachineFunction(MachineFunction &MF) override {
 167       // Reset the subtarget each time through.
 168       Subtarget = &TM.getSubtarget<X86Subtarget>();
 169       SelectionDAGISel::runOnMachineFunction(MF);
 170       return true;
 171     }
 172
 173     void EmitFunctionEntryCode() override;
 174
 175     bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const override;
 176
 177     void PreprocessISelDAG() override;
 178
 179     inline bool immSext8(SDNode *N) const {
 180       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 181     }
 182
 183     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 184     // sign extended field.
 185     inline bool i64immSExt32(SDNode *N) const {
 186       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 187       return (int64_t)v == (int32_t)v;
 188     }
 189
 190 // Include the pieces autogenerated from the target description.
 191 #include "X86GenDAGISel.inc"
 192
 193   private:
 194     SDNode *Select(SDNode *N) override;
 195     SDNode *SelectGather(SDNode *N, unsigned Opc);
 196     SDNode *SelectAtomicLoadArith(SDNode *Node, MVT NVT);
 197
 198     bool FoldOffsetIntoAddress(uint64_t Offset, X86ISelAddressMode &AM);
 199     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 200     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 201     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 202     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 203                                  unsigned Depth);
 204     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 205     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 206                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 207                     SDValue &Segment);
 208     bool SelectMOV64Imm32(SDValue N, SDValue &Imm);
 209     bool SelectLEAAddr(SDValue N, SDValue &Base,
 210                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 211                        SDValue &Segment);
 212     bool SelectLEA64_32Addr(SDValue N, SDValue &Base,
 213                             SDValue &Scale, SDValue &Index, SDValue &Disp,
 214                             SDValue &Segment);
 215     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 216                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 217                            SDValue &Segment);
 218     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 219                              SDValue &Base, SDValue &Scale,
 220                              SDValue &Index, SDValue &Disp,
 221                              SDValue &Segment,
 222                              SDValue &NodeWithChain);
 223
 224     bool TryFoldLoad(SDNode *P, SDValue N,
 225                      SDValue &Base, SDValue &Scale,
 226                      SDValue &Index, SDValue &Disp,
 227                      SDValue &Segment);
 228
 229     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 230     /// inline asm expressions.
 231     bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 232                                       char ConstraintCode,
 233                                       std::vector<SDValue> &OutOps) override;
 234
 235     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 236
 237     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 238                                    SDValue &Scale, SDValue &Index,
 239                                    SDValue &Disp, SDValue &Segment) {
 240       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 241         CurDAG->getTargetFrameIndex(AM.Base_FrameIndex,
 242                                     getTargetLowering()->getPointerTy()) :
 243         AM.Base_Reg;
 244       Scale = getI8Imm(AM.Scale);
 245       Index = AM.IndexReg;
 246       // These are 32-bit even in 64-bit mode since RIP relative offset
 247       // is 32-bit.
 248       if (AM.GV)
 249         Disp = CurDAG->getTargetGlobalAddress(AM.GV, SDLoc(),
 250                                               MVT::i32, AM.Disp,
 251                                               AM.SymbolFlags);
 252       else if (AM.CP)
 253         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 254                                              AM.Align, AM.Disp, AM.SymbolFlags);
 255       else if (AM.ES) {
 256         assert(!AM.Disp && "Non-zero displacement is ignored with ES.");
 257         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 258       } else if (AM.JT != -1) {
 259         assert(!AM.Disp && "Non-zero displacement is ignored with JT.");
 260         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 261       } else if (AM.BlockAddr)
 262         Disp = CurDAG->getTargetBlockAddress(AM.BlockAddr, MVT::i32, AM.Disp,
 263                                              AM.SymbolFlags);
 264       else
 265         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 266
 267       if (AM.Segment.getNode())
 268         Segment = AM.Segment;
 269       else
 270         Segment = CurDAG->getRegister(0, MVT::i32);
 271     }
 272
 273     /// getI8Imm - Return a target constant with the specified value, of type
 274     /// i8.
 275     inline SDValue getI8Imm(unsigned Imm) {
 276       return CurDAG->getTargetConstant(Imm, MVT::i8);
 277     }
 278
 279     /// getI32Imm - Return a target constant with the specified value, of type
 280     /// i32.
 281     inline SDValue getI32Imm(unsigned Imm) {
 282       return CurDAG->getTargetConstant(Imm, MVT::i32);
 283     }
 284
 285     /// getGlobalBaseReg - Return an SDNode that returns the value of
 286     /// the global base register. Output instructions required to
 287     /// initialize the global base register, if necessary.
 288     ///
 289     SDNode *getGlobalBaseReg();
 290
 291     /// getTargetMachine - Return a reference to the TargetMachine, casted
 292     /// to the target-specific type.
 293     const X86TargetMachine &getTargetMachine() const {
 294       return static_cast<const X86TargetMachine &>(TM);
 295     }
 296
 297     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 298     /// to the target-specific type.
 299     const X86InstrInfo *getInstrInfo() const {
 300       return getTargetMachine().getSubtargetImpl()->getInstrInfo();
 301     }
 302   };
 303 }
 304
 305
 306 bool
 307 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 308   if (OptLevel == CodeGenOpt::None) return false;
 309
 310   if (!N.hasOneUse())
 311     return false;
 312
 313   if (N.getOpcode() != ISD::LOAD)
 314     return true;
 315
 316   // If N is a load, do additional profitability checks.
 317   if (U == Root) {
 318     switch (U->getOpcode()) {
 319     default: break;
 320     case X86ISD::ADD:
 321     case X86ISD::SUB:
 322     case X86ISD::AND:
 323     case X86ISD::XOR:
 324     case X86ISD::OR:
 325     case ISD::ADD:
 326     case ISD::ADDC:
 327     case ISD::ADDE:
 328     case ISD::AND:
 329     case ISD::OR:
 330     case ISD::XOR: {
 331       SDValue Op1 = U->getOperand(1);
 332
 333       // If the other operand is a 8-bit immediate we should fold the immediate
 334       // instead. This reduces code size.
 335       // e.g.
 336       // movl 4(%esp), %eax
 337       // addl $4, %eax
 338       // vs.
 339       // movl $4, %eax
 340       // addl 4(%esp), %eax
 341       // The former is 2 bytes shorter. In case where the increment is 1, then
 342       // the saving can be 4 bytes (by using incl %eax).
 343       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 344         if (Imm->getAPIntValue().isSignedIntN(8))
 345           return false;
 346
 347       // If the other operand is a TLS address, we should fold it instead.
 348       // This produces
 349       // movl    %gs:0, %eax
 350       // leal    i@NTPOFF(%eax), %eax
 351       // instead of
 352       // movl    $i@NTPOFF, %eax
 353       // addl    %gs:0, %eax
 354       // if the block also has an access to a second TLS address this will save
 355       // a load.
 356       // FIXME: This is probably also true for non-TLS addresses.
 357       if (Op1.getOpcode() == X86ISD::Wrapper) {
 358         SDValue Val = Op1.getOperand(0);
 359         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 360           return false;
 361       }
 362     }
 363     }
 364   }
 365
 366   return true;
 367 }
 368
 369 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 370 /// load's chain operand and move load below the call's chain operand.
 371 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 372                                SDValue Call, SDValue OrigChain) {
 373   SmallVector<SDValue, 8> Ops;
 374   SDValue Chain = OrigChain.getOperand(0);
 375   if (Chain.getNode() == Load.getNode())
 376     Ops.push_back(Load.getOperand(0));
 377   else {
 378     assert(Chain.getOpcode() == ISD::TokenFactor &&
 379            "Unexpected chain operand");
 380     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 381       if (Chain.getOperand(i).getNode() == Load.getNode())
 382         Ops.push_back(Load.getOperand(0));
 383       else
 384         Ops.push_back(Chain.getOperand(i));
 385     SDValue NewChain =
 386       CurDAG->getNode(ISD::TokenFactor, SDLoc(Load), MVT::Other, Ops);
 387     Ops.clear();
 388     Ops.push_back(NewChain);
 389   }
 390   for (unsigned i = 1, e = OrigChain.getNumOperands(); i != e; ++i)
 391     Ops.push_back(OrigChain.getOperand(i));
 392   CurDAG->UpdateNodeOperands(OrigChain.getNode(), Ops);
 393   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 394                              Load.getOperand(1), Load.getOperand(2));
 395
 396   unsigned NumOps = Call.getNode()->getNumOperands();
 397   Ops.clear();
 398   Ops.push_back(SDValue(Load.getNode(), 1));
 399   for (unsigned i = 1, e = NumOps; i != e; ++i)
 400     Ops.push_back(Call.getOperand(i));
 401   CurDAG->UpdateNodeOperands(Call.getNode(), Ops);
 402 }
 403
 404 /// isCalleeLoad - Return true if call address is a load and it can be
 405 /// moved below CALLSEQ_START and the chains leading up to the call.
 406 /// Return the CALLSEQ_START by reference as a second output.
 407 /// In the case of a tail call, there isn't a callseq node between the call
 408 /// chain and the load.
 409 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 410   // The transformation is somewhat dangerous if the call's chain was glued to
 411   // the call. After MoveBelowOrigChain the load is moved between the call and
 412   // the chain, this can create a cycle if the load is not folded. So it is
 413   // *really* important that we are sure the load will be folded.
 414   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 415     return false;
 416   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 417   if (!LD ||
 418       LD->isVolatile() ||
 419       LD->getAddressingMode() != ISD::UNINDEXED ||
 420       LD->getExtensionType() != ISD::NON_EXTLOAD)
 421     return false;
 422
 423   // Now let's find the callseq_start.
 424   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 425     if (!Chain.hasOneUse())
 426       return false;
 427     Chain = Chain.getOperand(0);
 428   }
 429
 430   if (!Chain.getNumOperands())
 431     return false;
 432   // Since we are not checking for AA here, conservatively abort if the chain
 433   // writes to memory. It's not safe to move the callee (a load) across a store.
 434   if (isa<MemSDNode>(Chain.getNode()) &&
 435       cast<MemSDNode>(Chain.getNode())->writeMem())
 436     return false;
 437   if (Chain.getOperand(0).getNode() == Callee.getNode())
 438     return true;
 439   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 440       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 441       Callee.getValue(1).hasOneUse())
 442     return true;
 443   return false;
 444 }
 445
 446 void X86DAGToDAGISel::PreprocessISelDAG() {
 447   // OptForSize is used in pattern predicates that isel is matching.
 448   OptForSize = MF->getFunction()->getAttributes().
 449     hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize);
 450
 451   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 452        E = CurDAG->allnodes_end(); I != E; ) {
 453     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 454
 455     if (OptLevel != CodeGenOpt::None &&
 456         // Only does this when target favors doesn't favor register indirect
 457         // call.
 458         ((N->getOpcode() == X86ISD::CALL && !Subtarget->callRegIndirect()) ||
 459          (N->getOpcode() == X86ISD::TC_RETURN &&
 460           // Only does this if load can be folded into TC_RETURN.
 461           (Subtarget->is64Bit() ||
 462            getTargetMachine().getRelocationModel() != Reloc::PIC_)))) {
 463       /// Also try moving call address load from outside callseq_start to just
 464       /// before the call to allow it to be folded.
 465       ///
 466       ///     [Load chain]
 467       ///         ^
 468       ///         |
 469       ///       [Load]
 470       ///       ^    ^
 471       ///       |    |
 472       ///      /      \--
 473       ///     /          |
 474       ///[CALLSEQ_START] |
 475       ///     ^          |
 476       ///     |          |
 477       /// [LOAD/C2Reg]   |
 478       ///     |          |
 479       ///      \        /
 480       ///       \      /
 481       ///       [CALL]
 482       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 483       SDValue Chain = N->getOperand(0);
 484       SDValue Load  = N->getOperand(1);
 485       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 486         continue;
 487       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 488       ++NumLoadMoved;
 489       continue;
 490     }
 491
 492     // Lower fpround and fpextend nodes that target the FP stack to be store and
 493     // load to the stack.  This is a gross hack.  We would like to simply mark
 494     // these as being illegal, but when we do that, legalize produces these when
 495     // it expands calls, then expands these in the same legalize pass.  We would
 496     // like dag combine to be able to hack on these between the call expansion
 497     // and the node legalization.  As such this pass basically does "really
 498     // late" legalization of these inline with the X86 isel pass.
 499     // FIXME: This should only happen when not compiled with -O0.
 500     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 501       continue;
 502
 503     MVT SrcVT = N->getOperand(0).getSimpleValueType();
 504     MVT DstVT = N->getSimpleValueType(0);
 505
 506     // If any of the sources are vectors, no fp stack involved.
 507     if (SrcVT.isVector() || DstVT.isVector())
 508       continue;
 509
 510     // If the source and destination are SSE registers, then this is a legal
 511     // conversion that should not be lowered.
 512     const X86TargetLowering *X86Lowering =
 513         static_cast<const X86TargetLowering *>(getTargetLowering());
 514     bool SrcIsSSE = X86Lowering->isScalarFPTypeInSSEReg(SrcVT);
 515     bool DstIsSSE = X86Lowering->isScalarFPTypeInSSEReg(DstVT);
 516     if (SrcIsSSE && DstIsSSE)
 517       continue;
 518
 519     if (!SrcIsSSE && !DstIsSSE) {
 520       // If this is an FPStack extension, it is a noop.
 521       if (N->getOpcode() == ISD::FP_EXTEND)
 522         continue;
 523       // If this is a value-preserving FPStack truncation, it is a noop.
 524       if (N->getConstantOperandVal(1))
 525         continue;
 526     }
 527
 528     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 529     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 530     // operations.  Based on this, decide what we want to do.
 531     MVT MemVT;
 532     if (N->getOpcode() == ISD::FP_ROUND)
 533       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 534     else
 535       MemVT = SrcIsSSE ? SrcVT : DstVT;
 536
 537     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 538     SDLoc dl(N);
 539
 540     // FIXME: optimize the case where the src/dest is a load or store?
 541     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 542                                           N->getOperand(0),
 543                                           MemTmp, MachinePointerInfo(), MemVT,
 544                                           false, false, 0);
 545     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 546                                         MachinePointerInfo(),
 547                                         MemVT, false, false, false, 0);
 548
 549     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 550     // extload we created.  This will cause general havok on the dag because
 551     // anything below the conversion could be folded into other existing nodes.
 552     // To avoid invalidating 'I', back it up to the convert node.
 553     --I;
 554     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 555
 556     // Now that we did that, the node is dead.  Increment the iterator to the
 557     // next node to process, then delete N.
 558     ++I;
 559     CurDAG->DeleteNode(N);
 560   }
 561 }
 562
 563
 564 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 565 /// the main function.
 566 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 567                                              MachineFrameInfo *MFI) {
 568   const TargetInstrInfo *TII = TM.getSubtargetImpl()->getInstrInfo();
 569   if (Subtarget->isTargetCygMing()) {
 570     unsigned CallOp =
 571       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
 572     BuildMI(BB, DebugLoc(),
 573             TII->get(CallOp)).addExternalSymbol("__main");
 574   }
 575 }
 576
 577 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 578   // If this is main, emit special code for main.
 579   if (const Function *Fn = MF->getFunction())
 580     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 581       EmitSpecialCodeForMain(MF->begin(), MF->getFrameInfo());
 582 }
 583
 584 static bool isDispSafeForFrameIndex(int64_t Val) {
 585   // On 64-bit platforms, we can run into an issue where a frame index
 586   // includes a displacement that, when added to the explicit displacement,
 587   // will overflow the displacement field. Assuming that the frame index
 588   // displacement fits into a 31-bit integer  (which is only slightly more
 589   // aggressive than the current fundamental assumption that it fits into
 590   // a 32-bit integer), a 31-bit disp should always be safe.
 591   return isInt<31>(Val);
 592 }
 593
 594 bool X86DAGToDAGISel::FoldOffsetIntoAddress(uint64_t Offset,
 595                                             X86ISelAddressMode &AM) {
 596   int64_t Val = AM.Disp + Offset;
 597   CodeModel::Model M = TM.getCodeModel();
 598   if (Subtarget->is64Bit()) {
 599     if (!X86::isOffsetSuitableForCodeModel(Val, M,
 600                                            AM.hasSymbolicDisplacement()))
 601       return true;
 602     // In addition to the checks required for a register base, check that
 603     // we do not try to use an unsafe Disp with a frame index.
 604     if (AM.BaseType == X86ISelAddressMode::FrameIndexBase &&
 605         !isDispSafeForFrameIndex(Val))
 606       return true;
 607   }
 608   AM.Disp = Val;
 609   return false;
 610
 611 }
 612
 613 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 614   SDValue Address = N->getOperand(1);
 615
 616   // load gs:0 -> GS segment register.
 617   // load fs:0 -> FS segment register.
 618   //
 619   // This optimization is valid because the GNU TLS model defines that
 620   // gs:0 (or fs:0 on X86-64) contains its own address.
 621   // For more information see http://people.redhat.com/drepper/tls.pdf
 622   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 623     if (C->getSExtValue() == 0 && AM.Segment.getNode() == nullptr &&
 624         Subtarget->isTargetLinux())
 625       switch (N->getPointerInfo().getAddrSpace()) {
 626       case 256:
 627         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 628         return false;
 629       case 257:
 630         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 631         return false;
 632       }
 633
 634   return true;
 635 }
 636
 637 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 638 /// into an addressing mode.  These wrap things that will resolve down into a
 639 /// symbol reference.  If no match is possible, this returns true, otherwise it
 640 /// returns false.
 641 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 642   // If the addressing mode already has a symbol as the displacement, we can
 643   // never match another symbol.
 644   if (AM.hasSymbolicDisplacement())
 645     return true;
 646
 647   SDValue N0 = N.getOperand(0);
 648   CodeModel::Model M = TM.getCodeModel();
 649
 650   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 651   // folding because RIP is preferable to non-RIP accesses.
 652   if (Subtarget->is64Bit() && N.getOpcode() == X86ISD::WrapperRIP &&
 653       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 654       // they cannot be folded into immediate fields.
 655       // FIXME: This can be improved for kernel and other models?
 656       (M == CodeModel::Small || M == CodeModel::Kernel)) {
 657     // Base and index reg must be 0 in order to use %rip as base.
 658     if (AM.hasBaseOrIndexReg())
 659       return true;
 660     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 661       X86ISelAddressMode Backup = AM;
 662       AM.GV = G->getGlobal();
 663       AM.SymbolFlags = G->getTargetFlags();
 664       if (FoldOffsetIntoAddress(G->getOffset(), AM)) {
 665         AM = Backup;
 666         return true;
 667       }
 668     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 669       X86ISelAddressMode Backup = AM;
 670       AM.CP = CP->getConstVal();
 671       AM.Align = CP->getAlignment();
 672       AM.SymbolFlags = CP->getTargetFlags();
 673       if (FoldOffsetIntoAddress(CP->getOffset(), AM)) {
 674         AM = Backup;
 675         return true;
 676       }
 677     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 678       AM.ES = S->getSymbol();
 679       AM.SymbolFlags = S->getTargetFlags();
 680     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 681       AM.JT = J->getIndex();
 682       AM.SymbolFlags = J->getTargetFlags();
 683     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 684       X86ISelAddressMode Backup = AM;
 685       AM.BlockAddr = BA->getBlockAddress();
 686       AM.SymbolFlags = BA->getTargetFlags();
 687       if (FoldOffsetIntoAddress(BA->getOffset(), AM)) {
 688         AM = Backup;
 689         return true;
 690       }
 691     } else
 692       llvm_unreachable("Unhandled symbol reference node.");
 693
 694     if (N.getOpcode() == X86ISD::WrapperRIP)
 695       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 696     return false;
 697   }
 698
 699   // Handle the case when globals fit in our immediate field: This is true for
 700   // X86-32 always and X86-64 when in -mcmodel=small mode.  In 64-bit
 701   // mode, this only applies to a non-RIP-relative computation.
 702   if (!Subtarget->is64Bit() ||
 703       M == CodeModel::Small || M == CodeModel::Kernel) {
 704     assert(N.getOpcode() != X86ISD::WrapperRIP &&
 705            "RIP-relative addressing already handled");
 706     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 707       AM.GV = G->getGlobal();
 708       AM.Disp += G->getOffset();
 709       AM.SymbolFlags = G->getTargetFlags();
 710     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 711       AM.CP = CP->getConstVal();
 712       AM.Align = CP->getAlignment();
 713       AM.Disp += CP->getOffset();
 714       AM.SymbolFlags = CP->getTargetFlags();
 715     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 716       AM.ES = S->getSymbol();
 717       AM.SymbolFlags = S->getTargetFlags();
 718     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 719       AM.JT = J->getIndex();
 720       AM.SymbolFlags = J->getTargetFlags();
 721     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 722       AM.BlockAddr = BA->getBlockAddress();
 723       AM.Disp += BA->getOffset();
 724       AM.SymbolFlags = BA->getTargetFlags();
 725     } else
 726       llvm_unreachable("Unhandled symbol reference node.");
 727     return false;
 728   }
 729
 730   return true;
 731 }
 732
 733 /// MatchAddress - Add the specified node to the specified addressing mode,
 734 /// returning true if it cannot be done.  This just pattern matches for the
 735 /// addressing mode.
 736 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 737   if (MatchAddressRecursively(N, AM, 0))
 738     return true;
 739
 740   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 741   // a smaller encoding and avoids a scaled-index.
 742   if (AM.Scale == 2 &&
 743       AM.BaseType == X86ISelAddressMode::RegBase &&
 744       AM.Base_Reg.getNode() == nullptr) {
 745     AM.Base_Reg = AM.IndexReg;
 746     AM.Scale = 1;
 747   }
 748
 749   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 750   // because it has a smaller encoding.
 751   // TODO: Which other code models can use this?
 752   if (TM.getCodeModel() == CodeModel::Small &&
 753       Subtarget->is64Bit() &&
 754       AM.Scale == 1 &&
 755       AM.BaseType == X86ISelAddressMode::RegBase &&
 756       AM.Base_Reg.getNode() == nullptr &&
 757       AM.IndexReg.getNode() == nullptr &&
 758       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 759       AM.hasSymbolicDisplacement())
 760     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 761
 762   return false;
 763 }
 764
 765 // Insert a node into the DAG at least before the Pos node's position. This
 766 // will reposition the node as needed, and will assign it a node ID that is <=
 767 // the Pos node's ID. Note that this does *not* preserve the uniqueness of node
 768 // IDs! The selection DAG must no longer depend on their uniqueness when this
 769 // is used.
 770 static void InsertDAGNode(SelectionDAG &DAG, SDValue Pos, SDValue N) {
 771   if (N.getNode()->getNodeId() == -1 ||
 772       N.getNode()->getNodeId() > Pos.getNode()->getNodeId()) {
 773     DAG.RepositionNode(Pos.getNode(), N.getNode());
 774     N.getNode()->setNodeId(Pos.getNode()->getNodeId());
 775   }
 776 }
 777
 778 // Transform "(X >> (8-C1)) & C2" to "(X >> 8) & 0xff)" if safe. This
 779 // allows us to convert the shift and and into an h-register extract and
 780 // a scaled index. Returns false if the simplification is performed.
 781 static bool FoldMaskAndShiftToExtract(SelectionDAG &DAG, SDValue N,
 782                                       uint64_t Mask,
 783                                       SDValue Shift, SDValue X,
 784                                       X86ISelAddressMode &AM) {
 785   if (Shift.getOpcode() != ISD::SRL ||
 786       !isa<ConstantSDNode>(Shift.getOperand(1)) ||
 787       !Shift.hasOneUse())
 788     return true;
 789
 790   int ScaleLog = 8 - Shift.getConstantOperandVal(1);
 791   if (ScaleLog <= 0 || ScaleLog >= 4 ||
 792       Mask != (0xffu << ScaleLog))
 793     return true;
 794
 795   MVT VT = N.getSimpleValueType();
 796   SDLoc DL(N);
 797   SDValue Eight = DAG.getConstant(8, MVT::i8);
 798   SDValue NewMask = DAG.getConstant(0xff, VT);
 799   SDValue Srl = DAG.getNode(ISD::SRL, DL, VT, X, Eight);
 800   SDValue And = DAG.getNode(ISD::AND, DL, VT, Srl, NewMask);
 801   SDValue ShlCount = DAG.getConstant(ScaleLog, MVT::i8);
 802   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, And, ShlCount);
 803
 804   // Insert the new nodes into the topological ordering. We must do this in
 805   // a valid topological ordering as nothing is going to go back and re-sort
 806   // these nodes. We continually insert before 'N' in sequence as this is
 807   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 808   // hierarchy left to express.
 809   InsertDAGNode(DAG, N, Eight);
 810   InsertDAGNode(DAG, N, Srl);
 811   InsertDAGNode(DAG, N, NewMask);
 812   InsertDAGNode(DAG, N, And);
 813   InsertDAGNode(DAG, N, ShlCount);
 814   InsertDAGNode(DAG, N, Shl);
 815   DAG.ReplaceAllUsesWith(N, Shl);
 816   AM.IndexReg = And;
 817   AM.Scale = (1 << ScaleLog);
 818   return false;
 819 }
 820
 821 // Transforms "(X << C1) & C2" to "(X & (C2>>C1)) << C1" if safe and if this
 822 // allows us to fold the shift into this addressing mode. Returns false if the
 823 // transform succeeded.
 824 static bool FoldMaskedShiftToScaledMask(SelectionDAG &DAG, SDValue N,
 825                                         uint64_t Mask,
 826                                         SDValue Shift, SDValue X,
 827                                         X86ISelAddressMode &AM) {
 828   if (Shift.getOpcode() != ISD::SHL ||
 829       !isa<ConstantSDNode>(Shift.getOperand(1)))
 830     return true;
 831
 832   // Not likely to be profitable if either the AND or SHIFT node has more
 833   // than one use (unless all uses are for address computation). Besides,
 834   // isel mechanism requires their node ids to be reused.
 835   if (!N.hasOneUse() || !Shift.hasOneUse())
 836     return true;
 837
 838   // Verify that the shift amount is something we can fold.
 839   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 840   if (ShiftAmt != 1 && ShiftAmt != 2 && ShiftAmt != 3)
 841     return true;
 842
 843   MVT VT = N.getSimpleValueType();
 844   SDLoc DL(N);
 845   SDValue NewMask = DAG.getConstant(Mask >> ShiftAmt, VT);
 846   SDValue NewAnd = DAG.getNode(ISD::AND, DL, VT, X, NewMask);
 847   SDValue NewShift = DAG.getNode(ISD::SHL, DL, VT, NewAnd, Shift.getOperand(1));
 848
 849   // Insert the new nodes into the topological ordering. We must do this in
 850   // a valid topological ordering as nothing is going to go back and re-sort
 851   // these nodes. We continually insert before 'N' in sequence as this is
 852   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 853   // hierarchy left to express.
 854   InsertDAGNode(DAG, N, NewMask);
 855   InsertDAGNode(DAG, N, NewAnd);
 856   InsertDAGNode(DAG, N, NewShift);
 857   DAG.ReplaceAllUsesWith(N, NewShift);
 858
 859   AM.Scale = 1 << ShiftAmt;
 860   AM.IndexReg = NewAnd;
 861   return false;
 862 }
 863
 864 // Implement some heroics to detect shifts of masked values where the mask can
 865 // be replaced by extending the shift and undoing that in the addressing mode
 866 // scale. Patterns such as (shl (srl x, c1), c2) are canonicalized into (and
 867 // (srl x, SHIFT), MASK) by DAGCombines that don't know the shl can be done in
 868 // the addressing mode. This results in code such as:
 869 //
 870 //   int f(short *y, int *lookup_table) {
 871 //     ...
 872 //     return *y + lookup_table[*y >> 11];
 873 //   }
 874 //
 875 // Turning into:
 876 //   movzwl (%rdi), %eax
 877 //   movl %eax, %ecx
 878 //   shrl $11, %ecx
 879 //   addl (%rsi,%rcx,4), %eax
 880 //
 881 // Instead of:
 882 //   movzwl (%rdi), %eax
 883 //   movl %eax, %ecx
 884 //   shrl $9, %ecx
 885 //   andl $124, %rcx
 886 //   addl (%rsi,%rcx), %eax
 887 //
 888 // Note that this function assumes the mask is provided as a mask *after* the
 889 // value is shifted. The input chain may or may not match that, but computing
 890 // such a mask is trivial.
 891 static bool FoldMaskAndShiftToScale(SelectionDAG &DAG, SDValue N,
 892                                     uint64_t Mask,
 893                                     SDValue Shift, SDValue X,
 894                                     X86ISelAddressMode &AM) {
 895   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse() ||
 896       !isa<ConstantSDNode>(Shift.getOperand(1)))
 897     return true;
 898
 899   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 900   unsigned MaskLZ = countLeadingZeros(Mask);
 901   unsigned MaskTZ = countTrailingZeros(Mask);
 902
 903   // The amount of shift we're trying to fit into the addressing mode is taken
 904   // from the trailing zeros of the mask.
 905   unsigned AMShiftAmt = MaskTZ;
 906
 907   // There is nothing we can do here unless the mask is removing some bits.
 908   // Also, the addressing mode can only represent shifts of 1, 2, or 3 bits.
 909   if (AMShiftAmt <= 0 || AMShiftAmt > 3) return true;
 910
 911   // We also need to ensure that mask is a continuous run of bits.
 912   if (CountTrailingOnes_64(Mask >> MaskTZ) + MaskTZ + MaskLZ != 64) return true;
 913
 914   // Scale the leading zero count down based on the actual size of the value.
 915   // Also scale it down based on the size of the shift.
 916   MaskLZ -= (64 - X.getSimpleValueType().getSizeInBits()) + ShiftAmt;
 917
 918   // The final check is to ensure that any masked out high bits of X are
 919   // already known to be zero. Otherwise, the mask has a semantic impact
 920   // other than masking out a couple of low bits. Unfortunately, because of
 921   // the mask, zero extensions will be removed from operands in some cases.
 922   // This code works extra hard to look through extensions because we can
 923   // replace them with zero extensions cheaply if necessary.
 924   bool ReplacingAnyExtend = false;
 925   if (X.getOpcode() == ISD::ANY_EXTEND) {
 926     unsigned ExtendBits = X.getSimpleValueType().getSizeInBits() -
 927                           X.getOperand(0).getSimpleValueType().getSizeInBits();
 928     // Assume that we'll replace the any-extend with a zero-extend, and
 929     // narrow the search to the extended value.
 930     X = X.getOperand(0);
 931     MaskLZ = ExtendBits > MaskLZ ? 0 : MaskLZ - ExtendBits;
 932     ReplacingAnyExtend = true;
 933   }
 934   APInt MaskedHighBits =
 935     APInt::getHighBitsSet(X.getSimpleValueType().getSizeInBits(), MaskLZ);
 936   APInt KnownZero, KnownOne;
 937   DAG.computeKnownBits(X, KnownZero, KnownOne);
 938   if (MaskedHighBits != KnownZero) return true;
 939
 940   // We've identified a pattern that can be transformed into a single shift
 941   // and an addressing mode. Make it so.
 942   MVT VT = N.getSimpleValueType();
 943   if (ReplacingAnyExtend) {
 944     assert(X.getValueType() != VT);
 945     // We looked through an ANY_EXTEND node, insert a ZERO_EXTEND.
 946     SDValue NewX = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(X), VT, X);
 947     InsertDAGNode(DAG, N, NewX);
 948     X = NewX;
 949   }
 950   SDLoc DL(N);
 951   SDValue NewSRLAmt = DAG.getConstant(ShiftAmt + AMShiftAmt, MVT::i8);
 952   SDValue NewSRL = DAG.getNode(ISD::SRL, DL, VT, X, NewSRLAmt);
 953   SDValue NewSHLAmt = DAG.getConstant(AMShiftAmt, MVT::i8);
 954   SDValue NewSHL = DAG.getNode(ISD::SHL, DL, VT, NewSRL, NewSHLAmt);
 955
 956   // Insert the new nodes into the topological ordering. We must do this in
 957   // a valid topological ordering as nothing is going to go back and re-sort
 958   // these nodes. We continually insert before 'N' in sequence as this is
 959   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 960   // hierarchy left to express.
 961   InsertDAGNode(DAG, N, NewSRLAmt);
 962   InsertDAGNode(DAG, N, NewSRL);
 963   InsertDAGNode(DAG, N, NewSHLAmt);
 964   InsertDAGNode(DAG, N, NewSHL);
 965   DAG.ReplaceAllUsesWith(N, NewSHL);
 966
 967   AM.Scale = 1 << AMShiftAmt;
 968   AM.IndexReg = NewSRL;
 969   return false;
 970 }
 971
 972 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 973                                               unsigned Depth) {
 974   SDLoc dl(N);
 975   DEBUG({
 976       dbgs() << "MatchAddress: ";
 977       AM.dump();
 978     });
 979   // Limit recursion.
 980   if (Depth > 5)
 981     return MatchAddressBase(N, AM);
 982
 983   // If this is already a %rip relative address, we can only merge immediates
 984   // into it.  Instead of handling this in every case, we handle it here.
 985   // RIP relative addressing: %rip + 32-bit displacement!
 986   if (AM.isRIPRelative()) {
 987     // FIXME: JumpTable and ExternalSymbol address currently don't like
 988     // displacements.  It isn't very important, but this should be fixed for
 989     // consistency.
 990     if (!AM.ES && AM.JT != -1) return true;
 991
 992     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N))
 993       if (!FoldOffsetIntoAddress(Cst->getSExtValue(), AM))
 994         return false;
 995     return true;
 996   }
 997
 998   switch (N.getOpcode()) {
 999   default: break;
1000   case ISD::Constant: {
1001     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
1002     if (!FoldOffsetIntoAddress(Val, AM))
1003       return false;
1004     break;
1005   }
1006
1007   case X86ISD::Wrapper:
1008   case X86ISD::WrapperRIP:
1009     if (!MatchWrapper(N, AM))
1010       return false;
1011     break;
1012
1013   case ISD::LOAD:
1014     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
1015       return false;
1016     break;
1017
1018   case ISD::FrameIndex:
1019     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1020         AM.Base_Reg.getNode() == nullptr &&
1021         (!Subtarget->is64Bit() || isDispSafeForFrameIndex(AM.Disp))) {
1022       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
1023       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
1024       return false;
1025     }
1026     break;
1027
1028   case ISD::SHL:
1029     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1)
1030       break;
1031
1032     if (ConstantSDNode
1033           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
1034       unsigned Val = CN->getZExtValue();
1035       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
1036       // that the base operand remains free for further matching. If
1037       // the base doesn't end up getting used, a post-processing step
1038       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
1039       if (Val == 1 || Val == 2 || Val == 3) {
1040         AM.Scale = 1 << Val;
1041         SDValue ShVal = N.getNode()->getOperand(0);
1042
1043         // Okay, we know that we have a scale by now.  However, if the scaled
1044         // value is an add of something and a constant, we can fold the
1045         // constant into the disp field here.
1046         if (CurDAG->isBaseWithConstantOffset(ShVal)) {
1047           AM.IndexReg = ShVal.getNode()->getOperand(0);
1048           ConstantSDNode *AddVal =
1049             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
1050           uint64_t Disp = (uint64_t)AddVal->getSExtValue() << Val;
1051           if (!FoldOffsetIntoAddress(Disp, AM))
1052             return false;
1053         }
1054
1055         AM.IndexReg = ShVal;
1056         return false;
1057       }
1058     }
1059     break;
1060
1061   case ISD::SRL: {
1062     // Scale must not be used already.
1063     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1064
1065     SDValue And = N.getOperand(0);
1066     if (And.getOpcode() != ISD::AND) break;
1067     SDValue X = And.getOperand(0);
1068
1069     // We only handle up to 64-bit values here as those are what matter for
1070     // addressing mode optimizations.
1071     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1072
1073     // The mask used for the transform is expected to be post-shift, but we
1074     // found the shift first so just apply the shift to the mask before passing
1075     // it down.
1076     if (!isa<ConstantSDNode>(N.getOperand(1)) ||
1077         !isa<ConstantSDNode>(And.getOperand(1)))
1078       break;
1079     uint64_t Mask = And.getConstantOperandVal(1) >> N.getConstantOperandVal(1);
1080
1081     // Try to fold the mask and shift into the scale, and return false if we
1082     // succeed.
1083     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, N, X, AM))
1084       return false;
1085     break;
1086   }
1087
1088   case ISD::SMUL_LOHI:
1089   case ISD::UMUL_LOHI:
1090     // A mul_lohi where we need the low part can be folded as a plain multiply.
1091     if (N.getResNo() != 0) break;
1092     // FALL THROUGH
1093   case ISD::MUL:
1094   case X86ISD::MUL_IMM:
1095     // X*[3,5,9] -> X+X*[2,4,8]
1096     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1097         AM.Base_Reg.getNode() == nullptr &&
1098         AM.IndexReg.getNode() == nullptr) {
1099       if (ConstantSDNode
1100             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1101         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1102             CN->getZExtValue() == 9) {
1103           AM.Scale = unsigned(CN->getZExtValue())-1;
1104
1105           SDValue MulVal = N.getNode()->getOperand(0);
1106           SDValue Reg;
1107
1108           // Okay, we know that we have a scale by now.  However, if the scaled
1109           // value is an add of something and a constant, we can fold the
1110           // constant into the disp field here.
1111           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1112               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1113             Reg = MulVal.getNode()->getOperand(0);
1114             ConstantSDNode *AddVal =
1115               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1116             uint64_t Disp = AddVal->getSExtValue() * CN->getZExtValue();
1117             if (FoldOffsetIntoAddress(Disp, AM))
1118               Reg = N.getNode()->getOperand(0);
1119           } else {
1120             Reg = N.getNode()->getOperand(0);
1121           }
1122
1123           AM.IndexReg = AM.Base_Reg = Reg;
1124           return false;
1125         }
1126     }
1127     break;
1128
1129   case ISD::SUB: {
1130     // Given A-B, if A can be completely folded into the address and
1131     // the index field with the index field unused, use -B as the index.
1132     // This is a win if a has multiple parts that can be folded into
1133     // the address. Also, this saves a mov if the base register has
1134     // other uses, since it avoids a two-address sub instruction, however
1135     // it costs an additional mov if the index register has other uses.
1136
1137     // Add an artificial use to this node so that we can keep track of
1138     // it if it gets CSE'd with a different node.
1139     HandleSDNode Handle(N);
1140
1141     // Test if the LHS of the sub can be folded.
1142     X86ISelAddressMode Backup = AM;
1143     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1144       AM = Backup;
1145       break;
1146     }
1147     // Test if the index field is free for use.
1148     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1149       AM = Backup;
1150       break;
1151     }
1152
1153     int Cost = 0;
1154     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
1155     // If the RHS involves a register with multiple uses, this
1156     // transformation incurs an extra mov, due to the neg instruction
1157     // clobbering its operand.
1158     if (!RHS.getNode()->hasOneUse() ||
1159         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1160         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1161         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1162         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1163          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1164       ++Cost;
1165     // If the base is a register with multiple uses, this
1166     // transformation may save a mov.
1167     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1168          AM.Base_Reg.getNode() &&
1169          !AM.Base_Reg.getNode()->hasOneUse()) ||
1170         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1171       --Cost;
1172     // If the folded LHS was interesting, this transformation saves
1173     // address arithmetic.
1174     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1175         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1176         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1177       --Cost;
1178     // If it doesn't look like it may be an overall win, don't do it.
1179     if (Cost >= 0) {
1180       AM = Backup;
1181       break;
1182     }
1183
1184     // Ok, the transformation is legal and appears profitable. Go for it.
1185     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
1186     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1187     AM.IndexReg = Neg;
1188     AM.Scale = 1;
1189
1190     // Insert the new nodes into the topological ordering.
1191     InsertDAGNode(*CurDAG, N, Zero);
1192     InsertDAGNode(*CurDAG, N, Neg);
1193     return false;
1194   }
1195
1196   case ISD::ADD: {
1197     // Add an artificial use to this node so that we can keep track of
1198     // it if it gets CSE'd with a different node.
1199     HandleSDNode Handle(N);
1200
1201     X86ISelAddressMode Backup = AM;
1202     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1203         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
1204       return false;
1205     AM = Backup;
1206
1207     // Try again after commuting the operands.
1208     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
1209         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
1210       return false;
1211     AM = Backup;
1212
1213     // If we couldn't fold both operands into the address at the same time,
1214     // see if we can just put each operand into a register and fold at least
1215     // the add.
1216     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1217         !AM.Base_Reg.getNode() &&
1218         !AM.IndexReg.getNode()) {
1219       N = Handle.getValue();
1220       AM.Base_Reg = N.getOperand(0);
1221       AM.IndexReg = N.getOperand(1);
1222       AM.Scale = 1;
1223       return false;
1224     }
1225     N = Handle.getValue();
1226     break;
1227   }
1228
1229   case ISD::OR:
1230     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1231     if (CurDAG->isBaseWithConstantOffset(N)) {
1232       X86ISelAddressMode Backup = AM;
1233       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
1234
1235       // Start with the LHS as an addr mode.
1236       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1237           !FoldOffsetIntoAddress(CN->getSExtValue(), AM))
1238         return false;
1239       AM = Backup;
1240     }
1241     break;
1242
1243   case ISD::AND: {
1244     // Perform some heroic transforms on an and of a constant-count shift
1245     // with a constant to enable use of the scaled offset field.
1246
1247     // Scale must not be used already.
1248     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1249
1250     SDValue Shift = N.getOperand(0);
1251     if (Shift.getOpcode() != ISD::SRL && Shift.getOpcode() != ISD::SHL) break;
1252     SDValue X = Shift.getOperand(0);
1253
1254     // We only handle up to 64-bit values here as those are what matter for
1255     // addressing mode optimizations.
1256     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1257
1258     if (!isa<ConstantSDNode>(N.getOperand(1)))
1259       break;
1260     uint64_t Mask = N.getConstantOperandVal(1);
1261
1262     // Try to fold the mask and shift into an extract and scale.
1263     if (!FoldMaskAndShiftToExtract(*CurDAG, N, Mask, Shift, X, AM))
1264       return false;
1265
1266     // Try to fold the mask and shift directly into the scale.
1267     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, Shift, X, AM))
1268       return false;
1269
1270     // Try to swap the mask and shift to place shifts which can be done as
1271     // a scale on the outside of the mask.
1272     if (!FoldMaskedShiftToScaledMask(*CurDAG, N, Mask, Shift, X, AM))
1273       return false;
1274     break;
1275   }
1276   }
1277
1278   return MatchAddressBase(N, AM);
1279 }
1280
1281 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1282 /// specified addressing mode without any further recursion.
1283 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1284   // Is the base register already occupied?
1285   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1286     // If so, check to see if the scale index register is set.
1287     if (!AM.IndexReg.getNode()) {
1288       AM.IndexReg = N;
1289       AM.Scale = 1;
1290       return false;
1291     }
1292
1293     // Otherwise, we cannot select it.
1294     return true;
1295   }
1296
1297   // Default, generate it as a register.
1298   AM.BaseType = X86ISelAddressMode::RegBase;
1299   AM.Base_Reg = N;
1300   return false;
1301 }
1302
1303 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1304 /// It returns the operands which make up the maximal addressing mode it can
1305 /// match by reference.
1306 ///
1307 /// Parent is the parent node of the addr operand that is being matched.  It
1308 /// is always a load, store, atomic node, or null.  It is only null when
1309 /// checking memory operands for inline asm nodes.
1310 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1311                                  SDValue &Scale, SDValue &Index,
1312                                  SDValue &Disp, SDValue &Segment) {
1313   X86ISelAddressMode AM;
1314
1315   if (Parent &&
1316       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1317       // that are not a MemSDNode, and thus don't have proper addrspace info.
1318       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1319       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1320       Parent->getOpcode() != X86ISD::TLSCALL && // Fixme
1321       Parent->getOpcode() != X86ISD::EH_SJLJ_SETJMP && // setjmp
1322       Parent->getOpcode() != X86ISD::EH_SJLJ_LONGJMP) { // longjmp
1323     unsigned AddrSpace =
1324       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1325     // AddrSpace 256 -> GS, 257 -> FS.
1326     if (AddrSpace == 256)
1327       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1328     if (AddrSpace == 257)
1329       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1330   }
1331
1332   if (MatchAddress(N, AM))
1333     return false;
1334
1335   MVT VT = N.getSimpleValueType();
1336   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1337     if (!AM.Base_Reg.getNode())
1338       AM.Base_Reg = CurDAG->getRegister(0, VT);
1339   }
1340
1341   if (!AM.IndexReg.getNode())
1342     AM.IndexReg = CurDAG->getRegister(0, VT);
1343
1344   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1345   return true;
1346 }
1347
1348 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1349 /// match a load whose top elements are either undef or zeros.  The load flavor
1350 /// is derived from the type of N, which is either v4f32 or v2f64.
1351 ///
1352 /// We also return:
1353 ///   PatternChainNode: this is the matched node that has a chain input and
1354 ///   output.
1355 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1356                                           SDValue N, SDValue &Base,
1357                                           SDValue &Scale, SDValue &Index,
1358                                           SDValue &Disp, SDValue &Segment,
1359                                           SDValue &PatternNodeWithChain) {
1360   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1361     PatternNodeWithChain = N.getOperand(0);
1362     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1363         PatternNodeWithChain.hasOneUse() &&
1364         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1365         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1366       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1367       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1368         return false;
1369       return true;
1370     }
1371   }
1372
1373   // Also handle the case where we explicitly require zeros in the top
1374   // elements.  This is a vector shuffle from the zero vector.
1375   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1376       // Check to see if the top elements are all zeros (or bitcast of zeros).
1377       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1378       N.getOperand(0).getNode()->hasOneUse() &&
1379       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1380       N.getOperand(0).getOperand(0).hasOneUse() &&
1381       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1382       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1383     // Okay, this is a zero extending load.  Fold it.
1384     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1385     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1386       return false;
1387     PatternNodeWithChain = SDValue(LD, 0);
1388     return true;
1389   }
1390   return false;
1391 }
1392
1393
1394 bool X86DAGToDAGISel::SelectMOV64Imm32(SDValue N, SDValue &Imm) {
1395   if (const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1396     uint64_t ImmVal = CN->getZExtValue();
1397     if ((uint32_t)ImmVal != (uint64_t)ImmVal)
1398       return false;
1399
1400     Imm = CurDAG->getTargetConstant(ImmVal, MVT::i64);
1401     return true;
1402   }
1403
1404   // In static codegen with small code model, we can get the address of a label
1405   // into a register with 'movl'. TableGen has already made sure we're looking
1406   // at a label of some kind.
1407   assert(N->getOpcode() == X86ISD::Wrapper &&
1408          "Unexpected node type for MOV32ri64");
1409   N = N.getOperand(0);
1410
1411   if (N->getOpcode() != ISD::TargetConstantPool &&
1412       N->getOpcode() != ISD::TargetJumpTable &&
1413       N->getOpcode() != ISD::TargetGlobalAddress &&
1414       N->getOpcode() != ISD::TargetExternalSymbol &&
1415       N->getOpcode() != ISD::TargetBlockAddress)
1416     return false;
1417
1418   Imm = N;
1419   return TM.getCodeModel() == CodeModel::Small;
1420 }
1421
1422 bool X86DAGToDAGISel::SelectLEA64_32Addr(SDValue N, SDValue &Base,
1423                                          SDValue &Scale, SDValue &Index,
1424                                          SDValue &Disp, SDValue &Segment) {
1425   if (!SelectLEAAddr(N, Base, Scale, Index, Disp, Segment))
1426     return false;
1427
1428   SDLoc DL(N);
1429   RegisterSDNode *RN = dyn_cast<RegisterSDNode>(Base);
1430   if (RN && RN->getReg() == 0)
1431     Base = CurDAG->getRegister(0, MVT::i64);
1432   else if (Base.getValueType() == MVT::i32 && !dyn_cast<FrameIndexSDNode>(Base)) {
1433     // Base could already be %rip, particularly in the x32 ABI.
1434     Base = SDValue(CurDAG->getMachineNode(
1435                        TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1436                        CurDAG->getTargetConstant(0, MVT::i64),
1437                        Base,
1438                        CurDAG->getTargetConstant(X86::sub_32bit, MVT::i32)),
1439                    0);
1440   }
1441
1442   RN = dyn_cast<RegisterSDNode>(Index);
1443   if (RN && RN->getReg() == 0)
1444     Index = CurDAG->getRegister(0, MVT::i64);
1445   else {
1446     assert(Index.getValueType() == MVT::i32 &&
1447            "Expect to be extending 32-bit registers for use in LEA");
1448     Index = SDValue(CurDAG->getMachineNode(
1449                         TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1450                         CurDAG->getTargetConstant(0, MVT::i64),
1451                         Index,
1452                         CurDAG->getTargetConstant(X86::sub_32bit, MVT::i32)),
1453                     0);
1454   }
1455
1456   return true;
1457 }
1458
1459 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1460 /// mode it matches can be cost effectively emitted as an LEA instruction.
1461 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1462                                     SDValue &Base, SDValue &Scale,
1463                                     SDValue &Index, SDValue &Disp,
1464                                     SDValue &Segment) {
1465   X86ISelAddressMode AM;
1466
1467   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1468   // segments.
1469   SDValue Copy = AM.Segment;
1470   SDValue T = CurDAG->getRegister(0, MVT::i32);
1471   AM.Segment = T;
1472   if (MatchAddress(N, AM))
1473     return false;
1474   assert (T == AM.Segment);
1475   AM.Segment = Copy;
1476
1477   MVT VT = N.getSimpleValueType();
1478   unsigned Complexity = 0;
1479   if (AM.BaseType == X86ISelAddressMode::RegBase)
1480     if (AM.Base_Reg.getNode())
1481       Complexity = 1;
1482     else
1483       AM.Base_Reg = CurDAG->getRegister(0, VT);
1484   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1485     Complexity = 4;
1486
1487   if (AM.IndexReg.getNode())
1488     Complexity++;
1489   else
1490     AM.IndexReg = CurDAG->getRegister(0, VT);
1491
1492   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1493   // a simple shift.
1494   if (AM.Scale > 1)
1495     Complexity++;
1496
1497   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1498   // to a LEA. This is determined with some expermentation but is by no means
1499   // optimal (especially for code size consideration). LEA is nice because of
1500   // its three-address nature. Tweak the cost function again when we can run
1501   // convertToThreeAddress() at register allocation time.
1502   if (AM.hasSymbolicDisplacement()) {
1503     // For X86-64, we should always use lea to materialize RIP relative
1504     // addresses.
1505     if (Subtarget->is64Bit())
1506       Complexity = 4;
1507     else
1508       Complexity += 2;
1509   }
1510
1511   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1512     Complexity++;
1513
1514   // If it isn't worth using an LEA, reject it.
1515   if (Complexity <= 2)
1516     return false;
1517
1518   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1519   return true;
1520 }
1521
1522 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1523 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1524                                         SDValue &Scale, SDValue &Index,
1525                                         SDValue &Disp, SDValue &Segment) {
1526   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1527   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1528
1529   X86ISelAddressMode AM;
1530   AM.GV = GA->getGlobal();
1531   AM.Disp += GA->getOffset();
1532   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1533   AM.SymbolFlags = GA->getTargetFlags();
1534
1535   if (N.getValueType() == MVT::i32) {
1536     AM.Scale = 1;
1537     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1538   } else {
1539     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1540   }
1541
1542   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1543   return true;
1544 }
1545
1546
1547 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1548                                   SDValue &Base, SDValue &Scale,
1549                                   SDValue &Index, SDValue &Disp,
1550                                   SDValue &Segment) {
1551   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1552       !IsProfitableToFold(N, P, P) ||
1553       !IsLegalToFold(N, P, P, OptLevel))
1554     return false;
1555
1556   return SelectAddr(N.getNode(),
1557                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1558 }
1559
1560 /// getGlobalBaseReg - Return an SDNode that returns the value of
1561 /// the global base register. Output instructions required to
1562 /// initialize the global base register, if necessary.
1563 ///
1564 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1565   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1566   return CurDAG->getRegister(GlobalBaseReg,
1567                              getTargetLowering()->getPointerTy()).getNode();
1568 }
1569
1570 /// Atomic opcode table
1571 ///
1572 enum AtomicOpc {
1573   ADD,
1574   SUB,
1575   INC,
1576   DEC,
1577   OR,
1578   AND,
1579   XOR,
1580   AtomicOpcEnd
1581 };
1582
1583 enum AtomicSz {
1584   ConstantI8,
1585   I8,
1586   SextConstantI16,
1587   ConstantI16,
1588   I16,
1589   SextConstantI32,
1590   ConstantI32,
1591   I32,
1592   SextConstantI64,
1593   ConstantI64,
1594   I64,
1595   AtomicSzEnd
1596 };
1597
1598 static const uint16_t AtomicOpcTbl[AtomicOpcEnd][AtomicSzEnd] = {
1599   {
1600     X86::LOCK_ADD8mi,
1601     X86::LOCK_ADD8mr,
1602     X86::LOCK_ADD16mi8,
1603     X86::LOCK_ADD16mi,
1604     X86::LOCK_ADD16mr,
1605     X86::LOCK_ADD32mi8,
1606     X86::LOCK_ADD32mi,
1607     X86::LOCK_ADD32mr,
1608     X86::LOCK_ADD64mi8,
1609     X86::LOCK_ADD64mi32,
1610     X86::LOCK_ADD64mr,
1611   },
1612   {
1613     X86::LOCK_SUB8mi,
1614     X86::LOCK_SUB8mr,
1615     X86::LOCK_SUB16mi8,
1616     X86::LOCK_SUB16mi,
1617     X86::LOCK_SUB16mr,
1618     X86::LOCK_SUB32mi8,
1619     X86::LOCK_SUB32mi,
1620     X86::LOCK_SUB32mr,
1621     X86::LOCK_SUB64mi8,
1622     X86::LOCK_SUB64mi32,
1623     X86::LOCK_SUB64mr,
1624   },
1625   {
1626     0,
1627     X86::LOCK_INC8m,
1628     0,
1629     0,
1630     X86::LOCK_INC16m,
1631     0,
1632     0,
1633     X86::LOCK_INC32m,
1634     0,
1635     0,
1636     X86::LOCK_INC64m,
1637   },
1638   {
1639     0,
1640     X86::LOCK_DEC8m,
1641     0,
1642     0,
1643     X86::LOCK_DEC16m,
1644     0,
1645     0,
1646     X86::LOCK_DEC32m,
1647     0,
1648     0,
1649     X86::LOCK_DEC64m,
1650   },
1651   {
1652     X86::LOCK_OR8mi,
1653     X86::LOCK_OR8mr,
1654     X86::LOCK_OR16mi8,
1655     X86::LOCK_OR16mi,
1656     X86::LOCK_OR16mr,
1657     X86::LOCK_OR32mi8,
1658     X86::LOCK_OR32mi,
1659     X86::LOCK_OR32mr,
1660     X86::LOCK_OR64mi8,
1661     X86::LOCK_OR64mi32,
1662     X86::LOCK_OR64mr,
1663   },
1664   {
1665     X86::LOCK_AND8mi,
1666     X86::LOCK_AND8mr,
1667     X86::LOCK_AND16mi8,
1668     X86::LOCK_AND16mi,
1669     X86::LOCK_AND16mr,
1670     X86::LOCK_AND32mi8,
1671     X86::LOCK_AND32mi,
1672     X86::LOCK_AND32mr,
1673     X86::LOCK_AND64mi8,
1674     X86::LOCK_AND64mi32,
1675     X86::LOCK_AND64mr,
1676   },
1677   {
1678     X86::LOCK_XOR8mi,
1679     X86::LOCK_XOR8mr,
1680     X86::LOCK_XOR16mi8,
1681     X86::LOCK_XOR16mi,
1682     X86::LOCK_XOR16mr,
1683     X86::LOCK_XOR32mi8,
1684     X86::LOCK_XOR32mi,
1685     X86::LOCK_XOR32mr,
1686     X86::LOCK_XOR64mi8,
1687     X86::LOCK_XOR64mi32,
1688     X86::LOCK_XOR64mr,
1689   }
1690 };
1691
1692 // Return the target constant operand for atomic-load-op and do simple
1693 // translations, such as from atomic-load-add to lock-sub. The return value is
1694 // one of the following 3 cases:
1695 // + target-constant, the operand could be supported as a target constant.
1696 // + empty, the operand is not needed any more with the new op selected.
1697 // + non-empty, otherwise.
1698 static SDValue getAtomicLoadArithTargetConstant(SelectionDAG *CurDAG,
1699                                                 SDLoc dl,
1700                                                 enum AtomicOpc &Op, MVT NVT,
1701                                                 SDValue Val) {
1702   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val)) {
1703     int64_t CNVal = CN->getSExtValue();
1704     // Quit if not 32-bit imm.
1705     if ((int32_t)CNVal != CNVal)
1706       return Val;
1707     // For atomic-load-add, we could do some optimizations.
1708     if (Op == ADD) {
1709       // Translate to INC/DEC if ADD by 1 or -1.
1710       if ((CNVal == 1) || (CNVal == -1)) {
1711         Op = (CNVal == 1) ? INC : DEC;
1712         // No more constant operand after being translated into INC/DEC.
1713         return SDValue();
1714       }
1715       // Translate to SUB if ADD by negative value.
1716       if (CNVal < 0) {
1717         Op = SUB;
1718         CNVal = -CNVal;
1719       }
1720     }
1721     return CurDAG->getTargetConstant(CNVal, NVT);
1722   }
1723
1724   // If the value operand is single-used, try to optimize it.
1725   if (Op == ADD && Val.hasOneUse()) {
1726     // Translate (atomic-load-add ptr (sub 0 x)) back to (lock-sub x).
1727     if (Val.getOpcode() == ISD::SUB && X86::isZeroNode(Val.getOperand(0))) {
1728       Op = SUB;
1729       return Val.getOperand(1);
1730     }
1731     // A special case for i16, which needs truncating as, in most cases, it's
1732     // promoted to i32. We will translate
1733     // (atomic-load-add (truncate (sub 0 x))) to (lock-sub (EXTRACT_SUBREG x))
1734     if (Val.getOpcode() == ISD::TRUNCATE && NVT == MVT::i16 &&
1735         Val.getOperand(0).getOpcode() == ISD::SUB &&
1736         X86::isZeroNode(Val.getOperand(0).getOperand(0))) {
1737       Op = SUB;
1738       Val = Val.getOperand(0);
1739       return CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl, NVT,
1740                                             Val.getOperand(1));
1741     }
1742   }
1743
1744   return Val;
1745 }
1746
1747 SDNode *X86DAGToDAGISel::SelectAtomicLoadArith(SDNode *Node, MVT NVT) {
1748   if (Node->hasAnyUseOfValue(0))
1749     return nullptr;
1750
1751   SDLoc dl(Node);
1752
1753   // Optimize common patterns for __sync_or_and_fetch and similar arith
1754   // operations where the result is not used. This allows us to use the "lock"
1755   // version of the arithmetic instruction.
1756   SDValue Chain = Node->getOperand(0);
1757   SDValue Ptr = Node->getOperand(1);
1758   SDValue Val = Node->getOperand(2);
1759   SDValue Base, Scale, Index, Disp, Segment;
1760   if (!SelectAddr(Node, Ptr, Base, Scale, Index, Disp, Segment))
1761     return nullptr;
1762
1763   // Which index into the table.
1764   enum AtomicOpc Op;
1765   switch (Node->getOpcode()) {
1766     default:
1767       return nullptr;
1768     case ISD::ATOMIC_LOAD_OR:
1769       Op = OR;
1770       break;
1771     case ISD::ATOMIC_LOAD_AND:
1772       Op = AND;
1773       break;
1774     case ISD::ATOMIC_LOAD_XOR:
1775       Op = XOR;
1776       break;
1777     case ISD::ATOMIC_LOAD_ADD:
1778       Op = ADD;
1779       break;
1780   }
1781
1782   Val = getAtomicLoadArithTargetConstant(CurDAG, dl, Op, NVT, Val);
1783   bool isUnOp = !Val.getNode();
1784   bool isCN = Val.getNode() && (Val.getOpcode() == ISD::TargetConstant);
1785
1786   unsigned Opc = 0;
1787   switch (NVT.SimpleTy) {
1788     default: return nullptr;
1789     case MVT::i8:
1790       if (isCN)
1791         Opc = AtomicOpcTbl[Op][ConstantI8];
1792       else
1793         Opc = AtomicOpcTbl[Op][I8];
1794       break;
1795     case MVT::i16:
1796       if (isCN) {
1797         if (immSext8(Val.getNode()))
1798           Opc = AtomicOpcTbl[Op][SextConstantI16];
1799         else
1800           Opc = AtomicOpcTbl[Op][ConstantI16];
1801       } else
1802         Opc = AtomicOpcTbl[Op][I16];
1803       break;
1804     case MVT::i32:
1805       if (isCN) {
1806         if (immSext8(Val.getNode()))
1807           Opc = AtomicOpcTbl[Op][SextConstantI32];
1808         else
1809           Opc = AtomicOpcTbl[Op][ConstantI32];
1810       } else
1811         Opc = AtomicOpcTbl[Op][I32];
1812       break;
1813     case MVT::i64:
1814       if (isCN) {
1815         if (immSext8(Val.getNode()))
1816           Opc = AtomicOpcTbl[Op][SextConstantI64];
1817         else if (i64immSExt32(Val.getNode()))
1818           Opc = AtomicOpcTbl[Op][ConstantI64];
1819       } else
1820         Opc = AtomicOpcTbl[Op][I64];
1821       break;
1822   }
1823
1824   assert(Opc != 0 && "Invalid arith lock transform!");
1825
1826   // Building the new node.
1827   SDValue Ret;
1828   if (isUnOp) {
1829     SDValue Ops[] = { Base, Scale, Index, Disp, Segment, Chain };
1830     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1831   } else {
1832     SDValue Ops[] = { Base, Scale, Index, Disp, Segment, Val, Chain };
1833     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1834   }
1835
1836   // Copying the MachineMemOperand.
1837   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1838   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1839   cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1840
1841   // We need to have two outputs as that is what the original instruction had.
1842   // So we add a dummy, undefined output. This is safe as we checked first
1843   // that no-one uses our output anyway.
1844   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1845                                                  dl, NVT), 0);
1846   SDValue RetVals[] = { Undef, Ret };
1847   return CurDAG->getMergeValues(RetVals, dl).getNode();
1848 }
1849
1850 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1851 /// any uses which require the SF or OF bits to be accurate.
1852 static bool HasNoSignedComparisonUses(SDNode *N) {
1853   // Examine each user of the node.
1854   for (SDNode::use_iterator UI = N->use_begin(),
1855          UE = N->use_end(); UI != UE; ++UI) {
1856     // Only examine CopyToReg uses.
1857     if (UI->getOpcode() != ISD::CopyToReg)
1858       return false;
1859     // Only examine CopyToReg uses that copy to EFLAGS.
1860     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1861           X86::EFLAGS)
1862       return false;
1863     // Examine each user of the CopyToReg use.
1864     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1865            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1866       // Only examine the Flag result.
1867       if (FlagUI.getUse().getResNo() != 1) continue;
1868       // Anything unusual: assume conservatively.
1869       if (!FlagUI->isMachineOpcode()) return false;
1870       // Examine the opcode of the user.
1871       switch (FlagUI->getMachineOpcode()) {
1872       // These comparisons don't treat the most significant bit specially.
1873       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1874       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1875       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1876       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1877       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1878       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1879       case X86::CMOVA16rr: case X86::CMOVA16rm:
1880       case X86::CMOVA32rr: case X86::CMOVA32rm:
1881       case X86::CMOVA64rr: case X86::CMOVA64rm:
1882       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1883       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1884       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1885       case X86::CMOVB16rr: case X86::CMOVB16rm:
1886       case X86::CMOVB32rr: case X86::CMOVB32rm:
1887       case X86::CMOVB64rr: case X86::CMOVB64rm:
1888       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1889       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1890       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1891       case X86::CMOVE16rr: case X86::CMOVE16rm:
1892       case X86::CMOVE32rr: case X86::CMOVE32rm:
1893       case X86::CMOVE64rr: case X86::CMOVE64rm:
1894       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1895       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1896       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1897       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1898       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1899       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1900       case X86::CMOVP16rr: case X86::CMOVP16rm:
1901       case X86::CMOVP32rr: case X86::CMOVP32rm:
1902       case X86::CMOVP64rr: case X86::CMOVP64rm:
1903         continue;
1904       // Anything else: assume conservatively.
1905       default: return false;
1906       }
1907     }
1908   }
1909   return true;
1910 }
1911
1912 /// isLoadIncOrDecStore - Check whether or not the chain ending in StoreNode
1913 /// is suitable for doing the {load; increment or decrement; store} to modify
1914 /// transformation.
1915 static bool isLoadIncOrDecStore(StoreSDNode *StoreNode, unsigned Opc,
1916                                 SDValue StoredVal, SelectionDAG *CurDAG,
1917                                 LoadSDNode* &LoadNode, SDValue &InputChain) {
1918
1919   // is the value stored the result of a DEC or INC?
1920   if (!(Opc == X86ISD::DEC || Opc == X86ISD::INC)) return false;
1921
1922   // is the stored value result 0 of the load?
1923   if (StoredVal.getResNo() != 0) return false;
1924
1925   // are there other uses of the loaded value than the inc or dec?
1926   if (!StoredVal.getNode()->hasNUsesOfValue(1, 0)) return false;
1927
1928   // is the store non-extending and non-indexed?
1929   if (!ISD::isNormalStore(StoreNode) || StoreNode->isNonTemporal())
1930     return false;
1931
1932   SDValue Load = StoredVal->getOperand(0);
1933   // Is the stored value a non-extending and non-indexed load?
1934   if (!ISD::isNormalLoad(Load.getNode())) return false;
1935
1936   // Return LoadNode by reference.
1937   LoadNode = cast<LoadSDNode>(Load);
1938   // is the size of the value one that we can handle? (i.e. 64, 32, 16, or 8)
1939   EVT LdVT = LoadNode->getMemoryVT();
1940   if (LdVT != MVT::i64 && LdVT != MVT::i32 && LdVT != MVT::i16 &&
1941       LdVT != MVT::i8)
1942     return false;
1943
1944   // Is store the only read of the loaded value?
1945   if (!Load.hasOneUse())
1946     return false;
1947
1948   // Is the address of the store the same as the load?
1949   if (LoadNode->getBasePtr() != StoreNode->getBasePtr() ||
1950       LoadNode->getOffset() != StoreNode->getOffset())
1951     return false;
1952
1953   // Check if the chain is produced by the load or is a TokenFactor with
1954   // the load output chain as an operand. Return InputChain by reference.
1955   SDValue Chain = StoreNode->getChain();
1956
1957   bool ChainCheck = false;
1958   if (Chain == Load.getValue(1)) {
1959     ChainCheck = true;
1960     InputChain = LoadNode->getChain();
1961   } else if (Chain.getOpcode() == ISD::TokenFactor) {
1962     SmallVector<SDValue, 4> ChainOps;
1963     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i) {
1964       SDValue Op = Chain.getOperand(i);
1965       if (Op == Load.getValue(1)) {
1966         ChainCheck = true;
1967         continue;
1968       }
1969
1970       // Make sure using Op as part of the chain would not cause a cycle here.
1971       // In theory, we could check whether the chain node is a predecessor of
1972       // the load. But that can be very expensive. Instead visit the uses and
1973       // make sure they all have smaller node id than the load.
1974       int LoadId = LoadNode->getNodeId();
1975       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
1976              UE = UI->use_end(); UI != UE; ++UI) {
1977         if (UI.getUse().getResNo() != 0)
1978           continue;
1979         if (UI->getNodeId() > LoadId)
1980           return false;
1981       }
1982
1983       ChainOps.push_back(Op);
1984     }
1985
1986     if (ChainCheck)
1987       // Make a new TokenFactor with all the other input chains except
1988       // for the load.
1989       InputChain = CurDAG->getNode(ISD::TokenFactor, SDLoc(Chain),
1990                                    MVT::Other, ChainOps);
1991   }
1992   if (!ChainCheck)
1993     return false;
1994
1995   return true;
1996 }
1997
1998 /// getFusedLdStOpcode - Get the appropriate X86 opcode for an in memory
1999 /// increment or decrement. Opc should be X86ISD::DEC or X86ISD::INC.
2000 static unsigned getFusedLdStOpcode(EVT &LdVT, unsigned Opc) {
2001   if (Opc == X86ISD::DEC) {
2002     if (LdVT == MVT::i64) return X86::DEC64m;
2003     if (LdVT == MVT::i32) return X86::DEC32m;
2004     if (LdVT == MVT::i16) return X86::DEC16m;
2005     if (LdVT == MVT::i8)  return X86::DEC8m;
2006   } else {
2007     assert(Opc == X86ISD::INC && "unrecognized opcode");
2008     if (LdVT == MVT::i64) return X86::INC64m;
2009     if (LdVT == MVT::i32) return X86::INC32m;
2010     if (LdVT == MVT::i16) return X86::INC16m;
2011     if (LdVT == MVT::i8)  return X86::INC8m;
2012   }
2013   llvm_unreachable("unrecognized size for LdVT");
2014 }
2015
2016 /// SelectGather - Customized ISel for GATHER operations.
2017 ///
2018 SDNode *X86DAGToDAGISel::SelectGather(SDNode *Node, unsigned Opc) {
2019   // Operands of Gather: VSrc, Base, VIdx, VMask, Scale
2020   SDValue Chain = Node->getOperand(0);
2021   SDValue VSrc = Node->getOperand(2);
2022   SDValue Base = Node->getOperand(3);
2023   SDValue VIdx = Node->getOperand(4);
2024   SDValue VMask = Node->getOperand(5);
2025   ConstantSDNode *Scale = dyn_cast<ConstantSDNode>(Node->getOperand(6));
2026   if (!Scale)
2027     return nullptr;
2028
2029   SDVTList VTs = CurDAG->getVTList(VSrc.getValueType(), VSrc.getValueType(),
2030                                    MVT::Other);
2031
2032   // Memory Operands: Base, Scale, Index, Disp, Segment
2033   SDValue Disp = CurDAG->getTargetConstant(0, MVT::i32);
2034   SDValue Segment = CurDAG->getRegister(0, MVT::i32);
2035   const SDValue Ops[] = { VSrc, Base, getI8Imm(Scale->getSExtValue()), VIdx,
2036                           Disp, Segment, VMask, Chain};
2037   SDNode *ResNode = CurDAG->getMachineNode(Opc, SDLoc(Node), VTs, Ops);
2038   // Node has 2 outputs: VDst and MVT::Other.
2039   // ResNode has 3 outputs: VDst, VMask_wb, and MVT::Other.
2040   // We replace VDst of Node with VDst of ResNode, and Other of Node with Other
2041   // of ResNode.
2042   ReplaceUses(SDValue(Node, 0), SDValue(ResNode, 0));
2043   ReplaceUses(SDValue(Node, 1), SDValue(ResNode, 2));
2044   return ResNode;
2045 }
2046
2047 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
2048   MVT NVT = Node->getSimpleValueType(0);
2049   unsigned Opc, MOpc;
2050   unsigned Opcode = Node->getOpcode();
2051   SDLoc dl(Node);
2052
2053   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
2054
2055   if (Node->isMachineOpcode()) {
2056     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
2057     Node->setNodeId(-1);
2058     return nullptr;   // Already selected.
2059   }
2060
2061   switch (Opcode) {
2062   default: break;
2063   case ISD::INTRINSIC_W_CHAIN: {
2064     unsigned IntNo = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
2065     switch (IntNo) {
2066     default: break;
2067     case Intrinsic::x86_avx2_gather_d_pd:
2068     case Intrinsic::x86_avx2_gather_d_pd_256:
2069     case Intrinsic::x86_avx2_gather_q_pd:
2070     case Intrinsic::x86_avx2_gather_q_pd_256:
2071     case Intrinsic::x86_avx2_gather_d_ps:
2072     case Intrinsic::x86_avx2_gather_d_ps_256:
2073     case Intrinsic::x86_avx2_gather_q_ps:
2074     case Intrinsic::x86_avx2_gather_q_ps_256:
2075     case Intrinsic::x86_avx2_gather_d_q:
2076     case Intrinsic::x86_avx2_gather_d_q_256:
2077     case Intrinsic::x86_avx2_gather_q_q:
2078     case Intrinsic::x86_avx2_gather_q_q_256:
2079     case Intrinsic::x86_avx2_gather_d_d:
2080     case Intrinsic::x86_avx2_gather_d_d_256:
2081     case Intrinsic::x86_avx2_gather_q_d:
2082     case Intrinsic::x86_avx2_gather_q_d_256: {
2083       if (!Subtarget->hasAVX2())
2084         break;
2085       unsigned Opc;
2086       switch (IntNo) {
2087       default: llvm_unreachable("Impossible intrinsic");
2088       case Intrinsic::x86_avx2_gather_d_pd:     Opc = X86::VGATHERDPDrm;  break;
2089       case Intrinsic::x86_avx2_gather_d_pd_256: Opc = X86::VGATHERDPDYrm; break;
2090       case Intrinsic::x86_avx2_gather_q_pd:     Opc = X86::VGATHERQPDrm;  break;
2091       case Intrinsic::x86_avx2_gather_q_pd_256: Opc = X86::VGATHERQPDYrm; break;
2092       case Intrinsic::x86_avx2_gather_d_ps:     Opc = X86::VGATHERDPSrm;  break;
2093       case Intrinsic::x86_avx2_gather_d_ps_256: Opc = X86::VGATHERDPSYrm; break;
2094       case Intrinsic::x86_avx2_gather_q_ps:     Opc = X86::VGATHERQPSrm;  break;
2095       case Intrinsic::x86_avx2_gather_q_ps_256: Opc = X86::VGATHERQPSYrm; break;
2096       case Intrinsic::x86_avx2_gather_d_q:      Opc = X86::VPGATHERDQrm;  break;
2097       case Intrinsic::x86_avx2_gather_d_q_256:  Opc = X86::VPGATHERDQYrm; break;
2098       case Intrinsic::x86_avx2_gather_q_q:      Opc = X86::VPGATHERQQrm;  break;
2099       case Intrinsic::x86_avx2_gather_q_q_256:  Opc = X86::VPGATHERQQYrm; break;
2100       case Intrinsic::x86_avx2_gather_d_d:      Opc = X86::VPGATHERDDrm;  break;
2101       case Intrinsic::x86_avx2_gather_d_d_256:  Opc = X86::VPGATHERDDYrm; break;
2102       case Intrinsic::x86_avx2_gather_q_d:      Opc = X86::VPGATHERQDrm;  break;
2103       case Intrinsic::x86_avx2_gather_q_d_256:  Opc = X86::VPGATHERQDYrm; break;
2104       }
2105       SDNode *RetVal = SelectGather(Node, Opc);
2106       if (RetVal)
2107         // We already called ReplaceUses inside SelectGather.
2108         return nullptr;
2109       break;
2110     }
2111     }
2112     break;
2113   }
2114   case X86ISD::GlobalBaseReg:
2115     return getGlobalBaseReg();
2116
2117
2118   case ISD::ATOMIC_LOAD_XOR:
2119   case ISD::ATOMIC_LOAD_AND:
2120   case ISD::ATOMIC_LOAD_OR:
2121   case ISD::ATOMIC_LOAD_ADD: {
2122     SDNode *RetVal = SelectAtomicLoadArith(Node, NVT);
2123     if (RetVal)
2124       return RetVal;
2125     break;
2126   }
2127   case ISD::AND:
2128   case ISD::OR:
2129   case ISD::XOR: {
2130     // For operations of the form (x << C1) op C2, check if we can use a smaller
2131     // encoding for C2 by transforming it into (x op (C2>>C1)) << C1.
2132     SDValue N0 = Node->getOperand(0);
2133     SDValue N1 = Node->getOperand(1);
2134
2135     if (N0->getOpcode() != ISD::SHL || !N0->hasOneUse())
2136       break;
2137
2138     // i8 is unshrinkable, i16 should be promoted to i32.
2139     if (NVT != MVT::i32 && NVT != MVT::i64)
2140       break;
2141
2142     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N1);
2143     ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(N0->getOperand(1));
2144     if (!Cst || !ShlCst)
2145       break;
2146
2147     int64_t Val = Cst->getSExtValue();
2148     uint64_t ShlVal = ShlCst->getZExtValue();
2149
2150     // Make sure that we don't change the operation by removing bits.
2151     // This only matters for OR and XOR, AND is unaffected.
2152     uint64_t RemovedBitsMask = (1ULL << ShlVal) - 1;
2153     if (Opcode != ISD::AND && (Val & RemovedBitsMask) != 0)
2154       break;
2155
2156     unsigned ShlOp, Op;
2157     MVT CstVT = NVT;
2158
2159     // Check the minimum bitwidth for the new constant.
2160     // TODO: AND32ri is the same as AND64ri32 with zext imm.
2161     // TODO: MOV32ri+OR64r is cheaper than MOV64ri64+OR64rr
2162     // TODO: Using 16 and 8 bit operations is also possible for or32 & xor32.
2163     if (!isInt<8>(Val) && isInt<8>(Val >> ShlVal))
2164       CstVT = MVT::i8;
2165     else if (!isInt<32>(Val) && isInt<32>(Val >> ShlVal))
2166       CstVT = MVT::i32;
2167
2168     // Bail if there is no smaller encoding.
2169     if (NVT == CstVT)
2170       break;
2171
2172     switch (NVT.SimpleTy) {
2173     default: llvm_unreachable("Unsupported VT!");
2174     case MVT::i32:
2175       assert(CstVT == MVT::i8);
2176       ShlOp = X86::SHL32ri;
2177
2178       switch (Opcode) {
2179       default: llvm_unreachable("Impossible opcode");
2180       case ISD::AND: Op = X86::AND32ri8; break;
2181       case ISD::OR:  Op =  X86::OR32ri8; break;
2182       case ISD::XOR: Op = X86::XOR32ri8; break;
2183       }
2184       break;
2185     case MVT::i64:
2186       assert(CstVT == MVT::i8 || CstVT == MVT::i32);
2187       ShlOp = X86::SHL64ri;
2188
2189       switch (Opcode) {
2190       default: llvm_unreachable("Impossible opcode");
2191       case ISD::AND: Op = CstVT==MVT::i8? X86::AND64ri8 : X86::AND64ri32; break;
2192       case ISD::OR:  Op = CstVT==MVT::i8?  X86::OR64ri8 :  X86::OR64ri32; break;
2193       case ISD::XOR: Op = CstVT==MVT::i8? X86::XOR64ri8 : X86::XOR64ri32; break;
2194       }
2195       break;
2196     }
2197
2198     // Emit the smaller op and the shift.
2199     SDValue NewCst = CurDAG->getTargetConstant(Val >> ShlVal, CstVT);
2200     SDNode *New = CurDAG->getMachineNode(Op, dl, NVT, N0->getOperand(0),NewCst);
2201     return CurDAG->SelectNodeTo(Node, ShlOp, NVT, SDValue(New, 0),
2202                                 getI8Imm(ShlVal));
2203   }
2204   case X86ISD::UMUL: {
2205     SDValue N0 = Node->getOperand(0);
2206     SDValue N1 = Node->getOperand(1);
2207
2208     unsigned LoReg;
2209     switch (NVT.SimpleTy) {
2210     default: llvm_unreachable("Unsupported VT!");
2211     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
2212     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
2213     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
2214     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
2215     }
2216
2217     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2218                                           N0, SDValue()).getValue(1);
2219
2220     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
2221     SDValue Ops[] = {N1, InFlag};
2222     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2223
2224     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2225     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2226     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
2227     return nullptr;
2228   }
2229
2230   case ISD::SMUL_LOHI:
2231   case ISD::UMUL_LOHI: {
2232     SDValue N0 = Node->getOperand(0);
2233     SDValue N1 = Node->getOperand(1);
2234
2235     bool isSigned = Opcode == ISD::SMUL_LOHI;
2236     bool hasBMI2 = Subtarget->hasBMI2();
2237     if (!isSigned) {
2238       switch (NVT.SimpleTy) {
2239       default: llvm_unreachable("Unsupported VT!");
2240       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
2241       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
2242       case MVT::i32: Opc = hasBMI2 ? X86::MULX32rr : X86::MUL32r;
2243                      MOpc = hasBMI2 ? X86::MULX32rm : X86::MUL32m; break;
2244       case MVT::i64: Opc = hasBMI2 ? X86::MULX64rr : X86::MUL64r;
2245                      MOpc = hasBMI2 ? X86::MULX64rm : X86::MUL64m; break;
2246       }
2247     } else {
2248       switch (NVT.SimpleTy) {
2249       default: llvm_unreachable("Unsupported VT!");
2250       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
2251       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
2252       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
2253       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
2254       }
2255     }
2256
2257     unsigned SrcReg, LoReg, HiReg;
2258     switch (Opc) {
2259     default: llvm_unreachable("Unknown MUL opcode!");
2260     case X86::IMUL8r:
2261     case X86::MUL8r:
2262       SrcReg = LoReg = X86::AL; HiReg = X86::AH;
2263       break;
2264     case X86::IMUL16r:
2265     case X86::MUL16r:
2266       SrcReg = LoReg = X86::AX; HiReg = X86::DX;
2267       break;
2268     case X86::IMUL32r:
2269     case X86::MUL32r:
2270       SrcReg = LoReg = X86::EAX; HiReg = X86::EDX;
2271       break;
2272     case X86::IMUL64r:
2273     case X86::MUL64r:
2274       SrcReg = LoReg = X86::RAX; HiReg = X86::RDX;
2275       break;
2276     case X86::MULX32rr:
2277       SrcReg = X86::EDX; LoReg = HiReg = 0;
2278       break;
2279     case X86::MULX64rr:
2280       SrcReg = X86::RDX; LoReg = HiReg = 0;
2281       break;
2282     }
2283
2284     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2285     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2286     // Multiply is commmutative.
2287     if (!foldedLoad) {
2288       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2289       if (foldedLoad)
2290         std::swap(N0, N1);
2291     }
2292
2293     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, SrcReg,
2294                                           N0, SDValue()).getValue(1);
2295     SDValue ResHi, ResLo;
2296
2297     if (foldedLoad) {
2298       SDValue Chain;
2299       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2300                         InFlag };
2301       if (MOpc == X86::MULX32rm || MOpc == X86::MULX64rm) {
2302         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Other, MVT::Glue);
2303         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2304         ResHi = SDValue(CNode, 0);
2305         ResLo = SDValue(CNode, 1);
2306         Chain = SDValue(CNode, 2);
2307         InFlag = SDValue(CNode, 3);
2308       } else {
2309         SDVTList VTs = CurDAG->getVTList(MVT::Other, MVT::Glue);
2310         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2311         Chain = SDValue(CNode, 0);
2312         InFlag = SDValue(CNode, 1);
2313       }
2314
2315       // Update the chain.
2316       ReplaceUses(N1.getValue(1), Chain);
2317     } else {
2318       SDValue Ops[] = { N1, InFlag };
2319       if (Opc == X86::MULX32rr || Opc == X86::MULX64rr) {
2320         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Glue);
2321         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2322         ResHi = SDValue(CNode, 0);
2323         ResLo = SDValue(CNode, 1);
2324         InFlag = SDValue(CNode, 2);
2325       } else {
2326         SDVTList VTs = CurDAG->getVTList(MVT::Glue);
2327         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2328         InFlag = SDValue(CNode, 0);
2329       }
2330     }
2331
2332     // Prevent use of AH in a REX instruction by referencing AX instead.
2333     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2334         !SDValue(Node, 1).use_empty()) {
2335       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2336                                               X86::AX, MVT::i16, InFlag);
2337       InFlag = Result.getValue(2);
2338       // Get the low part if needed. Don't use getCopyFromReg for aliasing
2339       // registers.
2340       if (!SDValue(Node, 0).use_empty())
2341         ReplaceUses(SDValue(Node, 1),
2342           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2343
2344       // Shift AX down 8 bits.
2345       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2346                                               Result,
2347                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
2348       // Then truncate it down to i8.
2349       ReplaceUses(SDValue(Node, 1),
2350         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2351     }
2352     // Copy the low half of the result, if it is needed.
2353     if (!SDValue(Node, 0).use_empty()) {
2354       if (!ResLo.getNode()) {
2355         assert(LoReg && "Register for low half is not defined!");
2356         ResLo = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, LoReg, NVT,
2357                                        InFlag);
2358         InFlag = ResLo.getValue(2);
2359       }
2360       ReplaceUses(SDValue(Node, 0), ResLo);
2361       DEBUG(dbgs() << "=> "; ResLo.getNode()->dump(CurDAG); dbgs() << '\n');
2362     }
2363     // Copy the high half of the result, if it is needed.
2364     if (!SDValue(Node, 1).use_empty()) {
2365       if (!ResHi.getNode()) {
2366         assert(HiReg && "Register for high half is not defined!");
2367         ResHi = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, HiReg, NVT,
2368                                        InFlag);
2369         InFlag = ResHi.getValue(2);
2370       }
2371       ReplaceUses(SDValue(Node, 1), ResHi);
2372       DEBUG(dbgs() << "=> "; ResHi.getNode()->dump(CurDAG); dbgs() << '\n');
2373     }
2374
2375     return nullptr;
2376   }
2377
2378   case ISD::SDIVREM:
2379   case ISD::UDIVREM: {
2380     SDValue N0 = Node->getOperand(0);
2381     SDValue N1 = Node->getOperand(1);
2382
2383     bool isSigned = Opcode == ISD::SDIVREM;
2384     if (!isSigned) {
2385       switch (NVT.SimpleTy) {
2386       default: llvm_unreachable("Unsupported VT!");
2387       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
2388       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
2389       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
2390       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
2391       }
2392     } else {
2393       switch (NVT.SimpleTy) {
2394       default: llvm_unreachable("Unsupported VT!");
2395       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
2396       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
2397       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
2398       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
2399       }
2400     }
2401
2402     unsigned LoReg, HiReg, ClrReg;
2403     unsigned SExtOpcode;
2404     switch (NVT.SimpleTy) {
2405     default: llvm_unreachable("Unsupported VT!");
2406     case MVT::i8:
2407       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
2408       SExtOpcode = X86::CBW;
2409       break;
2410     case MVT::i16:
2411       LoReg = X86::AX;  HiReg = X86::DX;
2412       ClrReg = X86::DX;
2413       SExtOpcode = X86::CWD;
2414       break;
2415     case MVT::i32:
2416       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
2417       SExtOpcode = X86::CDQ;
2418       break;
2419     case MVT::i64:
2420       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
2421       SExtOpcode = X86::CQO;
2422       break;
2423     }
2424
2425     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2426     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2427     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
2428
2429     SDValue InFlag;
2430     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
2431       // Special case for div8, just use a move with zero extension to AX to
2432       // clear the upper 8 bits (AH).
2433       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
2434       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
2435         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
2436         Move =
2437           SDValue(CurDAG->getMachineNode(X86::MOVZX32rm8, dl, MVT::i32,
2438                                          MVT::Other, Ops), 0);
2439         Chain = Move.getValue(1);
2440         ReplaceUses(N0.getValue(1), Chain);
2441       } else {
2442         Move =
2443           SDValue(CurDAG->getMachineNode(X86::MOVZX32rr8, dl, MVT::i32, N0),0);
2444         Chain = CurDAG->getEntryNode();
2445       }
2446       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::EAX, Move, SDValue());
2447       InFlag = Chain.getValue(1);
2448     } else {
2449       InFlag =
2450         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2451                              LoReg, N0, SDValue()).getValue(1);
2452       if (isSigned && !signBitIsZero) {
2453         // Sign extend the low part into the high part.
2454         InFlag =
2455           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
2456       } else {
2457         // Zero out the high part, effectively zero extending the input.
2458         SDValue ClrNode = SDValue(CurDAG->getMachineNode(X86::MOV32r0, dl, NVT), 0);
2459         switch (NVT.SimpleTy) {
2460         case MVT::i16:
2461           ClrNode =
2462               SDValue(CurDAG->getMachineNode(
2463                           TargetOpcode::EXTRACT_SUBREG, dl, MVT::i16, ClrNode,
2464                           CurDAG->getTargetConstant(X86::sub_16bit, MVT::i32)),
2465                       0);
2466           break;
2467         case MVT::i32:
2468           break;
2469         case MVT::i64:
2470           ClrNode =
2471               SDValue(CurDAG->getMachineNode(
2472                           TargetOpcode::SUBREG_TO_REG, dl, MVT::i64,
2473                           CurDAG->getTargetConstant(0, MVT::i64), ClrNode,
2474                           CurDAG->getTargetConstant(X86::sub_32bit, MVT::i32)),
2475                       0);
2476           break;
2477         default:
2478           llvm_unreachable("Unexpected division source");
2479         }
2480
2481         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
2482                                       ClrNode, InFlag).getValue(1);
2483       }
2484     }
2485
2486     if (foldedLoad) {
2487       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2488                         InFlag };
2489       SDNode *CNode =
2490         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops);
2491       InFlag = SDValue(CNode, 1);
2492       // Update the chain.
2493       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2494     } else {
2495       InFlag =
2496         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
2497     }
2498
2499     // Prevent use of AH in a REX instruction by referencing AX instead.
2500     // Shift it down 8 bits.
2501     //
2502     // The current assumption of the register allocator is that isel
2503     // won't generate explicit references to the GPR8_NOREX registers. If
2504     // the allocator and/or the backend get enhanced to be more robust in
2505     // that regard, this can be, and should be, removed.
2506     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2507         !SDValue(Node, 1).use_empty()) {
2508       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2509                                               X86::AX, MVT::i16, InFlag);
2510       InFlag = Result.getValue(2);
2511
2512       // If we also need AL (the quotient), get it by extracting a subreg from
2513       // Result. The fast register allocator does not like multiple CopyFromReg
2514       // nodes using aliasing registers.
2515       if (!SDValue(Node, 0).use_empty())
2516         ReplaceUses(SDValue(Node, 0),
2517           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2518
2519       // Shift AX right by 8 bits instead of using AH.
2520       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2521                                          Result,
2522                                          CurDAG->getTargetConstant(8, MVT::i8)),
2523                        0);
2524       ReplaceUses(SDValue(Node, 1),
2525         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2526     }
2527     // Copy the division (low) result, if it is needed.
2528     if (!SDValue(Node, 0).use_empty()) {
2529       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2530                                                 LoReg, NVT, InFlag);
2531       InFlag = Result.getValue(2);
2532       ReplaceUses(SDValue(Node, 0), Result);
2533       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2534     }
2535     // Copy the remainder (high) result, if it is needed.
2536     if (!SDValue(Node, 1).use_empty()) {
2537       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2538                                               HiReg, NVT, InFlag);
2539       InFlag = Result.getValue(2);
2540       ReplaceUses(SDValue(Node, 1), Result);
2541       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2542     }
2543     return nullptr;
2544   }
2545
2546   case X86ISD::CMP:
2547   case X86ISD::SUB: {
2548     // Sometimes a SUB is used to perform comparison.
2549     if (Opcode == X86ISD::SUB && Node->hasAnyUseOfValue(0))
2550       // This node is not a CMP.
2551       break;
2552     SDValue N0 = Node->getOperand(0);
2553     SDValue N1 = Node->getOperand(1);
2554
2555     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
2556         HasNoSignedComparisonUses(Node)) {
2557       // Look for (X86cmp (truncate $op, i1), 0) and try to convert to a
2558       // smaller encoding
2559       if (Opcode == X86ISD::CMP && N0.getValueType() == MVT::i1 &&
2560           X86::isZeroNode(N1)) {
2561         SDValue Reg = N0.getOperand(0);
2562         SDValue Imm = CurDAG->getTargetConstant(1, MVT::i8);
2563
2564         // Emit testb
2565         if (Reg.getScalarValueSizeInBits() > 8)
2566           Reg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Reg);
2567         // Emit a testb.
2568         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2569                                                 Reg, Imm);
2570         ReplaceUses(SDValue(Node, 0), SDValue(NewNode, 0));
2571         return nullptr;
2572       }
2573
2574       N0 = N0.getOperand(0);
2575     }
2576     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2577     // use a smaller encoding.
2578     // Look past the truncate if CMP is the only use of it.
2579     if ((N0.getNode()->getOpcode() == ISD::AND ||
2580          (N0.getResNo() == 0 && N0.getNode()->getOpcode() == X86ISD::AND)) &&
2581         N0.getNode()->hasOneUse() &&
2582         N0.getValueType() != MVT::i8 &&
2583         X86::isZeroNode(N1)) {
2584       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2585       if (!C) break;
2586
2587       // For example, convert "testl %eax, $8" to "testb %al, $8"
2588       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2589           (!(C->getZExtValue() & 0x80) ||
2590            HasNoSignedComparisonUses(Node))) {
2591         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
2592         SDValue Reg = N0.getNode()->getOperand(0);
2593
2594         // On x86-32, only the ABCD registers have 8-bit subregisters.
2595         if (!Subtarget->is64Bit()) {
2596           const TargetRegisterClass *TRC;
2597           switch (N0.getSimpleValueType().SimpleTy) {
2598           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2599           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2600           default: llvm_unreachable("Unsupported TEST operand type!");
2601           }
2602           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2603           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2604                                                Reg.getValueType(), Reg, RC), 0);
2605         }
2606
2607         // Extract the l-register.
2608         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
2609                                                         MVT::i8, Reg);
2610
2611         // Emit a testb.
2612         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2613                                                  Subreg, Imm);
2614         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2615         // one, do not call ReplaceAllUsesWith.
2616         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2617                     SDValue(NewNode, 0));
2618         return nullptr;
2619       }
2620
2621       // For example, "testl %eax, $2048" to "testb %ah, $8".
2622       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2623           (!(C->getZExtValue() & 0x8000) ||
2624            HasNoSignedComparisonUses(Node))) {
2625         // Shift the immediate right by 8 bits.
2626         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2627                                                        MVT::i8);
2628         SDValue Reg = N0.getNode()->getOperand(0);
2629
2630         // Put the value in an ABCD register.
2631         const TargetRegisterClass *TRC;
2632         switch (N0.getSimpleValueType().SimpleTy) {
2633         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2634         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2635         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2636         default: llvm_unreachable("Unsupported TEST operand type!");
2637         }
2638         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2639         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2640                                              Reg.getValueType(), Reg, RC), 0);
2641
2642         // Extract the h-register.
2643         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
2644                                                         MVT::i8, Reg);
2645
2646         // Emit a testb.  The EXTRACT_SUBREG becomes a COPY that can only
2647         // target GR8_NOREX registers, so make sure the register class is
2648         // forced.
2649         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri_NOREX, dl,
2650                                                  MVT::i32, Subreg, ShiftedImm);
2651         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2652         // one, do not call ReplaceAllUsesWith.
2653         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2654                     SDValue(NewNode, 0));
2655         return nullptr;
2656       }
2657
2658       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2659       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2660           N0.getValueType() != MVT::i16 &&
2661           (!(C->getZExtValue() & 0x8000) ||
2662            HasNoSignedComparisonUses(Node))) {
2663         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
2664         SDValue Reg = N0.getNode()->getOperand(0);
2665
2666         // Extract the 16-bit subregister.
2667         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
2668                                                         MVT::i16, Reg);
2669
2670         // Emit a testw.
2671         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32,
2672                                                  Subreg, Imm);
2673         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2674         // one, do not call ReplaceAllUsesWith.
2675         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2676                     SDValue(NewNode, 0));
2677         return nullptr;
2678       }
2679
2680       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2681       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2682           N0.getValueType() == MVT::i64 &&
2683           (!(C->getZExtValue() & 0x80000000) ||
2684            HasNoSignedComparisonUses(Node))) {
2685         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
2686         SDValue Reg = N0.getNode()->getOperand(0);
2687
2688         // Extract the 32-bit subregister.
2689         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
2690                                                         MVT::i32, Reg);
2691
2692         // Emit a testl.
2693         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32,
2694                                                  Subreg, Imm);
2695         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2696         // one, do not call ReplaceAllUsesWith.
2697         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2698                     SDValue(NewNode, 0));
2699         return nullptr;
2700       }
2701     }
2702     break;
2703   }
2704   case ISD::STORE: {
2705     // Change a chain of {load; incr or dec; store} of the same value into
2706     // a simple increment or decrement through memory of that value, if the
2707     // uses of the modified value and its address are suitable.
2708     // The DEC64m tablegen pattern is currently not able to match the case where
2709     // the EFLAGS on the original DEC are used. (This also applies to
2710     // {INC,DEC}X{64,32,16,8}.)
2711     // We'll need to improve tablegen to allow flags to be transferred from a
2712     // node in the pattern to the result node.  probably with a new keyword
2713     // for example, we have this
2714     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2715     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2716     //   (implicit EFLAGS)]>;
2717     // but maybe need something like this
2718     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2719     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2720     //   (transferrable EFLAGS)]>;
2721
2722     StoreSDNode *StoreNode = cast<StoreSDNode>(Node);
2723     SDValue StoredVal = StoreNode->getOperand(1);
2724     unsigned Opc = StoredVal->getOpcode();
2725
2726     LoadSDNode *LoadNode = nullptr;
2727     SDValue InputChain;
2728     if (!isLoadIncOrDecStore(StoreNode, Opc, StoredVal, CurDAG,
2729                              LoadNode, InputChain))
2730       break;
2731
2732     SDValue Base, Scale, Index, Disp, Segment;
2733     if (!SelectAddr(LoadNode, LoadNode->getBasePtr(),
2734                     Base, Scale, Index, Disp, Segment))
2735       break;
2736
2737     MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(2);
2738     MemOp[0] = StoreNode->getMemOperand();
2739     MemOp[1] = LoadNode->getMemOperand();
2740     const SDValue Ops[] = { Base, Scale, Index, Disp, Segment, InputChain };
2741     EVT LdVT = LoadNode->getMemoryVT();
2742     unsigned newOpc = getFusedLdStOpcode(LdVT, Opc);
2743     MachineSDNode *Result = CurDAG->getMachineNode(newOpc,
2744                                                    SDLoc(Node),
2745                                                    MVT::i32, MVT::Other, Ops);
2746     Result->setMemRefs(MemOp, MemOp + 2);
2747
2748     ReplaceUses(SDValue(StoreNode, 0), SDValue(Result, 1));
2749     ReplaceUses(SDValue(StoredVal.getNode(), 1), SDValue(Result, 0));
2750
2751     return Result;
2752   }
2753   }
2754
2755   SDNode *ResNode = SelectCode(Node);
2756
2757   DEBUG(dbgs() << "=> ";
2758         if (ResNode == nullptr || ResNode == Node)
2759           Node->dump(CurDAG);
2760         else
2761           ResNode->dump(CurDAG);
2762         dbgs() << '\n');
2763
2764   return ResNode;
2765 }
2766
2767 bool X86DAGToDAGISel::
2768 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2769                              std::vector<SDValue> &OutOps) {
2770   SDValue Op0, Op1, Op2, Op3, Op4;
2771   switch (ConstraintCode) {
2772   case 'o':   // offsetable        ??
2773   case 'v':   // not offsetable    ??
2774   default: return true;
2775   case 'm':   // memory
2776     if (!SelectAddr(nullptr, Op, Op0, Op1, Op2, Op3, Op4))
2777       return true;
2778     break;
2779   }
2780
2781   OutOps.push_back(Op0);
2782   OutOps.push_back(Op1);
2783   OutOps.push_back(Op2);
2784   OutOps.push_back(Op3);
2785   OutOps.push_back(Op4);
2786   return false;
2787 }
2788
2789 /// createX86ISelDag - This pass converts a legalized DAG into a
2790 /// X86-specific DAG, ready for instruction scheduling.
2791 ///
2792 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2793                                      CodeGenOpt::Level OptLevel) {
2794   return new X86DAGToDAGISel(TM, OptLevel);
2795 }