lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86RegisterInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/Statistic.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Instructions.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/IR/Type.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include <stdint.h>
  38 using namespace llvm;
  39
  40 #define DEBUG_TYPE "x86-isel"
  41
  42 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  43
  44 //===----------------------------------------------------------------------===//
  45 //                      Pattern Matcher Implementation
  46 //===----------------------------------------------------------------------===//
  47
  48 namespace {
  49   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  50   /// SDValue's instead of register numbers for the leaves of the matched
  51   /// tree.
  52   struct X86ISelAddressMode {
  53     enum {
  54       RegBase,
  55       FrameIndexBase
  56     } BaseType;
  57
  58     // This is really a union, discriminated by BaseType!
  59     SDValue Base_Reg;
  60     int Base_FrameIndex;
  61
  62     unsigned Scale;
  63     SDValue IndexReg;
  64     int32_t Disp;
  65     SDValue Segment;
  66     const GlobalValue *GV;
  67     const Constant *CP;
  68     const BlockAddress *BlockAddr;
  69     const char *ES;
  70     int JT;
  71     unsigned Align;    // CP alignment.
  72     unsigned char SymbolFlags;  // X86II::MO_*
  73
  74     X86ISelAddressMode()
  75       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  76         Segment(), GV(nullptr), CP(nullptr), BlockAddr(nullptr), ES(nullptr),
  77         JT(-1), Align(0), SymbolFlags(X86II::MO_NO_FLAG) {
  78     }
  79
  80     bool hasSymbolicDisplacement() const {
  81       return GV != nullptr || CP != nullptr || ES != nullptr ||
  82              JT != -1 || BlockAddr != nullptr;
  83     }
  84
  85     bool hasBaseOrIndexReg() const {
  86       return BaseType == FrameIndexBase ||
  87              IndexReg.getNode() != nullptr || Base_Reg.getNode() != nullptr;
  88     }
  89
  90     /// isRIPRelative - Return true if this addressing mode is already RIP
  91     /// relative.
  92     bool isRIPRelative() const {
  93       if (BaseType != RegBase) return false;
  94       if (RegisterSDNode *RegNode =
  95             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  96         return RegNode->getReg() == X86::RIP;
  97       return false;
  98     }
  99
 100     void setBaseReg(SDValue Reg) {
 101       BaseType = RegBase;
 102       Base_Reg = Reg;
 103     }
 104
 105 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 106     void dump() {
 107       dbgs() << "X86ISelAddressMode " << this << '\n';
 108       dbgs() << "Base_Reg ";
 109       if (Base_Reg.getNode())
 110         Base_Reg.getNode()->dump();
 111       else
 112         dbgs() << "nul";
 113       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 114              << " Scale" << Scale << '\n'
 115              << "IndexReg ";
 116       if (IndexReg.getNode())
 117         IndexReg.getNode()->dump();
 118       else
 119         dbgs() << "nul";
 120       dbgs() << " Disp " << Disp << '\n'
 121              << "GV ";
 122       if (GV)
 123         GV->dump();
 124       else
 125         dbgs() << "nul";
 126       dbgs() << " CP ";
 127       if (CP)
 128         CP->dump();
 129       else
 130         dbgs() << "nul";
 131       dbgs() << '\n'
 132              << "ES ";
 133       if (ES)
 134         dbgs() << ES;
 135       else
 136         dbgs() << "nul";
 137       dbgs() << " JT" << JT << " Align" << Align << '\n';
 138     }
 139 #endif
 140   };
 141 }
 142
 143 namespace {
 144   //===--------------------------------------------------------------------===//
 145   /// ISel - X86 specific code to select X86 machine instructions for
 146   /// SelectionDAG operations.
 147   ///
 148   class X86DAGToDAGISel final : public SelectionDAGISel {
 149     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 150     /// make the right decision when generating code for different targets.
 151     const X86Subtarget *Subtarget;
 152
 153     /// OptForSize - If true, selector should try to optimize for code size
 154     /// instead of performance.
 155     bool OptForSize;
 156
 157   public:
 158     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 159         : SelectionDAGISel(tm, OptLevel), OptForSize(false) {}
 160
 161     const char *getPassName() const override {
 162       return "X86 DAG->DAG Instruction Selection";
 163     }
 164
 165     bool runOnMachineFunction(MachineFunction &MF) override {
 166       // Reset the subtarget each time through.
 167       Subtarget = &MF.getSubtarget<X86Subtarget>();
 168       SelectionDAGISel::runOnMachineFunction(MF);
 169       return true;
 170     }
 171
 172     void EmitFunctionEntryCode() override;
 173
 174     bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const override;
 175
 176     void PreprocessISelDAG() override;
 177
 178     inline bool immSext8(SDNode *N) const {
 179       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 180     }
 181
 182     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 183     // sign extended field.
 184     inline bool i64immSExt32(SDNode *N) const {
 185       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 186       return (int64_t)v == (int32_t)v;
 187     }
 188
 189 // Include the pieces autogenerated from the target description.
 190 #include "X86GenDAGISel.inc"
 191
 192   private:
 193     SDNode *Select(SDNode *N) override;
 194     SDNode *SelectGather(SDNode *N, unsigned Opc);
 195     SDNode *SelectAtomicLoadArith(SDNode *Node, MVT NVT);
 196
 197     bool FoldOffsetIntoAddress(uint64_t Offset, X86ISelAddressMode &AM);
 198     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 199     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 200     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 201     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 202                                  unsigned Depth);
 203     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 204     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 205                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 206                     SDValue &Segment);
 207     bool SelectVectorAddr(SDNode *Parent, SDValue N, SDValue &Base,
 208                           SDValue &Scale, SDValue &Index, SDValue &Disp,
 209                           SDValue &Segment);
 210     bool SelectMOV64Imm32(SDValue N, SDValue &Imm);
 211     bool SelectLEAAddr(SDValue N, SDValue &Base,
 212                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 213                        SDValue &Segment);
 214     bool SelectLEA64_32Addr(SDValue N, SDValue &Base,
 215                             SDValue &Scale, SDValue &Index, SDValue &Disp,
 216                             SDValue &Segment);
 217     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 218                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 219                            SDValue &Segment);
 220     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 221                              SDValue &Base, SDValue &Scale,
 222                              SDValue &Index, SDValue &Disp,
 223                              SDValue &Segment,
 224                              SDValue &NodeWithChain);
 225
 226     bool TryFoldLoad(SDNode *P, SDValue N,
 227                      SDValue &Base, SDValue &Scale,
 228                      SDValue &Index, SDValue &Disp,
 229                      SDValue &Segment);
 230
 231     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 232     /// inline asm expressions.
 233     bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 234                                       unsigned ConstraintID,
 235                                       std::vector<SDValue> &OutOps) override;
 236
 237     void EmitSpecialCodeForMain();
 238
 239     inline void getAddressOperands(X86ISelAddressMode &AM, SDLoc DL,
 240                                    SDValue &Base, SDValue &Scale,
 241                                    SDValue &Index, SDValue &Disp,
 242                                    SDValue &Segment) {
 243       Base = (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
 244                  ? CurDAG->getTargetFrameIndex(AM.Base_FrameIndex,
 245                                                TLI->getPointerTy())
 246                  : AM.Base_Reg;
 247       Scale = getI8Imm(AM.Scale, DL);
 248       Index = AM.IndexReg;
 249       // These are 32-bit even in 64-bit mode since RIP relative offset
 250       // is 32-bit.
 251       if (AM.GV)
 252         Disp = CurDAG->getTargetGlobalAddress(AM.GV, SDLoc(),
 253                                               MVT::i32, AM.Disp,
 254                                               AM.SymbolFlags);
 255       else if (AM.CP)
 256         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 257                                              AM.Align, AM.Disp, AM.SymbolFlags);
 258       else if (AM.ES) {
 259         assert(!AM.Disp && "Non-zero displacement is ignored with ES.");
 260         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 261       } else if (AM.JT != -1) {
 262         assert(!AM.Disp && "Non-zero displacement is ignored with JT.");
 263         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 264       } else if (AM.BlockAddr)
 265         Disp = CurDAG->getTargetBlockAddress(AM.BlockAddr, MVT::i32, AM.Disp,
 266                                              AM.SymbolFlags);
 267       else
 268         Disp = CurDAG->getTargetConstant(AM.Disp, DL, MVT::i32);
 269
 270       if (AM.Segment.getNode())
 271         Segment = AM.Segment;
 272       else
 273         Segment = CurDAG->getRegister(0, MVT::i32);
 274     }
 275
 276     /// getI8Imm - Return a target constant with the specified value, of type
 277     /// i8.
 278     inline SDValue getI8Imm(unsigned Imm, SDLoc DL) {
 279       return CurDAG->getTargetConstant(Imm, DL, MVT::i8);
 280     }
 281
 282     /// getI32Imm - Return a target constant with the specified value, of type
 283     /// i32.
 284     inline SDValue getI32Imm(unsigned Imm, SDLoc DL) {
 285       return CurDAG->getTargetConstant(Imm, DL, MVT::i32);
 286     }
 287
 288     /// getGlobalBaseReg - Return an SDNode that returns the value of
 289     /// the global base register. Output instructions required to
 290     /// initialize the global base register, if necessary.
 291     ///
 292     SDNode *getGlobalBaseReg();
 293
 294     /// getTargetMachine - Return a reference to the TargetMachine, casted
 295     /// to the target-specific type.
 296     const X86TargetMachine &getTargetMachine() const {
 297       return static_cast<const X86TargetMachine &>(TM);
 298     }
 299
 300     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 301     /// to the target-specific type.
 302     const X86InstrInfo *getInstrInfo() const {
 303       return Subtarget->getInstrInfo();
 304     }
 305
 306     /// \brief Address-mode matching performs shift-of-and to and-of-shift
 307     /// reassociation in order to expose more scaled addressing
 308     /// opportunities.
 309     bool ComplexPatternFuncMutatesDAG() const override {
 310       return true;
 311     }
 312   };
 313 }
 314
 315
 316 bool
 317 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 318   if (OptLevel == CodeGenOpt::None) return false;
 319
 320   if (!N.hasOneUse())
 321     return false;
 322
 323   if (N.getOpcode() != ISD::LOAD)
 324     return true;
 325
 326   // If N is a load, do additional profitability checks.
 327   if (U == Root) {
 328     switch (U->getOpcode()) {
 329     default: break;
 330     case X86ISD::ADD:
 331     case X86ISD::SUB:
 332     case X86ISD::AND:
 333     case X86ISD::XOR:
 334     case X86ISD::OR:
 335     case ISD::ADD:
 336     case ISD::ADDC:
 337     case ISD::ADDE:
 338     case ISD::AND:
 339     case ISD::OR:
 340     case ISD::XOR: {
 341       SDValue Op1 = U->getOperand(1);
 342
 343       // If the other operand is a 8-bit immediate we should fold the immediate
 344       // instead. This reduces code size.
 345       // e.g.
 346       // movl 4(%esp), %eax
 347       // addl $4, %eax
 348       // vs.
 349       // movl $4, %eax
 350       // addl 4(%esp), %eax
 351       // The former is 2 bytes shorter. In case where the increment is 1, then
 352       // the saving can be 4 bytes (by using incl %eax).
 353       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 354         if (Imm->getAPIntValue().isSignedIntN(8))
 355           return false;
 356
 357       // If the other operand is a TLS address, we should fold it instead.
 358       // This produces
 359       // movl    %gs:0, %eax
 360       // leal    i@NTPOFF(%eax), %eax
 361       // instead of
 362       // movl    $i@NTPOFF, %eax
 363       // addl    %gs:0, %eax
 364       // if the block also has an access to a second TLS address this will save
 365       // a load.
 366       // FIXME: This is probably also true for non-TLS addresses.
 367       if (Op1.getOpcode() == X86ISD::Wrapper) {
 368         SDValue Val = Op1.getOperand(0);
 369         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 370           return false;
 371       }
 372     }
 373     }
 374   }
 375
 376   return true;
 377 }
 378
 379 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 380 /// load's chain operand and move load below the call's chain operand.
 381 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 382                                SDValue Call, SDValue OrigChain) {
 383   SmallVector<SDValue, 8> Ops;
 384   SDValue Chain = OrigChain.getOperand(0);
 385   if (Chain.getNode() == Load.getNode())
 386     Ops.push_back(Load.getOperand(0));
 387   else {
 388     assert(Chain.getOpcode() == ISD::TokenFactor &&
 389            "Unexpected chain operand");
 390     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 391       if (Chain.getOperand(i).getNode() == Load.getNode())
 392         Ops.push_back(Load.getOperand(0));
 393       else
 394         Ops.push_back(Chain.getOperand(i));
 395     SDValue NewChain =
 396       CurDAG->getNode(ISD::TokenFactor, SDLoc(Load), MVT::Other, Ops);
 397     Ops.clear();
 398     Ops.push_back(NewChain);
 399   }
 400   Ops.append(OrigChain->op_begin() + 1, OrigChain->op_end());
 401   CurDAG->UpdateNodeOperands(OrigChain.getNode(), Ops);
 402   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 403                              Load.getOperand(1), Load.getOperand(2));
 404
 405   Ops.clear();
 406   Ops.push_back(SDValue(Load.getNode(), 1));
 407   Ops.append(Call->op_begin() + 1, Call->op_end());
 408   CurDAG->UpdateNodeOperands(Call.getNode(), Ops);
 409 }
 410
 411 /// isCalleeLoad - Return true if call address is a load and it can be
 412 /// moved below CALLSEQ_START and the chains leading up to the call.
 413 /// Return the CALLSEQ_START by reference as a second output.
 414 /// In the case of a tail call, there isn't a callseq node between the call
 415 /// chain and the load.
 416 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 417   // The transformation is somewhat dangerous if the call's chain was glued to
 418   // the call. After MoveBelowOrigChain the load is moved between the call and
 419   // the chain, this can create a cycle if the load is not folded. So it is
 420   // *really* important that we are sure the load will be folded.
 421   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 422     return false;
 423   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 424   if (!LD ||
 425       LD->isVolatile() ||
 426       LD->getAddressingMode() != ISD::UNINDEXED ||
 427       LD->getExtensionType() != ISD::NON_EXTLOAD)
 428     return false;
 429
 430   // Now let's find the callseq_start.
 431   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 432     if (!Chain.hasOneUse())
 433       return false;
 434     Chain = Chain.getOperand(0);
 435   }
 436
 437   if (!Chain.getNumOperands())
 438     return false;
 439   // Since we are not checking for AA here, conservatively abort if the chain
 440   // writes to memory. It's not safe to move the callee (a load) across a store.
 441   if (isa<MemSDNode>(Chain.getNode()) &&
 442       cast<MemSDNode>(Chain.getNode())->writeMem())
 443     return false;
 444   if (Chain.getOperand(0).getNode() == Callee.getNode())
 445     return true;
 446   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 447       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 448       Callee.getValue(1).hasOneUse())
 449     return true;
 450   return false;
 451 }
 452
 453 void X86DAGToDAGISel::PreprocessISelDAG() {
 454   // OptForSize is used in pattern predicates that isel is matching.
 455   OptForSize = MF->getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
 456
 457   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 458        E = CurDAG->allnodes_end(); I != E; ) {
 459     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 460
 461     if (OptLevel != CodeGenOpt::None &&
 462         // Only does this when target favors doesn't favor register indirect
 463         // call.
 464         ((N->getOpcode() == X86ISD::CALL && !Subtarget->callRegIndirect()) ||
 465          (N->getOpcode() == X86ISD::TC_RETURN &&
 466           // Only does this if load can be folded into TC_RETURN.
 467           (Subtarget->is64Bit() ||
 468            getTargetMachine().getRelocationModel() != Reloc::PIC_)))) {
 469       /// Also try moving call address load from outside callseq_start to just
 470       /// before the call to allow it to be folded.
 471       ///
 472       ///     [Load chain]
 473       ///         ^
 474       ///         |
 475       ///       [Load]
 476       ///       ^    ^
 477       ///       |    |
 478       ///      /      \--
 479       ///     /          |
 480       ///[CALLSEQ_START] |
 481       ///     ^          |
 482       ///     |          |
 483       /// [LOAD/C2Reg]   |
 484       ///     |          |
 485       ///      \        /
 486       ///       \      /
 487       ///       [CALL]
 488       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 489       SDValue Chain = N->getOperand(0);
 490       SDValue Load  = N->getOperand(1);
 491       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 492         continue;
 493       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 494       ++NumLoadMoved;
 495       continue;
 496     }
 497
 498     // Lower fpround and fpextend nodes that target the FP stack to be store and
 499     // load to the stack.  This is a gross hack.  We would like to simply mark
 500     // these as being illegal, but when we do that, legalize produces these when
 501     // it expands calls, then expands these in the same legalize pass.  We would
 502     // like dag combine to be able to hack on these between the call expansion
 503     // and the node legalization.  As such this pass basically does "really
 504     // late" legalization of these inline with the X86 isel pass.
 505     // FIXME: This should only happen when not compiled with -O0.
 506     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 507       continue;
 508
 509     MVT SrcVT = N->getOperand(0).getSimpleValueType();
 510     MVT DstVT = N->getSimpleValueType(0);
 511
 512     // If any of the sources are vectors, no fp stack involved.
 513     if (SrcVT.isVector() || DstVT.isVector())
 514       continue;
 515
 516     // If the source and destination are SSE registers, then this is a legal
 517     // conversion that should not be lowered.
 518     const X86TargetLowering *X86Lowering =
 519         static_cast<const X86TargetLowering *>(TLI);
 520     bool SrcIsSSE = X86Lowering->isScalarFPTypeInSSEReg(SrcVT);
 521     bool DstIsSSE = X86Lowering->isScalarFPTypeInSSEReg(DstVT);
 522     if (SrcIsSSE && DstIsSSE)
 523       continue;
 524
 525     if (!SrcIsSSE && !DstIsSSE) {
 526       // If this is an FPStack extension, it is a noop.
 527       if (N->getOpcode() == ISD::FP_EXTEND)
 528         continue;
 529       // If this is a value-preserving FPStack truncation, it is a noop.
 530       if (N->getConstantOperandVal(1))
 531         continue;
 532     }
 533
 534     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 535     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 536     // operations.  Based on this, decide what we want to do.
 537     MVT MemVT;
 538     if (N->getOpcode() == ISD::FP_ROUND)
 539       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 540     else
 541       MemVT = SrcIsSSE ? SrcVT : DstVT;
 542
 543     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 544     SDLoc dl(N);
 545
 546     // FIXME: optimize the case where the src/dest is a load or store?
 547     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 548                                           N->getOperand(0),
 549                                           MemTmp, MachinePointerInfo(), MemVT,
 550                                           false, false, 0);
 551     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 552                                         MachinePointerInfo(),
 553                                         MemVT, false, false, false, 0);
 554
 555     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 556     // extload we created.  This will cause general havok on the dag because
 557     // anything below the conversion could be folded into other existing nodes.
 558     // To avoid invalidating 'I', back it up to the convert node.
 559     --I;
 560     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 561
 562     // Now that we did that, the node is dead.  Increment the iterator to the
 563     // next node to process, then delete N.
 564     ++I;
 565     CurDAG->DeleteNode(N);
 566   }
 567 }
 568
 569
 570 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 571 /// the main function.
 572 void X86DAGToDAGISel::EmitSpecialCodeForMain() {
 573   if (Subtarget->isTargetCygMing()) {
 574     TargetLowering::ArgListTy Args;
 575
 576     TargetLowering::CallLoweringInfo CLI(*CurDAG);
 577     CLI.setChain(CurDAG->getRoot())
 578         .setCallee(CallingConv::C, Type::getVoidTy(*CurDAG->getContext()),
 579                    CurDAG->getExternalSymbol("__main", TLI->getPointerTy()),
 580                    std::move(Args), 0);
 581     const TargetLowering &TLI = CurDAG->getTargetLoweringInfo();
 582     std::pair<SDValue, SDValue> Result = TLI.LowerCallTo(CLI);
 583     CurDAG->setRoot(Result.second);
 584   }
 585 }
 586
 587 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 588   // If this is main, emit special code for main.
 589   if (const Function *Fn = MF->getFunction())
 590     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 591       EmitSpecialCodeForMain();
 592 }
 593
 594 static bool isDispSafeForFrameIndex(int64_t Val) {
 595   // On 64-bit platforms, we can run into an issue where a frame index
 596   // includes a displacement that, when added to the explicit displacement,
 597   // will overflow the displacement field. Assuming that the frame index
 598   // displacement fits into a 31-bit integer  (which is only slightly more
 599   // aggressive than the current fundamental assumption that it fits into
 600   // a 32-bit integer), a 31-bit disp should always be safe.
 601   return isInt<31>(Val);
 602 }
 603
 604 bool X86DAGToDAGISel::FoldOffsetIntoAddress(uint64_t Offset,
 605                                             X86ISelAddressMode &AM) {
 606   int64_t Val = AM.Disp + Offset;
 607   CodeModel::Model M = TM.getCodeModel();
 608   if (Subtarget->is64Bit()) {
 609     if (!X86::isOffsetSuitableForCodeModel(Val, M,
 610                                            AM.hasSymbolicDisplacement()))
 611       return true;
 612     // In addition to the checks required for a register base, check that
 613     // we do not try to use an unsafe Disp with a frame index.
 614     if (AM.BaseType == X86ISelAddressMode::FrameIndexBase &&
 615         !isDispSafeForFrameIndex(Val))
 616       return true;
 617   }
 618   AM.Disp = Val;
 619   return false;
 620
 621 }
 622
 623 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 624   SDValue Address = N->getOperand(1);
 625
 626   // load gs:0 -> GS segment register.
 627   // load fs:0 -> FS segment register.
 628   //
 629   // This optimization is valid because the GNU TLS model defines that
 630   // gs:0 (or fs:0 on X86-64) contains its own address.
 631   // For more information see http://people.redhat.com/drepper/tls.pdf
 632   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 633     if (C->getSExtValue() == 0 && AM.Segment.getNode() == nullptr &&
 634         Subtarget->isTargetLinux())
 635       switch (N->getPointerInfo().getAddrSpace()) {
 636       case 256:
 637         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 638         return false;
 639       case 257:
 640         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 641         return false;
 642       }
 643
 644   return true;
 645 }
 646
 647 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 648 /// into an addressing mode.  These wrap things that will resolve down into a
 649 /// symbol reference.  If no match is possible, this returns true, otherwise it
 650 /// returns false.
 651 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 652   // If the addressing mode already has a symbol as the displacement, we can
 653   // never match another symbol.
 654   if (AM.hasSymbolicDisplacement())
 655     return true;
 656
 657   SDValue N0 = N.getOperand(0);
 658   CodeModel::Model M = TM.getCodeModel();
 659
 660   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 661   // folding because RIP is preferable to non-RIP accesses.
 662   if (Subtarget->is64Bit() && N.getOpcode() == X86ISD::WrapperRIP &&
 663       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 664       // they cannot be folded into immediate fields.
 665       // FIXME: This can be improved for kernel and other models?
 666       (M == CodeModel::Small || M == CodeModel::Kernel)) {
 667     // Base and index reg must be 0 in order to use %rip as base.
 668     if (AM.hasBaseOrIndexReg())
 669       return true;
 670     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 671       X86ISelAddressMode Backup = AM;
 672       AM.GV = G->getGlobal();
 673       AM.SymbolFlags = G->getTargetFlags();
 674       if (FoldOffsetIntoAddress(G->getOffset(), AM)) {
 675         AM = Backup;
 676         return true;
 677       }
 678     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 679       X86ISelAddressMode Backup = AM;
 680       AM.CP = CP->getConstVal();
 681       AM.Align = CP->getAlignment();
 682       AM.SymbolFlags = CP->getTargetFlags();
 683       if (FoldOffsetIntoAddress(CP->getOffset(), AM)) {
 684         AM = Backup;
 685         return true;
 686       }
 687     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 688       AM.ES = S->getSymbol();
 689       AM.SymbolFlags = S->getTargetFlags();
 690     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 691       AM.JT = J->getIndex();
 692       AM.SymbolFlags = J->getTargetFlags();
 693     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 694       X86ISelAddressMode Backup = AM;
 695       AM.BlockAddr = BA->getBlockAddress();
 696       AM.SymbolFlags = BA->getTargetFlags();
 697       if (FoldOffsetIntoAddress(BA->getOffset(), AM)) {
 698         AM = Backup;
 699         return true;
 700       }
 701     } else
 702       llvm_unreachable("Unhandled symbol reference node.");
 703
 704     if (N.getOpcode() == X86ISD::WrapperRIP)
 705       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 706     return false;
 707   }
 708
 709   // Handle the case when globals fit in our immediate field: This is true for
 710   // X86-32 always and X86-64 when in -mcmodel=small mode.  In 64-bit
 711   // mode, this only applies to a non-RIP-relative computation.
 712   if (!Subtarget->is64Bit() ||
 713       M == CodeModel::Small || M == CodeModel::Kernel) {
 714     assert(N.getOpcode() != X86ISD::WrapperRIP &&
 715            "RIP-relative addressing already handled");
 716     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 717       AM.GV = G->getGlobal();
 718       AM.Disp += G->getOffset();
 719       AM.SymbolFlags = G->getTargetFlags();
 720     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 721       AM.CP = CP->getConstVal();
 722       AM.Align = CP->getAlignment();
 723       AM.Disp += CP->getOffset();
 724       AM.SymbolFlags = CP->getTargetFlags();
 725     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 726       AM.ES = S->getSymbol();
 727       AM.SymbolFlags = S->getTargetFlags();
 728     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 729       AM.JT = J->getIndex();
 730       AM.SymbolFlags = J->getTargetFlags();
 731     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 732       AM.BlockAddr = BA->getBlockAddress();
 733       AM.Disp += BA->getOffset();
 734       AM.SymbolFlags = BA->getTargetFlags();
 735     } else
 736       llvm_unreachable("Unhandled symbol reference node.");
 737     return false;
 738   }
 739
 740   return true;
 741 }
 742
 743 /// MatchAddress - Add the specified node to the specified addressing mode,
 744 /// returning true if it cannot be done.  This just pattern matches for the
 745 /// addressing mode.
 746 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 747   if (MatchAddressRecursively(N, AM, 0))
 748     return true;
 749
 750   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 751   // a smaller encoding and avoids a scaled-index.
 752   if (AM.Scale == 2 &&
 753       AM.BaseType == X86ISelAddressMode::RegBase &&
 754       AM.Base_Reg.getNode() == nullptr) {
 755     AM.Base_Reg = AM.IndexReg;
 756     AM.Scale = 1;
 757   }
 758
 759   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 760   // because it has a smaller encoding.
 761   // TODO: Which other code models can use this?
 762   if (TM.getCodeModel() == CodeModel::Small &&
 763       Subtarget->is64Bit() &&
 764       AM.Scale == 1 &&
 765       AM.BaseType == X86ISelAddressMode::RegBase &&
 766       AM.Base_Reg.getNode() == nullptr &&
 767       AM.IndexReg.getNode() == nullptr &&
 768       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 769       AM.hasSymbolicDisplacement())
 770     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 771
 772   return false;
 773 }
 774
 775 // Insert a node into the DAG at least before the Pos node's position. This
 776 // will reposition the node as needed, and will assign it a node ID that is <=
 777 // the Pos node's ID. Note that this does *not* preserve the uniqueness of node
 778 // IDs! The selection DAG must no longer depend on their uniqueness when this
 779 // is used.
 780 static void InsertDAGNode(SelectionDAG &DAG, SDValue Pos, SDValue N) {
 781   if (N.getNode()->getNodeId() == -1 ||
 782       N.getNode()->getNodeId() > Pos.getNode()->getNodeId()) {
 783     DAG.RepositionNode(Pos.getNode(), N.getNode());
 784     N.getNode()->setNodeId(Pos.getNode()->getNodeId());
 785   }
 786 }
 787
 788 // Transform "(X >> (8-C1)) & (0xff << C1)" to "((X >> 8) & 0xff) << C1" if
 789 // safe. This allows us to convert the shift and and into an h-register
 790 // extract and a scaled index. Returns false if the simplification is
 791 // performed.
 792 static bool FoldMaskAndShiftToExtract(SelectionDAG &DAG, SDValue N,
 793                                       uint64_t Mask,
 794                                       SDValue Shift, SDValue X,
 795                                       X86ISelAddressMode &AM) {
 796   if (Shift.getOpcode() != ISD::SRL ||
 797       !isa<ConstantSDNode>(Shift.getOperand(1)) ||
 798       !Shift.hasOneUse())
 799     return true;
 800
 801   int ScaleLog = 8 - Shift.getConstantOperandVal(1);
 802   if (ScaleLog <= 0 || ScaleLog >= 4 ||
 803       Mask != (0xffu << ScaleLog))
 804     return true;
 805
 806   MVT VT = N.getSimpleValueType();
 807   SDLoc DL(N);
 808   SDValue Eight = DAG.getConstant(8, DL, MVT::i8);
 809   SDValue NewMask = DAG.getConstant(0xff, DL, VT);
 810   SDValue Srl = DAG.getNode(ISD::SRL, DL, VT, X, Eight);
 811   SDValue And = DAG.getNode(ISD::AND, DL, VT, Srl, NewMask);
 812   SDValue ShlCount = DAG.getConstant(ScaleLog, DL, MVT::i8);
 813   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, And, ShlCount);
 814
 815   // Insert the new nodes into the topological ordering. We must do this in
 816   // a valid topological ordering as nothing is going to go back and re-sort
 817   // these nodes. We continually insert before 'N' in sequence as this is
 818   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 819   // hierarchy left to express.
 820   InsertDAGNode(DAG, N, Eight);
 821   InsertDAGNode(DAG, N, Srl);
 822   InsertDAGNode(DAG, N, NewMask);
 823   InsertDAGNode(DAG, N, And);
 824   InsertDAGNode(DAG, N, ShlCount);
 825   InsertDAGNode(DAG, N, Shl);
 826   DAG.ReplaceAllUsesWith(N, Shl);
 827   AM.IndexReg = And;
 828   AM.Scale = (1 << ScaleLog);
 829   return false;
 830 }
 831
 832 // Transforms "(X << C1) & C2" to "(X & (C2>>C1)) << C1" if safe and if this
 833 // allows us to fold the shift into this addressing mode. Returns false if the
 834 // transform succeeded.
 835 static bool FoldMaskedShiftToScaledMask(SelectionDAG &DAG, SDValue N,
 836                                         uint64_t Mask,
 837                                         SDValue Shift, SDValue X,
 838                                         X86ISelAddressMode &AM) {
 839   if (Shift.getOpcode() != ISD::SHL ||
 840       !isa<ConstantSDNode>(Shift.getOperand(1)))
 841     return true;
 842
 843   // Not likely to be profitable if either the AND or SHIFT node has more
 844   // than one use (unless all uses are for address computation). Besides,
 845   // isel mechanism requires their node ids to be reused.
 846   if (!N.hasOneUse() || !Shift.hasOneUse())
 847     return true;
 848
 849   // Verify that the shift amount is something we can fold.
 850   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 851   if (ShiftAmt != 1 && ShiftAmt != 2 && ShiftAmt != 3)
 852     return true;
 853
 854   MVT VT = N.getSimpleValueType();
 855   SDLoc DL(N);
 856   SDValue NewMask = DAG.getConstant(Mask >> ShiftAmt, DL, VT);
 857   SDValue NewAnd = DAG.getNode(ISD::AND, DL, VT, X, NewMask);
 858   SDValue NewShift = DAG.getNode(ISD::SHL, DL, VT, NewAnd, Shift.getOperand(1));
 859
 860   // Insert the new nodes into the topological ordering. We must do this in
 861   // a valid topological ordering as nothing is going to go back and re-sort
 862   // these nodes. We continually insert before 'N' in sequence as this is
 863   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 864   // hierarchy left to express.
 865   InsertDAGNode(DAG, N, NewMask);
 866   InsertDAGNode(DAG, N, NewAnd);
 867   InsertDAGNode(DAG, N, NewShift);
 868   DAG.ReplaceAllUsesWith(N, NewShift);
 869
 870   AM.Scale = 1 << ShiftAmt;
 871   AM.IndexReg = NewAnd;
 872   return false;
 873 }
 874
 875 // Implement some heroics to detect shifts of masked values where the mask can
 876 // be replaced by extending the shift and undoing that in the addressing mode
 877 // scale. Patterns such as (shl (srl x, c1), c2) are canonicalized into (and
 878 // (srl x, SHIFT), MASK) by DAGCombines that don't know the shl can be done in
 879 // the addressing mode. This results in code such as:
 880 //
 881 //   int f(short *y, int *lookup_table) {
 882 //     ...
 883 //     return *y + lookup_table[*y >> 11];
 884 //   }
 885 //
 886 // Turning into:
 887 //   movzwl (%rdi), %eax
 888 //   movl %eax, %ecx
 889 //   shrl $11, %ecx
 890 //   addl (%rsi,%rcx,4), %eax
 891 //
 892 // Instead of:
 893 //   movzwl (%rdi), %eax
 894 //   movl %eax, %ecx
 895 //   shrl $9, %ecx
 896 //   andl $124, %rcx
 897 //   addl (%rsi,%rcx), %eax
 898 //
 899 // Note that this function assumes the mask is provided as a mask *after* the
 900 // value is shifted. The input chain may or may not match that, but computing
 901 // such a mask is trivial.
 902 static bool FoldMaskAndShiftToScale(SelectionDAG &DAG, SDValue N,
 903                                     uint64_t Mask,
 904                                     SDValue Shift, SDValue X,
 905                                     X86ISelAddressMode &AM) {
 906   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse() ||
 907       !isa<ConstantSDNode>(Shift.getOperand(1)))
 908     return true;
 909
 910   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 911   unsigned MaskLZ = countLeadingZeros(Mask);
 912   unsigned MaskTZ = countTrailingZeros(Mask);
 913
 914   // The amount of shift we're trying to fit into the addressing mode is taken
 915   // from the trailing zeros of the mask.
 916   unsigned AMShiftAmt = MaskTZ;
 917
 918   // There is nothing we can do here unless the mask is removing some bits.
 919   // Also, the addressing mode can only represent shifts of 1, 2, or 3 bits.
 920   if (AMShiftAmt <= 0 || AMShiftAmt > 3) return true;
 921
 922   // We also need to ensure that mask is a continuous run of bits.
 923   if (countTrailingOnes(Mask >> MaskTZ) + MaskTZ + MaskLZ != 64) return true;
 924
 925   // Scale the leading zero count down based on the actual size of the value.
 926   // Also scale it down based on the size of the shift.
 927   MaskLZ -= (64 - X.getSimpleValueType().getSizeInBits()) + ShiftAmt;
 928
 929   // The final check is to ensure that any masked out high bits of X are
 930   // already known to be zero. Otherwise, the mask has a semantic impact
 931   // other than masking out a couple of low bits. Unfortunately, because of
 932   // the mask, zero extensions will be removed from operands in some cases.
 933   // This code works extra hard to look through extensions because we can
 934   // replace them with zero extensions cheaply if necessary.
 935   bool ReplacingAnyExtend = false;
 936   if (X.getOpcode() == ISD::ANY_EXTEND) {
 937     unsigned ExtendBits = X.getSimpleValueType().getSizeInBits() -
 938                           X.getOperand(0).getSimpleValueType().getSizeInBits();
 939     // Assume that we'll replace the any-extend with a zero-extend, and
 940     // narrow the search to the extended value.
 941     X = X.getOperand(0);
 942     MaskLZ = ExtendBits > MaskLZ ? 0 : MaskLZ - ExtendBits;
 943     ReplacingAnyExtend = true;
 944   }
 945   APInt MaskedHighBits =
 946     APInt::getHighBitsSet(X.getSimpleValueType().getSizeInBits(), MaskLZ);
 947   APInt KnownZero, KnownOne;
 948   DAG.computeKnownBits(X, KnownZero, KnownOne);
 949   if (MaskedHighBits != KnownZero) return true;
 950
 951   // We've identified a pattern that can be transformed into a single shift
 952   // and an addressing mode. Make it so.
 953   MVT VT = N.getSimpleValueType();
 954   if (ReplacingAnyExtend) {
 955     assert(X.getValueType() != VT);
 956     // We looked through an ANY_EXTEND node, insert a ZERO_EXTEND.
 957     SDValue NewX = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(X), VT, X);
 958     InsertDAGNode(DAG, N, NewX);
 959     X = NewX;
 960   }
 961   SDLoc DL(N);
 962   SDValue NewSRLAmt = DAG.getConstant(ShiftAmt + AMShiftAmt, DL, MVT::i8);
 963   SDValue NewSRL = DAG.getNode(ISD::SRL, DL, VT, X, NewSRLAmt);
 964   SDValue NewSHLAmt = DAG.getConstant(AMShiftAmt, DL, MVT::i8);
 965   SDValue NewSHL = DAG.getNode(ISD::SHL, DL, VT, NewSRL, NewSHLAmt);
 966
 967   // Insert the new nodes into the topological ordering. We must do this in
 968   // a valid topological ordering as nothing is going to go back and re-sort
 969   // these nodes. We continually insert before 'N' in sequence as this is
 970   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 971   // hierarchy left to express.
 972   InsertDAGNode(DAG, N, NewSRLAmt);
 973   InsertDAGNode(DAG, N, NewSRL);
 974   InsertDAGNode(DAG, N, NewSHLAmt);
 975   InsertDAGNode(DAG, N, NewSHL);
 976   DAG.ReplaceAllUsesWith(N, NewSHL);
 977
 978   AM.Scale = 1 << AMShiftAmt;
 979   AM.IndexReg = NewSRL;
 980   return false;
 981 }
 982
 983 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 984                                               unsigned Depth) {
 985   SDLoc dl(N);
 986   DEBUG({
 987       dbgs() << "MatchAddress: ";
 988       AM.dump();
 989     });
 990   // Limit recursion.
 991   if (Depth > 5)
 992     return MatchAddressBase(N, AM);
 993
 994   // If this is already a %rip relative address, we can only merge immediates
 995   // into it.  Instead of handling this in every case, we handle it here.
 996   // RIP relative addressing: %rip + 32-bit displacement!
 997   if (AM.isRIPRelative()) {
 998     // FIXME: JumpTable and ExternalSymbol address currently don't like
 999     // displacements.  It isn't very important, but this should be fixed for
1000     // consistency.
1001     if (!AM.ES && AM.JT != -1) return true;
1002
1003     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N))
1004       if (!FoldOffsetIntoAddress(Cst->getSExtValue(), AM))
1005         return false;
1006     return true;
1007   }
1008
1009   switch (N.getOpcode()) {
1010   default: break;
1011   case ISD::FRAME_ALLOC_RECOVER: {
1012     if (!AM.hasSymbolicDisplacement())
1013       if (const auto *ESNode = dyn_cast<ExternalSymbolSDNode>(N.getOperand(0)))
1014         if (ESNode->getOpcode() == ISD::TargetExternalSymbol) {
1015           // Use the symbol and don't prefix it.
1016           AM.ES = ESNode->getSymbol();
1017           AM.SymbolFlags = X86II::MO_NOPREFIX;
1018           return false;
1019         }
1020     break;
1021   }
1022   case ISD::Constant: {
1023     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
1024     if (!FoldOffsetIntoAddress(Val, AM))
1025       return false;
1026     break;
1027   }
1028
1029   case X86ISD::Wrapper:
1030   case X86ISD::WrapperRIP:
1031     if (!MatchWrapper(N, AM))
1032       return false;
1033     break;
1034
1035   case ISD::LOAD:
1036     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
1037       return false;
1038     break;
1039
1040   case ISD::FrameIndex:
1041     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1042         AM.Base_Reg.getNode() == nullptr &&
1043         (!Subtarget->is64Bit() || isDispSafeForFrameIndex(AM.Disp))) {
1044       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
1045       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
1046       return false;
1047     }
1048     break;
1049
1050   case ISD::SHL:
1051     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1)
1052       break;
1053
1054     if (ConstantSDNode
1055           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
1056       unsigned Val = CN->getZExtValue();
1057       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
1058       // that the base operand remains free for further matching. If
1059       // the base doesn't end up getting used, a post-processing step
1060       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
1061       if (Val == 1 || Val == 2 || Val == 3) {
1062         AM.Scale = 1 << Val;
1063         SDValue ShVal = N.getNode()->getOperand(0);
1064
1065         // Okay, we know that we have a scale by now.  However, if the scaled
1066         // value is an add of something and a constant, we can fold the
1067         // constant into the disp field here.
1068         if (CurDAG->isBaseWithConstantOffset(ShVal)) {
1069           AM.IndexReg = ShVal.getNode()->getOperand(0);
1070           ConstantSDNode *AddVal =
1071             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
1072           uint64_t Disp = (uint64_t)AddVal->getSExtValue() << Val;
1073           if (!FoldOffsetIntoAddress(Disp, AM))
1074             return false;
1075         }
1076
1077         AM.IndexReg = ShVal;
1078         return false;
1079       }
1080     }
1081     break;
1082
1083   case ISD::SRL: {
1084     // Scale must not be used already.
1085     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1086
1087     SDValue And = N.getOperand(0);
1088     if (And.getOpcode() != ISD::AND) break;
1089     SDValue X = And.getOperand(0);
1090
1091     // We only handle up to 64-bit values here as those are what matter for
1092     // addressing mode optimizations.
1093     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1094
1095     // The mask used for the transform is expected to be post-shift, but we
1096     // found the shift first so just apply the shift to the mask before passing
1097     // it down.
1098     if (!isa<ConstantSDNode>(N.getOperand(1)) ||
1099         !isa<ConstantSDNode>(And.getOperand(1)))
1100       break;
1101     uint64_t Mask = And.getConstantOperandVal(1) >> N.getConstantOperandVal(1);
1102
1103     // Try to fold the mask and shift into the scale, and return false if we
1104     // succeed.
1105     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, N, X, AM))
1106       return false;
1107     break;
1108   }
1109
1110   case ISD::SMUL_LOHI:
1111   case ISD::UMUL_LOHI:
1112     // A mul_lohi where we need the low part can be folded as a plain multiply.
1113     if (N.getResNo() != 0) break;
1114     // FALL THROUGH
1115   case ISD::MUL:
1116   case X86ISD::MUL_IMM:
1117     // X*[3,5,9] -> X+X*[2,4,8]
1118     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1119         AM.Base_Reg.getNode() == nullptr &&
1120         AM.IndexReg.getNode() == nullptr) {
1121       if (ConstantSDNode
1122             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1123         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1124             CN->getZExtValue() == 9) {
1125           AM.Scale = unsigned(CN->getZExtValue())-1;
1126
1127           SDValue MulVal = N.getNode()->getOperand(0);
1128           SDValue Reg;
1129
1130           // Okay, we know that we have a scale by now.  However, if the scaled
1131           // value is an add of something and a constant, we can fold the
1132           // constant into the disp field here.
1133           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1134               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1135             Reg = MulVal.getNode()->getOperand(0);
1136             ConstantSDNode *AddVal =
1137               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1138             uint64_t Disp = AddVal->getSExtValue() * CN->getZExtValue();
1139             if (FoldOffsetIntoAddress(Disp, AM))
1140               Reg = N.getNode()->getOperand(0);
1141           } else {
1142             Reg = N.getNode()->getOperand(0);
1143           }
1144
1145           AM.IndexReg = AM.Base_Reg = Reg;
1146           return false;
1147         }
1148     }
1149     break;
1150
1151   case ISD::SUB: {
1152     // Given A-B, if A can be completely folded into the address and
1153     // the index field with the index field unused, use -B as the index.
1154     // This is a win if a has multiple parts that can be folded into
1155     // the address. Also, this saves a mov if the base register has
1156     // other uses, since it avoids a two-address sub instruction, however
1157     // it costs an additional mov if the index register has other uses.
1158
1159     // Add an artificial use to this node so that we can keep track of
1160     // it if it gets CSE'd with a different node.
1161     HandleSDNode Handle(N);
1162
1163     // Test if the LHS of the sub can be folded.
1164     X86ISelAddressMode Backup = AM;
1165     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1166       AM = Backup;
1167       break;
1168     }
1169     // Test if the index field is free for use.
1170     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1171       AM = Backup;
1172       break;
1173     }
1174
1175     int Cost = 0;
1176     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
1177     // If the RHS involves a register with multiple uses, this
1178     // transformation incurs an extra mov, due to the neg instruction
1179     // clobbering its operand.
1180     if (!RHS.getNode()->hasOneUse() ||
1181         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1182         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1183         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1184         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1185          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1186       ++Cost;
1187     // If the base is a register with multiple uses, this
1188     // transformation may save a mov.
1189     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1190          AM.Base_Reg.getNode() &&
1191          !AM.Base_Reg.getNode()->hasOneUse()) ||
1192         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1193       --Cost;
1194     // If the folded LHS was interesting, this transformation saves
1195     // address arithmetic.
1196     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1197         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1198         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1199       --Cost;
1200     // If it doesn't look like it may be an overall win, don't do it.
1201     if (Cost >= 0) {
1202       AM = Backup;
1203       break;
1204     }
1205
1206     // Ok, the transformation is legal and appears profitable. Go for it.
1207     SDValue Zero = CurDAG->getConstant(0, dl, N.getValueType());
1208     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1209     AM.IndexReg = Neg;
1210     AM.Scale = 1;
1211
1212     // Insert the new nodes into the topological ordering.
1213     InsertDAGNode(*CurDAG, N, Zero);
1214     InsertDAGNode(*CurDAG, N, Neg);
1215     return false;
1216   }
1217
1218   case ISD::ADD: {
1219     // Add an artificial use to this node so that we can keep track of
1220     // it if it gets CSE'd with a different node.
1221     HandleSDNode Handle(N);
1222
1223     X86ISelAddressMode Backup = AM;
1224     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1225         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
1226       return false;
1227     AM = Backup;
1228
1229     // Try again after commuting the operands.
1230     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
1231         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
1232       return false;
1233     AM = Backup;
1234
1235     // If we couldn't fold both operands into the address at the same time,
1236     // see if we can just put each operand into a register and fold at least
1237     // the add.
1238     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1239         !AM.Base_Reg.getNode() &&
1240         !AM.IndexReg.getNode()) {
1241       N = Handle.getValue();
1242       AM.Base_Reg = N.getOperand(0);
1243       AM.IndexReg = N.getOperand(1);
1244       AM.Scale = 1;
1245       return false;
1246     }
1247     N = Handle.getValue();
1248     break;
1249   }
1250
1251   case ISD::OR:
1252     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1253     if (CurDAG->isBaseWithConstantOffset(N)) {
1254       X86ISelAddressMode Backup = AM;
1255       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
1256
1257       // Start with the LHS as an addr mode.
1258       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1259           !FoldOffsetIntoAddress(CN->getSExtValue(), AM))
1260         return false;
1261       AM = Backup;
1262     }
1263     break;
1264
1265   case ISD::AND: {
1266     // Perform some heroic transforms on an and of a constant-count shift
1267     // with a constant to enable use of the scaled offset field.
1268
1269     // Scale must not be used already.
1270     if (AM.IndexReg.getNode() != nullptr || AM.Scale != 1) break;
1271
1272     SDValue Shift = N.getOperand(0);
1273     if (Shift.getOpcode() != ISD::SRL && Shift.getOpcode() != ISD::SHL) break;
1274     SDValue X = Shift.getOperand(0);
1275
1276     // We only handle up to 64-bit values here as those are what matter for
1277     // addressing mode optimizations.
1278     if (X.getSimpleValueType().getSizeInBits() > 64) break;
1279
1280     if (!isa<ConstantSDNode>(N.getOperand(1)))
1281       break;
1282     uint64_t Mask = N.getConstantOperandVal(1);
1283
1284     // Try to fold the mask and shift into an extract and scale.
1285     if (!FoldMaskAndShiftToExtract(*CurDAG, N, Mask, Shift, X, AM))
1286       return false;
1287
1288     // Try to fold the mask and shift directly into the scale.
1289     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, Shift, X, AM))
1290       return false;
1291
1292     // Try to swap the mask and shift to place shifts which can be done as
1293     // a scale on the outside of the mask.
1294     if (!FoldMaskedShiftToScaledMask(*CurDAG, N, Mask, Shift, X, AM))
1295       return false;
1296     break;
1297   }
1298   }
1299
1300   return MatchAddressBase(N, AM);
1301 }
1302
1303 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1304 /// specified addressing mode without any further recursion.
1305 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1306   // Is the base register already occupied?
1307   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1308     // If so, check to see if the scale index register is set.
1309     if (!AM.IndexReg.getNode()) {
1310       AM.IndexReg = N;
1311       AM.Scale = 1;
1312       return false;
1313     }
1314
1315     // Otherwise, we cannot select it.
1316     return true;
1317   }
1318
1319   // Default, generate it as a register.
1320   AM.BaseType = X86ISelAddressMode::RegBase;
1321   AM.Base_Reg = N;
1322   return false;
1323 }
1324
1325 bool X86DAGToDAGISel::SelectVectorAddr(SDNode *Parent, SDValue N, SDValue &Base,
1326                                       SDValue &Scale, SDValue &Index,
1327                                       SDValue &Disp, SDValue &Segment) {
1328
1329   MaskedGatherScatterSDNode *Mgs = dyn_cast<MaskedGatherScatterSDNode>(Parent);
1330   if (!Mgs)
1331     return false;
1332   X86ISelAddressMode AM;
1333   unsigned AddrSpace = Mgs->getPointerInfo().getAddrSpace();
1334   // AddrSpace 256 -> GS, 257 -> FS.
1335   if (AddrSpace == 256)
1336     AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1337   if (AddrSpace == 257)
1338     AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1339
1340   SDLoc DL(N);
1341   Base = Mgs->getBasePtr();
1342   Index = Mgs->getIndex();
1343   unsigned ScalarSize = Mgs->getValue().getValueType().getScalarSizeInBits();
1344   Scale = getI8Imm(ScalarSize/8, DL);
1345
1346   // If Base is 0, the whole address is in index and the Scale is 1
1347   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base)) {
1348     assert(C->isNullValue() && "Unexpected base in gather/scatter");
1349     Scale = getI8Imm(1, DL);
1350     Base = CurDAG->getRegister(0, MVT::i32);
1351   }
1352   if (AM.Segment.getNode())
1353     Segment = AM.Segment;
1354   else
1355     Segment = CurDAG->getRegister(0, MVT::i32);
1356   Disp = CurDAG->getTargetConstant(0, DL, MVT::i32);
1357   return true;
1358 }
1359
1360 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1361 /// It returns the operands which make up the maximal addressing mode it can
1362 /// match by reference.
1363 ///
1364 /// Parent is the parent node of the addr operand that is being matched.  It
1365 /// is always a load, store, atomic node, or null.  It is only null when
1366 /// checking memory operands for inline asm nodes.
1367 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1368                                  SDValue &Scale, SDValue &Index,
1369                                  SDValue &Disp, SDValue &Segment) {
1370   X86ISelAddressMode AM;
1371
1372   if (Parent &&
1373       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1374       // that are not a MemSDNode, and thus don't have proper addrspace info.
1375       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1376       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1377       Parent->getOpcode() != X86ISD::TLSCALL && // Fixme
1378       Parent->getOpcode() != X86ISD::EH_SJLJ_SETJMP && // setjmp
1379       Parent->getOpcode() != X86ISD::EH_SJLJ_LONGJMP) { // longjmp
1380     unsigned AddrSpace =
1381       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1382     // AddrSpace 256 -> GS, 257 -> FS.
1383     if (AddrSpace == 256)
1384       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1385     if (AddrSpace == 257)
1386       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1387   }
1388
1389   if (MatchAddress(N, AM))
1390     return false;
1391
1392   MVT VT = N.getSimpleValueType();
1393   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1394     if (!AM.Base_Reg.getNode())
1395       AM.Base_Reg = CurDAG->getRegister(0, VT);
1396   }
1397
1398   if (!AM.IndexReg.getNode())
1399     AM.IndexReg = CurDAG->getRegister(0, VT);
1400
1401   getAddressOperands(AM, SDLoc(N), Base, Scale, Index, Disp, Segment);
1402   return true;
1403 }
1404
1405 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1406 /// match a load whose top elements are either undef or zeros.  The load flavor
1407 /// is derived from the type of N, which is either v4f32 or v2f64.
1408 ///
1409 /// We also return:
1410 ///   PatternChainNode: this is the matched node that has a chain input and
1411 ///   output.
1412 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1413                                           SDValue N, SDValue &Base,
1414                                           SDValue &Scale, SDValue &Index,
1415                                           SDValue &Disp, SDValue &Segment,
1416                                           SDValue &PatternNodeWithChain) {
1417   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1418     PatternNodeWithChain = N.getOperand(0);
1419     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1420         PatternNodeWithChain.hasOneUse() &&
1421         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1422         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1423       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1424       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1425         return false;
1426       return true;
1427     }
1428   }
1429
1430   // Also handle the case where we explicitly require zeros in the top
1431   // elements.  This is a vector shuffle from the zero vector.
1432   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1433       // Check to see if the top elements are all zeros (or bitcast of zeros).
1434       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1435       N.getOperand(0).getNode()->hasOneUse() &&
1436       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1437       N.getOperand(0).getOperand(0).hasOneUse() &&
1438       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1439       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1440     // Okay, this is a zero extending load.  Fold it.
1441     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1442     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1443       return false;
1444     PatternNodeWithChain = SDValue(LD, 0);
1445     return true;
1446   }
1447   return false;
1448 }
1449
1450
1451 bool X86DAGToDAGISel::SelectMOV64Imm32(SDValue N, SDValue &Imm) {
1452   if (const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1453     uint64_t ImmVal = CN->getZExtValue();
1454     if ((uint32_t)ImmVal != (uint64_t)ImmVal)
1455       return false;
1456
1457     Imm = CurDAG->getTargetConstant(ImmVal, SDLoc(N), MVT::i64);
1458     return true;
1459   }
1460
1461   // In static codegen with small code model, we can get the address of a label
1462   // into a register with 'movl'. TableGen has already made sure we're looking
1463   // at a label of some kind.
1464   assert(N->getOpcode() == X86ISD::Wrapper &&
1465          "Unexpected node type for MOV32ri64");
1466   N = N.getOperand(0);
1467
1468   if (N->getOpcode() != ISD::TargetConstantPool &&
1469       N->getOpcode() != ISD::TargetJumpTable &&
1470       N->getOpcode() != ISD::TargetGlobalAddress &&
1471       N->getOpcode() != ISD::TargetExternalSymbol &&
1472       N->getOpcode() != ISD::TargetBlockAddress)
1473     return false;
1474
1475   Imm = N;
1476   return TM.getCodeModel() == CodeModel::Small;
1477 }
1478
1479 bool X86DAGToDAGISel::SelectLEA64_32Addr(SDValue N, SDValue &Base,
1480                                          SDValue &Scale, SDValue &Index,
1481                                          SDValue &Disp, SDValue &Segment) {
1482   if (!SelectLEAAddr(N, Base, Scale, Index, Disp, Segment))
1483     return false;
1484
1485   SDLoc DL(N);
1486   RegisterSDNode *RN = dyn_cast<RegisterSDNode>(Base);
1487   if (RN && RN->getReg() == 0)
1488     Base = CurDAG->getRegister(0, MVT::i64);
1489   else if (Base.getValueType() == MVT::i32 && !dyn_cast<FrameIndexSDNode>(Base)) {
1490     // Base could already be %rip, particularly in the x32 ABI.
1491     Base = SDValue(CurDAG->getMachineNode(
1492                        TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1493                        CurDAG->getTargetConstant(0, DL, MVT::i64),
1494                        Base,
1495                        CurDAG->getTargetConstant(X86::sub_32bit, DL, MVT::i32)),
1496                    0);
1497   }
1498
1499   RN = dyn_cast<RegisterSDNode>(Index);
1500   if (RN && RN->getReg() == 0)
1501     Index = CurDAG->getRegister(0, MVT::i64);
1502   else {
1503     assert(Index.getValueType() == MVT::i32 &&
1504            "Expect to be extending 32-bit registers for use in LEA");
1505     Index = SDValue(CurDAG->getMachineNode(
1506                         TargetOpcode::SUBREG_TO_REG, DL, MVT::i64,
1507                         CurDAG->getTargetConstant(0, DL, MVT::i64),
1508                         Index,
1509                         CurDAG->getTargetConstant(X86::sub_32bit, DL,
1510                                                   MVT::i32)),
1511                     0);
1512   }
1513
1514   return true;
1515 }
1516
1517 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1518 /// mode it matches can be cost effectively emitted as an LEA instruction.
1519 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1520                                     SDValue &Base, SDValue &Scale,
1521                                     SDValue &Index, SDValue &Disp,
1522                                     SDValue &Segment) {
1523   X86ISelAddressMode AM;
1524
1525   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1526   // segments.
1527   SDValue Copy = AM.Segment;
1528   SDValue T = CurDAG->getRegister(0, MVT::i32);
1529   AM.Segment = T;
1530   if (MatchAddress(N, AM))
1531     return false;
1532   assert (T == AM.Segment);
1533   AM.Segment = Copy;
1534
1535   MVT VT = N.getSimpleValueType();
1536   unsigned Complexity = 0;
1537   if (AM.BaseType == X86ISelAddressMode::RegBase)
1538     if (AM.Base_Reg.getNode())
1539       Complexity = 1;
1540     else
1541       AM.Base_Reg = CurDAG->getRegister(0, VT);
1542   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1543     Complexity = 4;
1544
1545   if (AM.IndexReg.getNode())
1546     Complexity++;
1547   else
1548     AM.IndexReg = CurDAG->getRegister(0, VT);
1549
1550   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1551   // a simple shift.
1552   if (AM.Scale > 1)
1553     Complexity++;
1554
1555   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1556   // to a LEA. This is determined with some expermentation but is by no means
1557   // optimal (especially for code size consideration). LEA is nice because of
1558   // its three-address nature. Tweak the cost function again when we can run
1559   // convertToThreeAddress() at register allocation time.
1560   if (AM.hasSymbolicDisplacement()) {
1561     // For X86-64, we should always use lea to materialize RIP relative
1562     // addresses.
1563     if (Subtarget->is64Bit())
1564       Complexity = 4;
1565     else
1566       Complexity += 2;
1567   }
1568
1569   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1570     Complexity++;
1571
1572   // If it isn't worth using an LEA, reject it.
1573   if (Complexity <= 2)
1574     return false;
1575
1576   getAddressOperands(AM, SDLoc(N), Base, Scale, Index, Disp, Segment);
1577   return true;
1578 }
1579
1580 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1581 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1582                                         SDValue &Scale, SDValue &Index,
1583                                         SDValue &Disp, SDValue &Segment) {
1584   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1585   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1586
1587   X86ISelAddressMode AM;
1588   AM.GV = GA->getGlobal();
1589   AM.Disp += GA->getOffset();
1590   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1591   AM.SymbolFlags = GA->getTargetFlags();
1592
1593   if (N.getValueType() == MVT::i32) {
1594     AM.Scale = 1;
1595     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1596   } else {
1597     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1598   }
1599
1600   getAddressOperands(AM, SDLoc(N), Base, Scale, Index, Disp, Segment);
1601   return true;
1602 }
1603
1604
1605 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1606                                   SDValue &Base, SDValue &Scale,
1607                                   SDValue &Index, SDValue &Disp,
1608                                   SDValue &Segment) {
1609   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1610       !IsProfitableToFold(N, P, P) ||
1611       !IsLegalToFold(N, P, P, OptLevel))
1612     return false;
1613
1614   return SelectAddr(N.getNode(),
1615                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1616 }
1617
1618 /// getGlobalBaseReg - Return an SDNode that returns the value of
1619 /// the global base register. Output instructions required to
1620 /// initialize the global base register, if necessary.
1621 ///
1622 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1623   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1624   return CurDAG->getRegister(GlobalBaseReg, TLI->getPointerTy()).getNode();
1625 }
1626
1627 /// Atomic opcode table
1628 ///
1629 enum AtomicOpc {
1630   ADD,
1631   SUB,
1632   INC,
1633   DEC,
1634   OR,
1635   AND,
1636   XOR,
1637   AtomicOpcEnd
1638 };
1639
1640 enum AtomicSz {
1641   ConstantI8,
1642   I8,
1643   SextConstantI16,
1644   ConstantI16,
1645   I16,
1646   SextConstantI32,
1647   ConstantI32,
1648   I32,
1649   SextConstantI64,
1650   ConstantI64,
1651   I64,
1652   AtomicSzEnd
1653 };
1654
1655 static const uint16_t AtomicOpcTbl[AtomicOpcEnd][AtomicSzEnd] = {
1656   {
1657     X86::LOCK_ADD8mi,
1658     X86::LOCK_ADD8mr,
1659     X86::LOCK_ADD16mi8,
1660     X86::LOCK_ADD16mi,
1661     X86::LOCK_ADD16mr,
1662     X86::LOCK_ADD32mi8,
1663     X86::LOCK_ADD32mi,
1664     X86::LOCK_ADD32mr,
1665     X86::LOCK_ADD64mi8,
1666     X86::LOCK_ADD64mi32,
1667     X86::LOCK_ADD64mr,
1668   },
1669   {
1670     X86::LOCK_SUB8mi,
1671     X86::LOCK_SUB8mr,
1672     X86::LOCK_SUB16mi8,
1673     X86::LOCK_SUB16mi,
1674     X86::LOCK_SUB16mr,
1675     X86::LOCK_SUB32mi8,
1676     X86::LOCK_SUB32mi,
1677     X86::LOCK_SUB32mr,
1678     X86::LOCK_SUB64mi8,
1679     X86::LOCK_SUB64mi32,
1680     X86::LOCK_SUB64mr,
1681   },
1682   {
1683     0,
1684     X86::LOCK_INC8m,
1685     0,
1686     0,
1687     X86::LOCK_INC16m,
1688     0,
1689     0,
1690     X86::LOCK_INC32m,
1691     0,
1692     0,
1693     X86::LOCK_INC64m,
1694   },
1695   {
1696     0,
1697     X86::LOCK_DEC8m,
1698     0,
1699     0,
1700     X86::LOCK_DEC16m,
1701     0,
1702     0,
1703     X86::LOCK_DEC32m,
1704     0,
1705     0,
1706     X86::LOCK_DEC64m,
1707   },
1708   {
1709     X86::LOCK_OR8mi,
1710     X86::LOCK_OR8mr,
1711     X86::LOCK_OR16mi8,
1712     X86::LOCK_OR16mi,
1713     X86::LOCK_OR16mr,
1714     X86::LOCK_OR32mi8,
1715     X86::LOCK_OR32mi,
1716     X86::LOCK_OR32mr,
1717     X86::LOCK_OR64mi8,
1718     X86::LOCK_OR64mi32,
1719     X86::LOCK_OR64mr,
1720   },
1721   {
1722     X86::LOCK_AND8mi,
1723     X86::LOCK_AND8mr,
1724     X86::LOCK_AND16mi8,
1725     X86::LOCK_AND16mi,
1726     X86::LOCK_AND16mr,
1727     X86::LOCK_AND32mi8,
1728     X86::LOCK_AND32mi,
1729     X86::LOCK_AND32mr,
1730     X86::LOCK_AND64mi8,
1731     X86::LOCK_AND64mi32,
1732     X86::LOCK_AND64mr,
1733   },
1734   {
1735     X86::LOCK_XOR8mi,
1736     X86::LOCK_XOR8mr,
1737     X86::LOCK_XOR16mi8,
1738     X86::LOCK_XOR16mi,
1739     X86::LOCK_XOR16mr,
1740     X86::LOCK_XOR32mi8,
1741     X86::LOCK_XOR32mi,
1742     X86::LOCK_XOR32mr,
1743     X86::LOCK_XOR64mi8,
1744     X86::LOCK_XOR64mi32,
1745     X86::LOCK_XOR64mr,
1746   }
1747 };
1748
1749 // Return the target constant operand for atomic-load-op and do simple
1750 // translations, such as from atomic-load-add to lock-sub. The return value is
1751 // one of the following 3 cases:
1752 // + target-constant, the operand could be supported as a target constant.
1753 // + empty, the operand is not needed any more with the new op selected.
1754 // + non-empty, otherwise.
1755 static SDValue getAtomicLoadArithTargetConstant(SelectionDAG *CurDAG,
1756                                                 SDLoc dl,
1757                                                 enum AtomicOpc &Op, MVT NVT,
1758                                                 SDValue Val,
1759                                                 const X86Subtarget *Subtarget) {
1760   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val)) {
1761     int64_t CNVal = CN->getSExtValue();
1762     // Quit if not 32-bit imm.
1763     if ((int32_t)CNVal != CNVal)
1764       return Val;
1765     // Quit if INT32_MIN: it would be negated as it is negative and overflow,
1766     // producing an immediate that does not fit in the 32 bits available for
1767     // an immediate operand to sub. However, it still fits in 32 bits for the
1768     // add (since it is not negated) so we can return target-constant.
1769     if (CNVal == INT32_MIN)
1770       return CurDAG->getTargetConstant(CNVal, dl, NVT);
1771     // For atomic-load-add, we could do some optimizations.
1772     if (Op == ADD) {
1773       // Translate to INC/DEC if ADD by 1 or -1.
1774       if (((CNVal == 1) || (CNVal == -1)) && !Subtarget->slowIncDec()) {
1775         Op = (CNVal == 1) ? INC : DEC;
1776         // No more constant operand after being translated into INC/DEC.
1777         return SDValue();
1778       }
1779       // Translate to SUB if ADD by negative value.
1780       if (CNVal < 0) {
1781         Op = SUB;
1782         CNVal = -CNVal;
1783       }
1784     }
1785     return CurDAG->getTargetConstant(CNVal, dl, NVT);
1786   }
1787
1788   // If the value operand is single-used, try to optimize it.
1789   if (Op == ADD && Val.hasOneUse()) {
1790     // Translate (atomic-load-add ptr (sub 0 x)) back to (lock-sub x).
1791     if (Val.getOpcode() == ISD::SUB && X86::isZeroNode(Val.getOperand(0))) {
1792       Op = SUB;
1793       return Val.getOperand(1);
1794     }
1795     // A special case for i16, which needs truncating as, in most cases, it's
1796     // promoted to i32. We will translate
1797     // (atomic-load-add (truncate (sub 0 x))) to (lock-sub (EXTRACT_SUBREG x))
1798     if (Val.getOpcode() == ISD::TRUNCATE && NVT == MVT::i16 &&
1799         Val.getOperand(0).getOpcode() == ISD::SUB &&
1800         X86::isZeroNode(Val.getOperand(0).getOperand(0))) {
1801       Op = SUB;
1802       Val = Val.getOperand(0);
1803       return CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl, NVT,
1804                                             Val.getOperand(1));
1805     }
1806   }
1807
1808   return Val;
1809 }
1810
1811 SDNode *X86DAGToDAGISel::SelectAtomicLoadArith(SDNode *Node, MVT NVT) {
1812   if (Node->hasAnyUseOfValue(0))
1813     return nullptr;
1814
1815   SDLoc dl(Node);
1816
1817   // Optimize common patterns for __sync_or_and_fetch and similar arith
1818   // operations where the result is not used. This allows us to use the "lock"
1819   // version of the arithmetic instruction.
1820   SDValue Chain = Node->getOperand(0);
1821   SDValue Ptr = Node->getOperand(1);
1822   SDValue Val = Node->getOperand(2);
1823   SDValue Base, Scale, Index, Disp, Segment;
1824   if (!SelectAddr(Node, Ptr, Base, Scale, Index, Disp, Segment))
1825     return nullptr;
1826
1827   // Which index into the table.
1828   enum AtomicOpc Op;
1829   switch (Node->getOpcode()) {
1830     default:
1831       return nullptr;
1832     case ISD::ATOMIC_LOAD_OR:
1833       Op = OR;
1834       break;
1835     case ISD::ATOMIC_LOAD_AND:
1836       Op = AND;
1837       break;
1838     case ISD::ATOMIC_LOAD_XOR:
1839       Op = XOR;
1840       break;
1841     case ISD::ATOMIC_LOAD_ADD:
1842       Op = ADD;
1843       break;
1844   }
1845
1846   Val = getAtomicLoadArithTargetConstant(CurDAG, dl, Op, NVT, Val, Subtarget);
1847   bool isUnOp = !Val.getNode();
1848   bool isCN = Val.getNode() && (Val.getOpcode() == ISD::TargetConstant);
1849
1850   unsigned Opc = 0;
1851   switch (NVT.SimpleTy) {
1852     default: return nullptr;
1853     case MVT::i8:
1854       if (isCN)
1855         Opc = AtomicOpcTbl[Op][ConstantI8];
1856       else
1857         Opc = AtomicOpcTbl[Op][I8];
1858       break;
1859     case MVT::i16:
1860       if (isCN) {
1861         if (immSext8(Val.getNode()))
1862           Opc = AtomicOpcTbl[Op][SextConstantI16];
1863         else
1864           Opc = AtomicOpcTbl[Op][ConstantI16];
1865       } else
1866         Opc = AtomicOpcTbl[Op][I16];
1867       break;
1868     case MVT::i32:
1869       if (isCN) {
1870         if (immSext8(Val.getNode()))
1871           Opc = AtomicOpcTbl[Op][SextConstantI32];
1872         else
1873           Opc = AtomicOpcTbl[Op][ConstantI32];
1874       } else
1875         Opc = AtomicOpcTbl[Op][I32];
1876       break;
1877     case MVT::i64:
1878       if (isCN) {
1879         if (immSext8(Val.getNode()))
1880           Opc = AtomicOpcTbl[Op][SextConstantI64];
1881         else if (i64immSExt32(Val.getNode()))
1882           Opc = AtomicOpcTbl[Op][ConstantI64];
1883         else
1884           llvm_unreachable("True 64 bits constant in SelectAtomicLoadArith");
1885       } else
1886         Opc = AtomicOpcTbl[Op][I64];
1887       break;
1888   }
1889
1890   assert(Opc != 0 && "Invalid arith lock transform!");
1891
1892   // Building the new node.
1893   SDValue Ret;
1894   if (isUnOp) {
1895     SDValue Ops[] = { Base, Scale, Index, Disp, Segment, Chain };
1896     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1897   } else {
1898     SDValue Ops[] = { Base, Scale, Index, Disp, Segment, Val, Chain };
1899     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops), 0);
1900   }
1901
1902   // Copying the MachineMemOperand.
1903   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1904   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1905   cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1906
1907   // We need to have two outputs as that is what the original instruction had.
1908   // So we add a dummy, undefined output. This is safe as we checked first
1909   // that no-one uses our output anyway.
1910   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1911                                                  dl, NVT), 0);
1912   SDValue RetVals[] = { Undef, Ret };
1913   return CurDAG->getMergeValues(RetVals, dl).getNode();
1914 }
1915
1916 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1917 /// any uses which require the SF or OF bits to be accurate.
1918 static bool HasNoSignedComparisonUses(SDNode *N) {
1919   // Examine each user of the node.
1920   for (SDNode::use_iterator UI = N->use_begin(),
1921          UE = N->use_end(); UI != UE; ++UI) {
1922     // Only examine CopyToReg uses.
1923     if (UI->getOpcode() != ISD::CopyToReg)
1924       return false;
1925     // Only examine CopyToReg uses that copy to EFLAGS.
1926     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1927           X86::EFLAGS)
1928       return false;
1929     // Examine each user of the CopyToReg use.
1930     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1931            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1932       // Only examine the Flag result.
1933       if (FlagUI.getUse().getResNo() != 1) continue;
1934       // Anything unusual: assume conservatively.
1935       if (!FlagUI->isMachineOpcode()) return false;
1936       // Examine the opcode of the user.
1937       switch (FlagUI->getMachineOpcode()) {
1938       // These comparisons don't treat the most significant bit specially.
1939       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1940       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1941       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1942       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1943       case X86::JA_1: case X86::JAE_1: case X86::JB_1: case X86::JBE_1:
1944       case X86::JE_1: case X86::JNE_1: case X86::JP_1: case X86::JNP_1:
1945       case X86::CMOVA16rr: case X86::CMOVA16rm:
1946       case X86::CMOVA32rr: case X86::CMOVA32rm:
1947       case X86::CMOVA64rr: case X86::CMOVA64rm:
1948       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1949       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1950       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1951       case X86::CMOVB16rr: case X86::CMOVB16rm:
1952       case X86::CMOVB32rr: case X86::CMOVB32rm:
1953       case X86::CMOVB64rr: case X86::CMOVB64rm:
1954       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1955       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1956       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1957       case X86::CMOVE16rr: case X86::CMOVE16rm:
1958       case X86::CMOVE32rr: case X86::CMOVE32rm:
1959       case X86::CMOVE64rr: case X86::CMOVE64rm:
1960       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1961       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1962       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1963       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1964       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1965       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1966       case X86::CMOVP16rr: case X86::CMOVP16rm:
1967       case X86::CMOVP32rr: case X86::CMOVP32rm:
1968       case X86::CMOVP64rr: case X86::CMOVP64rm:
1969         continue;
1970       // Anything else: assume conservatively.
1971       default: return false;
1972       }
1973     }
1974   }
1975   return true;
1976 }
1977
1978 /// isLoadIncOrDecStore - Check whether or not the chain ending in StoreNode
1979 /// is suitable for doing the {load; increment or decrement; store} to modify
1980 /// transformation.
1981 static bool isLoadIncOrDecStore(StoreSDNode *StoreNode, unsigned Opc,
1982                                 SDValue StoredVal, SelectionDAG *CurDAG,
1983                                 LoadSDNode* &LoadNode, SDValue &InputChain) {
1984
1985   // is the value stored the result of a DEC or INC?
1986   if (!(Opc == X86ISD::DEC || Opc == X86ISD::INC)) return false;
1987
1988   // is the stored value result 0 of the load?
1989   if (StoredVal.getResNo() != 0) return false;
1990
1991   // are there other uses of the loaded value than the inc or dec?
1992   if (!StoredVal.getNode()->hasNUsesOfValue(1, 0)) return false;
1993
1994   // is the store non-extending and non-indexed?
1995   if (!ISD::isNormalStore(StoreNode) || StoreNode->isNonTemporal())
1996     return false;
1997
1998   SDValue Load = StoredVal->getOperand(0);
1999   // Is the stored value a non-extending and non-indexed load?
2000   if (!ISD::isNormalLoad(Load.getNode())) return false;
2001
2002   // Return LoadNode by reference.
2003   LoadNode = cast<LoadSDNode>(Load);
2004   // is the size of the value one that we can handle? (i.e. 64, 32, 16, or 8)
2005   EVT LdVT = LoadNode->getMemoryVT();
2006   if (LdVT != MVT::i64 && LdVT != MVT::i32 && LdVT != MVT::i16 &&
2007       LdVT != MVT::i8)
2008     return false;
2009
2010   // Is store the only read of the loaded value?
2011   if (!Load.hasOneUse())
2012     return false;
2013
2014   // Is the address of the store the same as the load?
2015   if (LoadNode->getBasePtr() != StoreNode->getBasePtr() ||
2016       LoadNode->getOffset() != StoreNode->getOffset())
2017     return false;
2018
2019   // Check if the chain is produced by the load or is a TokenFactor with
2020   // the load output chain as an operand. Return InputChain by reference.
2021   SDValue Chain = StoreNode->getChain();
2022
2023   bool ChainCheck = false;
2024   if (Chain == Load.getValue(1)) {
2025     ChainCheck = true;
2026     InputChain = LoadNode->getChain();
2027   } else if (Chain.getOpcode() == ISD::TokenFactor) {
2028     SmallVector<SDValue, 4> ChainOps;
2029     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i) {
2030       SDValue Op = Chain.getOperand(i);
2031       if (Op == Load.getValue(1)) {
2032         ChainCheck = true;
2033         continue;
2034       }
2035
2036       // Make sure using Op as part of the chain would not cause a cycle here.
2037       // In theory, we could check whether the chain node is a predecessor of
2038       // the load. But that can be very expensive. Instead visit the uses and
2039       // make sure they all have smaller node id than the load.
2040       int LoadId = LoadNode->getNodeId();
2041       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
2042              UE = UI->use_end(); UI != UE; ++UI) {
2043         if (UI.getUse().getResNo() != 0)
2044           continue;
2045         if (UI->getNodeId() > LoadId)
2046           return false;
2047       }
2048
2049       ChainOps.push_back(Op);
2050     }
2051
2052     if (ChainCheck)
2053       // Make a new TokenFactor with all the other input chains except
2054       // for the load.
2055       InputChain = CurDAG->getNode(ISD::TokenFactor, SDLoc(Chain),
2056                                    MVT::Other, ChainOps);
2057   }
2058   if (!ChainCheck)
2059     return false;
2060
2061   return true;
2062 }
2063
2064 /// getFusedLdStOpcode - Get the appropriate X86 opcode for an in memory
2065 /// increment or decrement. Opc should be X86ISD::DEC or X86ISD::INC.
2066 static unsigned getFusedLdStOpcode(EVT &LdVT, unsigned Opc) {
2067   if (Opc == X86ISD::DEC) {
2068     if (LdVT == MVT::i64) return X86::DEC64m;
2069     if (LdVT == MVT::i32) return X86::DEC32m;
2070     if (LdVT == MVT::i16) return X86::DEC16m;
2071     if (LdVT == MVT::i8)  return X86::DEC8m;
2072   } else {
2073     assert(Opc == X86ISD::INC && "unrecognized opcode");
2074     if (LdVT == MVT::i64) return X86::INC64m;
2075     if (LdVT == MVT::i32) return X86::INC32m;
2076     if (LdVT == MVT::i16) return X86::INC16m;
2077     if (LdVT == MVT::i8)  return X86::INC8m;
2078   }
2079   llvm_unreachable("unrecognized size for LdVT");
2080 }
2081
2082 /// SelectGather - Customized ISel for GATHER operations.
2083 ///
2084 SDNode *X86DAGToDAGISel::SelectGather(SDNode *Node, unsigned Opc) {
2085   // Operands of Gather: VSrc, Base, VIdx, VMask, Scale
2086   SDValue Chain = Node->getOperand(0);
2087   SDValue VSrc = Node->getOperand(2);
2088   SDValue Base = Node->getOperand(3);
2089   SDValue VIdx = Node->getOperand(4);
2090   SDValue VMask = Node->getOperand(5);
2091   ConstantSDNode *Scale = dyn_cast<ConstantSDNode>(Node->getOperand(6));
2092   if (!Scale)
2093     return nullptr;
2094
2095   SDVTList VTs = CurDAG->getVTList(VSrc.getValueType(), VSrc.getValueType(),
2096                                    MVT::Other);
2097
2098   SDLoc DL(Node);
2099
2100   // Memory Operands: Base, Scale, Index, Disp, Segment
2101   SDValue Disp = CurDAG->getTargetConstant(0, DL, MVT::i32);
2102   SDValue Segment = CurDAG->getRegister(0, MVT::i32);
2103   const SDValue Ops[] = { VSrc, Base, getI8Imm(Scale->getSExtValue(), DL), VIdx,
2104                           Disp, Segment, VMask, Chain};
2105   SDNode *ResNode = CurDAG->getMachineNode(Opc, DL, VTs, Ops);
2106   // Node has 2 outputs: VDst and MVT::Other.
2107   // ResNode has 3 outputs: VDst, VMask_wb, and MVT::Other.
2108   // We replace VDst of Node with VDst of ResNode, and Other of Node with Other
2109   // of ResNode.
2110   ReplaceUses(SDValue(Node, 0), SDValue(ResNode, 0));
2111   ReplaceUses(SDValue(Node, 1), SDValue(ResNode, 2));
2112   return ResNode;
2113 }
2114
2115 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
2116   MVT NVT = Node->getSimpleValueType(0);
2117   unsigned Opc, MOpc;
2118   unsigned Opcode = Node->getOpcode();
2119   SDLoc dl(Node);
2120
2121   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
2122
2123   if (Node->isMachineOpcode()) {
2124     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
2125     Node->setNodeId(-1);
2126     return nullptr;   // Already selected.
2127   }
2128
2129   switch (Opcode) {
2130   default: break;
2131   case ISD::INTRINSIC_W_CHAIN: {
2132     unsigned IntNo = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
2133     switch (IntNo) {
2134     default: break;
2135     case Intrinsic::x86_avx2_gather_d_pd:
2136     case Intrinsic::x86_avx2_gather_d_pd_256:
2137     case Intrinsic::x86_avx2_gather_q_pd:
2138     case Intrinsic::x86_avx2_gather_q_pd_256:
2139     case Intrinsic::x86_avx2_gather_d_ps:
2140     case Intrinsic::x86_avx2_gather_d_ps_256:
2141     case Intrinsic::x86_avx2_gather_q_ps:
2142     case Intrinsic::x86_avx2_gather_q_ps_256:
2143     case Intrinsic::x86_avx2_gather_d_q:
2144     case Intrinsic::x86_avx2_gather_d_q_256:
2145     case Intrinsic::x86_avx2_gather_q_q:
2146     case Intrinsic::x86_avx2_gather_q_q_256:
2147     case Intrinsic::x86_avx2_gather_d_d:
2148     case Intrinsic::x86_avx2_gather_d_d_256:
2149     case Intrinsic::x86_avx2_gather_q_d:
2150     case Intrinsic::x86_avx2_gather_q_d_256: {
2151       if (!Subtarget->hasAVX2())
2152         break;
2153       unsigned Opc;
2154       switch (IntNo) {
2155       default: llvm_unreachable("Impossible intrinsic");
2156       case Intrinsic::x86_avx2_gather_d_pd:     Opc = X86::VGATHERDPDrm;  break;
2157       case Intrinsic::x86_avx2_gather_d_pd_256: Opc = X86::VGATHERDPDYrm; break;
2158       case Intrinsic::x86_avx2_gather_q_pd:     Opc = X86::VGATHERQPDrm;  break;
2159       case Intrinsic::x86_avx2_gather_q_pd_256: Opc = X86::VGATHERQPDYrm; break;
2160       case Intrinsic::x86_avx2_gather_d_ps:     Opc = X86::VGATHERDPSrm;  break;
2161       case Intrinsic::x86_avx2_gather_d_ps_256: Opc = X86::VGATHERDPSYrm; break;
2162       case Intrinsic::x86_avx2_gather_q_ps:     Opc = X86::VGATHERQPSrm;  break;
2163       case Intrinsic::x86_avx2_gather_q_ps_256: Opc = X86::VGATHERQPSYrm; break;
2164       case Intrinsic::x86_avx2_gather_d_q:      Opc = X86::VPGATHERDQrm;  break;
2165       case Intrinsic::x86_avx2_gather_d_q_256:  Opc = X86::VPGATHERDQYrm; break;
2166       case Intrinsic::x86_avx2_gather_q_q:      Opc = X86::VPGATHERQQrm;  break;
2167       case Intrinsic::x86_avx2_gather_q_q_256:  Opc = X86::VPGATHERQQYrm; break;
2168       case Intrinsic::x86_avx2_gather_d_d:      Opc = X86::VPGATHERDDrm;  break;
2169       case Intrinsic::x86_avx2_gather_d_d_256:  Opc = X86::VPGATHERDDYrm; break;
2170       case Intrinsic::x86_avx2_gather_q_d:      Opc = X86::VPGATHERQDrm;  break;
2171       case Intrinsic::x86_avx2_gather_q_d_256:  Opc = X86::VPGATHERQDYrm; break;
2172       }
2173       SDNode *RetVal = SelectGather(Node, Opc);
2174       if (RetVal)
2175         // We already called ReplaceUses inside SelectGather.
2176         return nullptr;
2177       break;
2178     }
2179     }
2180     break;
2181   }
2182   case X86ISD::GlobalBaseReg:
2183     return getGlobalBaseReg();
2184
2185   case X86ISD::SHRUNKBLEND: {
2186     // SHRUNKBLEND selects like a regular VSELECT.
2187     SDValue VSelect = CurDAG->getNode(
2188         ISD::VSELECT, SDLoc(Node), Node->getValueType(0), Node->getOperand(0),
2189         Node->getOperand(1), Node->getOperand(2));
2190     ReplaceUses(SDValue(Node, 0), VSelect);
2191     SelectCode(VSelect.getNode());
2192     // We already called ReplaceUses.
2193     return nullptr;
2194   }
2195
2196   case ISD::ATOMIC_LOAD_XOR:
2197   case ISD::ATOMIC_LOAD_AND:
2198   case ISD::ATOMIC_LOAD_OR:
2199   case ISD::ATOMIC_LOAD_ADD: {
2200     SDNode *RetVal = SelectAtomicLoadArith(Node, NVT);
2201     if (RetVal)
2202       return RetVal;
2203     break;
2204   }
2205   case ISD::AND:
2206   case ISD::OR:
2207   case ISD::XOR: {
2208     // For operations of the form (x << C1) op C2, check if we can use a smaller
2209     // encoding for C2 by transforming it into (x op (C2>>C1)) << C1.
2210     SDValue N0 = Node->getOperand(0);
2211     SDValue N1 = Node->getOperand(1);
2212
2213     if (N0->getOpcode() != ISD::SHL || !N0->hasOneUse())
2214       break;
2215
2216     // i8 is unshrinkable, i16 should be promoted to i32.
2217     if (NVT != MVT::i32 && NVT != MVT::i64)
2218       break;
2219
2220     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N1);
2221     ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(N0->getOperand(1));
2222     if (!Cst || !ShlCst)
2223       break;
2224
2225     int64_t Val = Cst->getSExtValue();
2226     uint64_t ShlVal = ShlCst->getZExtValue();
2227
2228     // Make sure that we don't change the operation by removing bits.
2229     // This only matters for OR and XOR, AND is unaffected.
2230     uint64_t RemovedBitsMask = (1ULL << ShlVal) - 1;
2231     if (Opcode != ISD::AND && (Val & RemovedBitsMask) != 0)
2232       break;
2233
2234     unsigned ShlOp, AddOp, Op;
2235     MVT CstVT = NVT;
2236
2237     // Check the minimum bitwidth for the new constant.
2238     // TODO: AND32ri is the same as AND64ri32 with zext imm.
2239     // TODO: MOV32ri+OR64r is cheaper than MOV64ri64+OR64rr
2240     // TODO: Using 16 and 8 bit operations is also possible for or32 & xor32.
2241     if (!isInt<8>(Val) && isInt<8>(Val >> ShlVal))
2242       CstVT = MVT::i8;
2243     else if (!isInt<32>(Val) && isInt<32>(Val >> ShlVal))
2244       CstVT = MVT::i32;
2245
2246     // Bail if there is no smaller encoding.
2247     if (NVT == CstVT)
2248       break;
2249
2250     switch (NVT.SimpleTy) {
2251     default: llvm_unreachable("Unsupported VT!");
2252     case MVT::i32:
2253       assert(CstVT == MVT::i8);
2254       ShlOp = X86::SHL32ri;
2255       AddOp = X86::ADD32rr;
2256
2257       switch (Opcode) {
2258       default: llvm_unreachable("Impossible opcode");
2259       case ISD::AND: Op = X86::AND32ri8; break;
2260       case ISD::OR:  Op =  X86::OR32ri8; break;
2261       case ISD::XOR: Op = X86::XOR32ri8; break;
2262       }
2263       break;
2264     case MVT::i64:
2265       assert(CstVT == MVT::i8 || CstVT == MVT::i32);
2266       ShlOp = X86::SHL64ri;
2267       AddOp = X86::ADD64rr;
2268
2269       switch (Opcode) {
2270       default: llvm_unreachable("Impossible opcode");
2271       case ISD::AND: Op = CstVT==MVT::i8? X86::AND64ri8 : X86::AND64ri32; break;
2272       case ISD::OR:  Op = CstVT==MVT::i8?  X86::OR64ri8 :  X86::OR64ri32; break;
2273       case ISD::XOR: Op = CstVT==MVT::i8? X86::XOR64ri8 : X86::XOR64ri32; break;
2274       }
2275       break;
2276     }
2277
2278     // Emit the smaller op and the shift.
2279     SDValue NewCst = CurDAG->getTargetConstant(Val >> ShlVal, dl, CstVT);
2280     SDNode *New = CurDAG->getMachineNode(Op, dl, NVT, N0->getOperand(0),NewCst);
2281     if (ShlVal == 1)
2282       return CurDAG->SelectNodeTo(Node, AddOp, NVT, SDValue(New, 0),
2283                                   SDValue(New, 0));
2284     return CurDAG->SelectNodeTo(Node, ShlOp, NVT, SDValue(New, 0),
2285                                 getI8Imm(ShlVal, dl));
2286   }
2287   case X86ISD::UMUL8:
2288   case X86ISD::SMUL8: {
2289     SDValue N0 = Node->getOperand(0);
2290     SDValue N1 = Node->getOperand(1);
2291
2292     Opc = (Opcode == X86ISD::SMUL8 ? X86::IMUL8r : X86::MUL8r);
2293
2294     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, X86::AL,
2295                                           N0, SDValue()).getValue(1);
2296
2297     SDVTList VTs = CurDAG->getVTList(NVT, MVT::i32);
2298     SDValue Ops[] = {N1, InFlag};
2299     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2300
2301     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2302     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2303     return nullptr;
2304   }
2305
2306   case X86ISD::UMUL: {
2307     SDValue N0 = Node->getOperand(0);
2308     SDValue N1 = Node->getOperand(1);
2309
2310     unsigned LoReg;
2311     switch (NVT.SimpleTy) {
2312     default: llvm_unreachable("Unsupported VT!");
2313     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
2314     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
2315     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
2316     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
2317     }
2318
2319     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2320                                           N0, SDValue()).getValue(1);
2321
2322     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
2323     SDValue Ops[] = {N1, InFlag};
2324     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2325
2326     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2327     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2328     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
2329     return nullptr;
2330   }
2331
2332   case ISD::SMUL_LOHI:
2333   case ISD::UMUL_LOHI: {
2334     SDValue N0 = Node->getOperand(0);
2335     SDValue N1 = Node->getOperand(1);
2336
2337     bool isSigned = Opcode == ISD::SMUL_LOHI;
2338     bool hasBMI2 = Subtarget->hasBMI2();
2339     if (!isSigned) {
2340       switch (NVT.SimpleTy) {
2341       default: llvm_unreachable("Unsupported VT!");
2342       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
2343       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
2344       case MVT::i32: Opc = hasBMI2 ? X86::MULX32rr : X86::MUL32r;
2345                      MOpc = hasBMI2 ? X86::MULX32rm : X86::MUL32m; break;
2346       case MVT::i64: Opc = hasBMI2 ? X86::MULX64rr : X86::MUL64r;
2347                      MOpc = hasBMI2 ? X86::MULX64rm : X86::MUL64m; break;
2348       }
2349     } else {
2350       switch (NVT.SimpleTy) {
2351       default: llvm_unreachable("Unsupported VT!");
2352       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
2353       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
2354       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
2355       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
2356       }
2357     }
2358
2359     unsigned SrcReg, LoReg, HiReg;
2360     switch (Opc) {
2361     default: llvm_unreachable("Unknown MUL opcode!");
2362     case X86::IMUL8r:
2363     case X86::MUL8r:
2364       SrcReg = LoReg = X86::AL; HiReg = X86::AH;
2365       break;
2366     case X86::IMUL16r:
2367     case X86::MUL16r:
2368       SrcReg = LoReg = X86::AX; HiReg = X86::DX;
2369       break;
2370     case X86::IMUL32r:
2371     case X86::MUL32r:
2372       SrcReg = LoReg = X86::EAX; HiReg = X86::EDX;
2373       break;
2374     case X86::IMUL64r:
2375     case X86::MUL64r:
2376       SrcReg = LoReg = X86::RAX; HiReg = X86::RDX;
2377       break;
2378     case X86::MULX32rr:
2379       SrcReg = X86::EDX; LoReg = HiReg = 0;
2380       break;
2381     case X86::MULX64rr:
2382       SrcReg = X86::RDX; LoReg = HiReg = 0;
2383       break;
2384     }
2385
2386     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2387     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2388     // Multiply is commmutative.
2389     if (!foldedLoad) {
2390       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2391       if (foldedLoad)
2392         std::swap(N0, N1);
2393     }
2394
2395     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, SrcReg,
2396                                           N0, SDValue()).getValue(1);
2397     SDValue ResHi, ResLo;
2398
2399     if (foldedLoad) {
2400       SDValue Chain;
2401       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2402                         InFlag };
2403       if (MOpc == X86::MULX32rm || MOpc == X86::MULX64rm) {
2404         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Other, MVT::Glue);
2405         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2406         ResHi = SDValue(CNode, 0);
2407         ResLo = SDValue(CNode, 1);
2408         Chain = SDValue(CNode, 2);
2409         InFlag = SDValue(CNode, 3);
2410       } else {
2411         SDVTList VTs = CurDAG->getVTList(MVT::Other, MVT::Glue);
2412         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops);
2413         Chain = SDValue(CNode, 0);
2414         InFlag = SDValue(CNode, 1);
2415       }
2416
2417       // Update the chain.
2418       ReplaceUses(N1.getValue(1), Chain);
2419     } else {
2420       SDValue Ops[] = { N1, InFlag };
2421       if (Opc == X86::MULX32rr || Opc == X86::MULX64rr) {
2422         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Glue);
2423         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2424         ResHi = SDValue(CNode, 0);
2425         ResLo = SDValue(CNode, 1);
2426         InFlag = SDValue(CNode, 2);
2427       } else {
2428         SDVTList VTs = CurDAG->getVTList(MVT::Glue);
2429         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops);
2430         InFlag = SDValue(CNode, 0);
2431       }
2432     }
2433
2434     // Prevent use of AH in a REX instruction by referencing AX instead.
2435     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2436         !SDValue(Node, 1).use_empty()) {
2437       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2438                                               X86::AX, MVT::i16, InFlag);
2439       InFlag = Result.getValue(2);
2440       // Get the low part if needed. Don't use getCopyFromReg for aliasing
2441       // registers.
2442       if (!SDValue(Node, 0).use_empty())
2443         ReplaceUses(SDValue(Node, 1),
2444           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2445
2446       // Shift AX down 8 bits.
2447       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2448                                               Result,
2449                                      CurDAG->getTargetConstant(8, dl, MVT::i8)),
2450                        0);
2451       // Then truncate it down to i8.
2452       ReplaceUses(SDValue(Node, 1),
2453         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2454     }
2455     // Copy the low half of the result, if it is needed.
2456     if (!SDValue(Node, 0).use_empty()) {
2457       if (!ResLo.getNode()) {
2458         assert(LoReg && "Register for low half is not defined!");
2459         ResLo = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, LoReg, NVT,
2460                                        InFlag);
2461         InFlag = ResLo.getValue(2);
2462       }
2463       ReplaceUses(SDValue(Node, 0), ResLo);
2464       DEBUG(dbgs() << "=> "; ResLo.getNode()->dump(CurDAG); dbgs() << '\n');
2465     }
2466     // Copy the high half of the result, if it is needed.
2467     if (!SDValue(Node, 1).use_empty()) {
2468       if (!ResHi.getNode()) {
2469         assert(HiReg && "Register for high half is not defined!");
2470         ResHi = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, HiReg, NVT,
2471                                        InFlag);
2472         InFlag = ResHi.getValue(2);
2473       }
2474       ReplaceUses(SDValue(Node, 1), ResHi);
2475       DEBUG(dbgs() << "=> "; ResHi.getNode()->dump(CurDAG); dbgs() << '\n');
2476     }
2477
2478     return nullptr;
2479   }
2480
2481   case ISD::SDIVREM:
2482   case ISD::UDIVREM:
2483   case X86ISD::SDIVREM8_SEXT_HREG:
2484   case X86ISD::UDIVREM8_ZEXT_HREG: {
2485     SDValue N0 = Node->getOperand(0);
2486     SDValue N1 = Node->getOperand(1);
2487
2488     bool isSigned = (Opcode == ISD::SDIVREM ||
2489                      Opcode == X86ISD::SDIVREM8_SEXT_HREG);
2490     if (!isSigned) {
2491       switch (NVT.SimpleTy) {
2492       default: llvm_unreachable("Unsupported VT!");
2493       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
2494       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
2495       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
2496       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
2497       }
2498     } else {
2499       switch (NVT.SimpleTy) {
2500       default: llvm_unreachable("Unsupported VT!");
2501       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
2502       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
2503       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
2504       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
2505       }
2506     }
2507
2508     unsigned LoReg, HiReg, ClrReg;
2509     unsigned SExtOpcode;
2510     switch (NVT.SimpleTy) {
2511     default: llvm_unreachable("Unsupported VT!");
2512     case MVT::i8:
2513       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
2514       SExtOpcode = X86::CBW;
2515       break;
2516     case MVT::i16:
2517       LoReg = X86::AX;  HiReg = X86::DX;
2518       ClrReg = X86::DX;
2519       SExtOpcode = X86::CWD;
2520       break;
2521     case MVT::i32:
2522       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
2523       SExtOpcode = X86::CDQ;
2524       break;
2525     case MVT::i64:
2526       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
2527       SExtOpcode = X86::CQO;
2528       break;
2529     }
2530
2531     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2532     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2533     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
2534
2535     SDValue InFlag;
2536     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
2537       // Special case for div8, just use a move with zero extension to AX to
2538       // clear the upper 8 bits (AH).
2539       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
2540       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
2541         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
2542         Move =
2543           SDValue(CurDAG->getMachineNode(X86::MOVZX32rm8, dl, MVT::i32,
2544                                          MVT::Other, Ops), 0);
2545         Chain = Move.getValue(1);
2546         ReplaceUses(N0.getValue(1), Chain);
2547       } else {
2548         Move =
2549           SDValue(CurDAG->getMachineNode(X86::MOVZX32rr8, dl, MVT::i32, N0),0);
2550         Chain = CurDAG->getEntryNode();
2551       }
2552       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::EAX, Move, SDValue());
2553       InFlag = Chain.getValue(1);
2554     } else {
2555       InFlag =
2556         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2557                              LoReg, N0, SDValue()).getValue(1);
2558       if (isSigned && !signBitIsZero) {
2559         // Sign extend the low part into the high part.
2560         InFlag =
2561           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
2562       } else {
2563         // Zero out the high part, effectively zero extending the input.
2564         SDValue ClrNode = SDValue(CurDAG->getMachineNode(X86::MOV32r0, dl, NVT), 0);
2565         switch (NVT.SimpleTy) {
2566         case MVT::i16:
2567           ClrNode =
2568               SDValue(CurDAG->getMachineNode(
2569                           TargetOpcode::EXTRACT_SUBREG, dl, MVT::i16, ClrNode,
2570                           CurDAG->getTargetConstant(X86::sub_16bit, dl,
2571                                                     MVT::i32)),
2572                       0);
2573           break;
2574         case MVT::i32:
2575           break;
2576         case MVT::i64:
2577           ClrNode =
2578               SDValue(CurDAG->getMachineNode(
2579                           TargetOpcode::SUBREG_TO_REG, dl, MVT::i64,
2580                           CurDAG->getTargetConstant(0, dl, MVT::i64), ClrNode,
2581                           CurDAG->getTargetConstant(X86::sub_32bit, dl,
2582                                                     MVT::i32)),
2583                       0);
2584           break;
2585         default:
2586           llvm_unreachable("Unexpected division source");
2587         }
2588
2589         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
2590                                       ClrNode, InFlag).getValue(1);
2591       }
2592     }
2593
2594     if (foldedLoad) {
2595       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2596                         InFlag };
2597       SDNode *CNode =
2598         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops);
2599       InFlag = SDValue(CNode, 1);
2600       // Update the chain.
2601       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2602     } else {
2603       InFlag =
2604         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
2605     }
2606
2607     // Prevent use of AH in a REX instruction by explicitly copying it to
2608     // an ABCD_L register.
2609     //
2610     // The current assumption of the register allocator is that isel
2611     // won't generate explicit references to the GR8_ABCD_H registers. If
2612     // the allocator and/or the backend get enhanced to be more robust in
2613     // that regard, this can be, and should be, removed.
2614     if (HiReg == X86::AH && !SDValue(Node, 1).use_empty()) {
2615       SDValue AHCopy = CurDAG->getRegister(X86::AH, MVT::i8);
2616       unsigned AHExtOpcode =
2617           isSigned ? X86::MOVSX32_NOREXrr8 : X86::MOVZX32_NOREXrr8;
2618
2619       SDNode *RNode = CurDAG->getMachineNode(AHExtOpcode, dl, MVT::i32,
2620                                              MVT::Glue, AHCopy, InFlag);
2621       SDValue Result(RNode, 0);
2622       InFlag = SDValue(RNode, 1);
2623
2624       if (Opcode == X86ISD::UDIVREM8_ZEXT_HREG ||
2625           Opcode == X86ISD::SDIVREM8_SEXT_HREG) {
2626         if (Node->getValueType(1) == MVT::i64) {
2627           // It's not possible to directly movsx AH to a 64bit register, because
2628           // the latter needs the REX prefix, but the former can't have it.
2629           assert(Opcode != X86ISD::SDIVREM8_SEXT_HREG &&
2630                  "Unexpected i64 sext of h-register");
2631           Result =
2632               SDValue(CurDAG->getMachineNode(
2633                           TargetOpcode::SUBREG_TO_REG, dl, MVT::i64,
2634                           CurDAG->getTargetConstant(0, dl, MVT::i64), Result,
2635                           CurDAG->getTargetConstant(X86::sub_32bit, dl,
2636                                                     MVT::i32)),
2637                       0);
2638         }
2639       } else {
2640         Result =
2641             CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result);
2642       }
2643       ReplaceUses(SDValue(Node, 1), Result);
2644       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2645     }
2646     // Copy the division (low) result, if it is needed.
2647     if (!SDValue(Node, 0).use_empty()) {
2648       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2649                                                 LoReg, NVT, InFlag);
2650       InFlag = Result.getValue(2);
2651       ReplaceUses(SDValue(Node, 0), Result);
2652       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2653     }
2654     // Copy the remainder (high) result, if it is needed.
2655     if (!SDValue(Node, 1).use_empty()) {
2656       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2657                                               HiReg, NVT, InFlag);
2658       InFlag = Result.getValue(2);
2659       ReplaceUses(SDValue(Node, 1), Result);
2660       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2661     }
2662     return nullptr;
2663   }
2664
2665   case X86ISD::CMP:
2666   case X86ISD::SUB: {
2667     // Sometimes a SUB is used to perform comparison.
2668     if (Opcode == X86ISD::SUB && Node->hasAnyUseOfValue(0))
2669       // This node is not a CMP.
2670       break;
2671     SDValue N0 = Node->getOperand(0);
2672     SDValue N1 = Node->getOperand(1);
2673
2674     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
2675         HasNoSignedComparisonUses(Node))
2676       N0 = N0.getOperand(0);
2677
2678     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2679     // use a smaller encoding.
2680     // Look past the truncate if CMP is the only use of it.
2681     if ((N0.getNode()->getOpcode() == ISD::AND ||
2682          (N0.getResNo() == 0 && N0.getNode()->getOpcode() == X86ISD::AND)) &&
2683         N0.getNode()->hasOneUse() &&
2684         N0.getValueType() != MVT::i8 &&
2685         X86::isZeroNode(N1)) {
2686       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2687       if (!C) break;
2688
2689       // For example, convert "testl %eax, $8" to "testb %al, $8"
2690       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2691           (!(C->getZExtValue() & 0x80) ||
2692            HasNoSignedComparisonUses(Node))) {
2693         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), dl, MVT::i8);
2694         SDValue Reg = N0.getNode()->getOperand(0);
2695
2696         // On x86-32, only the ABCD registers have 8-bit subregisters.
2697         if (!Subtarget->is64Bit()) {
2698           const TargetRegisterClass *TRC;
2699           switch (N0.getSimpleValueType().SimpleTy) {
2700           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2701           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2702           default: llvm_unreachable("Unsupported TEST operand type!");
2703           }
2704           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), dl, MVT::i32);
2705           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2706                                                Reg.getValueType(), Reg, RC), 0);
2707         }
2708
2709         // Extract the l-register.
2710         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
2711                                                         MVT::i8, Reg);
2712
2713         // Emit a testb.
2714         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2715                                                  Subreg, Imm);
2716         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2717         // one, do not call ReplaceAllUsesWith.
2718         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2719                     SDValue(NewNode, 0));
2720         return nullptr;
2721       }
2722
2723       // For example, "testl %eax, $2048" to "testb %ah, $8".
2724       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2725           (!(C->getZExtValue() & 0x8000) ||
2726            HasNoSignedComparisonUses(Node))) {
2727         // Shift the immediate right by 8 bits.
2728         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2729                                                        dl, MVT::i8);
2730         SDValue Reg = N0.getNode()->getOperand(0);
2731
2732         // Put the value in an ABCD register.
2733         const TargetRegisterClass *TRC;
2734         switch (N0.getSimpleValueType().SimpleTy) {
2735         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2736         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2737         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2738         default: llvm_unreachable("Unsupported TEST operand type!");
2739         }
2740         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), dl, MVT::i32);
2741         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2742                                              Reg.getValueType(), Reg, RC), 0);
2743
2744         // Extract the h-register.
2745         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
2746                                                         MVT::i8, Reg);
2747
2748         // Emit a testb.  The EXTRACT_SUBREG becomes a COPY that can only
2749         // target GR8_NOREX registers, so make sure the register class is
2750         // forced.
2751         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri_NOREX, dl,
2752                                                  MVT::i32, Subreg, ShiftedImm);
2753         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2754         // one, do not call ReplaceAllUsesWith.
2755         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2756                     SDValue(NewNode, 0));
2757         return nullptr;
2758       }
2759
2760       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2761       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2762           N0.getValueType() != MVT::i16 &&
2763           (!(C->getZExtValue() & 0x8000) ||
2764            HasNoSignedComparisonUses(Node))) {
2765         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), dl,
2766                                                 MVT::i16);
2767         SDValue Reg = N0.getNode()->getOperand(0);
2768
2769         // Extract the 16-bit subregister.
2770         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
2771                                                         MVT::i16, Reg);
2772
2773         // Emit a testw.
2774         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32,
2775                                                  Subreg, Imm);
2776         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2777         // one, do not call ReplaceAllUsesWith.
2778         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2779                     SDValue(NewNode, 0));
2780         return nullptr;
2781       }
2782
2783       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2784       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2785           N0.getValueType() == MVT::i64 &&
2786           (!(C->getZExtValue() & 0x80000000) ||
2787            HasNoSignedComparisonUses(Node))) {
2788         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), dl,
2789                                                 MVT::i32);
2790         SDValue Reg = N0.getNode()->getOperand(0);
2791
2792         // Extract the 32-bit subregister.
2793         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
2794                                                         MVT::i32, Reg);
2795
2796         // Emit a testl.
2797         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32,
2798                                                  Subreg, Imm);
2799         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2800         // one, do not call ReplaceAllUsesWith.
2801         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2802                     SDValue(NewNode, 0));
2803         return nullptr;
2804       }
2805     }
2806     break;
2807   }
2808   case ISD::STORE: {
2809     // Change a chain of {load; incr or dec; store} of the same value into
2810     // a simple increment or decrement through memory of that value, if the
2811     // uses of the modified value and its address are suitable.
2812     // The DEC64m tablegen pattern is currently not able to match the case where
2813     // the EFLAGS on the original DEC are used. (This also applies to
2814     // {INC,DEC}X{64,32,16,8}.)
2815     // We'll need to improve tablegen to allow flags to be transferred from a
2816     // node in the pattern to the result node.  probably with a new keyword
2817     // for example, we have this
2818     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2819     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2820     //   (implicit EFLAGS)]>;
2821     // but maybe need something like this
2822     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2823     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2824     //   (transferrable EFLAGS)]>;
2825
2826     StoreSDNode *StoreNode = cast<StoreSDNode>(Node);
2827     SDValue StoredVal = StoreNode->getOperand(1);
2828     unsigned Opc = StoredVal->getOpcode();
2829
2830     LoadSDNode *LoadNode = nullptr;
2831     SDValue InputChain;
2832     if (!isLoadIncOrDecStore(StoreNode, Opc, StoredVal, CurDAG,
2833                              LoadNode, InputChain))
2834       break;
2835
2836     SDValue Base, Scale, Index, Disp, Segment;
2837     if (!SelectAddr(LoadNode, LoadNode->getBasePtr(),
2838                     Base, Scale, Index, Disp, Segment))
2839       break;
2840
2841     MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(2);
2842     MemOp[0] = StoreNode->getMemOperand();
2843     MemOp[1] = LoadNode->getMemOperand();
2844     const SDValue Ops[] = { Base, Scale, Index, Disp, Segment, InputChain };
2845     EVT LdVT = LoadNode->getMemoryVT();
2846     unsigned newOpc = getFusedLdStOpcode(LdVT, Opc);
2847     MachineSDNode *Result = CurDAG->getMachineNode(newOpc,
2848                                                    SDLoc(Node),
2849                                                    MVT::i32, MVT::Other, Ops);
2850     Result->setMemRefs(MemOp, MemOp + 2);
2851
2852     ReplaceUses(SDValue(StoreNode, 0), SDValue(Result, 1));
2853     ReplaceUses(SDValue(StoredVal.getNode(), 1), SDValue(Result, 0));
2854
2855     return Result;
2856   }
2857   }
2858
2859   SDNode *ResNode = SelectCode(Node);
2860
2861   DEBUG(dbgs() << "=> ";
2862         if (ResNode == nullptr || ResNode == Node)
2863           Node->dump(CurDAG);
2864         else
2865           ResNode->dump(CurDAG);
2866         dbgs() << '\n');
2867
2868   return ResNode;
2869 }
2870
2871 bool X86DAGToDAGISel::
2872 SelectInlineAsmMemoryOperand(const SDValue &Op, unsigned ConstraintID,
2873                              std::vector<SDValue> &OutOps) {
2874   SDValue Op0, Op1, Op2, Op3, Op4;
2875   switch (ConstraintID) {
2876   case InlineAsm::Constraint_o: // offsetable        ??
2877   case InlineAsm::Constraint_v: // not offsetable    ??
2878   default: return true;
2879   case InlineAsm::Constraint_m: // memory
2880     if (!SelectAddr(nullptr, Op, Op0, Op1, Op2, Op3, Op4))
2881       return true;
2882     break;
2883   }
2884
2885   OutOps.push_back(Op0);
2886   OutOps.push_back(Op1);
2887   OutOps.push_back(Op2);
2888   OutOps.push_back(Op3);
2889   OutOps.push_back(Op4);
2890   return false;
2891 }
2892
2893 /// createX86ISelDag - This pass converts a legalized DAG into a
2894 /// X86-specific DAG, ready for instruction scheduling.
2895 ///
2896 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2897                                      CodeGenOpt::Level OptLevel) {
2898   return new X86DAGToDAGISel(TM, OptLevel);
2899 }