lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Instructions.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGISel.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CFG.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include "llvm/ADT/Statistic.h"
  40 using namespace llvm;
  41
  42 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  43
  44 //===----------------------------------------------------------------------===//
  45 //                      Pattern Matcher Implementation
  46 //===----------------------------------------------------------------------===//
  47
  48 namespace {
  49   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  50   /// SDValue's instead of register numbers for the leaves of the matched
  51   /// tree.
  52   struct X86ISelAddressMode {
  53     enum {
  54       RegBase,
  55       FrameIndexBase
  56     } BaseType;
  57
  58     // This is really a union, discriminated by BaseType!
  59     SDValue Base_Reg;
  60     int Base_FrameIndex;
  61
  62     unsigned Scale;
  63     SDValue IndexReg;
  64     int32_t Disp;
  65     SDValue Segment;
  66     const GlobalValue *GV;
  67     const Constant *CP;
  68     const BlockAddress *BlockAddr;
  69     const char *ES;
  70     int JT;
  71     unsigned Align;    // CP alignment.
  72     unsigned char SymbolFlags;  // X86II::MO_*
  73
  74     X86ISelAddressMode()
  75       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  76         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  77         SymbolFlags(X86II::MO_NO_FLAG) {
  78     }
  79
  80     bool hasSymbolicDisplacement() const {
  81       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  82     }
  83
  84     bool hasBaseOrIndexReg() const {
  85       return IndexReg.getNode() != 0 || Base_Reg.getNode() != 0;
  86     }
  87
  88     /// isRIPRelative - Return true if this addressing mode is already RIP
  89     /// relative.
  90     bool isRIPRelative() const {
  91       if (BaseType != RegBase) return false;
  92       if (RegisterSDNode *RegNode =
  93             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  94         return RegNode->getReg() == X86::RIP;
  95       return false;
  96     }
  97
  98     void setBaseReg(SDValue Reg) {
  99       BaseType = RegBase;
 100       Base_Reg = Reg;
 101     }
 102
 103 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 104     void dump() {
 105       dbgs() << "X86ISelAddressMode " << this << '\n';
 106       dbgs() << "Base_Reg ";
 107       if (Base_Reg.getNode() != 0)
 108         Base_Reg.getNode()->dump();
 109       else
 110         dbgs() << "nul";
 111       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 112              << " Scale" << Scale << '\n'
 113              << "IndexReg ";
 114       if (IndexReg.getNode() != 0)
 115         IndexReg.getNode()->dump();
 116       else
 117         dbgs() << "nul";
 118       dbgs() << " Disp " << Disp << '\n'
 119              << "GV ";
 120       if (GV)
 121         GV->dump();
 122       else
 123         dbgs() << "nul";
 124       dbgs() << " CP ";
 125       if (CP)
 126         CP->dump();
 127       else
 128         dbgs() << "nul";
 129       dbgs() << '\n'
 130              << "ES ";
 131       if (ES)
 132         dbgs() << ES;
 133       else
 134         dbgs() << "nul";
 135       dbgs() << " JT" << JT << " Align" << Align << '\n';
 136     }
 137 #endif
 138   };
 139 }
 140
 141 namespace {
 142   //===--------------------------------------------------------------------===//
 143   /// ISel - X86 specific code to select X86 machine instructions for
 144   /// SelectionDAG operations.
 145   ///
 146   class X86DAGToDAGISel : public SelectionDAGISel {
 147     /// X86Lowering - This object fully describes how to lower LLVM code to an
 148     /// X86-specific SelectionDAG.
 149     const X86TargetLowering &X86Lowering;
 150
 151     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 152     /// make the right decision when generating code for different targets.
 153     const X86Subtarget *Subtarget;
 154
 155     /// OptForSize - If true, selector should try to optimize for code size
 156     /// instead of performance.
 157     bool OptForSize;
 158
 159   public:
 160     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 161       : SelectionDAGISel(tm, OptLevel),
 162         X86Lowering(*tm.getTargetLowering()),
 163         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 164         OptForSize(false) {}
 165
 166     virtual const char *getPassName() const {
 167       return "X86 DAG->DAG Instruction Selection";
 168     }
 169
 170     virtual void EmitFunctionEntryCode();
 171
 172     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 173
 174     virtual void PreprocessISelDAG();
 175
 176     inline bool immSext8(SDNode *N) const {
 177       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 178     }
 179
 180     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 181     // sign extended field.
 182     inline bool i64immSExt32(SDNode *N) const {
 183       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 184       return (int64_t)v == (int32_t)v;
 185     }
 186
 187 // Include the pieces autogenerated from the target description.
 188 #include "X86GenDAGISel.inc"
 189
 190   private:
 191     SDNode *Select(SDNode *N);
 192     SDNode *SelectGather(SDNode *N, unsigned Opc);
 193     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 194     SDNode *SelectAtomicLoadArith(SDNode *Node, EVT NVT);
 195
 196     bool FoldOffsetIntoAddress(uint64_t Offset, X86ISelAddressMode &AM);
 197     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 198     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 199     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 200     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 201                                  unsigned Depth);
 202     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 203     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 204                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 205                     SDValue &Segment);
 206     bool SelectLEAAddr(SDValue N, SDValue &Base,
 207                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 208                        SDValue &Segment);
 209     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 210                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 211                            SDValue &Segment);
 212     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 213                              SDValue &Base, SDValue &Scale,
 214                              SDValue &Index, SDValue &Disp,
 215                              SDValue &Segment,
 216                              SDValue &NodeWithChain);
 217
 218     bool TryFoldLoad(SDNode *P, SDValue N,
 219                      SDValue &Base, SDValue &Scale,
 220                      SDValue &Index, SDValue &Disp,
 221                      SDValue &Segment);
 222
 223     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 224     /// inline asm expressions.
 225     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 226                                               char ConstraintCode,
 227                                               std::vector<SDValue> &OutOps);
 228
 229     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 230
 231     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 232                                    SDValue &Scale, SDValue &Index,
 233                                    SDValue &Disp, SDValue &Segment) {
 234       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 235         CurDAG->getTargetFrameIndex(AM.Base_FrameIndex, TLI.getPointerTy()) :
 236         AM.Base_Reg;
 237       Scale = getI8Imm(AM.Scale);
 238       Index = AM.IndexReg;
 239       // These are 32-bit even in 64-bit mode since RIP relative offset
 240       // is 32-bit.
 241       if (AM.GV)
 242         Disp = CurDAG->getTargetGlobalAddress(AM.GV, DebugLoc(),
 243                                               MVT::i32, AM.Disp,
 244                                               AM.SymbolFlags);
 245       else if (AM.CP)
 246         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 247                                              AM.Align, AM.Disp, AM.SymbolFlags);
 248       else if (AM.ES) {
 249         assert(!AM.Disp && "Non-zero displacement is ignored with ES.");
 250         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 251       } else if (AM.JT != -1) {
 252         assert(!AM.Disp && "Non-zero displacement is ignored with JT.");
 253         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 254       } else if (AM.BlockAddr)
 255         Disp = CurDAG->getTargetBlockAddress(AM.BlockAddr, MVT::i32, AM.Disp,
 256                                              AM.SymbolFlags);
 257       else
 258         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 259
 260       if (AM.Segment.getNode())
 261         Segment = AM.Segment;
 262       else
 263         Segment = CurDAG->getRegister(0, MVT::i32);
 264     }
 265
 266     /// getI8Imm - Return a target constant with the specified value, of type
 267     /// i8.
 268     inline SDValue getI8Imm(unsigned Imm) {
 269       return CurDAG->getTargetConstant(Imm, MVT::i8);
 270     }
 271
 272     /// getI32Imm - Return a target constant with the specified value, of type
 273     /// i32.
 274     inline SDValue getI32Imm(unsigned Imm) {
 275       return CurDAG->getTargetConstant(Imm, MVT::i32);
 276     }
 277
 278     /// getGlobalBaseReg - Return an SDNode that returns the value of
 279     /// the global base register. Output instructions required to
 280     /// initialize the global base register, if necessary.
 281     ///
 282     SDNode *getGlobalBaseReg();
 283
 284     /// getTargetMachine - Return a reference to the TargetMachine, casted
 285     /// to the target-specific type.
 286     const X86TargetMachine &getTargetMachine() {
 287       return static_cast<const X86TargetMachine &>(TM);
 288     }
 289
 290     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 291     /// to the target-specific type.
 292     const X86InstrInfo *getInstrInfo() {
 293       return getTargetMachine().getInstrInfo();
 294     }
 295   };
 296 }
 297
 298
 299 bool
 300 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 301   if (OptLevel == CodeGenOpt::None) return false;
 302
 303   if (!N.hasOneUse())
 304     return false;
 305
 306   if (N.getOpcode() != ISD::LOAD)
 307     return true;
 308
 309   // If N is a load, do additional profitability checks.
 310   if (U == Root) {
 311     switch (U->getOpcode()) {
 312     default: break;
 313     case X86ISD::ADD:
 314     case X86ISD::SUB:
 315     case X86ISD::AND:
 316     case X86ISD::XOR:
 317     case X86ISD::OR:
 318     case ISD::ADD:
 319     case ISD::ADDC:
 320     case ISD::ADDE:
 321     case ISD::AND:
 322     case ISD::OR:
 323     case ISD::XOR: {
 324       SDValue Op1 = U->getOperand(1);
 325
 326       // If the other operand is a 8-bit immediate we should fold the immediate
 327       // instead. This reduces code size.
 328       // e.g.
 329       // movl 4(%esp), %eax
 330       // addl $4, %eax
 331       // vs.
 332       // movl $4, %eax
 333       // addl 4(%esp), %eax
 334       // The former is 2 bytes shorter. In case where the increment is 1, then
 335       // the saving can be 4 bytes (by using incl %eax).
 336       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 337         if (Imm->getAPIntValue().isSignedIntN(8))
 338           return false;
 339
 340       // If the other operand is a TLS address, we should fold it instead.
 341       // This produces
 342       // movl    %gs:0, %eax
 343       // leal    i@NTPOFF(%eax), %eax
 344       // instead of
 345       // movl    $i@NTPOFF, %eax
 346       // addl    %gs:0, %eax
 347       // if the block also has an access to a second TLS address this will save
 348       // a load.
 349       // FIXME: This is probably also true for non TLS addresses.
 350       if (Op1.getOpcode() == X86ISD::Wrapper) {
 351         SDValue Val = Op1.getOperand(0);
 352         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 353           return false;
 354       }
 355     }
 356     }
 357   }
 358
 359   return true;
 360 }
 361
 362 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 363 /// load's chain operand and move load below the call's chain operand.
 364 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 365                                SDValue Call, SDValue OrigChain) {
 366   SmallVector<SDValue, 8> Ops;
 367   SDValue Chain = OrigChain.getOperand(0);
 368   if (Chain.getNode() == Load.getNode())
 369     Ops.push_back(Load.getOperand(0));
 370   else {
 371     assert(Chain.getOpcode() == ISD::TokenFactor &&
 372            "Unexpected chain operand");
 373     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 374       if (Chain.getOperand(i).getNode() == Load.getNode())
 375         Ops.push_back(Load.getOperand(0));
 376       else
 377         Ops.push_back(Chain.getOperand(i));
 378     SDValue NewChain =
 379       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 380                       MVT::Other, &Ops[0], Ops.size());
 381     Ops.clear();
 382     Ops.push_back(NewChain);
 383   }
 384   for (unsigned i = 1, e = OrigChain.getNumOperands(); i != e; ++i)
 385     Ops.push_back(OrigChain.getOperand(i));
 386   CurDAG->UpdateNodeOperands(OrigChain.getNode(), &Ops[0], Ops.size());
 387   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 388                              Load.getOperand(1), Load.getOperand(2));
 389
 390   unsigned NumOps = Call.getNode()->getNumOperands();
 391   Ops.clear();
 392   Ops.push_back(SDValue(Load.getNode(), 1));
 393   for (unsigned i = 1, e = NumOps; i != e; ++i)
 394     Ops.push_back(Call.getOperand(i));
 395   CurDAG->UpdateNodeOperands(Call.getNode(), &Ops[0], NumOps);
 396 }
 397
 398 /// isCalleeLoad - Return true if call address is a load and it can be
 399 /// moved below CALLSEQ_START and the chains leading up to the call.
 400 /// Return the CALLSEQ_START by reference as a second output.
 401 /// In the case of a tail call, there isn't a callseq node between the call
 402 /// chain and the load.
 403 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 404   // The transformation is somewhat dangerous if the call's chain was glued to
 405   // the call. After MoveBelowOrigChain the load is moved between the call and
 406   // the chain, this can create a cycle if the load is not folded. So it is
 407   // *really* important that we are sure the load will be folded.
 408   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 409     return false;
 410   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 411   if (!LD ||
 412       LD->isVolatile() ||
 413       LD->getAddressingMode() != ISD::UNINDEXED ||
 414       LD->getExtensionType() != ISD::NON_EXTLOAD)
 415     return false;
 416
 417   // Now let's find the callseq_start.
 418   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 419     if (!Chain.hasOneUse())
 420       return false;
 421     Chain = Chain.getOperand(0);
 422   }
 423
 424   if (!Chain.getNumOperands())
 425     return false;
 426   if (Chain.getOperand(0).getNode() == Callee.getNode())
 427     return true;
 428   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 429       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 430       Callee.getValue(1).hasOneUse())
 431     return true;
 432   return false;
 433 }
 434
 435 void X86DAGToDAGISel::PreprocessISelDAG() {
 436   // OptForSize is used in pattern predicates that isel is matching.
 437   OptForSize = MF->getFunction()->getFnAttributes().
 438     hasAttribute(Attributes::OptimizeForSize);
 439
 440   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 441        E = CurDAG->allnodes_end(); I != E; ) {
 442     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 443
 444     if (OptLevel != CodeGenOpt::None &&
 445         (N->getOpcode() == X86ISD::CALL ||
 446          (N->getOpcode() == X86ISD::TC_RETURN &&
 447           // Only does this if load can be foled into TC_RETURN.
 448           (Subtarget->is64Bit() ||
 449            getTargetMachine().getRelocationModel() != Reloc::PIC_)))) {
 450       /// Also try moving call address load from outside callseq_start to just
 451       /// before the call to allow it to be folded.
 452       ///
 453       ///     [Load chain]
 454       ///         ^
 455       ///         |
 456       ///       [Load]
 457       ///       ^    ^
 458       ///       |    |
 459       ///      /      \--
 460       ///     /          |
 461       ///[CALLSEQ_START] |
 462       ///     ^          |
 463       ///     |          |
 464       /// [LOAD/C2Reg]   |
 465       ///     |          |
 466       ///      \        /
 467       ///       \      /
 468       ///       [CALL]
 469       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 470       SDValue Chain = N->getOperand(0);
 471       SDValue Load  = N->getOperand(1);
 472       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 473         continue;
 474       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 475       ++NumLoadMoved;
 476       continue;
 477     }
 478
 479     // Lower fpround and fpextend nodes that target the FP stack to be store and
 480     // load to the stack.  This is a gross hack.  We would like to simply mark
 481     // these as being illegal, but when we do that, legalize produces these when
 482     // it expands calls, then expands these in the same legalize pass.  We would
 483     // like dag combine to be able to hack on these between the call expansion
 484     // and the node legalization.  As such this pass basically does "really
 485     // late" legalization of these inline with the X86 isel pass.
 486     // FIXME: This should only happen when not compiled with -O0.
 487     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 488       continue;
 489
 490     EVT SrcVT = N->getOperand(0).getValueType();
 491     EVT DstVT = N->getValueType(0);
 492
 493     // If any of the sources are vectors, no fp stack involved.
 494     if (SrcVT.isVector() || DstVT.isVector())
 495       continue;
 496
 497     // If the source and destination are SSE registers, then this is a legal
 498     // conversion that should not be lowered.
 499     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 500     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 501     if (SrcIsSSE && DstIsSSE)
 502       continue;
 503
 504     if (!SrcIsSSE && !DstIsSSE) {
 505       // If this is an FPStack extension, it is a noop.
 506       if (N->getOpcode() == ISD::FP_EXTEND)
 507         continue;
 508       // If this is a value-preserving FPStack truncation, it is a noop.
 509       if (N->getConstantOperandVal(1))
 510         continue;
 511     }
 512
 513     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 514     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 515     // operations.  Based on this, decide what we want to do.
 516     EVT MemVT;
 517     if (N->getOpcode() == ISD::FP_ROUND)
 518       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 519     else
 520       MemVT = SrcIsSSE ? SrcVT : DstVT;
 521
 522     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 523     DebugLoc dl = N->getDebugLoc();
 524
 525     // FIXME: optimize the case where the src/dest is a load or store?
 526     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 527                                           N->getOperand(0),
 528                                           MemTmp, MachinePointerInfo(), MemVT,
 529                                           false, false, 0);
 530     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 531                                         MachinePointerInfo(),
 532                                         MemVT, false, false, 0);
 533
 534     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 535     // extload we created.  This will cause general havok on the dag because
 536     // anything below the conversion could be folded into other existing nodes.
 537     // To avoid invalidating 'I', back it up to the convert node.
 538     --I;
 539     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 540
 541     // Now that we did that, the node is dead.  Increment the iterator to the
 542     // next node to process, then delete N.
 543     ++I;
 544     CurDAG->DeleteNode(N);
 545   }
 546 }
 547
 548
 549 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 550 /// the main function.
 551 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 552                                              MachineFrameInfo *MFI) {
 553   const TargetInstrInfo *TII = TM.getInstrInfo();
 554   if (Subtarget->isTargetCygMing()) {
 555     unsigned CallOp =
 556       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
 557     BuildMI(BB, DebugLoc(),
 558             TII->get(CallOp)).addExternalSymbol("__main");
 559   }
 560 }
 561
 562 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 563   // If this is main, emit special code for main.
 564   if (const Function *Fn = MF->getFunction())
 565     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 566       EmitSpecialCodeForMain(MF->begin(), MF->getFrameInfo());
 567 }
 568
 569 static bool isDispSafeForFrameIndex(int64_t Val) {
 570   // On 64-bit platforms, we can run into an issue where a frame index
 571   // includes a displacement that, when added to the explicit displacement,
 572   // will overflow the displacement field. Assuming that the frame index
 573   // displacement fits into a 31-bit integer  (which is only slightly more
 574   // aggressive than the current fundamental assumption that it fits into
 575   // a 32-bit integer), a 31-bit disp should always be safe.
 576   return isInt<31>(Val);
 577 }
 578
 579 bool X86DAGToDAGISel::FoldOffsetIntoAddress(uint64_t Offset,
 580                                             X86ISelAddressMode &AM) {
 581   int64_t Val = AM.Disp + Offset;
 582   CodeModel::Model M = TM.getCodeModel();
 583   if (Subtarget->is64Bit()) {
 584     if (!X86::isOffsetSuitableForCodeModel(Val, M,
 585                                            AM.hasSymbolicDisplacement()))
 586       return true;
 587     // In addition to the checks required for a register base, check that
 588     // we do not try to use an unsafe Disp with a frame index.
 589     if (AM.BaseType == X86ISelAddressMode::FrameIndexBase &&
 590         !isDispSafeForFrameIndex(Val))
 591       return true;
 592   }
 593   AM.Disp = Val;
 594   return false;
 595
 596 }
 597
 598 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 599   SDValue Address = N->getOperand(1);
 600
 601   // load gs:0 -> GS segment register.
 602   // load fs:0 -> FS segment register.
 603   //
 604   // This optimization is valid because the GNU TLS model defines that
 605   // gs:0 (or fs:0 on X86-64) contains its own address.
 606   // For more information see http://people.redhat.com/drepper/tls.pdf
 607   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 608     if (C->getSExtValue() == 0 && AM.Segment.getNode() == 0 &&
 609         Subtarget->isTargetLinux())
 610       switch (N->getPointerInfo().getAddrSpace()) {
 611       case 256:
 612         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 613         return false;
 614       case 257:
 615         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 616         return false;
 617       }
 618
 619   return true;
 620 }
 621
 622 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 623 /// into an addressing mode.  These wrap things that will resolve down into a
 624 /// symbol reference.  If no match is possible, this returns true, otherwise it
 625 /// returns false.
 626 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 627   // If the addressing mode already has a symbol as the displacement, we can
 628   // never match another symbol.
 629   if (AM.hasSymbolicDisplacement())
 630     return true;
 631
 632   SDValue N0 = N.getOperand(0);
 633   CodeModel::Model M = TM.getCodeModel();
 634
 635   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 636   // folding because RIP is preferable to non-RIP accesses.
 637   if (Subtarget->is64Bit() && N.getOpcode() == X86ISD::WrapperRIP &&
 638       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 639       // they cannot be folded into immediate fields.
 640       // FIXME: This can be improved for kernel and other models?
 641       (M == CodeModel::Small || M == CodeModel::Kernel)) {
 642     // Base and index reg must be 0 in order to use %rip as base.
 643     if (AM.hasBaseOrIndexReg())
 644       return true;
 645     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 646       X86ISelAddressMode Backup = AM;
 647       AM.GV = G->getGlobal();
 648       AM.SymbolFlags = G->getTargetFlags();
 649       if (FoldOffsetIntoAddress(G->getOffset(), AM)) {
 650         AM = Backup;
 651         return true;
 652       }
 653     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 654       X86ISelAddressMode Backup = AM;
 655       AM.CP = CP->getConstVal();
 656       AM.Align = CP->getAlignment();
 657       AM.SymbolFlags = CP->getTargetFlags();
 658       if (FoldOffsetIntoAddress(CP->getOffset(), AM)) {
 659         AM = Backup;
 660         return true;
 661       }
 662     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 663       AM.ES = S->getSymbol();
 664       AM.SymbolFlags = S->getTargetFlags();
 665     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 666       AM.JT = J->getIndex();
 667       AM.SymbolFlags = J->getTargetFlags();
 668     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 669       X86ISelAddressMode Backup = AM;
 670       AM.BlockAddr = BA->getBlockAddress();
 671       AM.SymbolFlags = BA->getTargetFlags();
 672       if (FoldOffsetIntoAddress(BA->getOffset(), AM)) {
 673         AM = Backup;
 674         return true;
 675       }
 676     } else
 677       llvm_unreachable("Unhandled symbol reference node.");
 678
 679     if (N.getOpcode() == X86ISD::WrapperRIP)
 680       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 681     return false;
 682   }
 683
 684   // Handle the case when globals fit in our immediate field: This is true for
 685   // X86-32 always and X86-64 when in -mcmodel=small mode.  In 64-bit
 686   // mode, this only applies to a non-RIP-relative computation.
 687   if (!Subtarget->is64Bit() ||
 688       M == CodeModel::Small || M == CodeModel::Kernel) {
 689     assert(N.getOpcode() != X86ISD::WrapperRIP &&
 690            "RIP-relative addressing already handled");
 691     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 692       AM.GV = G->getGlobal();
 693       AM.Disp += G->getOffset();
 694       AM.SymbolFlags = G->getTargetFlags();
 695     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 696       AM.CP = CP->getConstVal();
 697       AM.Align = CP->getAlignment();
 698       AM.Disp += CP->getOffset();
 699       AM.SymbolFlags = CP->getTargetFlags();
 700     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 701       AM.ES = S->getSymbol();
 702       AM.SymbolFlags = S->getTargetFlags();
 703     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 704       AM.JT = J->getIndex();
 705       AM.SymbolFlags = J->getTargetFlags();
 706     } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(N0)) {
 707       AM.BlockAddr = BA->getBlockAddress();
 708       AM.Disp += BA->getOffset();
 709       AM.SymbolFlags = BA->getTargetFlags();
 710     } else
 711       llvm_unreachable("Unhandled symbol reference node.");
 712     return false;
 713   }
 714
 715   return true;
 716 }
 717
 718 /// MatchAddress - Add the specified node to the specified addressing mode,
 719 /// returning true if it cannot be done.  This just pattern matches for the
 720 /// addressing mode.
 721 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 722   if (MatchAddressRecursively(N, AM, 0))
 723     return true;
 724
 725   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 726   // a smaller encoding and avoids a scaled-index.
 727   if (AM.Scale == 2 &&
 728       AM.BaseType == X86ISelAddressMode::RegBase &&
 729       AM.Base_Reg.getNode() == 0) {
 730     AM.Base_Reg = AM.IndexReg;
 731     AM.Scale = 1;
 732   }
 733
 734   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 735   // because it has a smaller encoding.
 736   // TODO: Which other code models can use this?
 737   if (TM.getCodeModel() == CodeModel::Small &&
 738       Subtarget->is64Bit() &&
 739       AM.Scale == 1 &&
 740       AM.BaseType == X86ISelAddressMode::RegBase &&
 741       AM.Base_Reg.getNode() == 0 &&
 742       AM.IndexReg.getNode() == 0 &&
 743       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 744       AM.hasSymbolicDisplacement())
 745     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 746
 747   return false;
 748 }
 749
 750 // Insert a node into the DAG at least before the Pos node's position. This
 751 // will reposition the node as needed, and will assign it a node ID that is <=
 752 // the Pos node's ID. Note that this does *not* preserve the uniqueness of node
 753 // IDs! The selection DAG must no longer depend on their uniqueness when this
 754 // is used.
 755 static void InsertDAGNode(SelectionDAG &DAG, SDValue Pos, SDValue N) {
 756   if (N.getNode()->getNodeId() == -1 ||
 757       N.getNode()->getNodeId() > Pos.getNode()->getNodeId()) {
 758     DAG.RepositionNode(Pos.getNode(), N.getNode());
 759     N.getNode()->setNodeId(Pos.getNode()->getNodeId());
 760   }
 761 }
 762
 763 // Transform "(X >> (8-C1)) & C2" to "(X >> 8) & 0xff)" if safe. This
 764 // allows us to convert the shift and and into an h-register extract and
 765 // a scaled index. Returns false if the simplification is performed.
 766 static bool FoldMaskAndShiftToExtract(SelectionDAG &DAG, SDValue N,
 767                                       uint64_t Mask,
 768                                       SDValue Shift, SDValue X,
 769                                       X86ISelAddressMode &AM) {
 770   if (Shift.getOpcode() != ISD::SRL ||
 771       !isa<ConstantSDNode>(Shift.getOperand(1)) ||
 772       !Shift.hasOneUse())
 773     return true;
 774
 775   int ScaleLog = 8 - Shift.getConstantOperandVal(1);
 776   if (ScaleLog <= 0 || ScaleLog >= 4 ||
 777       Mask != (0xffu << ScaleLog))
 778     return true;
 779
 780   EVT VT = N.getValueType();
 781   DebugLoc DL = N.getDebugLoc();
 782   SDValue Eight = DAG.getConstant(8, MVT::i8);
 783   SDValue NewMask = DAG.getConstant(0xff, VT);
 784   SDValue Srl = DAG.getNode(ISD::SRL, DL, VT, X, Eight);
 785   SDValue And = DAG.getNode(ISD::AND, DL, VT, Srl, NewMask);
 786   SDValue ShlCount = DAG.getConstant(ScaleLog, MVT::i8);
 787   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, And, ShlCount);
 788
 789   // Insert the new nodes into the topological ordering. We must do this in
 790   // a valid topological ordering as nothing is going to go back and re-sort
 791   // these nodes. We continually insert before 'N' in sequence as this is
 792   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 793   // hierarchy left to express.
 794   InsertDAGNode(DAG, N, Eight);
 795   InsertDAGNode(DAG, N, Srl);
 796   InsertDAGNode(DAG, N, NewMask);
 797   InsertDAGNode(DAG, N, And);
 798   InsertDAGNode(DAG, N, ShlCount);
 799   InsertDAGNode(DAG, N, Shl);
 800   DAG.ReplaceAllUsesWith(N, Shl);
 801   AM.IndexReg = And;
 802   AM.Scale = (1 << ScaleLog);
 803   return false;
 804 }
 805
 806 // Transforms "(X << C1) & C2" to "(X & (C2>>C1)) << C1" if safe and if this
 807 // allows us to fold the shift into this addressing mode. Returns false if the
 808 // transform succeeded.
 809 static bool FoldMaskedShiftToScaledMask(SelectionDAG &DAG, SDValue N,
 810                                         uint64_t Mask,
 811                                         SDValue Shift, SDValue X,
 812                                         X86ISelAddressMode &AM) {
 813   if (Shift.getOpcode() != ISD::SHL ||
 814       !isa<ConstantSDNode>(Shift.getOperand(1)))
 815     return true;
 816
 817   // Not likely to be profitable if either the AND or SHIFT node has more
 818   // than one use (unless all uses are for address computation). Besides,
 819   // isel mechanism requires their node ids to be reused.
 820   if (!N.hasOneUse() || !Shift.hasOneUse())
 821     return true;
 822
 823   // Verify that the shift amount is something we can fold.
 824   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 825   if (ShiftAmt != 1 && ShiftAmt != 2 && ShiftAmt != 3)
 826     return true;
 827
 828   EVT VT = N.getValueType();
 829   DebugLoc DL = N.getDebugLoc();
 830   SDValue NewMask = DAG.getConstant(Mask >> ShiftAmt, VT);
 831   SDValue NewAnd = DAG.getNode(ISD::AND, DL, VT, X, NewMask);
 832   SDValue NewShift = DAG.getNode(ISD::SHL, DL, VT, NewAnd, Shift.getOperand(1));
 833
 834   // Insert the new nodes into the topological ordering. We must do this in
 835   // a valid topological ordering as nothing is going to go back and re-sort
 836   // these nodes. We continually insert before 'N' in sequence as this is
 837   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 838   // hierarchy left to express.
 839   InsertDAGNode(DAG, N, NewMask);
 840   InsertDAGNode(DAG, N, NewAnd);
 841   InsertDAGNode(DAG, N, NewShift);
 842   DAG.ReplaceAllUsesWith(N, NewShift);
 843
 844   AM.Scale = 1 << ShiftAmt;
 845   AM.IndexReg = NewAnd;
 846   return false;
 847 }
 848
 849 // Implement some heroics to detect shifts of masked values where the mask can
 850 // be replaced by extending the shift and undoing that in the addressing mode
 851 // scale. Patterns such as (shl (srl x, c1), c2) are canonicalized into (and
 852 // (srl x, SHIFT), MASK) by DAGCombines that don't know the shl can be done in
 853 // the addressing mode. This results in code such as:
 854 //
 855 //   int f(short *y, int *lookup_table) {
 856 //     ...
 857 //     return *y + lookup_table[*y >> 11];
 858 //   }
 859 //
 860 // Turning into:
 861 //   movzwl (%rdi), %eax
 862 //   movl %eax, %ecx
 863 //   shrl $11, %ecx
 864 //   addl (%rsi,%rcx,4), %eax
 865 //
 866 // Instead of:
 867 //   movzwl (%rdi), %eax
 868 //   movl %eax, %ecx
 869 //   shrl $9, %ecx
 870 //   andl $124, %rcx
 871 //   addl (%rsi,%rcx), %eax
 872 //
 873 // Note that this function assumes the mask is provided as a mask *after* the
 874 // value is shifted. The input chain may or may not match that, but computing
 875 // such a mask is trivial.
 876 static bool FoldMaskAndShiftToScale(SelectionDAG &DAG, SDValue N,
 877                                     uint64_t Mask,
 878                                     SDValue Shift, SDValue X,
 879                                     X86ISelAddressMode &AM) {
 880   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse() ||
 881       !isa<ConstantSDNode>(Shift.getOperand(1)))
 882     return true;
 883
 884   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 885   unsigned MaskLZ = CountLeadingZeros_64(Mask);
 886   unsigned MaskTZ = CountTrailingZeros_64(Mask);
 887
 888   // The amount of shift we're trying to fit into the addressing mode is taken
 889   // from the trailing zeros of the mask.
 890   unsigned AMShiftAmt = MaskTZ;
 891
 892   // There is nothing we can do here unless the mask is removing some bits.
 893   // Also, the addressing mode can only represent shifts of 1, 2, or 3 bits.
 894   if (AMShiftAmt <= 0 || AMShiftAmt > 3) return true;
 895
 896   // We also need to ensure that mask is a continuous run of bits.
 897   if (CountTrailingOnes_64(Mask >> MaskTZ) + MaskTZ + MaskLZ != 64) return true;
 898
 899   // Scale the leading zero count down based on the actual size of the value.
 900   // Also scale it down based on the size of the shift.
 901   MaskLZ -= (64 - X.getValueSizeInBits()) + ShiftAmt;
 902
 903   // The final check is to ensure that any masked out high bits of X are
 904   // already known to be zero. Otherwise, the mask has a semantic impact
 905   // other than masking out a couple of low bits. Unfortunately, because of
 906   // the mask, zero extensions will be removed from operands in some cases.
 907   // This code works extra hard to look through extensions because we can
 908   // replace them with zero extensions cheaply if necessary.
 909   bool ReplacingAnyExtend = false;
 910   if (X.getOpcode() == ISD::ANY_EXTEND) {
 911     unsigned ExtendBits =
 912       X.getValueSizeInBits() - X.getOperand(0).getValueSizeInBits();
 913     // Assume that we'll replace the any-extend with a zero-extend, and
 914     // narrow the search to the extended value.
 915     X = X.getOperand(0);
 916     MaskLZ = ExtendBits > MaskLZ ? 0 : MaskLZ - ExtendBits;
 917     ReplacingAnyExtend = true;
 918   }
 919   APInt MaskedHighBits = APInt::getHighBitsSet(X.getValueSizeInBits(),
 920                                                MaskLZ);
 921   APInt KnownZero, KnownOne;
 922   DAG.ComputeMaskedBits(X, KnownZero, KnownOne);
 923   if (MaskedHighBits != KnownZero) return true;
 924
 925   // We've identified a pattern that can be transformed into a single shift
 926   // and an addressing mode. Make it so.
 927   EVT VT = N.getValueType();
 928   if (ReplacingAnyExtend) {
 929     assert(X.getValueType() != VT);
 930     // We looked through an ANY_EXTEND node, insert a ZERO_EXTEND.
 931     SDValue NewX = DAG.getNode(ISD::ZERO_EXTEND, X.getDebugLoc(), VT, X);
 932     InsertDAGNode(DAG, N, NewX);
 933     X = NewX;
 934   }
 935   DebugLoc DL = N.getDebugLoc();
 936   SDValue NewSRLAmt = DAG.getConstant(ShiftAmt + AMShiftAmt, MVT::i8);
 937   SDValue NewSRL = DAG.getNode(ISD::SRL, DL, VT, X, NewSRLAmt);
 938   SDValue NewSHLAmt = DAG.getConstant(AMShiftAmt, MVT::i8);
 939   SDValue NewSHL = DAG.getNode(ISD::SHL, DL, VT, NewSRL, NewSHLAmt);
 940
 941   // Insert the new nodes into the topological ordering. We must do this in
 942   // a valid topological ordering as nothing is going to go back and re-sort
 943   // these nodes. We continually insert before 'N' in sequence as this is
 944   // essentially a pre-flattened and pre-sorted sequence of nodes. There is no
 945   // hierarchy left to express.
 946   InsertDAGNode(DAG, N, NewSRLAmt);
 947   InsertDAGNode(DAG, N, NewSRL);
 948   InsertDAGNode(DAG, N, NewSHLAmt);
 949   InsertDAGNode(DAG, N, NewSHL);
 950   DAG.ReplaceAllUsesWith(N, NewSHL);
 951
 952   AM.Scale = 1 << AMShiftAmt;
 953   AM.IndexReg = NewSRL;
 954   return false;
 955 }
 956
 957 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 958                                               unsigned Depth) {
 959   DebugLoc dl = N.getDebugLoc();
 960   DEBUG({
 961       dbgs() << "MatchAddress: ";
 962       AM.dump();
 963     });
 964   // Limit recursion.
 965   if (Depth > 5)
 966     return MatchAddressBase(N, AM);
 967
 968   // If this is already a %rip relative address, we can only merge immediates
 969   // into it.  Instead of handling this in every case, we handle it here.
 970   // RIP relative addressing: %rip + 32-bit displacement!
 971   if (AM.isRIPRelative()) {
 972     // FIXME: JumpTable and ExternalSymbol address currently don't like
 973     // displacements.  It isn't very important, but this should be fixed for
 974     // consistency.
 975     if (!AM.ES && AM.JT != -1) return true;
 976
 977     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N))
 978       if (!FoldOffsetIntoAddress(Cst->getSExtValue(), AM))
 979         return false;
 980     return true;
 981   }
 982
 983   switch (N.getOpcode()) {
 984   default: break;
 985   case ISD::Constant: {
 986     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 987     if (!FoldOffsetIntoAddress(Val, AM))
 988       return false;
 989     break;
 990   }
 991
 992   case X86ISD::Wrapper:
 993   case X86ISD::WrapperRIP:
 994     if (!MatchWrapper(N, AM))
 995       return false;
 996     break;
 997
 998   case ISD::LOAD:
 999     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
1000       return false;
1001     break;
1002
1003   case ISD::FrameIndex:
1004     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1005         AM.Base_Reg.getNode() == 0 &&
1006         (!Subtarget->is64Bit() || isDispSafeForFrameIndex(AM.Disp))) {
1007       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
1008       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
1009       return false;
1010     }
1011     break;
1012
1013   case ISD::SHL:
1014     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
1015       break;
1016
1017     if (ConstantSDNode
1018           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
1019       unsigned Val = CN->getZExtValue();
1020       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
1021       // that the base operand remains free for further matching. If
1022       // the base doesn't end up getting used, a post-processing step
1023       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
1024       if (Val == 1 || Val == 2 || Val == 3) {
1025         AM.Scale = 1 << Val;
1026         SDValue ShVal = N.getNode()->getOperand(0);
1027
1028         // Okay, we know that we have a scale by now.  However, if the scaled
1029         // value is an add of something and a constant, we can fold the
1030         // constant into the disp field here.
1031         if (CurDAG->isBaseWithConstantOffset(ShVal)) {
1032           AM.IndexReg = ShVal.getNode()->getOperand(0);
1033           ConstantSDNode *AddVal =
1034             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
1035           uint64_t Disp = (uint64_t)AddVal->getSExtValue() << Val;
1036           if (!FoldOffsetIntoAddress(Disp, AM))
1037             return false;
1038         }
1039
1040         AM.IndexReg = ShVal;
1041         return false;
1042       }
1043     break;
1044     }
1045
1046   case ISD::SRL: {
1047     // Scale must not be used already.
1048     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1049
1050     SDValue And = N.getOperand(0);
1051     if (And.getOpcode() != ISD::AND) break;
1052     SDValue X = And.getOperand(0);
1053
1054     // We only handle up to 64-bit values here as those are what matter for
1055     // addressing mode optimizations.
1056     if (X.getValueSizeInBits() > 64) break;
1057
1058     // The mask used for the transform is expected to be post-shift, but we
1059     // found the shift first so just apply the shift to the mask before passing
1060     // it down.
1061     if (!isa<ConstantSDNode>(N.getOperand(1)) ||
1062         !isa<ConstantSDNode>(And.getOperand(1)))
1063       break;
1064     uint64_t Mask = And.getConstantOperandVal(1) >> N.getConstantOperandVal(1);
1065
1066     // Try to fold the mask and shift into the scale, and return false if we
1067     // succeed.
1068     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, N, X, AM))
1069       return false;
1070     break;
1071   }
1072
1073   case ISD::SMUL_LOHI:
1074   case ISD::UMUL_LOHI:
1075     // A mul_lohi where we need the low part can be folded as a plain multiply.
1076     if (N.getResNo() != 0) break;
1077     // FALL THROUGH
1078   case ISD::MUL:
1079   case X86ISD::MUL_IMM:
1080     // X*[3,5,9] -> X+X*[2,4,8]
1081     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1082         AM.Base_Reg.getNode() == 0 &&
1083         AM.IndexReg.getNode() == 0) {
1084       if (ConstantSDNode
1085             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1086         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1087             CN->getZExtValue() == 9) {
1088           AM.Scale = unsigned(CN->getZExtValue())-1;
1089
1090           SDValue MulVal = N.getNode()->getOperand(0);
1091           SDValue Reg;
1092
1093           // Okay, we know that we have a scale by now.  However, if the scaled
1094           // value is an add of something and a constant, we can fold the
1095           // constant into the disp field here.
1096           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1097               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1098             Reg = MulVal.getNode()->getOperand(0);
1099             ConstantSDNode *AddVal =
1100               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1101             uint64_t Disp = AddVal->getSExtValue() * CN->getZExtValue();
1102             if (FoldOffsetIntoAddress(Disp, AM))
1103               Reg = N.getNode()->getOperand(0);
1104           } else {
1105             Reg = N.getNode()->getOperand(0);
1106           }
1107
1108           AM.IndexReg = AM.Base_Reg = Reg;
1109           return false;
1110         }
1111     }
1112     break;
1113
1114   case ISD::SUB: {
1115     // Given A-B, if A can be completely folded into the address and
1116     // the index field with the index field unused, use -B as the index.
1117     // This is a win if a has multiple parts that can be folded into
1118     // the address. Also, this saves a mov if the base register has
1119     // other uses, since it avoids a two-address sub instruction, however
1120     // it costs an additional mov if the index register has other uses.
1121
1122     // Add an artificial use to this node so that we can keep track of
1123     // it if it gets CSE'd with a different node.
1124     HandleSDNode Handle(N);
1125
1126     // Test if the LHS of the sub can be folded.
1127     X86ISelAddressMode Backup = AM;
1128     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1129       AM = Backup;
1130       break;
1131     }
1132     // Test if the index field is free for use.
1133     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1134       AM = Backup;
1135       break;
1136     }
1137
1138     int Cost = 0;
1139     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
1140     // If the RHS involves a register with multiple uses, this
1141     // transformation incurs an extra mov, due to the neg instruction
1142     // clobbering its operand.
1143     if (!RHS.getNode()->hasOneUse() ||
1144         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1145         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1146         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1147         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1148          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1149       ++Cost;
1150     // If the base is a register with multiple uses, this
1151     // transformation may save a mov.
1152     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1153          AM.Base_Reg.getNode() &&
1154          !AM.Base_Reg.getNode()->hasOneUse()) ||
1155         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1156       --Cost;
1157     // If the folded LHS was interesting, this transformation saves
1158     // address arithmetic.
1159     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1160         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1161         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1162       --Cost;
1163     // If it doesn't look like it may be an overall win, don't do it.
1164     if (Cost >= 0) {
1165       AM = Backup;
1166       break;
1167     }
1168
1169     // Ok, the transformation is legal and appears profitable. Go for it.
1170     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
1171     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1172     AM.IndexReg = Neg;
1173     AM.Scale = 1;
1174
1175     // Insert the new nodes into the topological ordering.
1176     InsertDAGNode(*CurDAG, N, Zero);
1177     InsertDAGNode(*CurDAG, N, Neg);
1178     return false;
1179   }
1180
1181   case ISD::ADD: {
1182     // Add an artificial use to this node so that we can keep track of
1183     // it if it gets CSE'd with a different node.
1184     HandleSDNode Handle(N);
1185
1186     X86ISelAddressMode Backup = AM;
1187     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1188         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
1189       return false;
1190     AM = Backup;
1191
1192     // Try again after commuting the operands.
1193     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
1194         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
1195       return false;
1196     AM = Backup;
1197
1198     // If we couldn't fold both operands into the address at the same time,
1199     // see if we can just put each operand into a register and fold at least
1200     // the add.
1201     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1202         !AM.Base_Reg.getNode() &&
1203         !AM.IndexReg.getNode()) {
1204       N = Handle.getValue();
1205       AM.Base_Reg = N.getOperand(0);
1206       AM.IndexReg = N.getOperand(1);
1207       AM.Scale = 1;
1208       return false;
1209     }
1210     N = Handle.getValue();
1211     break;
1212   }
1213
1214   case ISD::OR:
1215     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1216     if (CurDAG->isBaseWithConstantOffset(N)) {
1217       X86ISelAddressMode Backup = AM;
1218       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
1219
1220       // Start with the LHS as an addr mode.
1221       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1222           !FoldOffsetIntoAddress(CN->getSExtValue(), AM))
1223         return false;
1224       AM = Backup;
1225     }
1226     break;
1227
1228   case ISD::AND: {
1229     // Perform some heroic transforms on an and of a constant-count shift
1230     // with a constant to enable use of the scaled offset field.
1231
1232     // Scale must not be used already.
1233     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1234
1235     SDValue Shift = N.getOperand(0);
1236     if (Shift.getOpcode() != ISD::SRL && Shift.getOpcode() != ISD::SHL) break;
1237     SDValue X = Shift.getOperand(0);
1238
1239     // We only handle up to 64-bit values here as those are what matter for
1240     // addressing mode optimizations.
1241     if (X.getValueSizeInBits() > 64) break;
1242
1243     if (!isa<ConstantSDNode>(N.getOperand(1)))
1244       break;
1245     uint64_t Mask = N.getConstantOperandVal(1);
1246
1247     // Try to fold the mask and shift into an extract and scale.
1248     if (!FoldMaskAndShiftToExtract(*CurDAG, N, Mask, Shift, X, AM))
1249       return false;
1250
1251     // Try to fold the mask and shift directly into the scale.
1252     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, Shift, X, AM))
1253       return false;
1254
1255     // Try to swap the mask and shift to place shifts which can be done as
1256     // a scale on the outside of the mask.
1257     if (!FoldMaskedShiftToScaledMask(*CurDAG, N, Mask, Shift, X, AM))
1258       return false;
1259     break;
1260   }
1261   }
1262
1263   return MatchAddressBase(N, AM);
1264 }
1265
1266 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1267 /// specified addressing mode without any further recursion.
1268 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1269   // Is the base register already occupied?
1270   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1271     // If so, check to see if the scale index register is set.
1272     if (AM.IndexReg.getNode() == 0) {
1273       AM.IndexReg = N;
1274       AM.Scale = 1;
1275       return false;
1276     }
1277
1278     // Otherwise, we cannot select it.
1279     return true;
1280   }
1281
1282   // Default, generate it as a register.
1283   AM.BaseType = X86ISelAddressMode::RegBase;
1284   AM.Base_Reg = N;
1285   return false;
1286 }
1287
1288 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1289 /// It returns the operands which make up the maximal addressing mode it can
1290 /// match by reference.
1291 ///
1292 /// Parent is the parent node of the addr operand that is being matched.  It
1293 /// is always a load, store, atomic node, or null.  It is only null when
1294 /// checking memory operands for inline asm nodes.
1295 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1296                                  SDValue &Scale, SDValue &Index,
1297                                  SDValue &Disp, SDValue &Segment) {
1298   X86ISelAddressMode AM;
1299
1300   if (Parent &&
1301       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1302       // that are not a MemSDNode, and thus don't have proper addrspace info.
1303       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1304       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1305       Parent->getOpcode() != X86ISD::TLSCALL && // Fixme
1306       Parent->getOpcode() != X86ISD::EH_SJLJ_SETJMP && // setjmp
1307       Parent->getOpcode() != X86ISD::EH_SJLJ_LONGJMP) { // longjmp
1308     unsigned AddrSpace =
1309       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1310     // AddrSpace 256 -> GS, 257 -> FS.
1311     if (AddrSpace == 256)
1312       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1313     if (AddrSpace == 257)
1314       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1315   }
1316
1317   if (MatchAddress(N, AM))
1318     return false;
1319
1320   EVT VT = N.getValueType();
1321   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1322     if (!AM.Base_Reg.getNode())
1323       AM.Base_Reg = CurDAG->getRegister(0, VT);
1324   }
1325
1326   if (!AM.IndexReg.getNode())
1327     AM.IndexReg = CurDAG->getRegister(0, VT);
1328
1329   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1330   return true;
1331 }
1332
1333 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1334 /// match a load whose top elements are either undef or zeros.  The load flavor
1335 /// is derived from the type of N, which is either v4f32 or v2f64.
1336 ///
1337 /// We also return:
1338 ///   PatternChainNode: this is the matched node that has a chain input and
1339 ///   output.
1340 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1341                                           SDValue N, SDValue &Base,
1342                                           SDValue &Scale, SDValue &Index,
1343                                           SDValue &Disp, SDValue &Segment,
1344                                           SDValue &PatternNodeWithChain) {
1345   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1346     PatternNodeWithChain = N.getOperand(0);
1347     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1348         PatternNodeWithChain.hasOneUse() &&
1349         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1350         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1351       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1352       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1353         return false;
1354       return true;
1355     }
1356   }
1357
1358   // Also handle the case where we explicitly require zeros in the top
1359   // elements.  This is a vector shuffle from the zero vector.
1360   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1361       // Check to see if the top elements are all zeros (or bitcast of zeros).
1362       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1363       N.getOperand(0).getNode()->hasOneUse() &&
1364       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1365       N.getOperand(0).getOperand(0).hasOneUse() &&
1366       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1367       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1368     // Okay, this is a zero extending load.  Fold it.
1369     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1370     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1371       return false;
1372     PatternNodeWithChain = SDValue(LD, 0);
1373     return true;
1374   }
1375   return false;
1376 }
1377
1378
1379 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1380 /// mode it matches can be cost effectively emitted as an LEA instruction.
1381 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1382                                     SDValue &Base, SDValue &Scale,
1383                                     SDValue &Index, SDValue &Disp,
1384                                     SDValue &Segment) {
1385   X86ISelAddressMode AM;
1386
1387   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1388   // segments.
1389   SDValue Copy = AM.Segment;
1390   SDValue T = CurDAG->getRegister(0, MVT::i32);
1391   AM.Segment = T;
1392   if (MatchAddress(N, AM))
1393     return false;
1394   assert (T == AM.Segment);
1395   AM.Segment = Copy;
1396
1397   EVT VT = N.getValueType();
1398   unsigned Complexity = 0;
1399   if (AM.BaseType == X86ISelAddressMode::RegBase)
1400     if (AM.Base_Reg.getNode())
1401       Complexity = 1;
1402     else
1403       AM.Base_Reg = CurDAG->getRegister(0, VT);
1404   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1405     Complexity = 4;
1406
1407   if (AM.IndexReg.getNode())
1408     Complexity++;
1409   else
1410     AM.IndexReg = CurDAG->getRegister(0, VT);
1411
1412   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1413   // a simple shift.
1414   if (AM.Scale > 1)
1415     Complexity++;
1416
1417   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1418   // to a LEA. This is determined with some expermentation but is by no means
1419   // optimal (especially for code size consideration). LEA is nice because of
1420   // its three-address nature. Tweak the cost function again when we can run
1421   // convertToThreeAddress() at register allocation time.
1422   if (AM.hasSymbolicDisplacement()) {
1423     // For X86-64, we should always use lea to materialize RIP relative
1424     // addresses.
1425     if (Subtarget->is64Bit())
1426       Complexity = 4;
1427     else
1428       Complexity += 2;
1429   }
1430
1431   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1432     Complexity++;
1433
1434   // If it isn't worth using an LEA, reject it.
1435   if (Complexity <= 2)
1436     return false;
1437
1438   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1439   return true;
1440 }
1441
1442 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1443 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1444                                         SDValue &Scale, SDValue &Index,
1445                                         SDValue &Disp, SDValue &Segment) {
1446   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1447   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1448
1449   X86ISelAddressMode AM;
1450   AM.GV = GA->getGlobal();
1451   AM.Disp += GA->getOffset();
1452   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1453   AM.SymbolFlags = GA->getTargetFlags();
1454
1455   if (N.getValueType() == MVT::i32) {
1456     AM.Scale = 1;
1457     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1458   } else {
1459     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1460   }
1461
1462   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1463   return true;
1464 }
1465
1466
1467 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1468                                   SDValue &Base, SDValue &Scale,
1469                                   SDValue &Index, SDValue &Disp,
1470                                   SDValue &Segment) {
1471   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1472       !IsProfitableToFold(N, P, P) ||
1473       !IsLegalToFold(N, P, P, OptLevel))
1474     return false;
1475
1476   return SelectAddr(N.getNode(),
1477                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1478 }
1479
1480 /// getGlobalBaseReg - Return an SDNode that returns the value of
1481 /// the global base register. Output instructions required to
1482 /// initialize the global base register, if necessary.
1483 ///
1484 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1485   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1486   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1487 }
1488
1489 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1490   SDValue Chain = Node->getOperand(0);
1491   SDValue In1 = Node->getOperand(1);
1492   SDValue In2L = Node->getOperand(2);
1493   SDValue In2H = Node->getOperand(3);
1494
1495   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1496   if (!SelectAddr(Node, In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1497     return NULL;
1498   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1499   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1500   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1501   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1502                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1503                                            array_lengthof(Ops));
1504   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1505   return ResNode;
1506 }
1507
1508 /// Atomic opcode table
1509 ///
1510 enum AtomicOpc {
1511   ADD,
1512   SUB,
1513   INC,
1514   DEC,
1515   OR,
1516   AND,
1517   XOR,
1518   AtomicOpcEnd
1519 };
1520
1521 enum AtomicSz {
1522   ConstantI8,
1523   I8,
1524   SextConstantI16,
1525   ConstantI16,
1526   I16,
1527   SextConstantI32,
1528   ConstantI32,
1529   I32,
1530   SextConstantI64,
1531   ConstantI64,
1532   I64,
1533   AtomicSzEnd
1534 };
1535
1536 static const uint16_t AtomicOpcTbl[AtomicOpcEnd][AtomicSzEnd] = {
1537   {
1538     X86::LOCK_ADD8mi,
1539     X86::LOCK_ADD8mr,
1540     X86::LOCK_ADD16mi8,
1541     X86::LOCK_ADD16mi,
1542     X86::LOCK_ADD16mr,
1543     X86::LOCK_ADD32mi8,
1544     X86::LOCK_ADD32mi,
1545     X86::LOCK_ADD32mr,
1546     X86::LOCK_ADD64mi8,
1547     X86::LOCK_ADD64mi32,
1548     X86::LOCK_ADD64mr,
1549   },
1550   {
1551     X86::LOCK_SUB8mi,
1552     X86::LOCK_SUB8mr,
1553     X86::LOCK_SUB16mi8,
1554     X86::LOCK_SUB16mi,
1555     X86::LOCK_SUB16mr,
1556     X86::LOCK_SUB32mi8,
1557     X86::LOCK_SUB32mi,
1558     X86::LOCK_SUB32mr,
1559     X86::LOCK_SUB64mi8,
1560     X86::LOCK_SUB64mi32,
1561     X86::LOCK_SUB64mr,
1562   },
1563   {
1564     0,
1565     X86::LOCK_INC8m,
1566     0,
1567     0,
1568     X86::LOCK_INC16m,
1569     0,
1570     0,
1571     X86::LOCK_INC32m,
1572     0,
1573     0,
1574     X86::LOCK_INC64m,
1575   },
1576   {
1577     0,
1578     X86::LOCK_DEC8m,
1579     0,
1580     0,
1581     X86::LOCK_DEC16m,
1582     0,
1583     0,
1584     X86::LOCK_DEC32m,
1585     0,
1586     0,
1587     X86::LOCK_DEC64m,
1588   },
1589   {
1590     X86::LOCK_OR8mi,
1591     X86::LOCK_OR8mr,
1592     X86::LOCK_OR16mi8,
1593     X86::LOCK_OR16mi,
1594     X86::LOCK_OR16mr,
1595     X86::LOCK_OR32mi8,
1596     X86::LOCK_OR32mi,
1597     X86::LOCK_OR32mr,
1598     X86::LOCK_OR64mi8,
1599     X86::LOCK_OR64mi32,
1600     X86::LOCK_OR64mr,
1601   },
1602   {
1603     X86::LOCK_AND8mi,
1604     X86::LOCK_AND8mr,
1605     X86::LOCK_AND16mi8,
1606     X86::LOCK_AND16mi,
1607     X86::LOCK_AND16mr,
1608     X86::LOCK_AND32mi8,
1609     X86::LOCK_AND32mi,
1610     X86::LOCK_AND32mr,
1611     X86::LOCK_AND64mi8,
1612     X86::LOCK_AND64mi32,
1613     X86::LOCK_AND64mr,
1614   },
1615   {
1616     X86::LOCK_XOR8mi,
1617     X86::LOCK_XOR8mr,
1618     X86::LOCK_XOR16mi8,
1619     X86::LOCK_XOR16mi,
1620     X86::LOCK_XOR16mr,
1621     X86::LOCK_XOR32mi8,
1622     X86::LOCK_XOR32mi,
1623     X86::LOCK_XOR32mr,
1624     X86::LOCK_XOR64mi8,
1625     X86::LOCK_XOR64mi32,
1626     X86::LOCK_XOR64mr,
1627   }
1628 };
1629
1630 // Return the target constant operand for atomic-load-op and do simple
1631 // translations, such as from atomic-load-add to lock-sub. The return value is
1632 // one of the following 3 cases:
1633 // + target-constant, the operand could be supported as a target constant.
1634 // + empty, the operand is not needed any more with the new op selected.
1635 // + non-empty, otherwise.
1636 static SDValue getAtomicLoadArithTargetConstant(SelectionDAG *CurDAG,
1637                                                 DebugLoc dl,
1638                                                 enum AtomicOpc &Op, EVT NVT,
1639                                                 SDValue Val) {
1640   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val)) {
1641     int64_t CNVal = CN->getSExtValue();
1642     // Quit if not 32-bit imm.
1643     if ((int32_t)CNVal != CNVal)
1644       return Val;
1645     // For atomic-load-add, we could do some optimizations.
1646     if (Op == ADD) {
1647       // Translate to INC/DEC if ADD by 1 or -1.
1648       if ((CNVal == 1) || (CNVal == -1)) {
1649         Op = (CNVal == 1) ? INC : DEC;
1650         // No more constant operand after being translated into INC/DEC.
1651         return SDValue();
1652       }
1653       // Translate to SUB if ADD by negative value.
1654       if (CNVal < 0) {
1655         Op = SUB;
1656         CNVal = -CNVal;
1657       }
1658     }
1659     return CurDAG->getTargetConstant(CNVal, NVT);
1660   }
1661
1662   // If the value operand is single-used, try to optimize it.
1663   if (Op == ADD && Val.hasOneUse()) {
1664     // Translate (atomic-load-add ptr (sub 0 x)) back to (lock-sub x).
1665     if (Val.getOpcode() == ISD::SUB && X86::isZeroNode(Val.getOperand(0))) {
1666       Op = SUB;
1667       return Val.getOperand(1);
1668     }
1669     // A special case for i16, which needs truncating as, in most cases, it's
1670     // promoted to i32. We will translate
1671     // (atomic-load-add (truncate (sub 0 x))) to (lock-sub (EXTRACT_SUBREG x))
1672     if (Val.getOpcode() == ISD::TRUNCATE && NVT == MVT::i16 &&
1673         Val.getOperand(0).getOpcode() == ISD::SUB &&
1674         X86::isZeroNode(Val.getOperand(0).getOperand(0))) {
1675       Op = SUB;
1676       Val = Val.getOperand(0);
1677       return CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl, NVT,
1678                                             Val.getOperand(1));
1679     }
1680   }
1681
1682   return Val;
1683 }
1684
1685 SDNode *X86DAGToDAGISel::SelectAtomicLoadArith(SDNode *Node, EVT NVT) {
1686   if (Node->hasAnyUseOfValue(0))
1687     return 0;
1688
1689   DebugLoc dl = Node->getDebugLoc();
1690
1691   // Optimize common patterns for __sync_or_and_fetch and similar arith
1692   // operations where the result is not used. This allows us to use the "lock"
1693   // version of the arithmetic instruction.
1694   SDValue Chain = Node->getOperand(0);
1695   SDValue Ptr = Node->getOperand(1);
1696   SDValue Val = Node->getOperand(2);
1697   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1698   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1699     return 0;
1700
1701   // Which index into the table.
1702   enum AtomicOpc Op;
1703   switch (Node->getOpcode()) {
1704     default:
1705       return 0;
1706     case ISD::ATOMIC_LOAD_OR:
1707       Op = OR;
1708       break;
1709     case ISD::ATOMIC_LOAD_AND:
1710       Op = AND;
1711       break;
1712     case ISD::ATOMIC_LOAD_XOR:
1713       Op = XOR;
1714       break;
1715     case ISD::ATOMIC_LOAD_ADD:
1716       Op = ADD;
1717       break;
1718   }
1719
1720   Val = getAtomicLoadArithTargetConstant(CurDAG, dl, Op, NVT, Val);
1721   bool isUnOp = !Val.getNode();
1722   bool isCN = Val.getNode() && (Val.getOpcode() == ISD::TargetConstant);
1723
1724   unsigned Opc = 0;
1725   switch (NVT.getSimpleVT().SimpleTy) {
1726     default: return 0;
1727     case MVT::i8:
1728       if (isCN)
1729         Opc = AtomicOpcTbl[Op][ConstantI8];
1730       else
1731         Opc = AtomicOpcTbl[Op][I8];
1732       break;
1733     case MVT::i16:
1734       if (isCN) {
1735         if (immSext8(Val.getNode()))
1736           Opc = AtomicOpcTbl[Op][SextConstantI16];
1737         else
1738           Opc = AtomicOpcTbl[Op][ConstantI16];
1739       } else
1740         Opc = AtomicOpcTbl[Op][I16];
1741       break;
1742     case MVT::i32:
1743       if (isCN) {
1744         if (immSext8(Val.getNode()))
1745           Opc = AtomicOpcTbl[Op][SextConstantI32];
1746         else
1747           Opc = AtomicOpcTbl[Op][ConstantI32];
1748       } else
1749         Opc = AtomicOpcTbl[Op][I32];
1750       break;
1751     case MVT::i64:
1752       Opc = AtomicOpcTbl[Op][I64];
1753       if (isCN) {
1754         if (immSext8(Val.getNode()))
1755           Opc = AtomicOpcTbl[Op][SextConstantI64];
1756         else if (i64immSExt32(Val.getNode()))
1757           Opc = AtomicOpcTbl[Op][ConstantI64];
1758       }
1759       break;
1760   }
1761
1762   assert(Opc != 0 && "Invalid arith lock transform!");
1763
1764   SDValue Ret;
1765   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1766                                                  dl, NVT), 0);
1767   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1768   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1769   if (isUnOp) {
1770     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1771     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops,
1772                                          array_lengthof(Ops)), 0);
1773   } else {
1774     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1775     Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops,
1776                                          array_lengthof(Ops)), 0);
1777   }
1778   cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1779   SDValue RetVals[] = { Undef, Ret };
1780   return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1781 }
1782
1783 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1784 /// any uses which require the SF or OF bits to be accurate.
1785 static bool HasNoSignedComparisonUses(SDNode *N) {
1786   // Examine each user of the node.
1787   for (SDNode::use_iterator UI = N->use_begin(),
1788          UE = N->use_end(); UI != UE; ++UI) {
1789     // Only examine CopyToReg uses.
1790     if (UI->getOpcode() != ISD::CopyToReg)
1791       return false;
1792     // Only examine CopyToReg uses that copy to EFLAGS.
1793     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1794           X86::EFLAGS)
1795       return false;
1796     // Examine each user of the CopyToReg use.
1797     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1798            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1799       // Only examine the Flag result.
1800       if (FlagUI.getUse().getResNo() != 1) continue;
1801       // Anything unusual: assume conservatively.
1802       if (!FlagUI->isMachineOpcode()) return false;
1803       // Examine the opcode of the user.
1804       switch (FlagUI->getMachineOpcode()) {
1805       // These comparisons don't treat the most significant bit specially.
1806       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1807       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1808       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1809       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1810       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1811       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1812       case X86::CMOVA16rr: case X86::CMOVA16rm:
1813       case X86::CMOVA32rr: case X86::CMOVA32rm:
1814       case X86::CMOVA64rr: case X86::CMOVA64rm:
1815       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1816       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1817       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1818       case X86::CMOVB16rr: case X86::CMOVB16rm:
1819       case X86::CMOVB32rr: case X86::CMOVB32rm:
1820       case X86::CMOVB64rr: case X86::CMOVB64rm:
1821       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1822       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1823       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1824       case X86::CMOVE16rr: case X86::CMOVE16rm:
1825       case X86::CMOVE32rr: case X86::CMOVE32rm:
1826       case X86::CMOVE64rr: case X86::CMOVE64rm:
1827       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1828       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1829       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1830       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1831       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1832       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1833       case X86::CMOVP16rr: case X86::CMOVP16rm:
1834       case X86::CMOVP32rr: case X86::CMOVP32rm:
1835       case X86::CMOVP64rr: case X86::CMOVP64rm:
1836         continue;
1837       // Anything else: assume conservatively.
1838       default: return false;
1839       }
1840     }
1841   }
1842   return true;
1843 }
1844
1845 /// isLoadIncOrDecStore - Check whether or not the chain ending in StoreNode
1846 /// is suitable for doing the {load; increment or decrement; store} to modify
1847 /// transformation.
1848 static bool isLoadIncOrDecStore(StoreSDNode *StoreNode, unsigned Opc,
1849                                 SDValue StoredVal, SelectionDAG *CurDAG,
1850                                 LoadSDNode* &LoadNode, SDValue &InputChain) {
1851
1852   // is the value stored the result of a DEC or INC?
1853   if (!(Opc == X86ISD::DEC || Opc == X86ISD::INC)) return false;
1854
1855   // is the stored value result 0 of the load?
1856   if (StoredVal.getResNo() != 0) return false;
1857
1858   // are there other uses of the loaded value than the inc or dec?
1859   if (!StoredVal.getNode()->hasNUsesOfValue(1, 0)) return false;
1860
1861   // is the store non-extending and non-indexed?
1862   if (!ISD::isNormalStore(StoreNode) || StoreNode->isNonTemporal())
1863     return false;
1864
1865   SDValue Load = StoredVal->getOperand(0);
1866   // Is the stored value a non-extending and non-indexed load?
1867   if (!ISD::isNormalLoad(Load.getNode())) return false;
1868
1869   // Return LoadNode by reference.
1870   LoadNode = cast<LoadSDNode>(Load);
1871   // is the size of the value one that we can handle? (i.e. 64, 32, 16, or 8)
1872   EVT LdVT = LoadNode->getMemoryVT();
1873   if (LdVT != MVT::i64 && LdVT != MVT::i32 && LdVT != MVT::i16 &&
1874       LdVT != MVT::i8)
1875     return false;
1876
1877   // Is store the only read of the loaded value?
1878   if (!Load.hasOneUse())
1879     return false;
1880
1881   // Is the address of the store the same as the load?
1882   if (LoadNode->getBasePtr() != StoreNode->getBasePtr() ||
1883       LoadNode->getOffset() != StoreNode->getOffset())
1884     return false;
1885
1886   // Check if the chain is produced by the load or is a TokenFactor with
1887   // the load output chain as an operand. Return InputChain by reference.
1888   SDValue Chain = StoreNode->getChain();
1889
1890   bool ChainCheck = false;
1891   if (Chain == Load.getValue(1)) {
1892     ChainCheck = true;
1893     InputChain = LoadNode->getChain();
1894   } else if (Chain.getOpcode() == ISD::TokenFactor) {
1895     SmallVector<SDValue, 4> ChainOps;
1896     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i) {
1897       SDValue Op = Chain.getOperand(i);
1898       if (Op == Load.getValue(1)) {
1899         ChainCheck = true;
1900         continue;
1901       }
1902
1903       // Make sure using Op as part of the chain would not cause a cycle here.
1904       // In theory, we could check whether the chain node is a predecessor of
1905       // the load. But that can be very expensive. Instead visit the uses and
1906       // make sure they all have smaller node id than the load.
1907       int LoadId = LoadNode->getNodeId();
1908       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
1909              UE = UI->use_end(); UI != UE; ++UI) {
1910         if (UI.getUse().getResNo() != 0)
1911           continue;
1912         if (UI->getNodeId() > LoadId)
1913           return false;
1914       }
1915
1916       ChainOps.push_back(Op);
1917     }
1918
1919     if (ChainCheck)
1920       // Make a new TokenFactor with all the other input chains except
1921       // for the load.
1922       InputChain = CurDAG->getNode(ISD::TokenFactor, Chain.getDebugLoc(),
1923                                    MVT::Other, &ChainOps[0], ChainOps.size());
1924   }
1925   if (!ChainCheck)
1926     return false;
1927
1928   return true;
1929 }
1930
1931 /// getFusedLdStOpcode - Get the appropriate X86 opcode for an in memory
1932 /// increment or decrement. Opc should be X86ISD::DEC or X86ISD::INC.
1933 static unsigned getFusedLdStOpcode(EVT &LdVT, unsigned Opc) {
1934   if (Opc == X86ISD::DEC) {
1935     if (LdVT == MVT::i64) return X86::DEC64m;
1936     if (LdVT == MVT::i32) return X86::DEC32m;
1937     if (LdVT == MVT::i16) return X86::DEC16m;
1938     if (LdVT == MVT::i8)  return X86::DEC8m;
1939   } else {
1940     assert(Opc == X86ISD::INC && "unrecognized opcode");
1941     if (LdVT == MVT::i64) return X86::INC64m;
1942     if (LdVT == MVT::i32) return X86::INC32m;
1943     if (LdVT == MVT::i16) return X86::INC16m;
1944     if (LdVT == MVT::i8)  return X86::INC8m;
1945   }
1946   llvm_unreachable("unrecognized size for LdVT");
1947 }
1948
1949 /// SelectGather - Customized ISel for GATHER operations.
1950 ///
1951 SDNode *X86DAGToDAGISel::SelectGather(SDNode *Node, unsigned Opc) {
1952   // Operands of Gather: VSrc, Base, VIdx, VMask, Scale
1953   SDValue Chain = Node->getOperand(0);
1954   SDValue VSrc = Node->getOperand(2);
1955   SDValue Base = Node->getOperand(3);
1956   SDValue VIdx = Node->getOperand(4);
1957   SDValue VMask = Node->getOperand(5);
1958   ConstantSDNode *Scale = dyn_cast<ConstantSDNode>(Node->getOperand(6));
1959   if (!Scale)
1960     return 0;
1961
1962   SDVTList VTs = CurDAG->getVTList(VSrc.getValueType(), VSrc.getValueType(),
1963                                    MVT::Other);
1964
1965   // Memory Operands: Base, Scale, Index, Disp, Segment
1966   SDValue Disp = CurDAG->getTargetConstant(0, MVT::i32);
1967   SDValue Segment = CurDAG->getRegister(0, MVT::i32);
1968   const SDValue Ops[] = { VSrc, Base, getI8Imm(Scale->getSExtValue()), VIdx,
1969                           Disp, Segment, VMask, Chain};
1970   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1971                                            VTs, Ops, array_lengthof(Ops));
1972   // Node has 2 outputs: VDst and MVT::Other.
1973   // ResNode has 3 outputs: VDst, VMask_wb, and MVT::Other.
1974   // We replace VDst of Node with VDst of ResNode, and Other of Node with Other
1975   // of ResNode.
1976   ReplaceUses(SDValue(Node, 0), SDValue(ResNode, 0));
1977   ReplaceUses(SDValue(Node, 1), SDValue(ResNode, 2));
1978   return ResNode;
1979 }
1980
1981 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1982   EVT NVT = Node->getValueType(0);
1983   unsigned Opc, MOpc;
1984   unsigned Opcode = Node->getOpcode();
1985   DebugLoc dl = Node->getDebugLoc();
1986
1987   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
1988
1989   if (Node->isMachineOpcode()) {
1990     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
1991     return NULL;   // Already selected.
1992   }
1993
1994   switch (Opcode) {
1995   default: break;
1996   case ISD::INTRINSIC_W_CHAIN: {
1997     unsigned IntNo = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
1998     switch (IntNo) {
1999     default: break;
2000     case Intrinsic::x86_avx2_gather_d_pd:
2001     case Intrinsic::x86_avx2_gather_d_pd_256:
2002     case Intrinsic::x86_avx2_gather_q_pd:
2003     case Intrinsic::x86_avx2_gather_q_pd_256:
2004     case Intrinsic::x86_avx2_gather_d_ps:
2005     case Intrinsic::x86_avx2_gather_d_ps_256:
2006     case Intrinsic::x86_avx2_gather_q_ps:
2007     case Intrinsic::x86_avx2_gather_q_ps_256:
2008     case Intrinsic::x86_avx2_gather_d_q:
2009     case Intrinsic::x86_avx2_gather_d_q_256:
2010     case Intrinsic::x86_avx2_gather_q_q:
2011     case Intrinsic::x86_avx2_gather_q_q_256:
2012     case Intrinsic::x86_avx2_gather_d_d:
2013     case Intrinsic::x86_avx2_gather_d_d_256:
2014     case Intrinsic::x86_avx2_gather_q_d:
2015     case Intrinsic::x86_avx2_gather_q_d_256: {
2016       unsigned Opc;
2017       switch (IntNo) {
2018       default: llvm_unreachable("Impossible intrinsic");
2019       case Intrinsic::x86_avx2_gather_d_pd:     Opc = X86::VGATHERDPDrm;  break;
2020       case Intrinsic::x86_avx2_gather_d_pd_256: Opc = X86::VGATHERDPDYrm; break;
2021       case Intrinsic::x86_avx2_gather_q_pd:     Opc = X86::VGATHERQPDrm;  break;
2022       case Intrinsic::x86_avx2_gather_q_pd_256: Opc = X86::VGATHERQPDYrm; break;
2023       case Intrinsic::x86_avx2_gather_d_ps:     Opc = X86::VGATHERDPSrm;  break;
2024       case Intrinsic::x86_avx2_gather_d_ps_256: Opc = X86::VGATHERDPSYrm; break;
2025       case Intrinsic::x86_avx2_gather_q_ps:     Opc = X86::VGATHERQPSrm;  break;
2026       case Intrinsic::x86_avx2_gather_q_ps_256: Opc = X86::VGATHERQPSYrm; break;
2027       case Intrinsic::x86_avx2_gather_d_q:      Opc = X86::VPGATHERDQrm;  break;
2028       case Intrinsic::x86_avx2_gather_d_q_256:  Opc = X86::VPGATHERDQYrm; break;
2029       case Intrinsic::x86_avx2_gather_q_q:      Opc = X86::VPGATHERQQrm;  break;
2030       case Intrinsic::x86_avx2_gather_q_q_256:  Opc = X86::VPGATHERQQYrm; break;
2031       case Intrinsic::x86_avx2_gather_d_d:      Opc = X86::VPGATHERDDrm;  break;
2032       case Intrinsic::x86_avx2_gather_d_d_256:  Opc = X86::VPGATHERDDYrm; break;
2033       case Intrinsic::x86_avx2_gather_q_d:      Opc = X86::VPGATHERQDrm;  break;
2034       case Intrinsic::x86_avx2_gather_q_d_256:  Opc = X86::VPGATHERQDYrm; break;
2035       }
2036       SDNode *RetVal = SelectGather(Node, Opc);
2037       if (RetVal)
2038         // We already called ReplaceUses inside SelectGather.
2039         return NULL;
2040       break;
2041     }
2042     }
2043     break;
2044   }
2045   case X86ISD::GlobalBaseReg:
2046     return getGlobalBaseReg();
2047
2048
2049   case X86ISD::ATOMOR64_DAG:
2050   case X86ISD::ATOMXOR64_DAG:
2051   case X86ISD::ATOMADD64_DAG:
2052   case X86ISD::ATOMSUB64_DAG:
2053   case X86ISD::ATOMNAND64_DAG:
2054   case X86ISD::ATOMAND64_DAG:
2055   case X86ISD::ATOMMAX64_DAG:
2056   case X86ISD::ATOMMIN64_DAG:
2057   case X86ISD::ATOMUMAX64_DAG:
2058   case X86ISD::ATOMUMIN64_DAG:
2059   case X86ISD::ATOMSWAP64_DAG: {
2060     unsigned Opc;
2061     switch (Opcode) {
2062     default: llvm_unreachable("Impossible opcode");
2063     case X86ISD::ATOMOR64_DAG:   Opc = X86::ATOMOR6432;   break;
2064     case X86ISD::ATOMXOR64_DAG:  Opc = X86::ATOMXOR6432;  break;
2065     case X86ISD::ATOMADD64_DAG:  Opc = X86::ATOMADD6432;  break;
2066     case X86ISD::ATOMSUB64_DAG:  Opc = X86::ATOMSUB6432;  break;
2067     case X86ISD::ATOMNAND64_DAG: Opc = X86::ATOMNAND6432; break;
2068     case X86ISD::ATOMAND64_DAG:  Opc = X86::ATOMAND6432;  break;
2069     case X86ISD::ATOMMAX64_DAG:  Opc = X86::ATOMMAX6432;  break;
2070     case X86ISD::ATOMMIN64_DAG:  Opc = X86::ATOMMIN6432;  break;
2071     case X86ISD::ATOMUMAX64_DAG: Opc = X86::ATOMUMAX6432; break;
2072     case X86ISD::ATOMUMIN64_DAG: Opc = X86::ATOMUMIN6432; break;
2073     case X86ISD::ATOMSWAP64_DAG: Opc = X86::ATOMSWAP6432; break;
2074     }
2075     SDNode *RetVal = SelectAtomic64(Node, Opc);
2076     if (RetVal)
2077       return RetVal;
2078     break;
2079   }
2080
2081   case ISD::ATOMIC_LOAD_XOR:
2082   case ISD::ATOMIC_LOAD_AND:
2083   case ISD::ATOMIC_LOAD_OR:
2084   case ISD::ATOMIC_LOAD_ADD: {
2085     SDNode *RetVal = SelectAtomicLoadArith(Node, NVT);
2086     if (RetVal)
2087       return RetVal;
2088     break;
2089   }
2090   case ISD::AND:
2091   case ISD::OR:
2092   case ISD::XOR: {
2093     // For operations of the form (x << C1) op C2, check if we can use a smaller
2094     // encoding for C2 by transforming it into (x op (C2>>C1)) << C1.
2095     SDValue N0 = Node->getOperand(0);
2096     SDValue N1 = Node->getOperand(1);
2097
2098     if (N0->getOpcode() != ISD::SHL || !N0->hasOneUse())
2099       break;
2100
2101     // i8 is unshrinkable, i16 should be promoted to i32.
2102     if (NVT != MVT::i32 && NVT != MVT::i64)
2103       break;
2104
2105     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N1);
2106     ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(N0->getOperand(1));
2107     if (!Cst || !ShlCst)
2108       break;
2109
2110     int64_t Val = Cst->getSExtValue();
2111     uint64_t ShlVal = ShlCst->getZExtValue();
2112
2113     // Make sure that we don't change the operation by removing bits.
2114     // This only matters for OR and XOR, AND is unaffected.
2115     uint64_t RemovedBitsMask = (1ULL << ShlVal) - 1;
2116     if (Opcode != ISD::AND && (Val & RemovedBitsMask) != 0)
2117       break;
2118
2119     unsigned ShlOp, Op;
2120     EVT CstVT = NVT;
2121
2122     // Check the minimum bitwidth for the new constant.
2123     // TODO: AND32ri is the same as AND64ri32 with zext imm.
2124     // TODO: MOV32ri+OR64r is cheaper than MOV64ri64+OR64rr
2125     // TODO: Using 16 and 8 bit operations is also possible for or32 & xor32.
2126     if (!isInt<8>(Val) && isInt<8>(Val >> ShlVal))
2127       CstVT = MVT::i8;
2128     else if (!isInt<32>(Val) && isInt<32>(Val >> ShlVal))
2129       CstVT = MVT::i32;
2130
2131     // Bail if there is no smaller encoding.
2132     if (NVT == CstVT)
2133       break;
2134
2135     switch (NVT.getSimpleVT().SimpleTy) {
2136     default: llvm_unreachable("Unsupported VT!");
2137     case MVT::i32:
2138       assert(CstVT == MVT::i8);
2139       ShlOp = X86::SHL32ri;
2140
2141       switch (Opcode) {
2142       default: llvm_unreachable("Impossible opcode");
2143       case ISD::AND: Op = X86::AND32ri8; break;
2144       case ISD::OR:  Op =  X86::OR32ri8; break;
2145       case ISD::XOR: Op = X86::XOR32ri8; break;
2146       }
2147       break;
2148     case MVT::i64:
2149       assert(CstVT == MVT::i8 || CstVT == MVT::i32);
2150       ShlOp = X86::SHL64ri;
2151
2152       switch (Opcode) {
2153       default: llvm_unreachable("Impossible opcode");
2154       case ISD::AND: Op = CstVT==MVT::i8? X86::AND64ri8 : X86::AND64ri32; break;
2155       case ISD::OR:  Op = CstVT==MVT::i8?  X86::OR64ri8 :  X86::OR64ri32; break;
2156       case ISD::XOR: Op = CstVT==MVT::i8? X86::XOR64ri8 : X86::XOR64ri32; break;
2157       }
2158       break;
2159     }
2160
2161     // Emit the smaller op and the shift.
2162     SDValue NewCst = CurDAG->getTargetConstant(Val >> ShlVal, CstVT);
2163     SDNode *New = CurDAG->getMachineNode(Op, dl, NVT, N0->getOperand(0),NewCst);
2164     return CurDAG->SelectNodeTo(Node, ShlOp, NVT, SDValue(New, 0),
2165                                 getI8Imm(ShlVal));
2166   }
2167   case X86ISD::UMUL: {
2168     SDValue N0 = Node->getOperand(0);
2169     SDValue N1 = Node->getOperand(1);
2170
2171     unsigned LoReg;
2172     switch (NVT.getSimpleVT().SimpleTy) {
2173     default: llvm_unreachable("Unsupported VT!");
2174     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
2175     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
2176     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
2177     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
2178     }
2179
2180     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2181                                           N0, SDValue()).getValue(1);
2182
2183     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
2184     SDValue Ops[] = {N1, InFlag};
2185     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops, 2);
2186
2187     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
2188     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
2189     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
2190     return NULL;
2191   }
2192
2193   case ISD::SMUL_LOHI:
2194   case ISD::UMUL_LOHI: {
2195     SDValue N0 = Node->getOperand(0);
2196     SDValue N1 = Node->getOperand(1);
2197
2198     bool isSigned = Opcode == ISD::SMUL_LOHI;
2199     bool hasBMI2 = Subtarget->hasBMI2();
2200     if (!isSigned) {
2201       switch (NVT.getSimpleVT().SimpleTy) {
2202       default: llvm_unreachable("Unsupported VT!");
2203       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
2204       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
2205       case MVT::i32: Opc = hasBMI2 ? X86::MULX32rr : X86::MUL32r;
2206                      MOpc = hasBMI2 ? X86::MULX32rm : X86::MUL32m; break;
2207       case MVT::i64: Opc = hasBMI2 ? X86::MULX64rr : X86::MUL64r;
2208                      MOpc = hasBMI2 ? X86::MULX64rm : X86::MUL64m; break;
2209       }
2210     } else {
2211       switch (NVT.getSimpleVT().SimpleTy) {
2212       default: llvm_unreachable("Unsupported VT!");
2213       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
2214       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
2215       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
2216       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
2217       }
2218     }
2219
2220     unsigned SrcReg, LoReg, HiReg;
2221     switch (Opc) {
2222     default: llvm_unreachable("Unknown MUL opcode!");
2223     case X86::IMUL8r:
2224     case X86::MUL8r:
2225       SrcReg = LoReg = X86::AL; HiReg = X86::AH;
2226       break;
2227     case X86::IMUL16r:
2228     case X86::MUL16r:
2229       SrcReg = LoReg = X86::AX; HiReg = X86::DX;
2230       break;
2231     case X86::IMUL32r:
2232     case X86::MUL32r:
2233       SrcReg = LoReg = X86::EAX; HiReg = X86::EDX;
2234       break;
2235     case X86::IMUL64r:
2236     case X86::MUL64r:
2237       SrcReg = LoReg = X86::RAX; HiReg = X86::RDX;
2238       break;
2239     case X86::MULX32rr:
2240       SrcReg = X86::EDX; LoReg = HiReg = 0;
2241       break;
2242     case X86::MULX64rr:
2243       SrcReg = X86::RDX; LoReg = HiReg = 0;
2244       break;
2245     }
2246
2247     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2248     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2249     // Multiply is commmutative.
2250     if (!foldedLoad) {
2251       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2252       if (foldedLoad)
2253         std::swap(N0, N1);
2254     }
2255
2256     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, SrcReg,
2257                                           N0, SDValue()).getValue(1);
2258     SDValue ResHi, ResLo;
2259
2260     if (foldedLoad) {
2261       SDValue Chain;
2262       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2263                         InFlag };
2264       if (MOpc == X86::MULX32rm || MOpc == X86::MULX64rm) {
2265         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Other, MVT::Glue);
2266         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops,
2267                                                array_lengthof(Ops));
2268         ResHi = SDValue(CNode, 0);
2269         ResLo = SDValue(CNode, 1);
2270         Chain = SDValue(CNode, 2);
2271         InFlag = SDValue(CNode, 3);
2272       } else {
2273         SDVTList VTs = CurDAG->getVTList(MVT::Other, MVT::Glue);
2274         SDNode *CNode = CurDAG->getMachineNode(MOpc, dl, VTs, Ops,
2275                                                array_lengthof(Ops));
2276         Chain = SDValue(CNode, 0);
2277         InFlag = SDValue(CNode, 1);
2278       }
2279
2280       // Update the chain.
2281       ReplaceUses(N1.getValue(1), Chain);
2282     } else {
2283       SDValue Ops[] = { N1, InFlag };
2284       if (Opc == X86::MULX32rr || Opc == X86::MULX64rr) {
2285         SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::Glue);
2286         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops,
2287                                                array_lengthof(Ops));
2288         ResHi = SDValue(CNode, 0);
2289         ResLo = SDValue(CNode, 1);
2290         InFlag = SDValue(CNode, 2);
2291       } else {
2292         SDVTList VTs = CurDAG->getVTList(MVT::Glue);
2293         SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops,
2294                                                array_lengthof(Ops));
2295         InFlag = SDValue(CNode, 0);
2296       }
2297     }
2298
2299     // Prevent use of AH in a REX instruction by referencing AX instead.
2300     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2301         !SDValue(Node, 1).use_empty()) {
2302       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2303                                               X86::AX, MVT::i16, InFlag);
2304       InFlag = Result.getValue(2);
2305       // Get the low part if needed. Don't use getCopyFromReg for aliasing
2306       // registers.
2307       if (!SDValue(Node, 0).use_empty())
2308         ReplaceUses(SDValue(Node, 1),
2309           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2310
2311       // Shift AX down 8 bits.
2312       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2313                                               Result,
2314                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
2315       // Then truncate it down to i8.
2316       ReplaceUses(SDValue(Node, 1),
2317         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2318     }
2319     // Copy the low half of the result, if it is needed.
2320     if (!SDValue(Node, 0).use_empty()) {
2321       if (ResLo.getNode() == 0) {
2322         assert(LoReg && "Register for low half is not defined!");
2323         ResLo = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, LoReg, NVT,
2324                                        InFlag);
2325         InFlag = ResLo.getValue(2);
2326       }
2327       ReplaceUses(SDValue(Node, 0), ResLo);
2328       DEBUG(dbgs() << "=> "; ResLo.getNode()->dump(CurDAG); dbgs() << '\n');
2329     }
2330     // Copy the high half of the result, if it is needed.
2331     if (!SDValue(Node, 1).use_empty()) {
2332       if (ResHi.getNode() == 0) {
2333         assert(HiReg && "Register for high half is not defined!");
2334         ResHi = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl, HiReg, NVT,
2335                                        InFlag);
2336         InFlag = ResHi.getValue(2);
2337       }
2338       ReplaceUses(SDValue(Node, 1), ResHi);
2339       DEBUG(dbgs() << "=> "; ResHi.getNode()->dump(CurDAG); dbgs() << '\n');
2340     }
2341
2342     return NULL;
2343   }
2344
2345   case ISD::SDIVREM:
2346   case ISD::UDIVREM: {
2347     SDValue N0 = Node->getOperand(0);
2348     SDValue N1 = Node->getOperand(1);
2349
2350     bool isSigned = Opcode == ISD::SDIVREM;
2351     if (!isSigned) {
2352       switch (NVT.getSimpleVT().SimpleTy) {
2353       default: llvm_unreachable("Unsupported VT!");
2354       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
2355       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
2356       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
2357       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
2358       }
2359     } else {
2360       switch (NVT.getSimpleVT().SimpleTy) {
2361       default: llvm_unreachable("Unsupported VT!");
2362       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
2363       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
2364       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
2365       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
2366       }
2367     }
2368
2369     unsigned LoReg, HiReg, ClrReg;
2370     unsigned ClrOpcode, SExtOpcode;
2371     switch (NVT.getSimpleVT().SimpleTy) {
2372     default: llvm_unreachable("Unsupported VT!");
2373     case MVT::i8:
2374       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
2375       ClrOpcode  = 0;
2376       SExtOpcode = X86::CBW;
2377       break;
2378     case MVT::i16:
2379       LoReg = X86::AX;  HiReg = X86::DX;
2380       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
2381       SExtOpcode = X86::CWD;
2382       break;
2383     case MVT::i32:
2384       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
2385       ClrOpcode  = X86::MOV32r0;
2386       SExtOpcode = X86::CDQ;
2387       break;
2388     case MVT::i64:
2389       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
2390       ClrOpcode  = X86::MOV64r0;
2391       SExtOpcode = X86::CQO;
2392       break;
2393     }
2394
2395     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2396     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2397     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
2398
2399     SDValue InFlag;
2400     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
2401       // Special case for div8, just use a move with zero extension to AX to
2402       // clear the upper 8 bits (AH).
2403       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
2404       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
2405         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
2406         Move =
2407           SDValue(CurDAG->getMachineNode(X86::MOVZX32rm8, dl, MVT::i32,
2408                                          MVT::Other, Ops,
2409                                          array_lengthof(Ops)), 0);
2410         Chain = Move.getValue(1);
2411         ReplaceUses(N0.getValue(1), Chain);
2412       } else {
2413         Move =
2414           SDValue(CurDAG->getMachineNode(X86::MOVZX32rr8, dl, MVT::i32, N0),0);
2415         Chain = CurDAG->getEntryNode();
2416       }
2417       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::EAX, Move, SDValue());
2418       InFlag = Chain.getValue(1);
2419     } else {
2420       InFlag =
2421         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2422                              LoReg, N0, SDValue()).getValue(1);
2423       if (isSigned && !signBitIsZero) {
2424         // Sign extend the low part into the high part.
2425         InFlag =
2426           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
2427       } else {
2428         // Zero out the high part, effectively zero extending the input.
2429         SDValue ClrNode =
2430           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
2431         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
2432                                       ClrNode, InFlag).getValue(1);
2433       }
2434     }
2435
2436     if (foldedLoad) {
2437       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2438                         InFlag };
2439       SDNode *CNode =
2440         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops,
2441                                array_lengthof(Ops));
2442       InFlag = SDValue(CNode, 1);
2443       // Update the chain.
2444       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2445     } else {
2446       InFlag =
2447         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
2448     }
2449
2450     // Prevent use of AH in a REX instruction by referencing AX instead.
2451     // Shift it down 8 bits.
2452     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2453         !SDValue(Node, 1).use_empty()) {
2454       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2455                                               X86::AX, MVT::i16, InFlag);
2456       InFlag = Result.getValue(2);
2457
2458       // If we also need AL (the quotient), get it by extracting a subreg from
2459       // Result. The fast register allocator does not like multiple CopyFromReg
2460       // nodes using aliasing registers.
2461       if (!SDValue(Node, 0).use_empty())
2462         ReplaceUses(SDValue(Node, 0),
2463           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2464
2465       // Shift AX right by 8 bits instead of using AH.
2466       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2467                                          Result,
2468                                          CurDAG->getTargetConstant(8, MVT::i8)),
2469                        0);
2470       ReplaceUses(SDValue(Node, 1),
2471         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2472     }
2473     // Copy the division (low) result, if it is needed.
2474     if (!SDValue(Node, 0).use_empty()) {
2475       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2476                                                 LoReg, NVT, InFlag);
2477       InFlag = Result.getValue(2);
2478       ReplaceUses(SDValue(Node, 0), Result);
2479       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2480     }
2481     // Copy the remainder (high) result, if it is needed.
2482     if (!SDValue(Node, 1).use_empty()) {
2483       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2484                                               HiReg, NVT, InFlag);
2485       InFlag = Result.getValue(2);
2486       ReplaceUses(SDValue(Node, 1), Result);
2487       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2488     }
2489     return NULL;
2490   }
2491
2492   case X86ISD::CMP:
2493   case X86ISD::SUB: {
2494     // Sometimes a SUB is used to perform comparison.
2495     if (Opcode == X86ISD::SUB && Node->hasAnyUseOfValue(0))
2496       // This node is not a CMP.
2497       break;
2498     SDValue N0 = Node->getOperand(0);
2499     SDValue N1 = Node->getOperand(1);
2500
2501     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2502     // use a smaller encoding.
2503     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
2504         HasNoSignedComparisonUses(Node))
2505       // Look past the truncate if CMP is the only use of it.
2506       N0 = N0.getOperand(0);
2507     if ((N0.getNode()->getOpcode() == ISD::AND ||
2508          (N0.getResNo() == 0 && N0.getNode()->getOpcode() == X86ISD::AND)) &&
2509         N0.getNode()->hasOneUse() &&
2510         N0.getValueType() != MVT::i8 &&
2511         X86::isZeroNode(N1)) {
2512       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2513       if (!C) break;
2514
2515       // For example, convert "testl %eax, $8" to "testb %al, $8"
2516       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2517           (!(C->getZExtValue() & 0x80) ||
2518            HasNoSignedComparisonUses(Node))) {
2519         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
2520         SDValue Reg = N0.getNode()->getOperand(0);
2521
2522         // On x86-32, only the ABCD registers have 8-bit subregisters.
2523         if (!Subtarget->is64Bit()) {
2524           const TargetRegisterClass *TRC;
2525           switch (N0.getValueType().getSimpleVT().SimpleTy) {
2526           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2527           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2528           default: llvm_unreachable("Unsupported TEST operand type!");
2529           }
2530           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2531           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2532                                                Reg.getValueType(), Reg, RC), 0);
2533         }
2534
2535         // Extract the l-register.
2536         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
2537                                                         MVT::i8, Reg);
2538
2539         // Emit a testb.
2540         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2541                                                  Subreg, Imm);
2542         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2543         // one, do not call ReplaceAllUsesWith.
2544         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2545                     SDValue(NewNode, 0));
2546         return NULL;
2547       }
2548
2549       // For example, "testl %eax, $2048" to "testb %ah, $8".
2550       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2551           (!(C->getZExtValue() & 0x8000) ||
2552            HasNoSignedComparisonUses(Node))) {
2553         // Shift the immediate right by 8 bits.
2554         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2555                                                        MVT::i8);
2556         SDValue Reg = N0.getNode()->getOperand(0);
2557
2558         // Put the value in an ABCD register.
2559         const TargetRegisterClass *TRC;
2560         switch (N0.getValueType().getSimpleVT().SimpleTy) {
2561         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2562         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2563         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2564         default: llvm_unreachable("Unsupported TEST operand type!");
2565         }
2566         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2567         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2568                                              Reg.getValueType(), Reg, RC), 0);
2569
2570         // Extract the h-register.
2571         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
2572                                                         MVT::i8, Reg);
2573
2574         // Emit a testb.  The EXTRACT_SUBREG becomes a COPY that can only
2575         // target GR8_NOREX registers, so make sure the register class is
2576         // forced.
2577         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST8ri_NOREX, dl,
2578                                                  MVT::i32, Subreg, ShiftedImm);
2579         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2580         // one, do not call ReplaceAllUsesWith.
2581         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2582                     SDValue(NewNode, 0));
2583         return NULL;
2584       }
2585
2586       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2587       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2588           N0.getValueType() != MVT::i16 &&
2589           (!(C->getZExtValue() & 0x8000) ||
2590            HasNoSignedComparisonUses(Node))) {
2591         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
2592         SDValue Reg = N0.getNode()->getOperand(0);
2593
2594         // Extract the 16-bit subregister.
2595         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
2596                                                         MVT::i16, Reg);
2597
2598         // Emit a testw.
2599         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32,
2600                                                  Subreg, Imm);
2601         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2602         // one, do not call ReplaceAllUsesWith.
2603         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2604                     SDValue(NewNode, 0));
2605         return NULL;
2606       }
2607
2608       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2609       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2610           N0.getValueType() == MVT::i64 &&
2611           (!(C->getZExtValue() & 0x80000000) ||
2612            HasNoSignedComparisonUses(Node))) {
2613         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
2614         SDValue Reg = N0.getNode()->getOperand(0);
2615
2616         // Extract the 32-bit subregister.
2617         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
2618                                                         MVT::i32, Reg);
2619
2620         // Emit a testl.
2621         SDNode *NewNode = CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32,
2622                                                  Subreg, Imm);
2623         // Replace SUB|CMP with TEST, since SUB has two outputs while TEST has
2624         // one, do not call ReplaceAllUsesWith.
2625         ReplaceUses(SDValue(Node, (Opcode == X86ISD::SUB ? 1 : 0)),
2626                     SDValue(NewNode, 0));
2627         return NULL;
2628       }
2629     }
2630     break;
2631   }
2632   case ISD::STORE: {
2633     // Change a chain of {load; incr or dec; store} of the same value into
2634     // a simple increment or decrement through memory of that value, if the
2635     // uses of the modified value and its address are suitable.
2636     // The DEC64m tablegen pattern is currently not able to match the case where
2637     // the EFLAGS on the original DEC are used. (This also applies to
2638     // {INC,DEC}X{64,32,16,8}.)
2639     // We'll need to improve tablegen to allow flags to be transferred from a
2640     // node in the pattern to the result node.  probably with a new keyword
2641     // for example, we have this
2642     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2643     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2644     //   (implicit EFLAGS)]>;
2645     // but maybe need something like this
2646     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2647     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2648     //   (transferrable EFLAGS)]>;
2649
2650     StoreSDNode *StoreNode = cast<StoreSDNode>(Node);
2651     SDValue StoredVal = StoreNode->getOperand(1);
2652     unsigned Opc = StoredVal->getOpcode();
2653
2654     LoadSDNode *LoadNode = 0;
2655     SDValue InputChain;
2656     if (!isLoadIncOrDecStore(StoreNode, Opc, StoredVal, CurDAG,
2657                              LoadNode, InputChain))
2658       break;
2659
2660     SDValue Base, Scale, Index, Disp, Segment;
2661     if (!SelectAddr(LoadNode, LoadNode->getBasePtr(),
2662                     Base, Scale, Index, Disp, Segment))
2663       break;
2664
2665     MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(2);
2666     MemOp[0] = StoreNode->getMemOperand();
2667     MemOp[1] = LoadNode->getMemOperand();
2668     const SDValue Ops[] = { Base, Scale, Index, Disp, Segment, InputChain };
2669     EVT LdVT = LoadNode->getMemoryVT();
2670     unsigned newOpc = getFusedLdStOpcode(LdVT, Opc);
2671     MachineSDNode *Result = CurDAG->getMachineNode(newOpc,
2672                                                    Node->getDebugLoc(),
2673                                                    MVT::i32, MVT::Other, Ops,
2674                                                    array_lengthof(Ops));
2675     Result->setMemRefs(MemOp, MemOp + 2);
2676
2677     ReplaceUses(SDValue(StoreNode, 0), SDValue(Result, 1));
2678     ReplaceUses(SDValue(StoredVal.getNode(), 1), SDValue(Result, 0));
2679
2680     return Result;
2681   }
2682
2683   // FIXME: Custom handling because TableGen doesn't support multiple implicit
2684   // defs in an instruction pattern
2685   case X86ISD::PCMPESTRI: {
2686     SDValue N0 = Node->getOperand(0);
2687     SDValue N1 = Node->getOperand(1);
2688     SDValue N2 = Node->getOperand(2);
2689     SDValue N3 = Node->getOperand(3);
2690     SDValue N4 = Node->getOperand(4);
2691
2692     // Make sure last argument is a constant
2693     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N4);
2694     if (!Cst)
2695       break;
2696
2697     uint64_t Imm = Cst->getZExtValue();
2698
2699     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2700                                           X86::EAX, N1, SDValue()).getValue(1);
2701     InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, X86::EDX,
2702                                   N3, InFlag).getValue(1);
2703
2704     SDValue Ops[] = { N0, N2, getI8Imm(Imm), InFlag };
2705     unsigned Opc = Subtarget->hasAVX() ? X86::VPCMPESTRIrr :
2706                                          X86::PCMPESTRIrr;
2707     InFlag = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, Ops,
2708                                             array_lengthof(Ops)), 0);
2709
2710     if (!SDValue(Node, 0).use_empty()) {
2711       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2712                                               X86::ECX, NVT, InFlag);
2713       InFlag = Result.getValue(2);
2714       ReplaceUses(SDValue(Node, 0), Result);
2715     }
2716     if (!SDValue(Node, 1).use_empty()) {
2717       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2718                                               X86::EFLAGS, NVT, InFlag);
2719       InFlag = Result.getValue(2);
2720       ReplaceUses(SDValue(Node, 1), Result);
2721     }
2722
2723     return NULL;
2724   }
2725
2726   // FIXME: Custom handling because TableGen doesn't support multiple implicit
2727   // defs in an instruction pattern
2728   case X86ISD::PCMPISTRI: {
2729     SDValue N0 = Node->getOperand(0);
2730     SDValue N1 = Node->getOperand(1);
2731     SDValue N2 = Node->getOperand(2);
2732
2733     // Make sure last argument is a constant
2734     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N2);
2735     if (!Cst)
2736       break;
2737
2738     uint64_t Imm = Cst->getZExtValue();
2739
2740     SDValue Ops[] = { N0, N1, getI8Imm(Imm) };
2741     unsigned Opc = Subtarget->hasAVX() ? X86::VPCMPISTRIrr :
2742                                          X86::PCMPISTRIrr;
2743     SDValue InFlag = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, Ops,
2744                                                     array_lengthof(Ops)), 0);
2745
2746     if (!SDValue(Node, 0).use_empty()) {
2747       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2748                                               X86::ECX, NVT, InFlag);
2749       InFlag = Result.getValue(2);
2750       ReplaceUses(SDValue(Node, 0), Result);
2751     }
2752     if (!SDValue(Node, 1).use_empty()) {
2753       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2754                                               X86::EFLAGS, NVT, InFlag);
2755       InFlag = Result.getValue(2);
2756       ReplaceUses(SDValue(Node, 1), Result);
2757     }
2758
2759     return NULL;
2760   }
2761   }
2762
2763   SDNode *ResNode = SelectCode(Node);
2764
2765   DEBUG(dbgs() << "=> ";
2766         if (ResNode == NULL || ResNode == Node)
2767           Node->dump(CurDAG);
2768         else
2769           ResNode->dump(CurDAG);
2770         dbgs() << '\n');
2771
2772   return ResNode;
2773 }
2774
2775 bool X86DAGToDAGISel::
2776 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2777                              std::vector<SDValue> &OutOps) {
2778   SDValue Op0, Op1, Op2, Op3, Op4;
2779   switch (ConstraintCode) {
2780   case 'o':   // offsetable        ??
2781   case 'v':   // not offsetable    ??
2782   default: return true;
2783   case 'm':   // memory
2784     if (!SelectAddr(0, Op, Op0, Op1, Op2, Op3, Op4))
2785       return true;
2786     break;
2787   }
2788
2789   OutOps.push_back(Op0);
2790   OutOps.push_back(Op1);
2791   OutOps.push_back(Op2);
2792   OutOps.push_back(Op3);
2793   OutOps.push_back(Op4);
2794   return false;
2795 }
2796
2797 /// createX86ISelDag - This pass converts a legalized DAG into a
2798 /// X86-specific DAG, ready for instruction scheduling.
2799 ///
2800 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2801                                      CodeGenOpt::Level OptLevel) {
2802   return new X86DAGToDAGISel(TM, OptLevel);
2803 }