lib/Target/X86/MCTargetDesc/X86AsmBackend.cpp

   1 //===-- X86AsmBackend.cpp - X86 Assembler Backend -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "MCTargetDesc/X86BaseInfo.h"
  11 #include "MCTargetDesc/X86FixupKinds.h"
  12 #include "llvm/ADT/StringSwitch.h"
  13 #include "llvm/MC/MCAsmBackend.h"
  14 #include "llvm/MC/MCELFObjectWriter.h"
  15 #include "llvm/MC/MCExpr.h"
  16 #include "llvm/MC/MCFixupKindInfo.h"
  17 #include "llvm/MC/MCInst.h"
  18 #include "llvm/MC/MCMachObjectWriter.h"
  19 #include "llvm/MC/MCObjectWriter.h"
  20 #include "llvm/MC/MCRegisterInfo.h"
  21 #include "llvm/MC/MCSectionCOFF.h"
  22 #include "llvm/MC/MCSectionELF.h"
  23 #include "llvm/MC/MCSectionMachO.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include "llvm/Support/ELF.h"
  26 #include "llvm/Support/ErrorHandling.h"
  27 #include "llvm/Support/MachO.h"
  28 #include "llvm/Support/TargetRegistry.h"
  29 #include "llvm/Support/raw_ostream.h"
  30 using namespace llvm;
  31
  32 static unsigned getFixupKindLog2Size(unsigned Kind) {
  33   switch (Kind) {
  34   default:
  35     llvm_unreachable("invalid fixup kind!");
  36   case FK_PCRel_1:
  37   case FK_SecRel_1:
  38   case FK_Data_1:
  39     return 0;
  40   case FK_PCRel_2:
  41   case FK_SecRel_2:
  42   case FK_Data_2:
  43     return 1;
  44   case FK_PCRel_4:
  45   case X86::reloc_riprel_4byte:
  46   case X86::reloc_riprel_4byte_movq_load:
  47   case X86::reloc_signed_4byte:
  48   case X86::reloc_global_offset_table:
  49   case FK_SecRel_4:
  50   case FK_Data_4:
  51     return 2;
  52   case FK_PCRel_8:
  53   case FK_SecRel_8:
  54   case FK_Data_8:
  55   case X86::reloc_global_offset_table8:
  56     return 3;
  57   }
  58 }
  59
  60 namespace {
  61
  62 class X86ELFObjectWriter : public MCELFObjectTargetWriter {
  63 public:
  64   X86ELFObjectWriter(bool is64Bit, uint8_t OSABI, uint16_t EMachine,
  65                      bool HasRelocationAddend, bool foobar)
  66     : MCELFObjectTargetWriter(is64Bit, OSABI, EMachine, HasRelocationAddend) {}
  67 };
  68
  69 class X86AsmBackend : public MCAsmBackend {
  70   const StringRef CPU;
  71   bool HasNopl;
  72   uint64_t MaxNopLength;
  73 public:
  74   X86AsmBackend(const Target &T, StringRef CPU) : MCAsmBackend(), CPU(CPU) {
  75     HasNopl = CPU != "generic" && CPU != "i386" && CPU != "i486" &&
  76               CPU != "i586" && CPU != "pentium" && CPU != "pentium-mmx" &&
  77               CPU != "i686" && CPU != "k6" && CPU != "k6-2" && CPU != "k6-3" &&
  78               CPU != "geode" && CPU != "winchip-c6" && CPU != "winchip2" &&
  79               CPU != "c3" && CPU != "c3-2";
  80     // Max length of true long nop instruction is 15 bytes.
  81     // Max length of long nop replacement instruction is 7 bytes.
  82     // Taking into account SilverMont architecture features max length of nops
  83     // is reduced for it to achieve better performance.
  84     MaxNopLength = (!HasNopl || CPU == "slm") ? 7 : 15;
  85   }
  86
  87   unsigned getNumFixupKinds() const override {
  88     return X86::NumTargetFixupKinds;
  89   }
  90
  91   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const override {
  92     const static MCFixupKindInfo Infos[X86::NumTargetFixupKinds] = {
  93       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  94       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel},
  95       { "reloc_signed_4byte", 0, 4 * 8, 0},
  96       { "reloc_global_offset_table", 0, 4 * 8, 0}
  97     };
  98
  99     if (Kind < FirstTargetFixupKind)
 100       return MCAsmBackend::getFixupKindInfo(Kind);
 101
 102     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
 103            "Invalid kind!");
 104     return Infos[Kind - FirstTargetFixupKind];
 105   }
 106
 107   void applyFixup(const MCFixup &Fixup, char *Data, unsigned DataSize,
 108                   uint64_t Value, bool IsPCRel) const override {
 109     unsigned Size = 1 << getFixupKindLog2Size(Fixup.getKind());
 110
 111     assert(Fixup.getOffset() + Size <= DataSize &&
 112            "Invalid fixup offset!");
 113
 114     // Check that uppper bits are either all zeros or all ones.
 115     // Specifically ignore overflow/underflow as long as the leakage is
 116     // limited to the lower bits. This is to remain compatible with
 117     // other assemblers.
 118     assert(isIntN(Size * 8 + 1, Value) &&
 119            "Value does not fit in the Fixup field");
 120
 121     for (unsigned i = 0; i != Size; ++i)
 122       Data[Fixup.getOffset() + i] = uint8_t(Value >> (i * 8));
 123   }
 124
 125   bool mayNeedRelaxation(const MCInst &Inst) const override;
 126
 127   bool fixupNeedsRelaxation(const MCFixup &Fixup, uint64_t Value,
 128                             const MCRelaxableFragment *DF,
 129                             const MCAsmLayout &Layout) const override;
 130
 131   void relaxInstruction(const MCInst &Inst, MCInst &Res) const override;
 132
 133   bool writeNopData(uint64_t Count, MCObjectWriter *OW) const override;
 134 };
 135 } // end anonymous namespace
 136
 137 static unsigned getRelaxedOpcodeBranch(unsigned Op) {
 138   switch (Op) {
 139   default:
 140     return Op;
 141
 142   case X86::JAE_1: return X86::JAE_4;
 143   case X86::JA_1:  return X86::JA_4;
 144   case X86::JBE_1: return X86::JBE_4;
 145   case X86::JB_1:  return X86::JB_4;
 146   case X86::JE_1:  return X86::JE_4;
 147   case X86::JGE_1: return X86::JGE_4;
 148   case X86::JG_1:  return X86::JG_4;
 149   case X86::JLE_1: return X86::JLE_4;
 150   case X86::JL_1:  return X86::JL_4;
 151   case X86::JMP_1: return X86::JMP_4;
 152   case X86::JNE_1: return X86::JNE_4;
 153   case X86::JNO_1: return X86::JNO_4;
 154   case X86::JNP_1: return X86::JNP_4;
 155   case X86::JNS_1: return X86::JNS_4;
 156   case X86::JO_1:  return X86::JO_4;
 157   case X86::JP_1:  return X86::JP_4;
 158   case X86::JS_1:  return X86::JS_4;
 159   }
 160 }
 161
 162 static unsigned getRelaxedOpcodeArith(unsigned Op) {
 163   switch (Op) {
 164   default:
 165     return Op;
 166
 167     // IMUL
 168   case X86::IMUL16rri8: return X86::IMUL16rri;
 169   case X86::IMUL16rmi8: return X86::IMUL16rmi;
 170   case X86::IMUL32rri8: return X86::IMUL32rri;
 171   case X86::IMUL32rmi8: return X86::IMUL32rmi;
 172   case X86::IMUL64rri8: return X86::IMUL64rri32;
 173   case X86::IMUL64rmi8: return X86::IMUL64rmi32;
 174
 175     // AND
 176   case X86::AND16ri8: return X86::AND16ri;
 177   case X86::AND16mi8: return X86::AND16mi;
 178   case X86::AND32ri8: return X86::AND32ri;
 179   case X86::AND32mi8: return X86::AND32mi;
 180   case X86::AND64ri8: return X86::AND64ri32;
 181   case X86::AND64mi8: return X86::AND64mi32;
 182
 183     // OR
 184   case X86::OR16ri8: return X86::OR16ri;
 185   case X86::OR16mi8: return X86::OR16mi;
 186   case X86::OR32ri8: return X86::OR32ri;
 187   case X86::OR32mi8: return X86::OR32mi;
 188   case X86::OR64ri8: return X86::OR64ri32;
 189   case X86::OR64mi8: return X86::OR64mi32;
 190
 191     // XOR
 192   case X86::XOR16ri8: return X86::XOR16ri;
 193   case X86::XOR16mi8: return X86::XOR16mi;
 194   case X86::XOR32ri8: return X86::XOR32ri;
 195   case X86::XOR32mi8: return X86::XOR32mi;
 196   case X86::XOR64ri8: return X86::XOR64ri32;
 197   case X86::XOR64mi8: return X86::XOR64mi32;
 198
 199     // ADD
 200   case X86::ADD16ri8: return X86::ADD16ri;
 201   case X86::ADD16mi8: return X86::ADD16mi;
 202   case X86::ADD32ri8: return X86::ADD32ri;
 203   case X86::ADD32mi8: return X86::ADD32mi;
 204   case X86::ADD64ri8: return X86::ADD64ri32;
 205   case X86::ADD64mi8: return X86::ADD64mi32;
 206
 207    // ADC
 208   case X86::ADC16ri8: return X86::ADC16ri;
 209   case X86::ADC16mi8: return X86::ADC16mi;
 210   case X86::ADC32ri8: return X86::ADC32ri;
 211   case X86::ADC32mi8: return X86::ADC32mi;
 212   case X86::ADC64ri8: return X86::ADC64ri32;
 213   case X86::ADC64mi8: return X86::ADC64mi32;
 214
 215     // SUB
 216   case X86::SUB16ri8: return X86::SUB16ri;
 217   case X86::SUB16mi8: return X86::SUB16mi;
 218   case X86::SUB32ri8: return X86::SUB32ri;
 219   case X86::SUB32mi8: return X86::SUB32mi;
 220   case X86::SUB64ri8: return X86::SUB64ri32;
 221   case X86::SUB64mi8: return X86::SUB64mi32;
 222
 223    // SBB
 224   case X86::SBB16ri8: return X86::SBB16ri;
 225   case X86::SBB16mi8: return X86::SBB16mi;
 226   case X86::SBB32ri8: return X86::SBB32ri;
 227   case X86::SBB32mi8: return X86::SBB32mi;
 228   case X86::SBB64ri8: return X86::SBB64ri32;
 229   case X86::SBB64mi8: return X86::SBB64mi32;
 230
 231     // CMP
 232   case X86::CMP16ri8: return X86::CMP16ri;
 233   case X86::CMP16mi8: return X86::CMP16mi;
 234   case X86::CMP32ri8: return X86::CMP32ri;
 235   case X86::CMP32mi8: return X86::CMP32mi;
 236   case X86::CMP64ri8: return X86::CMP64ri32;
 237   case X86::CMP64mi8: return X86::CMP64mi32;
 238
 239     // PUSH
 240   case X86::PUSH32i8:  return X86::PUSHi32;
 241   case X86::PUSH16i8:  return X86::PUSHi16;
 242   case X86::PUSH64i8:  return X86::PUSH64i32;
 243   }
 244 }
 245
 246 static unsigned getRelaxedOpcode(unsigned Op) {
 247   unsigned R = getRelaxedOpcodeArith(Op);
 248   if (R != Op)
 249     return R;
 250   return getRelaxedOpcodeBranch(Op);
 251 }
 252
 253 bool X86AsmBackend::mayNeedRelaxation(const MCInst &Inst) const {
 254   // Branches can always be relaxed.
 255   if (getRelaxedOpcodeBranch(Inst.getOpcode()) != Inst.getOpcode())
 256     return true;
 257
 258   // Check if this instruction is ever relaxable.
 259   if (getRelaxedOpcodeArith(Inst.getOpcode()) == Inst.getOpcode())
 260     return false;
 261
 262
 263   // Check if the relaxable operand has an expression. For the current set of
 264   // relaxable instructions, the relaxable operand is always the last operand.
 265   unsigned RelaxableOp = Inst.getNumOperands() - 1;
 266   if (Inst.getOperand(RelaxableOp).isExpr())
 267     return true;
 268
 269   return false;
 270 }
 271
 272 bool X86AsmBackend::fixupNeedsRelaxation(const MCFixup &Fixup,
 273                                          uint64_t Value,
 274                                          const MCRelaxableFragment *DF,
 275                                          const MCAsmLayout &Layout) const {
 276   // Relax if the value is too big for a (signed) i8.
 277   return int64_t(Value) != int64_t(int8_t(Value));
 278 }
 279
 280 // FIXME: Can tblgen help at all here to verify there aren't other instructions
 281 // we can relax?
 282 void X86AsmBackend::relaxInstruction(const MCInst &Inst, MCInst &Res) const {
 283   // The only relaxations X86 does is from a 1byte pcrel to a 4byte pcrel.
 284   unsigned RelaxedOp = getRelaxedOpcode(Inst.getOpcode());
 285
 286   if (RelaxedOp == Inst.getOpcode()) {
 287     SmallString<256> Tmp;
 288     raw_svector_ostream OS(Tmp);
 289     Inst.dump_pretty(OS);
 290     OS << "\n";
 291     report_fatal_error("unexpected instruction to relax: " + OS.str());
 292   }
 293
 294   Res = Inst;
 295   Res.setOpcode(RelaxedOp);
 296 }
 297
 298 /// \brief Write a sequence of optimal nops to the output, covering \p Count
 299 /// bytes.
 300 /// \return - true on success, false on failure
 301 bool X86AsmBackend::writeNopData(uint64_t Count, MCObjectWriter *OW) const {
 302   static const uint8_t TrueNops[10][10] = {
 303     // nop
 304     {0x90},
 305     // xchg %ax,%ax
 306     {0x66, 0x90},
 307     // nopl (%[re]ax)
 308     {0x0f, 0x1f, 0x00},
 309     // nopl 0(%[re]ax)
 310     {0x0f, 0x1f, 0x40, 0x00},
 311     // nopl 0(%[re]ax,%[re]ax,1)
 312     {0x0f, 0x1f, 0x44, 0x00, 0x00},
 313     // nopw 0(%[re]ax,%[re]ax,1)
 314     {0x66, 0x0f, 0x1f, 0x44, 0x00, 0x00},
 315     // nopl 0L(%[re]ax)
 316     {0x0f, 0x1f, 0x80, 0x00, 0x00, 0x00, 0x00},
 317     // nopl 0L(%[re]ax,%[re]ax,1)
 318     {0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 319     // nopw 0L(%[re]ax,%[re]ax,1)
 320     {0x66, 0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 321     // nopw %cs:0L(%[re]ax,%[re]ax,1)
 322     {0x66, 0x2e, 0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 323   };
 324
 325   // Alternative nop instructions for CPUs which don't support long nops.
 326   static const uint8_t AltNops[7][10] = {
 327       // nop
 328       {0x90},
 329       // xchg %ax,%ax
 330       {0x66, 0x90},
 331       // lea 0x0(%esi),%esi
 332       {0x8d, 0x76, 0x00},
 333       // lea 0x0(%esi),%esi
 334       {0x8d, 0x74, 0x26, 0x00},
 335       // nop + lea 0x0(%esi),%esi
 336       {0x90, 0x8d, 0x74, 0x26, 0x00},
 337       // lea 0x0(%esi),%esi
 338       {0x8d, 0xb6, 0x00, 0x00, 0x00, 0x00 },
 339       // lea 0x0(%esi),%esi
 340       {0x8d, 0xb4, 0x26, 0x00, 0x00, 0x00, 0x00},
 341   };
 342
 343   // Select the right NOP table.
 344   // FIXME: Can we get if CPU supports long nops from the subtarget somehow?
 345   const uint8_t (*Nops)[10] = HasNopl ? TrueNops : AltNops;
 346   assert(HasNopl || MaxNopLength <= 7);
 347
 348   // Emit as many largest nops as needed, then emit a nop of the remaining
 349   // length.
 350   do {
 351     const uint8_t ThisNopLength = (uint8_t) std::min(Count, MaxNopLength);
 352     const uint8_t Prefixes = ThisNopLength <= 10 ? 0 : ThisNopLength - 10;
 353     for (uint8_t i = 0; i < Prefixes; i++)
 354       OW->write8(0x66);
 355     const uint8_t Rest = ThisNopLength - Prefixes;
 356     for (uint8_t i = 0; i < Rest; i++)
 357       OW->write8(Nops[Rest - 1][i]);
 358     Count -= ThisNopLength;
 359   } while (Count != 0);
 360
 361   return true;
 362 }
 363
 364 /* *** */
 365
 366 namespace {
 367
 368 class ELFX86AsmBackend : public X86AsmBackend {
 369 public:
 370   uint8_t OSABI;
 371   ELFX86AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 372       : X86AsmBackend(T, CPU), OSABI(OSABI) {}
 373 };
 374
 375 class ELFX86_32AsmBackend : public ELFX86AsmBackend {
 376 public:
 377   ELFX86_32AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 378     : ELFX86AsmBackend(T, OSABI, CPU) {}
 379
 380   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 381     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI, ELF::EM_386);
 382   }
 383 };
 384
 385 class ELFX86_X32AsmBackend : public ELFX86AsmBackend {
 386 public:
 387   ELFX86_X32AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 388       : ELFX86AsmBackend(T, OSABI, CPU) {}
 389
 390   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 391     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI,
 392                                     ELF::EM_X86_64);
 393   }
 394 };
 395
 396 class ELFX86_IAMCUAsmBackend : public ELFX86AsmBackend {
 397 public:
 398   ELFX86_IAMCUAsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 399       : ELFX86AsmBackend(T, OSABI, CPU) {}
 400
 401   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 402     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI,
 403                                     ELF::EM_IAMCU);
 404   }
 405 };
 406
 407 class ELFX86_64AsmBackend : public ELFX86AsmBackend {
 408 public:
 409   ELFX86_64AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 410     : ELFX86AsmBackend(T, OSABI, CPU) {}
 411
 412   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 413     return createX86ELFObjectWriter(OS, /*IsELF64*/ true, OSABI, ELF::EM_X86_64);
 414   }
 415 };
 416
 417 class WindowsX86AsmBackend : public X86AsmBackend {
 418   bool Is64Bit;
 419
 420 public:
 421   WindowsX86AsmBackend(const Target &T, bool is64Bit, StringRef CPU)
 422     : X86AsmBackend(T, CPU)
 423     , Is64Bit(is64Bit) {
 424   }
 425
 426   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 427     return createX86WinCOFFObjectWriter(OS, Is64Bit);
 428   }
 429 };
 430
 431 namespace CU {
 432
 433   /// Compact unwind encoding values.
 434   enum CompactUnwindEncodings {
 435     /// [RE]BP based frame where [RE]BP is pused on the stack immediately after
 436     /// the return address, then [RE]SP is moved to [RE]BP.
 437     UNWIND_MODE_BP_FRAME                   = 0x01000000,
 438
 439     /// A frameless function with a small constant stack size.
 440     UNWIND_MODE_STACK_IMMD                 = 0x02000000,
 441
 442     /// A frameless function with a large constant stack size.
 443     UNWIND_MODE_STACK_IND                  = 0x03000000,
 444
 445     /// No compact unwind encoding is available.
 446     UNWIND_MODE_DWARF                      = 0x04000000,
 447
 448     /// Mask for encoding the frame registers.
 449     UNWIND_BP_FRAME_REGISTERS              = 0x00007FFF,
 450
 451     /// Mask for encoding the frameless registers.
 452     UNWIND_FRAMELESS_STACK_REG_PERMUTATION = 0x000003FF
 453   };
 454
 455 } // end CU namespace
 456
 457 class DarwinX86AsmBackend : public X86AsmBackend {
 458   const MCRegisterInfo &MRI;
 459
 460   /// \brief Number of registers that can be saved in a compact unwind encoding.
 461   enum { CU_NUM_SAVED_REGS = 6 };
 462
 463   mutable unsigned SavedRegs[CU_NUM_SAVED_REGS];
 464   bool Is64Bit;
 465
 466   unsigned OffsetSize;                   ///< Offset of a "push" instruction.
 467   unsigned MoveInstrSize;                ///< Size of a "move" instruction.
 468   unsigned StackDivide;                  ///< Amount to adjust stack size by.
 469 protected:
 470   /// \brief Size of a "push" instruction for the given register.
 471   unsigned PushInstrSize(unsigned Reg) const {
 472     switch (Reg) {
 473       case X86::EBX:
 474       case X86::ECX:
 475       case X86::EDX:
 476       case X86::EDI:
 477       case X86::ESI:
 478       case X86::EBP:
 479       case X86::RBX:
 480       case X86::RBP:
 481         return 1;
 482       case X86::R12:
 483       case X86::R13:
 484       case X86::R14:
 485       case X86::R15:
 486         return 2;
 487     }
 488     return 1;
 489   }
 490
 491   /// \brief Implementation of algorithm to generate the compact unwind encoding
 492   /// for the CFI instructions.
 493   uint32_t
 494   generateCompactUnwindEncodingImpl(ArrayRef<MCCFIInstruction> Instrs) const {
 495     if (Instrs.empty()) return 0;
 496
 497     // Reset the saved registers.
 498     unsigned SavedRegIdx = 0;
 499     memset(SavedRegs, 0, sizeof(SavedRegs));
 500
 501     bool HasFP = false;
 502
 503     // Encode that we are using EBP/RBP as the frame pointer.
 504     uint32_t CompactUnwindEncoding = 0;
 505
 506     unsigned SubtractInstrIdx = Is64Bit ? 3 : 2;
 507     unsigned InstrOffset = 0;
 508     unsigned StackAdjust = 0;
 509     unsigned StackSize = 0;
 510     unsigned PrevStackSize = 0;
 511     unsigned NumDefCFAOffsets = 0;
 512
 513     for (unsigned i = 0, e = Instrs.size(); i != e; ++i) {
 514       const MCCFIInstruction &Inst = Instrs[i];
 515
 516       switch (Inst.getOperation()) {
 517       default:
 518         // Any other CFI directives indicate a frame that we aren't prepared
 519         // to represent via compact unwind, so just bail out.
 520         return 0;
 521       case MCCFIInstruction::OpDefCfaRegister: {
 522         // Defines a frame pointer. E.g.
 523         //
 524         //     movq %rsp, %rbp
 525         //  L0:
 526         //     .cfi_def_cfa_register %rbp
 527         //
 528         HasFP = true;
 529         assert(MRI.getLLVMRegNum(Inst.getRegister(), true) ==
 530                (Is64Bit ? X86::RBP : X86::EBP) && "Invalid frame pointer!");
 531
 532         // Reset the counts.
 533         memset(SavedRegs, 0, sizeof(SavedRegs));
 534         StackAdjust = 0;
 535         SavedRegIdx = 0;
 536         InstrOffset += MoveInstrSize;
 537         break;
 538       }
 539       case MCCFIInstruction::OpDefCfaOffset: {
 540         // Defines a new offset for the CFA. E.g.
 541         //
 542         //  With frame:
 543         //
 544         //     pushq %rbp
 545         //  L0:
 546         //     .cfi_def_cfa_offset 16
 547         //
 548         //  Without frame:
 549         //
 550         //     subq $72, %rsp
 551         //  L0:
 552         //     .cfi_def_cfa_offset 80
 553         //
 554         PrevStackSize = StackSize;
 555         StackSize = std::abs(Inst.getOffset()) / StackDivide;
 556         ++NumDefCFAOffsets;
 557         break;
 558       }
 559       case MCCFIInstruction::OpOffset: {
 560         // Defines a "push" of a callee-saved register. E.g.
 561         //
 562         //     pushq %r15
 563         //     pushq %r14
 564         //     pushq %rbx
 565         //  L0:
 566         //     subq $120, %rsp
 567         //  L1:
 568         //     .cfi_offset %rbx, -40
 569         //     .cfi_offset %r14, -32
 570         //     .cfi_offset %r15, -24
 571         //
 572         if (SavedRegIdx == CU_NUM_SAVED_REGS)
 573           // If there are too many saved registers, we cannot use a compact
 574           // unwind encoding.
 575           return CU::UNWIND_MODE_DWARF;
 576
 577         unsigned Reg = MRI.getLLVMRegNum(Inst.getRegister(), true);
 578         SavedRegs[SavedRegIdx++] = Reg;
 579         StackAdjust += OffsetSize;
 580         InstrOffset += PushInstrSize(Reg);
 581         break;
 582       }
 583       }
 584     }
 585
 586     StackAdjust /= StackDivide;
 587
 588     if (HasFP) {
 589       if ((StackAdjust & 0xFF) != StackAdjust)
 590         // Offset was too big for a compact unwind encoding.
 591         return CU::UNWIND_MODE_DWARF;
 592
 593       // Get the encoding of the saved registers when we have a frame pointer.
 594       uint32_t RegEnc = encodeCompactUnwindRegistersWithFrame();
 595       if (RegEnc == ~0U) return CU::UNWIND_MODE_DWARF;
 596
 597       CompactUnwindEncoding |= CU::UNWIND_MODE_BP_FRAME;
 598       CompactUnwindEncoding |= (StackAdjust & 0xFF) << 16;
 599       CompactUnwindEncoding |= RegEnc & CU::UNWIND_BP_FRAME_REGISTERS;
 600     } else {
 601       // If the amount of the stack allocation is the size of a register, then
 602       // we "push" the RAX/EAX register onto the stack instead of adjusting the
 603       // stack pointer with a SUB instruction. We don't support the push of the
 604       // RAX/EAX register with compact unwind. So we check for that situation
 605       // here.
 606       if ((NumDefCFAOffsets == SavedRegIdx + 1 &&
 607            StackSize - PrevStackSize == 1) ||
 608           (Instrs.size() == 1 && NumDefCFAOffsets == 1 && StackSize == 2))
 609         return CU::UNWIND_MODE_DWARF;
 610
 611       SubtractInstrIdx += InstrOffset;
 612       ++StackAdjust;
 613
 614       if ((StackSize & 0xFF) == StackSize) {
 615         // Frameless stack with a small stack size.
 616         CompactUnwindEncoding |= CU::UNWIND_MODE_STACK_IMMD;
 617
 618         // Encode the stack size.
 619         CompactUnwindEncoding |= (StackSize & 0xFF) << 16;
 620       } else {
 621         if ((StackAdjust & 0x7) != StackAdjust)
 622           // The extra stack adjustments are too big for us to handle.
 623           return CU::UNWIND_MODE_DWARF;
 624
 625         // Frameless stack with an offset too large for us to encode compactly.
 626         CompactUnwindEncoding |= CU::UNWIND_MODE_STACK_IND;
 627
 628         // Encode the offset to the nnnnnn value in the 'subl $nnnnnn, ESP'
 629         // instruction.
 630         CompactUnwindEncoding |= (SubtractInstrIdx & 0xFF) << 16;
 631
 632         // Encode any extra stack stack adjustments (done via push
 633         // instructions).
 634         CompactUnwindEncoding |= (StackAdjust & 0x7) << 13;
 635       }
 636
 637       // Encode the number of registers saved. (Reverse the list first.)
 638       std::reverse(&SavedRegs[0], &SavedRegs[SavedRegIdx]);
 639       CompactUnwindEncoding |= (SavedRegIdx & 0x7) << 10;
 640
 641       // Get the encoding of the saved registers when we don't have a frame
 642       // pointer.
 643       uint32_t RegEnc = encodeCompactUnwindRegistersWithoutFrame(SavedRegIdx);
 644       if (RegEnc == ~0U) return CU::UNWIND_MODE_DWARF;
 645
 646       // Encode the register encoding.
 647       CompactUnwindEncoding |=
 648         RegEnc & CU::UNWIND_FRAMELESS_STACK_REG_PERMUTATION;
 649     }
 650
 651     return CompactUnwindEncoding;
 652   }
 653
 654 private:
 655   /// \brief Get the compact unwind number for a given register. The number
 656   /// corresponds to the enum lists in compact_unwind_encoding.h.
 657   int getCompactUnwindRegNum(unsigned Reg) const {
 658     static const MCPhysReg CU32BitRegs[7] = {
 659       X86::EBX, X86::ECX, X86::EDX, X86::EDI, X86::ESI, X86::EBP, 0
 660     };
 661     static const MCPhysReg CU64BitRegs[] = {
 662       X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 663     };
 664     const MCPhysReg *CURegs = Is64Bit ? CU64BitRegs : CU32BitRegs;
 665     for (int Idx = 1; *CURegs; ++CURegs, ++Idx)
 666       if (*CURegs == Reg)
 667         return Idx;
 668
 669     return -1;
 670   }
 671
 672   /// \brief Return the registers encoded for a compact encoding with a frame
 673   /// pointer.
 674   uint32_t encodeCompactUnwindRegistersWithFrame() const {
 675     // Encode the registers in the order they were saved --- 3-bits per
 676     // register. The list of saved registers is assumed to be in reverse
 677     // order. The registers are numbered from 1 to CU_NUM_SAVED_REGS.
 678     uint32_t RegEnc = 0;
 679     for (int i = 0, Idx = 0; i != CU_NUM_SAVED_REGS; ++i) {
 680       unsigned Reg = SavedRegs[i];
 681       if (Reg == 0) break;
 682
 683       int CURegNum = getCompactUnwindRegNum(Reg);
 684       if (CURegNum == -1) return ~0U;
 685
 686       // Encode the 3-bit register number in order, skipping over 3-bits for
 687       // each register.
 688       RegEnc |= (CURegNum & 0x7) << (Idx++ * 3);
 689     }
 690
 691     assert((RegEnc & 0x3FFFF) == RegEnc &&
 692            "Invalid compact register encoding!");
 693     return RegEnc;
 694   }
 695
 696   /// \brief Create the permutation encoding used with frameless stacks. It is
 697   /// passed the number of registers to be saved and an array of the registers
 698   /// saved.
 699   uint32_t encodeCompactUnwindRegistersWithoutFrame(unsigned RegCount) const {
 700     // The saved registers are numbered from 1 to 6. In order to encode the
 701     // order in which they were saved, we re-number them according to their
 702     // place in the register order. The re-numbering is relative to the last
 703     // re-numbered register. E.g., if we have registers {6, 2, 4, 5} saved in
 704     // that order:
 705     //
 706     //    Orig  Re-Num
 707     //    ----  ------
 708     //     6       6
 709     //     2       2
 710     //     4       3
 711     //     5       3
 712     //
 713     for (unsigned i = 0; i < RegCount; ++i) {
 714       int CUReg = getCompactUnwindRegNum(SavedRegs[i]);
 715       if (CUReg == -1) return ~0U;
 716       SavedRegs[i] = CUReg;
 717     }
 718
 719     // Reverse the list.
 720     std::reverse(&SavedRegs[0], &SavedRegs[CU_NUM_SAVED_REGS]);
 721
 722     uint32_t RenumRegs[CU_NUM_SAVED_REGS];
 723     for (unsigned i = CU_NUM_SAVED_REGS - RegCount; i < CU_NUM_SAVED_REGS; ++i){
 724       unsigned Countless = 0;
 725       for (unsigned j = CU_NUM_SAVED_REGS - RegCount; j < i; ++j)
 726         if (SavedRegs[j] < SavedRegs[i])
 727           ++Countless;
 728
 729       RenumRegs[i] = SavedRegs[i] - Countless - 1;
 730     }
 731
 732     // Take the renumbered values and encode them into a 10-bit number.
 733     uint32_t permutationEncoding = 0;
 734     switch (RegCount) {
 735     case 6:
 736       permutationEncoding |= 120 * RenumRegs[0] + 24 * RenumRegs[1]
 737                              + 6 * RenumRegs[2] +  2 * RenumRegs[3]
 738                              +     RenumRegs[4];
 739       break;
 740     case 5:
 741       permutationEncoding |= 120 * RenumRegs[1] + 24 * RenumRegs[2]
 742                              + 6 * RenumRegs[3] +  2 * RenumRegs[4]
 743                              +     RenumRegs[5];
 744       break;
 745     case 4:
 746       permutationEncoding |=  60 * RenumRegs[2] + 12 * RenumRegs[3]
 747                              + 3 * RenumRegs[4] +      RenumRegs[5];
 748       break;
 749     case 3:
 750       permutationEncoding |=  20 * RenumRegs[3] +  4 * RenumRegs[4]
 751                              +     RenumRegs[5];
 752       break;
 753     case 2:
 754       permutationEncoding |=   5 * RenumRegs[4] +      RenumRegs[5];
 755       break;
 756     case 1:
 757       permutationEncoding |=       RenumRegs[5];
 758       break;
 759     }
 760
 761     assert((permutationEncoding & 0x3FF) == permutationEncoding &&
 762            "Invalid compact register encoding!");
 763     return permutationEncoding;
 764   }
 765
 766 public:
 767   DarwinX86AsmBackend(const Target &T, const MCRegisterInfo &MRI, StringRef CPU,
 768                       bool Is64Bit)
 769     : X86AsmBackend(T, CPU), MRI(MRI), Is64Bit(Is64Bit) {
 770     memset(SavedRegs, 0, sizeof(SavedRegs));
 771     OffsetSize = Is64Bit ? 8 : 4;
 772     MoveInstrSize = Is64Bit ? 3 : 2;
 773     StackDivide = Is64Bit ? 8 : 4;
 774   }
 775 };
 776
 777 class DarwinX86_32AsmBackend : public DarwinX86AsmBackend {
 778 public:
 779   DarwinX86_32AsmBackend(const Target &T, const MCRegisterInfo &MRI,
 780                          StringRef CPU)
 781       : DarwinX86AsmBackend(T, MRI, CPU, false) {}
 782
 783   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 784     return createX86MachObjectWriter(OS, /*Is64Bit=*/false,
 785                                      MachO::CPU_TYPE_I386,
 786                                      MachO::CPU_SUBTYPE_I386_ALL);
 787   }
 788
 789   /// \brief Generate the compact unwind encoding for the CFI instructions.
 790   uint32_t generateCompactUnwindEncoding(
 791                              ArrayRef<MCCFIInstruction> Instrs) const override {
 792     return generateCompactUnwindEncodingImpl(Instrs);
 793   }
 794 };
 795
 796 class DarwinX86_64AsmBackend : public DarwinX86AsmBackend {
 797   const MachO::CPUSubTypeX86 Subtype;
 798 public:
 799   DarwinX86_64AsmBackend(const Target &T, const MCRegisterInfo &MRI,
 800                          StringRef CPU, MachO::CPUSubTypeX86 st)
 801       : DarwinX86AsmBackend(T, MRI, CPU, true), Subtype(st) {}
 802
 803   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 804     return createX86MachObjectWriter(OS, /*Is64Bit=*/true,
 805                                      MachO::CPU_TYPE_X86_64, Subtype);
 806   }
 807
 808   /// \brief Generate the compact unwind encoding for the CFI instructions.
 809   uint32_t generateCompactUnwindEncoding(
 810                              ArrayRef<MCCFIInstruction> Instrs) const override {
 811     return generateCompactUnwindEncodingImpl(Instrs);
 812   }
 813 };
 814
 815 } // end anonymous namespace
 816
 817 MCAsmBackend *llvm::createX86_32AsmBackend(const Target &T,
 818                                            const MCRegisterInfo &MRI,
 819                                            const Triple &TheTriple,
 820                                            StringRef CPU) {
 821   if (TheTriple.isOSBinFormatMachO())
 822     return new DarwinX86_32AsmBackend(T, MRI, CPU);
 823
 824   if (TheTriple.isOSWindows() && !TheTriple.isOSBinFormatELF())
 825     return new WindowsX86AsmBackend(T, false, CPU);
 826
 827   uint8_t OSABI = MCELFObjectTargetWriter::getOSABI(TheTriple.getOS());
 828
 829   if (TheTriple.isOSIAMCU())
 830     return new ELFX86_IAMCUAsmBackend(T, OSABI, CPU);
 831
 832   return new ELFX86_32AsmBackend(T, OSABI, CPU);
 833 }
 834
 835 MCAsmBackend *llvm::createX86_64AsmBackend(const Target &T,
 836                                            const MCRegisterInfo &MRI,
 837                                            const Triple &TheTriple,
 838                                            StringRef CPU) {
 839   if (TheTriple.isOSBinFormatMachO()) {
 840     MachO::CPUSubTypeX86 CS =
 841         StringSwitch<MachO::CPUSubTypeX86>(TheTriple.getArchName())
 842             .Case("x86_64h", MachO::CPU_SUBTYPE_X86_64_H)
 843             .Default(MachO::CPU_SUBTYPE_X86_64_ALL);
 844     return new DarwinX86_64AsmBackend(T, MRI, CPU, CS);
 845   }
 846
 847   if (TheTriple.isOSWindows() && !TheTriple.isOSBinFormatELF())
 848     return new WindowsX86AsmBackend(T, true, CPU);
 849
 850   uint8_t OSABI = MCELFObjectTargetWriter::getOSABI(TheTriple.getOS());
 851
 852   if (TheTriple.getEnvironment() == Triple::GNUX32)
 853     return new ELFX86_X32AsmBackend(T, OSABI, CPU);
 854   return new ELFX86_64AsmBackend(T, OSABI, CPU);
 855 }