lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt),
  15                               [(callseq_start timm:$amt)]>;
  16 def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                               [(callseq_end timm:$amt1, timm:$amt2)]>;
  18
  19 let neverHasSideEffects = 1 in {
  20   // Takes as input the value of the stack pointer after a dynamic allocation
  21   // has been made.  Sets the output to the address of the dynamically-
  22   // allocated area itself, skipping the outgoing arguments.
  23   //
  24   // This expands to an LA or LAY instruction.  We restrict the offset
  25   // to the range of LA and keep the LAY range in reserve for when
  26   // the size of the outgoing arguments is added.
  27   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  28                            [(set GR64:$dst, dynalloc12only:$src)]>;
  29 }
  30
  31 //===----------------------------------------------------------------------===//
  32 // Control flow instructions
  33 //===----------------------------------------------------------------------===//
  34
  35 // A return instruction (br %r14).
  36 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
  37   def Return : Alias<2, (outs), (ins), [(z_retflag)]>;
  38
  39 // Unconditional branches.  R1 is the condition-code mask (all 1s).
  40 let isBranch = 1, isTerminator = 1, isBarrier = 1, R1 = 15 in {
  41   let isIndirectBranch = 1 in
  42     def BR : InstRR<0x07, (outs), (ins ADDR64:$R2),
  43                     "br\t$R2", [(brind ADDR64:$R2)]>;
  44
  45   // An assembler extended mnemonic for BRC.
  46   def J : InstRI<0xA74, (outs), (ins brtarget16:$I2), "j\t$I2",
  47                  [(br bb:$I2)]>;
  48
  49   // An assembler extended mnemonic for BRCL.  (The extension is "G"
  50   // rather than "L" because "JL" is "Jump if Less".)
  51   def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2), "jg\t$I2", []>;
  52 }
  53
  54 // Conditional branches.  It's easier for LLVM to handle these branches
  55 // in their raw BRC/BRCL form, with the 4-bit condition-code mask being
  56 // the first operand.  It seems friendlier to use mnemonic forms like
  57 // JE and JLH when writing out the assembly though.
  58 let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  59   let isCodeGenOnly = 1, CCMaskFirst = 1 in {
  60     def BRC : InstRI<0xA74, (outs), (ins cond4:$valid, cond4:$R1,
  61                                          brtarget16:$I2), "j$R1\t$I2",
  62                      [(z_br_ccmask cond4:$valid, cond4:$R1, bb:$I2)]>;
  63     def BRCL : InstRIL<0xC04, (outs), (ins cond4:$valid, cond4:$R1,
  64                                            brtarget32:$I2), "jg$R1\t$I2", []>;
  65   }
  66   def AsmBRC : InstRI<0xA74, (outs), (ins uimm8zx4:$R1, brtarget16:$I2),
  67                       "brc\t$R1, $I2", []>;
  68   def AsmBRCL : InstRIL<0xC04, (outs), (ins uimm8zx4:$R1, brtarget32:$I2),
  69                         "brcl\t$R1, $I2", []>;
  70 }
  71
  72 // Fused compare-and-branch instructions.  As for normal branches,
  73 // we handle these instructions internally in their raw CRJ-like form,
  74 // but use assembly macros like CRJE when writing them out.
  75 //
  76 // These instructions do not use or clobber the condition codes.
  77 // We nevertheless pretend that they clobber CC, so that we can lower
  78 // them to separate comparisons and BRCLs if the branch ends up being
  79 // out of range.
  80 multiclass CompareBranches<Operand ccmask, string pos1, string pos2> {
  81   let isBranch = 1, isTerminator = 1, Defs = [CC] in {
  82     def RJ  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  83                                             brtarget16:$RI4),
  84                        "crj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  85     def GRJ : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  86                                             brtarget16:$RI4),
  87                        "cgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  88     def IJ  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2, ccmask:$M3,
  89                                             brtarget16:$RI4),
  90                        "cij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  91     def GIJ : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2, ccmask:$M3,
  92                                             brtarget16:$RI4),
  93                        "cgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  94     def LRJ  : InstRIEb<0xEC77, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  95                                              brtarget16:$RI4),
  96                         "clrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  97     def LGRJ : InstRIEb<0xEC65, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  98                                              brtarget16:$RI4),
  99                         "clgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
 100     def LIJ  : InstRIEc<0xEC7F, (outs), (ins GR32:$R1, imm32zx8:$I2, ccmask:$M3,
 101                                              brtarget16:$RI4),
 102                         "clij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 103     def LGIJ : InstRIEc<0xEC7D, (outs), (ins GR64:$R1, imm64zx8:$I2, ccmask:$M3,
 104                                              brtarget16:$RI4),
 105                         "clgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 106   }
 107 }
 108 let isCodeGenOnly = 1 in
 109   defm C : CompareBranches<cond4, "$M3", "">;
 110 defm AsmC : CompareBranches<uimm8zx4, "", "$M3, ">;
 111
 112 // Define AsmParser mnemonics for each general condition-code mask
 113 // (integer or floating-point)
 114 multiclass CondExtendedMnemonic<bits<4> ccmask, string name> {
 115   let R1 = ccmask in {
 116     def J : InstRI<0xA74, (outs), (ins brtarget16:$I2),
 117                    "j"##name##"\t$I2", []>;
 118     def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2),
 119                      "jg"##name##"\t$I2", []>;
 120   }
 121   def LOCR  : FixedCondUnaryRRF<"locr"##name,  0xB9F2, GR32, GR32, ccmask>;
 122   def LOCGR : FixedCondUnaryRRF<"locgr"##name, 0xB9E2, GR64, GR64, ccmask>;
 123   def LOC   : FixedCondUnaryRSY<"loc"##name,   0xEBF2, GR32, ccmask, 4>;
 124   def LOCG  : FixedCondUnaryRSY<"locg"##name,  0xEBE2, GR64, ccmask, 8>;
 125   def STOC  : FixedCondStoreRSY<"stoc"##name,  0xEBF3, GR32, ccmask, 4>;
 126   def STOCG : FixedCondStoreRSY<"stocg"##name, 0xEBE3, GR64, ccmask, 8>;
 127 }
 128 defm AsmO   : CondExtendedMnemonic<1,  "o">;
 129 defm AsmH   : CondExtendedMnemonic<2,  "h">;
 130 defm AsmNLE : CondExtendedMnemonic<3,  "nle">;
 131 defm AsmL   : CondExtendedMnemonic<4,  "l">;
 132 defm AsmNHE : CondExtendedMnemonic<5,  "nhe">;
 133 defm AsmLH  : CondExtendedMnemonic<6,  "lh">;
 134 defm AsmNE  : CondExtendedMnemonic<7,  "ne">;
 135 defm AsmE   : CondExtendedMnemonic<8,  "e">;
 136 defm AsmNLH : CondExtendedMnemonic<9,  "nlh">;
 137 defm AsmHE  : CondExtendedMnemonic<10, "he">;
 138 defm AsmNL  : CondExtendedMnemonic<11, "nl">;
 139 defm AsmLE  : CondExtendedMnemonic<12, "le">;
 140 defm AsmNH  : CondExtendedMnemonic<13, "nh">;
 141 defm AsmNO  : CondExtendedMnemonic<14, "no">;
 142
 143 // Define AsmParser mnemonics for each integer condition-code mask.
 144 // This is like the list above, except that condition 3 is not possible
 145 // and that the low bit of the mask is therefore always 0.  This means
 146 // that each condition has two names.  Conditions "o" and "no" are not used.
 147 //
 148 // We don't make one of the two names an alias of the other because
 149 // we need the custom parsing routines to select the correct register class.
 150 multiclass IntCondExtendedMnemonicA<bits<4> ccmask, string name> {
 151   let M3 = ccmask in {
 152     def CR  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2,
 153                                             brtarget16:$RI4),
 154                        "crj"##name##"\t$R1, $R2, $RI4", []>;
 155     def CGR : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2,
 156                                             brtarget16:$RI4),
 157                        "cgrj"##name##"\t$R1, $R2, $RI4", []>;
 158     def CI  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2,
 159                                             brtarget16:$RI4),
 160                        "cij"##name##"\t$R1, $I2, $RI4", []>;
 161     def CGI : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2,
 162                                             brtarget16:$RI4),
 163                        "cgij"##name##"\t$R1, $I2, $RI4", []>;
 164     def CLR  : InstRIEb<0xEC77, (outs), (ins GR32:$R1, GR32:$R2,
 165                                             brtarget16:$RI4),
 166                         "clrj"##name##"\t$R1, $R2, $RI4", []>;
 167     def CLGR : InstRIEb<0xEC65, (outs), (ins GR64:$R1, GR64:$R2,
 168                                              brtarget16:$RI4),
 169                         "clgrj"##name##"\t$R1, $R2, $RI4", []>;
 170     def CLI  : InstRIEc<0xEC7F, (outs), (ins GR32:$R1, imm32zx8:$I2,
 171                                              brtarget16:$RI4),
 172                         "clij"##name##"\t$R1, $I2, $RI4", []>;
 173     def CLGI : InstRIEc<0xEC7D, (outs), (ins GR64:$R1, imm64zx8:$I2,
 174                                              brtarget16:$RI4),
 175                         "clgij"##name##"\t$R1, $I2, $RI4", []>;
 176   }
 177 }
 178 multiclass IntCondExtendedMnemonic<bits<4> ccmask, string name1, string name2>
 179   : IntCondExtendedMnemonicA<ccmask, name1> {
 180   let isAsmParserOnly = 1 in
 181     defm Alt : IntCondExtendedMnemonicA<ccmask, name2>;
 182 }
 183 defm AsmJH   : IntCondExtendedMnemonic<2,  "h",  "nle">;
 184 defm AsmJL   : IntCondExtendedMnemonic<4,  "l",  "nhe">;
 185 defm AsmJLH  : IntCondExtendedMnemonic<6,  "lh", "ne">;
 186 defm AsmJE   : IntCondExtendedMnemonic<8,  "e",  "nlh">;
 187 defm AsmJHE  : IntCondExtendedMnemonic<10, "he", "nl">;
 188 defm AsmJLE  : IntCondExtendedMnemonic<12, "le", "nh">;
 189
 190 // Decrement a register and branch if it is nonzero.  These don't clobber CC,
 191 // but we might need to split long branches into sequences that do.
 192 let Defs = [CC] in {
 193   def BRCT  : BranchUnaryRI<"brct",  0xA76, GR32>;
 194   def BRCTG : BranchUnaryRI<"brctg", 0xA77, GR64>;
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // Select instructions
 199 //===----------------------------------------------------------------------===//
 200
 201 def Select32 : SelectWrapper<GR32>;
 202 def Select64 : SelectWrapper<GR64>;
 203
 204 defm CondStore8  : CondStores<GR32, nonvolatile_truncstorei8,
 205                               nonvolatile_anyextloadi8, bdxaddr20only>;
 206 defm CondStore16 : CondStores<GR32, nonvolatile_truncstorei16,
 207                               nonvolatile_anyextloadi16, bdxaddr20only>;
 208 defm CondStore32 : CondStores<GR32, nonvolatile_store,
 209                               nonvolatile_load, bdxaddr20only>;
 210
 211 defm : CondStores64<CondStore8, CondStore8Inv, nonvolatile_truncstorei8,
 212                     nonvolatile_anyextloadi8, bdxaddr20only>;
 213 defm : CondStores64<CondStore16, CondStore16Inv, nonvolatile_truncstorei16,
 214                     nonvolatile_anyextloadi16, bdxaddr20only>;
 215 defm : CondStores64<CondStore32, CondStore32Inv, nonvolatile_truncstorei32,
 216                     nonvolatile_anyextloadi32, bdxaddr20only>;
 217 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 218                               nonvolatile_load, bdxaddr20only>;
 219
 220 //===----------------------------------------------------------------------===//
 221 // Call instructions
 222 //===----------------------------------------------------------------------===//
 223
 224 // The definitions here are for the call-clobbered registers.
 225 let isCall = 1, Defs = [R0D, R1D, R2D, R3D, R4D, R5D, R14D,
 226                         F0D, F1D, F2D, F3D, F4D, F5D, F6D, F7D, CC] in {
 227   def CallBRASL : Alias<6, (outs), (ins pcrel32:$I2, variable_ops),
 228                         [(z_call pcrel32:$I2)]>;
 229   def CallBASR  : Alias<2, (outs), (ins ADDR64:$R2, variable_ops),
 230                         [(z_call ADDR64:$R2)]>;
 231 }
 232
 233 // Sibling calls.  Indirect sibling calls must be via R1, since R2 upwards
 234 // are argument registers and since branching to R0 is a no-op.
 235 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 236   def CallJG : Alias<6, (outs), (ins pcrel32:$I2),
 237                      [(z_sibcall pcrel32:$I2)]>;
 238   let Uses = [R1D] in
 239     def CallBR : Alias<2, (outs), (ins), [(z_sibcall R1D)]>;
 240 }
 241
 242 // Define the general form of the call instructions for the asm parser.
 243 // These instructions don't hard-code %r14 as the return address register.
 244 def BRAS  : InstRI<0xA75, (outs), (ins GR64:$R1, brtarget16:$I2),
 245                    "bras\t$R1, $I2", []>;
 246 def BRASL : InstRIL<0xC05, (outs), (ins GR64:$R1, brtarget32:$I2),
 247                     "brasl\t$R1, $I2", []>;
 248 def BASR  : InstRR<0x0D, (outs), (ins GR64:$R1, ADDR64:$R2),
 249                    "basr\t$R1, $R2", []>;
 250
 251 //===----------------------------------------------------------------------===//
 252 // Move instructions
 253 //===----------------------------------------------------------------------===//
 254
 255 // Register moves.
 256 let neverHasSideEffects = 1 in {
 257   // Expands to LR, RISBHG or RISBLG, depending on the choice of registers.
 258   def LRMux : UnaryRRPseudo<"l", null_frag, GRX32, GRX32>,
 259               Requires<[FeatureHighWord]>;
 260   def LR  : UnaryRR <"l",  0x18,   null_frag, GR32, GR32>;
 261   def LGR : UnaryRRE<"lg", 0xB904, null_frag, GR64, GR64>;
 262 }
 263 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 264   def LTR  : UnaryRR <"lt",  0x12,   null_frag, GR32, GR32>;
 265   def LTGR : UnaryRRE<"ltg", 0xB902, null_frag, GR64, GR64>;
 266 }
 267
 268 // Move on condition.
 269 let isCodeGenOnly = 1, Uses = [CC] in {
 270   def LOCR  : CondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 271   def LOCGR : CondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 272 }
 273 let Uses = [CC] in {
 274   def AsmLOCR  : AsmCondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 275   def AsmLOCGR : AsmCondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 276 }
 277
 278 // Immediate moves.
 279 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 280     isReMaterializable = 1 in {
 281   // 16-bit sign-extended immediates.  LHIMux expands to LHI or IIHF,
 282   // deopending on the choice of register.
 283   def LHIMux : UnaryRIPseudo<bitconvert, GRX32, imm32sx16>,
 284                Requires<[FeatureHighWord]>;
 285   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 286   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 287
 288   // Other 16-bit immediates.
 289   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 290   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 291   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 292   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 293
 294   // 32-bit immediates.
 295   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 296   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 297   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 298 }
 299
 300 // Register loads.
 301 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 302   // Expands to L, LY or LFH, depending on the choice of register.
 303   def LMux : UnaryRXYPseudo<"l", load, GRX32, 4>,
 304              Requires<[FeatureHighWord]>;
 305   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 306   def LFH : UnaryRXY<"lfh", 0xE3CA, load, GRH32, 4>,
 307             Requires<[FeatureHighWord]>;
 308   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 309
 310   // These instructions are split after register allocation, so we don't
 311   // want a custom inserter.
 312   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 313     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 314                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 315   }
 316 }
 317 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 318   def LT  : UnaryRXY<"lt",  0xE312, load, GR32, 4>;
 319   def LTG : UnaryRXY<"ltg", 0xE302, load, GR64, 8>;
 320 }
 321
 322 let canFoldAsLoad = 1 in {
 323   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 324   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 325 }
 326
 327 // Load on condition.
 328 let isCodeGenOnly = 1, Uses = [CC] in {
 329   def LOC  : CondUnaryRSY<"loc",  0xEBF2, nonvolatile_load, GR32, 4>;
 330   def LOCG : CondUnaryRSY<"locg", 0xEBE2, nonvolatile_load, GR64, 8>;
 331 }
 332 let Uses = [CC] in {
 333   def AsmLOC  : AsmCondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 334   def AsmLOCG : AsmCondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 335 }
 336
 337 // Register stores.
 338 let SimpleBDXStore = 1 in {
 339   // Expands to ST, STY or STFH, depending on the choice of register.
 340   def STMux : StoreRXYPseudo<store, GRX32, 4>,
 341               Requires<[FeatureHighWord]>;
 342   defm ST : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 343   def STFH : StoreRXY<"stfh", 0xE3CB, store, GRH32, 4>,
 344              Requires<[FeatureHighWord]>;
 345   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 346
 347   // These instructions are split after register allocation, so we don't
 348   // want a custom inserter.
 349   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 350     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 351                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 352   }
 353 }
 354 def STRL  : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 355 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 356
 357 // Store on condition.
 358 let isCodeGenOnly = 1, Uses = [CC] in {
 359   def STOC  : CondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 360   def STOCG : CondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 361 }
 362 let Uses = [CC] in {
 363   def AsmSTOC  : AsmCondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 364   def AsmSTOCG : AsmCondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 365 }
 366
 367 // 8-bit immediate stores to 8-bit fields.
 368 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 369
 370 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 371 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 372 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 373 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 374
 375 // Memory-to-memory moves.
 376 let mayLoad = 1, mayStore = 1 in
 377   defm MVC : MemorySS<"mvc", 0xD2, z_mvc, z_mvc_loop>;
 378
 379 // String moves.
 380 let mayLoad = 1, mayStore = 1, Defs = [CC], Uses = [R0L] in
 381   defm MVST : StringRRE<"mvst", 0xB255, z_stpcpy>;
 382
 383 //===----------------------------------------------------------------------===//
 384 // Sign extensions
 385 //===----------------------------------------------------------------------===//
 386 //
 387 // Note that putting these before zero extensions mean that we will prefer
 388 // them for anyextload*.  There's not really much to choose between the two
 389 // either way, but signed-extending loads have a short LH and a long LHY,
 390 // while zero-extending loads have only the long LLH.
 391 //
 392 //===----------------------------------------------------------------------===//
 393
 394 // 32-bit extensions from registers.
 395 let neverHasSideEffects = 1 in {
 396   def LBR : UnaryRRE<"lb", 0xB926, sext8,  GR32, GR32>;
 397   def LHR : UnaryRRE<"lh", 0xB927, sext16, GR32, GR32>;
 398 }
 399
 400 // 64-bit extensions from registers.
 401 let neverHasSideEffects = 1 in {
 402   def LGBR : UnaryRRE<"lgb", 0xB906, sext8,  GR64, GR64>;
 403   def LGHR : UnaryRRE<"lgh", 0xB907, sext16, GR64, GR64>;
 404   def LGFR : UnaryRRE<"lgf", 0xB914, sext32, GR64, GR32>;
 405 }
 406 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 407   def LTGFR : UnaryRRE<"ltgf", 0xB912, null_frag, GR64, GR64>;
 408
 409 // Match 32-to-64-bit sign extensions in which the source is already
 410 // in a 64-bit register.
 411 def : Pat<(sext_inreg GR64:$src, i32),
 412           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 413
 414 // 32-bit extensions from 8-bit memory.  LBMux expands to LB or LBH,
 415 // depending on the choice of register.
 416 def LBMux : UnaryRXYPseudo<"lb", asextloadi8, GRX32, 1>,
 417             Requires<[FeatureHighWord]>;
 418 def LB  : UnaryRXY<"lb", 0xE376, asextloadi8, GR32, 1>;
 419 def LBH : UnaryRXY<"lbh", 0xE3C0, asextloadi8, GRH32, 1>,
 420           Requires<[FeatureHighWord]>;
 421
 422 // 32-bit extensions from 16-bit memory.  LHMux expands to LH or LHH,
 423 // depending on the choice of register.
 424 def LHMux : UnaryRXYPseudo<"lh", asextloadi16, GRX32, 2>,
 425             Requires<[FeatureHighWord]>;
 426 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, asextloadi16, GR32, 2>;
 427 def  LHH  : UnaryRXY<"lhh", 0xE3C4, asextloadi16, GRH32, 2>,
 428             Requires<[FeatureHighWord]>;
 429 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_asextloadi16, GR32>;
 430
 431 // 64-bit extensions from memory.
 432 def LGB   : UnaryRXY<"lgb", 0xE377, asextloadi8,  GR64, 1>;
 433 def LGH   : UnaryRXY<"lgh", 0xE315, asextloadi16, GR64, 2>;
 434 def LGF   : UnaryRXY<"lgf", 0xE314, asextloadi32, GR64, 4>;
 435 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_asextloadi16, GR64>;
 436 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_asextloadi32, GR64>;
 437 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 438   def LTGF : UnaryRXY<"ltgf", 0xE332, asextloadi32, GR64, 4>;
 439
 440 //===----------------------------------------------------------------------===//
 441 // Zero extensions
 442 //===----------------------------------------------------------------------===//
 443
 444 // 32-bit extensions from registers.
 445 let neverHasSideEffects = 1 in {
 446   // Expands to LLCR or RISB[LH]G, depending on the choice of registers.
 447   def LLCRMux : UnaryRRPseudo<"llc", zext8, GRX32, GRX32>,
 448                 Requires<[FeatureHighWord]>;
 449   def LLCR    : UnaryRRE<"llc", 0xB994, zext8,  GR32, GR32>;
 450   // Expands to LLHR or RISB[LH]G, depending on the choice of registers.
 451   def LLHRMux : UnaryRRPseudo<"llh", zext16, GRX32, GRX32>,
 452                 Requires<[FeatureHighWord]>;
 453   def LLHR    : UnaryRRE<"llh", 0xB995, zext16, GR32, GR32>;
 454 }
 455
 456 // 64-bit extensions from registers.
 457 let neverHasSideEffects = 1 in {
 458   def LLGCR : UnaryRRE<"llgc", 0xB984, zext8,  GR64, GR64>;
 459   def LLGHR : UnaryRRE<"llgh", 0xB985, zext16, GR64, GR64>;
 460   def LLGFR : UnaryRRE<"llgf", 0xB916, zext32, GR64, GR32>;
 461 }
 462
 463 // Match 32-to-64-bit zero extensions in which the source is already
 464 // in a 64-bit register.
 465 def : Pat<(and GR64:$src, 0xffffffff),
 466           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 467
 468 // 32-bit extensions from 8-bit memory.  LLCMux expands to LLC or LLCH,
 469 // depending on the choice of register.
 470 def LLCMux : UnaryRXYPseudo<"llc", azextloadi8, GRX32, 1>,
 471              Requires<[FeatureHighWord]>;
 472 def LLC  : UnaryRXY<"llc", 0xE394, azextloadi8, GR32, 1>;
 473 def LLCH : UnaryRXY<"llch", 0xE3C2, azextloadi8, GR32, 1>,
 474            Requires<[FeatureHighWord]>;
 475
 476 // 32-bit extensions from 16-bit memory.  LLHMux expands to LLH or LLHH,
 477 // depending on the choice of register.
 478 def LLHMux : UnaryRXYPseudo<"llh", azextloadi16, GRX32, 2>,
 479              Requires<[FeatureHighWord]>;
 480 def LLH   : UnaryRXY<"llh", 0xE395, azextloadi16, GR32, 2>;
 481 def LLHH  : UnaryRXY<"llhh", 0xE3C6, azextloadi16, GR32, 2>,
 482             Requires<[FeatureHighWord]>;
 483 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_azextloadi16, GR32>;
 484
 485 // 64-bit extensions from memory.
 486 def LLGC   : UnaryRXY<"llgc", 0xE390, azextloadi8,  GR64, 1>;
 487 def LLGH   : UnaryRXY<"llgh", 0xE391, azextloadi16, GR64, 2>;
 488 def LLGF   : UnaryRXY<"llgf", 0xE316, azextloadi32, GR64, 4>;
 489 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_azextloadi16, GR64>;
 490 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_azextloadi32, GR64>;
 491
 492 //===----------------------------------------------------------------------===//
 493 // Truncations
 494 //===----------------------------------------------------------------------===//
 495
 496 // Truncations of 64-bit registers to 32-bit registers.
 497 def : Pat<(i32 (trunc GR64:$src)),
 498           (EXTRACT_SUBREG GR64:$src, subreg_l32)>;
 499
 500 // Truncations of 32-bit registers to 8-bit memory.  STCMux expands to
 501 // STC, STCY or STCH, depending on the choice of register.
 502 def STCMux : StoreRXYPseudo<truncstorei8, GRX32, 1>,
 503              Requires<[FeatureHighWord]>;
 504 defm STC : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8, GR32, 1>;
 505 def STCH : StoreRXY<"stch", 0xE3C3, truncstorei8, GRH32, 1>,
 506            Requires<[FeatureHighWord]>;
 507
 508 // Truncations of 32-bit registers to 16-bit memory.  STHMux expands to
 509 // STH, STHY or STHH, depending on the choice of register.
 510 def STHMux : StoreRXYPseudo<truncstorei16, GRX32, 1>,
 511              Requires<[FeatureHighWord]>;
 512 defm STH : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 513 def STHH : StoreRXY<"sthh", 0xE3C7, truncstorei16, GRH32, 2>,
 514            Requires<[FeatureHighWord]>;
 515 def STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 516
 517 // Truncations of 64-bit registers to memory.
 518 defm : StoreGR64Pair<STC, STCY, truncstorei8>;
 519 defm : StoreGR64Pair<STH, STHY, truncstorei16>;
 520 def  : StoreGR64PC<STHRL, aligned_truncstorei16>;
 521 defm : StoreGR64Pair<ST, STY, truncstorei32>;
 522 def  : StoreGR64PC<STRL, aligned_truncstorei32>;
 523
 524 //===----------------------------------------------------------------------===//
 525 // Multi-register moves
 526 //===----------------------------------------------------------------------===//
 527
 528 // Multi-register loads.
 529 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 530
 531 // Multi-register stores.
 532 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 533
 534 //===----------------------------------------------------------------------===//
 535 // Byte swaps
 536 //===----------------------------------------------------------------------===//
 537
 538 // Byte-swapping register moves.
 539 let neverHasSideEffects = 1 in {
 540   def LRVR  : UnaryRRE<"lrv",  0xB91F, bswap, GR32, GR32>;
 541   def LRVGR : UnaryRRE<"lrvg", 0xB90F, bswap, GR64, GR64>;
 542 }
 543
 544 // Byte-swapping loads.  Unlike normal loads, these instructions are
 545 // allowed to access storage more than once.
 546 def LRV  : UnaryRXY<"lrv",  0xE31E, loadu<bswap, nonvolatile_load>, GR32, 4>;
 547 def LRVG : UnaryRXY<"lrvg", 0xE30F, loadu<bswap, nonvolatile_load>, GR64, 8>;
 548
 549 // Likewise byte-swapping stores.
 550 def STRV  : StoreRXY<"strv", 0xE33E, storeu<bswap, nonvolatile_store>, GR32, 4>;
 551 def STRVG : StoreRXY<"strvg", 0xE32F, storeu<bswap, nonvolatile_store>,
 552                      GR64, 8>;
 553
 554 //===----------------------------------------------------------------------===//
 555 // Load address instructions
 556 //===----------------------------------------------------------------------===//
 557
 558 // Load BDX-style addresses.
 559 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isReMaterializable = 1,
 560     DispKey = "la" in {
 561   let DispSize = "12" in
 562     def LA : InstRX<0x41, (outs GR64:$R1), (ins laaddr12pair:$XBD2),
 563                     "la\t$R1, $XBD2",
 564                     [(set GR64:$R1, laaddr12pair:$XBD2)]>;
 565   let DispSize = "20" in
 566     def LAY : InstRXY<0xE371, (outs GR64:$R1), (ins laaddr20pair:$XBD2),
 567                       "lay\t$R1, $XBD2",
 568                       [(set GR64:$R1, laaddr20pair:$XBD2)]>;
 569 }
 570
 571 // Load a PC-relative address.  There's no version of this instruction
 572 // with a 16-bit offset, so there's no relaxation.
 573 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 574     isReMaterializable = 1 in {
 575   def LARL : InstRIL<0xC00, (outs GR64:$R1), (ins pcrel32:$I2),
 576                      "larl\t$R1, $I2",
 577                      [(set GR64:$R1, pcrel32:$I2)]>;
 578 }
 579
 580 //===----------------------------------------------------------------------===//
 581 // Absolute and Negation
 582 //===----------------------------------------------------------------------===//
 583
 584 let Defs = [CC] in {
 585   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 586     def LPR  : UnaryRR <"lp",  0x10,   z_iabs32, GR32, GR32>;
 587     def LPGR : UnaryRRE<"lpg", 0xB900, z_iabs64, GR64, GR64>;
 588   }
 589   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 590     def LPGFR : UnaryRRE<"lpgf", 0xB910, null_frag, GR64, GR32>;
 591 }
 592 defm : SXU<z_iabs64, LPGFR>;
 593
 594 let Defs = [CC] in {
 595   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 596     def LNR  : UnaryRR <"ln",  0x11,   z_inegabs32, GR32, GR32>;
 597     def LNGR : UnaryRRE<"lng", 0xB901, z_inegabs64, GR64, GR64>;
 598   }
 599   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 600     def LNGFR : UnaryRRE<"lngf", 0xB911, null_frag, GR64, GR32>;
 601 }
 602 defm : SXU<z_inegabs64, LNGFR>;
 603
 604 let Defs = [CC] in {
 605   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 606     def LCR  : UnaryRR <"lc",  0x13,   ineg, GR32, GR32>;
 607     def LCGR : UnaryRRE<"lcg", 0xB903, ineg, GR64, GR64>;
 608   }
 609   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 610     def LCGFR : UnaryRRE<"lcgf", 0xB913, null_frag, GR64, GR32>;
 611 }
 612 defm : SXU<ineg, LCGFR>;
 613
 614 //===----------------------------------------------------------------------===//
 615 // Insertion
 616 //===----------------------------------------------------------------------===//
 617
 618 let isCodeGenOnly = 1 in
 619   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, azextloadi8, 1>;
 620 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, azextloadi8, 1>;
 621
 622 defm : InsertMem<"inserti8", IC32,  GR32, azextloadi8, bdxaddr12pair>;
 623 defm : InsertMem<"inserti8", IC32Y, GR32, azextloadi8, bdxaddr20pair>;
 624
 625 defm : InsertMem<"inserti8", IC,  GR64, azextloadi8, bdxaddr12pair>;
 626 defm : InsertMem<"inserti8", ICY, GR64, azextloadi8, bdxaddr20pair>;
 627
 628 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 629 // We don't have or_as_insert equivalents of these operations because
 630 // OI is available instead.
 631 def IILL : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 632 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 633 def IILL64 : BinaryAliasRI<insertll, GR64, imm64ll16>;
 634 def IILH64 : BinaryAliasRI<insertlh, GR64, imm64lh16>;
 635 def IIHL : BinaryRI<"iihl", 0xA51, inserthl, GR64, imm64hl16>;
 636 def IIHH : BinaryRI<"iihh", 0xA50, inserthh, GR64, imm64hh16>;
 637
 638 // ...likewise for 32-bit immediates.  For GR32s this is a general
 639 // full-width move.  (We use IILF rather than something like LLILF
 640 // for 32-bit moves because IILF leaves the upper 32 bits of the
 641 // GR64 unchanged.)
 642 let isAsCheapAsAMove = 1, isMoveImm = 1, isReMaterializable = 1 in {
 643   def IIFMux : UnaryRIPseudo<bitconvert, GRX32, uimm32>,
 644                Requires<[FeatureHighWord]>;
 645   def IILF : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 646   def IIHF : UnaryRIL<"iihf", 0xC08, bitconvert, GRH32, uimm32>;
 647 }
 648 def IILF64 : BinaryAliasRIL<insertlf, GR64, imm64lf32>;
 649 def IIHF64 : BinaryAliasRIL<inserthf, GR64, imm64hf32>;
 650
 651 // An alternative model of inserthf, with the first operand being
 652 // a zero-extended value.
 653 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 654           (IIHF64 (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32),
 655                   imm64hf32:$imm)>;
 656
 657 //===----------------------------------------------------------------------===//
 658 // Addition
 659 //===----------------------------------------------------------------------===//
 660
 661 // Plain addition.
 662 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 663   // Addition of a register.
 664   let isCommutable = 1 in {
 665     defm AR : BinaryRRAndK<"a", 0x1A, 0xB9F8, add, GR32, GR32>;
 666     defm AGR : BinaryRREAndK<"ag", 0xB908, 0xB9E8, add, GR64, GR64>;
 667   }
 668   def AGFR : BinaryRRE<"agf", 0xB918, null_frag, GR64, GR32>;
 669
 670   // Addition of signed 16-bit immediates.
 671   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, add, GR32, imm32sx16>;
 672   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, add, GR64, imm64sx16>;
 673
 674   // Addition of signed 32-bit immediates.
 675   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 676   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 677
 678   // Addition of memory.
 679   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, asextloadi16, 2>;
 680   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load, 4>;
 681   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, asextloadi32, 4>;
 682   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load, 8>;
 683
 684   // Addition to memory.
 685   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 686   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 687 }
 688 defm : SXB<add, GR64, AGFR>;
 689
 690 // Addition producing a carry.
 691 let Defs = [CC] in {
 692   // Addition of a register.
 693   let isCommutable = 1 in {
 694     defm ALR : BinaryRRAndK<"al", 0x1E, 0xB9FA, addc, GR32, GR32>;
 695     defm ALGR : BinaryRREAndK<"alg", 0xB90A, 0xB9EA, addc, GR64, GR64>;
 696   }
 697   def ALGFR : BinaryRRE<"algf", 0xB91A, null_frag, GR64, GR32>;
 698
 699   // Addition of signed 16-bit immediates.
 700   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, addc, GR32, imm32sx16>,
 701                 Requires<[FeatureDistinctOps]>;
 702   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, addc, GR64, imm64sx16>,
 703                 Requires<[FeatureDistinctOps]>;
 704
 705   // Addition of unsigned 32-bit immediates.
 706   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 707   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 708
 709   // Addition of memory.
 710   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load, 4>;
 711   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, azextloadi32, 4>;
 712   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load, 8>;
 713 }
 714 defm : ZXB<addc, GR64, ALGFR>;
 715
 716 // Addition producing and using a carry.
 717 let Defs = [CC], Uses = [CC] in {
 718   // Addition of a register.
 719   def ALCR  : BinaryRRE<"alc",  0xB998, adde, GR32, GR32>;
 720   def ALCGR : BinaryRRE<"alcg", 0xB988, adde, GR64, GR64>;
 721
 722   // Addition of memory.
 723   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load, 4>;
 724   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load, 8>;
 725 }
 726
 727 //===----------------------------------------------------------------------===//
 728 // Subtraction
 729 //===----------------------------------------------------------------------===//
 730
 731 // Plain substraction.  Although immediate forms exist, we use the
 732 // add-immediate instruction instead.
 733 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 734   // Subtraction of a register.
 735   defm SR : BinaryRRAndK<"s", 0x1B, 0xB9F9, sub, GR32, GR32>;
 736   def SGFR : BinaryRRE<"sgf", 0xB919, null_frag, GR64, GR32>;
 737   defm SGR : BinaryRREAndK<"sg", 0xB909, 0xB9E9, sub, GR64, GR64>;
 738
 739   // Subtraction of memory.
 740   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, asextloadi16, 2>;
 741   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load, 4>;
 742   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, asextloadi32, 4>;
 743   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load, 8>;
 744 }
 745 defm : SXB<sub, GR64, SGFR>;
 746
 747 // Subtraction producing a carry.
 748 let Defs = [CC] in {
 749   // Subtraction of a register.
 750   defm SLR : BinaryRRAndK<"sl", 0x1F, 0xB9FB, subc, GR32, GR32>;
 751   def SLGFR : BinaryRRE<"slgf", 0xB91B, null_frag, GR64, GR32>;
 752   defm SLGR : BinaryRREAndK<"slg", 0xB90B, 0xB9EB, subc, GR64, GR64>;
 753
 754   // Subtraction of unsigned 32-bit immediates.  These don't match
 755   // subc because we prefer addc for constants.
 756   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 757   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 758
 759   // Subtraction of memory.
 760   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load, 4>;
 761   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, azextloadi32, 4>;
 762   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load, 8>;
 763 }
 764 defm : ZXB<subc, GR64, SLGFR>;
 765
 766 // Subtraction producing and using a carry.
 767 let Defs = [CC], Uses = [CC] in {
 768   // Subtraction of a register.
 769   def SLBR  : BinaryRRE<"slb",  0xB999, sube, GR32, GR32>;
 770   def SLGBR : BinaryRRE<"slbg", 0xB989, sube, GR64, GR64>;
 771
 772   // Subtraction of memory.
 773   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load, 4>;
 774   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load, 8>;
 775 }
 776
 777 //===----------------------------------------------------------------------===//
 778 // AND
 779 //===----------------------------------------------------------------------===//
 780
 781 let Defs = [CC] in {
 782   // ANDs of a register.
 783   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 784     defm NR : BinaryRRAndK<"n", 0x14, 0xB9F4, and, GR32, GR32>;
 785     defm NGR : BinaryRREAndK<"ng", 0xB980, 0xB9E4, and, GR64, GR64>;
 786   }
 787
 788   let isConvertibleToThreeAddress = 1 in {
 789     // ANDs of a 16-bit immediate, leaving other bits unaffected.
 790     // The CC result only reflects the 16-bit field, not the full register.
 791     def NILL : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
 792     def NILH : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
 793     def NILL64 : BinaryAliasRI<and, GR64, imm64ll16c>;
 794     def NILH64 : BinaryAliasRI<and, GR64, imm64lh16c>;
 795     def NIHL : BinaryRI<"nihl", 0xA55, and, GR64, imm64hl16c>;
 796     def NIHH : BinaryRI<"nihh", 0xA54, and, GR64, imm64hh16c>;
 797
 798     // ANDs of a 32-bit immediate, leaving other bits unaffected.
 799     // The CC result only reflects the 32-bit field, which means we can
 800     // use it as a zero indicator for i32 operations but not otherwise.
 801     let CCValues = 0xC, CompareZeroCCMask = 0x8 in
 802       def NILF : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
 803     def NILF64 : BinaryAliasRIL<and, GR64, imm64lf32c>;
 804     def NIHF : BinaryRIL<"nihf", 0xC0A, and, GR64, imm64hf32c>;
 805   }
 806
 807   // ANDs of memory.
 808   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 809     defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
 810     def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
 811   }
 812
 813   // AND to memory
 814   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, uimm8>;
 815
 816   // Block AND.
 817   let mayLoad = 1, mayStore = 1 in
 818     defm NC : MemorySS<"nc", 0xD4, z_nc, z_nc_loop>;
 819 }
 820 defm : RMWIByte<and, bdaddr12pair, NI>;
 821 defm : RMWIByte<and, bdaddr20pair, NIY>;
 822
 823 //===----------------------------------------------------------------------===//
 824 // OR
 825 //===----------------------------------------------------------------------===//
 826
 827 let Defs = [CC] in {
 828   // ORs of a register.
 829   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 830     defm OR : BinaryRRAndK<"o", 0x16, 0xB9F6, or, GR32, GR32>;
 831     defm OGR : BinaryRREAndK<"og", 0xB981, 0xB9E6, or, GR64, GR64>;
 832   }
 833
 834   // ORs of a 16-bit immediate, leaving other bits unaffected.
 835   // The CC result only reflects the 16-bit field, not the full register.
 836   def OILL : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
 837   def OILH : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
 838   def OILL64 : BinaryAliasRI<or, GR64, imm64ll16>;
 839   def OILH64 : BinaryAliasRI<or, GR64, imm64lh16>;
 840   def OIHL : BinaryRI<"oihl", 0xA59, or, GR64, imm64hl16>;
 841   def OIHH : BinaryRI<"oihh", 0xA58, or, GR64, imm64hh16>;
 842
 843   // ORs of a 32-bit immediate, leaving other bits unaffected.
 844   // The CC result only reflects the 32-bit field, which means we can
 845   // use it as a zero indicator for i32 operations but not otherwise.
 846   let CCValues = 0xC, CompareZeroCCMask = 0x8 in
 847     def OILF : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
 848   def OILF64 : BinaryAliasRIL<or, GR64, imm64lf32>;
 849   def OIHF : BinaryRIL<"oihf", 0xC0C, or, GR64, imm64hf32>;
 850
 851   // ORs of memory.
 852   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 853     defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
 854     def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
 855   }
 856
 857   // OR to memory
 858   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, uimm8>;
 859
 860   // Block OR.
 861   let mayLoad = 1, mayStore = 1 in
 862     defm OC : MemorySS<"oc", 0xD6, z_oc, z_oc_loop>;
 863 }
 864 defm : RMWIByte<or, bdaddr12pair, OI>;
 865 defm : RMWIByte<or, bdaddr20pair, OIY>;
 866
 867 //===----------------------------------------------------------------------===//
 868 // XOR
 869 //===----------------------------------------------------------------------===//
 870
 871 let Defs = [CC] in {
 872   // XORs of a register.
 873   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 874     defm XR : BinaryRRAndK<"x", 0x17, 0xB9F7, xor, GR32, GR32>;
 875     defm XGR : BinaryRREAndK<"xg", 0xB982, 0xB9E7, xor, GR64, GR64>;
 876   }
 877
 878   // XORs of a 32-bit immediate, leaving other bits unaffected.
 879   // The CC result only reflects the 32-bit field, which means we can
 880   // use it as a zero indicator for i32 operations but not otherwise.
 881   let CCValues = 0xC, CompareZeroCCMask = 0x8 in
 882     def XILF : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
 883   def XILF64 : BinaryAliasRIL<xor, GR64, imm64lf32>;
 884   def XIHF : BinaryRIL<"xihf", 0xC06, xor, GR64, imm64hf32>;
 885
 886   // XORs of memory.
 887   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 888     defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
 889     def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
 890   }
 891
 892   // XOR to memory
 893   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, uimm8>;
 894
 895   // Block XOR.
 896   let mayLoad = 1, mayStore = 1 in
 897     defm XC : MemorySS<"xc", 0xD7, z_xc, z_xc_loop>;
 898 }
 899 defm : RMWIByte<xor, bdaddr12pair, XI>;
 900 defm : RMWIByte<xor, bdaddr20pair, XIY>;
 901
 902 //===----------------------------------------------------------------------===//
 903 // Multiplication
 904 //===----------------------------------------------------------------------===//
 905
 906 // Multiplication of a register.
 907 let isCommutable = 1 in {
 908   def MSR  : BinaryRRE<"ms",  0xB252, mul, GR32, GR32>;
 909   def MSGR : BinaryRRE<"msg", 0xB90C, mul, GR64, GR64>;
 910 }
 911 def MSGFR : BinaryRRE<"msgf", 0xB91C, null_frag, GR64, GR32>;
 912 defm : SXB<mul, GR64, MSGFR>;
 913
 914 // Multiplication of a signed 16-bit immediate.
 915 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
 916 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
 917
 918 // Multiplication of a signed 32-bit immediate.
 919 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
 920 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
 921
 922 // Multiplication of memory.
 923 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, asextloadi16, 2>;
 924 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
 925 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, asextloadi32, 4>;
 926 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
 927
 928 // Multiplication of a register, producing two results.
 929 def MLGR : BinaryRRE<"mlg", 0xB986, z_umul_lohi64, GR128, GR64>;
 930
 931 // Multiplication of memory, producing two results.
 932 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load, 8>;
 933
 934 //===----------------------------------------------------------------------===//
 935 // Division and remainder
 936 //===----------------------------------------------------------------------===//
 937
 938 // Division and remainder, from registers.
 939 def DSGFR : BinaryRRE<"dsgf", 0xB91D, z_sdivrem32, GR128, GR32>;
 940 def DSGR  : BinaryRRE<"dsg",  0xB90D, z_sdivrem64, GR128, GR64>;
 941 def DLR   : BinaryRRE<"dl",   0xB997, z_udivrem32, GR128, GR32>;
 942 def DLGR  : BinaryRRE<"dlg",  0xB987, z_udivrem64, GR128, GR64>;
 943
 944 // Division and remainder, from memory.
 945 def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem32, GR128, load, 4>;
 946 def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load, 8>;
 947 def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load, 4>;
 948 def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load, 8>;
 949
 950 //===----------------------------------------------------------------------===//
 951 // Shifts
 952 //===----------------------------------------------------------------------===//
 953
 954 // Shift left.
 955 let neverHasSideEffects = 1 in {
 956   defm SLL : ShiftRSAndK<"sll", 0x89, 0xEBDF, shl, GR32>;
 957   def SLLG : ShiftRSY<"sllg", 0xEB0D, shl, GR64>;
 958 }
 959
 960 // Logical shift right.
 961 let neverHasSideEffects = 1 in {
 962   defm SRL : ShiftRSAndK<"srl", 0x88, 0xEBDE, srl, GR32>;
 963   def SRLG : ShiftRSY<"srlg", 0xEB0C, srl, GR64>;
 964 }
 965
 966 // Arithmetic shift right.
 967 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 968   defm SRA : ShiftRSAndK<"sra", 0x8A, 0xEBDC, sra, GR32>;
 969   def SRAG : ShiftRSY<"srag", 0xEB0A, sra, GR64>;
 970 }
 971
 972 // Rotate left.
 973 let neverHasSideEffects = 1 in {
 974   def RLL  : ShiftRSY<"rll",  0xEB1D, rotl, GR32>;
 975   def RLLG : ShiftRSY<"rllg", 0xEB1C, rotl, GR64>;
 976 }
 977
 978 // Rotate second operand left and inserted selected bits into first operand.
 979 // These can act like 32-bit operands provided that the constant start and
 980 // end bits (operands 2 and 3) are in the range [32, 64).
 981 let Defs = [CC] in {
 982   let isCodeGenOnly = 1 in
 983     def RISBG32 : RotateSelectRIEf<"risbg", 0xEC55, GR32, GR32>;
 984   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 985     def RISBG : RotateSelectRIEf<"risbg", 0xEC55, GR64, GR64>;
 986 }
 987
 988 // Forms of RISBG that only affect one word of the destination register.
 989 // They do not set CC.
 990 def RISBLL : RotateSelectAliasRIEf<GR32,  GR32>,  Requires<[FeatureHighWord]>;
 991 def RISBLH : RotateSelectAliasRIEf<GR32,  GRH32>, Requires<[FeatureHighWord]>;
 992 def RISBHL : RotateSelectAliasRIEf<GRH32, GR32>,  Requires<[FeatureHighWord]>;
 993 def RISBHH : RotateSelectAliasRIEf<GRH32, GRH32>, Requires<[FeatureHighWord]>;
 994 def RISBLG : RotateSelectRIEf<"risblg", 0xEC51, GR32, GR64>,
 995              Requires<[FeatureHighWord]>;
 996 def RISBHG : RotateSelectRIEf<"risbhg", 0xEC5D, GRH32, GR64>,
 997              Requires<[FeatureHighWord]>;
 998
 999 // Rotate second operand left and perform a logical operation with selected
1000 // bits of the first operand.  The CC result only describes the selected bits,
1001 // so isn't useful for a full comparison against zero.
1002 let Defs = [CC] in {
1003   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
1004   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
1005   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
1006 }
1007
1008 //===----------------------------------------------------------------------===//
1009 // Comparison
1010 //===----------------------------------------------------------------------===//
1011
1012 // Signed comparisons.  We put these before the unsigned comparisons because
1013 // some of the signed forms have COMPARE AND BRANCH equivalents whereas none
1014 // of the unsigned forms do.
1015 let Defs = [CC], CCValues = 0xE in {
1016   // Comparison with a register.
1017   def CR   : CompareRR <"c",   0x19,   z_scmp,    GR32, GR32>;
1018   def CGFR : CompareRRE<"cgf", 0xB930, null_frag, GR64, GR32>;
1019   def CGR  : CompareRRE<"cg",  0xB920, z_scmp,    GR64, GR64>;
1020
1021   // Comparison with a signed 16-bit immediate.
1022   def CHI  : CompareRI<"chi",  0xA7E, z_scmp, GR32, imm32sx16>;
1023   def CGHI : CompareRI<"cghi", 0xA7F, z_scmp, GR64, imm64sx16>;
1024
1025   // Comparison with a signed 32-bit immediate.
1026   def CFI  : CompareRIL<"cfi",  0xC2D, z_scmp, GR32, simm32>;
1027   def CGFI : CompareRIL<"cgfi", 0xC2C, z_scmp, GR64, imm64sx32>;
1028
1029   // Comparison with memory.
1030   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_scmp, GR32, asextloadi16, 2>;
1031   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_scmp, GR32, load, 4>;
1032   def  CGH   : CompareRXY<"cgh", 0xE334, z_scmp, GR64, asextloadi16, 2>;
1033   def  CGF   : CompareRXY<"cgf", 0xE330, z_scmp, GR64, asextloadi32, 4>;
1034   def  CG    : CompareRXY<"cg",  0xE320, z_scmp, GR64, load, 8>;
1035   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_scmp, GR32, aligned_asextloadi16>;
1036   def  CRL   : CompareRILPC<"crl",   0xC6D, z_scmp, GR32, aligned_load>;
1037   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_scmp, GR64, aligned_asextloadi16>;
1038   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_scmp, GR64, aligned_asextloadi32>;
1039   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_scmp, GR64, aligned_load>;
1040
1041   // Comparison between memory and a signed 16-bit immediate.
1042   def CHHSI : CompareSIL<"chhsi", 0xE554, z_scmp, asextloadi16, imm32sx16>;
1043   def CHSI  : CompareSIL<"chsi",  0xE55C, z_scmp, load, imm32sx16>;
1044   def CGHSI : CompareSIL<"cghsi", 0xE558, z_scmp, load, imm64sx16>;
1045 }
1046 defm : SXB<z_scmp, GR64, CGFR>;
1047
1048 // Unsigned comparisons.
1049 let Defs = [CC], CCValues = 0xE, IsLogical = 1 in {
1050   // Comparison with a register.
1051   def CLR   : CompareRR <"cl",   0x15,   z_ucmp,    GR32, GR32>;
1052   def CLGFR : CompareRRE<"clgf", 0xB931, null_frag, GR64, GR32>;
1053   def CLGR  : CompareRRE<"clg",  0xB921, z_ucmp,    GR64, GR64>;
1054
1055   // Comparison with a signed 32-bit immediate.
1056   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
1057   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
1058
1059   // Comparison with memory.
1060   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
1061   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, azextloadi32, 4>;
1062   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
1063   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
1064                              aligned_azextloadi16>;
1065   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
1066                              aligned_load>;
1067   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
1068                              aligned_azextloadi16>;
1069   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
1070                              aligned_azextloadi32>;
1071   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
1072                              aligned_load>;
1073
1074   // Comparison between memory and an unsigned 8-bit immediate.
1075   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, azextloadi8, imm32zx8>;
1076
1077   // Comparison between memory and an unsigned 16-bit immediate.
1078   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, azextloadi16, imm32zx16>;
1079   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load, imm32zx16>;
1080   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load, imm64zx16>;
1081 }
1082 defm : ZXB<z_ucmp, GR64, CLGFR>;
1083
1084 // Memory-to-memory comparison.
1085 let mayLoad = 1, Defs = [CC] in
1086   defm CLC : MemorySS<"clc", 0xD5, z_clc, z_clc_loop>;
1087
1088 // String comparison.
1089 let mayLoad = 1, Defs = [CC], Uses = [R0L] in
1090   defm CLST : StringRRE<"clst", 0xB25D, z_strcmp>;
1091
1092 // Test under mask.
1093 let Defs = [CC] in {
1094   def TMLL : CompareRI<"tmll", 0xA71, z_tm_reg, GR32, imm32ll16>;
1095   def TMLH : CompareRI<"tmlh", 0xA70, z_tm_reg, GR32, imm32lh16>;
1096
1097   def TMHL : CompareRI<"tmhl", 0xA73, z_tm_reg, GR64, imm64hl16>;
1098   def TMHH : CompareRI<"tmhh", 0xA72, z_tm_reg, GR64, imm64hh16>;
1099
1100   defm TM : CompareSIPair<"tm", 0x91, 0xEB51, z_tm_mem, anyextloadi8, imm32zx8>;
1101 }
1102 def : CompareGR64RI<TMLL, z_tm_reg, imm64ll16>;
1103 def : CompareGR64RI<TMLH, z_tm_reg, imm64lh16>;
1104
1105 //===----------------------------------------------------------------------===//
1106 // Prefetch
1107 //===----------------------------------------------------------------------===//
1108
1109 def PFD : PrefetchRXY<"pfd", 0xE336, z_prefetch>;
1110 def PFDRL : PrefetchRILPC<"pfdrl", 0xC62, z_prefetch>;
1111
1112 //===----------------------------------------------------------------------===//
1113 // Atomic operations
1114 //===----------------------------------------------------------------------===//
1115
1116 def ATOMIC_SWAPW        : AtomicLoadWBinaryReg<z_atomic_swapw>;
1117 def ATOMIC_SWAP_32      : AtomicLoadBinaryReg32<atomic_swap_32>;
1118 def ATOMIC_SWAP_64      : AtomicLoadBinaryReg64<atomic_swap_64>;
1119
1120 def ATOMIC_LOADW_AR     : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
1121 def ATOMIC_LOADW_AFI    : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
1122 def ATOMIC_LOAD_AR      : AtomicLoadBinaryReg32<atomic_load_add_32>;
1123 def ATOMIC_LOAD_AHI     : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
1124 def ATOMIC_LOAD_AFI     : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
1125 def ATOMIC_LOAD_AGR     : AtomicLoadBinaryReg64<atomic_load_add_64>;
1126 def ATOMIC_LOAD_AGHI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
1127 def ATOMIC_LOAD_AGFI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
1128
1129 def ATOMIC_LOADW_SR     : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
1130 def ATOMIC_LOAD_SR      : AtomicLoadBinaryReg32<atomic_load_sub_32>;
1131 def ATOMIC_LOAD_SGR     : AtomicLoadBinaryReg64<atomic_load_sub_64>;
1132
1133 def ATOMIC_LOADW_NR     : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
1134 def ATOMIC_LOADW_NILH   : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
1135 def ATOMIC_LOAD_NR      : AtomicLoadBinaryReg32<atomic_load_and_32>;
1136 def ATOMIC_LOAD_NILL    : AtomicLoadBinaryImm32<atomic_load_and_32, imm32ll16c>;
1137 def ATOMIC_LOAD_NILH    : AtomicLoadBinaryImm32<atomic_load_and_32, imm32lh16c>;
1138 def ATOMIC_LOAD_NILF    : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
1139 def ATOMIC_LOAD_NGR     : AtomicLoadBinaryReg64<atomic_load_and_64>;
1140 def ATOMIC_LOAD_NILL64  : AtomicLoadBinaryImm64<atomic_load_and_64, imm64ll16c>;
1141 def ATOMIC_LOAD_NILH64  : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lh16c>;
1142 def ATOMIC_LOAD_NIHL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hl16c>;
1143 def ATOMIC_LOAD_NIHH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hh16c>;
1144 def ATOMIC_LOAD_NILF64  : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lf32c>;
1145 def ATOMIC_LOAD_NIHF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hf32c>;
1146
1147 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
1148 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
1149 def ATOMIC_LOAD_OR      : AtomicLoadBinaryReg32<atomic_load_or_32>;
1150 def ATOMIC_LOAD_OILL    : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
1151 def ATOMIC_LOAD_OILH    : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
1152 def ATOMIC_LOAD_OILF    : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
1153 def ATOMIC_LOAD_OGR     : AtomicLoadBinaryReg64<atomic_load_or_64>;
1154 def ATOMIC_LOAD_OILL64  : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1155 def ATOMIC_LOAD_OILH64  : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1156 def ATOMIC_LOAD_OIHL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1157 def ATOMIC_LOAD_OIHH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1158 def ATOMIC_LOAD_OILF64  : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1159 def ATOMIC_LOAD_OIHF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1160
1161 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1162 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1163 def ATOMIC_LOAD_XR      : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1164 def ATOMIC_LOAD_XILF    : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1165 def ATOMIC_LOAD_XGR     : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1166 def ATOMIC_LOAD_XILF64  : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1167 def ATOMIC_LOAD_XIHF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1168
1169 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1170 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1171                                                imm32lh16c>;
1172 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1173 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1174                                                 imm32ll16c>;
1175 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1176                                                 imm32lh16c>;
1177 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1178 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1179 def ATOMIC_LOAD_NILL64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1180                                                 imm64ll16c>;
1181 def ATOMIC_LOAD_NILH64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1182                                                 imm64lh16c>;
1183 def ATOMIC_LOAD_NIHLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1184                                                 imm64hl16c>;
1185 def ATOMIC_LOAD_NIHHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1186                                                 imm64hh16c>;
1187 def ATOMIC_LOAD_NILF64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1188                                                 imm64lf32c>;
1189 def ATOMIC_LOAD_NIHFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1190                                                 imm64hf32c>;
1191
1192 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1193 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1194 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1195
1196 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1197 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1198 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1199
1200 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1201 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1202 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1203
1204 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1205 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1206 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1207
1208 def ATOMIC_CMP_SWAPW
1209   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1210                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1211                                   uimm32:$bitsize),
1212            [(set GR32:$dst,
1213                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1214                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1215                                      uimm32:$bitsize))]> {
1216   let Defs = [CC];
1217   let mayLoad = 1;
1218   let mayStore = 1;
1219   let usesCustomInserter = 1;
1220 }
1221
1222 let Defs = [CC] in {
1223   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
1224   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
1225 }
1226
1227 //===----------------------------------------------------------------------===//
1228 // Miscellaneous Instructions.
1229 //===----------------------------------------------------------------------===//
1230
1231 // Extract CC into bits 29 and 28 of a register.
1232 let Uses = [CC] in
1233   def IPM : InherentRRE<"ipm", 0xB222, GR32, (z_ipm)>;
1234
1235 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1236 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1237 // when a 64-bit address is stored in a pair of access registers.
1238 def EAR : InstRRE<0xB24F, (outs GR32:$R1), (ins access_reg:$R2),
1239                   "ear\t$R1, $R2",
1240                   [(set GR32:$R1, (z_extract_access access_reg:$R2))]>;
1241
1242 // Find leftmost one, AKA count leading zeros.  The instruction actually
1243 // returns a pair of GR64s, the first giving the number of leading zeros
1244 // and the second giving a copy of the source with the leftmost one bit
1245 // cleared.  We only use the first result here.
1246 let Defs = [CC] in {
1247   def FLOGR : UnaryRRE<"flog", 0xB983, null_frag, GR128, GR64>;
1248 }
1249 def : Pat<(ctlz GR64:$src),
1250           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_h64)>;
1251
1252 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1253 def : Pat<(i64 (anyext GR32:$src)),
1254           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32)>;
1255
1256 // Extend GR32s and GR64s to GR128s.
1257 let usesCustomInserter = 1 in {
1258   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1259   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1260   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1261 }
1262
1263 // Search a block of memory for a character.
1264 let mayLoad = 1, Defs = [CC], Uses = [R0L] in
1265   defm SRST : StringRRE<"srst", 0xb25e, z_search_string>;
1266
1267 //===----------------------------------------------------------------------===//
1268 // Peepholes.
1269 //===----------------------------------------------------------------------===//
1270
1271 // Use AL* for GR64 additions of unsigned 32-bit values.
1272 defm : ZXB<add, GR64, ALGFR>;
1273 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
1274            (ALGFI GR64:$src1, imm64zx32:$src2)>;
1275 def  : Pat<(add GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1276            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
1277
1278 // Use SL* for GR64 subtractions of unsigned 32-bit values.
1279 defm : ZXB<sub, GR64, SLGFR>;
1280 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
1281            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1282 def  : Pat<(sub GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1283            (SLGF GR64:$src1, bdxaddr20only:$addr)>;
1284
1285 // Optimize sign-extended 1/0 selects to -1/0 selects.  This is important
1286 // for vector legalization.
1287 def : Pat<(sra (shl (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid, uimm8zx4:$cc)),
1288                          (i32 31)),
1289                     (i32 31)),
1290           (Select32 (LHI -1), (LHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1291 def : Pat<(sra (shl (i64 (anyext (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid,
1292                                                        uimm8zx4:$cc)))),
1293                     (i32 63)),
1294                (i32 63)),
1295           (Select64 (LGHI -1), (LGHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1296
1297 // Peepholes for turning scalar operations into block operations.
1298 defm : BlockLoadStore<anyextloadi8, i32, MVCSequence, NCSequence, OCSequence,
1299                       XCSequence, 1>;
1300 defm : BlockLoadStore<anyextloadi16, i32, MVCSequence, NCSequence, OCSequence,
1301                       XCSequence, 2>;
1302 defm : BlockLoadStore<load, i32, MVCSequence, NCSequence, OCSequence,
1303                       XCSequence, 4>;
1304 defm : BlockLoadStore<anyextloadi8, i64, MVCSequence, NCSequence,
1305                       OCSequence, XCSequence, 1>;
1306 defm : BlockLoadStore<anyextloadi16, i64, MVCSequence, NCSequence, OCSequence,
1307                       XCSequence, 2>;
1308 defm : BlockLoadStore<anyextloadi32, i64, MVCSequence, NCSequence, OCSequence,
1309                       XCSequence, 4>;
1310 defm : BlockLoadStore<load, i64, MVCSequence, NCSequence, OCSequence,
1311                       XCSequence, 8>;