lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt),
  15                               [(callseq_start timm:$amt)]>;
  16 def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                               [(callseq_end timm:$amt1, timm:$amt2)]>;
  18
  19 let neverHasSideEffects = 1 in {
  20   // Takes as input the value of the stack pointer after a dynamic allocation
  21   // has been made.  Sets the output to the address of the dynamically-
  22   // allocated area itself, skipping the outgoing arguments.
  23   //
  24   // This expands to an LA or LAY instruction.  We restrict the offset
  25   // to the range of LA and keep the LAY range in reserve for when
  26   // the size of the outgoing arguments is added.
  27   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  28                            [(set GR64:$dst, dynalloc12only:$src)]>;
  29 }
  30
  31 //===----------------------------------------------------------------------===//
  32 // Control flow instructions
  33 //===----------------------------------------------------------------------===//
  34
  35 // A return instruction (br %r14).
  36 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
  37   def Return : Alias<2, (outs), (ins), [(z_retflag)]>;
  38
  39 // Unconditional branches.  R1 is the condition-code mask (all 1s).
  40 let isBranch = 1, isTerminator = 1, isBarrier = 1, R1 = 15 in {
  41   let isIndirectBranch = 1 in
  42     def BR : InstRR<0x07, (outs), (ins ADDR64:$R2),
  43                     "br\t$R2", [(brind ADDR64:$R2)]>;
  44
  45   // An assembler extended mnemonic for BRC.
  46   def J : InstRI<0xA74, (outs), (ins brtarget16:$I2), "j\t$I2",
  47                  [(br bb:$I2)]>;
  48
  49   // An assembler extended mnemonic for BRCL.  (The extension is "G"
  50   // rather than "L" because "JL" is "Jump if Less".)
  51   def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2), "jg\t$I2", []>;
  52 }
  53
  54 // Conditional branches.  It's easier for LLVM to handle these branches
  55 // in their raw BRC/BRCL form, with the 4-bit condition-code mask being
  56 // the first operand.  It seems friendlier to use mnemonic forms like
  57 // JE and JLH when writing out the assembly though.
  58 let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  59   let isCodeGenOnly = 1, CCMaskFirst = 1 in {
  60     def BRC : InstRI<0xA74, (outs), (ins cond4:$valid, cond4:$R1,
  61                                          brtarget16:$I2), "j$R1\t$I2",
  62                      [(z_br_ccmask cond4:$valid, cond4:$R1, bb:$I2)]>;
  63     def BRCL : InstRIL<0xC04, (outs), (ins cond4:$valid, cond4:$R1,
  64                                            brtarget32:$I2), "jg$R1\t$I2", []>;
  65   }
  66   def AsmBRC : InstRI<0xA74, (outs), (ins uimm8zx4:$R1, brtarget16:$I2),
  67                       "brc\t$R1, $I2", []>;
  68   def AsmBRCL : InstRIL<0xC04, (outs), (ins uimm8zx4:$R1, brtarget32:$I2),
  69                         "brcl\t$R1, $I2", []>;
  70 }
  71
  72 // Fused compare-and-branch instructions.  As for normal branches,
  73 // we handle these instructions internally in their raw CRJ-like form,
  74 // but use assembly macros like CRJE when writing them out.
  75 //
  76 // These instructions do not use or clobber the condition codes.
  77 // We nevertheless pretend that they clobber CC, so that we can lower
  78 // them to separate comparisons and BRCLs if the branch ends up being
  79 // out of range.
  80 multiclass CompareBranches<Operand ccmask, string pos1, string pos2> {
  81   let isBranch = 1, isTerminator = 1, Defs = [CC] in {
  82     def RJ  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  83                                             brtarget16:$RI4),
  84                        "crj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  85     def GRJ : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  86                                             brtarget16:$RI4),
  87                        "cgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  88     def IJ  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2, ccmask:$M3,
  89                                             brtarget16:$RI4),
  90                        "cij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  91     def GIJ : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2, ccmask:$M3,
  92                                             brtarget16:$RI4),
  93                        "cgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  94     def LRJ  : InstRIEb<0xEC77, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  95                                              brtarget16:$RI4),
  96                         "clrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  97     def LGRJ : InstRIEb<0xEC65, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  98                                              brtarget16:$RI4),
  99                         "clgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
 100     def LIJ  : InstRIEc<0xEC7F, (outs), (ins GR32:$R1, imm32zx8:$I2, ccmask:$M3,
 101                                              brtarget16:$RI4),
 102                         "clij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 103     def LGIJ : InstRIEc<0xEC7D, (outs), (ins GR64:$R1, imm64zx8:$I2, ccmask:$M3,
 104                                              brtarget16:$RI4),
 105                         "clgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 106   }
 107 }
 108 let isCodeGenOnly = 1 in
 109   defm C : CompareBranches<cond4, "$M3", "">;
 110 defm AsmC : CompareBranches<uimm8zx4, "", "$M3, ">;
 111
 112 // Define AsmParser mnemonics for each general condition-code mask
 113 // (integer or floating-point)
 114 multiclass CondExtendedMnemonic<bits<4> ccmask, string name> {
 115   let R1 = ccmask in {
 116     def J : InstRI<0xA74, (outs), (ins brtarget16:$I2),
 117                    "j"##name##"\t$I2", []>;
 118     def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2),
 119                      "jg"##name##"\t$I2", []>;
 120   }
 121   def LOCR  : FixedCondUnaryRRF<"locr"##name,  0xB9F2, GR32, GR32, ccmask>;
 122   def LOCGR : FixedCondUnaryRRF<"locgr"##name, 0xB9E2, GR64, GR64, ccmask>;
 123   def LOC   : FixedCondUnaryRSY<"loc"##name,   0xEBF2, GR32, ccmask, 4>;
 124   def LOCG  : FixedCondUnaryRSY<"locg"##name,  0xEBE2, GR64, ccmask, 8>;
 125   def STOC  : FixedCondStoreRSY<"stoc"##name,  0xEBF3, GR32, ccmask, 4>;
 126   def STOCG : FixedCondStoreRSY<"stocg"##name, 0xEBE3, GR64, ccmask, 8>;
 127 }
 128 defm AsmO   : CondExtendedMnemonic<1,  "o">;
 129 defm AsmH   : CondExtendedMnemonic<2,  "h">;
 130 defm AsmNLE : CondExtendedMnemonic<3,  "nle">;
 131 defm AsmL   : CondExtendedMnemonic<4,  "l">;
 132 defm AsmNHE : CondExtendedMnemonic<5,  "nhe">;
 133 defm AsmLH  : CondExtendedMnemonic<6,  "lh">;
 134 defm AsmNE  : CondExtendedMnemonic<7,  "ne">;
 135 defm AsmE   : CondExtendedMnemonic<8,  "e">;
 136 defm AsmNLH : CondExtendedMnemonic<9,  "nlh">;
 137 defm AsmHE  : CondExtendedMnemonic<10, "he">;
 138 defm AsmNL  : CondExtendedMnemonic<11, "nl">;
 139 defm AsmLE  : CondExtendedMnemonic<12, "le">;
 140 defm AsmNH  : CondExtendedMnemonic<13, "nh">;
 141 defm AsmNO  : CondExtendedMnemonic<14, "no">;
 142
 143 // Define AsmParser mnemonics for each integer condition-code mask.
 144 // This is like the list above, except that condition 3 is not possible
 145 // and that the low bit of the mask is therefore always 0.  This means
 146 // that each condition has two names.  Conditions "o" and "no" are not used.
 147 //
 148 // We don't make one of the two names an alias of the other because
 149 // we need the custom parsing routines to select the correct register class.
 150 multiclass IntCondExtendedMnemonicA<bits<4> ccmask, string name> {
 151   let M3 = ccmask in {
 152     def CR  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2,
 153                                             brtarget16:$RI4),
 154                        "crj"##name##"\t$R1, $R2, $RI4", []>;
 155     def CGR : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2,
 156                                             brtarget16:$RI4),
 157                        "cgrj"##name##"\t$R1, $R2, $RI4", []>;
 158     def CI  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2,
 159                                             brtarget16:$RI4),
 160                        "cij"##name##"\t$R1, $I2, $RI4", []>;
 161     def CGI : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2,
 162                                             brtarget16:$RI4),
 163                        "cgij"##name##"\t$R1, $I2, $RI4", []>;
 164     def CLR  : InstRIEb<0xEC77, (outs), (ins GR32:$R1, GR32:$R2,
 165                                             brtarget16:$RI4),
 166                         "clrj"##name##"\t$R1, $R2, $RI4", []>;
 167     def CLGR : InstRIEb<0xEC65, (outs), (ins GR64:$R1, GR64:$R2,
 168                                              brtarget16:$RI4),
 169                         "clgrj"##name##"\t$R1, $R2, $RI4", []>;
 170     def CLI  : InstRIEc<0xEC7F, (outs), (ins GR32:$R1, imm32zx8:$I2,
 171                                              brtarget16:$RI4),
 172                         "clij"##name##"\t$R1, $I2, $RI4", []>;
 173     def CLGI : InstRIEc<0xEC7D, (outs), (ins GR64:$R1, imm64zx8:$I2,
 174                                              brtarget16:$RI4),
 175                         "clgij"##name##"\t$R1, $I2, $RI4", []>;
 176   }
 177 }
 178 multiclass IntCondExtendedMnemonic<bits<4> ccmask, string name1, string name2>
 179   : IntCondExtendedMnemonicA<ccmask, name1> {
 180   let isAsmParserOnly = 1 in
 181     defm Alt : IntCondExtendedMnemonicA<ccmask, name2>;
 182 }
 183 defm AsmJH   : IntCondExtendedMnemonic<2,  "h",  "nle">;
 184 defm AsmJL   : IntCondExtendedMnemonic<4,  "l",  "nhe">;
 185 defm AsmJLH  : IntCondExtendedMnemonic<6,  "lh", "ne">;
 186 defm AsmJE   : IntCondExtendedMnemonic<8,  "e",  "nlh">;
 187 defm AsmJHE  : IntCondExtendedMnemonic<10, "he", "nl">;
 188 defm AsmJLE  : IntCondExtendedMnemonic<12, "le", "nh">;
 189
 190 // Decrement a register and branch if it is nonzero.  These don't clobber CC,
 191 // but we might need to split long branches into sequences that do.
 192 let Defs = [CC] in {
 193   def BRCT  : BranchUnaryRI<"brct",  0xA76, GR32>;
 194   def BRCTG : BranchUnaryRI<"brctg", 0xA77, GR64>;
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // Select instructions
 199 //===----------------------------------------------------------------------===//
 200
 201 def Select32 : SelectWrapper<GR32>;
 202 def Select64 : SelectWrapper<GR64>;
 203
 204 defm CondStore8  : CondStores<GR32, nonvolatile_truncstorei8,
 205                               nonvolatile_anyextloadi8, bdxaddr20only>;
 206 defm CondStore16 : CondStores<GR32, nonvolatile_truncstorei16,
 207                               nonvolatile_anyextloadi16, bdxaddr20only>;
 208 defm CondStore32 : CondStores<GR32, nonvolatile_store,
 209                               nonvolatile_load, bdxaddr20only>;
 210
 211 defm : CondStores64<CondStore8, CondStore8Inv, nonvolatile_truncstorei8,
 212                     nonvolatile_anyextloadi8, bdxaddr20only>;
 213 defm : CondStores64<CondStore16, CondStore16Inv, nonvolatile_truncstorei16,
 214                     nonvolatile_anyextloadi16, bdxaddr20only>;
 215 defm : CondStores64<CondStore32, CondStore32Inv, nonvolatile_truncstorei32,
 216                     nonvolatile_anyextloadi32, bdxaddr20only>;
 217 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 218                               nonvolatile_load, bdxaddr20only>;
 219
 220 //===----------------------------------------------------------------------===//
 221 // Call instructions
 222 //===----------------------------------------------------------------------===//
 223
 224 // The definitions here are for the call-clobbered registers.
 225 let isCall = 1, Defs = [R0D, R1D, R2D, R3D, R4D, R5D, R14D,
 226                         F0D, F1D, F2D, F3D, F4D, F5D, F6D, F7D, CC],
 227     R1 = 14, isCodeGenOnly = 1 in {
 228   def BRAS  : InstRI<0xA75, (outs), (ins pcrel16call:$I2, variable_ops),
 229                      "bras\t%r14, $I2", []>;
 230   def BRASL : InstRIL<0xC05, (outs), (ins pcrel32call:$I2, variable_ops),
 231                       "brasl\t%r14, $I2", [(z_call pcrel32call:$I2)]>;
 232   def BASR  : InstRR<0x0D, (outs), (ins ADDR64:$R2, variable_ops),
 233                      "basr\t%r14, $R2", [(z_call ADDR64:$R2)]>;
 234 }
 235
 236 // Sibling calls.  Indirect sibling calls must be via R1, since R2 upwards
 237 // are argument registers and since branching to R0 is a no-op.
 238 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1,
 239     isCodeGenOnly = 1, R1 = 15 in {
 240   def CallJG : InstRIL<0xC04, (outs), (ins pcrel32call:$I2),
 241                        "jg\t$I2", [(z_sibcall pcrel32call:$I2)]>;
 242   let R2 = 1, Uses = [R1D] in
 243     def CallBR : InstRR<0x07, (outs), (ins), "br\t%r1", [(z_sibcall R1D)]>;
 244 }
 245
 246 // Define the general form of the call instructions for the asm parser.
 247 // These instructions don't hard-code %r14 as the return address register.
 248 def AsmBRAS  : InstRI<0xA75, (outs), (ins GR64:$R1, brtarget16:$I2),
 249                       "bras\t$R1, $I2", []>;
 250 def AsmBRASL : InstRIL<0xC05, (outs), (ins GR64:$R1, brtarget32:$I2),
 251                        "brasl\t$R1, $I2", []>;
 252 def AsmBASR  : InstRR<0x0D, (outs), (ins GR64:$R1, ADDR64:$R2),
 253                       "basr\t$R1, $R2", []>;
 254
 255 //===----------------------------------------------------------------------===//
 256 // Move instructions
 257 //===----------------------------------------------------------------------===//
 258
 259 // Register moves.
 260 let neverHasSideEffects = 1 in {
 261   def LR  : UnaryRR <"l",  0x18,   null_frag, GR32, GR32>;
 262   def LGR : UnaryRRE<"lg", 0xB904, null_frag, GR64, GR64>;
 263 }
 264 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 265   def LTR  : UnaryRR <"lt",  0x12,   null_frag, GR32, GR32>;
 266   def LTGR : UnaryRRE<"ltg", 0xB902, null_frag, GR64, GR64>;
 267 }
 268
 269 // Move on condition.
 270 let isCodeGenOnly = 1, Uses = [CC] in {
 271   def LOCR  : CondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 272   def LOCGR : CondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 273 }
 274 let Uses = [CC] in {
 275   def AsmLOCR  : AsmCondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 276   def AsmLOCGR : AsmCondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 277 }
 278
 279 // Immediate moves.
 280 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 281     isReMaterializable = 1 in {
 282   // 16-bit sign-extended immediates.
 283   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 284   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 285
 286   // Other 16-bit immediates.
 287   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 288   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 289   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 290   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 291
 292   // 32-bit immediates.
 293   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 294   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 295   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 296 }
 297
 298 // Register loads.
 299 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 300   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 301   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 302
 303   // These instructions are split after register allocation, so we don't
 304   // want a custom inserter.
 305   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 306     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 307                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 308   }
 309 }
 310 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 311   def LT  : UnaryRXY<"lt",  0xE312, load, GR32, 4>;
 312   def LTG : UnaryRXY<"ltg", 0xE302, load, GR64, 8>;
 313 }
 314
 315 let canFoldAsLoad = 1 in {
 316   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 317   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 318 }
 319
 320 // Load on condition.
 321 let isCodeGenOnly = 1, Uses = [CC] in {
 322   def LOC  : CondUnaryRSY<"loc",  0xEBF2, nonvolatile_load, GR32, 4>;
 323   def LOCG : CondUnaryRSY<"locg", 0xEBE2, nonvolatile_load, GR64, 8>;
 324 }
 325 let Uses = [CC] in {
 326   def AsmLOC  : AsmCondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 327   def AsmLOCG : AsmCondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 328 }
 329
 330 // Register stores.
 331 let SimpleBDXStore = 1 in {
 332   defm ST : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 333   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 334
 335   // These instructions are split after register allocation, so we don't
 336   // want a custom inserter.
 337   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 338     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 339                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 340   }
 341 }
 342 def STRL  : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 343 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 344
 345 // Store on condition.
 346 let isCodeGenOnly = 1, Uses = [CC] in {
 347   def STOC  : CondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 348   def STOCG : CondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 349 }
 350 let Uses = [CC] in {
 351   def AsmSTOC  : AsmCondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 352   def AsmSTOCG : AsmCondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 353 }
 354
 355 // 8-bit immediate stores to 8-bit fields.
 356 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 357
 358 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 359 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 360 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 361 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 362
 363 // Memory-to-memory moves.
 364 let mayLoad = 1, mayStore = 1 in
 365   defm MVC : MemorySS<"mvc", 0xD2, z_mvc, z_mvc_loop>;
 366
 367 // String moves.
 368 let mayLoad = 1, mayStore = 1, Defs = [CC], Uses = [R0W] in
 369   defm MVST : StringRRE<"mvst", 0xB255, z_stpcpy>;
 370
 371 //===----------------------------------------------------------------------===//
 372 // Sign extensions
 373 //===----------------------------------------------------------------------===//
 374 //
 375 // Note that putting these before zero extensions mean that we will prefer
 376 // them for anyextload*.  There's not really much to choose between the two
 377 // either way, but signed-extending loads have a short LH and a long LHY,
 378 // while zero-extending loads have only the long LLH.
 379 //
 380 //===----------------------------------------------------------------------===//
 381
 382 // 32-bit extensions from registers.
 383 let neverHasSideEffects = 1 in {
 384   def LBR : UnaryRRE<"lb", 0xB926, sext8,  GR32, GR32>;
 385   def LHR : UnaryRRE<"lh", 0xB927, sext16, GR32, GR32>;
 386 }
 387
 388 // 64-bit extensions from registers.
 389 let neverHasSideEffects = 1 in {
 390   def LGBR : UnaryRRE<"lgb", 0xB906, sext8,  GR64, GR64>;
 391   def LGHR : UnaryRRE<"lgh", 0xB907, sext16, GR64, GR64>;
 392   def LGFR : UnaryRRE<"lgf", 0xB914, sext32, GR64, GR32>;
 393 }
 394 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 395   def LTGFR : UnaryRRE<"ltgf", 0xB912, null_frag, GR64, GR64>;
 396
 397 // Match 32-to-64-bit sign extensions in which the source is already
 398 // in a 64-bit register.
 399 def : Pat<(sext_inreg GR64:$src, i32),
 400           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 401
 402 // 32-bit extensions from memory.
 403 def  LB   : UnaryRXY<"lb", 0xE376, asextloadi8, GR32, 1>;
 404 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, asextloadi16, GR32, 2>;
 405 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_asextloadi16, GR32>;
 406
 407 // 64-bit extensions from memory.
 408 def LGB   : UnaryRXY<"lgb", 0xE377, asextloadi8,  GR64, 1>;
 409 def LGH   : UnaryRXY<"lgh", 0xE315, asextloadi16, GR64, 2>;
 410 def LGF   : UnaryRXY<"lgf", 0xE314, asextloadi32, GR64, 4>;
 411 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_asextloadi16, GR64>;
 412 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_asextloadi32, GR64>;
 413 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 414   def LTGF : UnaryRXY<"ltgf", 0xE332, asextloadi32, GR64, 4>;
 415
 416 //===----------------------------------------------------------------------===//
 417 // Zero extensions
 418 //===----------------------------------------------------------------------===//
 419
 420 // 32-bit extensions from registers.
 421 let neverHasSideEffects = 1 in {
 422   def LLCR : UnaryRRE<"llc", 0xB994, zext8,  GR32, GR32>;
 423   def LLHR : UnaryRRE<"llh", 0xB995, zext16, GR32, GR32>;
 424 }
 425
 426 // 64-bit extensions from registers.
 427 let neverHasSideEffects = 1 in {
 428   def LLGCR : UnaryRRE<"llgc", 0xB984, zext8,  GR64, GR64>;
 429   def LLGHR : UnaryRRE<"llgh", 0xB985, zext16, GR64, GR64>;
 430   def LLGFR : UnaryRRE<"llgf", 0xB916, zext32, GR64, GR32>;
 431 }
 432
 433 // Match 32-to-64-bit zero extensions in which the source is already
 434 // in a 64-bit register.
 435 def : Pat<(and GR64:$src, 0xffffffff),
 436           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 437
 438 // 32-bit extensions from memory.
 439 def LLC   : UnaryRXY<"llc", 0xE394, azextloadi8,  GR32, 1>;
 440 def LLH   : UnaryRXY<"llh", 0xE395, azextloadi16, GR32, 2>;
 441 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_azextloadi16, GR32>;
 442
 443 // 64-bit extensions from memory.
 444 def LLGC   : UnaryRXY<"llgc", 0xE390, azextloadi8,  GR64, 1>;
 445 def LLGH   : UnaryRXY<"llgh", 0xE391, azextloadi16, GR64, 2>;
 446 def LLGF   : UnaryRXY<"llgf", 0xE316, azextloadi32, GR64, 4>;
 447 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_azextloadi16, GR64>;
 448 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_azextloadi32, GR64>;
 449
 450 //===----------------------------------------------------------------------===//
 451 // Truncations
 452 //===----------------------------------------------------------------------===//
 453
 454 // Truncations of 64-bit registers to 32-bit registers.
 455 def : Pat<(i32 (trunc GR64:$src)),
 456           (EXTRACT_SUBREG GR64:$src, subreg_32bit)>;
 457
 458 // Truncations of 32-bit registers to memory.
 459 defm STC   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR32, 1>;
 460 defm STH   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 461 def  STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 462
 463 // Truncations of 64-bit registers to memory.
 464 defm : StoreGR64Pair<STC, STCY, truncstorei8>;
 465 defm : StoreGR64Pair<STH, STHY, truncstorei16>;
 466 def  : StoreGR64PC<STHRL, aligned_truncstorei16>;
 467 defm : StoreGR64Pair<ST, STY, truncstorei32>;
 468 def  : StoreGR64PC<STRL, aligned_truncstorei32>;
 469
 470 //===----------------------------------------------------------------------===//
 471 // Multi-register moves
 472 //===----------------------------------------------------------------------===//
 473
 474 // Multi-register loads.
 475 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 476
 477 // Multi-register stores.
 478 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 479
 480 //===----------------------------------------------------------------------===//
 481 // Byte swaps
 482 //===----------------------------------------------------------------------===//
 483
 484 // Byte-swapping register moves.
 485 let neverHasSideEffects = 1 in {
 486   def LRVR  : UnaryRRE<"lrv",  0xB91F, bswap, GR32, GR32>;
 487   def LRVGR : UnaryRRE<"lrvg", 0xB90F, bswap, GR64, GR64>;
 488 }
 489
 490 // Byte-swapping loads.  Unlike normal loads, these instructions are
 491 // allowed to access storage more than once.
 492 def LRV  : UnaryRXY<"lrv",  0xE31E, loadu<bswap, nonvolatile_load>, GR32, 4>;
 493 def LRVG : UnaryRXY<"lrvg", 0xE30F, loadu<bswap, nonvolatile_load>, GR64, 8>;
 494
 495 // Likewise byte-swapping stores.
 496 def STRV  : StoreRXY<"strv", 0xE33E, storeu<bswap, nonvolatile_store>, GR32, 4>;
 497 def STRVG : StoreRXY<"strvg", 0xE32F, storeu<bswap, nonvolatile_store>,
 498                      GR64, 8>;
 499
 500 //===----------------------------------------------------------------------===//
 501 // Load address instructions
 502 //===----------------------------------------------------------------------===//
 503
 504 // Load BDX-style addresses.
 505 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isReMaterializable = 1,
 506     DispKey = "la" in {
 507   let DispSize = "12" in
 508     def LA : InstRX<0x41, (outs GR64:$R1), (ins laaddr12pair:$XBD2),
 509                     "la\t$R1, $XBD2",
 510                     [(set GR64:$R1, laaddr12pair:$XBD2)]>;
 511   let DispSize = "20" in
 512     def LAY : InstRXY<0xE371, (outs GR64:$R1), (ins laaddr20pair:$XBD2),
 513                       "lay\t$R1, $XBD2",
 514                       [(set GR64:$R1, laaddr20pair:$XBD2)]>;
 515 }
 516
 517 // Load a PC-relative address.  There's no version of this instruction
 518 // with a 16-bit offset, so there's no relaxation.
 519 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 520     isReMaterializable = 1 in {
 521   def LARL : InstRIL<0xC00, (outs GR64:$R1), (ins pcrel32:$I2),
 522                      "larl\t$R1, $I2",
 523                      [(set GR64:$R1, pcrel32:$I2)]>;
 524 }
 525
 526 //===----------------------------------------------------------------------===//
 527 // Absolute and Negation
 528 //===----------------------------------------------------------------------===//
 529
 530 let Defs = [CC] in {
 531   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 532     def LPR  : UnaryRR <"lp",  0x10,   z_iabs32, GR32, GR32>;
 533     def LPGR : UnaryRRE<"lpg", 0xB900, z_iabs64, GR64, GR64>;
 534   }
 535   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 536     def LPGFR : UnaryRRE<"lpgf", 0xB910, null_frag, GR64, GR32>;
 537 }
 538 defm : SXU<z_iabs64, LPGFR>;
 539
 540 let Defs = [CC] in {
 541   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 542     def LNR  : UnaryRR <"ln",  0x11,   z_inegabs32, GR32, GR32>;
 543     def LNGR : UnaryRRE<"lng", 0xB901, z_inegabs64, GR64, GR64>;
 544   }
 545   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 546     def LNGFR : UnaryRRE<"lngf", 0xB911, null_frag, GR64, GR32>;
 547 }
 548 defm : SXU<z_inegabs64, LNGFR>;
 549
 550 let Defs = [CC] in {
 551   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 552     def LCR  : UnaryRR <"lc",  0x13,   ineg, GR32, GR32>;
 553     def LCGR : UnaryRRE<"lcg", 0xB903, ineg, GR64, GR64>;
 554   }
 555   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 556     def LCGFR : UnaryRRE<"lcgf", 0xB913, null_frag, GR64, GR32>;
 557 }
 558 defm : SXU<ineg, LCGFR>;
 559
 560 //===----------------------------------------------------------------------===//
 561 // Insertion
 562 //===----------------------------------------------------------------------===//
 563
 564 let isCodeGenOnly = 1 in
 565   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, azextloadi8, 1>;
 566 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, azextloadi8, 1>;
 567
 568 defm : InsertMem<"inserti8", IC32,  GR32, azextloadi8, bdxaddr12pair>;
 569 defm : InsertMem<"inserti8", IC32Y, GR32, azextloadi8, bdxaddr20pair>;
 570
 571 defm : InsertMem<"inserti8", IC,  GR64, azextloadi8, bdxaddr12pair>;
 572 defm : InsertMem<"inserti8", ICY, GR64, azextloadi8, bdxaddr20pair>;
 573
 574 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 575 // We don't have or_as_insert equivalents of these operations because
 576 // OI is available instead.
 577 let isCodeGenOnly = 1 in {
 578   def IILL32 : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 579   def IILH32 : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 580 }
 581 def IILL : BinaryRI<"iill", 0xA53, insertll, GR64, imm64ll16>;
 582 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR64, imm64lh16>;
 583 def IIHL : BinaryRI<"iihl", 0xA51, inserthl, GR64, imm64hl16>;
 584 def IIHH : BinaryRI<"iihh", 0xA50, inserthh, GR64, imm64hh16>;
 585
 586 // ...likewise for 32-bit immediates.  For GR32s this is a general
 587 // full-width move.  (We use IILF rather than something like LLILF
 588 // for 32-bit moves because IILF leaves the upper 32 bits of the
 589 // GR64 unchanged.)
 590 let isCodeGenOnly = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 591     isReMaterializable = 1 in {
 592   def IILF32 : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 593 }
 594 def IILF : BinaryRIL<"iilf", 0xC09, insertlf, GR64, imm64lf32>;
 595 def IIHF : BinaryRIL<"iihf", 0xC08, inserthf, GR64, imm64hf32>;
 596
 597 // An alternative model of inserthf, with the first operand being
 598 // a zero-extended value.
 599 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 600           (IIHF (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit),
 601                 imm64hf32:$imm)>;
 602
 603 //===----------------------------------------------------------------------===//
 604 // Addition
 605 //===----------------------------------------------------------------------===//
 606
 607 // Plain addition.
 608 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 609   // Addition of a register.
 610   let isCommutable = 1 in {
 611     defm AR : BinaryRRAndK<"a", 0x1A, 0xB9F8, add, GR32, GR32>;
 612     defm AGR : BinaryRREAndK<"ag", 0xB908, 0xB9E8, add, GR64, GR64>;
 613   }
 614   def AGFR : BinaryRRE<"agf", 0xB918, null_frag, GR64, GR32>;
 615
 616   // Addition of signed 16-bit immediates.
 617   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, add, GR32, imm32sx16>;
 618   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, add, GR64, imm64sx16>;
 619
 620   // Addition of signed 32-bit immediates.
 621   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 622   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 623
 624   // Addition of memory.
 625   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, asextloadi16, 2>;
 626   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load, 4>;
 627   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, asextloadi32, 4>;
 628   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load, 8>;
 629
 630   // Addition to memory.
 631   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 632   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 633 }
 634 defm : SXB<add, GR64, AGFR>;
 635
 636 // Addition producing a carry.
 637 let Defs = [CC] in {
 638   // Addition of a register.
 639   let isCommutable = 1 in {
 640     defm ALR : BinaryRRAndK<"al", 0x1E, 0xB9FA, addc, GR32, GR32>;
 641     defm ALGR : BinaryRREAndK<"alg", 0xB90A, 0xB9EA, addc, GR64, GR64>;
 642   }
 643   def ALGFR : BinaryRRE<"algf", 0xB91A, null_frag, GR64, GR32>;
 644
 645   // Addition of signed 16-bit immediates.
 646   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, addc, GR32, imm32sx16>,
 647                 Requires<[FeatureDistinctOps]>;
 648   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, addc, GR64, imm64sx16>,
 649                 Requires<[FeatureDistinctOps]>;
 650
 651   // Addition of unsigned 32-bit immediates.
 652   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 653   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 654
 655   // Addition of memory.
 656   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load, 4>;
 657   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, azextloadi32, 4>;
 658   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load, 8>;
 659 }
 660 defm : ZXB<addc, GR64, ALGFR>;
 661
 662 // Addition producing and using a carry.
 663 let Defs = [CC], Uses = [CC] in {
 664   // Addition of a register.
 665   def ALCR  : BinaryRRE<"alc",  0xB998, adde, GR32, GR32>;
 666   def ALCGR : BinaryRRE<"alcg", 0xB988, adde, GR64, GR64>;
 667
 668   // Addition of memory.
 669   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load, 4>;
 670   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load, 8>;
 671 }
 672
 673 //===----------------------------------------------------------------------===//
 674 // Subtraction
 675 //===----------------------------------------------------------------------===//
 676
 677 // Plain substraction.  Although immediate forms exist, we use the
 678 // add-immediate instruction instead.
 679 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 680   // Subtraction of a register.
 681   defm SR : BinaryRRAndK<"s", 0x1B, 0xB9F9, sub, GR32, GR32>;
 682   def SGFR : BinaryRRE<"sgf", 0xB919, null_frag, GR64, GR32>;
 683   defm SGR : BinaryRREAndK<"sg", 0xB909, 0xB9E9, sub, GR64, GR64>;
 684
 685   // Subtraction of memory.
 686   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, asextloadi16, 2>;
 687   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load, 4>;
 688   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, asextloadi32, 4>;
 689   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load, 8>;
 690 }
 691 defm : SXB<sub, GR64, SGFR>;
 692
 693 // Subtraction producing a carry.
 694 let Defs = [CC] in {
 695   // Subtraction of a register.
 696   defm SLR : BinaryRRAndK<"sl", 0x1F, 0xB9FB, subc, GR32, GR32>;
 697   def SLGFR : BinaryRRE<"slgf", 0xB91B, null_frag, GR64, GR32>;
 698   defm SLGR : BinaryRREAndK<"slg", 0xB90B, 0xB9EB, subc, GR64, GR64>;
 699
 700   // Subtraction of unsigned 32-bit immediates.  These don't match
 701   // subc because we prefer addc for constants.
 702   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 703   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 704
 705   // Subtraction of memory.
 706   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load, 4>;
 707   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, azextloadi32, 4>;
 708   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load, 8>;
 709 }
 710 defm : ZXB<subc, GR64, SLGFR>;
 711
 712 // Subtraction producing and using a carry.
 713 let Defs = [CC], Uses = [CC] in {
 714   // Subtraction of a register.
 715   def SLBR  : BinaryRRE<"slb",  0xB999, sube, GR32, GR32>;
 716   def SLGBR : BinaryRRE<"slbg", 0xB989, sube, GR64, GR64>;
 717
 718   // Subtraction of memory.
 719   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load, 4>;
 720   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load, 8>;
 721 }
 722
 723 //===----------------------------------------------------------------------===//
 724 // AND
 725 //===----------------------------------------------------------------------===//
 726
 727 let Defs = [CC] in {
 728   // ANDs of a register.
 729   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 730     defm NR : BinaryRRAndK<"n", 0x14, 0xB9F4, and, GR32, GR32>;
 731     defm NGR : BinaryRREAndK<"ng", 0xB980, 0xB9E4, and, GR64, GR64>;
 732   }
 733
 734   let isConvertibleToThreeAddress = 1 in {
 735     // ANDs of a 16-bit immediate, leaving other bits unaffected.
 736     // The CC result only reflects the 16-bit field, not the full register.
 737     let isCodeGenOnly = 1 in {
 738       def NILL32 : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
 739       def NILH32 : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
 740     }
 741     def NILL : BinaryRI<"nill", 0xA57, and, GR64, imm64ll16c>;
 742     def NILH : BinaryRI<"nilh", 0xA56, and, GR64, imm64lh16c>;
 743     def NIHL : BinaryRI<"nihl", 0xA55, and, GR64, imm64hl16c>;
 744     def NIHH : BinaryRI<"nihh", 0xA54, and, GR64, imm64hh16c>;
 745
 746     // ANDs of a 32-bit immediate, leaving other bits unaffected.
 747     // The CC result only reflects the 32-bit field, which means we can
 748     // use it as a zero indicator for i32 operations but not otherwise.
 749     let isCodeGenOnly = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in
 750       def NILF32 : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
 751     def NILF : BinaryRIL<"nilf", 0xC0B, and, GR64, imm64lf32c>;
 752     def NIHF : BinaryRIL<"nihf", 0xC0A, and, GR64, imm64hf32c>;
 753   }
 754
 755   // ANDs of memory.
 756   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 757     defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
 758     def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
 759   }
 760
 761   // AND to memory
 762   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, uimm8>;
 763
 764   // Block AND.
 765   let mayLoad = 1, mayStore = 1 in
 766     defm NC : MemorySS<"nc", 0xD4, z_nc, z_nc_loop>;
 767 }
 768 defm : RMWIByte<and, bdaddr12pair, NI>;
 769 defm : RMWIByte<and, bdaddr20pair, NIY>;
 770
 771 //===----------------------------------------------------------------------===//
 772 // OR
 773 //===----------------------------------------------------------------------===//
 774
 775 let Defs = [CC] in {
 776   // ORs of a register.
 777   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 778     defm OR : BinaryRRAndK<"o", 0x16, 0xB9F6, or, GR32, GR32>;
 779     defm OGR : BinaryRREAndK<"og", 0xB981, 0xB9E6, or, GR64, GR64>;
 780   }
 781
 782   // ORs of a 16-bit immediate, leaving other bits unaffected.
 783   // The CC result only reflects the 16-bit field, not the full register.
 784   let isCodeGenOnly = 1 in {
 785     def OILL32 : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
 786     def OILH32 : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
 787   }
 788   def OILL : BinaryRI<"oill", 0xA5B, or, GR64, imm64ll16>;
 789   def OILH : BinaryRI<"oilh", 0xA5A, or, GR64, imm64lh16>;
 790   def OIHL : BinaryRI<"oihl", 0xA59, or, GR64, imm64hl16>;
 791   def OIHH : BinaryRI<"oihh", 0xA58, or, GR64, imm64hh16>;
 792
 793   // ORs of a 32-bit immediate, leaving other bits unaffected.
 794   // The CC result only reflects the 32-bit field, which means we can
 795   // use it as a zero indicator for i32 operations but not otherwise.
 796   let isCodeGenOnly = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in
 797     def OILF32 : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
 798   def OILF : BinaryRIL<"oilf", 0xC0D, or, GR64, imm64lf32>;
 799   def OIHF : BinaryRIL<"oihf", 0xC0C, or, GR64, imm64hf32>;
 800
 801   // ORs of memory.
 802   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 803     defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
 804     def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
 805   }
 806
 807   // OR to memory
 808   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, uimm8>;
 809
 810   // Block OR.
 811   let mayLoad = 1, mayStore = 1 in
 812     defm OC : MemorySS<"oc", 0xD6, z_oc, z_oc_loop>;
 813 }
 814 defm : RMWIByte<or, bdaddr12pair, OI>;
 815 defm : RMWIByte<or, bdaddr20pair, OIY>;
 816
 817 //===----------------------------------------------------------------------===//
 818 // XOR
 819 //===----------------------------------------------------------------------===//
 820
 821 let Defs = [CC] in {
 822   // XORs of a register.
 823   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 824     defm XR : BinaryRRAndK<"x", 0x17, 0xB9F7, xor, GR32, GR32>;
 825     defm XGR : BinaryRREAndK<"xg", 0xB982, 0xB9E7, xor, GR64, GR64>;
 826   }
 827
 828   // XORs of a 32-bit immediate, leaving other bits unaffected.
 829   // The CC result only reflects the 32-bit field, which means we can
 830   // use it as a zero indicator for i32 operations but not otherwise.
 831   let isCodeGenOnly = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in
 832     def XILF32 : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
 833   def XILF : BinaryRIL<"xilf", 0xC07, xor, GR64, imm64lf32>;
 834   def XIHF : BinaryRIL<"xihf", 0xC06, xor, GR64, imm64hf32>;
 835
 836   // XORs of memory.
 837   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 838     defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
 839     def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
 840   }
 841
 842   // XOR to memory
 843   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, uimm8>;
 844
 845   // Block XOR.
 846   let mayLoad = 1, mayStore = 1 in
 847     defm XC : MemorySS<"xc", 0xD7, z_xc, z_xc_loop>;
 848 }
 849 defm : RMWIByte<xor, bdaddr12pair, XI>;
 850 defm : RMWIByte<xor, bdaddr20pair, XIY>;
 851
 852 //===----------------------------------------------------------------------===//
 853 // Multiplication
 854 //===----------------------------------------------------------------------===//
 855
 856 // Multiplication of a register.
 857 let isCommutable = 1 in {
 858   def MSR  : BinaryRRE<"ms",  0xB252, mul, GR32, GR32>;
 859   def MSGR : BinaryRRE<"msg", 0xB90C, mul, GR64, GR64>;
 860 }
 861 def MSGFR : BinaryRRE<"msgf", 0xB91C, null_frag, GR64, GR32>;
 862 defm : SXB<mul, GR64, MSGFR>;
 863
 864 // Multiplication of a signed 16-bit immediate.
 865 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
 866 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
 867
 868 // Multiplication of a signed 32-bit immediate.
 869 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
 870 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
 871
 872 // Multiplication of memory.
 873 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, asextloadi16, 2>;
 874 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
 875 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, asextloadi32, 4>;
 876 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
 877
 878 // Multiplication of a register, producing two results.
 879 def MLGR : BinaryRRE<"mlg", 0xB986, z_umul_lohi64, GR128, GR64>;
 880
 881 // Multiplication of memory, producing two results.
 882 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load, 8>;
 883
 884 //===----------------------------------------------------------------------===//
 885 // Division and remainder
 886 //===----------------------------------------------------------------------===//
 887
 888 // Division and remainder, from registers.
 889 def DSGFR : BinaryRRE<"dsgf", 0xB91D, z_sdivrem32, GR128, GR32>;
 890 def DSGR  : BinaryRRE<"dsg",  0xB90D, z_sdivrem64, GR128, GR64>;
 891 def DLR   : BinaryRRE<"dl",   0xB997, z_udivrem32, GR128, GR32>;
 892 def DLGR  : BinaryRRE<"dlg",  0xB987, z_udivrem64, GR128, GR64>;
 893
 894 // Division and remainder, from memory.
 895 def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem32, GR128, load, 4>;
 896 def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load, 8>;
 897 def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load, 4>;
 898 def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load, 8>;
 899
 900 //===----------------------------------------------------------------------===//
 901 // Shifts
 902 //===----------------------------------------------------------------------===//
 903
 904 // Shift left.
 905 let neverHasSideEffects = 1 in {
 906   defm SLL : ShiftRSAndK<"sll", 0x89, 0xEBDF, shl, GR32>;
 907   def SLLG : ShiftRSY<"sllg", 0xEB0D, shl, GR64>;
 908 }
 909
 910 // Logical shift right.
 911 let neverHasSideEffects = 1 in {
 912   defm SRL : ShiftRSAndK<"srl", 0x88, 0xEBDE, srl, GR32>;
 913   def SRLG : ShiftRSY<"srlg", 0xEB0C, srl, GR64>;
 914 }
 915
 916 // Arithmetic shift right.
 917 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 918   defm SRA : ShiftRSAndK<"sra", 0x8A, 0xEBDC, sra, GR32>;
 919   def SRAG : ShiftRSY<"srag", 0xEB0A, sra, GR64>;
 920 }
 921
 922 // Rotate left.
 923 let neverHasSideEffects = 1 in {
 924   def RLL  : ShiftRSY<"rll",  0xEB1D, rotl, GR32>;
 925   def RLLG : ShiftRSY<"rllg", 0xEB1C, rotl, GR64>;
 926 }
 927
 928 // Rotate second operand left and inserted selected bits into first operand.
 929 // These can act like 32-bit operands provided that the constant start and
 930 // end bits (operands 2 and 3) are in the range [32, 64).
 931 let Defs = [CC] in {
 932   let isCodeGenOnly = 1 in
 933     def RISBG32 : RotateSelectRIEf<"risbg", 0xEC55, GR32, GR32>;
 934   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 935     def RISBG : RotateSelectRIEf<"risbg", 0xEC55, GR64, GR64>;
 936 }
 937
 938 // Forms of RISBG that only affect one word of the destination register.
 939 // They do not set CC.
 940 let isCodeGenOnly = 1 in
 941   def RISBLG32 : RotateSelectRIEf<"risblg", 0xEC51, GR32, GR32>,
 942                  Requires<[FeatureHighWord]>;
 943 def RISBHG : RotateSelectRIEf<"risbhg", 0xEC5D, GR64, GR64>,
 944              Requires<[FeatureHighWord]>;
 945 def RISBLG : RotateSelectRIEf<"risblg", 0xEC51, GR64, GR64>,
 946              Requires<[FeatureHighWord]>;
 947
 948 // Rotate second operand left and perform a logical operation with selected
 949 // bits of the first operand.  The CC result only describes the selected bits,
 950 // so isn't useful for a full comparison against zero.
 951 let Defs = [CC] in {
 952   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
 953   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
 954   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
 955 }
 956
 957 //===----------------------------------------------------------------------===//
 958 // Comparison
 959 //===----------------------------------------------------------------------===//
 960
 961 // Signed comparisons.  We put these before the unsigned comparisons because
 962 // some of the signed forms have COMPARE AND BRANCH equivalents whereas none
 963 // of the unsigned forms do.
 964 let Defs = [CC], CCValues = 0xE in {
 965   // Comparison with a register.
 966   def CR   : CompareRR <"c",   0x19,   z_scmp,    GR32, GR32>;
 967   def CGFR : CompareRRE<"cgf", 0xB930, null_frag, GR64, GR32>;
 968   def CGR  : CompareRRE<"cg",  0xB920, z_scmp,    GR64, GR64>;
 969
 970   // Comparison with a signed 16-bit immediate.
 971   def CHI  : CompareRI<"chi",  0xA7E, z_scmp, GR32, imm32sx16>;
 972   def CGHI : CompareRI<"cghi", 0xA7F, z_scmp, GR64, imm64sx16>;
 973
 974   // Comparison with a signed 32-bit immediate.
 975   def CFI  : CompareRIL<"cfi",  0xC2D, z_scmp, GR32, simm32>;
 976   def CGFI : CompareRIL<"cgfi", 0xC2C, z_scmp, GR64, imm64sx32>;
 977
 978   // Comparison with memory.
 979   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_scmp, GR32, asextloadi16, 2>;
 980   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_scmp, GR32, load, 4>;
 981   def  CGH   : CompareRXY<"cgh", 0xE334, z_scmp, GR64, asextloadi16, 2>;
 982   def  CGF   : CompareRXY<"cgf", 0xE330, z_scmp, GR64, asextloadi32, 4>;
 983   def  CG    : CompareRXY<"cg",  0xE320, z_scmp, GR64, load, 8>;
 984   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_scmp, GR32, aligned_asextloadi16>;
 985   def  CRL   : CompareRILPC<"crl",   0xC6D, z_scmp, GR32, aligned_load>;
 986   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_scmp, GR64, aligned_asextloadi16>;
 987   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_scmp, GR64, aligned_asextloadi32>;
 988   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_scmp, GR64, aligned_load>;
 989
 990   // Comparison between memory and a signed 16-bit immediate.
 991   def CHHSI : CompareSIL<"chhsi", 0xE554, z_scmp, asextloadi16, imm32sx16>;
 992   def CHSI  : CompareSIL<"chsi",  0xE55C, z_scmp, load, imm32sx16>;
 993   def CGHSI : CompareSIL<"cghsi", 0xE558, z_scmp, load, imm64sx16>;
 994 }
 995 defm : SXB<z_scmp, GR64, CGFR>;
 996
 997 // Unsigned comparisons.
 998 let Defs = [CC], CCValues = 0xE, IsLogical = 1 in {
 999   // Comparison with a register.
1000   def CLR   : CompareRR <"cl",   0x15,   z_ucmp,    GR32, GR32>;
1001   def CLGFR : CompareRRE<"clgf", 0xB931, null_frag, GR64, GR32>;
1002   def CLGR  : CompareRRE<"clg",  0xB921, z_ucmp,    GR64, GR64>;
1003
1004   // Comparison with a signed 32-bit immediate.
1005   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
1006   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
1007
1008   // Comparison with memory.
1009   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
1010   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, azextloadi32, 4>;
1011   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
1012   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
1013                              aligned_azextloadi16>;
1014   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
1015                              aligned_load>;
1016   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
1017                              aligned_azextloadi16>;
1018   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
1019                              aligned_azextloadi32>;
1020   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
1021                              aligned_load>;
1022
1023   // Comparison between memory and an unsigned 8-bit immediate.
1024   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, azextloadi8, imm32zx8>;
1025
1026   // Comparison between memory and an unsigned 16-bit immediate.
1027   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, azextloadi16, imm32zx16>;
1028   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load, imm32zx16>;
1029   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load, imm64zx16>;
1030 }
1031 defm : ZXB<z_ucmp, GR64, CLGFR>;
1032
1033 // Memory-to-memory comparison.
1034 let mayLoad = 1, Defs = [CC] in
1035   defm CLC : MemorySS<"clc", 0xD5, z_clc, z_clc_loop>;
1036
1037 // String comparison.
1038 let mayLoad = 1, Defs = [CC], Uses = [R0W] in
1039   defm CLST : StringRRE<"clst", 0xB25D, z_strcmp>;
1040
1041 // Test under mask.
1042 let Defs = [CC] in {
1043   let isCodeGenOnly = 1 in {
1044     def TMLL32 : CompareRI<"tmll", 0xA71, z_tm_reg, GR32, imm32ll16>;
1045     def TMLH32 : CompareRI<"tmlh", 0xA70, z_tm_reg, GR32, imm32lh16>;
1046   }
1047
1048   def TMLL : CompareRI<"tmll", 0xA71, z_tm_reg, GR64, imm64ll16>;
1049   def TMLH : CompareRI<"tmlh", 0xA70, z_tm_reg, GR64, imm64lh16>;
1050   def TMHL : CompareRI<"tmhl", 0xA73, z_tm_reg, GR64, imm64hl16>;
1051   def TMHH : CompareRI<"tmhh", 0xA72, z_tm_reg, GR64, imm64hh16>;
1052
1053   defm TM : CompareSIPair<"tm", 0x91, 0xEB51, z_tm_mem, anyextloadi8, imm32zx8>;
1054 }
1055
1056 //===----------------------------------------------------------------------===//
1057 // Prefetch
1058 //===----------------------------------------------------------------------===//
1059
1060 def PFD : PrefetchRXY<"pfd", 0xE336, z_prefetch>;
1061 def PFDRL : PrefetchRILPC<"pfdrl", 0xC62, z_prefetch>;
1062
1063 //===----------------------------------------------------------------------===//
1064 // Atomic operations
1065 //===----------------------------------------------------------------------===//
1066
1067 def ATOMIC_SWAPW        : AtomicLoadWBinaryReg<z_atomic_swapw>;
1068 def ATOMIC_SWAP_32      : AtomicLoadBinaryReg32<atomic_swap_32>;
1069 def ATOMIC_SWAP_64      : AtomicLoadBinaryReg64<atomic_swap_64>;
1070
1071 def ATOMIC_LOADW_AR     : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
1072 def ATOMIC_LOADW_AFI    : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
1073 def ATOMIC_LOAD_AR      : AtomicLoadBinaryReg32<atomic_load_add_32>;
1074 def ATOMIC_LOAD_AHI     : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
1075 def ATOMIC_LOAD_AFI     : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
1076 def ATOMIC_LOAD_AGR     : AtomicLoadBinaryReg64<atomic_load_add_64>;
1077 def ATOMIC_LOAD_AGHI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
1078 def ATOMIC_LOAD_AGFI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
1079
1080 def ATOMIC_LOADW_SR     : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
1081 def ATOMIC_LOAD_SR      : AtomicLoadBinaryReg32<atomic_load_sub_32>;
1082 def ATOMIC_LOAD_SGR     : AtomicLoadBinaryReg64<atomic_load_sub_64>;
1083
1084 def ATOMIC_LOADW_NR     : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
1085 def ATOMIC_LOADW_NILH   : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
1086 def ATOMIC_LOAD_NR      : AtomicLoadBinaryReg32<atomic_load_and_32>;
1087 def ATOMIC_LOAD_NILL32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32ll16c>;
1088 def ATOMIC_LOAD_NILH32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32lh16c>;
1089 def ATOMIC_LOAD_NILF32  : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
1090 def ATOMIC_LOAD_NGR     : AtomicLoadBinaryReg64<atomic_load_and_64>;
1091 def ATOMIC_LOAD_NILL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64ll16c>;
1092 def ATOMIC_LOAD_NILH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lh16c>;
1093 def ATOMIC_LOAD_NIHL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hl16c>;
1094 def ATOMIC_LOAD_NIHH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hh16c>;
1095 def ATOMIC_LOAD_NILF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lf32c>;
1096 def ATOMIC_LOAD_NIHF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hf32c>;
1097
1098 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
1099 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
1100 def ATOMIC_LOAD_OR      : AtomicLoadBinaryReg32<atomic_load_or_32>;
1101 def ATOMIC_LOAD_OILL32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
1102 def ATOMIC_LOAD_OILH32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
1103 def ATOMIC_LOAD_OILF32  : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
1104 def ATOMIC_LOAD_OGR     : AtomicLoadBinaryReg64<atomic_load_or_64>;
1105 def ATOMIC_LOAD_OILL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1106 def ATOMIC_LOAD_OILH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1107 def ATOMIC_LOAD_OIHL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1108 def ATOMIC_LOAD_OIHH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1109 def ATOMIC_LOAD_OILF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1110 def ATOMIC_LOAD_OIHF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1111
1112 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1113 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1114 def ATOMIC_LOAD_XR      : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1115 def ATOMIC_LOAD_XILF32  : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1116 def ATOMIC_LOAD_XGR     : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1117 def ATOMIC_LOAD_XILF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1118 def ATOMIC_LOAD_XIHF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1119
1120 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1121 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1122                                                imm32lh16c>;
1123 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1124 def ATOMIC_LOAD_NILL32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1125                                                 imm32ll16c>;
1126 def ATOMIC_LOAD_NILH32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1127                                                 imm32lh16c>;
1128 def ATOMIC_LOAD_NILF32i : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1129 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1130 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1131                                                 imm64ll16c>;
1132 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1133                                                 imm64lh16c>;
1134 def ATOMIC_LOAD_NIHLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1135                                                 imm64hl16c>;
1136 def ATOMIC_LOAD_NIHHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1137                                                 imm64hh16c>;
1138 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1139                                                 imm64lf32c>;
1140 def ATOMIC_LOAD_NIHFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1141                                                 imm64hf32c>;
1142
1143 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1144 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1145 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1146
1147 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1148 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1149 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1150
1151 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1152 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1153 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1154
1155 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1156 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1157 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1158
1159 def ATOMIC_CMP_SWAPW
1160   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1161                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1162                                   uimm32:$bitsize),
1163            [(set GR32:$dst,
1164                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1165                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1166                                      uimm32:$bitsize))]> {
1167   let Defs = [CC];
1168   let mayLoad = 1;
1169   let mayStore = 1;
1170   let usesCustomInserter = 1;
1171 }
1172
1173 let Defs = [CC] in {
1174   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
1175   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
1176 }
1177
1178 //===----------------------------------------------------------------------===//
1179 // Miscellaneous Instructions.
1180 //===----------------------------------------------------------------------===//
1181
1182 // Extract CC into bits 29 and 28 of a register.
1183 let Uses = [CC] in
1184   def IPM : InherentRRE<"ipm", 0xB222, GR32, (z_ipm)>;
1185
1186 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1187 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1188 // when a 64-bit address is stored in a pair of access registers.
1189 def EAR : InstRRE<0xB24F, (outs GR32:$R1), (ins access_reg:$R2),
1190                   "ear\t$R1, $R2",
1191                   [(set GR32:$R1, (z_extract_access access_reg:$R2))]>;
1192
1193 // Find leftmost one, AKA count leading zeros.  The instruction actually
1194 // returns a pair of GR64s, the first giving the number of leading zeros
1195 // and the second giving a copy of the source with the leftmost one bit
1196 // cleared.  We only use the first result here.
1197 let Defs = [CC] in {
1198   def FLOGR : UnaryRRE<"flog", 0xB983, null_frag, GR128, GR64>;
1199 }
1200 def : Pat<(ctlz GR64:$src),
1201           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_high)>;
1202
1203 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1204 def : Pat<(i64 (anyext GR32:$src)),
1205           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit)>;
1206
1207 // Extend GR32s and GR64s to GR128s.
1208 let usesCustomInserter = 1 in {
1209   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1210   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1211   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1212 }
1213
1214 // Search a block of memory for a character.
1215 let mayLoad = 1, Defs = [CC], Uses = [R0W] in
1216   defm SRST : StringRRE<"srst", 0xb25e, z_search_string>;
1217
1218 //===----------------------------------------------------------------------===//
1219 // Peepholes.
1220 //===----------------------------------------------------------------------===//
1221
1222 // Use AL* for GR64 additions of unsigned 32-bit values.
1223 defm : ZXB<add, GR64, ALGFR>;
1224 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
1225            (ALGFI GR64:$src1, imm64zx32:$src2)>;
1226 def  : Pat<(add GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1227            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
1228
1229 // Use SL* for GR64 subtractions of unsigned 32-bit values.
1230 defm : ZXB<sub, GR64, SLGFR>;
1231 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
1232            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1233 def  : Pat<(sub GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1234            (SLGF GR64:$src1, bdxaddr20only:$addr)>;
1235
1236 // Optimize sign-extended 1/0 selects to -1/0 selects.  This is important
1237 // for vector legalization.
1238 def : Pat<(sra (shl (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid, uimm8zx4:$cc)),
1239                          (i32 31)),
1240                     (i32 31)),
1241           (Select32 (LHI -1), (LHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1242 def : Pat<(sra (shl (i64 (anyext (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid,
1243                                                        uimm8zx4:$cc)))),
1244                     (i32 63)),
1245                (i32 63)),
1246           (Select64 (LGHI -1), (LGHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1247
1248 // Peepholes for turning scalar operations into block operations.
1249 defm : BlockLoadStore<anyextloadi8, i32, MVCSequence, NCSequence, OCSequence,
1250                       XCSequence, 1>;
1251 defm : BlockLoadStore<anyextloadi16, i32, MVCSequence, NCSequence, OCSequence,
1252                       XCSequence, 2>;
1253 defm : BlockLoadStore<load, i32, MVCSequence, NCSequence, OCSequence,
1254                       XCSequence, 4>;
1255 defm : BlockLoadStore<anyextloadi8, i64, MVCSequence, NCSequence,
1256                       OCSequence, XCSequence, 1>;
1257 defm : BlockLoadStore<anyextloadi16, i64, MVCSequence, NCSequence, OCSequence,
1258                       XCSequence, 2>;
1259 defm : BlockLoadStore<anyextloadi32, i64, MVCSequence, NCSequence, OCSequence,
1260                       XCSequence, 4>;
1261 defm : BlockLoadStore<load, i64, MVCSequence, NCSequence, OCSequence,
1262                       XCSequence, 8>;