lib/Target/SystemZ/SystemZISelLowering.cpp

   1 //===-- SystemZISelLowering.cpp - SystemZ DAG lowering implementation -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SystemZTargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "systemz-lower"
  15
  16 #include "SystemZISelLowering.h"
  17 #include "SystemZCallingConv.h"
  18 #include "SystemZConstantPoolValue.h"
  19 #include "SystemZMachineFunctionInfo.h"
  20 #include "SystemZTargetMachine.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  25
  26 #include <cctype>
  27
  28 using namespace llvm;
  29
  30 namespace {
  31 // Represents a sequence for extracting a 0/1 value from an IPM result:
  32 // (((X ^ XORValue) + AddValue) >> Bit)
  33 struct IPMConversion {
  34   IPMConversion(unsigned xorValue, int64_t addValue, unsigned bit)
  35     : XORValue(xorValue), AddValue(addValue), Bit(bit) {}
  36
  37   int64_t XORValue;
  38   int64_t AddValue;
  39   unsigned Bit;
  40 };
  41
  42 // Represents information about a comparison.
  43 struct Comparison {
  44   Comparison(SDValue Op0In, SDValue Op1In)
  45     : Op0(Op0In), Op1(Op1In), Opcode(0), ICmpType(0), CCValid(0), CCMask(0) {}
  46
  47   // The operands to the comparison.
  48   SDValue Op0, Op1;
  49
  50   // The opcode that should be used to compare Op0 and Op1.
  51   unsigned Opcode;
  52
  53   // A SystemZICMP value.  Only used for integer comparisons.
  54   unsigned ICmpType;
  55
  56   // The mask of CC values that Opcode can produce.
  57   unsigned CCValid;
  58
  59   // The mask of CC values for which the original condition is true.
  60   unsigned CCMask;
  61 };
  62 }
  63
  64 // Classify VT as either 32 or 64 bit.
  65 static bool is32Bit(EVT VT) {
  66   switch (VT.getSimpleVT().SimpleTy) {
  67   case MVT::i32:
  68     return true;
  69   case MVT::i64:
  70     return false;
  71   default:
  72     llvm_unreachable("Unsupported type");
  73   }
  74 }
  75
  76 // Return a version of MachineOperand that can be safely used before the
  77 // final use.
  78 static MachineOperand earlyUseOperand(MachineOperand Op) {
  79   if (Op.isReg())
  80     Op.setIsKill(false);
  81   return Op;
  82 }
  83
  84 SystemZTargetLowering::SystemZTargetLowering(SystemZTargetMachine &tm)
  85   : TargetLowering(tm, new TargetLoweringObjectFileELF()),
  86     Subtarget(*tm.getSubtargetImpl()), TM(tm) {
  87   MVT PtrVT = getPointerTy();
  88
  89   // Set up the register classes.
  90   if (Subtarget.hasHighWord())
  91     addRegisterClass(MVT::i32, &SystemZ::GRX32BitRegClass);
  92   else
  93     addRegisterClass(MVT::i32, &SystemZ::GR32BitRegClass);
  94   addRegisterClass(MVT::i64,  &SystemZ::GR64BitRegClass);
  95   addRegisterClass(MVT::f32,  &SystemZ::FP32BitRegClass);
  96   addRegisterClass(MVT::f64,  &SystemZ::FP64BitRegClass);
  97   addRegisterClass(MVT::f128, &SystemZ::FP128BitRegClass);
  98
  99   // Compute derived properties from the register classes
 100   computeRegisterProperties();
 101
 102   // Set up special registers.
 103   setExceptionPointerRegister(SystemZ::R6D);
 104   setExceptionSelectorRegister(SystemZ::R7D);
 105   setStackPointerRegisterToSaveRestore(SystemZ::R15D);
 106
 107   // TODO: It may be better to default to latency-oriented scheduling, however
 108   // LLVM's current latency-oriented scheduler can't handle physreg definitions
 109   // such as SystemZ has with CC, so set this to the register-pressure
 110   // scheduler, because it can.
 111   setSchedulingPreference(Sched::RegPressure);
 112
 113   setBooleanContents(ZeroOrOneBooleanContent);
 114   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 115
 116   // Instructions are strings of 2-byte aligned 2-byte values.
 117   setMinFunctionAlignment(2);
 118
 119   // Handle operations that are handled in a similar way for all types.
 120   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
 121        I <= MVT::LAST_FP_VALUETYPE;
 122        ++I) {
 123     MVT VT = MVT::SimpleValueType(I);
 124     if (isTypeLegal(VT)) {
 125       // Lower SET_CC into an IPM-based sequence.
 126       setOperationAction(ISD::SETCC, VT, Custom);
 127
 128       // Expand SELECT(C, A, B) into SELECT_CC(X, 0, A, B, NE).
 129       setOperationAction(ISD::SELECT, VT, Expand);
 130
 131       // Lower SELECT_CC and BR_CC into separate comparisons and branches.
 132       setOperationAction(ISD::SELECT_CC, VT, Custom);
 133       setOperationAction(ISD::BR_CC,     VT, Custom);
 134     }
 135   }
 136
 137   // Expand jump table branches as address arithmetic followed by an
 138   // indirect jump.
 139   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 140
 141   // Expand BRCOND into a BR_CC (see above).
 142   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 143
 144   // Handle integer types.
 145   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
 146        I <= MVT::LAST_INTEGER_VALUETYPE;
 147        ++I) {
 148     MVT VT = MVT::SimpleValueType(I);
 149     if (isTypeLegal(VT)) {
 150       // Expand individual DIV and REMs into DIVREMs.
 151       setOperationAction(ISD::SDIV, VT, Expand);
 152       setOperationAction(ISD::UDIV, VT, Expand);
 153       setOperationAction(ISD::SREM, VT, Expand);
 154       setOperationAction(ISD::UREM, VT, Expand);
 155       setOperationAction(ISD::SDIVREM, VT, Custom);
 156       setOperationAction(ISD::UDIVREM, VT, Custom);
 157
 158       // Lower ATOMIC_LOAD and ATOMIC_STORE into normal volatile loads and
 159       // stores, putting a serialization instruction after the stores.
 160       setOperationAction(ISD::ATOMIC_LOAD,  VT, Custom);
 161       setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 162
 163       // No special instructions for these.
 164       setOperationAction(ISD::CTPOP,           VT, Expand);
 165       setOperationAction(ISD::CTTZ,            VT, Expand);
 166       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 167       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 168       setOperationAction(ISD::ROTR,            VT, Expand);
 169
 170       // Use *MUL_LOHI where possible instead of MULH*.
 171       setOperationAction(ISD::MULHS, VT, Expand);
 172       setOperationAction(ISD::MULHU, VT, Expand);
 173       setOperationAction(ISD::SMUL_LOHI, VT, Custom);
 174       setOperationAction(ISD::UMUL_LOHI, VT, Custom);
 175
 176       // We have instructions for signed but not unsigned FP conversion.
 177       setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 178     }
 179   }
 180
 181   // Type legalization will convert 8- and 16-bit atomic operations into
 182   // forms that operate on i32s (but still keeping the original memory VT).
 183   // Lower them into full i32 operations.
 184   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Custom);
 185   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Custom);
 186   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Custom);
 187   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Custom);
 188   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Custom);
 189   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Custom);
 190   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Custom);
 191   setOperationAction(ISD::ATOMIC_LOAD_MIN,  MVT::i32, Custom);
 192   setOperationAction(ISD::ATOMIC_LOAD_MAX,  MVT::i32, Custom);
 193   setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Custom);
 194   setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Custom);
 195   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Custom);
 196
 197   // We have instructions for signed but not unsigned FP conversion.
 198   // Handle unsigned 32-bit types as signed 64-bit types.
 199   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Promote);
 200   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 201
 202   // We have native support for a 64-bit CTLZ, via FLOGR.
 203   setOperationAction(ISD::CTLZ, MVT::i32, Promote);
 204   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
 205
 206   // Give LowerOperation the chance to replace 64-bit ORs with subregs.
 207   setOperationAction(ISD::OR, MVT::i64, Custom);
 208
 209   // FIXME: Can we support these natively?
 210   setOperationAction(ISD::SRL_PARTS, MVT::i64, Expand);
 211   setOperationAction(ISD::SHL_PARTS, MVT::i64, Expand);
 212   setOperationAction(ISD::SRA_PARTS, MVT::i64, Expand);
 213
 214   // We have native instructions for i8, i16 and i32 extensions, but not i1.
 215   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 216   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 217   setLoadExtAction(ISD::EXTLOAD,  MVT::i1, Promote);
 218   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 219
 220   // Handle the various types of symbolic address.
 221   setOperationAction(ISD::ConstantPool,     PtrVT, Custom);
 222   setOperationAction(ISD::GlobalAddress,    PtrVT, Custom);
 223   setOperationAction(ISD::GlobalTLSAddress, PtrVT, Custom);
 224   setOperationAction(ISD::BlockAddress,     PtrVT, Custom);
 225   setOperationAction(ISD::JumpTable,        PtrVT, Custom);
 226
 227   // We need to handle dynamic allocations specially because of the
 228   // 160-byte area at the bottom of the stack.
 229   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 230
 231   // Use custom expanders so that we can force the function to use
 232   // a frame pointer.
 233   setOperationAction(ISD::STACKSAVE,    MVT::Other, Custom);
 234   setOperationAction(ISD::STACKRESTORE, MVT::Other, Custom);
 235
 236   // Handle prefetches with PFD or PFDRL.
 237   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 238
 239   // Handle floating-point types.
 240   for (unsigned I = MVT::FIRST_FP_VALUETYPE;
 241        I <= MVT::LAST_FP_VALUETYPE;
 242        ++I) {
 243     MVT VT = MVT::SimpleValueType(I);
 244     if (isTypeLegal(VT)) {
 245       // We can use FI for FRINT.
 246       setOperationAction(ISD::FRINT, VT, Legal);
 247
 248       // We can use the extended form of FI for other rounding operations.
 249       if (Subtarget.hasFPExtension()) {
 250         setOperationAction(ISD::FNEARBYINT, VT, Legal);
 251         setOperationAction(ISD::FFLOOR, VT, Legal);
 252         setOperationAction(ISD::FCEIL, VT, Legal);
 253         setOperationAction(ISD::FTRUNC, VT, Legal);
 254         setOperationAction(ISD::FROUND, VT, Legal);
 255       }
 256
 257       // No special instructions for these.
 258       setOperationAction(ISD::FSIN, VT, Expand);
 259       setOperationAction(ISD::FCOS, VT, Expand);
 260       setOperationAction(ISD::FREM, VT, Expand);
 261     }
 262   }
 263
 264   // We have fused multiply-addition for f32 and f64 but not f128.
 265   setOperationAction(ISD::FMA, MVT::f32,  Legal);
 266   setOperationAction(ISD::FMA, MVT::f64,  Legal);
 267   setOperationAction(ISD::FMA, MVT::f128, Expand);
 268
 269   // Needed so that we don't try to implement f128 constant loads using
 270   // a load-and-extend of a f80 constant (in cases where the constant
 271   // would fit in an f80).
 272   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 273
 274   // Floating-point truncation and stores need to be done separately.
 275   setTruncStoreAction(MVT::f64,  MVT::f32, Expand);
 276   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 277   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 278
 279   // We have 64-bit FPR<->GPR moves, but need special handling for
 280   // 32-bit forms.
 281   setOperationAction(ISD::BITCAST, MVT::i32, Custom);
 282   setOperationAction(ISD::BITCAST, MVT::f32, Custom);
 283
 284   // VASTART and VACOPY need to deal with the SystemZ-specific varargs
 285   // structure, but VAEND is a no-op.
 286   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 287   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 288   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 289
 290   // We want to use MVC in preference to even a single load/store pair.
 291   MaxStoresPerMemcpy = 0;
 292   MaxStoresPerMemcpyOptSize = 0;
 293
 294   // The main memset sequence is a byte store followed by an MVC.
 295   // Two STC or MV..I stores win over that, but the kind of fused stores
 296   // generated by target-independent code don't when the byte value is
 297   // variable.  E.g.  "STC <reg>;MHI <reg>,257;STH <reg>" is not better
 298   // than "STC;MVC".  Handle the choice in target-specific code instead.
 299   MaxStoresPerMemset = 0;
 300   MaxStoresPerMemsetOptSize = 0;
 301 }
 302
 303 EVT SystemZTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 304   if (!VT.isVector())
 305     return MVT::i32;
 306   return VT.changeVectorElementTypeToInteger();
 307 }
 308
 309 bool SystemZTargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
 310   VT = VT.getScalarType();
 311
 312   if (!VT.isSimple())
 313     return false;
 314
 315   switch (VT.getSimpleVT().SimpleTy) {
 316   case MVT::f32:
 317   case MVT::f64:
 318     return true;
 319   case MVT::f128:
 320     return false;
 321   default:
 322     break;
 323   }
 324
 325   return false;
 326 }
 327
 328 bool SystemZTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 329   // We can load zero using LZ?R and negative zero using LZ?R;LC?BR.
 330   return Imm.isZero() || Imm.isNegZero();
 331 }
 332
 333 bool SystemZTargetLowering::allowsUnalignedMemoryAccesses(EVT VT,
 334                                                           bool *Fast) const {
 335   // Unaligned accesses should never be slower than the expanded version.
 336   // We check specifically for aligned accesses in the few cases where
 337   // they are required.
 338   if (Fast)
 339     *Fast = true;
 340   return true;
 341 }
 342
 343 bool SystemZTargetLowering::isLegalAddressingMode(const AddrMode &AM,
 344                                                   Type *Ty) const {
 345   // Punt on globals for now, although they can be used in limited
 346   // RELATIVE LONG cases.
 347   if (AM.BaseGV)
 348     return false;
 349
 350   // Require a 20-bit signed offset.
 351   if (!isInt<20>(AM.BaseOffs))
 352     return false;
 353
 354   // Indexing is OK but no scale factor can be applied.
 355   return AM.Scale == 0 || AM.Scale == 1;
 356 }
 357
 358 bool SystemZTargetLowering::isTruncateFree(Type *FromType, Type *ToType) const {
 359   if (!FromType->isIntegerTy() || !ToType->isIntegerTy())
 360     return false;
 361   unsigned FromBits = FromType->getPrimitiveSizeInBits();
 362   unsigned ToBits = ToType->getPrimitiveSizeInBits();
 363   return FromBits > ToBits;
 364 }
 365
 366 bool SystemZTargetLowering::isTruncateFree(EVT FromVT, EVT ToVT) const {
 367   if (!FromVT.isInteger() || !ToVT.isInteger())
 368     return false;
 369   unsigned FromBits = FromVT.getSizeInBits();
 370   unsigned ToBits = ToVT.getSizeInBits();
 371   return FromBits > ToBits;
 372 }
 373
 374 //===----------------------------------------------------------------------===//
 375 // Inline asm support
 376 //===----------------------------------------------------------------------===//
 377
 378 TargetLowering::ConstraintType
 379 SystemZTargetLowering::getConstraintType(const std::string &Constraint) const {
 380   if (Constraint.size() == 1) {
 381     switch (Constraint[0]) {
 382     case 'a': // Address register
 383     case 'd': // Data register (equivalent to 'r')
 384     case 'f': // Floating-point register
 385     case 'h': // High-part register
 386     case 'r': // General-purpose register
 387       return C_RegisterClass;
 388
 389     case 'Q': // Memory with base and unsigned 12-bit displacement
 390     case 'R': // Likewise, plus an index
 391     case 'S': // Memory with base and signed 20-bit displacement
 392     case 'T': // Likewise, plus an index
 393     case 'm': // Equivalent to 'T'.
 394       return C_Memory;
 395
 396     case 'I': // Unsigned 8-bit constant
 397     case 'J': // Unsigned 12-bit constant
 398     case 'K': // Signed 16-bit constant
 399     case 'L': // Signed 20-bit displacement (on all targets we support)
 400     case 'M': // 0x7fffffff
 401       return C_Other;
 402
 403     default:
 404       break;
 405     }
 406   }
 407   return TargetLowering::getConstraintType(Constraint);
 408 }
 409
 410 TargetLowering::ConstraintWeight SystemZTargetLowering::
 411 getSingleConstraintMatchWeight(AsmOperandInfo &info,
 412                                const char *constraint) const {
 413   ConstraintWeight weight = CW_Invalid;
 414   Value *CallOperandVal = info.CallOperandVal;
 415   // If we don't have a value, we can't do a match,
 416   // but allow it at the lowest weight.
 417   if (CallOperandVal == NULL)
 418     return CW_Default;
 419   Type *type = CallOperandVal->getType();
 420   // Look at the constraint type.
 421   switch (*constraint) {
 422   default:
 423     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
 424     break;
 425
 426   case 'a': // Address register
 427   case 'd': // Data register (equivalent to 'r')
 428   case 'h': // High-part register
 429   case 'r': // General-purpose register
 430     if (CallOperandVal->getType()->isIntegerTy())
 431       weight = CW_Register;
 432     break;
 433
 434   case 'f': // Floating-point register
 435     if (type->isFloatingPointTy())
 436       weight = CW_Register;
 437     break;
 438
 439   case 'I': // Unsigned 8-bit constant
 440     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 441       if (isUInt<8>(C->getZExtValue()))
 442         weight = CW_Constant;
 443     break;
 444
 445   case 'J': // Unsigned 12-bit constant
 446     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 447       if (isUInt<12>(C->getZExtValue()))
 448         weight = CW_Constant;
 449     break;
 450
 451   case 'K': // Signed 16-bit constant
 452     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 453       if (isInt<16>(C->getSExtValue()))
 454         weight = CW_Constant;
 455     break;
 456
 457   case 'L': // Signed 20-bit displacement (on all targets we support)
 458     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 459       if (isInt<20>(C->getSExtValue()))
 460         weight = CW_Constant;
 461     break;
 462
 463   case 'M': // 0x7fffffff
 464     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 465       if (C->getZExtValue() == 0x7fffffff)
 466         weight = CW_Constant;
 467     break;
 468   }
 469   return weight;
 470 }
 471
 472 // Parse a "{tNNN}" register constraint for which the register type "t"
 473 // has already been verified.  MC is the class associated with "t" and
 474 // Map maps 0-based register numbers to LLVM register numbers.
 475 static std::pair<unsigned, const TargetRegisterClass *>
 476 parseRegisterNumber(const std::string &Constraint,
 477                     const TargetRegisterClass *RC, const unsigned *Map) {
 478   assert(*(Constraint.end()-1) == '}' && "Missing '}'");
 479   if (isdigit(Constraint[2])) {
 480     std::string Suffix(Constraint.data() + 2, Constraint.size() - 2);
 481     unsigned Index = atoi(Suffix.c_str());
 482     if (Index < 16 && Map[Index])
 483       return std::make_pair(Map[Index], RC);
 484   }
 485   return std::make_pair(0u, static_cast<TargetRegisterClass*>(0));
 486 }
 487
 488 std::pair<unsigned, const TargetRegisterClass *> SystemZTargetLowering::
 489 getRegForInlineAsmConstraint(const std::string &Constraint, MVT VT) const {
 490   if (Constraint.size() == 1) {
 491     // GCC Constraint Letters
 492     switch (Constraint[0]) {
 493     default: break;
 494     case 'd': // Data register (equivalent to 'r')
 495     case 'r': // General-purpose register
 496       if (VT == MVT::i64)
 497         return std::make_pair(0U, &SystemZ::GR64BitRegClass);
 498       else if (VT == MVT::i128)
 499         return std::make_pair(0U, &SystemZ::GR128BitRegClass);
 500       return std::make_pair(0U, &SystemZ::GR32BitRegClass);
 501
 502     case 'a': // Address register
 503       if (VT == MVT::i64)
 504         return std::make_pair(0U, &SystemZ::ADDR64BitRegClass);
 505       else if (VT == MVT::i128)
 506         return std::make_pair(0U, &SystemZ::ADDR128BitRegClass);
 507       return std::make_pair(0U, &SystemZ::ADDR32BitRegClass);
 508
 509     case 'h': // High-part register (an LLVM extension)
 510       return std::make_pair(0U, &SystemZ::GRH32BitRegClass);
 511
 512     case 'f': // Floating-point register
 513       if (VT == MVT::f64)
 514         return std::make_pair(0U, &SystemZ::FP64BitRegClass);
 515       else if (VT == MVT::f128)
 516         return std::make_pair(0U, &SystemZ::FP128BitRegClass);
 517       return std::make_pair(0U, &SystemZ::FP32BitRegClass);
 518     }
 519   }
 520   if (Constraint[0] == '{') {
 521     // We need to override the default register parsing for GPRs and FPRs
 522     // because the interpretation depends on VT.  The internal names of
 523     // the registers are also different from the external names
 524     // (F0D and F0S instead of F0, etc.).
 525     if (Constraint[1] == 'r') {
 526       if (VT == MVT::i32)
 527         return parseRegisterNumber(Constraint, &SystemZ::GR32BitRegClass,
 528                                    SystemZMC::GR32Regs);
 529       if (VT == MVT::i128)
 530         return parseRegisterNumber(Constraint, &SystemZ::GR128BitRegClass,
 531                                    SystemZMC::GR128Regs);
 532       return parseRegisterNumber(Constraint, &SystemZ::GR64BitRegClass,
 533                                  SystemZMC::GR64Regs);
 534     }
 535     if (Constraint[1] == 'f') {
 536       if (VT == MVT::f32)
 537         return parseRegisterNumber(Constraint, &SystemZ::FP32BitRegClass,
 538                                    SystemZMC::FP32Regs);
 539       if (VT == MVT::f128)
 540         return parseRegisterNumber(Constraint, &SystemZ::FP128BitRegClass,
 541                                    SystemZMC::FP128Regs);
 542       return parseRegisterNumber(Constraint, &SystemZ::FP64BitRegClass,
 543                                  SystemZMC::FP64Regs);
 544     }
 545   }
 546   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
 547 }
 548
 549 void SystemZTargetLowering::
 550 LowerAsmOperandForConstraint(SDValue Op, std::string &Constraint,
 551                              std::vector<SDValue> &Ops,
 552                              SelectionDAG &DAG) const {
 553   // Only support length 1 constraints for now.
 554   if (Constraint.length() == 1) {
 555     switch (Constraint[0]) {
 556     case 'I': // Unsigned 8-bit constant
 557       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 558         if (isUInt<8>(C->getZExtValue()))
 559           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 560                                               Op.getValueType()));
 561       return;
 562
 563     case 'J': // Unsigned 12-bit constant
 564       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 565         if (isUInt<12>(C->getZExtValue()))
 566           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 567                                               Op.getValueType()));
 568       return;
 569
 570     case 'K': // Signed 16-bit constant
 571       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 572         if (isInt<16>(C->getSExtValue()))
 573           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(),
 574                                               Op.getValueType()));
 575       return;
 576
 577     case 'L': // Signed 20-bit displacement (on all targets we support)
 578       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 579         if (isInt<20>(C->getSExtValue()))
 580           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(),
 581                                               Op.getValueType()));
 582       return;
 583
 584     case 'M': // 0x7fffffff
 585       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 586         if (C->getZExtValue() == 0x7fffffff)
 587           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 588                                               Op.getValueType()));
 589       return;
 590     }
 591   }
 592   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
 593 }
 594
 595 //===----------------------------------------------------------------------===//
 596 // Calling conventions
 597 //===----------------------------------------------------------------------===//
 598
 599 #include "SystemZGenCallingConv.inc"
 600
 601 bool SystemZTargetLowering::allowTruncateForTailCall(Type *FromType,
 602                                                      Type *ToType) const {
 603   return isTruncateFree(FromType, ToType);
 604 }
 605
 606 bool SystemZTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
 607   if (!CI->isTailCall())
 608     return false;
 609   return true;
 610 }
 611
 612 // Value is a value that has been passed to us in the location described by VA
 613 // (and so has type VA.getLocVT()).  Convert Value to VA.getValVT(), chaining
 614 // any loads onto Chain.
 615 static SDValue convertLocVTToValVT(SelectionDAG &DAG, SDLoc DL,
 616                                    CCValAssign &VA, SDValue Chain,
 617                                    SDValue Value) {
 618   // If the argument has been promoted from a smaller type, insert an
 619   // assertion to capture this.
 620   if (VA.getLocInfo() == CCValAssign::SExt)
 621     Value = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), Value,
 622                         DAG.getValueType(VA.getValVT()));
 623   else if (VA.getLocInfo() == CCValAssign::ZExt)
 624     Value = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), Value,
 625                         DAG.getValueType(VA.getValVT()));
 626
 627   if (VA.isExtInLoc())
 628     Value = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Value);
 629   else if (VA.getLocInfo() == CCValAssign::Indirect)
 630     Value = DAG.getLoad(VA.getValVT(), DL, Chain, Value,
 631                         MachinePointerInfo(), false, false, false, 0);
 632   else
 633     assert(VA.getLocInfo() == CCValAssign::Full && "Unsupported getLocInfo");
 634   return Value;
 635 }
 636
 637 // Value is a value of type VA.getValVT() that we need to copy into
 638 // the location described by VA.  Return a copy of Value converted to
 639 // VA.getValVT().  The caller is responsible for handling indirect values.
 640 static SDValue convertValVTToLocVT(SelectionDAG &DAG, SDLoc DL,
 641                                    CCValAssign &VA, SDValue Value) {
 642   switch (VA.getLocInfo()) {
 643   case CCValAssign::SExt:
 644     return DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Value);
 645   case CCValAssign::ZExt:
 646     return DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Value);
 647   case CCValAssign::AExt:
 648     return DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Value);
 649   case CCValAssign::Full:
 650     return Value;
 651   default:
 652     llvm_unreachable("Unhandled getLocInfo()");
 653   }
 654 }
 655
 656 SDValue SystemZTargetLowering::
 657 LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool IsVarArg,
 658                      const SmallVectorImpl<ISD::InputArg> &Ins,
 659                      SDLoc DL, SelectionDAG &DAG,
 660                      SmallVectorImpl<SDValue> &InVals) const {
 661   MachineFunction &MF = DAG.getMachineFunction();
 662   MachineFrameInfo *MFI = MF.getFrameInfo();
 663   MachineRegisterInfo &MRI = MF.getRegInfo();
 664   SystemZMachineFunctionInfo *FuncInfo =
 665     MF.getInfo<SystemZMachineFunctionInfo>();
 666   const SystemZFrameLowering *TFL =
 667     static_cast<const SystemZFrameLowering *>(TM.getFrameLowering());
 668
 669   // Assign locations to all of the incoming arguments.
 670   SmallVector<CCValAssign, 16> ArgLocs;
 671   CCState CCInfo(CallConv, IsVarArg, MF, TM, ArgLocs, *DAG.getContext());
 672   CCInfo.AnalyzeFormalArguments(Ins, CC_SystemZ);
 673
 674   unsigned NumFixedGPRs = 0;
 675   unsigned NumFixedFPRs = 0;
 676   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 677     SDValue ArgValue;
 678     CCValAssign &VA = ArgLocs[I];
 679     EVT LocVT = VA.getLocVT();
 680     if (VA.isRegLoc()) {
 681       // Arguments passed in registers
 682       const TargetRegisterClass *RC;
 683       switch (LocVT.getSimpleVT().SimpleTy) {
 684       default:
 685         // Integers smaller than i64 should be promoted to i64.
 686         llvm_unreachable("Unexpected argument type");
 687       case MVT::i32:
 688         NumFixedGPRs += 1;
 689         RC = &SystemZ::GR32BitRegClass;
 690         break;
 691       case MVT::i64:
 692         NumFixedGPRs += 1;
 693         RC = &SystemZ::GR64BitRegClass;
 694         break;
 695       case MVT::f32:
 696         NumFixedFPRs += 1;
 697         RC = &SystemZ::FP32BitRegClass;
 698         break;
 699       case MVT::f64:
 700         NumFixedFPRs += 1;
 701         RC = &SystemZ::FP64BitRegClass;
 702         break;
 703       }
 704
 705       unsigned VReg = MRI.createVirtualRegister(RC);
 706       MRI.addLiveIn(VA.getLocReg(), VReg);
 707       ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, LocVT);
 708     } else {
 709       assert(VA.isMemLoc() && "Argument not register or memory");
 710
 711       // Create the frame index object for this incoming parameter.
 712       int FI = MFI->CreateFixedObject(LocVT.getSizeInBits() / 8,
 713                                       VA.getLocMemOffset(), true);
 714
 715       // Create the SelectionDAG nodes corresponding to a load
 716       // from this parameter.  Unpromoted ints and floats are
 717       // passed as right-justified 8-byte values.
 718       EVT PtrVT = getPointerTy();
 719       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
 720       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
 721         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4));
 722       ArgValue = DAG.getLoad(LocVT, DL, Chain, FIN,
 723                              MachinePointerInfo::getFixedStack(FI),
 724                              false, false, false, 0);
 725     }
 726
 727     // Convert the value of the argument register into the value that's
 728     // being passed.
 729     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, ArgValue));
 730   }
 731
 732   if (IsVarArg) {
 733     // Save the number of non-varargs registers for later use by va_start, etc.
 734     FuncInfo->setVarArgsFirstGPR(NumFixedGPRs);
 735     FuncInfo->setVarArgsFirstFPR(NumFixedFPRs);
 736
 737     // Likewise the address (in the form of a frame index) of where the
 738     // first stack vararg would be.  The 1-byte size here is arbitrary.
 739     int64_t StackSize = CCInfo.getNextStackOffset();
 740     FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize, true));
 741
 742     // ...and a similar frame index for the caller-allocated save area
 743     // that will be used to store the incoming registers.
 744     int64_t RegSaveOffset = TFL->getOffsetOfLocalArea();
 745     unsigned RegSaveIndex = MFI->CreateFixedObject(1, RegSaveOffset, true);
 746     FuncInfo->setRegSaveFrameIndex(RegSaveIndex);
 747
 748     // Store the FPR varargs in the reserved frame slots.  (We store the
 749     // GPRs as part of the prologue.)
 750     if (NumFixedFPRs < SystemZ::NumArgFPRs) {
 751       SDValue MemOps[SystemZ::NumArgFPRs];
 752       for (unsigned I = NumFixedFPRs; I < SystemZ::NumArgFPRs; ++I) {
 753         unsigned Offset = TFL->getRegSpillOffset(SystemZ::ArgFPRs[I]);
 754         int FI = MFI->CreateFixedObject(8, RegSaveOffset + Offset, true);
 755         SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
 756         unsigned VReg = MF.addLiveIn(SystemZ::ArgFPRs[I],
 757                                      &SystemZ::FP64BitRegClass);
 758         SDValue ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f64);
 759         MemOps[I] = DAG.getStore(ArgValue.getValue(1), DL, ArgValue, FIN,
 760                                  MachinePointerInfo::getFixedStack(FI),
 761                                  false, false, 0);
 762
 763       }
 764       // Join the stores, which are independent of one another.
 765       Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 766                           &MemOps[NumFixedFPRs],
 767                           SystemZ::NumArgFPRs - NumFixedFPRs);
 768     }
 769   }
 770
 771   return Chain;
 772 }
 773
 774 static bool canUseSiblingCall(CCState ArgCCInfo,
 775                               SmallVectorImpl<CCValAssign> &ArgLocs) {
 776   // Punt if there are any indirect or stack arguments, or if the call
 777   // needs the call-saved argument register R6.
 778   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 779     CCValAssign &VA = ArgLocs[I];
 780     if (VA.getLocInfo() == CCValAssign::Indirect)
 781       return false;
 782     if (!VA.isRegLoc())
 783       return false;
 784     unsigned Reg = VA.getLocReg();
 785     if (Reg == SystemZ::R6H || Reg == SystemZ::R6L || Reg == SystemZ::R6D)
 786       return false;
 787   }
 788   return true;
 789 }
 790
 791 SDValue
 792 SystemZTargetLowering::LowerCall(CallLoweringInfo &CLI,
 793                                  SmallVectorImpl<SDValue> &InVals) const {
 794   SelectionDAG &DAG = CLI.DAG;
 795   SDLoc &DL = CLI.DL;
 796   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 797   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
 798   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
 799   SDValue Chain = CLI.Chain;
 800   SDValue Callee = CLI.Callee;
 801   bool &IsTailCall = CLI.IsTailCall;
 802   CallingConv::ID CallConv = CLI.CallConv;
 803   bool IsVarArg = CLI.IsVarArg;
 804   MachineFunction &MF = DAG.getMachineFunction();
 805   EVT PtrVT = getPointerTy();
 806
 807   // Analyze the operands of the call, assigning locations to each operand.
 808   SmallVector<CCValAssign, 16> ArgLocs;
 809   CCState ArgCCInfo(CallConv, IsVarArg, MF, TM, ArgLocs, *DAG.getContext());
 810   ArgCCInfo.AnalyzeCallOperands(Outs, CC_SystemZ);
 811
 812   // We don't support GuaranteedTailCallOpt, only automatically-detected
 813   // sibling calls.
 814   if (IsTailCall && !canUseSiblingCall(ArgCCInfo, ArgLocs))
 815     IsTailCall = false;
 816
 817   // Get a count of how many bytes are to be pushed on the stack.
 818   unsigned NumBytes = ArgCCInfo.getNextStackOffset();
 819
 820   // Mark the start of the call.
 821   if (!IsTailCall)
 822     Chain = DAG.getCALLSEQ_START(Chain, DAG.getConstant(NumBytes, PtrVT, true),
 823                                  DL);
 824
 825   // Copy argument values to their designated locations.
 826   SmallVector<std::pair<unsigned, SDValue>, 9> RegsToPass;
 827   SmallVector<SDValue, 8> MemOpChains;
 828   SDValue StackPtr;
 829   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 830     CCValAssign &VA = ArgLocs[I];
 831     SDValue ArgValue = OutVals[I];
 832
 833     if (VA.getLocInfo() == CCValAssign::Indirect) {
 834       // Store the argument in a stack slot and pass its address.
 835       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
 836       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
 837       MemOpChains.push_back(DAG.getStore(Chain, DL, ArgValue, SpillSlot,
 838                                          MachinePointerInfo::getFixedStack(FI),
 839                                          false, false, 0));
 840       ArgValue = SpillSlot;
 841     } else
 842       ArgValue = convertValVTToLocVT(DAG, DL, VA, ArgValue);
 843
 844     if (VA.isRegLoc())
 845       // Queue up the argument copies and emit them at the end.
 846       RegsToPass.push_back(std::make_pair(VA.getLocReg(), ArgValue));
 847     else {
 848       assert(VA.isMemLoc() && "Argument not register or memory");
 849
 850       // Work out the address of the stack slot.  Unpromoted ints and
 851       // floats are passed as right-justified 8-byte values.
 852       if (!StackPtr.getNode())
 853         StackPtr = DAG.getCopyFromReg(Chain, DL, SystemZ::R15D, PtrVT);
 854       unsigned Offset = SystemZMC::CallFrameSize + VA.getLocMemOffset();
 855       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
 856         Offset += 4;
 857       SDValue Address = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr,
 858                                     DAG.getIntPtrConstant(Offset));
 859
 860       // Emit the store.
 861       MemOpChains.push_back(DAG.getStore(Chain, DL, ArgValue, Address,
 862                                          MachinePointerInfo(),
 863                                          false, false, 0));
 864     }
 865   }
 866
 867   // Join the stores, which are independent of one another.
 868   if (!MemOpChains.empty())
 869     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 870                         &MemOpChains[0], MemOpChains.size());
 871
 872   // Accept direct calls by converting symbolic call addresses to the
 873   // associated Target* opcodes.  Force %r1 to be used for indirect
 874   // tail calls.
 875   SDValue Glue;
 876   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 877     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, PtrVT);
 878     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
 879   } else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 880     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), PtrVT);
 881     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
 882   } else if (IsTailCall) {
 883     Chain = DAG.getCopyToReg(Chain, DL, SystemZ::R1D, Callee, Glue);
 884     Glue = Chain.getValue(1);
 885     Callee = DAG.getRegister(SystemZ::R1D, Callee.getValueType());
 886   }
 887
 888   // Build a sequence of copy-to-reg nodes, chained and glued together.
 889   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I) {
 890     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[I].first,
 891                              RegsToPass[I].second, Glue);
 892     Glue = Chain.getValue(1);
 893   }
 894
 895   // The first call operand is the chain and the second is the target address.
 896   SmallVector<SDValue, 8> Ops;
 897   Ops.push_back(Chain);
 898   Ops.push_back(Callee);
 899
 900   // Add argument registers to the end of the list so that they are
 901   // known live into the call.
 902   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I)
 903     Ops.push_back(DAG.getRegister(RegsToPass[I].first,
 904                                   RegsToPass[I].second.getValueType()));
 905
 906   // Glue the call to the argument copies, if any.
 907   if (Glue.getNode())
 908     Ops.push_back(Glue);
 909
 910   // Emit the call.
 911   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 912   if (IsTailCall)
 913     return DAG.getNode(SystemZISD::SIBCALL, DL, NodeTys, &Ops[0], Ops.size());
 914   Chain = DAG.getNode(SystemZISD::CALL, DL, NodeTys, &Ops[0], Ops.size());
 915   Glue = Chain.getValue(1);
 916
 917   // Mark the end of the call, which is glued to the call itself.
 918   Chain = DAG.getCALLSEQ_END(Chain,
 919                              DAG.getConstant(NumBytes, PtrVT, true),
 920                              DAG.getConstant(0, PtrVT, true),
 921                              Glue, DL);
 922   Glue = Chain.getValue(1);
 923
 924   // Assign locations to each value returned by this call.
 925   SmallVector<CCValAssign, 16> RetLocs;
 926   CCState RetCCInfo(CallConv, IsVarArg, MF, TM, RetLocs, *DAG.getContext());
 927   RetCCInfo.AnalyzeCallResult(Ins, RetCC_SystemZ);
 928
 929   // Copy all of the result registers out of their specified physreg.
 930   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
 931     CCValAssign &VA = RetLocs[I];
 932
 933     // Copy the value out, gluing the copy to the end of the call sequence.
 934     SDValue RetValue = DAG.getCopyFromReg(Chain, DL, VA.getLocReg(),
 935                                           VA.getLocVT(), Glue);
 936     Chain = RetValue.getValue(1);
 937     Glue = RetValue.getValue(2);
 938
 939     // Convert the value of the return register into the value that's
 940     // being returned.
 941     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, RetValue));
 942   }
 943
 944   return Chain;
 945 }
 946
 947 SDValue
 948 SystemZTargetLowering::LowerReturn(SDValue Chain,
 949                                    CallingConv::ID CallConv, bool IsVarArg,
 950                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 951                                    const SmallVectorImpl<SDValue> &OutVals,
 952                                    SDLoc DL, SelectionDAG &DAG) const {
 953   MachineFunction &MF = DAG.getMachineFunction();
 954
 955   // Assign locations to each returned value.
 956   SmallVector<CCValAssign, 16> RetLocs;
 957   CCState RetCCInfo(CallConv, IsVarArg, MF, TM, RetLocs, *DAG.getContext());
 958   RetCCInfo.AnalyzeReturn(Outs, RetCC_SystemZ);
 959
 960   // Quick exit for void returns
 961   if (RetLocs.empty())
 962     return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other, Chain);
 963
 964   // Copy the result values into the output registers.
 965   SDValue Glue;
 966   SmallVector<SDValue, 4> RetOps;
 967   RetOps.push_back(Chain);
 968   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
 969     CCValAssign &VA = RetLocs[I];
 970     SDValue RetValue = OutVals[I];
 971
 972     // Make the return register live on exit.
 973     assert(VA.isRegLoc() && "Can only return in registers!");
 974
 975     // Promote the value as required.
 976     RetValue = convertValVTToLocVT(DAG, DL, VA, RetValue);
 977
 978     // Chain and glue the copies together.
 979     unsigned Reg = VA.getLocReg();
 980     Chain = DAG.getCopyToReg(Chain, DL, Reg, RetValue, Glue);
 981     Glue = Chain.getValue(1);
 982     RetOps.push_back(DAG.getRegister(Reg, VA.getLocVT()));
 983   }
 984
 985   // Update chain and glue.
 986   RetOps[0] = Chain;
 987   if (Glue.getNode())
 988     RetOps.push_back(Glue);
 989
 990   return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other,
 991                      RetOps.data(), RetOps.size());
 992 }
 993
 994 SDValue SystemZTargetLowering::
 995 prepareVolatileOrAtomicLoad(SDValue Chain, SDLoc DL, SelectionDAG &DAG) const {
 996   return DAG.getNode(SystemZISD::SERIALIZE, DL, MVT::Other, Chain);
 997 }
 998
 999 // CC is a comparison that will be implemented using an integer or
1000 // floating-point comparison.  Return the condition code mask for
1001 // a branch on true.  In the integer case, CCMASK_CMP_UO is set for
1002 // unsigned comparisons and clear for signed ones.  In the floating-point
1003 // case, CCMASK_CMP_UO has its normal mask meaning (unordered).
1004 static unsigned CCMaskForCondCode(ISD::CondCode CC) {
1005 #define CONV(X) \
1006   case ISD::SET##X: return SystemZ::CCMASK_CMP_##X; \
1007   case ISD::SETO##X: return SystemZ::CCMASK_CMP_##X; \
1008   case ISD::SETU##X: return SystemZ::CCMASK_CMP_UO | SystemZ::CCMASK_CMP_##X
1009
1010   switch (CC) {
1011   default:
1012     llvm_unreachable("Invalid integer condition!");
1013
1014   CONV(EQ);
1015   CONV(NE);
1016   CONV(GT);
1017   CONV(GE);
1018   CONV(LT);
1019   CONV(LE);
1020
1021   case ISD::SETO:  return SystemZ::CCMASK_CMP_O;
1022   case ISD::SETUO: return SystemZ::CCMASK_CMP_UO;
1023   }
1024 #undef CONV
1025 }
1026
1027 // Return a sequence for getting a 1 from an IPM result when CC has a
1028 // value in CCMask and a 0 when CC has a value in CCValid & ~CCMask.
1029 // The handling of CC values outside CCValid doesn't matter.
1030 static IPMConversion getIPMConversion(unsigned CCValid, unsigned CCMask) {
1031   // Deal with cases where the result can be taken directly from a bit
1032   // of the IPM result.
1033   if (CCMask == (CCValid & (SystemZ::CCMASK_1 | SystemZ::CCMASK_3)))
1034     return IPMConversion(0, 0, SystemZ::IPM_CC);
1035   if (CCMask == (CCValid & (SystemZ::CCMASK_2 | SystemZ::CCMASK_3)))
1036     return IPMConversion(0, 0, SystemZ::IPM_CC + 1);
1037
1038   // Deal with cases where we can add a value to force the sign bit
1039   // to contain the right value.  Putting the bit in 31 means we can
1040   // use SRL rather than RISBG(L), and also makes it easier to get a
1041   // 0/-1 value, so it has priority over the other tests below.
1042   //
1043   // These sequences rely on the fact that the upper two bits of the
1044   // IPM result are zero.
1045   uint64_t TopBit = uint64_t(1) << 31;
1046   if (CCMask == (CCValid & SystemZ::CCMASK_0))
1047     return IPMConversion(0, -(1 << SystemZ::IPM_CC), 31);
1048   if (CCMask == (CCValid & (SystemZ::CCMASK_0 | SystemZ::CCMASK_1)))
1049     return IPMConversion(0, -(2 << SystemZ::IPM_CC), 31);
1050   if (CCMask == (CCValid & (SystemZ::CCMASK_0
1051                             | SystemZ::CCMASK_1
1052                             | SystemZ::CCMASK_2)))
1053     return IPMConversion(0, -(3 << SystemZ::IPM_CC), 31);
1054   if (CCMask == (CCValid & SystemZ::CCMASK_3))
1055     return IPMConversion(0, TopBit - (3 << SystemZ::IPM_CC), 31);
1056   if (CCMask == (CCValid & (SystemZ::CCMASK_1
1057                             | SystemZ::CCMASK_2
1058                             | SystemZ::CCMASK_3)))
1059     return IPMConversion(0, TopBit - (1 << SystemZ::IPM_CC), 31);
1060
1061   // Next try inverting the value and testing a bit.  0/1 could be
1062   // handled this way too, but we dealt with that case above.
1063   if (CCMask == (CCValid & (SystemZ::CCMASK_0 | SystemZ::CCMASK_2)))
1064     return IPMConversion(-1, 0, SystemZ::IPM_CC);
1065
1066   // Handle cases where adding a value forces a non-sign bit to contain
1067   // the right value.
1068   if (CCMask == (CCValid & (SystemZ::CCMASK_1 | SystemZ::CCMASK_2)))
1069     return IPMConversion(0, 1 << SystemZ::IPM_CC, SystemZ::IPM_CC + 1);
1070   if (CCMask == (CCValid & (SystemZ::CCMASK_0 | SystemZ::CCMASK_3)))
1071     return IPMConversion(0, -(1 << SystemZ::IPM_CC), SystemZ::IPM_CC + 1);
1072
1073   // The remaing cases are 1, 2, 0/1/3 and 0/2/3.  All these are
1074   // can be done by inverting the low CC bit and applying one of the
1075   // sign-based extractions above.
1076   if (CCMask == (CCValid & SystemZ::CCMASK_1))
1077     return IPMConversion(1 << SystemZ::IPM_CC, -(1 << SystemZ::IPM_CC), 31);
1078   if (CCMask == (CCValid & SystemZ::CCMASK_2))
1079     return IPMConversion(1 << SystemZ::IPM_CC,
1080                          TopBit - (3 << SystemZ::IPM_CC), 31);
1081   if (CCMask == (CCValid & (SystemZ::CCMASK_0
1082                             | SystemZ::CCMASK_1
1083                             | SystemZ::CCMASK_3)))
1084     return IPMConversion(1 << SystemZ::IPM_CC, -(3 << SystemZ::IPM_CC), 31);
1085   if (CCMask == (CCValid & (SystemZ::CCMASK_0
1086                             | SystemZ::CCMASK_2
1087                             | SystemZ::CCMASK_3)))
1088     return IPMConversion(1 << SystemZ::IPM_CC,
1089                          TopBit - (1 << SystemZ::IPM_CC), 31);
1090
1091   llvm_unreachable("Unexpected CC combination");
1092 }
1093
1094 // If C can be converted to a comparison against zero, adjust the operands
1095 // as necessary.
1096 static void adjustZeroCmp(SelectionDAG &DAG, Comparison &C) {
1097   if (C.ICmpType == SystemZICMP::UnsignedOnly)
1098     return;
1099
1100   ConstantSDNode *ConstOp1 = dyn_cast<ConstantSDNode>(C.Op1.getNode());
1101   if (!ConstOp1)
1102     return;
1103
1104   int64_t Value = ConstOp1->getSExtValue();
1105   if ((Value == -1 && C.CCMask == SystemZ::CCMASK_CMP_GT) ||
1106       (Value == -1 && C.CCMask == SystemZ::CCMASK_CMP_LE) ||
1107       (Value == 1 && C.CCMask == SystemZ::CCMASK_CMP_LT) ||
1108       (Value == 1 && C.CCMask == SystemZ::CCMASK_CMP_GE)) {
1109     C.CCMask ^= SystemZ::CCMASK_CMP_EQ;
1110     C.Op1 = DAG.getConstant(0, C.Op1.getValueType());
1111   }
1112 }
1113
1114 // If a comparison described by C is suitable for CLI(Y), CHHSI or CLHHSI,
1115 // adjust the operands as necessary.
1116 static void adjustSubwordCmp(SelectionDAG &DAG, Comparison &C) {
1117   // For us to make any changes, it must a comparison between a single-use
1118   // load and a constant.
1119   if (!C.Op0.hasOneUse() ||
1120       C.Op0.getOpcode() != ISD::LOAD ||
1121       C.Op1.getOpcode() != ISD::Constant)
1122     return;
1123
1124   // We must have an 8- or 16-bit load.
1125   LoadSDNode *Load = cast<LoadSDNode>(C.Op0);
1126   unsigned NumBits = Load->getMemoryVT().getStoreSizeInBits();
1127   if (NumBits != 8 && NumBits != 16)
1128     return;
1129
1130   // The load must be an extending one and the constant must be within the
1131   // range of the unextended value.
1132   ConstantSDNode *ConstOp1 = cast<ConstantSDNode>(C.Op1);
1133   uint64_t Value = ConstOp1->getZExtValue();
1134   uint64_t Mask = (1 << NumBits) - 1;
1135   if (Load->getExtensionType() == ISD::SEXTLOAD) {
1136     // Make sure that ConstOp1 is in range of C.Op0.
1137     int64_t SignedValue = ConstOp1->getSExtValue();
1138     if (uint64_t(SignedValue) + (uint64_t(1) << (NumBits - 1)) > Mask)
1139       return;
1140     if (C.ICmpType != SystemZICMP::SignedOnly) {
1141       // Unsigned comparison between two sign-extended values is equivalent
1142       // to unsigned comparison between two zero-extended values.
1143       Value &= Mask;
1144     } else if (NumBits == 8) {
1145       // Try to treat the comparison as unsigned, so that we can use CLI.
1146       // Adjust CCMask and Value as necessary.
1147       if (Value == 0 && C.CCMask == SystemZ::CCMASK_CMP_LT)
1148         // Test whether the high bit of the byte is set.
1149         Value = 127, C.CCMask = SystemZ::CCMASK_CMP_GT;
1150       else if (Value == 0 && C.CCMask == SystemZ::CCMASK_CMP_GE)
1151         // Test whether the high bit of the byte is clear.
1152         Value = 128, C.CCMask = SystemZ::CCMASK_CMP_LT;
1153       else
1154         // No instruction exists for this combination.
1155         return;
1156       C.ICmpType = SystemZICMP::UnsignedOnly;
1157     }
1158   } else if (Load->getExtensionType() == ISD::ZEXTLOAD) {
1159     if (Value > Mask)
1160       return;
1161     assert(C.ICmpType == SystemZICMP::Any &&
1162            "Signedness shouldn't matter here.");
1163   } else
1164     return;
1165
1166   // Make sure that the first operand is an i32 of the right extension type.
1167   ISD::LoadExtType ExtType = (C.ICmpType == SystemZICMP::SignedOnly ?
1168                               ISD::SEXTLOAD :
1169                               ISD::ZEXTLOAD);
1170   if (C.Op0.getValueType() != MVT::i32 ||
1171       Load->getExtensionType() != ExtType)
1172     C.Op0 = DAG.getExtLoad(ExtType, SDLoc(Load), MVT::i32,
1173                            Load->getChain(), Load->getBasePtr(),
1174                            Load->getPointerInfo(), Load->getMemoryVT(),
1175                            Load->isVolatile(), Load->isNonTemporal(),
1176                            Load->getAlignment());
1177
1178   // Make sure that the second operand is an i32 with the right value.
1179   if (C.Op1.getValueType() != MVT::i32 ||
1180       Value != ConstOp1->getZExtValue())
1181     C.Op1 = DAG.getConstant(Value, MVT::i32);
1182 }
1183
1184 // Return true if Op is either an unextended load, or a load suitable
1185 // for integer register-memory comparisons of type ICmpType.
1186 static bool isNaturalMemoryOperand(SDValue Op, unsigned ICmpType) {
1187   LoadSDNode *Load = dyn_cast<LoadSDNode>(Op.getNode());
1188   if (Load) {
1189     // There are no instructions to compare a register with a memory byte.
1190     if (Load->getMemoryVT() == MVT::i8)
1191       return false;
1192     // Otherwise decide on extension type.
1193     switch (Load->getExtensionType()) {
1194     case ISD::NON_EXTLOAD:
1195       return true;
1196     case ISD::SEXTLOAD:
1197       return ICmpType != SystemZICMP::UnsignedOnly;
1198     case ISD::ZEXTLOAD:
1199       return ICmpType != SystemZICMP::SignedOnly;
1200     default:
1201       break;
1202     }
1203   }
1204   return false;
1205 }
1206
1207 // Return true if it is better to swap the operands of C.
1208 static bool shouldSwapCmpOperands(const Comparison &C) {
1209   // Leave f128 comparisons alone, since they have no memory forms.
1210   if (C.Op0.getValueType() == MVT::f128)
1211     return false;
1212
1213   // Always keep a floating-point constant second, since comparisons with
1214   // zero can use LOAD TEST and comparisons with other constants make a
1215   // natural memory operand.
1216   if (isa<ConstantFPSDNode>(C.Op1))
1217     return false;
1218
1219   // Never swap comparisons with zero since there are many ways to optimize
1220   // those later.
1221   ConstantSDNode *ConstOp1 = dyn_cast<ConstantSDNode>(C.Op1);
1222   if (ConstOp1 && ConstOp1->getZExtValue() == 0)
1223     return false;
1224
1225   // Also keep natural memory operands second if the loaded value is
1226   // only used here.  Several comparisons have memory forms.
1227   if (isNaturalMemoryOperand(C.Op1, C.ICmpType) && C.Op1.hasOneUse())
1228     return false;
1229
1230   // Look for cases where Cmp0 is a single-use load and Cmp1 isn't.
1231   // In that case we generally prefer the memory to be second.
1232   if (isNaturalMemoryOperand(C.Op0, C.ICmpType) && C.Op0.hasOneUse()) {
1233     // The only exceptions are when the second operand is a constant and
1234     // we can use things like CHHSI.
1235     if (!ConstOp1)
1236       return true;
1237     // The unsigned memory-immediate instructions can handle 16-bit
1238     // unsigned integers.
1239     if (C.ICmpType != SystemZICMP::SignedOnly &&
1240         isUInt<16>(ConstOp1->getZExtValue()))
1241       return false;
1242     // The signed memory-immediate instructions can handle 16-bit
1243     // signed integers.
1244     if (C.ICmpType != SystemZICMP::UnsignedOnly &&
1245         isInt<16>(ConstOp1->getSExtValue()))
1246       return false;
1247     return true;
1248   }
1249
1250   // Try to promote the use of CGFR and CLGFR.
1251   unsigned Opcode0 = C.Op0.getOpcode();
1252   if (C.ICmpType != SystemZICMP::UnsignedOnly && Opcode0 == ISD::SIGN_EXTEND)
1253     return true;
1254   if (C.ICmpType != SystemZICMP::SignedOnly && Opcode0 == ISD::ZERO_EXTEND)
1255     return true;
1256   if (C.ICmpType != SystemZICMP::SignedOnly &&
1257       Opcode0 == ISD::AND &&
1258       C.Op0.getOperand(1).getOpcode() == ISD::Constant &&
1259       cast<ConstantSDNode>(C.Op0.getOperand(1))->getZExtValue() == 0xffffffff)
1260     return true;
1261
1262   return false;
1263 }
1264
1265 // Return a version of comparison CC mask CCMask in which the LT and GT
1266 // actions are swapped.
1267 static unsigned reverseCCMask(unsigned CCMask) {
1268   return ((CCMask & SystemZ::CCMASK_CMP_EQ) |
1269           (CCMask & SystemZ::CCMASK_CMP_GT ? SystemZ::CCMASK_CMP_LT : 0) |
1270           (CCMask & SystemZ::CCMASK_CMP_LT ? SystemZ::CCMASK_CMP_GT : 0) |
1271           (CCMask & SystemZ::CCMASK_CMP_UO));
1272 }
1273
1274 // Check whether C compares a floating-point value with zero and if that
1275 // floating-point value is also negated.  In this case we can use the
1276 // negation to set CC, so avoiding separate LOAD AND TEST and
1277 // LOAD (NEGATIVE/COMPLEMENT) instructions.
1278 static void adjustForFNeg(Comparison &C) {
1279   ConstantFPSDNode *C1 = dyn_cast<ConstantFPSDNode>(C.Op1);
1280   if (C1 && C1->isZero()) {
1281     for (SDNode::use_iterator I = C.Op0->use_begin(), E = C.Op0->use_end();
1282          I != E; ++I) {
1283       SDNode *N = *I;
1284       if (N->getOpcode() == ISD::FNEG) {
1285         C.Op0 = SDValue(N, 0);
1286         C.CCMask = reverseCCMask(C.CCMask);
1287         return;
1288       }
1289     }
1290   }
1291 }
1292
1293 // Check whether C compares (shl X, 32) with 0 and whether X is
1294 // also sign-extended.  In that case it is better to test the result
1295 // of the sign extension using LTGFR.
1296 //
1297 // This case is important because InstCombine transforms a comparison
1298 // with (sext (trunc X)) into a comparison with (shl X, 32).
1299 static void adjustForLTGFR(Comparison &C) {
1300   // Check for a comparison between (shl X, 32) and 0.
1301   if (C.Op0.getOpcode() == ISD::SHL &&
1302       C.Op0.getValueType() == MVT::i64 &&
1303       C.Op1.getOpcode() == ISD::Constant &&
1304       cast<ConstantSDNode>(C.Op1)->getZExtValue() == 0) {
1305     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(C.Op0.getOperand(1));
1306     if (C1 && C1->getZExtValue() == 32) {
1307       SDValue ShlOp0 = C.Op0.getOperand(0);
1308       // See whether X has any SIGN_EXTEND_INREG uses.
1309       for (SDNode::use_iterator I = ShlOp0->use_begin(), E = ShlOp0->use_end();
1310            I != E; ++I) {
1311         SDNode *N = *I;
1312         if (N->getOpcode() == ISD::SIGN_EXTEND_INREG &&
1313             cast<VTSDNode>(N->getOperand(1))->getVT() == MVT::i32) {
1314           C.Op0 = SDValue(N, 0);
1315           return;
1316         }
1317       }
1318     }
1319   }
1320 }
1321
1322 // Return true if shift operation N has an in-range constant shift value.
1323 // Store it in ShiftVal if so.
1324 static bool isSimpleShift(SDValue N, unsigned &ShiftVal) {
1325   ConstantSDNode *Shift = dyn_cast<ConstantSDNode>(N.getOperand(1));
1326   if (!Shift)
1327     return false;
1328
1329   uint64_t Amount = Shift->getZExtValue();
1330   if (Amount >= N.getValueType().getSizeInBits())
1331     return false;
1332
1333   ShiftVal = Amount;
1334   return true;
1335 }
1336
1337 // Check whether an AND with Mask is suitable for a TEST UNDER MASK
1338 // instruction and whether the CC value is descriptive enough to handle
1339 // a comparison of type Opcode between the AND result and CmpVal.
1340 // CCMask says which comparison result is being tested and BitSize is
1341 // the number of bits in the operands.  If TEST UNDER MASK can be used,
1342 // return the corresponding CC mask, otherwise return 0.
1343 static unsigned getTestUnderMaskCond(unsigned BitSize, unsigned CCMask,
1344                                      uint64_t Mask, uint64_t CmpVal,
1345                                      unsigned ICmpType) {
1346   assert(Mask != 0 && "ANDs with zero should have been removed by now");
1347
1348   // Check whether the mask is suitable for TMHH, TMHL, TMLH or TMLL.
1349   if (!SystemZ::isImmLL(Mask) && !SystemZ::isImmLH(Mask) &&
1350       !SystemZ::isImmHL(Mask) && !SystemZ::isImmHH(Mask))
1351     return 0;
1352
1353   // Work out the masks for the lowest and highest bits.
1354   unsigned HighShift = 63 - countLeadingZeros(Mask);
1355   uint64_t High = uint64_t(1) << HighShift;
1356   uint64_t Low = uint64_t(1) << countTrailingZeros(Mask);
1357
1358   // Signed ordered comparisons are effectively unsigned if the sign
1359   // bit is dropped.
1360   bool EffectivelyUnsigned = (ICmpType != SystemZICMP::SignedOnly);
1361
1362   // Check for equality comparisons with 0, or the equivalent.
1363   if (CmpVal == 0) {
1364     if (CCMask == SystemZ::CCMASK_CMP_EQ)
1365       return SystemZ::CCMASK_TM_ALL_0;
1366     if (CCMask == SystemZ::CCMASK_CMP_NE)
1367       return SystemZ::CCMASK_TM_SOME_1;
1368   }
1369   if (EffectivelyUnsigned && CmpVal <= Low) {
1370     if (CCMask == SystemZ::CCMASK_CMP_LT)
1371       return SystemZ::CCMASK_TM_ALL_0;
1372     if (CCMask == SystemZ::CCMASK_CMP_GE)
1373       return SystemZ::CCMASK_TM_SOME_1;
1374   }
1375   if (EffectivelyUnsigned && CmpVal < Low) {
1376     if (CCMask == SystemZ::CCMASK_CMP_LE)
1377       return SystemZ::CCMASK_TM_ALL_0;
1378     if (CCMask == SystemZ::CCMASK_CMP_GT)
1379       return SystemZ::CCMASK_TM_SOME_1;
1380   }
1381
1382   // Check for equality comparisons with the mask, or the equivalent.
1383   if (CmpVal == Mask) {
1384     if (CCMask == SystemZ::CCMASK_CMP_EQ)
1385       return SystemZ::CCMASK_TM_ALL_1;
1386     if (CCMask == SystemZ::CCMASK_CMP_NE)
1387       return SystemZ::CCMASK_TM_SOME_0;
1388   }
1389   if (EffectivelyUnsigned && CmpVal >= Mask - Low && CmpVal < Mask) {
1390     if (CCMask == SystemZ::CCMASK_CMP_GT)
1391       return SystemZ::CCMASK_TM_ALL_1;
1392     if (CCMask == SystemZ::CCMASK_CMP_LE)
1393       return SystemZ::CCMASK_TM_SOME_0;
1394   }
1395   if (EffectivelyUnsigned && CmpVal > Mask - Low && CmpVal <= Mask) {
1396     if (CCMask == SystemZ::CCMASK_CMP_GE)
1397       return SystemZ::CCMASK_TM_ALL_1;
1398     if (CCMask == SystemZ::CCMASK_CMP_LT)
1399       return SystemZ::CCMASK_TM_SOME_0;
1400   }
1401
1402   // Check for ordered comparisons with the top bit.
1403   if (EffectivelyUnsigned && CmpVal >= Mask - High && CmpVal < High) {
1404     if (CCMask == SystemZ::CCMASK_CMP_LE)
1405       return SystemZ::CCMASK_TM_MSB_0;
1406     if (CCMask == SystemZ::CCMASK_CMP_GT)
1407       return SystemZ::CCMASK_TM_MSB_1;
1408   }
1409   if (EffectivelyUnsigned && CmpVal > Mask - High && CmpVal <= High) {
1410     if (CCMask == SystemZ::CCMASK_CMP_LT)
1411       return SystemZ::CCMASK_TM_MSB_0;
1412     if (CCMask == SystemZ::CCMASK_CMP_GE)
1413       return SystemZ::CCMASK_TM_MSB_1;
1414   }
1415
1416   // If there are just two bits, we can do equality checks for Low and High
1417   // as well.
1418   if (Mask == Low + High) {
1419     if (CCMask == SystemZ::CCMASK_CMP_EQ && CmpVal == Low)
1420       return SystemZ::CCMASK_TM_MIXED_MSB_0;
1421     if (CCMask == SystemZ::CCMASK_CMP_NE && CmpVal == Low)
1422       return SystemZ::CCMASK_TM_MIXED_MSB_0 ^ SystemZ::CCMASK_ANY;
1423     if (CCMask == SystemZ::CCMASK_CMP_EQ && CmpVal == High)
1424       return SystemZ::CCMASK_TM_MIXED_MSB_1;
1425     if (CCMask == SystemZ::CCMASK_CMP_NE && CmpVal == High)
1426       return SystemZ::CCMASK_TM_MIXED_MSB_1 ^ SystemZ::CCMASK_ANY;
1427   }
1428
1429   // Looks like we've exhausted our options.
1430   return 0;
1431 }
1432
1433 // See whether C can be implemented as a TEST UNDER MASK instruction.
1434 // Update the arguments with the TM version if so.
1435 static void adjustForTestUnderMask(SelectionDAG &DAG, Comparison &C) {
1436   // Check that we have a comparison with a constant.
1437   ConstantSDNode *ConstOp1 = dyn_cast<ConstantSDNode>(C.Op1);
1438   if (!ConstOp1)
1439     return;
1440   uint64_t CmpVal = ConstOp1->getZExtValue();
1441
1442   // Check whether the nonconstant input is an AND with a constant mask.
1443   if (C.Op0.getOpcode() != ISD::AND)
1444     return;
1445   SDValue AndOp0 = C.Op0.getOperand(0);
1446   SDValue AndOp1 = C.Op0.getOperand(1);
1447   ConstantSDNode *Mask = dyn_cast<ConstantSDNode>(AndOp1.getNode());
1448   if (!Mask)
1449     return;
1450   uint64_t MaskVal = Mask->getZExtValue();
1451
1452   // Check whether the combination of mask, comparison value and comparison
1453   // type are suitable.
1454   unsigned BitSize = C.Op0.getValueType().getSizeInBits();
1455   unsigned NewCCMask, ShiftVal;
1456   if (C.ICmpType != SystemZICMP::SignedOnly &&
1457       AndOp0.getOpcode() == ISD::SHL &&
1458       isSimpleShift(AndOp0, ShiftVal) &&
1459       (NewCCMask = getTestUnderMaskCond(BitSize, C.CCMask, MaskVal >> ShiftVal,
1460                                         CmpVal >> ShiftVal,
1461                                         SystemZICMP::Any))) {
1462     AndOp0 = AndOp0.getOperand(0);
1463     AndOp1 = DAG.getConstant(MaskVal >> ShiftVal, AndOp0.getValueType());
1464   } else if (C.ICmpType != SystemZICMP::SignedOnly &&
1465              AndOp0.getOpcode() == ISD::SRL &&
1466              isSimpleShift(AndOp0, ShiftVal) &&
1467              (NewCCMask = getTestUnderMaskCond(BitSize, C.CCMask,
1468                                                MaskVal << ShiftVal,
1469                                                CmpVal << ShiftVal,
1470                                                SystemZICMP::UnsignedOnly))) {
1471     AndOp0 = AndOp0.getOperand(0);
1472     AndOp1 = DAG.getConstant(MaskVal << ShiftVal, AndOp0.getValueType());
1473   } else {
1474     NewCCMask = getTestUnderMaskCond(BitSize, C.CCMask, MaskVal, CmpVal,
1475                                      C.ICmpType);
1476     if (!NewCCMask)
1477       return;
1478   }
1479
1480   // Go ahead and make the change.
1481   C.Opcode = SystemZISD::TM;
1482   C.Op0 = AndOp0;
1483   C.Op1 = AndOp1;
1484   C.CCValid = SystemZ::CCMASK_TM;
1485   C.CCMask = NewCCMask;
1486 }
1487
1488 // Decide how to implement a comparison of type Cond between CmpOp0 with CmpOp1.
1489 static Comparison getCmp(SelectionDAG &DAG, SDValue CmpOp0, SDValue CmpOp1,
1490                          ISD::CondCode Cond) {
1491   Comparison C(CmpOp0, CmpOp1);
1492   C.CCMask = CCMaskForCondCode(Cond);
1493   if (C.Op0.getValueType().isFloatingPoint()) {
1494     C.CCValid = SystemZ::CCMASK_FCMP;
1495     C.Opcode = SystemZISD::FCMP;
1496   } else {
1497     C.CCValid = SystemZ::CCMASK_ICMP;
1498     C.Opcode = SystemZISD::ICMP;
1499     // Choose the type of comparison.  Equality and inequality tests can
1500     // use either signed or unsigned comparisons.  The choice also doesn't
1501     // matter if both sign bits are known to be clear.  In those cases we
1502     // want to give the main isel code the freedom to choose whichever
1503     // form fits best.
1504     if (C.CCMask == SystemZ::CCMASK_CMP_EQ ||
1505         C.CCMask == SystemZ::CCMASK_CMP_NE ||
1506         (DAG.SignBitIsZero(C.Op0) && DAG.SignBitIsZero(C.Op1)))
1507       C.ICmpType = SystemZICMP::Any;
1508     else if (C.CCMask & SystemZ::CCMASK_CMP_UO)
1509       C.ICmpType = SystemZICMP::UnsignedOnly;
1510     else
1511       C.ICmpType = SystemZICMP::SignedOnly;
1512     C.CCMask &= ~SystemZ::CCMASK_CMP_UO;
1513     adjustZeroCmp(DAG, C);
1514     adjustSubwordCmp(DAG, C);
1515   }
1516
1517   if (shouldSwapCmpOperands(C)) {
1518     std::swap(C.Op0, C.Op1);
1519     C.CCMask = reverseCCMask(C.CCMask);
1520   }
1521
1522   adjustForTestUnderMask(DAG, C);
1523   adjustForFNeg(C);
1524   adjustForLTGFR(C);
1525   return C;
1526 }
1527
1528 // Emit the comparison instruction described by C.
1529 static SDValue emitCmp(SelectionDAG &DAG, SDLoc DL, Comparison &C) {
1530   if (C.Opcode == SystemZISD::ICMP)
1531     return DAG.getNode(SystemZISD::ICMP, DL, MVT::Glue, C.Op0, C.Op1,
1532                        DAG.getConstant(C.ICmpType, MVT::i32));
1533   if (C.Opcode == SystemZISD::TM) {
1534     bool RegisterOnly = (bool(C.CCMask & SystemZ::CCMASK_TM_MIXED_MSB_0) !=
1535                          bool(C.CCMask & SystemZ::CCMASK_TM_MIXED_MSB_1));
1536     return DAG.getNode(SystemZISD::TM, DL, MVT::Glue, C.Op0, C.Op1,
1537                        DAG.getConstant(RegisterOnly, MVT::i32));
1538   }
1539   return DAG.getNode(C.Opcode, DL, MVT::Glue, C.Op0, C.Op1);
1540 }
1541
1542 // Implement a 32-bit *MUL_LOHI operation by extending both operands to
1543 // 64 bits.  Extend is the extension type to use.  Store the high part
1544 // in Hi and the low part in Lo.
1545 static void lowerMUL_LOHI32(SelectionDAG &DAG, SDLoc DL,
1546                             unsigned Extend, SDValue Op0, SDValue Op1,
1547                             SDValue &Hi, SDValue &Lo) {
1548   Op0 = DAG.getNode(Extend, DL, MVT::i64, Op0);
1549   Op1 = DAG.getNode(Extend, DL, MVT::i64, Op1);
1550   SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, Op0, Op1);
1551   Hi = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul, DAG.getConstant(32, MVT::i64));
1552   Hi = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Hi);
1553   Lo = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Mul);
1554 }
1555
1556 // Lower a binary operation that produces two VT results, one in each
1557 // half of a GR128 pair.  Op0 and Op1 are the VT operands to the operation,
1558 // Extend extends Op0 to a GR128, and Opcode performs the GR128 operation
1559 // on the extended Op0 and (unextended) Op1.  Store the even register result
1560 // in Even and the odd register result in Odd.
1561 static void lowerGR128Binary(SelectionDAG &DAG, SDLoc DL, EVT VT,
1562                              unsigned Extend, unsigned Opcode,
1563                              SDValue Op0, SDValue Op1,
1564                              SDValue &Even, SDValue &Odd) {
1565   SDNode *In128 = DAG.getMachineNode(Extend, DL, MVT::Untyped, Op0);
1566   SDValue Result = DAG.getNode(Opcode, DL, MVT::Untyped,
1567                                SDValue(In128, 0), Op1);
1568   bool Is32Bit = is32Bit(VT);
1569   Even = DAG.getTargetExtractSubreg(SystemZ::even128(Is32Bit), DL, VT, Result);
1570   Odd = DAG.getTargetExtractSubreg(SystemZ::odd128(Is32Bit), DL, VT, Result);
1571 }
1572
1573 // Return an i32 value that is 1 if the CC value produced by Glue is
1574 // in the mask CCMask and 0 otherwise.  CC is known to have a value
1575 // in CCValid, so other values can be ignored.
1576 static SDValue emitSETCC(SelectionDAG &DAG, SDLoc DL, SDValue Glue,
1577                          unsigned CCValid, unsigned CCMask) {
1578   IPMConversion Conversion = getIPMConversion(CCValid, CCMask);
1579   SDValue Result = DAG.getNode(SystemZISD::IPM, DL, MVT::i32, Glue);
1580
1581   if (Conversion.XORValue)
1582     Result = DAG.getNode(ISD::XOR, DL, MVT::i32, Result,
1583                          DAG.getConstant(Conversion.XORValue, MVT::i32));
1584
1585   if (Conversion.AddValue)
1586     Result = DAG.getNode(ISD::ADD, DL, MVT::i32, Result,
1587                          DAG.getConstant(Conversion.AddValue, MVT::i32));
1588
1589   // The SHR/AND sequence should get optimized to an RISBG.
1590   Result = DAG.getNode(ISD::SRL, DL, MVT::i32, Result,
1591                        DAG.getConstant(Conversion.Bit, MVT::i32));
1592   if (Conversion.Bit != 31)
1593     Result = DAG.getNode(ISD::AND, DL, MVT::i32, Result,
1594                          DAG.getConstant(1, MVT::i32));
1595   return Result;
1596 }
1597
1598 SDValue SystemZTargetLowering::lowerSETCC(SDValue Op,
1599                                           SelectionDAG &DAG) const {
1600   SDValue CmpOp0   = Op.getOperand(0);
1601   SDValue CmpOp1   = Op.getOperand(1);
1602   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1603   SDLoc DL(Op);
1604
1605   Comparison C(getCmp(DAG, CmpOp0, CmpOp1, CC));
1606   SDValue Glue = emitCmp(DAG, DL, C);
1607   return emitSETCC(DAG, DL, Glue, C.CCValid, C.CCMask);
1608 }
1609
1610 SDValue SystemZTargetLowering::lowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
1611   SDValue Chain    = Op.getOperand(0);
1612   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1613   SDValue CmpOp0   = Op.getOperand(2);
1614   SDValue CmpOp1   = Op.getOperand(3);
1615   SDValue Dest     = Op.getOperand(4);
1616   SDLoc DL(Op);
1617
1618   Comparison C(getCmp(DAG, CmpOp0, CmpOp1, CC));
1619   SDValue Glue = emitCmp(DAG, DL, C);
1620   return DAG.getNode(SystemZISD::BR_CCMASK, DL, Op.getValueType(),
1621                      Chain, DAG.getConstant(C.CCValid, MVT::i32),
1622                      DAG.getConstant(C.CCMask, MVT::i32), Dest, Glue);
1623 }
1624
1625 SDValue SystemZTargetLowering::lowerSELECT_CC(SDValue Op,
1626                                               SelectionDAG &DAG) const {
1627   SDValue CmpOp0   = Op.getOperand(0);
1628   SDValue CmpOp1   = Op.getOperand(1);
1629   SDValue TrueOp   = Op.getOperand(2);
1630   SDValue FalseOp  = Op.getOperand(3);
1631   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1632   SDLoc DL(Op);
1633
1634   Comparison C(getCmp(DAG, CmpOp0, CmpOp1, CC));
1635   SDValue Glue = emitCmp(DAG, DL, C);
1636
1637   // Special case for handling -1/0 results.  The shifts we use here
1638   // should get optimized with the IPM conversion sequence.
1639   ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp);
1640   ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp);
1641   if (TrueC && FalseC) {
1642     int64_t TrueVal = TrueC->getSExtValue();
1643     int64_t FalseVal = FalseC->getSExtValue();
1644     if ((TrueVal == -1 && FalseVal == 0) || (TrueVal == 0 && FalseVal == -1)) {
1645       // Invert the condition if we want -1 on false.
1646       if (TrueVal == 0)
1647         C.CCMask ^= C.CCValid;
1648       SDValue Result = emitSETCC(DAG, DL, Glue, C.CCValid, C.CCMask);
1649       EVT VT = Op.getValueType();
1650       // Extend the result to VT.  Upper bits are ignored.
1651       if (!is32Bit(VT))
1652         Result = DAG.getNode(ISD::ANY_EXTEND, DL, VT, Result);
1653       // Sign-extend from the low bit.
1654       SDValue ShAmt = DAG.getConstant(VT.getSizeInBits() - 1, MVT::i32);
1655       SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Result, ShAmt);
1656       return DAG.getNode(ISD::SRA, DL, VT, Shl, ShAmt);
1657     }
1658   }
1659
1660   SmallVector<SDValue, 5> Ops;
1661   Ops.push_back(TrueOp);
1662   Ops.push_back(FalseOp);
1663   Ops.push_back(DAG.getConstant(C.CCValid, MVT::i32));
1664   Ops.push_back(DAG.getConstant(C.CCMask, MVT::i32));
1665   Ops.push_back(Glue);
1666
1667   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
1668   return DAG.getNode(SystemZISD::SELECT_CCMASK, DL, VTs, &Ops[0], Ops.size());
1669 }
1670
1671 SDValue SystemZTargetLowering::lowerGlobalAddress(GlobalAddressSDNode *Node,
1672                                                   SelectionDAG &DAG) const {
1673   SDLoc DL(Node);
1674   const GlobalValue *GV = Node->getGlobal();
1675   int64_t Offset = Node->getOffset();
1676   EVT PtrVT = getPointerTy();
1677   Reloc::Model RM = TM.getRelocationModel();
1678   CodeModel::Model CM = TM.getCodeModel();
1679
1680   SDValue Result;
1681   if (Subtarget.isPC32DBLSymbol(GV, RM, CM)) {
1682     // Assign anchors at 1<<12 byte boundaries.
1683     uint64_t Anchor = Offset & ~uint64_t(0xfff);
1684     Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, Anchor);
1685     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1686
1687     // The offset can be folded into the address if it is aligned to a halfword.
1688     Offset -= Anchor;
1689     if (Offset != 0 && (Offset & 1) == 0) {
1690       SDValue Full = DAG.getTargetGlobalAddress(GV, DL, PtrVT, Anchor + Offset);
1691       Result = DAG.getNode(SystemZISD::PCREL_OFFSET, DL, PtrVT, Full, Result);
1692       Offset = 0;
1693     }
1694   } else {
1695     Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, SystemZII::MO_GOT);
1696     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1697     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
1698                          MachinePointerInfo::getGOT(), false, false, false, 0);
1699   }
1700
1701   // If there was a non-zero offset that we didn't fold, create an explicit
1702   // addition for it.
1703   if (Offset != 0)
1704     Result = DAG.getNode(ISD::ADD, DL, PtrVT, Result,
1705                          DAG.getConstant(Offset, PtrVT));
1706
1707   return Result;
1708 }
1709
1710 SDValue SystemZTargetLowering::lowerGlobalTLSAddress(GlobalAddressSDNode *Node,
1711                                                      SelectionDAG &DAG) const {
1712   SDLoc DL(Node);
1713   const GlobalValue *GV = Node->getGlobal();
1714   EVT PtrVT = getPointerTy();
1715   TLSModel::Model model = TM.getTLSModel(GV);
1716
1717   if (model != TLSModel::LocalExec)
1718     llvm_unreachable("only local-exec TLS mode supported");
1719
1720   // The high part of the thread pointer is in access register 0.
1721   SDValue TPHi = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
1722                              DAG.getConstant(0, MVT::i32));
1723   TPHi = DAG.getNode(ISD::ANY_EXTEND, DL, PtrVT, TPHi);
1724
1725   // The low part of the thread pointer is in access register 1.
1726   SDValue TPLo = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
1727                              DAG.getConstant(1, MVT::i32));
1728   TPLo = DAG.getNode(ISD::ZERO_EXTEND, DL, PtrVT, TPLo);
1729
1730   // Merge them into a single 64-bit address.
1731   SDValue TPHiShifted = DAG.getNode(ISD::SHL, DL, PtrVT, TPHi,
1732                                     DAG.getConstant(32, PtrVT));
1733   SDValue TP = DAG.getNode(ISD::OR, DL, PtrVT, TPHiShifted, TPLo);
1734
1735   // Get the offset of GA from the thread pointer.
1736   SystemZConstantPoolValue *CPV =
1737     SystemZConstantPoolValue::Create(GV, SystemZCP::NTPOFF);
1738
1739   // Force the offset into the constant pool and load it from there.
1740   SDValue CPAddr = DAG.getConstantPool(CPV, PtrVT, 8);
1741   SDValue Offset = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(),
1742                                CPAddr, MachinePointerInfo::getConstantPool(),
1743                                false, false, false, 0);
1744
1745   // Add the base and offset together.
1746   return DAG.getNode(ISD::ADD, DL, PtrVT, TP, Offset);
1747 }
1748
1749 SDValue SystemZTargetLowering::lowerBlockAddress(BlockAddressSDNode *Node,
1750                                                  SelectionDAG &DAG) const {
1751   SDLoc DL(Node);
1752   const BlockAddress *BA = Node->getBlockAddress();
1753   int64_t Offset = Node->getOffset();
1754   EVT PtrVT = getPointerTy();
1755
1756   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset);
1757   Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1758   return Result;
1759 }
1760
1761 SDValue SystemZTargetLowering::lowerJumpTable(JumpTableSDNode *JT,
1762                                               SelectionDAG &DAG) const {
1763   SDLoc DL(JT);
1764   EVT PtrVT = getPointerTy();
1765   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1766
1767   // Use LARL to load the address of the table.
1768   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1769 }
1770
1771 SDValue SystemZTargetLowering::lowerConstantPool(ConstantPoolSDNode *CP,
1772                                                  SelectionDAG &DAG) const {
1773   SDLoc DL(CP);
1774   EVT PtrVT = getPointerTy();
1775
1776   SDValue Result;
1777   if (CP->isMachineConstantPoolEntry())
1778     Result = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1779                                        CP->getAlignment());
1780   else
1781     Result = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1782                                        CP->getAlignment(), CP->getOffset());
1783
1784   // Use LARL to load the address of the constant pool entry.
1785   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1786 }
1787
1788 SDValue SystemZTargetLowering::lowerBITCAST(SDValue Op,
1789                                             SelectionDAG &DAG) const {
1790   SDLoc DL(Op);
1791   SDValue In = Op.getOperand(0);
1792   EVT InVT = In.getValueType();
1793   EVT ResVT = Op.getValueType();
1794
1795   if (InVT == MVT::i32 && ResVT == MVT::f32) {
1796     SDValue In64;
1797     if (Subtarget.hasHighWord()) {
1798       SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL,
1799                                        MVT::i64);
1800       In64 = DAG.getTargetInsertSubreg(SystemZ::subreg_h32, DL,
1801                                        MVT::i64, SDValue(U64, 0), In);
1802     } else {
1803       In64 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, In);
1804       In64 = DAG.getNode(ISD::SHL, DL, MVT::i64, In64,
1805                          DAG.getConstant(32, MVT::i64));
1806     }
1807     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::f64, In64);
1808     return DAG.getTargetExtractSubreg(SystemZ::subreg_h32,
1809                                       DL, MVT::f32, Out64);
1810   }
1811   if (InVT == MVT::f32 && ResVT == MVT::i32) {
1812     SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL, MVT::f64);
1813     SDValue In64 = DAG.getTargetInsertSubreg(SystemZ::subreg_h32, DL,
1814                                              MVT::f64, SDValue(U64, 0), In);
1815     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::i64, In64);
1816     if (Subtarget.hasHighWord())
1817       return DAG.getTargetExtractSubreg(SystemZ::subreg_h32, DL,
1818                                         MVT::i32, Out64);
1819     SDValue Shift = DAG.getNode(ISD::SRL, DL, MVT::i64, Out64,
1820                                 DAG.getConstant(32, MVT::i64));
1821     return DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Shift);
1822   }
1823   llvm_unreachable("Unexpected bitcast combination");
1824 }
1825
1826 SDValue SystemZTargetLowering::lowerVASTART(SDValue Op,
1827                                             SelectionDAG &DAG) const {
1828   MachineFunction &MF = DAG.getMachineFunction();
1829   SystemZMachineFunctionInfo *FuncInfo =
1830     MF.getInfo<SystemZMachineFunctionInfo>();
1831   EVT PtrVT = getPointerTy();
1832
1833   SDValue Chain   = Op.getOperand(0);
1834   SDValue Addr    = Op.getOperand(1);
1835   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1836   SDLoc DL(Op);
1837
1838   // The initial values of each field.
1839   const unsigned NumFields = 4;
1840   SDValue Fields[NumFields] = {
1841     DAG.getConstant(FuncInfo->getVarArgsFirstGPR(), PtrVT),
1842     DAG.getConstant(FuncInfo->getVarArgsFirstFPR(), PtrVT),
1843     DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT),
1844     DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT)
1845   };
1846
1847   // Store each field into its respective slot.
1848   SDValue MemOps[NumFields];
1849   unsigned Offset = 0;
1850   for (unsigned I = 0; I < NumFields; ++I) {
1851     SDValue FieldAddr = Addr;
1852     if (Offset != 0)
1853       FieldAddr = DAG.getNode(ISD::ADD, DL, PtrVT, FieldAddr,
1854                               DAG.getIntPtrConstant(Offset));
1855     MemOps[I] = DAG.getStore(Chain, DL, Fields[I], FieldAddr,
1856                              MachinePointerInfo(SV, Offset),
1857                              false, false, 0);
1858     Offset += 8;
1859   }
1860   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps, NumFields);
1861 }
1862
1863 SDValue SystemZTargetLowering::lowerVACOPY(SDValue Op,
1864                                            SelectionDAG &DAG) const {
1865   SDValue Chain      = Op.getOperand(0);
1866   SDValue DstPtr     = Op.getOperand(1);
1867   SDValue SrcPtr     = Op.getOperand(2);
1868   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
1869   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
1870   SDLoc DL(Op);
1871
1872   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr, DAG.getIntPtrConstant(32),
1873                        /*Align*/8, /*isVolatile*/false, /*AlwaysInline*/false,
1874                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
1875 }
1876
1877 SDValue SystemZTargetLowering::
1878 lowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const {
1879   SDValue Chain = Op.getOperand(0);
1880   SDValue Size  = Op.getOperand(1);
1881   SDLoc DL(Op);
1882
1883   unsigned SPReg = getStackPointerRegisterToSaveRestore();
1884
1885   // Get a reference to the stack pointer.
1886   SDValue OldSP = DAG.getCopyFromReg(Chain, DL, SPReg, MVT::i64);
1887
1888   // Get the new stack pointer value.
1889   SDValue NewSP = DAG.getNode(ISD::SUB, DL, MVT::i64, OldSP, Size);
1890
1891   // Copy the new stack pointer back.
1892   Chain = DAG.getCopyToReg(Chain, DL, SPReg, NewSP);
1893
1894   // The allocated data lives above the 160 bytes allocated for the standard
1895   // frame, plus any outgoing stack arguments.  We don't know how much that
1896   // amounts to yet, so emit a special ADJDYNALLOC placeholder.
1897   SDValue ArgAdjust = DAG.getNode(SystemZISD::ADJDYNALLOC, DL, MVT::i64);
1898   SDValue Result = DAG.getNode(ISD::ADD, DL, MVT::i64, NewSP, ArgAdjust);
1899
1900   SDValue Ops[2] = { Result, Chain };
1901   return DAG.getMergeValues(Ops, 2, DL);
1902 }
1903
1904 SDValue SystemZTargetLowering::lowerSMUL_LOHI(SDValue Op,
1905                                               SelectionDAG &DAG) const {
1906   EVT VT = Op.getValueType();
1907   SDLoc DL(Op);
1908   SDValue Ops[2];
1909   if (is32Bit(VT))
1910     // Just do a normal 64-bit multiplication and extract the results.
1911     // We define this so that it can be used for constant division.
1912     lowerMUL_LOHI32(DAG, DL, ISD::SIGN_EXTEND, Op.getOperand(0),
1913                     Op.getOperand(1), Ops[1], Ops[0]);
1914   else {
1915     // Do a full 128-bit multiplication based on UMUL_LOHI64:
1916     //
1917     //   (ll * rl) + ((lh * rl) << 64) + ((ll * rh) << 64)
1918     //
1919     // but using the fact that the upper halves are either all zeros
1920     // or all ones:
1921     //
1922     //   (ll * rl) - ((lh & rl) << 64) - ((ll & rh) << 64)
1923     //
1924     // and grouping the right terms together since they are quicker than the
1925     // multiplication:
1926     //
1927     //   (ll * rl) - (((lh & rl) + (ll & rh)) << 64)
1928     SDValue C63 = DAG.getConstant(63, MVT::i64);
1929     SDValue LL = Op.getOperand(0);
1930     SDValue RL = Op.getOperand(1);
1931     SDValue LH = DAG.getNode(ISD::SRA, DL, VT, LL, C63);
1932     SDValue RH = DAG.getNode(ISD::SRA, DL, VT, RL, C63);
1933     // UMUL_LOHI64 returns the low result in the odd register and the high
1934     // result in the even register.  SMUL_LOHI is defined to return the
1935     // low half first, so the results are in reverse order.
1936     lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, SystemZISD::UMUL_LOHI64,
1937                      LL, RL, Ops[1], Ops[0]);
1938     SDValue NegLLTimesRH = DAG.getNode(ISD::AND, DL, VT, LL, RH);
1939     SDValue NegLHTimesRL = DAG.getNode(ISD::AND, DL, VT, LH, RL);
1940     SDValue NegSum = DAG.getNode(ISD::ADD, DL, VT, NegLLTimesRH, NegLHTimesRL);
1941     Ops[1] = DAG.getNode(ISD::SUB, DL, VT, Ops[1], NegSum);
1942   }
1943   return DAG.getMergeValues(Ops, 2, DL);
1944 }
1945
1946 SDValue SystemZTargetLowering::lowerUMUL_LOHI(SDValue Op,
1947                                               SelectionDAG &DAG) const {
1948   EVT VT = Op.getValueType();
1949   SDLoc DL(Op);
1950   SDValue Ops[2];
1951   if (is32Bit(VT))
1952     // Just do a normal 64-bit multiplication and extract the results.
1953     // We define this so that it can be used for constant division.
1954     lowerMUL_LOHI32(DAG, DL, ISD::ZERO_EXTEND, Op.getOperand(0),
1955                     Op.getOperand(1), Ops[1], Ops[0]);
1956   else
1957     // UMUL_LOHI64 returns the low result in the odd register and the high
1958     // result in the even register.  UMUL_LOHI is defined to return the
1959     // low half first, so the results are in reverse order.
1960     lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, SystemZISD::UMUL_LOHI64,
1961                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
1962   return DAG.getMergeValues(Ops, 2, DL);
1963 }
1964
1965 SDValue SystemZTargetLowering::lowerSDIVREM(SDValue Op,
1966                                             SelectionDAG &DAG) const {
1967   SDValue Op0 = Op.getOperand(0);
1968   SDValue Op1 = Op.getOperand(1);
1969   EVT VT = Op.getValueType();
1970   SDLoc DL(Op);
1971   unsigned Opcode;
1972
1973   // We use DSGF for 32-bit division.
1974   if (is32Bit(VT)) {
1975     Op0 = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i64, Op0);
1976     Opcode = SystemZISD::SDIVREM32;
1977   } else if (DAG.ComputeNumSignBits(Op1) > 32) {
1978     Op1 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Op1);
1979     Opcode = SystemZISD::SDIVREM32;
1980   } else
1981     Opcode = SystemZISD::SDIVREM64;
1982
1983   // DSG(F) takes a 64-bit dividend, so the even register in the GR128
1984   // input is "don't care".  The instruction returns the remainder in
1985   // the even register and the quotient in the odd register.
1986   SDValue Ops[2];
1987   lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, Opcode,
1988                    Op0, Op1, Ops[1], Ops[0]);
1989   return DAG.getMergeValues(Ops, 2, DL);
1990 }
1991
1992 SDValue SystemZTargetLowering::lowerUDIVREM(SDValue Op,
1993                                             SelectionDAG &DAG) const {
1994   EVT VT = Op.getValueType();
1995   SDLoc DL(Op);
1996
1997   // DL(G) uses a double-width dividend, so we need to clear the even
1998   // register in the GR128 input.  The instruction returns the remainder
1999   // in the even register and the quotient in the odd register.
2000   SDValue Ops[2];
2001   if (is32Bit(VT))
2002     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_32, SystemZISD::UDIVREM32,
2003                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
2004   else
2005     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_64, SystemZISD::UDIVREM64,
2006                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
2007   return DAG.getMergeValues(Ops, 2, DL);
2008 }
2009
2010 SDValue SystemZTargetLowering::lowerOR(SDValue Op, SelectionDAG &DAG) const {
2011   assert(Op.getValueType() == MVT::i64 && "Should be 64-bit operation");
2012
2013   // Get the known-zero masks for each operand.
2014   SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1) };
2015   APInt KnownZero[2], KnownOne[2];
2016   DAG.ComputeMaskedBits(Ops[0], KnownZero[0], KnownOne[0]);
2017   DAG.ComputeMaskedBits(Ops[1], KnownZero[1], KnownOne[1]);
2018
2019   // See if the upper 32 bits of one operand and the lower 32 bits of the
2020   // other are known zero.  They are the low and high operands respectively.
2021   uint64_t Masks[] = { KnownZero[0].getZExtValue(),
2022                        KnownZero[1].getZExtValue() };
2023   unsigned High, Low;
2024   if ((Masks[0] >> 32) == 0xffffffff && uint32_t(Masks[1]) == 0xffffffff)
2025     High = 1, Low = 0;
2026   else if ((Masks[1] >> 32) == 0xffffffff && uint32_t(Masks[0]) == 0xffffffff)
2027     High = 0, Low = 1;
2028   else
2029     return Op;
2030
2031   SDValue LowOp = Ops[Low];
2032   SDValue HighOp = Ops[High];
2033
2034   // If the high part is a constant, we're better off using IILH.
2035   if (HighOp.getOpcode() == ISD::Constant)
2036     return Op;
2037
2038   // If the low part is a constant that is outside the range of LHI,
2039   // then we're better off using IILF.
2040   if (LowOp.getOpcode() == ISD::Constant) {
2041     int64_t Value = int32_t(cast<ConstantSDNode>(LowOp)->getZExtValue());
2042     if (!isInt<16>(Value))
2043       return Op;
2044   }
2045
2046   // Check whether the high part is an AND that doesn't change the
2047   // high 32 bits and just masks out low bits.  We can skip it if so.
2048   if (HighOp.getOpcode() == ISD::AND &&
2049       HighOp.getOperand(1).getOpcode() == ISD::Constant) {
2050     SDValue HighOp0 = HighOp.getOperand(0);
2051     uint64_t Mask = cast<ConstantSDNode>(HighOp.getOperand(1))->getZExtValue();
2052     if (DAG.MaskedValueIsZero(HighOp0, APInt(64, ~(Mask | 0xffffffff))))
2053       HighOp = HighOp0;
2054   }
2055
2056   // Take advantage of the fact that all GR32 operations only change the
2057   // low 32 bits by truncating Low to an i32 and inserting it directly
2058   // using a subreg.  The interesting cases are those where the truncation
2059   // can be folded.
2060   SDLoc DL(Op);
2061   SDValue Low32 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, LowOp);
2062   return DAG.getTargetInsertSubreg(SystemZ::subreg_l32, DL,
2063                                    MVT::i64, HighOp, Low32);
2064 }
2065
2066 // Op is an atomic load.  Lower it into a normal volatile load.
2067 SDValue SystemZTargetLowering::lowerATOMIC_LOAD(SDValue Op,
2068                                                 SelectionDAG &DAG) const {
2069   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
2070   return DAG.getExtLoad(ISD::EXTLOAD, SDLoc(Op), Op.getValueType(),
2071                         Node->getChain(), Node->getBasePtr(),
2072                         Node->getMemoryVT(), Node->getMemOperand());
2073 }
2074
2075 // Op is an atomic store.  Lower it into a normal volatile store followed
2076 // by a serialization.
2077 SDValue SystemZTargetLowering::lowerATOMIC_STORE(SDValue Op,
2078                                                  SelectionDAG &DAG) const {
2079   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
2080   SDValue Chain = DAG.getTruncStore(Node->getChain(), SDLoc(Op), Node->getVal(),
2081                                     Node->getBasePtr(), Node->getMemoryVT(),
2082                                     Node->getMemOperand());
2083   return SDValue(DAG.getMachineNode(SystemZ::Serialize, SDLoc(Op), MVT::Other,
2084                                     Chain), 0);
2085 }
2086
2087 // Op is an 8-, 16-bit or 32-bit ATOMIC_LOAD_* operation.  Lower the first
2088 // two into the fullword ATOMIC_LOADW_* operation given by Opcode.
2089 SDValue SystemZTargetLowering::lowerATOMIC_LOAD_OP(SDValue Op,
2090                                                    SelectionDAG &DAG,
2091                                                    unsigned Opcode) const {
2092   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
2093
2094   // 32-bit operations need no code outside the main loop.
2095   EVT NarrowVT = Node->getMemoryVT();
2096   EVT WideVT = MVT::i32;
2097   if (NarrowVT == WideVT)
2098     return Op;
2099
2100   int64_t BitSize = NarrowVT.getSizeInBits();
2101   SDValue ChainIn = Node->getChain();
2102   SDValue Addr = Node->getBasePtr();
2103   SDValue Src2 = Node->getVal();
2104   MachineMemOperand *MMO = Node->getMemOperand();
2105   SDLoc DL(Node);
2106   EVT PtrVT = Addr.getValueType();
2107
2108   // Convert atomic subtracts of constants into additions.
2109   if (Opcode == SystemZISD::ATOMIC_LOADW_SUB)
2110     if (ConstantSDNode *Const = dyn_cast<ConstantSDNode>(Src2)) {
2111       Opcode = SystemZISD::ATOMIC_LOADW_ADD;
2112       Src2 = DAG.getConstant(-Const->getSExtValue(), Src2.getValueType());
2113     }
2114
2115   // Get the address of the containing word.
2116   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
2117                                     DAG.getConstant(-4, PtrVT));
2118
2119   // Get the number of bits that the word must be rotated left in order
2120   // to bring the field to the top bits of a GR32.
2121   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
2122                                  DAG.getConstant(3, PtrVT));
2123   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
2124
2125   // Get the complementing shift amount, for rotating a field in the top
2126   // bits back to its proper position.
2127   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
2128                                     DAG.getConstant(0, WideVT), BitShift);
2129
2130   // Extend the source operand to 32 bits and prepare it for the inner loop.
2131   // ATOMIC_SWAPW uses RISBG to rotate the field left, but all other
2132   // operations require the source to be shifted in advance.  (This shift
2133   // can be folded if the source is constant.)  For AND and NAND, the lower
2134   // bits must be set, while for other opcodes they should be left clear.
2135   if (Opcode != SystemZISD::ATOMIC_SWAPW)
2136     Src2 = DAG.getNode(ISD::SHL, DL, WideVT, Src2,
2137                        DAG.getConstant(32 - BitSize, WideVT));
2138   if (Opcode == SystemZISD::ATOMIC_LOADW_AND ||
2139       Opcode == SystemZISD::ATOMIC_LOADW_NAND)
2140     Src2 = DAG.getNode(ISD::OR, DL, WideVT, Src2,
2141                        DAG.getConstant(uint32_t(-1) >> BitSize, WideVT));
2142
2143   // Construct the ATOMIC_LOADW_* node.
2144   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
2145   SDValue Ops[] = { ChainIn, AlignedAddr, Src2, BitShift, NegBitShift,
2146                     DAG.getConstant(BitSize, WideVT) };
2147   SDValue AtomicOp = DAG.getMemIntrinsicNode(Opcode, DL, VTList, Ops,
2148                                              array_lengthof(Ops),
2149                                              NarrowVT, MMO);
2150
2151   // Rotate the result of the final CS so that the field is in the lower
2152   // bits of a GR32, then truncate it.
2153   SDValue ResultShift = DAG.getNode(ISD::ADD, DL, WideVT, BitShift,
2154                                     DAG.getConstant(BitSize, WideVT));
2155   SDValue Result = DAG.getNode(ISD::ROTL, DL, WideVT, AtomicOp, ResultShift);
2156
2157   SDValue RetOps[2] = { Result, AtomicOp.getValue(1) };
2158   return DAG.getMergeValues(RetOps, 2, DL);
2159 }
2160
2161 // Node is an 8- or 16-bit ATOMIC_CMP_SWAP operation.  Lower the first two
2162 // into a fullword ATOMIC_CMP_SWAPW operation.
2163 SDValue SystemZTargetLowering::lowerATOMIC_CMP_SWAP(SDValue Op,
2164                                                     SelectionDAG &DAG) const {
2165   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
2166
2167   // We have native support for 32-bit compare and swap.
2168   EVT NarrowVT = Node->getMemoryVT();
2169   EVT WideVT = MVT::i32;
2170   if (NarrowVT == WideVT)
2171     return Op;
2172
2173   int64_t BitSize = NarrowVT.getSizeInBits();
2174   SDValue ChainIn = Node->getOperand(0);
2175   SDValue Addr = Node->getOperand(1);
2176   SDValue CmpVal = Node->getOperand(2);
2177   SDValue SwapVal = Node->getOperand(3);
2178   MachineMemOperand *MMO = Node->getMemOperand();
2179   SDLoc DL(Node);
2180   EVT PtrVT = Addr.getValueType();
2181
2182   // Get the address of the containing word.
2183   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
2184                                     DAG.getConstant(-4, PtrVT));
2185
2186   // Get the number of bits that the word must be rotated left in order
2187   // to bring the field to the top bits of a GR32.
2188   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
2189                                  DAG.getConstant(3, PtrVT));
2190   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
2191
2192   // Get the complementing shift amount, for rotating a field in the top
2193   // bits back to its proper position.
2194   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
2195                                     DAG.getConstant(0, WideVT), BitShift);
2196
2197   // Construct the ATOMIC_CMP_SWAPW node.
2198   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
2199   SDValue Ops[] = { ChainIn, AlignedAddr, CmpVal, SwapVal, BitShift,
2200                     NegBitShift, DAG.getConstant(BitSize, WideVT) };
2201   SDValue AtomicOp = DAG.getMemIntrinsicNode(SystemZISD::ATOMIC_CMP_SWAPW, DL,
2202                                              VTList, Ops, array_lengthof(Ops),
2203                                              NarrowVT, MMO);
2204   return AtomicOp;
2205 }
2206
2207 SDValue SystemZTargetLowering::lowerSTACKSAVE(SDValue Op,
2208                                               SelectionDAG &DAG) const {
2209   MachineFunction &MF = DAG.getMachineFunction();
2210   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
2211   return DAG.getCopyFromReg(Op.getOperand(0), SDLoc(Op),
2212                             SystemZ::R15D, Op.getValueType());
2213 }
2214
2215 SDValue SystemZTargetLowering::lowerSTACKRESTORE(SDValue Op,
2216                                                  SelectionDAG &DAG) const {
2217   MachineFunction &MF = DAG.getMachineFunction();
2218   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
2219   return DAG.getCopyToReg(Op.getOperand(0), SDLoc(Op),
2220                           SystemZ::R15D, Op.getOperand(1));
2221 }
2222
2223 SDValue SystemZTargetLowering::lowerPREFETCH(SDValue Op,
2224                                              SelectionDAG &DAG) const {
2225   bool IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2226   if (!IsData)
2227     // Just preserve the chain.
2228     return Op.getOperand(0);
2229
2230   bool IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2231   unsigned Code = IsWrite ? SystemZ::PFD_WRITE : SystemZ::PFD_READ;
2232   MemIntrinsicSDNode *Node = cast<MemIntrinsicSDNode>(Op.getNode());
2233   SDValue Ops[] = {
2234     Op.getOperand(0),
2235     DAG.getConstant(Code, MVT::i32),
2236     Op.getOperand(1)
2237   };
2238   return DAG.getMemIntrinsicNode(SystemZISD::PREFETCH, SDLoc(Op),
2239                                  Node->getVTList(), Ops, array_lengthof(Ops),
2240                                  Node->getMemoryVT(), Node->getMemOperand());
2241 }
2242
2243 SDValue SystemZTargetLowering::LowerOperation(SDValue Op,
2244                                               SelectionDAG &DAG) const {
2245   switch (Op.getOpcode()) {
2246   case ISD::BR_CC:
2247     return lowerBR_CC(Op, DAG);
2248   case ISD::SELECT_CC:
2249     return lowerSELECT_CC(Op, DAG);
2250   case ISD::SETCC:
2251     return lowerSETCC(Op, DAG);
2252   case ISD::GlobalAddress:
2253     return lowerGlobalAddress(cast<GlobalAddressSDNode>(Op), DAG);
2254   case ISD::GlobalTLSAddress:
2255     return lowerGlobalTLSAddress(cast<GlobalAddressSDNode>(Op), DAG);
2256   case ISD::BlockAddress:
2257     return lowerBlockAddress(cast<BlockAddressSDNode>(Op), DAG);
2258   case ISD::JumpTable:
2259     return lowerJumpTable(cast<JumpTableSDNode>(Op), DAG);
2260   case ISD::ConstantPool:
2261     return lowerConstantPool(cast<ConstantPoolSDNode>(Op), DAG);
2262   case ISD::BITCAST:
2263     return lowerBITCAST(Op, DAG);
2264   case ISD::VASTART:
2265     return lowerVASTART(Op, DAG);
2266   case ISD::VACOPY:
2267     return lowerVACOPY(Op, DAG);
2268   case ISD::DYNAMIC_STACKALLOC:
2269     return lowerDYNAMIC_STACKALLOC(Op, DAG);
2270   case ISD::SMUL_LOHI:
2271     return lowerSMUL_LOHI(Op, DAG);
2272   case ISD::UMUL_LOHI:
2273     return lowerUMUL_LOHI(Op, DAG);
2274   case ISD::SDIVREM:
2275     return lowerSDIVREM(Op, DAG);
2276   case ISD::UDIVREM:
2277     return lowerUDIVREM(Op, DAG);
2278   case ISD::OR:
2279     return lowerOR(Op, DAG);
2280   case ISD::ATOMIC_SWAP:
2281     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_SWAPW);
2282   case ISD::ATOMIC_STORE:
2283     return lowerATOMIC_STORE(Op, DAG);
2284   case ISD::ATOMIC_LOAD:
2285     return lowerATOMIC_LOAD(Op, DAG);
2286   case ISD::ATOMIC_LOAD_ADD:
2287     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_ADD);
2288   case ISD::ATOMIC_LOAD_SUB:
2289     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_SUB);
2290   case ISD::ATOMIC_LOAD_AND:
2291     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_AND);
2292   case ISD::ATOMIC_LOAD_OR:
2293     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_OR);
2294   case ISD::ATOMIC_LOAD_XOR:
2295     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_XOR);
2296   case ISD::ATOMIC_LOAD_NAND:
2297     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_NAND);
2298   case ISD::ATOMIC_LOAD_MIN:
2299     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_MIN);
2300   case ISD::ATOMIC_LOAD_MAX:
2301     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_MAX);
2302   case ISD::ATOMIC_LOAD_UMIN:
2303     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_UMIN);
2304   case ISD::ATOMIC_LOAD_UMAX:
2305     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_UMAX);
2306   case ISD::ATOMIC_CMP_SWAP:
2307     return lowerATOMIC_CMP_SWAP(Op, DAG);
2308   case ISD::STACKSAVE:
2309     return lowerSTACKSAVE(Op, DAG);
2310   case ISD::STACKRESTORE:
2311     return lowerSTACKRESTORE(Op, DAG);
2312   case ISD::PREFETCH:
2313     return lowerPREFETCH(Op, DAG);
2314   default:
2315     llvm_unreachable("Unexpected node to lower");
2316   }
2317 }
2318
2319 const char *SystemZTargetLowering::getTargetNodeName(unsigned Opcode) const {
2320 #define OPCODE(NAME) case SystemZISD::NAME: return "SystemZISD::" #NAME
2321   switch (Opcode) {
2322     OPCODE(RET_FLAG);
2323     OPCODE(CALL);
2324     OPCODE(SIBCALL);
2325     OPCODE(PCREL_WRAPPER);
2326     OPCODE(PCREL_OFFSET);
2327     OPCODE(ICMP);
2328     OPCODE(FCMP);
2329     OPCODE(TM);
2330     OPCODE(BR_CCMASK);
2331     OPCODE(SELECT_CCMASK);
2332     OPCODE(ADJDYNALLOC);
2333     OPCODE(EXTRACT_ACCESS);
2334     OPCODE(UMUL_LOHI64);
2335     OPCODE(SDIVREM64);
2336     OPCODE(UDIVREM32);
2337     OPCODE(UDIVREM64);
2338     OPCODE(MVC);
2339     OPCODE(MVC_LOOP);
2340     OPCODE(NC);
2341     OPCODE(NC_LOOP);
2342     OPCODE(OC);
2343     OPCODE(OC_LOOP);
2344     OPCODE(XC);
2345     OPCODE(XC_LOOP);
2346     OPCODE(CLC);
2347     OPCODE(CLC_LOOP);
2348     OPCODE(STRCMP);
2349     OPCODE(STPCPY);
2350     OPCODE(SEARCH_STRING);
2351     OPCODE(IPM);
2352     OPCODE(SERIALIZE);
2353     OPCODE(ATOMIC_SWAPW);
2354     OPCODE(ATOMIC_LOADW_ADD);
2355     OPCODE(ATOMIC_LOADW_SUB);
2356     OPCODE(ATOMIC_LOADW_AND);
2357     OPCODE(ATOMIC_LOADW_OR);
2358     OPCODE(ATOMIC_LOADW_XOR);
2359     OPCODE(ATOMIC_LOADW_NAND);
2360     OPCODE(ATOMIC_LOADW_MIN);
2361     OPCODE(ATOMIC_LOADW_MAX);
2362     OPCODE(ATOMIC_LOADW_UMIN);
2363     OPCODE(ATOMIC_LOADW_UMAX);
2364     OPCODE(ATOMIC_CMP_SWAPW);
2365     OPCODE(PREFETCH);
2366   }
2367   return NULL;
2368 #undef OPCODE
2369 }
2370
2371 //===----------------------------------------------------------------------===//
2372 // Custom insertion
2373 //===----------------------------------------------------------------------===//
2374
2375 // Create a new basic block after MBB.
2376 static MachineBasicBlock *emitBlockAfter(MachineBasicBlock *MBB) {
2377   MachineFunction &MF = *MBB->getParent();
2378   MachineBasicBlock *NewMBB = MF.CreateMachineBasicBlock(MBB->getBasicBlock());
2379   MF.insert(llvm::next(MachineFunction::iterator(MBB)), NewMBB);
2380   return NewMBB;
2381 }
2382
2383 // Split MBB after MI and return the new block (the one that contains
2384 // instructions after MI).
2385 static MachineBasicBlock *splitBlockAfter(MachineInstr *MI,
2386                                           MachineBasicBlock *MBB) {
2387   MachineBasicBlock *NewMBB = emitBlockAfter(MBB);
2388   NewMBB->splice(NewMBB->begin(), MBB,
2389                  llvm::next(MachineBasicBlock::iterator(MI)),
2390                  MBB->end());
2391   NewMBB->transferSuccessorsAndUpdatePHIs(MBB);
2392   return NewMBB;
2393 }
2394
2395 // Split MBB before MI and return the new block (the one that contains MI).
2396 static MachineBasicBlock *splitBlockBefore(MachineInstr *MI,
2397                                            MachineBasicBlock *MBB) {
2398   MachineBasicBlock *NewMBB = emitBlockAfter(MBB);
2399   NewMBB->splice(NewMBB->begin(), MBB, MI, MBB->end());
2400   NewMBB->transferSuccessorsAndUpdatePHIs(MBB);
2401   return NewMBB;
2402 }
2403
2404 // Force base value Base into a register before MI.  Return the register.
2405 static unsigned forceReg(MachineInstr *MI, MachineOperand &Base,
2406                          const SystemZInstrInfo *TII) {
2407   if (Base.isReg())
2408     return Base.getReg();
2409
2410   MachineBasicBlock *MBB = MI->getParent();
2411   MachineFunction &MF = *MBB->getParent();
2412   MachineRegisterInfo &MRI = MF.getRegInfo();
2413
2414   unsigned Reg = MRI.createVirtualRegister(&SystemZ::ADDR64BitRegClass);
2415   BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(SystemZ::LA), Reg)
2416     .addOperand(Base).addImm(0).addReg(0);
2417   return Reg;
2418 }
2419
2420 // Implement EmitInstrWithCustomInserter for pseudo Select* instruction MI.
2421 MachineBasicBlock *
2422 SystemZTargetLowering::emitSelect(MachineInstr *MI,
2423                                   MachineBasicBlock *MBB) const {
2424   const SystemZInstrInfo *TII = TM.getInstrInfo();
2425
2426   unsigned DestReg  = MI->getOperand(0).getReg();
2427   unsigned TrueReg  = MI->getOperand(1).getReg();
2428   unsigned FalseReg = MI->getOperand(2).getReg();
2429   unsigned CCValid  = MI->getOperand(3).getImm();
2430   unsigned CCMask   = MI->getOperand(4).getImm();
2431   DebugLoc DL       = MI->getDebugLoc();
2432
2433   MachineBasicBlock *StartMBB = MBB;
2434   MachineBasicBlock *JoinMBB  = splitBlockBefore(MI, MBB);
2435   MachineBasicBlock *FalseMBB = emitBlockAfter(StartMBB);
2436
2437   //  StartMBB:
2438   //   BRC CCMask, JoinMBB
2439   //   # fallthrough to FalseMBB
2440   MBB = StartMBB;
2441   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2442     .addImm(CCValid).addImm(CCMask).addMBB(JoinMBB);
2443   MBB->addSuccessor(JoinMBB);
2444   MBB->addSuccessor(FalseMBB);
2445
2446   //  FalseMBB:
2447   //   # fallthrough to JoinMBB
2448   MBB = FalseMBB;
2449   MBB->addSuccessor(JoinMBB);
2450
2451   //  JoinMBB:
2452   //   %Result = phi [ %FalseReg, FalseMBB ], [ %TrueReg, StartMBB ]
2453   //  ...
2454   MBB = JoinMBB;
2455   BuildMI(*MBB, MI, DL, TII->get(SystemZ::PHI), DestReg)
2456     .addReg(TrueReg).addMBB(StartMBB)
2457     .addReg(FalseReg).addMBB(FalseMBB);
2458
2459   MI->eraseFromParent();
2460   return JoinMBB;
2461 }
2462
2463 // Implement EmitInstrWithCustomInserter for pseudo CondStore* instruction MI.
2464 // StoreOpcode is the store to use and Invert says whether the store should
2465 // happen when the condition is false rather than true.  If a STORE ON
2466 // CONDITION is available, STOCOpcode is its opcode, otherwise it is 0.
2467 MachineBasicBlock *
2468 SystemZTargetLowering::emitCondStore(MachineInstr *MI,
2469                                      MachineBasicBlock *MBB,
2470                                      unsigned StoreOpcode, unsigned STOCOpcode,
2471                                      bool Invert) const {
2472   const SystemZInstrInfo *TII = TM.getInstrInfo();
2473
2474   unsigned SrcReg     = MI->getOperand(0).getReg();
2475   MachineOperand Base = MI->getOperand(1);
2476   int64_t Disp        = MI->getOperand(2).getImm();
2477   unsigned IndexReg   = MI->getOperand(3).getReg();
2478   unsigned CCValid    = MI->getOperand(4).getImm();
2479   unsigned CCMask     = MI->getOperand(5).getImm();
2480   DebugLoc DL         = MI->getDebugLoc();
2481
2482   StoreOpcode = TII->getOpcodeForOffset(StoreOpcode, Disp);
2483
2484   // Use STOCOpcode if possible.  We could use different store patterns in
2485   // order to avoid matching the index register, but the performance trade-offs
2486   // might be more complicated in that case.
2487   if (STOCOpcode && !IndexReg && TM.getSubtargetImpl()->hasLoadStoreOnCond()) {
2488     if (Invert)
2489       CCMask ^= CCValid;
2490     BuildMI(*MBB, MI, DL, TII->get(STOCOpcode))
2491       .addReg(SrcReg).addOperand(Base).addImm(Disp)
2492       .addImm(CCValid).addImm(CCMask);
2493     MI->eraseFromParent();
2494     return MBB;
2495   }
2496
2497   // Get the condition needed to branch around the store.
2498   if (!Invert)
2499     CCMask ^= CCValid;
2500
2501   MachineBasicBlock *StartMBB = MBB;
2502   MachineBasicBlock *JoinMBB  = splitBlockBefore(MI, MBB);
2503   MachineBasicBlock *FalseMBB = emitBlockAfter(StartMBB);
2504
2505   //  StartMBB:
2506   //   BRC CCMask, JoinMBB
2507   //   # fallthrough to FalseMBB
2508   MBB = StartMBB;
2509   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2510     .addImm(CCValid).addImm(CCMask).addMBB(JoinMBB);
2511   MBB->addSuccessor(JoinMBB);
2512   MBB->addSuccessor(FalseMBB);
2513
2514   //  FalseMBB:
2515   //   store %SrcReg, %Disp(%Index,%Base)
2516   //   # fallthrough to JoinMBB
2517   MBB = FalseMBB;
2518   BuildMI(MBB, DL, TII->get(StoreOpcode))
2519     .addReg(SrcReg).addOperand(Base).addImm(Disp).addReg(IndexReg);
2520   MBB->addSuccessor(JoinMBB);
2521
2522   MI->eraseFromParent();
2523   return JoinMBB;
2524 }
2525
2526 // Implement EmitInstrWithCustomInserter for pseudo ATOMIC_LOAD{,W}_*
2527 // or ATOMIC_SWAP{,W} instruction MI.  BinOpcode is the instruction that
2528 // performs the binary operation elided by "*", or 0 for ATOMIC_SWAP{,W}.
2529 // BitSize is the width of the field in bits, or 0 if this is a partword
2530 // ATOMIC_LOADW_* or ATOMIC_SWAPW instruction, in which case the bitsize
2531 // is one of the operands.  Invert says whether the field should be
2532 // inverted after performing BinOpcode (e.g. for NAND).
2533 MachineBasicBlock *
2534 SystemZTargetLowering::emitAtomicLoadBinary(MachineInstr *MI,
2535                                             MachineBasicBlock *MBB,
2536                                             unsigned BinOpcode,
2537                                             unsigned BitSize,
2538                                             bool Invert) const {
2539   const SystemZInstrInfo *TII = TM.getInstrInfo();
2540   MachineFunction &MF = *MBB->getParent();
2541   MachineRegisterInfo &MRI = MF.getRegInfo();
2542   bool IsSubWord = (BitSize < 32);
2543
2544   // Extract the operands.  Base can be a register or a frame index.
2545   // Src2 can be a register or immediate.
2546   unsigned Dest        = MI->getOperand(0).getReg();
2547   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2548   int64_t Disp         = MI->getOperand(2).getImm();
2549   MachineOperand Src2  = earlyUseOperand(MI->getOperand(3));
2550   unsigned BitShift    = (IsSubWord ? MI->getOperand(4).getReg() : 0);
2551   unsigned NegBitShift = (IsSubWord ? MI->getOperand(5).getReg() : 0);
2552   DebugLoc DL          = MI->getDebugLoc();
2553   if (IsSubWord)
2554     BitSize = MI->getOperand(6).getImm();
2555
2556   // Subword operations use 32-bit registers.
2557   const TargetRegisterClass *RC = (BitSize <= 32 ?
2558                                    &SystemZ::GR32BitRegClass :
2559                                    &SystemZ::GR64BitRegClass);
2560   unsigned LOpcode  = BitSize <= 32 ? SystemZ::L  : SystemZ::LG;
2561   unsigned CSOpcode = BitSize <= 32 ? SystemZ::CS : SystemZ::CSG;
2562
2563   // Get the right opcodes for the displacement.
2564   LOpcode  = TII->getOpcodeForOffset(LOpcode,  Disp);
2565   CSOpcode = TII->getOpcodeForOffset(CSOpcode, Disp);
2566   assert(LOpcode && CSOpcode && "Displacement out of range");
2567
2568   // Create virtual registers for temporary results.
2569   unsigned OrigVal       = MRI.createVirtualRegister(RC);
2570   unsigned OldVal        = MRI.createVirtualRegister(RC);
2571   unsigned NewVal        = (BinOpcode || IsSubWord ?
2572                             MRI.createVirtualRegister(RC) : Src2.getReg());
2573   unsigned RotatedOldVal = (IsSubWord ? MRI.createVirtualRegister(RC) : OldVal);
2574   unsigned RotatedNewVal = (IsSubWord ? MRI.createVirtualRegister(RC) : NewVal);
2575
2576   // Insert a basic block for the main loop.
2577   MachineBasicBlock *StartMBB = MBB;
2578   MachineBasicBlock *DoneMBB  = splitBlockBefore(MI, MBB);
2579   MachineBasicBlock *LoopMBB  = emitBlockAfter(StartMBB);
2580
2581   //  StartMBB:
2582   //   ...
2583   //   %OrigVal = L Disp(%Base)
2584   //   # fall through to LoopMMB
2585   MBB = StartMBB;
2586   BuildMI(MBB, DL, TII->get(LOpcode), OrigVal)
2587     .addOperand(Base).addImm(Disp).addReg(0);
2588   MBB->addSuccessor(LoopMBB);
2589
2590   //  LoopMBB:
2591   //   %OldVal        = phi [ %OrigVal, StartMBB ], [ %Dest, LoopMBB ]
2592   //   %RotatedOldVal = RLL %OldVal, 0(%BitShift)
2593   //   %RotatedNewVal = OP %RotatedOldVal, %Src2
2594   //   %NewVal        = RLL %RotatedNewVal, 0(%NegBitShift)
2595   //   %Dest          = CS %OldVal, %NewVal, Disp(%Base)
2596   //   JNE LoopMBB
2597   //   # fall through to DoneMMB
2598   MBB = LoopMBB;
2599   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2600     .addReg(OrigVal).addMBB(StartMBB)
2601     .addReg(Dest).addMBB(LoopMBB);
2602   if (IsSubWord)
2603     BuildMI(MBB, DL, TII->get(SystemZ::RLL), RotatedOldVal)
2604       .addReg(OldVal).addReg(BitShift).addImm(0);
2605   if (Invert) {
2606     // Perform the operation normally and then invert every bit of the field.
2607     unsigned Tmp = MRI.createVirtualRegister(RC);
2608     BuildMI(MBB, DL, TII->get(BinOpcode), Tmp)
2609       .addReg(RotatedOldVal).addOperand(Src2);
2610     if (BitSize < 32)
2611       // XILF with the upper BitSize bits set.
2612       BuildMI(MBB, DL, TII->get(SystemZ::XILF), RotatedNewVal)
2613         .addReg(Tmp).addImm(uint32_t(~0 << (32 - BitSize)));
2614     else if (BitSize == 32)
2615       // XILF with every bit set.
2616       BuildMI(MBB, DL, TII->get(SystemZ::XILF), RotatedNewVal)
2617         .addReg(Tmp).addImm(~uint32_t(0));
2618     else {
2619       // Use LCGR and add -1 to the result, which is more compact than
2620       // an XILF, XILH pair.
2621       unsigned Tmp2 = MRI.createVirtualRegister(RC);
2622       BuildMI(MBB, DL, TII->get(SystemZ::LCGR), Tmp2).addReg(Tmp);
2623       BuildMI(MBB, DL, TII->get(SystemZ::AGHI), RotatedNewVal)
2624         .addReg(Tmp2).addImm(-1);
2625     }
2626   } else if (BinOpcode)
2627     // A simply binary operation.
2628     BuildMI(MBB, DL, TII->get(BinOpcode), RotatedNewVal)
2629       .addReg(RotatedOldVal).addOperand(Src2);
2630   else if (IsSubWord)
2631     // Use RISBG to rotate Src2 into position and use it to replace the
2632     // field in RotatedOldVal.
2633     BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RotatedNewVal)
2634       .addReg(RotatedOldVal).addReg(Src2.getReg())
2635       .addImm(32).addImm(31 + BitSize).addImm(32 - BitSize);
2636   if (IsSubWord)
2637     BuildMI(MBB, DL, TII->get(SystemZ::RLL), NewVal)
2638       .addReg(RotatedNewVal).addReg(NegBitShift).addImm(0);
2639   BuildMI(MBB, DL, TII->get(CSOpcode), Dest)
2640     .addReg(OldVal).addReg(NewVal).addOperand(Base).addImm(Disp);
2641   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2642     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2643   MBB->addSuccessor(LoopMBB);
2644   MBB->addSuccessor(DoneMBB);
2645
2646   MI->eraseFromParent();
2647   return DoneMBB;
2648 }
2649
2650 // Implement EmitInstrWithCustomInserter for pseudo
2651 // ATOMIC_LOAD{,W}_{,U}{MIN,MAX} instruction MI.  CompareOpcode is the
2652 // instruction that should be used to compare the current field with the
2653 // minimum or maximum value.  KeepOldMask is the BRC condition-code mask
2654 // for when the current field should be kept.  BitSize is the width of
2655 // the field in bits, or 0 if this is a partword ATOMIC_LOADW_* instruction.
2656 MachineBasicBlock *
2657 SystemZTargetLowering::emitAtomicLoadMinMax(MachineInstr *MI,
2658                                             MachineBasicBlock *MBB,
2659                                             unsigned CompareOpcode,
2660                                             unsigned KeepOldMask,
2661                                             unsigned BitSize) const {
2662   const SystemZInstrInfo *TII = TM.getInstrInfo();
2663   MachineFunction &MF = *MBB->getParent();
2664   MachineRegisterInfo &MRI = MF.getRegInfo();
2665   bool IsSubWord = (BitSize < 32);
2666
2667   // Extract the operands.  Base can be a register or a frame index.
2668   unsigned Dest        = MI->getOperand(0).getReg();
2669   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2670   int64_t  Disp        = MI->getOperand(2).getImm();
2671   unsigned Src2        = MI->getOperand(3).getReg();
2672   unsigned BitShift    = (IsSubWord ? MI->getOperand(4).getReg() : 0);
2673   unsigned NegBitShift = (IsSubWord ? MI->getOperand(5).getReg() : 0);
2674   DebugLoc DL          = MI->getDebugLoc();
2675   if (IsSubWord)
2676     BitSize = MI->getOperand(6).getImm();
2677
2678   // Subword operations use 32-bit registers.
2679   const TargetRegisterClass *RC = (BitSize <= 32 ?
2680                                    &SystemZ::GR32BitRegClass :
2681                                    &SystemZ::GR64BitRegClass);
2682   unsigned LOpcode  = BitSize <= 32 ? SystemZ::L  : SystemZ::LG;
2683   unsigned CSOpcode = BitSize <= 32 ? SystemZ::CS : SystemZ::CSG;
2684
2685   // Get the right opcodes for the displacement.
2686   LOpcode  = TII->getOpcodeForOffset(LOpcode,  Disp);
2687   CSOpcode = TII->getOpcodeForOffset(CSOpcode, Disp);
2688   assert(LOpcode && CSOpcode && "Displacement out of range");
2689
2690   // Create virtual registers for temporary results.
2691   unsigned OrigVal       = MRI.createVirtualRegister(RC);
2692   unsigned OldVal        = MRI.createVirtualRegister(RC);
2693   unsigned NewVal        = MRI.createVirtualRegister(RC);
2694   unsigned RotatedOldVal = (IsSubWord ? MRI.createVirtualRegister(RC) : OldVal);
2695   unsigned RotatedAltVal = (IsSubWord ? MRI.createVirtualRegister(RC) : Src2);
2696   unsigned RotatedNewVal = (IsSubWord ? MRI.createVirtualRegister(RC) : NewVal);
2697
2698   // Insert 3 basic blocks for the loop.
2699   MachineBasicBlock *StartMBB  = MBB;
2700   MachineBasicBlock *DoneMBB   = splitBlockBefore(MI, MBB);
2701   MachineBasicBlock *LoopMBB   = emitBlockAfter(StartMBB);
2702   MachineBasicBlock *UseAltMBB = emitBlockAfter(LoopMBB);
2703   MachineBasicBlock *UpdateMBB = emitBlockAfter(UseAltMBB);
2704
2705   //  StartMBB:
2706   //   ...
2707   //   %OrigVal     = L Disp(%Base)
2708   //   # fall through to LoopMMB
2709   MBB = StartMBB;
2710   BuildMI(MBB, DL, TII->get(LOpcode), OrigVal)
2711     .addOperand(Base).addImm(Disp).addReg(0);
2712   MBB->addSuccessor(LoopMBB);
2713
2714   //  LoopMBB:
2715   //   %OldVal        = phi [ %OrigVal, StartMBB ], [ %Dest, UpdateMBB ]
2716   //   %RotatedOldVal = RLL %OldVal, 0(%BitShift)
2717   //   CompareOpcode %RotatedOldVal, %Src2
2718   //   BRC KeepOldMask, UpdateMBB
2719   MBB = LoopMBB;
2720   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2721     .addReg(OrigVal).addMBB(StartMBB)
2722     .addReg(Dest).addMBB(UpdateMBB);
2723   if (IsSubWord)
2724     BuildMI(MBB, DL, TII->get(SystemZ::RLL), RotatedOldVal)
2725       .addReg(OldVal).addReg(BitShift).addImm(0);
2726   BuildMI(MBB, DL, TII->get(CompareOpcode))
2727     .addReg(RotatedOldVal).addReg(Src2);
2728   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2729     .addImm(SystemZ::CCMASK_ICMP).addImm(KeepOldMask).addMBB(UpdateMBB);
2730   MBB->addSuccessor(UpdateMBB);
2731   MBB->addSuccessor(UseAltMBB);
2732
2733   //  UseAltMBB:
2734   //   %RotatedAltVal = RISBG %RotatedOldVal, %Src2, 32, 31 + BitSize, 0
2735   //   # fall through to UpdateMMB
2736   MBB = UseAltMBB;
2737   if (IsSubWord)
2738     BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RotatedAltVal)
2739       .addReg(RotatedOldVal).addReg(Src2)
2740       .addImm(32).addImm(31 + BitSize).addImm(0);
2741   MBB->addSuccessor(UpdateMBB);
2742
2743   //  UpdateMBB:
2744   //   %RotatedNewVal = PHI [ %RotatedOldVal, LoopMBB ],
2745   //                        [ %RotatedAltVal, UseAltMBB ]
2746   //   %NewVal        = RLL %RotatedNewVal, 0(%NegBitShift)
2747   //   %Dest          = CS %OldVal, %NewVal, Disp(%Base)
2748   //   JNE LoopMBB
2749   //   # fall through to DoneMMB
2750   MBB = UpdateMBB;
2751   BuildMI(MBB, DL, TII->get(SystemZ::PHI), RotatedNewVal)
2752     .addReg(RotatedOldVal).addMBB(LoopMBB)
2753     .addReg(RotatedAltVal).addMBB(UseAltMBB);
2754   if (IsSubWord)
2755     BuildMI(MBB, DL, TII->get(SystemZ::RLL), NewVal)
2756       .addReg(RotatedNewVal).addReg(NegBitShift).addImm(0);
2757   BuildMI(MBB, DL, TII->get(CSOpcode), Dest)
2758     .addReg(OldVal).addReg(NewVal).addOperand(Base).addImm(Disp);
2759   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2760     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2761   MBB->addSuccessor(LoopMBB);
2762   MBB->addSuccessor(DoneMBB);
2763
2764   MI->eraseFromParent();
2765   return DoneMBB;
2766 }
2767
2768 // Implement EmitInstrWithCustomInserter for pseudo ATOMIC_CMP_SWAPW
2769 // instruction MI.
2770 MachineBasicBlock *
2771 SystemZTargetLowering::emitAtomicCmpSwapW(MachineInstr *MI,
2772                                           MachineBasicBlock *MBB) const {
2773   const SystemZInstrInfo *TII = TM.getInstrInfo();
2774   MachineFunction &MF = *MBB->getParent();
2775   MachineRegisterInfo &MRI = MF.getRegInfo();
2776
2777   // Extract the operands.  Base can be a register or a frame index.
2778   unsigned Dest        = MI->getOperand(0).getReg();
2779   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2780   int64_t  Disp        = MI->getOperand(2).getImm();
2781   unsigned OrigCmpVal  = MI->getOperand(3).getReg();
2782   unsigned OrigSwapVal = MI->getOperand(4).getReg();
2783   unsigned BitShift    = MI->getOperand(5).getReg();
2784   unsigned NegBitShift = MI->getOperand(6).getReg();
2785   int64_t  BitSize     = MI->getOperand(7).getImm();
2786   DebugLoc DL          = MI->getDebugLoc();
2787
2788   const TargetRegisterClass *RC = &SystemZ::GR32BitRegClass;
2789
2790   // Get the right opcodes for the displacement.
2791   unsigned LOpcode  = TII->getOpcodeForOffset(SystemZ::L,  Disp);
2792   unsigned CSOpcode = TII->getOpcodeForOffset(SystemZ::CS, Disp);
2793   assert(LOpcode && CSOpcode && "Displacement out of range");
2794
2795   // Create virtual registers for temporary results.
2796   unsigned OrigOldVal   = MRI.createVirtualRegister(RC);
2797   unsigned OldVal       = MRI.createVirtualRegister(RC);
2798   unsigned CmpVal       = MRI.createVirtualRegister(RC);
2799   unsigned SwapVal      = MRI.createVirtualRegister(RC);
2800   unsigned StoreVal     = MRI.createVirtualRegister(RC);
2801   unsigned RetryOldVal  = MRI.createVirtualRegister(RC);
2802   unsigned RetryCmpVal  = MRI.createVirtualRegister(RC);
2803   unsigned RetrySwapVal = MRI.createVirtualRegister(RC);
2804
2805   // Insert 2 basic blocks for the loop.
2806   MachineBasicBlock *StartMBB = MBB;
2807   MachineBasicBlock *DoneMBB  = splitBlockBefore(MI, MBB);
2808   MachineBasicBlock *LoopMBB  = emitBlockAfter(StartMBB);
2809   MachineBasicBlock *SetMBB   = emitBlockAfter(LoopMBB);
2810
2811   //  StartMBB:
2812   //   ...
2813   //   %OrigOldVal     = L Disp(%Base)
2814   //   # fall through to LoopMMB
2815   MBB = StartMBB;
2816   BuildMI(MBB, DL, TII->get(LOpcode), OrigOldVal)
2817     .addOperand(Base).addImm(Disp).addReg(0);
2818   MBB->addSuccessor(LoopMBB);
2819
2820   //  LoopMBB:
2821   //   %OldVal        = phi [ %OrigOldVal, EntryBB ], [ %RetryOldVal, SetMBB ]
2822   //   %CmpVal        = phi [ %OrigCmpVal, EntryBB ], [ %RetryCmpVal, SetMBB ]
2823   //   %SwapVal       = phi [ %OrigSwapVal, EntryBB ], [ %RetrySwapVal, SetMBB ]
2824   //   %Dest          = RLL %OldVal, BitSize(%BitShift)
2825   //                      ^^ The low BitSize bits contain the field
2826   //                         of interest.
2827   //   %RetryCmpVal   = RISBG32 %CmpVal, %Dest, 32, 63-BitSize, 0
2828   //                      ^^ Replace the upper 32-BitSize bits of the
2829   //                         comparison value with those that we loaded,
2830   //                         so that we can use a full word comparison.
2831   //   CR %Dest, %RetryCmpVal
2832   //   JNE DoneMBB
2833   //   # Fall through to SetMBB
2834   MBB = LoopMBB;
2835   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2836     .addReg(OrigOldVal).addMBB(StartMBB)
2837     .addReg(RetryOldVal).addMBB(SetMBB);
2838   BuildMI(MBB, DL, TII->get(SystemZ::PHI), CmpVal)
2839     .addReg(OrigCmpVal).addMBB(StartMBB)
2840     .addReg(RetryCmpVal).addMBB(SetMBB);
2841   BuildMI(MBB, DL, TII->get(SystemZ::PHI), SwapVal)
2842     .addReg(OrigSwapVal).addMBB(StartMBB)
2843     .addReg(RetrySwapVal).addMBB(SetMBB);
2844   BuildMI(MBB, DL, TII->get(SystemZ::RLL), Dest)
2845     .addReg(OldVal).addReg(BitShift).addImm(BitSize);
2846   BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RetryCmpVal)
2847     .addReg(CmpVal).addReg(Dest).addImm(32).addImm(63 - BitSize).addImm(0);
2848   BuildMI(MBB, DL, TII->get(SystemZ::CR))
2849     .addReg(Dest).addReg(RetryCmpVal);
2850   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2851     .addImm(SystemZ::CCMASK_ICMP)
2852     .addImm(SystemZ::CCMASK_CMP_NE).addMBB(DoneMBB);
2853   MBB->addSuccessor(DoneMBB);
2854   MBB->addSuccessor(SetMBB);
2855
2856   //  SetMBB:
2857   //   %RetrySwapVal = RISBG32 %SwapVal, %Dest, 32, 63-BitSize, 0
2858   //                      ^^ Replace the upper 32-BitSize bits of the new
2859   //                         value with those that we loaded.
2860   //   %StoreVal    = RLL %RetrySwapVal, -BitSize(%NegBitShift)
2861   //                      ^^ Rotate the new field to its proper position.
2862   //   %RetryOldVal = CS %Dest, %StoreVal, Disp(%Base)
2863   //   JNE LoopMBB
2864   //   # fall through to ExitMMB
2865   MBB = SetMBB;
2866   BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RetrySwapVal)
2867     .addReg(SwapVal).addReg(Dest).addImm(32).addImm(63 - BitSize).addImm(0);
2868   BuildMI(MBB, DL, TII->get(SystemZ::RLL), StoreVal)
2869     .addReg(RetrySwapVal).addReg(NegBitShift).addImm(-BitSize);
2870   BuildMI(MBB, DL, TII->get(CSOpcode), RetryOldVal)
2871     .addReg(OldVal).addReg(StoreVal).addOperand(Base).addImm(Disp);
2872   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2873     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2874   MBB->addSuccessor(LoopMBB);
2875   MBB->addSuccessor(DoneMBB);
2876
2877   MI->eraseFromParent();
2878   return DoneMBB;
2879 }
2880
2881 // Emit an extension from a GR32 or GR64 to a GR128.  ClearEven is true
2882 // if the high register of the GR128 value must be cleared or false if
2883 // it's "don't care".  SubReg is subreg_l32 when extending a GR32
2884 // and subreg_l64 when extending a GR64.
2885 MachineBasicBlock *
2886 SystemZTargetLowering::emitExt128(MachineInstr *MI,
2887                                   MachineBasicBlock *MBB,
2888                                   bool ClearEven, unsigned SubReg) const {
2889   const SystemZInstrInfo *TII = TM.getInstrInfo();
2890   MachineFunction &MF = *MBB->getParent();
2891   MachineRegisterInfo &MRI = MF.getRegInfo();
2892   DebugLoc DL = MI->getDebugLoc();
2893
2894   unsigned Dest  = MI->getOperand(0).getReg();
2895   unsigned Src   = MI->getOperand(1).getReg();
2896   unsigned In128 = MRI.createVirtualRegister(&SystemZ::GR128BitRegClass);
2897
2898   BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::IMPLICIT_DEF), In128);
2899   if (ClearEven) {
2900     unsigned NewIn128 = MRI.createVirtualRegister(&SystemZ::GR128BitRegClass);
2901     unsigned Zero64   = MRI.createVirtualRegister(&SystemZ::GR64BitRegClass);
2902
2903     BuildMI(*MBB, MI, DL, TII->get(SystemZ::LLILL), Zero64)
2904       .addImm(0);
2905     BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::INSERT_SUBREG), NewIn128)
2906       .addReg(In128).addReg(Zero64).addImm(SystemZ::subreg_h64);
2907     In128 = NewIn128;
2908   }
2909   BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::INSERT_SUBREG), Dest)
2910     .addReg(In128).addReg(Src).addImm(SubReg);
2911
2912   MI->eraseFromParent();
2913   return MBB;
2914 }
2915
2916 MachineBasicBlock *
2917 SystemZTargetLowering::emitMemMemWrapper(MachineInstr *MI,
2918                                          MachineBasicBlock *MBB,
2919                                          unsigned Opcode) const {
2920   const SystemZInstrInfo *TII = TM.getInstrInfo();
2921   MachineFunction &MF = *MBB->getParent();
2922   MachineRegisterInfo &MRI = MF.getRegInfo();
2923   DebugLoc DL = MI->getDebugLoc();
2924
2925   MachineOperand DestBase = earlyUseOperand(MI->getOperand(0));
2926   uint64_t       DestDisp = MI->getOperand(1).getImm();
2927   MachineOperand SrcBase  = earlyUseOperand(MI->getOperand(2));
2928   uint64_t       SrcDisp  = MI->getOperand(3).getImm();
2929   uint64_t       Length   = MI->getOperand(4).getImm();
2930
2931   // When generating more than one CLC, all but the last will need to
2932   // branch to the end when a difference is found.
2933   MachineBasicBlock *EndMBB = (Length > 256 && Opcode == SystemZ::CLC ?
2934                                splitBlockAfter(MI, MBB) : 0);
2935
2936   // Check for the loop form, in which operand 5 is the trip count.
2937   if (MI->getNumExplicitOperands() > 5) {
2938     bool HaveSingleBase = DestBase.isIdenticalTo(SrcBase);
2939
2940     uint64_t StartCountReg = MI->getOperand(5).getReg();
2941     uint64_t StartSrcReg   = forceReg(MI, SrcBase, TII);
2942     uint64_t StartDestReg  = (HaveSingleBase ? StartSrcReg :
2943                               forceReg(MI, DestBase, TII));
2944
2945     const TargetRegisterClass *RC = &SystemZ::ADDR64BitRegClass;
2946     uint64_t ThisSrcReg  = MRI.createVirtualRegister(RC);
2947     uint64_t ThisDestReg = (HaveSingleBase ? ThisSrcReg :
2948                             MRI.createVirtualRegister(RC));
2949     uint64_t NextSrcReg  = MRI.createVirtualRegister(RC);
2950     uint64_t NextDestReg = (HaveSingleBase ? NextSrcReg :
2951                             MRI.createVirtualRegister(RC));
2952
2953     RC = &SystemZ::GR64BitRegClass;
2954     uint64_t ThisCountReg = MRI.createVirtualRegister(RC);
2955     uint64_t NextCountReg = MRI.createVirtualRegister(RC);
2956
2957     MachineBasicBlock *StartMBB = MBB;
2958     MachineBasicBlock *DoneMBB = splitBlockBefore(MI, MBB);
2959     MachineBasicBlock *LoopMBB = emitBlockAfter(StartMBB);
2960     MachineBasicBlock *NextMBB = (EndMBB ? emitBlockAfter(LoopMBB) : LoopMBB);
2961
2962     //  StartMBB:
2963     //   # fall through to LoopMMB
2964     MBB->addSuccessor(LoopMBB);
2965
2966     //  LoopMBB:
2967     //   %ThisDestReg = phi [ %StartDestReg, StartMBB ],
2968     //                      [ %NextDestReg, NextMBB ]
2969     //   %ThisSrcReg = phi [ %StartSrcReg, StartMBB ],
2970     //                     [ %NextSrcReg, NextMBB ]
2971     //   %ThisCountReg = phi [ %StartCountReg, StartMBB ],
2972     //                       [ %NextCountReg, NextMBB ]
2973     //   ( PFD 2, 768+DestDisp(%ThisDestReg) )
2974     //   Opcode DestDisp(256,%ThisDestReg), SrcDisp(%ThisSrcReg)
2975     //   ( JLH EndMBB )
2976     //
2977     // The prefetch is used only for MVC.  The JLH is used only for CLC.
2978     MBB = LoopMBB;
2979
2980     BuildMI(MBB, DL, TII->get(SystemZ::PHI), ThisDestReg)
2981       .addReg(StartDestReg).addMBB(StartMBB)
2982       .addReg(NextDestReg).addMBB(NextMBB);
2983     if (!HaveSingleBase)
2984       BuildMI(MBB, DL, TII->get(SystemZ::PHI), ThisSrcReg)
2985         .addReg(StartSrcReg).addMBB(StartMBB)
2986         .addReg(NextSrcReg).addMBB(NextMBB);
2987     BuildMI(MBB, DL, TII->get(SystemZ::PHI), ThisCountReg)
2988       .addReg(StartCountReg).addMBB(StartMBB)
2989       .addReg(NextCountReg).addMBB(NextMBB);
2990     if (Opcode == SystemZ::MVC)
2991       BuildMI(MBB, DL, TII->get(SystemZ::PFD))
2992         .addImm(SystemZ::PFD_WRITE)
2993         .addReg(ThisDestReg).addImm(DestDisp + 768).addReg(0);
2994     BuildMI(MBB, DL, TII->get(Opcode))
2995       .addReg(ThisDestReg).addImm(DestDisp).addImm(256)
2996       .addReg(ThisSrcReg).addImm(SrcDisp);
2997     if (EndMBB) {
2998       BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2999         .addImm(SystemZ::CCMASK_ICMP).addImm(SystemZ::CCMASK_CMP_NE)
3000         .addMBB(EndMBB);
3001       MBB->addSuccessor(EndMBB);
3002       MBB->addSuccessor(NextMBB);
3003     }
3004
3005     // NextMBB:
3006     //   %NextDestReg = LA 256(%ThisDestReg)
3007     //   %NextSrcReg = LA 256(%ThisSrcReg)
3008     //   %NextCountReg = AGHI %ThisCountReg, -1
3009     //   CGHI %NextCountReg, 0
3010     //   JLH LoopMBB
3011     //   # fall through to DoneMMB
3012     //
3013     // The AGHI, CGHI and JLH should be converted to BRCTG by later passes.
3014     MBB = NextMBB;
3015
3016     BuildMI(MBB, DL, TII->get(SystemZ::LA), NextDestReg)
3017       .addReg(ThisDestReg).addImm(256).addReg(0);
3018     if (!HaveSingleBase)
3019       BuildMI(MBB, DL, TII->get(SystemZ::LA), NextSrcReg)
3020         .addReg(ThisSrcReg).addImm(256).addReg(0);
3021     BuildMI(MBB, DL, TII->get(SystemZ::AGHI), NextCountReg)
3022       .addReg(ThisCountReg).addImm(-1);
3023     BuildMI(MBB, DL, TII->get(SystemZ::CGHI))
3024       .addReg(NextCountReg).addImm(0);
3025     BuildMI(MBB, DL, TII->get(SystemZ::BRC))
3026       .addImm(SystemZ::CCMASK_ICMP).addImm(SystemZ::CCMASK_CMP_NE)
3027       .addMBB(LoopMBB);
3028     MBB->addSuccessor(LoopMBB);
3029     MBB->addSuccessor(DoneMBB);
3030
3031     DestBase = MachineOperand::CreateReg(NextDestReg, false);
3032     SrcBase = MachineOperand::CreateReg(NextSrcReg, false);
3033     Length &= 255;
3034     MBB = DoneMBB;
3035   }
3036   // Handle any remaining bytes with straight-line code.
3037   while (Length > 0) {
3038     uint64_t ThisLength = std::min(Length, uint64_t(256));
3039     // The previous iteration might have created out-of-range displacements.
3040     // Apply them using LAY if so.
3041     if (!isUInt<12>(DestDisp)) {
3042       unsigned Reg = MRI.createVirtualRegister(&SystemZ::ADDR64BitRegClass);
3043       BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(SystemZ::LAY), Reg)
3044         .addOperand(DestBase).addImm(DestDisp).addReg(0);
3045       DestBase = MachineOperand::CreateReg(Reg, false);
3046       DestDisp = 0;
3047     }
3048     if (!isUInt<12>(SrcDisp)) {
3049       unsigned Reg = MRI.createVirtualRegister(&SystemZ::ADDR64BitRegClass);
3050       BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(SystemZ::LAY), Reg)
3051         .addOperand(SrcBase).addImm(SrcDisp).addReg(0);
3052       SrcBase = MachineOperand::CreateReg(Reg, false);
3053       SrcDisp = 0;
3054     }
3055     BuildMI(*MBB, MI, DL, TII->get(Opcode))
3056       .addOperand(DestBase).addImm(DestDisp).addImm(ThisLength)
3057       .addOperand(SrcBase).addImm(SrcDisp);
3058     DestDisp += ThisLength;
3059     SrcDisp += ThisLength;
3060     Length -= ThisLength;
3061     // If there's another CLC to go, branch to the end if a difference
3062     // was found.
3063     if (EndMBB && Length > 0) {
3064       MachineBasicBlock *NextMBB = splitBlockBefore(MI, MBB);
3065       BuildMI(MBB, DL, TII->get(SystemZ::BRC))
3066         .addImm(SystemZ::CCMASK_ICMP).addImm(SystemZ::CCMASK_CMP_NE)
3067         .addMBB(EndMBB);
3068       MBB->addSuccessor(EndMBB);
3069       MBB->addSuccessor(NextMBB);
3070       MBB = NextMBB;
3071     }
3072   }
3073   if (EndMBB) {
3074     MBB->addSuccessor(EndMBB);
3075     MBB = EndMBB;
3076     MBB->addLiveIn(SystemZ::CC);
3077   }
3078
3079   MI->eraseFromParent();
3080   return MBB;
3081 }
3082
3083 // Decompose string pseudo-instruction MI into a loop that continually performs
3084 // Opcode until CC != 3.
3085 MachineBasicBlock *
3086 SystemZTargetLowering::emitStringWrapper(MachineInstr *MI,
3087                                          MachineBasicBlock *MBB,
3088                                          unsigned Opcode) const {
3089   const SystemZInstrInfo *TII = TM.getInstrInfo();
3090   MachineFunction &MF = *MBB->getParent();
3091   MachineRegisterInfo &MRI = MF.getRegInfo();
3092   DebugLoc DL = MI->getDebugLoc();
3093
3094   uint64_t End1Reg   = MI->getOperand(0).getReg();
3095   uint64_t Start1Reg = MI->getOperand(1).getReg();
3096   uint64_t Start2Reg = MI->getOperand(2).getReg();
3097   uint64_t CharReg   = MI->getOperand(3).getReg();
3098
3099   const TargetRegisterClass *RC = &SystemZ::GR64BitRegClass;
3100   uint64_t This1Reg = MRI.createVirtualRegister(RC);
3101   uint64_t This2Reg = MRI.createVirtualRegister(RC);
3102   uint64_t End2Reg  = MRI.createVirtualRegister(RC);
3103
3104   MachineBasicBlock *StartMBB = MBB;
3105   MachineBasicBlock *DoneMBB = splitBlockBefore(MI, MBB);
3106   MachineBasicBlock *LoopMBB = emitBlockAfter(StartMBB);
3107
3108   //  StartMBB:
3109   //   # fall through to LoopMMB
3110   MBB->addSuccessor(LoopMBB);
3111
3112   //  LoopMBB:
3113   //   %This1Reg = phi [ %Start1Reg, StartMBB ], [ %End1Reg, LoopMBB ]
3114   //   %This2Reg = phi [ %Start2Reg, StartMBB ], [ %End2Reg, LoopMBB ]
3115   //   R0L = %CharReg
3116   //   %End1Reg, %End2Reg = CLST %This1Reg, %This2Reg -- uses R0L
3117   //   JO LoopMBB
3118   //   # fall through to DoneMMB
3119   //
3120   // The load of R0L can be hoisted by post-RA LICM.
3121   MBB = LoopMBB;
3122
3123   BuildMI(MBB, DL, TII->get(SystemZ::PHI), This1Reg)
3124     .addReg(Start1Reg).addMBB(StartMBB)
3125     .addReg(End1Reg).addMBB(LoopMBB);
3126   BuildMI(MBB, DL, TII->get(SystemZ::PHI), This2Reg)
3127     .addReg(Start2Reg).addMBB(StartMBB)
3128     .addReg(End2Reg).addMBB(LoopMBB);
3129   BuildMI(MBB, DL, TII->get(TargetOpcode::COPY), SystemZ::R0L).addReg(CharReg);
3130   BuildMI(MBB, DL, TII->get(Opcode))
3131     .addReg(End1Reg, RegState::Define).addReg(End2Reg, RegState::Define)
3132     .addReg(This1Reg).addReg(This2Reg);
3133   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
3134     .addImm(SystemZ::CCMASK_ANY).addImm(SystemZ::CCMASK_3).addMBB(LoopMBB);
3135   MBB->addSuccessor(LoopMBB);
3136   MBB->addSuccessor(DoneMBB);
3137
3138   DoneMBB->addLiveIn(SystemZ::CC);
3139
3140   MI->eraseFromParent();
3141   return DoneMBB;
3142 }
3143
3144 MachineBasicBlock *SystemZTargetLowering::
3145 EmitInstrWithCustomInserter(MachineInstr *MI, MachineBasicBlock *MBB) const {
3146   switch (MI->getOpcode()) {
3147   case SystemZ::Select32Mux:
3148   case SystemZ::Select32:
3149   case SystemZ::SelectF32:
3150   case SystemZ::Select64:
3151   case SystemZ::SelectF64:
3152   case SystemZ::SelectF128:
3153     return emitSelect(MI, MBB);
3154
3155   case SystemZ::CondStore8Mux:
3156     return emitCondStore(MI, MBB, SystemZ::STCMux, 0, false);
3157   case SystemZ::CondStore8MuxInv:
3158     return emitCondStore(MI, MBB, SystemZ::STCMux, 0, true);
3159   case SystemZ::CondStore16Mux:
3160     return emitCondStore(MI, MBB, SystemZ::STHMux, 0, false);
3161   case SystemZ::CondStore16MuxInv:
3162     return emitCondStore(MI, MBB, SystemZ::STHMux, 0, true);
3163   case SystemZ::CondStore8:
3164     return emitCondStore(MI, MBB, SystemZ::STC, 0, false);
3165   case SystemZ::CondStore8Inv:
3166     return emitCondStore(MI, MBB, SystemZ::STC, 0, true);
3167   case SystemZ::CondStore16:
3168     return emitCondStore(MI, MBB, SystemZ::STH, 0, false);
3169   case SystemZ::CondStore16Inv:
3170     return emitCondStore(MI, MBB, SystemZ::STH, 0, true);
3171   case SystemZ::CondStore32:
3172     return emitCondStore(MI, MBB, SystemZ::ST, SystemZ::STOC, false);
3173   case SystemZ::CondStore32Inv:
3174     return emitCondStore(MI, MBB, SystemZ::ST, SystemZ::STOC, true);
3175   case SystemZ::CondStore64:
3176     return emitCondStore(MI, MBB, SystemZ::STG, SystemZ::STOCG, false);
3177   case SystemZ::CondStore64Inv:
3178     return emitCondStore(MI, MBB, SystemZ::STG, SystemZ::STOCG, true);
3179   case SystemZ::CondStoreF32:
3180     return emitCondStore(MI, MBB, SystemZ::STE, 0, false);
3181   case SystemZ::CondStoreF32Inv:
3182     return emitCondStore(MI, MBB, SystemZ::STE, 0, true);
3183   case SystemZ::CondStoreF64:
3184     return emitCondStore(MI, MBB, SystemZ::STD, 0, false);
3185   case SystemZ::CondStoreF64Inv:
3186     return emitCondStore(MI, MBB, SystemZ::STD, 0, true);
3187
3188   case SystemZ::AEXT128_64:
3189     return emitExt128(MI, MBB, false, SystemZ::subreg_l64);
3190   case SystemZ::ZEXT128_32:
3191     return emitExt128(MI, MBB, true, SystemZ::subreg_l32);
3192   case SystemZ::ZEXT128_64:
3193     return emitExt128(MI, MBB, true, SystemZ::subreg_l64);
3194
3195   case SystemZ::ATOMIC_SWAPW:
3196     return emitAtomicLoadBinary(MI, MBB, 0, 0);
3197   case SystemZ::ATOMIC_SWAP_32:
3198     return emitAtomicLoadBinary(MI, MBB, 0, 32);
3199   case SystemZ::ATOMIC_SWAP_64:
3200     return emitAtomicLoadBinary(MI, MBB, 0, 64);
3201
3202   case SystemZ::ATOMIC_LOADW_AR:
3203     return emitAtomicLoadBinary(MI, MBB, SystemZ::AR, 0);
3204   case SystemZ::ATOMIC_LOADW_AFI:
3205     return emitAtomicLoadBinary(MI, MBB, SystemZ::AFI, 0);
3206   case SystemZ::ATOMIC_LOAD_AR:
3207     return emitAtomicLoadBinary(MI, MBB, SystemZ::AR, 32);
3208   case SystemZ::ATOMIC_LOAD_AHI:
3209     return emitAtomicLoadBinary(MI, MBB, SystemZ::AHI, 32);
3210   case SystemZ::ATOMIC_LOAD_AFI:
3211     return emitAtomicLoadBinary(MI, MBB, SystemZ::AFI, 32);
3212   case SystemZ::ATOMIC_LOAD_AGR:
3213     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGR, 64);
3214   case SystemZ::ATOMIC_LOAD_AGHI:
3215     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGHI, 64);
3216   case SystemZ::ATOMIC_LOAD_AGFI:
3217     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGFI, 64);
3218
3219   case SystemZ::ATOMIC_LOADW_SR:
3220     return emitAtomicLoadBinary(MI, MBB, SystemZ::SR, 0);
3221   case SystemZ::ATOMIC_LOAD_SR:
3222     return emitAtomicLoadBinary(MI, MBB, SystemZ::SR, 32);
3223   case SystemZ::ATOMIC_LOAD_SGR:
3224     return emitAtomicLoadBinary(MI, MBB, SystemZ::SGR, 64);
3225
3226   case SystemZ::ATOMIC_LOADW_NR:
3227     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 0);
3228   case SystemZ::ATOMIC_LOADW_NILH:
3229     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 0);
3230   case SystemZ::ATOMIC_LOAD_NR:
3231     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 32);
3232   case SystemZ::ATOMIC_LOAD_NILL:
3233     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL, 32);
3234   case SystemZ::ATOMIC_LOAD_NILH:
3235     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 32);
3236   case SystemZ::ATOMIC_LOAD_NILF:
3237     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF, 32);
3238   case SystemZ::ATOMIC_LOAD_NGR:
3239     return emitAtomicLoadBinary(MI, MBB, SystemZ::NGR, 64);
3240   case SystemZ::ATOMIC_LOAD_NILL64:
3241     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL64, 64);
3242   case SystemZ::ATOMIC_LOAD_NILH64:
3243     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH64, 64);
3244   case SystemZ::ATOMIC_LOAD_NIHL64:
3245     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHL64, 64);
3246   case SystemZ::ATOMIC_LOAD_NIHH64:
3247     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHH64, 64);
3248   case SystemZ::ATOMIC_LOAD_NILF64:
3249     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF64, 64);
3250   case SystemZ::ATOMIC_LOAD_NIHF64:
3251     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHF64, 64);
3252
3253   case SystemZ::ATOMIC_LOADW_OR:
3254     return emitAtomicLoadBinary(MI, MBB, SystemZ::OR, 0);
3255   case SystemZ::ATOMIC_LOADW_OILH:
3256     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH, 0);
3257   case SystemZ::ATOMIC_LOAD_OR:
3258     return emitAtomicLoadBinary(MI, MBB, SystemZ::OR, 32);
3259   case SystemZ::ATOMIC_LOAD_OILL:
3260     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILL, 32);
3261   case SystemZ::ATOMIC_LOAD_OILH:
3262     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH, 32);
3263   case SystemZ::ATOMIC_LOAD_OILF:
3264     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILF, 32);
3265   case SystemZ::ATOMIC_LOAD_OGR:
3266     return emitAtomicLoadBinary(MI, MBB, SystemZ::OGR, 64);
3267   case SystemZ::ATOMIC_LOAD_OILL64:
3268     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILL64, 64);
3269   case SystemZ::ATOMIC_LOAD_OILH64:
3270     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH64, 64);
3271   case SystemZ::ATOMIC_LOAD_OIHL64:
3272     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHL64, 64);
3273   case SystemZ::ATOMIC_LOAD_OIHH64:
3274     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHH64, 64);
3275   case SystemZ::ATOMIC_LOAD_OILF64:
3276     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILF64, 64);
3277   case SystemZ::ATOMIC_LOAD_OIHF64:
3278     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHF64, 64);
3279
3280   case SystemZ::ATOMIC_LOADW_XR:
3281     return emitAtomicLoadBinary(MI, MBB, SystemZ::XR, 0);
3282   case SystemZ::ATOMIC_LOADW_XILF:
3283     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF, 0);
3284   case SystemZ::ATOMIC_LOAD_XR:
3285     return emitAtomicLoadBinary(MI, MBB, SystemZ::XR, 32);
3286   case SystemZ::ATOMIC_LOAD_XILF:
3287     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF, 32);
3288   case SystemZ::ATOMIC_LOAD_XGR:
3289     return emitAtomicLoadBinary(MI, MBB, SystemZ::XGR, 64);
3290   case SystemZ::ATOMIC_LOAD_XILF64:
3291     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF64, 64);
3292   case SystemZ::ATOMIC_LOAD_XIHF64:
3293     return emitAtomicLoadBinary(MI, MBB, SystemZ::XIHF64, 64);
3294
3295   case SystemZ::ATOMIC_LOADW_NRi:
3296     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 0, true);
3297   case SystemZ::ATOMIC_LOADW_NILHi:
3298     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 0, true);
3299   case SystemZ::ATOMIC_LOAD_NRi:
3300     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 32, true);
3301   case SystemZ::ATOMIC_LOAD_NILLi:
3302     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL, 32, true);
3303   case SystemZ::ATOMIC_LOAD_NILHi:
3304     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 32, true);
3305   case SystemZ::ATOMIC_LOAD_NILFi:
3306     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF, 32, true);
3307   case SystemZ::ATOMIC_LOAD_NGRi:
3308     return emitAtomicLoadBinary(MI, MBB, SystemZ::NGR, 64, true);
3309   case SystemZ::ATOMIC_LOAD_NILL64i:
3310     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL64, 64, true);
3311   case SystemZ::ATOMIC_LOAD_NILH64i:
3312     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH64, 64, true);
3313   case SystemZ::ATOMIC_LOAD_NIHL64i:
3314     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHL64, 64, true);
3315   case SystemZ::ATOMIC_LOAD_NIHH64i:
3316     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHH64, 64, true);
3317   case SystemZ::ATOMIC_LOAD_NILF64i:
3318     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF64, 64, true);
3319   case SystemZ::ATOMIC_LOAD_NIHF64i:
3320     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHF64, 64, true);
3321
3322   case SystemZ::ATOMIC_LOADW_MIN:
3323     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3324                                 SystemZ::CCMASK_CMP_LE, 0);
3325   case SystemZ::ATOMIC_LOAD_MIN_32:
3326     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3327                                 SystemZ::CCMASK_CMP_LE, 32);
3328   case SystemZ::ATOMIC_LOAD_MIN_64:
3329     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CGR,
3330                                 SystemZ::CCMASK_CMP_LE, 64);
3331
3332   case SystemZ::ATOMIC_LOADW_MAX:
3333     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3334                                 SystemZ::CCMASK_CMP_GE, 0);
3335   case SystemZ::ATOMIC_LOAD_MAX_32:
3336     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3337                                 SystemZ::CCMASK_CMP_GE, 32);
3338   case SystemZ::ATOMIC_LOAD_MAX_64:
3339     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CGR,
3340                                 SystemZ::CCMASK_CMP_GE, 64);
3341
3342   case SystemZ::ATOMIC_LOADW_UMIN:
3343     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3344                                 SystemZ::CCMASK_CMP_LE, 0);
3345   case SystemZ::ATOMIC_LOAD_UMIN_32:
3346     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3347                                 SystemZ::CCMASK_CMP_LE, 32);
3348   case SystemZ::ATOMIC_LOAD_UMIN_64:
3349     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLGR,
3350                                 SystemZ::CCMASK_CMP_LE, 64);
3351
3352   case SystemZ::ATOMIC_LOADW_UMAX:
3353     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3354                                 SystemZ::CCMASK_CMP_GE, 0);
3355   case SystemZ::ATOMIC_LOAD_UMAX_32:
3356     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3357                                 SystemZ::CCMASK_CMP_GE, 32);
3358   case SystemZ::ATOMIC_LOAD_UMAX_64:
3359     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLGR,
3360                                 SystemZ::CCMASK_CMP_GE, 64);
3361
3362   case SystemZ::ATOMIC_CMP_SWAPW:
3363     return emitAtomicCmpSwapW(MI, MBB);
3364   case SystemZ::MVCSequence:
3365   case SystemZ::MVCLoop:
3366     return emitMemMemWrapper(MI, MBB, SystemZ::MVC);
3367   case SystemZ::NCSequence:
3368   case SystemZ::NCLoop:
3369     return emitMemMemWrapper(MI, MBB, SystemZ::NC);
3370   case SystemZ::OCSequence:
3371   case SystemZ::OCLoop:
3372     return emitMemMemWrapper(MI, MBB, SystemZ::OC);
3373   case SystemZ::XCSequence:
3374   case SystemZ::XCLoop:
3375     return emitMemMemWrapper(MI, MBB, SystemZ::XC);
3376   case SystemZ::CLCSequence:
3377   case SystemZ::CLCLoop:
3378     return emitMemMemWrapper(MI, MBB, SystemZ::CLC);
3379   case SystemZ::CLSTLoop:
3380     return emitStringWrapper(MI, MBB, SystemZ::CLST);
3381   case SystemZ::MVSTLoop:
3382     return emitStringWrapper(MI, MBB, SystemZ::MVST);
3383   case SystemZ::SRSTLoop:
3384     return emitStringWrapper(MI, MBB, SystemZ::SRST);
3385   default:
3386     llvm_unreachable("Unexpected instr type to insert");
3387   }
3388 }