lib/Target/SystemZ/SystemZISelLowering.cpp

   1 //===-- SystemZISelLowering.cpp - SystemZ DAG lowering implementation -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SystemZTargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "systemz-lower"
  15
  16 #include "SystemZISelLowering.h"
  17 #include "SystemZCallingConv.h"
  18 #include "SystemZConstantPoolValue.h"
  19 #include "SystemZMachineFunctionInfo.h"
  20 #include "SystemZTargetMachine.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  25
  26 using namespace llvm;
  27
  28 // Classify VT as either 32 or 64 bit.
  29 static bool is32Bit(EVT VT) {
  30   switch (VT.getSimpleVT().SimpleTy) {
  31   case MVT::i32:
  32     return true;
  33   case MVT::i64:
  34     return false;
  35   default:
  36     llvm_unreachable("Unsupported type");
  37   }
  38 }
  39
  40 // Return a version of MachineOperand that can be safely used before the
  41 // final use.
  42 static MachineOperand earlyUseOperand(MachineOperand Op) {
  43   if (Op.isReg())
  44     Op.setIsKill(false);
  45   return Op;
  46 }
  47
  48 SystemZTargetLowering::SystemZTargetLowering(SystemZTargetMachine &tm)
  49   : TargetLowering(tm, new TargetLoweringObjectFileELF()),
  50     Subtarget(*tm.getSubtargetImpl()), TM(tm) {
  51   MVT PtrVT = getPointerTy();
  52
  53   // Set up the register classes.
  54   addRegisterClass(MVT::i32,  &SystemZ::GR32BitRegClass);
  55   addRegisterClass(MVT::i64,  &SystemZ::GR64BitRegClass);
  56   addRegisterClass(MVT::f32,  &SystemZ::FP32BitRegClass);
  57   addRegisterClass(MVT::f64,  &SystemZ::FP64BitRegClass);
  58   addRegisterClass(MVT::f128, &SystemZ::FP128BitRegClass);
  59
  60   // Compute derived properties from the register classes
  61   computeRegisterProperties();
  62
  63   // Set up special registers.
  64   setExceptionPointerRegister(SystemZ::R6D);
  65   setExceptionSelectorRegister(SystemZ::R7D);
  66   setStackPointerRegisterToSaveRestore(SystemZ::R15D);
  67
  68   // TODO: It may be better to default to latency-oriented scheduling, however
  69   // LLVM's current latency-oriented scheduler can't handle physreg definitions
  70   // such as SystemZ has with CC, so set this to the register-pressure
  71   // scheduler, because it can.
  72   setSchedulingPreference(Sched::RegPressure);
  73
  74   setBooleanContents(ZeroOrOneBooleanContent);
  75   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
  76
  77   // Instructions are strings of 2-byte aligned 2-byte values.
  78   setMinFunctionAlignment(2);
  79
  80   // Handle operations that are handled in a similar way for all types.
  81   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
  82        I <= MVT::LAST_FP_VALUETYPE;
  83        ++I) {
  84     MVT VT = MVT::SimpleValueType(I);
  85     if (isTypeLegal(VT)) {
  86       // Expand SETCC(X, Y, COND) into SELECT_CC(X, Y, 1, 0, COND).
  87       setOperationAction(ISD::SETCC, VT, Expand);
  88
  89       // Expand SELECT(C, A, B) into SELECT_CC(X, 0, A, B, NE).
  90       setOperationAction(ISD::SELECT, VT, Expand);
  91
  92       // Lower SELECT_CC and BR_CC into separate comparisons and branches.
  93       setOperationAction(ISD::SELECT_CC, VT, Custom);
  94       setOperationAction(ISD::BR_CC,     VT, Custom);
  95     }
  96   }
  97
  98   // Expand jump table branches as address arithmetic followed by an
  99   // indirect jump.
 100   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 101
 102   // Expand BRCOND into a BR_CC (see above).
 103   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 104
 105   // Handle integer types.
 106   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
 107        I <= MVT::LAST_INTEGER_VALUETYPE;
 108        ++I) {
 109     MVT VT = MVT::SimpleValueType(I);
 110     if (isTypeLegal(VT)) {
 111       // Expand individual DIV and REMs into DIVREMs.
 112       setOperationAction(ISD::SDIV, VT, Expand);
 113       setOperationAction(ISD::UDIV, VT, Expand);
 114       setOperationAction(ISD::SREM, VT, Expand);
 115       setOperationAction(ISD::UREM, VT, Expand);
 116       setOperationAction(ISD::SDIVREM, VT, Custom);
 117       setOperationAction(ISD::UDIVREM, VT, Custom);
 118
 119       // Expand ATOMIC_LOAD and ATOMIC_STORE using ATOMIC_CMP_SWAP.
 120       // FIXME: probably much too conservative.
 121       setOperationAction(ISD::ATOMIC_LOAD,  VT, Expand);
 122       setOperationAction(ISD::ATOMIC_STORE, VT, Expand);
 123
 124       // No special instructions for these.
 125       setOperationAction(ISD::CTPOP,           VT, Expand);
 126       setOperationAction(ISD::CTTZ,            VT, Expand);
 127       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 128       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 129       setOperationAction(ISD::ROTR,            VT, Expand);
 130
 131       // Use *MUL_LOHI where possible instead of MULH*.
 132       setOperationAction(ISD::MULHS, VT, Expand);
 133       setOperationAction(ISD::MULHU, VT, Expand);
 134       setOperationAction(ISD::SMUL_LOHI, VT, Custom);
 135       setOperationAction(ISD::UMUL_LOHI, VT, Custom);
 136
 137       // We have instructions for signed but not unsigned FP conversion.
 138       setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 139     }
 140   }
 141
 142   // Type legalization will convert 8- and 16-bit atomic operations into
 143   // forms that operate on i32s (but still keeping the original memory VT).
 144   // Lower them into full i32 operations.
 145   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Custom);
 146   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Custom);
 147   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Custom);
 148   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Custom);
 149   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Custom);
 150   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Custom);
 151   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Custom);
 152   setOperationAction(ISD::ATOMIC_LOAD_MIN,  MVT::i32, Custom);
 153   setOperationAction(ISD::ATOMIC_LOAD_MAX,  MVT::i32, Custom);
 154   setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Custom);
 155   setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Custom);
 156   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Custom);
 157
 158   // We have instructions for signed but not unsigned FP conversion.
 159   // Handle unsigned 32-bit types as signed 64-bit types.
 160   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Promote);
 161   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 162
 163   // We have native support for a 64-bit CTLZ, via FLOGR.
 164   setOperationAction(ISD::CTLZ, MVT::i32, Promote);
 165   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
 166
 167   // Give LowerOperation the chance to replace 64-bit ORs with subregs.
 168   setOperationAction(ISD::OR, MVT::i64, Custom);
 169
 170   // FIXME: Can we support these natively?
 171   setOperationAction(ISD::SRL_PARTS, MVT::i64, Expand);
 172   setOperationAction(ISD::SHL_PARTS, MVT::i64, Expand);
 173   setOperationAction(ISD::SRA_PARTS, MVT::i64, Expand);
 174
 175   // We have native instructions for i8, i16 and i32 extensions, but not i1.
 176   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 177   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 178   setLoadExtAction(ISD::EXTLOAD,  MVT::i1, Promote);
 179   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 180
 181   // Handle the various types of symbolic address.
 182   setOperationAction(ISD::ConstantPool,     PtrVT, Custom);
 183   setOperationAction(ISD::GlobalAddress,    PtrVT, Custom);
 184   setOperationAction(ISD::GlobalTLSAddress, PtrVT, Custom);
 185   setOperationAction(ISD::BlockAddress,     PtrVT, Custom);
 186   setOperationAction(ISD::JumpTable,        PtrVT, Custom);
 187
 188   // We need to handle dynamic allocations specially because of the
 189   // 160-byte area at the bottom of the stack.
 190   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 191
 192   // Use custom expanders so that we can force the function to use
 193   // a frame pointer.
 194   setOperationAction(ISD::STACKSAVE,    MVT::Other, Custom);
 195   setOperationAction(ISD::STACKRESTORE, MVT::Other, Custom);
 196
 197   // Handle prefetches with PFD or PFDRL.
 198   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 199
 200   // Handle floating-point types.
 201   for (unsigned I = MVT::FIRST_FP_VALUETYPE;
 202        I <= MVT::LAST_FP_VALUETYPE;
 203        ++I) {
 204     MVT VT = MVT::SimpleValueType(I);
 205     if (isTypeLegal(VT)) {
 206       // We can use FI for FRINT.
 207       setOperationAction(ISD::FRINT, VT, Legal);
 208
 209       // We can use the extended form of FI for other rounding operations.
 210       if (Subtarget.hasFPExtension()) {
 211         setOperationAction(ISD::FNEARBYINT, VT, Legal);
 212         setOperationAction(ISD::FFLOOR, VT, Legal);
 213         setOperationAction(ISD::FCEIL, VT, Legal);
 214         setOperationAction(ISD::FTRUNC, VT, Legal);
 215         setOperationAction(ISD::FROUND, VT, Legal);
 216       }
 217
 218       // No special instructions for these.
 219       setOperationAction(ISD::FSIN, VT, Expand);
 220       setOperationAction(ISD::FCOS, VT, Expand);
 221       setOperationAction(ISD::FREM, VT, Expand);
 222     }
 223   }
 224
 225   // We have fused multiply-addition for f32 and f64 but not f128.
 226   setOperationAction(ISD::FMA, MVT::f32,  Legal);
 227   setOperationAction(ISD::FMA, MVT::f64,  Legal);
 228   setOperationAction(ISD::FMA, MVT::f128, Expand);
 229
 230   // Needed so that we don't try to implement f128 constant loads using
 231   // a load-and-extend of a f80 constant (in cases where the constant
 232   // would fit in an f80).
 233   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 234
 235   // Floating-point truncation and stores need to be done separately.
 236   setTruncStoreAction(MVT::f64,  MVT::f32, Expand);
 237   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 238   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 239
 240   // We have 64-bit FPR<->GPR moves, but need special handling for
 241   // 32-bit forms.
 242   setOperationAction(ISD::BITCAST, MVT::i32, Custom);
 243   setOperationAction(ISD::BITCAST, MVT::f32, Custom);
 244
 245   // VASTART and VACOPY need to deal with the SystemZ-specific varargs
 246   // structure, but VAEND is a no-op.
 247   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 248   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 249   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 250
 251   // We want to use MVC in preference to even a single load/store pair.
 252   MaxStoresPerMemcpy = 0;
 253   MaxStoresPerMemcpyOptSize = 0;
 254
 255   // The main memset sequence is a byte store followed by an MVC.
 256   // Two STC or MV..I stores win over that, but the kind of fused stores
 257   // generated by target-independent code don't when the byte value is
 258   // variable.  E.g.  "STC <reg>;MHI <reg>,257;STH <reg>" is not better
 259   // than "STC;MVC".  Handle the choice in target-specific code instead.
 260   MaxStoresPerMemset = 0;
 261   MaxStoresPerMemsetOptSize = 0;
 262 }
 263
 264 bool
 265 SystemZTargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
 266   VT = VT.getScalarType();
 267
 268   if (!VT.isSimple())
 269     return false;
 270
 271   switch (VT.getSimpleVT().SimpleTy) {
 272   case MVT::f32:
 273   case MVT::f64:
 274     return true;
 275   case MVT::f128:
 276     return false;
 277   default:
 278     break;
 279   }
 280
 281   return false;
 282 }
 283
 284 bool SystemZTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 285   // We can load zero using LZ?R and negative zero using LZ?R;LC?BR.
 286   return Imm.isZero() || Imm.isNegZero();
 287 }
 288
 289 bool SystemZTargetLowering::allowsUnalignedMemoryAccesses(EVT VT,
 290                                                           bool *Fast) const {
 291   // Unaligned accesses should never be slower than the expanded version.
 292   // We check specifically for aligned accesses in the few cases where
 293   // they are required.
 294   if (Fast)
 295     *Fast = true;
 296   return true;
 297 }
 298
 299 bool SystemZTargetLowering::isLegalAddressingMode(const AddrMode &AM,
 300                                                   Type *Ty) const {
 301   // Punt on globals for now, although they can be used in limited
 302   // RELATIVE LONG cases.
 303   if (AM.BaseGV)
 304     return false;
 305
 306   // Require a 20-bit signed offset.
 307   if (!isInt<20>(AM.BaseOffs))
 308     return false;
 309
 310   // Indexing is OK but no scale factor can be applied.
 311   return AM.Scale == 0 || AM.Scale == 1;
 312 }
 313
 314 bool SystemZTargetLowering::isTruncateFree(Type *FromType, Type *ToType) const {
 315   if (!FromType->isIntegerTy() || !ToType->isIntegerTy())
 316     return false;
 317   unsigned FromBits = FromType->getPrimitiveSizeInBits();
 318   unsigned ToBits = ToType->getPrimitiveSizeInBits();
 319   return FromBits > ToBits;
 320 }
 321
 322 bool SystemZTargetLowering::isTruncateFree(EVT FromVT, EVT ToVT) const {
 323   if (!FromVT.isInteger() || !ToVT.isInteger())
 324     return false;
 325   unsigned FromBits = FromVT.getSizeInBits();
 326   unsigned ToBits = ToVT.getSizeInBits();
 327   return FromBits > ToBits;
 328 }
 329
 330 //===----------------------------------------------------------------------===//
 331 // Inline asm support
 332 //===----------------------------------------------------------------------===//
 333
 334 TargetLowering::ConstraintType
 335 SystemZTargetLowering::getConstraintType(const std::string &Constraint) const {
 336   if (Constraint.size() == 1) {
 337     switch (Constraint[0]) {
 338     case 'a': // Address register
 339     case 'd': // Data register (equivalent to 'r')
 340     case 'f': // Floating-point register
 341     case 'r': // General-purpose register
 342       return C_RegisterClass;
 343
 344     case 'Q': // Memory with base and unsigned 12-bit displacement
 345     case 'R': // Likewise, plus an index
 346     case 'S': // Memory with base and signed 20-bit displacement
 347     case 'T': // Likewise, plus an index
 348     case 'm': // Equivalent to 'T'.
 349       return C_Memory;
 350
 351     case 'I': // Unsigned 8-bit constant
 352     case 'J': // Unsigned 12-bit constant
 353     case 'K': // Signed 16-bit constant
 354     case 'L': // Signed 20-bit displacement (on all targets we support)
 355     case 'M': // 0x7fffffff
 356       return C_Other;
 357
 358     default:
 359       break;
 360     }
 361   }
 362   return TargetLowering::getConstraintType(Constraint);
 363 }
 364
 365 TargetLowering::ConstraintWeight SystemZTargetLowering::
 366 getSingleConstraintMatchWeight(AsmOperandInfo &info,
 367                                const char *constraint) const {
 368   ConstraintWeight weight = CW_Invalid;
 369   Value *CallOperandVal = info.CallOperandVal;
 370   // If we don't have a value, we can't do a match,
 371   // but allow it at the lowest weight.
 372   if (CallOperandVal == NULL)
 373     return CW_Default;
 374   Type *type = CallOperandVal->getType();
 375   // Look at the constraint type.
 376   switch (*constraint) {
 377   default:
 378     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
 379     break;
 380
 381   case 'a': // Address register
 382   case 'd': // Data register (equivalent to 'r')
 383   case 'r': // General-purpose register
 384     if (CallOperandVal->getType()->isIntegerTy())
 385       weight = CW_Register;
 386     break;
 387
 388   case 'f': // Floating-point register
 389     if (type->isFloatingPointTy())
 390       weight = CW_Register;
 391     break;
 392
 393   case 'I': // Unsigned 8-bit constant
 394     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 395       if (isUInt<8>(C->getZExtValue()))
 396         weight = CW_Constant;
 397     break;
 398
 399   case 'J': // Unsigned 12-bit constant
 400     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 401       if (isUInt<12>(C->getZExtValue()))
 402         weight = CW_Constant;
 403     break;
 404
 405   case 'K': // Signed 16-bit constant
 406     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 407       if (isInt<16>(C->getSExtValue()))
 408         weight = CW_Constant;
 409     break;
 410
 411   case 'L': // Signed 20-bit displacement (on all targets we support)
 412     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 413       if (isInt<20>(C->getSExtValue()))
 414         weight = CW_Constant;
 415     break;
 416
 417   case 'M': // 0x7fffffff
 418     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 419       if (C->getZExtValue() == 0x7fffffff)
 420         weight = CW_Constant;
 421     break;
 422   }
 423   return weight;
 424 }
 425
 426 // Parse a "{tNNN}" register constraint for which the register type "t"
 427 // has already been verified.  MC is the class associated with "t" and
 428 // Map maps 0-based register numbers to LLVM register numbers.
 429 static std::pair<unsigned, const TargetRegisterClass *>
 430 parseRegisterNumber(const std::string &Constraint,
 431                     const TargetRegisterClass *RC, const unsigned *Map) {
 432   assert(*(Constraint.end()-1) == '}' && "Missing '}'");
 433   if (isdigit(Constraint[2])) {
 434     std::string Suffix(Constraint.data() + 2, Constraint.size() - 2);
 435     unsigned Index = atoi(Suffix.c_str());
 436     if (Index < 16 && Map[Index])
 437       return std::make_pair(Map[Index], RC);
 438   }
 439   return std::make_pair(0u, static_cast<TargetRegisterClass*>(0));
 440 }
 441
 442 std::pair<unsigned, const TargetRegisterClass *> SystemZTargetLowering::
 443 getRegForInlineAsmConstraint(const std::string &Constraint, MVT VT) const {
 444   if (Constraint.size() == 1) {
 445     // GCC Constraint Letters
 446     switch (Constraint[0]) {
 447     default: break;
 448     case 'd': // Data register (equivalent to 'r')
 449     case 'r': // General-purpose register
 450       if (VT == MVT::i64)
 451         return std::make_pair(0U, &SystemZ::GR64BitRegClass);
 452       else if (VT == MVT::i128)
 453         return std::make_pair(0U, &SystemZ::GR128BitRegClass);
 454       return std::make_pair(0U, &SystemZ::GR32BitRegClass);
 455
 456     case 'a': // Address register
 457       if (VT == MVT::i64)
 458         return std::make_pair(0U, &SystemZ::ADDR64BitRegClass);
 459       else if (VT == MVT::i128)
 460         return std::make_pair(0U, &SystemZ::ADDR128BitRegClass);
 461       return std::make_pair(0U, &SystemZ::ADDR32BitRegClass);
 462
 463     case 'f': // Floating-point register
 464       if (VT == MVT::f64)
 465         return std::make_pair(0U, &SystemZ::FP64BitRegClass);
 466       else if (VT == MVT::f128)
 467         return std::make_pair(0U, &SystemZ::FP128BitRegClass);
 468       return std::make_pair(0U, &SystemZ::FP32BitRegClass);
 469     }
 470   }
 471   if (Constraint[0] == '{') {
 472     // We need to override the default register parsing for GPRs and FPRs
 473     // because the interpretation depends on VT.  The internal names of
 474     // the registers are also different from the external names
 475     // (F0D and F0S instead of F0, etc.).
 476     if (Constraint[1] == 'r') {
 477       if (VT == MVT::i32)
 478         return parseRegisterNumber(Constraint, &SystemZ::GR32BitRegClass,
 479                                    SystemZMC::GR32Regs);
 480       if (VT == MVT::i128)
 481         return parseRegisterNumber(Constraint, &SystemZ::GR128BitRegClass,
 482                                    SystemZMC::GR128Regs);
 483       return parseRegisterNumber(Constraint, &SystemZ::GR64BitRegClass,
 484                                  SystemZMC::GR64Regs);
 485     }
 486     if (Constraint[1] == 'f') {
 487       if (VT == MVT::f32)
 488         return parseRegisterNumber(Constraint, &SystemZ::FP32BitRegClass,
 489                                    SystemZMC::FP32Regs);
 490       if (VT == MVT::f128)
 491         return parseRegisterNumber(Constraint, &SystemZ::FP128BitRegClass,
 492                                    SystemZMC::FP128Regs);
 493       return parseRegisterNumber(Constraint, &SystemZ::FP64BitRegClass,
 494                                  SystemZMC::FP64Regs);
 495     }
 496   }
 497   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
 498 }
 499
 500 void SystemZTargetLowering::
 501 LowerAsmOperandForConstraint(SDValue Op, std::string &Constraint,
 502                              std::vector<SDValue> &Ops,
 503                              SelectionDAG &DAG) const {
 504   // Only support length 1 constraints for now.
 505   if (Constraint.length() == 1) {
 506     switch (Constraint[0]) {
 507     case 'I': // Unsigned 8-bit constant
 508       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 509         if (isUInt<8>(C->getZExtValue()))
 510           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 511                                               Op.getValueType()));
 512       return;
 513
 514     case 'J': // Unsigned 12-bit constant
 515       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 516         if (isUInt<12>(C->getZExtValue()))
 517           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 518                                               Op.getValueType()));
 519       return;
 520
 521     case 'K': // Signed 16-bit constant
 522       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 523         if (isInt<16>(C->getSExtValue()))
 524           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(),
 525                                               Op.getValueType()));
 526       return;
 527
 528     case 'L': // Signed 20-bit displacement (on all targets we support)
 529       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 530         if (isInt<20>(C->getSExtValue()))
 531           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(),
 532                                               Op.getValueType()));
 533       return;
 534
 535     case 'M': // 0x7fffffff
 536       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 537         if (C->getZExtValue() == 0x7fffffff)
 538           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 539                                               Op.getValueType()));
 540       return;
 541     }
 542   }
 543   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
 544 }
 545
 546 //===----------------------------------------------------------------------===//
 547 // Calling conventions
 548 //===----------------------------------------------------------------------===//
 549
 550 #include "SystemZGenCallingConv.inc"
 551
 552 bool SystemZTargetLowering::allowTruncateForTailCall(Type *FromType,
 553                                                      Type *ToType) const {
 554   return isTruncateFree(FromType, ToType);
 555 }
 556
 557 bool SystemZTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
 558   if (!CI->isTailCall())
 559     return false;
 560   return true;
 561 }
 562
 563 // Value is a value that has been passed to us in the location described by VA
 564 // (and so has type VA.getLocVT()).  Convert Value to VA.getValVT(), chaining
 565 // any loads onto Chain.
 566 static SDValue convertLocVTToValVT(SelectionDAG &DAG, SDLoc DL,
 567                                    CCValAssign &VA, SDValue Chain,
 568                                    SDValue Value) {
 569   // If the argument has been promoted from a smaller type, insert an
 570   // assertion to capture this.
 571   if (VA.getLocInfo() == CCValAssign::SExt)
 572     Value = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), Value,
 573                         DAG.getValueType(VA.getValVT()));
 574   else if (VA.getLocInfo() == CCValAssign::ZExt)
 575     Value = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), Value,
 576                         DAG.getValueType(VA.getValVT()));
 577
 578   if (VA.isExtInLoc())
 579     Value = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Value);
 580   else if (VA.getLocInfo() == CCValAssign::Indirect)
 581     Value = DAG.getLoad(VA.getValVT(), DL, Chain, Value,
 582                         MachinePointerInfo(), false, false, false, 0);
 583   else
 584     assert(VA.getLocInfo() == CCValAssign::Full && "Unsupported getLocInfo");
 585   return Value;
 586 }
 587
 588 // Value is a value of type VA.getValVT() that we need to copy into
 589 // the location described by VA.  Return a copy of Value converted to
 590 // VA.getValVT().  The caller is responsible for handling indirect values.
 591 static SDValue convertValVTToLocVT(SelectionDAG &DAG, SDLoc DL,
 592                                    CCValAssign &VA, SDValue Value) {
 593   switch (VA.getLocInfo()) {
 594   case CCValAssign::SExt:
 595     return DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Value);
 596   case CCValAssign::ZExt:
 597     return DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Value);
 598   case CCValAssign::AExt:
 599     return DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Value);
 600   case CCValAssign::Full:
 601     return Value;
 602   default:
 603     llvm_unreachable("Unhandled getLocInfo()");
 604   }
 605 }
 606
 607 SDValue SystemZTargetLowering::
 608 LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool IsVarArg,
 609                      const SmallVectorImpl<ISD::InputArg> &Ins,
 610                      SDLoc DL, SelectionDAG &DAG,
 611                      SmallVectorImpl<SDValue> &InVals) const {
 612   MachineFunction &MF = DAG.getMachineFunction();
 613   MachineFrameInfo *MFI = MF.getFrameInfo();
 614   MachineRegisterInfo &MRI = MF.getRegInfo();
 615   SystemZMachineFunctionInfo *FuncInfo =
 616     MF.getInfo<SystemZMachineFunctionInfo>();
 617   const SystemZFrameLowering *TFL =
 618     static_cast<const SystemZFrameLowering *>(TM.getFrameLowering());
 619
 620   // Assign locations to all of the incoming arguments.
 621   SmallVector<CCValAssign, 16> ArgLocs;
 622   CCState CCInfo(CallConv, IsVarArg, MF, TM, ArgLocs, *DAG.getContext());
 623   CCInfo.AnalyzeFormalArguments(Ins, CC_SystemZ);
 624
 625   unsigned NumFixedGPRs = 0;
 626   unsigned NumFixedFPRs = 0;
 627   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 628     SDValue ArgValue;
 629     CCValAssign &VA = ArgLocs[I];
 630     EVT LocVT = VA.getLocVT();
 631     if (VA.isRegLoc()) {
 632       // Arguments passed in registers
 633       const TargetRegisterClass *RC;
 634       switch (LocVT.getSimpleVT().SimpleTy) {
 635       default:
 636         // Integers smaller than i64 should be promoted to i64.
 637         llvm_unreachable("Unexpected argument type");
 638       case MVT::i32:
 639         NumFixedGPRs += 1;
 640         RC = &SystemZ::GR32BitRegClass;
 641         break;
 642       case MVT::i64:
 643         NumFixedGPRs += 1;
 644         RC = &SystemZ::GR64BitRegClass;
 645         break;
 646       case MVT::f32:
 647         NumFixedFPRs += 1;
 648         RC = &SystemZ::FP32BitRegClass;
 649         break;
 650       case MVT::f64:
 651         NumFixedFPRs += 1;
 652         RC = &SystemZ::FP64BitRegClass;
 653         break;
 654       }
 655
 656       unsigned VReg = MRI.createVirtualRegister(RC);
 657       MRI.addLiveIn(VA.getLocReg(), VReg);
 658       ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, LocVT);
 659     } else {
 660       assert(VA.isMemLoc() && "Argument not register or memory");
 661
 662       // Create the frame index object for this incoming parameter.
 663       int FI = MFI->CreateFixedObject(LocVT.getSizeInBits() / 8,
 664                                       VA.getLocMemOffset(), true);
 665
 666       // Create the SelectionDAG nodes corresponding to a load
 667       // from this parameter.  Unpromoted ints and floats are
 668       // passed as right-justified 8-byte values.
 669       EVT PtrVT = getPointerTy();
 670       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
 671       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
 672         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4));
 673       ArgValue = DAG.getLoad(LocVT, DL, Chain, FIN,
 674                              MachinePointerInfo::getFixedStack(FI),
 675                              false, false, false, 0);
 676     }
 677
 678     // Convert the value of the argument register into the value that's
 679     // being passed.
 680     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, ArgValue));
 681   }
 682
 683   if (IsVarArg) {
 684     // Save the number of non-varargs registers for later use by va_start, etc.
 685     FuncInfo->setVarArgsFirstGPR(NumFixedGPRs);
 686     FuncInfo->setVarArgsFirstFPR(NumFixedFPRs);
 687
 688     // Likewise the address (in the form of a frame index) of where the
 689     // first stack vararg would be.  The 1-byte size here is arbitrary.
 690     int64_t StackSize = CCInfo.getNextStackOffset();
 691     FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize, true));
 692
 693     // ...and a similar frame index for the caller-allocated save area
 694     // that will be used to store the incoming registers.
 695     int64_t RegSaveOffset = TFL->getOffsetOfLocalArea();
 696     unsigned RegSaveIndex = MFI->CreateFixedObject(1, RegSaveOffset, true);
 697     FuncInfo->setRegSaveFrameIndex(RegSaveIndex);
 698
 699     // Store the FPR varargs in the reserved frame slots.  (We store the
 700     // GPRs as part of the prologue.)
 701     if (NumFixedFPRs < SystemZ::NumArgFPRs) {
 702       SDValue MemOps[SystemZ::NumArgFPRs];
 703       for (unsigned I = NumFixedFPRs; I < SystemZ::NumArgFPRs; ++I) {
 704         unsigned Offset = TFL->getRegSpillOffset(SystemZ::ArgFPRs[I]);
 705         int FI = MFI->CreateFixedObject(8, RegSaveOffset + Offset, true);
 706         SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
 707         unsigned VReg = MF.addLiveIn(SystemZ::ArgFPRs[I],
 708                                      &SystemZ::FP64BitRegClass);
 709         SDValue ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f64);
 710         MemOps[I] = DAG.getStore(ArgValue.getValue(1), DL, ArgValue, FIN,
 711                                  MachinePointerInfo::getFixedStack(FI),
 712                                  false, false, 0);
 713
 714       }
 715       // Join the stores, which are independent of one another.
 716       Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 717                           &MemOps[NumFixedFPRs],
 718                           SystemZ::NumArgFPRs - NumFixedFPRs);
 719     }
 720   }
 721
 722   return Chain;
 723 }
 724
 725 static bool canUseSiblingCall(CCState ArgCCInfo,
 726                               SmallVectorImpl<CCValAssign> &ArgLocs) {
 727   // Punt if there are any indirect or stack arguments, or if the call
 728   // needs the call-saved argument register R6.
 729   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 730     CCValAssign &VA = ArgLocs[I];
 731     if (VA.getLocInfo() == CCValAssign::Indirect)
 732       return false;
 733     if (!VA.isRegLoc())
 734       return false;
 735     unsigned Reg = VA.getLocReg();
 736     if (Reg == SystemZ::R6W || Reg == SystemZ::R6D)
 737       return false;
 738   }
 739   return true;
 740 }
 741
 742 SDValue
 743 SystemZTargetLowering::LowerCall(CallLoweringInfo &CLI,
 744                                  SmallVectorImpl<SDValue> &InVals) const {
 745   SelectionDAG &DAG = CLI.DAG;
 746   SDLoc &DL = CLI.DL;
 747   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 748   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
 749   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
 750   SDValue Chain = CLI.Chain;
 751   SDValue Callee = CLI.Callee;
 752   bool &IsTailCall = CLI.IsTailCall;
 753   CallingConv::ID CallConv = CLI.CallConv;
 754   bool IsVarArg = CLI.IsVarArg;
 755   MachineFunction &MF = DAG.getMachineFunction();
 756   EVT PtrVT = getPointerTy();
 757
 758   // Analyze the operands of the call, assigning locations to each operand.
 759   SmallVector<CCValAssign, 16> ArgLocs;
 760   CCState ArgCCInfo(CallConv, IsVarArg, MF, TM, ArgLocs, *DAG.getContext());
 761   ArgCCInfo.AnalyzeCallOperands(Outs, CC_SystemZ);
 762
 763   // We don't support GuaranteedTailCallOpt, only automatically-detected
 764   // sibling calls.
 765   if (IsTailCall && !canUseSiblingCall(ArgCCInfo, ArgLocs))
 766     IsTailCall = false;
 767
 768   // Get a count of how many bytes are to be pushed on the stack.
 769   unsigned NumBytes = ArgCCInfo.getNextStackOffset();
 770
 771   // Mark the start of the call.
 772   if (!IsTailCall)
 773     Chain = DAG.getCALLSEQ_START(Chain, DAG.getConstant(NumBytes, PtrVT, true),
 774                                  DL);
 775
 776   // Copy argument values to their designated locations.
 777   SmallVector<std::pair<unsigned, SDValue>, 9> RegsToPass;
 778   SmallVector<SDValue, 8> MemOpChains;
 779   SDValue StackPtr;
 780   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 781     CCValAssign &VA = ArgLocs[I];
 782     SDValue ArgValue = OutVals[I];
 783
 784     if (VA.getLocInfo() == CCValAssign::Indirect) {
 785       // Store the argument in a stack slot and pass its address.
 786       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
 787       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
 788       MemOpChains.push_back(DAG.getStore(Chain, DL, ArgValue, SpillSlot,
 789                                          MachinePointerInfo::getFixedStack(FI),
 790                                          false, false, 0));
 791       ArgValue = SpillSlot;
 792     } else
 793       ArgValue = convertValVTToLocVT(DAG, DL, VA, ArgValue);
 794
 795     if (VA.isRegLoc())
 796       // Queue up the argument copies and emit them at the end.
 797       RegsToPass.push_back(std::make_pair(VA.getLocReg(), ArgValue));
 798     else {
 799       assert(VA.isMemLoc() && "Argument not register or memory");
 800
 801       // Work out the address of the stack slot.  Unpromoted ints and
 802       // floats are passed as right-justified 8-byte values.
 803       if (!StackPtr.getNode())
 804         StackPtr = DAG.getCopyFromReg(Chain, DL, SystemZ::R15D, PtrVT);
 805       unsigned Offset = SystemZMC::CallFrameSize + VA.getLocMemOffset();
 806       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
 807         Offset += 4;
 808       SDValue Address = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr,
 809                                     DAG.getIntPtrConstant(Offset));
 810
 811       // Emit the store.
 812       MemOpChains.push_back(DAG.getStore(Chain, DL, ArgValue, Address,
 813                                          MachinePointerInfo(),
 814                                          false, false, 0));
 815     }
 816   }
 817
 818   // Join the stores, which are independent of one another.
 819   if (!MemOpChains.empty())
 820     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 821                         &MemOpChains[0], MemOpChains.size());
 822
 823   // Accept direct calls by converting symbolic call addresses to the
 824   // associated Target* opcodes.  Force %r1 to be used for indirect
 825   // tail calls.
 826   SDValue Glue;
 827   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 828     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, PtrVT);
 829     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
 830   } else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 831     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), PtrVT);
 832     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
 833   } else if (IsTailCall) {
 834     Chain = DAG.getCopyToReg(Chain, DL, SystemZ::R1D, Callee, Glue);
 835     Glue = Chain.getValue(1);
 836     Callee = DAG.getRegister(SystemZ::R1D, Callee.getValueType());
 837   }
 838
 839   // Build a sequence of copy-to-reg nodes, chained and glued together.
 840   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I) {
 841     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[I].first,
 842                              RegsToPass[I].second, Glue);
 843     Glue = Chain.getValue(1);
 844   }
 845
 846   // The first call operand is the chain and the second is the target address.
 847   SmallVector<SDValue, 8> Ops;
 848   Ops.push_back(Chain);
 849   Ops.push_back(Callee);
 850
 851   // Add argument registers to the end of the list so that they are
 852   // known live into the call.
 853   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I)
 854     Ops.push_back(DAG.getRegister(RegsToPass[I].first,
 855                                   RegsToPass[I].second.getValueType()));
 856
 857   // Glue the call to the argument copies, if any.
 858   if (Glue.getNode())
 859     Ops.push_back(Glue);
 860
 861   // Emit the call.
 862   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 863   if (IsTailCall)
 864     return DAG.getNode(SystemZISD::SIBCALL, DL, NodeTys, &Ops[0], Ops.size());
 865   Chain = DAG.getNode(SystemZISD::CALL, DL, NodeTys, &Ops[0], Ops.size());
 866   Glue = Chain.getValue(1);
 867
 868   // Mark the end of the call, which is glued to the call itself.
 869   Chain = DAG.getCALLSEQ_END(Chain,
 870                              DAG.getConstant(NumBytes, PtrVT, true),
 871                              DAG.getConstant(0, PtrVT, true),
 872                              Glue, DL);
 873   Glue = Chain.getValue(1);
 874
 875   // Assign locations to each value returned by this call.
 876   SmallVector<CCValAssign, 16> RetLocs;
 877   CCState RetCCInfo(CallConv, IsVarArg, MF, TM, RetLocs, *DAG.getContext());
 878   RetCCInfo.AnalyzeCallResult(Ins, RetCC_SystemZ);
 879
 880   // Copy all of the result registers out of their specified physreg.
 881   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
 882     CCValAssign &VA = RetLocs[I];
 883
 884     // Copy the value out, gluing the copy to the end of the call sequence.
 885     SDValue RetValue = DAG.getCopyFromReg(Chain, DL, VA.getLocReg(),
 886                                           VA.getLocVT(), Glue);
 887     Chain = RetValue.getValue(1);
 888     Glue = RetValue.getValue(2);
 889
 890     // Convert the value of the return register into the value that's
 891     // being returned.
 892     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, RetValue));
 893   }
 894
 895   return Chain;
 896 }
 897
 898 SDValue
 899 SystemZTargetLowering::LowerReturn(SDValue Chain,
 900                                    CallingConv::ID CallConv, bool IsVarArg,
 901                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 902                                    const SmallVectorImpl<SDValue> &OutVals,
 903                                    SDLoc DL, SelectionDAG &DAG) const {
 904   MachineFunction &MF = DAG.getMachineFunction();
 905
 906   // Assign locations to each returned value.
 907   SmallVector<CCValAssign, 16> RetLocs;
 908   CCState RetCCInfo(CallConv, IsVarArg, MF, TM, RetLocs, *DAG.getContext());
 909   RetCCInfo.AnalyzeReturn(Outs, RetCC_SystemZ);
 910
 911   // Quick exit for void returns
 912   if (RetLocs.empty())
 913     return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other, Chain);
 914
 915   // Copy the result values into the output registers.
 916   SDValue Glue;
 917   SmallVector<SDValue, 4> RetOps;
 918   RetOps.push_back(Chain);
 919   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
 920     CCValAssign &VA = RetLocs[I];
 921     SDValue RetValue = OutVals[I];
 922
 923     // Make the return register live on exit.
 924     assert(VA.isRegLoc() && "Can only return in registers!");
 925
 926     // Promote the value as required.
 927     RetValue = convertValVTToLocVT(DAG, DL, VA, RetValue);
 928
 929     // Chain and glue the copies together.
 930     unsigned Reg = VA.getLocReg();
 931     Chain = DAG.getCopyToReg(Chain, DL, Reg, RetValue, Glue);
 932     Glue = Chain.getValue(1);
 933     RetOps.push_back(DAG.getRegister(Reg, VA.getLocVT()));
 934   }
 935
 936   // Update chain and glue.
 937   RetOps[0] = Chain;
 938   if (Glue.getNode())
 939     RetOps.push_back(Glue);
 940
 941   return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other,
 942                      RetOps.data(), RetOps.size());
 943 }
 944
 945 // CC is a comparison that will be implemented using an integer or
 946 // floating-point comparison.  Return the condition code mask for
 947 // a branch on true.  In the integer case, CCMASK_CMP_UO is set for
 948 // unsigned comparisons and clear for signed ones.  In the floating-point
 949 // case, CCMASK_CMP_UO has its normal mask meaning (unordered).
 950 static unsigned CCMaskForCondCode(ISD::CondCode CC) {
 951 #define CONV(X) \
 952   case ISD::SET##X: return SystemZ::CCMASK_CMP_##X; \
 953   case ISD::SETO##X: return SystemZ::CCMASK_CMP_##X; \
 954   case ISD::SETU##X: return SystemZ::CCMASK_CMP_UO | SystemZ::CCMASK_CMP_##X
 955
 956   switch (CC) {
 957   default:
 958     llvm_unreachable("Invalid integer condition!");
 959
 960   CONV(EQ);
 961   CONV(NE);
 962   CONV(GT);
 963   CONV(GE);
 964   CONV(LT);
 965   CONV(LE);
 966
 967   case ISD::SETO:  return SystemZ::CCMASK_CMP_O;
 968   case ISD::SETUO: return SystemZ::CCMASK_CMP_UO;
 969   }
 970 #undef CONV
 971 }
 972
 973 // If a comparison described by IsUnsigned, CCMask, CmpOp0 and CmpOp1
 974 // can be converted to a comparison against zero, adjust the operands
 975 // as necessary.
 976 static void adjustZeroCmp(SelectionDAG &DAG, bool &IsUnsigned,
 977                           SDValue &CmpOp0, SDValue &CmpOp1,
 978                           unsigned &CCMask) {
 979   if (IsUnsigned)
 980     return;
 981
 982   ConstantSDNode *ConstOp1 = dyn_cast<ConstantSDNode>(CmpOp1.getNode());
 983   if (!ConstOp1)
 984     return;
 985
 986   int64_t Value = ConstOp1->getSExtValue();
 987   if ((Value == -1 && CCMask == SystemZ::CCMASK_CMP_GT) ||
 988       (Value == -1 && CCMask == SystemZ::CCMASK_CMP_LE) ||
 989       (Value == 1 && CCMask == SystemZ::CCMASK_CMP_LT) ||
 990       (Value == 1 && CCMask == SystemZ::CCMASK_CMP_GE)) {
 991     CCMask ^= SystemZ::CCMASK_CMP_EQ;
 992     CmpOp1 = DAG.getConstant(0, CmpOp1.getValueType());
 993   }
 994 }
 995
 996 // If a comparison described by IsUnsigned, CCMask, CmpOp0 and CmpOp1
 997 // is suitable for CLI(Y), CHHSI or CLHHSI, adjust the operands as necessary.
 998 static void adjustSubwordCmp(SelectionDAG &DAG, bool &IsUnsigned,
 999                              SDValue &CmpOp0, SDValue &CmpOp1,
1000                              unsigned &CCMask) {
1001   // For us to make any changes, it must a comparison between a single-use
1002   // load and a constant.
1003   if (!CmpOp0.hasOneUse() ||
1004       CmpOp0.getOpcode() != ISD::LOAD ||
1005       CmpOp1.getOpcode() != ISD::Constant)
1006     return;
1007
1008   // We must have an 8- or 16-bit load.
1009   LoadSDNode *Load = cast<LoadSDNode>(CmpOp0);
1010   unsigned NumBits = Load->getMemoryVT().getStoreSizeInBits();
1011   if (NumBits != 8 && NumBits != 16)
1012     return;
1013
1014   // The load must be an extending one and the constant must be within the
1015   // range of the unextended value.
1016   ConstantSDNode *Constant = cast<ConstantSDNode>(CmpOp1);
1017   uint64_t Value = Constant->getZExtValue();
1018   uint64_t Mask = (1 << NumBits) - 1;
1019   if (Load->getExtensionType() == ISD::SEXTLOAD) {
1020     int64_t SignedValue = Constant->getSExtValue();
1021     if (uint64_t(SignedValue) + (1ULL << (NumBits - 1)) > Mask)
1022       return;
1023     // Unsigned comparison between two sign-extended values is equivalent
1024     // to unsigned comparison between two zero-extended values.
1025     if (IsUnsigned)
1026       Value &= Mask;
1027     else if (CCMask == SystemZ::CCMASK_CMP_EQ ||
1028              CCMask == SystemZ::CCMASK_CMP_NE)
1029       // Any choice of IsUnsigned is OK for equality comparisons.
1030       // We could use either CHHSI or CLHHSI for 16-bit comparisons,
1031       // but since we use CLHHSI for zero extensions, it seems better
1032       // to be consistent and do the same here.
1033       Value &= Mask, IsUnsigned = true;
1034     else if (NumBits == 8) {
1035       // Try to treat the comparison as unsigned, so that we can use CLI.
1036       // Adjust CCMask and Value as necessary.
1037       if (Value == 0 && CCMask == SystemZ::CCMASK_CMP_LT)
1038         // Test whether the high bit of the byte is set.
1039         Value = 127, CCMask = SystemZ::CCMASK_CMP_GT, IsUnsigned = true;
1040       else if (Value == 0 && CCMask == SystemZ::CCMASK_CMP_GE)
1041         // Test whether the high bit of the byte is clear.
1042         Value = 128, CCMask = SystemZ::CCMASK_CMP_LT, IsUnsigned = true;
1043       else
1044         // No instruction exists for this combination.
1045         return;
1046     }
1047   } else if (Load->getExtensionType() == ISD::ZEXTLOAD) {
1048     if (Value > Mask)
1049       return;
1050     // Signed comparison between two zero-extended values is equivalent
1051     // to unsigned comparison.
1052     IsUnsigned = true;
1053   } else
1054     return;
1055
1056   // Make sure that the first operand is an i32 of the right extension type.
1057   ISD::LoadExtType ExtType = IsUnsigned ? ISD::ZEXTLOAD : ISD::SEXTLOAD;
1058   if (CmpOp0.getValueType() != MVT::i32 ||
1059       Load->getExtensionType() != ExtType)
1060     CmpOp0 = DAG.getExtLoad(ExtType, SDLoc(Load), MVT::i32,
1061                             Load->getChain(), Load->getBasePtr(),
1062                             Load->getPointerInfo(), Load->getMemoryVT(),
1063                             Load->isVolatile(), Load->isNonTemporal(),
1064                             Load->getAlignment());
1065
1066   // Make sure that the second operand is an i32 with the right value.
1067   if (CmpOp1.getValueType() != MVT::i32 ||
1068       Value != Constant->getZExtValue())
1069     CmpOp1 = DAG.getConstant(Value, MVT::i32);
1070 }
1071
1072 // Return true if a comparison described by CCMask, CmpOp0 and CmpOp1
1073 // is an equality comparison that is better implemented using unsigned
1074 // rather than signed comparison instructions.
1075 static bool preferUnsignedComparison(SDValue CmpOp0, SDValue CmpOp1,
1076                                      unsigned CCMask) {
1077   // The test must be for equality or inequality.
1078   if (CCMask != SystemZ::CCMASK_CMP_EQ && CCMask != SystemZ::CCMASK_CMP_NE)
1079     return false;
1080
1081   if (CmpOp1.getOpcode() == ISD::Constant) {
1082     uint64_t Value = cast<ConstantSDNode>(CmpOp1)->getSExtValue();
1083
1084     // If we're comparing with memory, prefer unsigned comparisons for
1085     // values that are in the unsigned 16-bit range but not the signed
1086     // 16-bit range.  We want to use CLFHSI and CLGHSI.
1087     if (CmpOp0.hasOneUse() &&
1088         ISD::isNormalLoad(CmpOp0.getNode()) &&
1089         (Value >= 32768 && Value < 65536))
1090       return true;
1091
1092     // Use unsigned comparisons for values that are in the CLGFI range
1093     // but not in the CGFI range.
1094     if (CmpOp0.getValueType() == MVT::i64 && (Value >> 31) == 1)
1095       return true;
1096
1097     return false;
1098   }
1099
1100   // Prefer CL for zero-extended loads.
1101   if (CmpOp1.getOpcode() == ISD::ZERO_EXTEND ||
1102       ISD::isZEXTLoad(CmpOp1.getNode()))
1103     return true;
1104
1105   // ...and for "in-register" zero extensions.
1106   if (CmpOp1.getOpcode() == ISD::AND && CmpOp1.getValueType() == MVT::i64) {
1107     SDValue Mask = CmpOp1.getOperand(1);
1108     if (Mask.getOpcode() == ISD::Constant &&
1109         cast<ConstantSDNode>(Mask)->getZExtValue() == 0xffffffff)
1110       return true;
1111   }
1112
1113   return false;
1114 }
1115
1116 // Return true if Op is either an unextended load, or a load with the
1117 // extension type given by IsUnsigned.
1118 static bool isNaturalMemoryOperand(SDValue Op, bool IsUnsigned) {
1119   LoadSDNode *Load = dyn_cast<LoadSDNode>(Op.getNode());
1120   if (Load)
1121     switch (Load->getExtensionType()) {
1122     case ISD::NON_EXTLOAD:
1123     case ISD::EXTLOAD:
1124       return true;
1125     case ISD::SEXTLOAD:
1126       return !IsUnsigned;
1127     case ISD::ZEXTLOAD:
1128       return IsUnsigned;
1129     default:
1130       break;
1131     }
1132   return false;
1133 }
1134
1135 // Return true if it is better to swap comparison operands Op0 and Op1.
1136 // IsUnsigned says whether an integer comparison is signed or unsigned.
1137 static bool shouldSwapCmpOperands(SDValue Op0, SDValue Op1,
1138                                   bool IsUnsigned) {
1139   // Leave f128 comparisons alone, since they have no memory forms.
1140   if (Op0.getValueType() == MVT::f128)
1141     return false;
1142
1143   // Always keep a floating-point constant second, since comparisons with
1144   // zero can use LOAD TEST and comparisons with other constants make a
1145   // natural memory operand.
1146   if (isa<ConstantFPSDNode>(Op1))
1147     return false;
1148
1149   // Never swap comparisons with zero since there are many ways to optimize
1150   // those later.
1151   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
1152   if (COp1 && COp1->getZExtValue() == 0)
1153     return false;
1154
1155   // Look for cases where Cmp0 is a single-use load and Cmp1 isn't.
1156   // In that case we generally prefer the memory to be second.
1157   if ((isNaturalMemoryOperand(Op0, IsUnsigned) && Op0.hasOneUse()) &&
1158       !(isNaturalMemoryOperand(Op1, IsUnsigned) && Op1.hasOneUse())) {
1159     // The only exceptions are when the second operand is a constant and
1160     // we can use things like CHHSI.
1161     if (!COp1)
1162       return true;
1163     if (IsUnsigned) {
1164       // The memory-immediate instructions require 16-bit unsigned integers.
1165       if (isUInt<16>(COp1->getZExtValue()))
1166         return false;
1167     } else {
1168       // There are no comparisons between integers and signed memory bytes.
1169       // The others require 16-bit signed integers.
1170       if (cast<LoadSDNode>(Op0.getNode())->getMemoryVT() == MVT::i8 ||
1171           isInt<16>(COp1->getSExtValue()))
1172         return false;
1173     }
1174     return true;
1175   }
1176   return false;
1177 }
1178
1179 // Check whether the CC value produced by TEST UNDER MASK is descriptive
1180 // enough to handle an AND with Mask followed by a comparison of type Opcode
1181 // with CmpVal.  CCMask says which comparison result is being tested and
1182 // BitSize is the number of bits in the operands.  Return the CC mask that
1183 // should be used for the TEST UNDER MASK result, or 0 if the condition is
1184 // too complex.
1185 static unsigned getTestUnderMaskCond(unsigned BitSize, unsigned Opcode,
1186                                      unsigned CCMask, uint64_t Mask,
1187                                      uint64_t CmpVal) {
1188   assert(Mask != 0 && "ANDs with zero should have been removed by now");
1189
1190   // Work out the masks for the lowest and highest bits.
1191   unsigned HighShift = 63 - countLeadingZeros(Mask);
1192   uint64_t High = uint64_t(1) << HighShift;
1193   uint64_t Low = uint64_t(1) << countTrailingZeros(Mask);
1194
1195   // Signed ordered comparisons are effectively unsigned if the sign
1196   // bit is dropped.
1197   bool EffectivelyUnsigned = (Opcode == SystemZISD::UCMP
1198                               || HighShift < BitSize - 1);
1199
1200   // Check for equality comparisons with 0, or the equivalent.
1201   if (CmpVal == 0) {
1202     if (CCMask == SystemZ::CCMASK_CMP_EQ)
1203       return SystemZ::CCMASK_TM_ALL_0;
1204     if (CCMask == SystemZ::CCMASK_CMP_NE)
1205       return SystemZ::CCMASK_TM_SOME_1;
1206   }
1207   if (EffectivelyUnsigned && CmpVal <= Low) {
1208     if (CCMask == SystemZ::CCMASK_CMP_LT)
1209       return SystemZ::CCMASK_TM_ALL_0;
1210     if (CCMask == SystemZ::CCMASK_CMP_GE)
1211       return SystemZ::CCMASK_TM_SOME_1;
1212   }
1213   if (EffectivelyUnsigned && CmpVal < Low) {
1214     if (CCMask == SystemZ::CCMASK_CMP_LE)
1215       return SystemZ::CCMASK_TM_ALL_0;
1216     if (CCMask == SystemZ::CCMASK_CMP_GT)
1217       return SystemZ::CCMASK_TM_SOME_1;
1218   }
1219
1220   // Check for equality comparisons with the mask, or the equivalent.
1221   if (CmpVal == Mask) {
1222     if (CCMask == SystemZ::CCMASK_CMP_EQ)
1223       return SystemZ::CCMASK_TM_ALL_1;
1224     if (CCMask == SystemZ::CCMASK_CMP_NE)
1225       return SystemZ::CCMASK_TM_SOME_0;
1226   }
1227   if (EffectivelyUnsigned && CmpVal >= Mask - Low && CmpVal < Mask) {
1228     if (CCMask == SystemZ::CCMASK_CMP_GT)
1229       return SystemZ::CCMASK_TM_ALL_1;
1230     if (CCMask == SystemZ::CCMASK_CMP_LE)
1231       return SystemZ::CCMASK_TM_SOME_0;
1232   }
1233   if (EffectivelyUnsigned && CmpVal > Mask - Low && CmpVal <= Mask) {
1234     if (CCMask == SystemZ::CCMASK_CMP_GE)
1235       return SystemZ::CCMASK_TM_ALL_1;
1236     if (CCMask == SystemZ::CCMASK_CMP_LT)
1237       return SystemZ::CCMASK_TM_SOME_0;
1238   }
1239
1240   // Check for ordered comparisons with the top bit.
1241   if (EffectivelyUnsigned && CmpVal >= Mask - High && CmpVal < High) {
1242     if (CCMask == SystemZ::CCMASK_CMP_LE)
1243       return SystemZ::CCMASK_TM_MSB_0;
1244     if (CCMask == SystemZ::CCMASK_CMP_GT)
1245       return SystemZ::CCMASK_TM_MSB_1;
1246   }
1247   if (EffectivelyUnsigned && CmpVal > Mask - High && CmpVal <= High) {
1248     if (CCMask == SystemZ::CCMASK_CMP_LT)
1249       return SystemZ::CCMASK_TM_MSB_0;
1250     if (CCMask == SystemZ::CCMASK_CMP_GE)
1251       return SystemZ::CCMASK_TM_MSB_1;
1252   }
1253
1254   // If there are just two bits, we can do equality checks for Low and High
1255   // as well.
1256   if (Mask == Low + High) {
1257     if (CCMask == SystemZ::CCMASK_CMP_EQ && CmpVal == Low)
1258       return SystemZ::CCMASK_TM_MIXED_MSB_0;
1259     if (CCMask == SystemZ::CCMASK_CMP_NE && CmpVal == Low)
1260       return SystemZ::CCMASK_TM_MIXED_MSB_0 ^ SystemZ::CCMASK_ANY;
1261     if (CCMask == SystemZ::CCMASK_CMP_EQ && CmpVal == High)
1262       return SystemZ::CCMASK_TM_MIXED_MSB_1;
1263     if (CCMask == SystemZ::CCMASK_CMP_NE && CmpVal == High)
1264       return SystemZ::CCMASK_TM_MIXED_MSB_1 ^ SystemZ::CCMASK_ANY;
1265   }
1266
1267   // Looks like we've exhausted our options.
1268   return 0;
1269 }
1270
1271 // See whether the comparison (Opcode CmpOp0, CmpOp1) can be implemented
1272 // as a TEST UNDER MASK instruction when the condition being tested is
1273 // as described by CCValid and CCMask.  Update the arguments with the
1274 // TM version if so.
1275 static void adjustForTestUnderMask(unsigned &Opcode, SDValue &CmpOp0,
1276                                    SDValue &CmpOp1, unsigned &CCValid,
1277                                    unsigned &CCMask) {
1278   // Check that we have a comparison with a constant.
1279   ConstantSDNode *ConstCmpOp1 = dyn_cast<ConstantSDNode>(CmpOp1);
1280   if (!ConstCmpOp1)
1281     return;
1282
1283   // Check whether the nonconstant input is an AND with a constant mask.
1284   if (CmpOp0.getOpcode() != ISD::AND)
1285     return;
1286   SDValue AndOp0 = CmpOp0.getOperand(0);
1287   SDValue AndOp1 = CmpOp0.getOperand(1);
1288   ConstantSDNode *Mask = dyn_cast<ConstantSDNode>(AndOp1.getNode());
1289   if (!Mask)
1290     return;
1291
1292   // Check whether the mask is suitable for TMHH, TMHL, TMLH or TMLL.
1293   uint64_t MaskVal = Mask->getZExtValue();
1294   if (!SystemZ::isImmLL(MaskVal) && !SystemZ::isImmLH(MaskVal) &&
1295       !SystemZ::isImmHL(MaskVal) && !SystemZ::isImmHH(MaskVal))
1296     return;
1297
1298   // Check whether the combination of mask, comparison value and comparison
1299   // type are suitable.
1300   unsigned BitSize = CmpOp0.getValueType().getSizeInBits();
1301   unsigned NewCCMask = getTestUnderMaskCond(BitSize, Opcode, CCMask, MaskVal,
1302                                             ConstCmpOp1->getZExtValue());
1303   if (!NewCCMask)
1304     return;
1305
1306   // Go ahead and make the change.
1307   Opcode = SystemZISD::TM;
1308   CmpOp0 = AndOp0;
1309   CmpOp1 = AndOp1;
1310   CCValid = SystemZ::CCMASK_TM;
1311   CCMask = NewCCMask;
1312 }
1313
1314 // Return a target node that compares CmpOp0 with CmpOp1 and stores a
1315 // 2-bit result in CC.  Set CCValid to the CCMASK_* of all possible
1316 // 2-bit results and CCMask to the subset of those results that are
1317 // associated with Cond.
1318 static SDValue emitCmp(SelectionDAG &DAG, SDLoc DL, SDValue CmpOp0,
1319                        SDValue CmpOp1, ISD::CondCode Cond, unsigned &CCValid,
1320                        unsigned &CCMask) {
1321   bool IsUnsigned = false;
1322   CCMask = CCMaskForCondCode(Cond);
1323   if (CmpOp0.getValueType().isFloatingPoint())
1324     CCValid = SystemZ::CCMASK_FCMP;
1325   else {
1326     IsUnsigned = CCMask & SystemZ::CCMASK_CMP_UO;
1327     CCValid = SystemZ::CCMASK_ICMP;
1328     CCMask &= CCValid;
1329     adjustZeroCmp(DAG, IsUnsigned, CmpOp0, CmpOp1, CCMask);
1330     adjustSubwordCmp(DAG, IsUnsigned, CmpOp0, CmpOp1, CCMask);
1331     if (preferUnsignedComparison(CmpOp0, CmpOp1, CCMask))
1332       IsUnsigned = true;
1333   }
1334
1335   if (shouldSwapCmpOperands(CmpOp0, CmpOp1, IsUnsigned)) {
1336     std::swap(CmpOp0, CmpOp1);
1337     CCMask = ((CCMask & SystemZ::CCMASK_CMP_EQ) |
1338               (CCMask & SystemZ::CCMASK_CMP_GT ? SystemZ::CCMASK_CMP_LT : 0) |
1339               (CCMask & SystemZ::CCMASK_CMP_LT ? SystemZ::CCMASK_CMP_GT : 0) |
1340               (CCMask & SystemZ::CCMASK_CMP_UO));
1341   }
1342
1343   unsigned Opcode = (IsUnsigned ? SystemZISD::UCMP : SystemZISD::CMP);
1344   adjustForTestUnderMask(Opcode, CmpOp0, CmpOp1, CCValid, CCMask);
1345   return DAG.getNode(Opcode, DL, MVT::Glue, CmpOp0, CmpOp1);
1346 }
1347
1348 // Implement a 32-bit *MUL_LOHI operation by extending both operands to
1349 // 64 bits.  Extend is the extension type to use.  Store the high part
1350 // in Hi and the low part in Lo.
1351 static void lowerMUL_LOHI32(SelectionDAG &DAG, SDLoc DL,
1352                             unsigned Extend, SDValue Op0, SDValue Op1,
1353                             SDValue &Hi, SDValue &Lo) {
1354   Op0 = DAG.getNode(Extend, DL, MVT::i64, Op0);
1355   Op1 = DAG.getNode(Extend, DL, MVT::i64, Op1);
1356   SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, Op0, Op1);
1357   Hi = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul, DAG.getConstant(32, MVT::i64));
1358   Hi = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Hi);
1359   Lo = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Mul);
1360 }
1361
1362 // Lower a binary operation that produces two VT results, one in each
1363 // half of a GR128 pair.  Op0 and Op1 are the VT operands to the operation,
1364 // Extend extends Op0 to a GR128, and Opcode performs the GR128 operation
1365 // on the extended Op0 and (unextended) Op1.  Store the even register result
1366 // in Even and the odd register result in Odd.
1367 static void lowerGR128Binary(SelectionDAG &DAG, SDLoc DL, EVT VT,
1368                              unsigned Extend, unsigned Opcode,
1369                              SDValue Op0, SDValue Op1,
1370                              SDValue &Even, SDValue &Odd) {
1371   SDNode *In128 = DAG.getMachineNode(Extend, DL, MVT::Untyped, Op0);
1372   SDValue Result = DAG.getNode(Opcode, DL, MVT::Untyped,
1373                                SDValue(In128, 0), Op1);
1374   bool Is32Bit = is32Bit(VT);
1375   SDValue SubReg0 = DAG.getTargetConstant(SystemZ::even128(Is32Bit), VT);
1376   SDValue SubReg1 = DAG.getTargetConstant(SystemZ::odd128(Is32Bit), VT);
1377   SDNode *Reg0 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL,
1378                                     VT, Result, SubReg0);
1379   SDNode *Reg1 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL,
1380                                     VT, Result, SubReg1);
1381   Even = SDValue(Reg0, 0);
1382   Odd = SDValue(Reg1, 0);
1383 }
1384
1385 SDValue SystemZTargetLowering::lowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
1386   SDValue Chain    = Op.getOperand(0);
1387   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1388   SDValue CmpOp0   = Op.getOperand(2);
1389   SDValue CmpOp1   = Op.getOperand(3);
1390   SDValue Dest     = Op.getOperand(4);
1391   SDLoc DL(Op);
1392
1393   unsigned CCValid, CCMask;
1394   SDValue Flags = emitCmp(DAG, DL, CmpOp0, CmpOp1, CC, CCValid, CCMask);
1395   return DAG.getNode(SystemZISD::BR_CCMASK, DL, Op.getValueType(),
1396                      Chain, DAG.getConstant(CCValid, MVT::i32),
1397                      DAG.getConstant(CCMask, MVT::i32), Dest, Flags);
1398 }
1399
1400 SDValue SystemZTargetLowering::lowerSELECT_CC(SDValue Op,
1401                                               SelectionDAG &DAG) const {
1402   SDValue CmpOp0   = Op.getOperand(0);
1403   SDValue CmpOp1   = Op.getOperand(1);
1404   SDValue TrueOp   = Op.getOperand(2);
1405   SDValue FalseOp  = Op.getOperand(3);
1406   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1407   SDLoc DL(Op);
1408
1409   unsigned CCValid, CCMask;
1410   SDValue Flags = emitCmp(DAG, DL, CmpOp0, CmpOp1, CC, CCValid, CCMask);
1411
1412   SmallVector<SDValue, 5> Ops;
1413   Ops.push_back(TrueOp);
1414   Ops.push_back(FalseOp);
1415   Ops.push_back(DAG.getConstant(CCValid, MVT::i32));
1416   Ops.push_back(DAG.getConstant(CCMask, MVT::i32));
1417   Ops.push_back(Flags);
1418
1419   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
1420   return DAG.getNode(SystemZISD::SELECT_CCMASK, DL, VTs, &Ops[0], Ops.size());
1421 }
1422
1423 SDValue SystemZTargetLowering::lowerGlobalAddress(GlobalAddressSDNode *Node,
1424                                                   SelectionDAG &DAG) const {
1425   SDLoc DL(Node);
1426   const GlobalValue *GV = Node->getGlobal();
1427   int64_t Offset = Node->getOffset();
1428   EVT PtrVT = getPointerTy();
1429   Reloc::Model RM = TM.getRelocationModel();
1430   CodeModel::Model CM = TM.getCodeModel();
1431
1432   SDValue Result;
1433   if (Subtarget.isPC32DBLSymbol(GV, RM, CM)) {
1434     // Make sure that the offset is aligned to a halfword.  If it isn't,
1435     // create an "anchor" at the previous 12-bit boundary.
1436     // FIXME check whether there is a better way of handling this.
1437     if (Offset & 1) {
1438       Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT,
1439                                           Offset & ~uint64_t(0xfff));
1440       Offset &= 0xfff;
1441     } else {
1442       Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, Offset);
1443       Offset = 0;
1444     }
1445     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1446   } else {
1447     Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, SystemZII::MO_GOT);
1448     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1449     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
1450                          MachinePointerInfo::getGOT(), false, false, false, 0);
1451   }
1452
1453   // If there was a non-zero offset that we didn't fold, create an explicit
1454   // addition for it.
1455   if (Offset != 0)
1456     Result = DAG.getNode(ISD::ADD, DL, PtrVT, Result,
1457                          DAG.getConstant(Offset, PtrVT));
1458
1459   return Result;
1460 }
1461
1462 SDValue SystemZTargetLowering::lowerGlobalTLSAddress(GlobalAddressSDNode *Node,
1463                                                      SelectionDAG &DAG) const {
1464   SDLoc DL(Node);
1465   const GlobalValue *GV = Node->getGlobal();
1466   EVT PtrVT = getPointerTy();
1467   TLSModel::Model model = TM.getTLSModel(GV);
1468
1469   if (model != TLSModel::LocalExec)
1470     llvm_unreachable("only local-exec TLS mode supported");
1471
1472   // The high part of the thread pointer is in access register 0.
1473   SDValue TPHi = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
1474                              DAG.getConstant(0, MVT::i32));
1475   TPHi = DAG.getNode(ISD::ANY_EXTEND, DL, PtrVT, TPHi);
1476
1477   // The low part of the thread pointer is in access register 1.
1478   SDValue TPLo = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
1479                              DAG.getConstant(1, MVT::i32));
1480   TPLo = DAG.getNode(ISD::ZERO_EXTEND, DL, PtrVT, TPLo);
1481
1482   // Merge them into a single 64-bit address.
1483   SDValue TPHiShifted = DAG.getNode(ISD::SHL, DL, PtrVT, TPHi,
1484                                     DAG.getConstant(32, PtrVT));
1485   SDValue TP = DAG.getNode(ISD::OR, DL, PtrVT, TPHiShifted, TPLo);
1486
1487   // Get the offset of GA from the thread pointer.
1488   SystemZConstantPoolValue *CPV =
1489     SystemZConstantPoolValue::Create(GV, SystemZCP::NTPOFF);
1490
1491   // Force the offset into the constant pool and load it from there.
1492   SDValue CPAddr = DAG.getConstantPool(CPV, PtrVT, 8);
1493   SDValue Offset = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(),
1494                                CPAddr, MachinePointerInfo::getConstantPool(),
1495                                false, false, false, 0);
1496
1497   // Add the base and offset together.
1498   return DAG.getNode(ISD::ADD, DL, PtrVT, TP, Offset);
1499 }
1500
1501 SDValue SystemZTargetLowering::lowerBlockAddress(BlockAddressSDNode *Node,
1502                                                  SelectionDAG &DAG) const {
1503   SDLoc DL(Node);
1504   const BlockAddress *BA = Node->getBlockAddress();
1505   int64_t Offset = Node->getOffset();
1506   EVT PtrVT = getPointerTy();
1507
1508   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset);
1509   Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1510   return Result;
1511 }
1512
1513 SDValue SystemZTargetLowering::lowerJumpTable(JumpTableSDNode *JT,
1514                                               SelectionDAG &DAG) const {
1515   SDLoc DL(JT);
1516   EVT PtrVT = getPointerTy();
1517   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1518
1519   // Use LARL to load the address of the table.
1520   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1521 }
1522
1523 SDValue SystemZTargetLowering::lowerConstantPool(ConstantPoolSDNode *CP,
1524                                                  SelectionDAG &DAG) const {
1525   SDLoc DL(CP);
1526   EVT PtrVT = getPointerTy();
1527
1528   SDValue Result;
1529   if (CP->isMachineConstantPoolEntry())
1530     Result = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1531                                        CP->getAlignment());
1532   else
1533     Result = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1534                                        CP->getAlignment(), CP->getOffset());
1535
1536   // Use LARL to load the address of the constant pool entry.
1537   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1538 }
1539
1540 SDValue SystemZTargetLowering::lowerBITCAST(SDValue Op,
1541                                             SelectionDAG &DAG) const {
1542   SDLoc DL(Op);
1543   SDValue In = Op.getOperand(0);
1544   EVT InVT = In.getValueType();
1545   EVT ResVT = Op.getValueType();
1546
1547   SDValue SubReg32 = DAG.getTargetConstant(SystemZ::subreg_32bit, MVT::i64);
1548   SDValue Shift32 = DAG.getConstant(32, MVT::i64);
1549   if (InVT == MVT::i32 && ResVT == MVT::f32) {
1550     SDValue In64 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, In);
1551     SDValue Shift = DAG.getNode(ISD::SHL, DL, MVT::i64, In64, Shift32);
1552     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::f64, Shift);
1553     SDNode *Out = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL,
1554                                      MVT::f32, Out64, SubReg32);
1555     return SDValue(Out, 0);
1556   }
1557   if (InVT == MVT::f32 && ResVT == MVT::i32) {
1558     SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL, MVT::f64);
1559     SDNode *In64 = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL,
1560                                       MVT::f64, SDValue(U64, 0), In, SubReg32);
1561     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::i64, SDValue(In64, 0));
1562     SDValue Shift = DAG.getNode(ISD::SRL, DL, MVT::i64, Out64, Shift32);
1563     SDValue Out = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Shift);
1564     return Out;
1565   }
1566   llvm_unreachable("Unexpected bitcast combination");
1567 }
1568
1569 SDValue SystemZTargetLowering::lowerVASTART(SDValue Op,
1570                                             SelectionDAG &DAG) const {
1571   MachineFunction &MF = DAG.getMachineFunction();
1572   SystemZMachineFunctionInfo *FuncInfo =
1573     MF.getInfo<SystemZMachineFunctionInfo>();
1574   EVT PtrVT = getPointerTy();
1575
1576   SDValue Chain   = Op.getOperand(0);
1577   SDValue Addr    = Op.getOperand(1);
1578   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1579   SDLoc DL(Op);
1580
1581   // The initial values of each field.
1582   const unsigned NumFields = 4;
1583   SDValue Fields[NumFields] = {
1584     DAG.getConstant(FuncInfo->getVarArgsFirstGPR(), PtrVT),
1585     DAG.getConstant(FuncInfo->getVarArgsFirstFPR(), PtrVT),
1586     DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT),
1587     DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT)
1588   };
1589
1590   // Store each field into its respective slot.
1591   SDValue MemOps[NumFields];
1592   unsigned Offset = 0;
1593   for (unsigned I = 0; I < NumFields; ++I) {
1594     SDValue FieldAddr = Addr;
1595     if (Offset != 0)
1596       FieldAddr = DAG.getNode(ISD::ADD, DL, PtrVT, FieldAddr,
1597                               DAG.getIntPtrConstant(Offset));
1598     MemOps[I] = DAG.getStore(Chain, DL, Fields[I], FieldAddr,
1599                              MachinePointerInfo(SV, Offset),
1600                              false, false, 0);
1601     Offset += 8;
1602   }
1603   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps, NumFields);
1604 }
1605
1606 SDValue SystemZTargetLowering::lowerVACOPY(SDValue Op,
1607                                            SelectionDAG &DAG) const {
1608   SDValue Chain      = Op.getOperand(0);
1609   SDValue DstPtr     = Op.getOperand(1);
1610   SDValue SrcPtr     = Op.getOperand(2);
1611   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
1612   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
1613   SDLoc DL(Op);
1614
1615   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr, DAG.getIntPtrConstant(32),
1616                        /*Align*/8, /*isVolatile*/false, /*AlwaysInline*/false,
1617                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
1618 }
1619
1620 SDValue SystemZTargetLowering::
1621 lowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const {
1622   SDValue Chain = Op.getOperand(0);
1623   SDValue Size  = Op.getOperand(1);
1624   SDLoc DL(Op);
1625
1626   unsigned SPReg = getStackPointerRegisterToSaveRestore();
1627
1628   // Get a reference to the stack pointer.
1629   SDValue OldSP = DAG.getCopyFromReg(Chain, DL, SPReg, MVT::i64);
1630
1631   // Get the new stack pointer value.
1632   SDValue NewSP = DAG.getNode(ISD::SUB, DL, MVT::i64, OldSP, Size);
1633
1634   // Copy the new stack pointer back.
1635   Chain = DAG.getCopyToReg(Chain, DL, SPReg, NewSP);
1636
1637   // The allocated data lives above the 160 bytes allocated for the standard
1638   // frame, plus any outgoing stack arguments.  We don't know how much that
1639   // amounts to yet, so emit a special ADJDYNALLOC placeholder.
1640   SDValue ArgAdjust = DAG.getNode(SystemZISD::ADJDYNALLOC, DL, MVT::i64);
1641   SDValue Result = DAG.getNode(ISD::ADD, DL, MVT::i64, NewSP, ArgAdjust);
1642
1643   SDValue Ops[2] = { Result, Chain };
1644   return DAG.getMergeValues(Ops, 2, DL);
1645 }
1646
1647 SDValue SystemZTargetLowering::lowerSMUL_LOHI(SDValue Op,
1648                                               SelectionDAG &DAG) const {
1649   EVT VT = Op.getValueType();
1650   SDLoc DL(Op);
1651   SDValue Ops[2];
1652   if (is32Bit(VT))
1653     // Just do a normal 64-bit multiplication and extract the results.
1654     // We define this so that it can be used for constant division.
1655     lowerMUL_LOHI32(DAG, DL, ISD::SIGN_EXTEND, Op.getOperand(0),
1656                     Op.getOperand(1), Ops[1], Ops[0]);
1657   else {
1658     // Do a full 128-bit multiplication based on UMUL_LOHI64:
1659     //
1660     //   (ll * rl) + ((lh * rl) << 64) + ((ll * rh) << 64)
1661     //
1662     // but using the fact that the upper halves are either all zeros
1663     // or all ones:
1664     //
1665     //   (ll * rl) - ((lh & rl) << 64) - ((ll & rh) << 64)
1666     //
1667     // and grouping the right terms together since they are quicker than the
1668     // multiplication:
1669     //
1670     //   (ll * rl) - (((lh & rl) + (ll & rh)) << 64)
1671     SDValue C63 = DAG.getConstant(63, MVT::i64);
1672     SDValue LL = Op.getOperand(0);
1673     SDValue RL = Op.getOperand(1);
1674     SDValue LH = DAG.getNode(ISD::SRA, DL, VT, LL, C63);
1675     SDValue RH = DAG.getNode(ISD::SRA, DL, VT, RL, C63);
1676     // UMUL_LOHI64 returns the low result in the odd register and the high
1677     // result in the even register.  SMUL_LOHI is defined to return the
1678     // low half first, so the results are in reverse order.
1679     lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, SystemZISD::UMUL_LOHI64,
1680                      LL, RL, Ops[1], Ops[0]);
1681     SDValue NegLLTimesRH = DAG.getNode(ISD::AND, DL, VT, LL, RH);
1682     SDValue NegLHTimesRL = DAG.getNode(ISD::AND, DL, VT, LH, RL);
1683     SDValue NegSum = DAG.getNode(ISD::ADD, DL, VT, NegLLTimesRH, NegLHTimesRL);
1684     Ops[1] = DAG.getNode(ISD::SUB, DL, VT, Ops[1], NegSum);
1685   }
1686   return DAG.getMergeValues(Ops, 2, DL);
1687 }
1688
1689 SDValue SystemZTargetLowering::lowerUMUL_LOHI(SDValue Op,
1690                                               SelectionDAG &DAG) const {
1691   EVT VT = Op.getValueType();
1692   SDLoc DL(Op);
1693   SDValue Ops[2];
1694   if (is32Bit(VT))
1695     // Just do a normal 64-bit multiplication and extract the results.
1696     // We define this so that it can be used for constant division.
1697     lowerMUL_LOHI32(DAG, DL, ISD::ZERO_EXTEND, Op.getOperand(0),
1698                     Op.getOperand(1), Ops[1], Ops[0]);
1699   else
1700     // UMUL_LOHI64 returns the low result in the odd register and the high
1701     // result in the even register.  UMUL_LOHI is defined to return the
1702     // low half first, so the results are in reverse order.
1703     lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, SystemZISD::UMUL_LOHI64,
1704                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
1705   return DAG.getMergeValues(Ops, 2, DL);
1706 }
1707
1708 SDValue SystemZTargetLowering::lowerSDIVREM(SDValue Op,
1709                                             SelectionDAG &DAG) const {
1710   SDValue Op0 = Op.getOperand(0);
1711   SDValue Op1 = Op.getOperand(1);
1712   EVT VT = Op.getValueType();
1713   SDLoc DL(Op);
1714   unsigned Opcode;
1715
1716   // We use DSGF for 32-bit division.
1717   if (is32Bit(VT)) {
1718     Op0 = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i64, Op0);
1719     Opcode = SystemZISD::SDIVREM32;
1720   } else if (DAG.ComputeNumSignBits(Op1) > 32) {
1721     Op1 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Op1);
1722     Opcode = SystemZISD::SDIVREM32;
1723   } else
1724     Opcode = SystemZISD::SDIVREM64;
1725
1726   // DSG(F) takes a 64-bit dividend, so the even register in the GR128
1727   // input is "don't care".  The instruction returns the remainder in
1728   // the even register and the quotient in the odd register.
1729   SDValue Ops[2];
1730   lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, Opcode,
1731                    Op0, Op1, Ops[1], Ops[0]);
1732   return DAG.getMergeValues(Ops, 2, DL);
1733 }
1734
1735 SDValue SystemZTargetLowering::lowerUDIVREM(SDValue Op,
1736                                             SelectionDAG &DAG) const {
1737   EVT VT = Op.getValueType();
1738   SDLoc DL(Op);
1739
1740   // DL(G) uses a double-width dividend, so we need to clear the even
1741   // register in the GR128 input.  The instruction returns the remainder
1742   // in the even register and the quotient in the odd register.
1743   SDValue Ops[2];
1744   if (is32Bit(VT))
1745     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_32, SystemZISD::UDIVREM32,
1746                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
1747   else
1748     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_64, SystemZISD::UDIVREM64,
1749                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
1750   return DAG.getMergeValues(Ops, 2, DL);
1751 }
1752
1753 SDValue SystemZTargetLowering::lowerOR(SDValue Op, SelectionDAG &DAG) const {
1754   assert(Op.getValueType() == MVT::i64 && "Should be 64-bit operation");
1755
1756   // Get the known-zero masks for each operand.
1757   SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1) };
1758   APInt KnownZero[2], KnownOne[2];
1759   DAG.ComputeMaskedBits(Ops[0], KnownZero[0], KnownOne[0]);
1760   DAG.ComputeMaskedBits(Ops[1], KnownZero[1], KnownOne[1]);
1761
1762   // See if the upper 32 bits of one operand and the lower 32 bits of the
1763   // other are known zero.  They are the low and high operands respectively.
1764   uint64_t Masks[] = { KnownZero[0].getZExtValue(),
1765                        KnownZero[1].getZExtValue() };
1766   unsigned High, Low;
1767   if ((Masks[0] >> 32) == 0xffffffff && uint32_t(Masks[1]) == 0xffffffff)
1768     High = 1, Low = 0;
1769   else if ((Masks[1] >> 32) == 0xffffffff && uint32_t(Masks[0]) == 0xffffffff)
1770     High = 0, Low = 1;
1771   else
1772     return Op;
1773
1774   SDValue LowOp = Ops[Low];
1775   SDValue HighOp = Ops[High];
1776
1777   // If the high part is a constant, we're better off using IILH.
1778   if (HighOp.getOpcode() == ISD::Constant)
1779     return Op;
1780
1781   // If the low part is a constant that is outside the range of LHI,
1782   // then we're better off using IILF.
1783   if (LowOp.getOpcode() == ISD::Constant) {
1784     int64_t Value = int32_t(cast<ConstantSDNode>(LowOp)->getZExtValue());
1785     if (!isInt<16>(Value))
1786       return Op;
1787   }
1788
1789   // Check whether the high part is an AND that doesn't change the
1790   // high 32 bits and just masks out low bits.  We can skip it if so.
1791   if (HighOp.getOpcode() == ISD::AND &&
1792       HighOp.getOperand(1).getOpcode() == ISD::Constant) {
1793     ConstantSDNode *MaskNode = cast<ConstantSDNode>(HighOp.getOperand(1));
1794     uint64_t Mask = MaskNode->getZExtValue() | Masks[High];
1795     if ((Mask >> 32) == 0xffffffff)
1796       HighOp = HighOp.getOperand(0);
1797   }
1798
1799   // Take advantage of the fact that all GR32 operations only change the
1800   // low 32 bits by truncating Low to an i32 and inserting it directly
1801   // using a subreg.  The interesting cases are those where the truncation
1802   // can be folded.
1803   SDLoc DL(Op);
1804   SDValue Low32 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, LowOp);
1805   SDValue SubReg32 = DAG.getTargetConstant(SystemZ::subreg_32bit, MVT::i64);
1806   SDNode *Result = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL,
1807                                       MVT::i64, HighOp, Low32, SubReg32);
1808   return SDValue(Result, 0);
1809 }
1810
1811 // Op is an 8-, 16-bit or 32-bit ATOMIC_LOAD_* operation.  Lower the first
1812 // two into the fullword ATOMIC_LOADW_* operation given by Opcode.
1813 SDValue SystemZTargetLowering::lowerATOMIC_LOAD(SDValue Op,
1814                                                 SelectionDAG &DAG,
1815                                                 unsigned Opcode) const {
1816   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
1817
1818   // 32-bit operations need no code outside the main loop.
1819   EVT NarrowVT = Node->getMemoryVT();
1820   EVT WideVT = MVT::i32;
1821   if (NarrowVT == WideVT)
1822     return Op;
1823
1824   int64_t BitSize = NarrowVT.getSizeInBits();
1825   SDValue ChainIn = Node->getChain();
1826   SDValue Addr = Node->getBasePtr();
1827   SDValue Src2 = Node->getVal();
1828   MachineMemOperand *MMO = Node->getMemOperand();
1829   SDLoc DL(Node);
1830   EVT PtrVT = Addr.getValueType();
1831
1832   // Convert atomic subtracts of constants into additions.
1833   if (Opcode == SystemZISD::ATOMIC_LOADW_SUB)
1834     if (ConstantSDNode *Const = dyn_cast<ConstantSDNode>(Src2)) {
1835       Opcode = SystemZISD::ATOMIC_LOADW_ADD;
1836       Src2 = DAG.getConstant(-Const->getSExtValue(), Src2.getValueType());
1837     }
1838
1839   // Get the address of the containing word.
1840   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
1841                                     DAG.getConstant(-4, PtrVT));
1842
1843   // Get the number of bits that the word must be rotated left in order
1844   // to bring the field to the top bits of a GR32.
1845   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
1846                                  DAG.getConstant(3, PtrVT));
1847   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
1848
1849   // Get the complementing shift amount, for rotating a field in the top
1850   // bits back to its proper position.
1851   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
1852                                     DAG.getConstant(0, WideVT), BitShift);
1853
1854   // Extend the source operand to 32 bits and prepare it for the inner loop.
1855   // ATOMIC_SWAPW uses RISBG to rotate the field left, but all other
1856   // operations require the source to be shifted in advance.  (This shift
1857   // can be folded if the source is constant.)  For AND and NAND, the lower
1858   // bits must be set, while for other opcodes they should be left clear.
1859   if (Opcode != SystemZISD::ATOMIC_SWAPW)
1860     Src2 = DAG.getNode(ISD::SHL, DL, WideVT, Src2,
1861                        DAG.getConstant(32 - BitSize, WideVT));
1862   if (Opcode == SystemZISD::ATOMIC_LOADW_AND ||
1863       Opcode == SystemZISD::ATOMIC_LOADW_NAND)
1864     Src2 = DAG.getNode(ISD::OR, DL, WideVT, Src2,
1865                        DAG.getConstant(uint32_t(-1) >> BitSize, WideVT));
1866
1867   // Construct the ATOMIC_LOADW_* node.
1868   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
1869   SDValue Ops[] = { ChainIn, AlignedAddr, Src2, BitShift, NegBitShift,
1870                     DAG.getConstant(BitSize, WideVT) };
1871   SDValue AtomicOp = DAG.getMemIntrinsicNode(Opcode, DL, VTList, Ops,
1872                                              array_lengthof(Ops),
1873                                              NarrowVT, MMO);
1874
1875   // Rotate the result of the final CS so that the field is in the lower
1876   // bits of a GR32, then truncate it.
1877   SDValue ResultShift = DAG.getNode(ISD::ADD, DL, WideVT, BitShift,
1878                                     DAG.getConstant(BitSize, WideVT));
1879   SDValue Result = DAG.getNode(ISD::ROTL, DL, WideVT, AtomicOp, ResultShift);
1880
1881   SDValue RetOps[2] = { Result, AtomicOp.getValue(1) };
1882   return DAG.getMergeValues(RetOps, 2, DL);
1883 }
1884
1885 // Node is an 8- or 16-bit ATOMIC_CMP_SWAP operation.  Lower the first two
1886 // into a fullword ATOMIC_CMP_SWAPW operation.
1887 SDValue SystemZTargetLowering::lowerATOMIC_CMP_SWAP(SDValue Op,
1888                                                     SelectionDAG &DAG) const {
1889   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
1890
1891   // We have native support for 32-bit compare and swap.
1892   EVT NarrowVT = Node->getMemoryVT();
1893   EVT WideVT = MVT::i32;
1894   if (NarrowVT == WideVT)
1895     return Op;
1896
1897   int64_t BitSize = NarrowVT.getSizeInBits();
1898   SDValue ChainIn = Node->getOperand(0);
1899   SDValue Addr = Node->getOperand(1);
1900   SDValue CmpVal = Node->getOperand(2);
1901   SDValue SwapVal = Node->getOperand(3);
1902   MachineMemOperand *MMO = Node->getMemOperand();
1903   SDLoc DL(Node);
1904   EVT PtrVT = Addr.getValueType();
1905
1906   // Get the address of the containing word.
1907   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
1908                                     DAG.getConstant(-4, PtrVT));
1909
1910   // Get the number of bits that the word must be rotated left in order
1911   // to bring the field to the top bits of a GR32.
1912   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
1913                                  DAG.getConstant(3, PtrVT));
1914   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
1915
1916   // Get the complementing shift amount, for rotating a field in the top
1917   // bits back to its proper position.
1918   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
1919                                     DAG.getConstant(0, WideVT), BitShift);
1920
1921   // Construct the ATOMIC_CMP_SWAPW node.
1922   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
1923   SDValue Ops[] = { ChainIn, AlignedAddr, CmpVal, SwapVal, BitShift,
1924                     NegBitShift, DAG.getConstant(BitSize, WideVT) };
1925   SDValue AtomicOp = DAG.getMemIntrinsicNode(SystemZISD::ATOMIC_CMP_SWAPW, DL,
1926                                              VTList, Ops, array_lengthof(Ops),
1927                                              NarrowVT, MMO);
1928   return AtomicOp;
1929 }
1930
1931 SDValue SystemZTargetLowering::lowerSTACKSAVE(SDValue Op,
1932                                               SelectionDAG &DAG) const {
1933   MachineFunction &MF = DAG.getMachineFunction();
1934   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
1935   return DAG.getCopyFromReg(Op.getOperand(0), SDLoc(Op),
1936                             SystemZ::R15D, Op.getValueType());
1937 }
1938
1939 SDValue SystemZTargetLowering::lowerSTACKRESTORE(SDValue Op,
1940                                                  SelectionDAG &DAG) const {
1941   MachineFunction &MF = DAG.getMachineFunction();
1942   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
1943   return DAG.getCopyToReg(Op.getOperand(0), SDLoc(Op),
1944                           SystemZ::R15D, Op.getOperand(1));
1945 }
1946
1947 SDValue SystemZTargetLowering::lowerPREFETCH(SDValue Op,
1948                                              SelectionDAG &DAG) const {
1949   bool IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1950   if (!IsData)
1951     // Just preserve the chain.
1952     return Op.getOperand(0);
1953
1954   bool IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1955   unsigned Code = IsWrite ? SystemZ::PFD_WRITE : SystemZ::PFD_READ;
1956   MemIntrinsicSDNode *Node = cast<MemIntrinsicSDNode>(Op.getNode());
1957   SDValue Ops[] = {
1958     Op.getOperand(0),
1959     DAG.getConstant(Code, MVT::i32),
1960     Op.getOperand(1)
1961   };
1962   return DAG.getMemIntrinsicNode(SystemZISD::PREFETCH, SDLoc(Op),
1963                                  Node->getVTList(), Ops, array_lengthof(Ops),
1964                                  Node->getMemoryVT(), Node->getMemOperand());
1965 }
1966
1967 SDValue SystemZTargetLowering::LowerOperation(SDValue Op,
1968                                               SelectionDAG &DAG) const {
1969   switch (Op.getOpcode()) {
1970   case ISD::BR_CC:
1971     return lowerBR_CC(Op, DAG);
1972   case ISD::SELECT_CC:
1973     return lowerSELECT_CC(Op, DAG);
1974   case ISD::GlobalAddress:
1975     return lowerGlobalAddress(cast<GlobalAddressSDNode>(Op), DAG);
1976   case ISD::GlobalTLSAddress:
1977     return lowerGlobalTLSAddress(cast<GlobalAddressSDNode>(Op), DAG);
1978   case ISD::BlockAddress:
1979     return lowerBlockAddress(cast<BlockAddressSDNode>(Op), DAG);
1980   case ISD::JumpTable:
1981     return lowerJumpTable(cast<JumpTableSDNode>(Op), DAG);
1982   case ISD::ConstantPool:
1983     return lowerConstantPool(cast<ConstantPoolSDNode>(Op), DAG);
1984   case ISD::BITCAST:
1985     return lowerBITCAST(Op, DAG);
1986   case ISD::VASTART:
1987     return lowerVASTART(Op, DAG);
1988   case ISD::VACOPY:
1989     return lowerVACOPY(Op, DAG);
1990   case ISD::DYNAMIC_STACKALLOC:
1991     return lowerDYNAMIC_STACKALLOC(Op, DAG);
1992   case ISD::SMUL_LOHI:
1993     return lowerSMUL_LOHI(Op, DAG);
1994   case ISD::UMUL_LOHI:
1995     return lowerUMUL_LOHI(Op, DAG);
1996   case ISD::SDIVREM:
1997     return lowerSDIVREM(Op, DAG);
1998   case ISD::UDIVREM:
1999     return lowerUDIVREM(Op, DAG);
2000   case ISD::OR:
2001     return lowerOR(Op, DAG);
2002   case ISD::ATOMIC_SWAP:
2003     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_SWAPW);
2004   case ISD::ATOMIC_LOAD_ADD:
2005     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_ADD);
2006   case ISD::ATOMIC_LOAD_SUB:
2007     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_SUB);
2008   case ISD::ATOMIC_LOAD_AND:
2009     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_AND);
2010   case ISD::ATOMIC_LOAD_OR:
2011     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_OR);
2012   case ISD::ATOMIC_LOAD_XOR:
2013     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_XOR);
2014   case ISD::ATOMIC_LOAD_NAND:
2015     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_NAND);
2016   case ISD::ATOMIC_LOAD_MIN:
2017     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_MIN);
2018   case ISD::ATOMIC_LOAD_MAX:
2019     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_MAX);
2020   case ISD::ATOMIC_LOAD_UMIN:
2021     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_UMIN);
2022   case ISD::ATOMIC_LOAD_UMAX:
2023     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_UMAX);
2024   case ISD::ATOMIC_CMP_SWAP:
2025     return lowerATOMIC_CMP_SWAP(Op, DAG);
2026   case ISD::STACKSAVE:
2027     return lowerSTACKSAVE(Op, DAG);
2028   case ISD::STACKRESTORE:
2029     return lowerSTACKRESTORE(Op, DAG);
2030   case ISD::PREFETCH:
2031     return lowerPREFETCH(Op, DAG);
2032   default:
2033     llvm_unreachable("Unexpected node to lower");
2034   }
2035 }
2036
2037 const char *SystemZTargetLowering::getTargetNodeName(unsigned Opcode) const {
2038 #define OPCODE(NAME) case SystemZISD::NAME: return "SystemZISD::" #NAME
2039   switch (Opcode) {
2040     OPCODE(RET_FLAG);
2041     OPCODE(CALL);
2042     OPCODE(SIBCALL);
2043     OPCODE(PCREL_WRAPPER);
2044     OPCODE(CMP);
2045     OPCODE(UCMP);
2046     OPCODE(TM);
2047     OPCODE(BR_CCMASK);
2048     OPCODE(SELECT_CCMASK);
2049     OPCODE(ADJDYNALLOC);
2050     OPCODE(EXTRACT_ACCESS);
2051     OPCODE(UMUL_LOHI64);
2052     OPCODE(SDIVREM64);
2053     OPCODE(UDIVREM32);
2054     OPCODE(UDIVREM64);
2055     OPCODE(MVC);
2056     OPCODE(MVC_LOOP);
2057     OPCODE(NC);
2058     OPCODE(NC_LOOP);
2059     OPCODE(OC);
2060     OPCODE(OC_LOOP);
2061     OPCODE(XC);
2062     OPCODE(XC_LOOP);
2063     OPCODE(CLC);
2064     OPCODE(CLC_LOOP);
2065     OPCODE(STRCMP);
2066     OPCODE(STPCPY);
2067     OPCODE(SEARCH_STRING);
2068     OPCODE(IPM);
2069     OPCODE(ATOMIC_SWAPW);
2070     OPCODE(ATOMIC_LOADW_ADD);
2071     OPCODE(ATOMIC_LOADW_SUB);
2072     OPCODE(ATOMIC_LOADW_AND);
2073     OPCODE(ATOMIC_LOADW_OR);
2074     OPCODE(ATOMIC_LOADW_XOR);
2075     OPCODE(ATOMIC_LOADW_NAND);
2076     OPCODE(ATOMIC_LOADW_MIN);
2077     OPCODE(ATOMIC_LOADW_MAX);
2078     OPCODE(ATOMIC_LOADW_UMIN);
2079     OPCODE(ATOMIC_LOADW_UMAX);
2080     OPCODE(ATOMIC_CMP_SWAPW);
2081     OPCODE(PREFETCH);
2082   }
2083   return NULL;
2084 #undef OPCODE
2085 }
2086
2087 //===----------------------------------------------------------------------===//
2088 // Custom insertion
2089 //===----------------------------------------------------------------------===//
2090
2091 // Create a new basic block after MBB.
2092 static MachineBasicBlock *emitBlockAfter(MachineBasicBlock *MBB) {
2093   MachineFunction &MF = *MBB->getParent();
2094   MachineBasicBlock *NewMBB = MF.CreateMachineBasicBlock(MBB->getBasicBlock());
2095   MF.insert(llvm::next(MachineFunction::iterator(MBB)), NewMBB);
2096   return NewMBB;
2097 }
2098
2099 // Split MBB after MI and return the new block (the one that contains
2100 // instructions after MI).
2101 static MachineBasicBlock *splitBlockAfter(MachineInstr *MI,
2102                                           MachineBasicBlock *MBB) {
2103   MachineBasicBlock *NewMBB = emitBlockAfter(MBB);
2104   NewMBB->splice(NewMBB->begin(), MBB,
2105                  llvm::next(MachineBasicBlock::iterator(MI)),
2106                  MBB->end());
2107   NewMBB->transferSuccessorsAndUpdatePHIs(MBB);
2108   return NewMBB;
2109 }
2110
2111 // Split MBB before MI and return the new block (the one that contains MI).
2112 static MachineBasicBlock *splitBlockBefore(MachineInstr *MI,
2113                                            MachineBasicBlock *MBB) {
2114   MachineBasicBlock *NewMBB = emitBlockAfter(MBB);
2115   NewMBB->splice(NewMBB->begin(), MBB, MI, MBB->end());
2116   NewMBB->transferSuccessorsAndUpdatePHIs(MBB);
2117   return NewMBB;
2118 }
2119
2120 // Force base value Base into a register before MI.  Return the register.
2121 static unsigned forceReg(MachineInstr *MI, MachineOperand &Base,
2122                          const SystemZInstrInfo *TII) {
2123   if (Base.isReg())
2124     return Base.getReg();
2125
2126   MachineBasicBlock *MBB = MI->getParent();
2127   MachineFunction &MF = *MBB->getParent();
2128   MachineRegisterInfo &MRI = MF.getRegInfo();
2129
2130   unsigned Reg = MRI.createVirtualRegister(&SystemZ::ADDR64BitRegClass);
2131   BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(SystemZ::LA), Reg)
2132     .addOperand(Base).addImm(0).addReg(0);
2133   return Reg;
2134 }
2135
2136 // Implement EmitInstrWithCustomInserter for pseudo Select* instruction MI.
2137 MachineBasicBlock *
2138 SystemZTargetLowering::emitSelect(MachineInstr *MI,
2139                                   MachineBasicBlock *MBB) const {
2140   const SystemZInstrInfo *TII = TM.getInstrInfo();
2141
2142   unsigned DestReg  = MI->getOperand(0).getReg();
2143   unsigned TrueReg  = MI->getOperand(1).getReg();
2144   unsigned FalseReg = MI->getOperand(2).getReg();
2145   unsigned CCValid  = MI->getOperand(3).getImm();
2146   unsigned CCMask   = MI->getOperand(4).getImm();
2147   DebugLoc DL       = MI->getDebugLoc();
2148
2149   MachineBasicBlock *StartMBB = MBB;
2150   MachineBasicBlock *JoinMBB  = splitBlockBefore(MI, MBB);
2151   MachineBasicBlock *FalseMBB = emitBlockAfter(StartMBB);
2152
2153   //  StartMBB:
2154   //   BRC CCMask, JoinMBB
2155   //   # fallthrough to FalseMBB
2156   MBB = StartMBB;
2157   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2158     .addImm(CCValid).addImm(CCMask).addMBB(JoinMBB);
2159   MBB->addSuccessor(JoinMBB);
2160   MBB->addSuccessor(FalseMBB);
2161
2162   //  FalseMBB:
2163   //   # fallthrough to JoinMBB
2164   MBB = FalseMBB;
2165   MBB->addSuccessor(JoinMBB);
2166
2167   //  JoinMBB:
2168   //   %Result = phi [ %FalseReg, FalseMBB ], [ %TrueReg, StartMBB ]
2169   //  ...
2170   MBB = JoinMBB;
2171   BuildMI(*MBB, MI, DL, TII->get(SystemZ::PHI), DestReg)
2172     .addReg(TrueReg).addMBB(StartMBB)
2173     .addReg(FalseReg).addMBB(FalseMBB);
2174
2175   MI->eraseFromParent();
2176   return JoinMBB;
2177 }
2178
2179 // Implement EmitInstrWithCustomInserter for pseudo CondStore* instruction MI.
2180 // StoreOpcode is the store to use and Invert says whether the store should
2181 // happen when the condition is false rather than true.  If a STORE ON
2182 // CONDITION is available, STOCOpcode is its opcode, otherwise it is 0.
2183 MachineBasicBlock *
2184 SystemZTargetLowering::emitCondStore(MachineInstr *MI,
2185                                      MachineBasicBlock *MBB,
2186                                      unsigned StoreOpcode, unsigned STOCOpcode,
2187                                      bool Invert) const {
2188   const SystemZInstrInfo *TII = TM.getInstrInfo();
2189
2190   unsigned SrcReg     = MI->getOperand(0).getReg();
2191   MachineOperand Base = MI->getOperand(1);
2192   int64_t Disp        = MI->getOperand(2).getImm();
2193   unsigned IndexReg   = MI->getOperand(3).getReg();
2194   unsigned CCValid    = MI->getOperand(4).getImm();
2195   unsigned CCMask     = MI->getOperand(5).getImm();
2196   DebugLoc DL         = MI->getDebugLoc();
2197
2198   StoreOpcode = TII->getOpcodeForOffset(StoreOpcode, Disp);
2199
2200   // Use STOCOpcode if possible.  We could use different store patterns in
2201   // order to avoid matching the index register, but the performance trade-offs
2202   // might be more complicated in that case.
2203   if (STOCOpcode && !IndexReg && TM.getSubtargetImpl()->hasLoadStoreOnCond()) {
2204     if (Invert)
2205       CCMask ^= CCValid;
2206     BuildMI(*MBB, MI, DL, TII->get(STOCOpcode))
2207       .addReg(SrcReg).addOperand(Base).addImm(Disp)
2208       .addImm(CCValid).addImm(CCMask);
2209     MI->eraseFromParent();
2210     return MBB;
2211   }
2212
2213   // Get the condition needed to branch around the store.
2214   if (!Invert)
2215     CCMask ^= CCValid;
2216
2217   MachineBasicBlock *StartMBB = MBB;
2218   MachineBasicBlock *JoinMBB  = splitBlockBefore(MI, MBB);
2219   MachineBasicBlock *FalseMBB = emitBlockAfter(StartMBB);
2220
2221   //  StartMBB:
2222   //   BRC CCMask, JoinMBB
2223   //   # fallthrough to FalseMBB
2224   MBB = StartMBB;
2225   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2226     .addImm(CCValid).addImm(CCMask).addMBB(JoinMBB);
2227   MBB->addSuccessor(JoinMBB);
2228   MBB->addSuccessor(FalseMBB);
2229
2230   //  FalseMBB:
2231   //   store %SrcReg, %Disp(%Index,%Base)
2232   //   # fallthrough to JoinMBB
2233   MBB = FalseMBB;
2234   BuildMI(MBB, DL, TII->get(StoreOpcode))
2235     .addReg(SrcReg).addOperand(Base).addImm(Disp).addReg(IndexReg);
2236   MBB->addSuccessor(JoinMBB);
2237
2238   MI->eraseFromParent();
2239   return JoinMBB;
2240 }
2241
2242 // Implement EmitInstrWithCustomInserter for pseudo ATOMIC_LOAD{,W}_*
2243 // or ATOMIC_SWAP{,W} instruction MI.  BinOpcode is the instruction that
2244 // performs the binary operation elided by "*", or 0 for ATOMIC_SWAP{,W}.
2245 // BitSize is the width of the field in bits, or 0 if this is a partword
2246 // ATOMIC_LOADW_* or ATOMIC_SWAPW instruction, in which case the bitsize
2247 // is one of the operands.  Invert says whether the field should be
2248 // inverted after performing BinOpcode (e.g. for NAND).
2249 MachineBasicBlock *
2250 SystemZTargetLowering::emitAtomicLoadBinary(MachineInstr *MI,
2251                                             MachineBasicBlock *MBB,
2252                                             unsigned BinOpcode,
2253                                             unsigned BitSize,
2254                                             bool Invert) const {
2255   const SystemZInstrInfo *TII = TM.getInstrInfo();
2256   MachineFunction &MF = *MBB->getParent();
2257   MachineRegisterInfo &MRI = MF.getRegInfo();
2258   bool IsSubWord = (BitSize < 32);
2259
2260   // Extract the operands.  Base can be a register or a frame index.
2261   // Src2 can be a register or immediate.
2262   unsigned Dest        = MI->getOperand(0).getReg();
2263   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2264   int64_t Disp         = MI->getOperand(2).getImm();
2265   MachineOperand Src2  = earlyUseOperand(MI->getOperand(3));
2266   unsigned BitShift    = (IsSubWord ? MI->getOperand(4).getReg() : 0);
2267   unsigned NegBitShift = (IsSubWord ? MI->getOperand(5).getReg() : 0);
2268   DebugLoc DL          = MI->getDebugLoc();
2269   if (IsSubWord)
2270     BitSize = MI->getOperand(6).getImm();
2271
2272   // Subword operations use 32-bit registers.
2273   const TargetRegisterClass *RC = (BitSize <= 32 ?
2274                                    &SystemZ::GR32BitRegClass :
2275                                    &SystemZ::GR64BitRegClass);
2276   unsigned LOpcode  = BitSize <= 32 ? SystemZ::L  : SystemZ::LG;
2277   unsigned CSOpcode = BitSize <= 32 ? SystemZ::CS : SystemZ::CSG;
2278
2279   // Get the right opcodes for the displacement.
2280   LOpcode  = TII->getOpcodeForOffset(LOpcode,  Disp);
2281   CSOpcode = TII->getOpcodeForOffset(CSOpcode, Disp);
2282   assert(LOpcode && CSOpcode && "Displacement out of range");
2283
2284   // Create virtual registers for temporary results.
2285   unsigned OrigVal       = MRI.createVirtualRegister(RC);
2286   unsigned OldVal        = MRI.createVirtualRegister(RC);
2287   unsigned NewVal        = (BinOpcode || IsSubWord ?
2288                             MRI.createVirtualRegister(RC) : Src2.getReg());
2289   unsigned RotatedOldVal = (IsSubWord ? MRI.createVirtualRegister(RC) : OldVal);
2290   unsigned RotatedNewVal = (IsSubWord ? MRI.createVirtualRegister(RC) : NewVal);
2291
2292   // Insert a basic block for the main loop.
2293   MachineBasicBlock *StartMBB = MBB;
2294   MachineBasicBlock *DoneMBB  = splitBlockBefore(MI, MBB);
2295   MachineBasicBlock *LoopMBB  = emitBlockAfter(StartMBB);
2296
2297   //  StartMBB:
2298   //   ...
2299   //   %OrigVal = L Disp(%Base)
2300   //   # fall through to LoopMMB
2301   MBB = StartMBB;
2302   BuildMI(MBB, DL, TII->get(LOpcode), OrigVal)
2303     .addOperand(Base).addImm(Disp).addReg(0);
2304   MBB->addSuccessor(LoopMBB);
2305
2306   //  LoopMBB:
2307   //   %OldVal        = phi [ %OrigVal, StartMBB ], [ %Dest, LoopMBB ]
2308   //   %RotatedOldVal = RLL %OldVal, 0(%BitShift)
2309   //   %RotatedNewVal = OP %RotatedOldVal, %Src2
2310   //   %NewVal        = RLL %RotatedNewVal, 0(%NegBitShift)
2311   //   %Dest          = CS %OldVal, %NewVal, Disp(%Base)
2312   //   JNE LoopMBB
2313   //   # fall through to DoneMMB
2314   MBB = LoopMBB;
2315   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2316     .addReg(OrigVal).addMBB(StartMBB)
2317     .addReg(Dest).addMBB(LoopMBB);
2318   if (IsSubWord)
2319     BuildMI(MBB, DL, TII->get(SystemZ::RLL), RotatedOldVal)
2320       .addReg(OldVal).addReg(BitShift).addImm(0);
2321   if (Invert) {
2322     // Perform the operation normally and then invert every bit of the field.
2323     unsigned Tmp = MRI.createVirtualRegister(RC);
2324     BuildMI(MBB, DL, TII->get(BinOpcode), Tmp)
2325       .addReg(RotatedOldVal).addOperand(Src2);
2326     if (BitSize < 32)
2327       // XILF with the upper BitSize bits set.
2328       BuildMI(MBB, DL, TII->get(SystemZ::XILF32), RotatedNewVal)
2329         .addReg(Tmp).addImm(uint32_t(~0 << (32 - BitSize)));
2330     else if (BitSize == 32)
2331       // XILF with every bit set.
2332       BuildMI(MBB, DL, TII->get(SystemZ::XILF32), RotatedNewVal)
2333         .addReg(Tmp).addImm(~uint32_t(0));
2334     else {
2335       // Use LCGR and add -1 to the result, which is more compact than
2336       // an XILF, XILH pair.
2337       unsigned Tmp2 = MRI.createVirtualRegister(RC);
2338       BuildMI(MBB, DL, TII->get(SystemZ::LCGR), Tmp2).addReg(Tmp);
2339       BuildMI(MBB, DL, TII->get(SystemZ::AGHI), RotatedNewVal)
2340         .addReg(Tmp2).addImm(-1);
2341     }
2342   } else if (BinOpcode)
2343     // A simply binary operation.
2344     BuildMI(MBB, DL, TII->get(BinOpcode), RotatedNewVal)
2345       .addReg(RotatedOldVal).addOperand(Src2);
2346   else if (IsSubWord)
2347     // Use RISBG to rotate Src2 into position and use it to replace the
2348     // field in RotatedOldVal.
2349     BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RotatedNewVal)
2350       .addReg(RotatedOldVal).addReg(Src2.getReg())
2351       .addImm(32).addImm(31 + BitSize).addImm(32 - BitSize);
2352   if (IsSubWord)
2353     BuildMI(MBB, DL, TII->get(SystemZ::RLL), NewVal)
2354       .addReg(RotatedNewVal).addReg(NegBitShift).addImm(0);
2355   BuildMI(MBB, DL, TII->get(CSOpcode), Dest)
2356     .addReg(OldVal).addReg(NewVal).addOperand(Base).addImm(Disp);
2357   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2358     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2359   MBB->addSuccessor(LoopMBB);
2360   MBB->addSuccessor(DoneMBB);
2361
2362   MI->eraseFromParent();
2363   return DoneMBB;
2364 }
2365
2366 // Implement EmitInstrWithCustomInserter for pseudo
2367 // ATOMIC_LOAD{,W}_{,U}{MIN,MAX} instruction MI.  CompareOpcode is the
2368 // instruction that should be used to compare the current field with the
2369 // minimum or maximum value.  KeepOldMask is the BRC condition-code mask
2370 // for when the current field should be kept.  BitSize is the width of
2371 // the field in bits, or 0 if this is a partword ATOMIC_LOADW_* instruction.
2372 MachineBasicBlock *
2373 SystemZTargetLowering::emitAtomicLoadMinMax(MachineInstr *MI,
2374                                             MachineBasicBlock *MBB,
2375                                             unsigned CompareOpcode,
2376                                             unsigned KeepOldMask,
2377                                             unsigned BitSize) const {
2378   const SystemZInstrInfo *TII = TM.getInstrInfo();
2379   MachineFunction &MF = *MBB->getParent();
2380   MachineRegisterInfo &MRI = MF.getRegInfo();
2381   bool IsSubWord = (BitSize < 32);
2382
2383   // Extract the operands.  Base can be a register or a frame index.
2384   unsigned Dest        = MI->getOperand(0).getReg();
2385   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2386   int64_t  Disp        = MI->getOperand(2).getImm();
2387   unsigned Src2        = MI->getOperand(3).getReg();
2388   unsigned BitShift    = (IsSubWord ? MI->getOperand(4).getReg() : 0);
2389   unsigned NegBitShift = (IsSubWord ? MI->getOperand(5).getReg() : 0);
2390   DebugLoc DL          = MI->getDebugLoc();
2391   if (IsSubWord)
2392     BitSize = MI->getOperand(6).getImm();
2393
2394   // Subword operations use 32-bit registers.
2395   const TargetRegisterClass *RC = (BitSize <= 32 ?
2396                                    &SystemZ::GR32BitRegClass :
2397                                    &SystemZ::GR64BitRegClass);
2398   unsigned LOpcode  = BitSize <= 32 ? SystemZ::L  : SystemZ::LG;
2399   unsigned CSOpcode = BitSize <= 32 ? SystemZ::CS : SystemZ::CSG;
2400
2401   // Get the right opcodes for the displacement.
2402   LOpcode  = TII->getOpcodeForOffset(LOpcode,  Disp);
2403   CSOpcode = TII->getOpcodeForOffset(CSOpcode, Disp);
2404   assert(LOpcode && CSOpcode && "Displacement out of range");
2405
2406   // Create virtual registers for temporary results.
2407   unsigned OrigVal       = MRI.createVirtualRegister(RC);
2408   unsigned OldVal        = MRI.createVirtualRegister(RC);
2409   unsigned NewVal        = MRI.createVirtualRegister(RC);
2410   unsigned RotatedOldVal = (IsSubWord ? MRI.createVirtualRegister(RC) : OldVal);
2411   unsigned RotatedAltVal = (IsSubWord ? MRI.createVirtualRegister(RC) : Src2);
2412   unsigned RotatedNewVal = (IsSubWord ? MRI.createVirtualRegister(RC) : NewVal);
2413
2414   // Insert 3 basic blocks for the loop.
2415   MachineBasicBlock *StartMBB  = MBB;
2416   MachineBasicBlock *DoneMBB   = splitBlockBefore(MI, MBB);
2417   MachineBasicBlock *LoopMBB   = emitBlockAfter(StartMBB);
2418   MachineBasicBlock *UseAltMBB = emitBlockAfter(LoopMBB);
2419   MachineBasicBlock *UpdateMBB = emitBlockAfter(UseAltMBB);
2420
2421   //  StartMBB:
2422   //   ...
2423   //   %OrigVal     = L Disp(%Base)
2424   //   # fall through to LoopMMB
2425   MBB = StartMBB;
2426   BuildMI(MBB, DL, TII->get(LOpcode), OrigVal)
2427     .addOperand(Base).addImm(Disp).addReg(0);
2428   MBB->addSuccessor(LoopMBB);
2429
2430   //  LoopMBB:
2431   //   %OldVal        = phi [ %OrigVal, StartMBB ], [ %Dest, UpdateMBB ]
2432   //   %RotatedOldVal = RLL %OldVal, 0(%BitShift)
2433   //   CompareOpcode %RotatedOldVal, %Src2
2434   //   BRC KeepOldMask, UpdateMBB
2435   MBB = LoopMBB;
2436   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2437     .addReg(OrigVal).addMBB(StartMBB)
2438     .addReg(Dest).addMBB(UpdateMBB);
2439   if (IsSubWord)
2440     BuildMI(MBB, DL, TII->get(SystemZ::RLL), RotatedOldVal)
2441       .addReg(OldVal).addReg(BitShift).addImm(0);
2442   BuildMI(MBB, DL, TII->get(CompareOpcode))
2443     .addReg(RotatedOldVal).addReg(Src2);
2444   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2445     .addImm(SystemZ::CCMASK_ICMP).addImm(KeepOldMask).addMBB(UpdateMBB);
2446   MBB->addSuccessor(UpdateMBB);
2447   MBB->addSuccessor(UseAltMBB);
2448
2449   //  UseAltMBB:
2450   //   %RotatedAltVal = RISBG %RotatedOldVal, %Src2, 32, 31 + BitSize, 0
2451   //   # fall through to UpdateMMB
2452   MBB = UseAltMBB;
2453   if (IsSubWord)
2454     BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RotatedAltVal)
2455       .addReg(RotatedOldVal).addReg(Src2)
2456       .addImm(32).addImm(31 + BitSize).addImm(0);
2457   MBB->addSuccessor(UpdateMBB);
2458
2459   //  UpdateMBB:
2460   //   %RotatedNewVal = PHI [ %RotatedOldVal, LoopMBB ],
2461   //                        [ %RotatedAltVal, UseAltMBB ]
2462   //   %NewVal        = RLL %RotatedNewVal, 0(%NegBitShift)
2463   //   %Dest          = CS %OldVal, %NewVal, Disp(%Base)
2464   //   JNE LoopMBB
2465   //   # fall through to DoneMMB
2466   MBB = UpdateMBB;
2467   BuildMI(MBB, DL, TII->get(SystemZ::PHI), RotatedNewVal)
2468     .addReg(RotatedOldVal).addMBB(LoopMBB)
2469     .addReg(RotatedAltVal).addMBB(UseAltMBB);
2470   if (IsSubWord)
2471     BuildMI(MBB, DL, TII->get(SystemZ::RLL), NewVal)
2472       .addReg(RotatedNewVal).addReg(NegBitShift).addImm(0);
2473   BuildMI(MBB, DL, TII->get(CSOpcode), Dest)
2474     .addReg(OldVal).addReg(NewVal).addOperand(Base).addImm(Disp);
2475   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2476     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2477   MBB->addSuccessor(LoopMBB);
2478   MBB->addSuccessor(DoneMBB);
2479
2480   MI->eraseFromParent();
2481   return DoneMBB;
2482 }
2483
2484 // Implement EmitInstrWithCustomInserter for pseudo ATOMIC_CMP_SWAPW
2485 // instruction MI.
2486 MachineBasicBlock *
2487 SystemZTargetLowering::emitAtomicCmpSwapW(MachineInstr *MI,
2488                                           MachineBasicBlock *MBB) const {
2489   const SystemZInstrInfo *TII = TM.getInstrInfo();
2490   MachineFunction &MF = *MBB->getParent();
2491   MachineRegisterInfo &MRI = MF.getRegInfo();
2492
2493   // Extract the operands.  Base can be a register or a frame index.
2494   unsigned Dest        = MI->getOperand(0).getReg();
2495   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2496   int64_t  Disp        = MI->getOperand(2).getImm();
2497   unsigned OrigCmpVal  = MI->getOperand(3).getReg();
2498   unsigned OrigSwapVal = MI->getOperand(4).getReg();
2499   unsigned BitShift    = MI->getOperand(5).getReg();
2500   unsigned NegBitShift = MI->getOperand(6).getReg();
2501   int64_t  BitSize     = MI->getOperand(7).getImm();
2502   DebugLoc DL          = MI->getDebugLoc();
2503
2504   const TargetRegisterClass *RC = &SystemZ::GR32BitRegClass;
2505
2506   // Get the right opcodes for the displacement.
2507   unsigned LOpcode  = TII->getOpcodeForOffset(SystemZ::L,  Disp);
2508   unsigned CSOpcode = TII->getOpcodeForOffset(SystemZ::CS, Disp);
2509   assert(LOpcode && CSOpcode && "Displacement out of range");
2510
2511   // Create virtual registers for temporary results.
2512   unsigned OrigOldVal   = MRI.createVirtualRegister(RC);
2513   unsigned OldVal       = MRI.createVirtualRegister(RC);
2514   unsigned CmpVal       = MRI.createVirtualRegister(RC);
2515   unsigned SwapVal      = MRI.createVirtualRegister(RC);
2516   unsigned StoreVal     = MRI.createVirtualRegister(RC);
2517   unsigned RetryOldVal  = MRI.createVirtualRegister(RC);
2518   unsigned RetryCmpVal  = MRI.createVirtualRegister(RC);
2519   unsigned RetrySwapVal = MRI.createVirtualRegister(RC);
2520
2521   // Insert 2 basic blocks for the loop.
2522   MachineBasicBlock *StartMBB = MBB;
2523   MachineBasicBlock *DoneMBB  = splitBlockBefore(MI, MBB);
2524   MachineBasicBlock *LoopMBB  = emitBlockAfter(StartMBB);
2525   MachineBasicBlock *SetMBB   = emitBlockAfter(LoopMBB);
2526
2527   //  StartMBB:
2528   //   ...
2529   //   %OrigOldVal     = L Disp(%Base)
2530   //   # fall through to LoopMMB
2531   MBB = StartMBB;
2532   BuildMI(MBB, DL, TII->get(LOpcode), OrigOldVal)
2533     .addOperand(Base).addImm(Disp).addReg(0);
2534   MBB->addSuccessor(LoopMBB);
2535
2536   //  LoopMBB:
2537   //   %OldVal        = phi [ %OrigOldVal, EntryBB ], [ %RetryOldVal, SetMBB ]
2538   //   %CmpVal        = phi [ %OrigCmpVal, EntryBB ], [ %RetryCmpVal, SetMBB ]
2539   //   %SwapVal       = phi [ %OrigSwapVal, EntryBB ], [ %RetrySwapVal, SetMBB ]
2540   //   %Dest          = RLL %OldVal, BitSize(%BitShift)
2541   //                      ^^ The low BitSize bits contain the field
2542   //                         of interest.
2543   //   %RetryCmpVal   = RISBG32 %CmpVal, %Dest, 32, 63-BitSize, 0
2544   //                      ^^ Replace the upper 32-BitSize bits of the
2545   //                         comparison value with those that we loaded,
2546   //                         so that we can use a full word comparison.
2547   //   CR %Dest, %RetryCmpVal
2548   //   JNE DoneMBB
2549   //   # Fall through to SetMBB
2550   MBB = LoopMBB;
2551   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2552     .addReg(OrigOldVal).addMBB(StartMBB)
2553     .addReg(RetryOldVal).addMBB(SetMBB);
2554   BuildMI(MBB, DL, TII->get(SystemZ::PHI), CmpVal)
2555     .addReg(OrigCmpVal).addMBB(StartMBB)
2556     .addReg(RetryCmpVal).addMBB(SetMBB);
2557   BuildMI(MBB, DL, TII->get(SystemZ::PHI), SwapVal)
2558     .addReg(OrigSwapVal).addMBB(StartMBB)
2559     .addReg(RetrySwapVal).addMBB(SetMBB);
2560   BuildMI(MBB, DL, TII->get(SystemZ::RLL), Dest)
2561     .addReg(OldVal).addReg(BitShift).addImm(BitSize);
2562   BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RetryCmpVal)
2563     .addReg(CmpVal).addReg(Dest).addImm(32).addImm(63 - BitSize).addImm(0);
2564   BuildMI(MBB, DL, TII->get(SystemZ::CR))
2565     .addReg(Dest).addReg(RetryCmpVal);
2566   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2567     .addImm(SystemZ::CCMASK_ICMP)
2568     .addImm(SystemZ::CCMASK_CMP_NE).addMBB(DoneMBB);
2569   MBB->addSuccessor(DoneMBB);
2570   MBB->addSuccessor(SetMBB);
2571
2572   //  SetMBB:
2573   //   %RetrySwapVal = RISBG32 %SwapVal, %Dest, 32, 63-BitSize, 0
2574   //                      ^^ Replace the upper 32-BitSize bits of the new
2575   //                         value with those that we loaded.
2576   //   %StoreVal    = RLL %RetrySwapVal, -BitSize(%NegBitShift)
2577   //                      ^^ Rotate the new field to its proper position.
2578   //   %RetryOldVal = CS %Dest, %StoreVal, Disp(%Base)
2579   //   JNE LoopMBB
2580   //   # fall through to ExitMMB
2581   MBB = SetMBB;
2582   BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RetrySwapVal)
2583     .addReg(SwapVal).addReg(Dest).addImm(32).addImm(63 - BitSize).addImm(0);
2584   BuildMI(MBB, DL, TII->get(SystemZ::RLL), StoreVal)
2585     .addReg(RetrySwapVal).addReg(NegBitShift).addImm(-BitSize);
2586   BuildMI(MBB, DL, TII->get(CSOpcode), RetryOldVal)
2587     .addReg(OldVal).addReg(StoreVal).addOperand(Base).addImm(Disp);
2588   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2589     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2590   MBB->addSuccessor(LoopMBB);
2591   MBB->addSuccessor(DoneMBB);
2592
2593   MI->eraseFromParent();
2594   return DoneMBB;
2595 }
2596
2597 // Emit an extension from a GR32 or GR64 to a GR128.  ClearEven is true
2598 // if the high register of the GR128 value must be cleared or false if
2599 // it's "don't care".  SubReg is subreg_odd32 when extending a GR32
2600 // and subreg_odd when extending a GR64.
2601 MachineBasicBlock *
2602 SystemZTargetLowering::emitExt128(MachineInstr *MI,
2603                                   MachineBasicBlock *MBB,
2604                                   bool ClearEven, unsigned SubReg) const {
2605   const SystemZInstrInfo *TII = TM.getInstrInfo();
2606   MachineFunction &MF = *MBB->getParent();
2607   MachineRegisterInfo &MRI = MF.getRegInfo();
2608   DebugLoc DL = MI->getDebugLoc();
2609
2610   unsigned Dest  = MI->getOperand(0).getReg();
2611   unsigned Src   = MI->getOperand(1).getReg();
2612   unsigned In128 = MRI.createVirtualRegister(&SystemZ::GR128BitRegClass);
2613
2614   BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::IMPLICIT_DEF), In128);
2615   if (ClearEven) {
2616     unsigned NewIn128 = MRI.createVirtualRegister(&SystemZ::GR128BitRegClass);
2617     unsigned Zero64   = MRI.createVirtualRegister(&SystemZ::GR64BitRegClass);
2618
2619     BuildMI(*MBB, MI, DL, TII->get(SystemZ::LLILL), Zero64)
2620       .addImm(0);
2621     BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::INSERT_SUBREG), NewIn128)
2622       .addReg(In128).addReg(Zero64).addImm(SystemZ::subreg_high);
2623     In128 = NewIn128;
2624   }
2625   BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::INSERT_SUBREG), Dest)
2626     .addReg(In128).addReg(Src).addImm(SubReg);
2627
2628   MI->eraseFromParent();
2629   return MBB;
2630 }
2631
2632 MachineBasicBlock *
2633 SystemZTargetLowering::emitMemMemWrapper(MachineInstr *MI,
2634                                          MachineBasicBlock *MBB,
2635                                          unsigned Opcode) const {
2636   const SystemZInstrInfo *TII = TM.getInstrInfo();
2637   MachineFunction &MF = *MBB->getParent();
2638   MachineRegisterInfo &MRI = MF.getRegInfo();
2639   DebugLoc DL = MI->getDebugLoc();
2640
2641   MachineOperand DestBase = earlyUseOperand(MI->getOperand(0));
2642   uint64_t       DestDisp = MI->getOperand(1).getImm();
2643   MachineOperand SrcBase  = earlyUseOperand(MI->getOperand(2));
2644   uint64_t       SrcDisp  = MI->getOperand(3).getImm();
2645   uint64_t       Length   = MI->getOperand(4).getImm();
2646
2647   // When generating more than one CLC, all but the last will need to
2648   // branch to the end when a difference is found.
2649   MachineBasicBlock *EndMBB = (Length > 256 && Opcode == SystemZ::CLC ?
2650                                splitBlockAfter(MI, MBB) : 0);
2651
2652   // Check for the loop form, in which operand 5 is the trip count.
2653   if (MI->getNumExplicitOperands() > 5) {
2654     bool HaveSingleBase = DestBase.isIdenticalTo(SrcBase);
2655
2656     uint64_t StartCountReg = MI->getOperand(5).getReg();
2657     uint64_t StartSrcReg   = forceReg(MI, SrcBase, TII);
2658     uint64_t StartDestReg  = (HaveSingleBase ? StartSrcReg :
2659                               forceReg(MI, DestBase, TII));
2660
2661     const TargetRegisterClass *RC = &SystemZ::ADDR64BitRegClass;
2662     uint64_t ThisSrcReg  = MRI.createVirtualRegister(RC);
2663     uint64_t ThisDestReg = (HaveSingleBase ? ThisSrcReg :
2664                             MRI.createVirtualRegister(RC));
2665     uint64_t NextSrcReg  = MRI.createVirtualRegister(RC);
2666     uint64_t NextDestReg = (HaveSingleBase ? NextSrcReg :
2667                             MRI.createVirtualRegister(RC));
2668
2669     RC = &SystemZ::GR64BitRegClass;
2670     uint64_t ThisCountReg = MRI.createVirtualRegister(RC);
2671     uint64_t NextCountReg = MRI.createVirtualRegister(RC);
2672
2673     MachineBasicBlock *StartMBB = MBB;
2674     MachineBasicBlock *DoneMBB = splitBlockBefore(MI, MBB);
2675     MachineBasicBlock *LoopMBB = emitBlockAfter(StartMBB);
2676     MachineBasicBlock *NextMBB = (EndMBB ? emitBlockAfter(LoopMBB) : LoopMBB);
2677
2678     //  StartMBB:
2679     //   # fall through to LoopMMB
2680     MBB->addSuccessor(LoopMBB);
2681
2682     //  LoopMBB:
2683     //   %ThisDestReg = phi [ %StartDestReg, StartMBB ],
2684     //                      [ %NextDestReg, NextMBB ]
2685     //   %ThisSrcReg = phi [ %StartSrcReg, StartMBB ],
2686     //                     [ %NextSrcReg, NextMBB ]
2687     //   %ThisCountReg = phi [ %StartCountReg, StartMBB ],
2688     //                       [ %NextCountReg, NextMBB ]
2689     //   ( PFD 2, 768+DestDisp(%ThisDestReg) )
2690     //   Opcode DestDisp(256,%ThisDestReg), SrcDisp(%ThisSrcReg)
2691     //   ( JLH EndMBB )
2692     //
2693     // The prefetch is used only for MVC.  The JLH is used only for CLC.
2694     MBB = LoopMBB;
2695
2696     BuildMI(MBB, DL, TII->get(SystemZ::PHI), ThisDestReg)
2697       .addReg(StartDestReg).addMBB(StartMBB)
2698       .addReg(NextDestReg).addMBB(NextMBB);
2699     if (!HaveSingleBase)
2700       BuildMI(MBB, DL, TII->get(SystemZ::PHI), ThisSrcReg)
2701         .addReg(StartSrcReg).addMBB(StartMBB)
2702         .addReg(NextSrcReg).addMBB(NextMBB);
2703     BuildMI(MBB, DL, TII->get(SystemZ::PHI), ThisCountReg)
2704       .addReg(StartCountReg).addMBB(StartMBB)
2705       .addReg(NextCountReg).addMBB(NextMBB);
2706     if (Opcode == SystemZ::MVC)
2707       BuildMI(MBB, DL, TII->get(SystemZ::PFD))
2708         .addImm(SystemZ::PFD_WRITE)
2709         .addReg(ThisDestReg).addImm(DestDisp + 768).addReg(0);
2710     BuildMI(MBB, DL, TII->get(Opcode))
2711       .addReg(ThisDestReg).addImm(DestDisp).addImm(256)
2712       .addReg(ThisSrcReg).addImm(SrcDisp);
2713     if (EndMBB) {
2714       BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2715         .addImm(SystemZ::CCMASK_ICMP).addImm(SystemZ::CCMASK_CMP_NE)
2716         .addMBB(EndMBB);
2717       MBB->addSuccessor(EndMBB);
2718       MBB->addSuccessor(NextMBB);
2719     }
2720
2721     // NextMBB:
2722     //   %NextDestReg = LA 256(%ThisDestReg)
2723     //   %NextSrcReg = LA 256(%ThisSrcReg)
2724     //   %NextCountReg = AGHI %ThisCountReg, -1
2725     //   CGHI %NextCountReg, 0
2726     //   JLH LoopMBB
2727     //   # fall through to DoneMMB
2728     //
2729     // The AGHI, CGHI and JLH should be converted to BRCTG by later passes.
2730     MBB = NextMBB;
2731
2732     BuildMI(MBB, DL, TII->get(SystemZ::LA), NextDestReg)
2733       .addReg(ThisDestReg).addImm(256).addReg(0);
2734     if (!HaveSingleBase)
2735       BuildMI(MBB, DL, TII->get(SystemZ::LA), NextSrcReg)
2736         .addReg(ThisSrcReg).addImm(256).addReg(0);
2737     BuildMI(MBB, DL, TII->get(SystemZ::AGHI), NextCountReg)
2738       .addReg(ThisCountReg).addImm(-1);
2739     BuildMI(MBB, DL, TII->get(SystemZ::CGHI))
2740       .addReg(NextCountReg).addImm(0);
2741     BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2742       .addImm(SystemZ::CCMASK_ICMP).addImm(SystemZ::CCMASK_CMP_NE)
2743       .addMBB(LoopMBB);
2744     MBB->addSuccessor(LoopMBB);
2745     MBB->addSuccessor(DoneMBB);
2746
2747     DestBase = MachineOperand::CreateReg(NextDestReg, false);
2748     SrcBase = MachineOperand::CreateReg(NextSrcReg, false);
2749     Length &= 255;
2750     MBB = DoneMBB;
2751   }
2752   // Handle any remaining bytes with straight-line code.
2753   while (Length > 0) {
2754     uint64_t ThisLength = std::min(Length, uint64_t(256));
2755     // The previous iteration might have created out-of-range displacements.
2756     // Apply them using LAY if so.
2757     if (!isUInt<12>(DestDisp)) {
2758       unsigned Reg = MRI.createVirtualRegister(&SystemZ::ADDR64BitRegClass);
2759       BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(SystemZ::LAY), Reg)
2760         .addOperand(DestBase).addImm(DestDisp).addReg(0);
2761       DestBase = MachineOperand::CreateReg(Reg, false);
2762       DestDisp = 0;
2763     }
2764     if (!isUInt<12>(SrcDisp)) {
2765       unsigned Reg = MRI.createVirtualRegister(&SystemZ::ADDR64BitRegClass);
2766       BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(SystemZ::LAY), Reg)
2767         .addOperand(SrcBase).addImm(SrcDisp).addReg(0);
2768       SrcBase = MachineOperand::CreateReg(Reg, false);
2769       SrcDisp = 0;
2770     }
2771     BuildMI(*MBB, MI, DL, TII->get(Opcode))
2772       .addOperand(DestBase).addImm(DestDisp).addImm(ThisLength)
2773       .addOperand(SrcBase).addImm(SrcDisp);
2774     DestDisp += ThisLength;
2775     SrcDisp += ThisLength;
2776     Length -= ThisLength;
2777     // If there's another CLC to go, branch to the end if a difference
2778     // was found.
2779     if (EndMBB && Length > 0) {
2780       MachineBasicBlock *NextMBB = splitBlockBefore(MI, MBB);
2781       BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2782         .addImm(SystemZ::CCMASK_ICMP).addImm(SystemZ::CCMASK_CMP_NE)
2783         .addMBB(EndMBB);
2784       MBB->addSuccessor(EndMBB);
2785       MBB->addSuccessor(NextMBB);
2786       MBB = NextMBB;
2787     }
2788   }
2789   if (EndMBB) {
2790     MBB->addSuccessor(EndMBB);
2791     MBB = EndMBB;
2792     MBB->addLiveIn(SystemZ::CC);
2793   }
2794
2795   MI->eraseFromParent();
2796   return MBB;
2797 }
2798
2799 // Decompose string pseudo-instruction MI into a loop that continually performs
2800 // Opcode until CC != 3.
2801 MachineBasicBlock *
2802 SystemZTargetLowering::emitStringWrapper(MachineInstr *MI,
2803                                          MachineBasicBlock *MBB,
2804                                          unsigned Opcode) const {
2805   const SystemZInstrInfo *TII = TM.getInstrInfo();
2806   MachineFunction &MF = *MBB->getParent();
2807   MachineRegisterInfo &MRI = MF.getRegInfo();
2808   DebugLoc DL = MI->getDebugLoc();
2809
2810   uint64_t End1Reg   = MI->getOperand(0).getReg();
2811   uint64_t Start1Reg = MI->getOperand(1).getReg();
2812   uint64_t Start2Reg = MI->getOperand(2).getReg();
2813   uint64_t CharReg   = MI->getOperand(3).getReg();
2814
2815   const TargetRegisterClass *RC = &SystemZ::GR64BitRegClass;
2816   uint64_t This1Reg = MRI.createVirtualRegister(RC);
2817   uint64_t This2Reg = MRI.createVirtualRegister(RC);
2818   uint64_t End2Reg  = MRI.createVirtualRegister(RC);
2819
2820   MachineBasicBlock *StartMBB = MBB;
2821   MachineBasicBlock *DoneMBB = splitBlockBefore(MI, MBB);
2822   MachineBasicBlock *LoopMBB = emitBlockAfter(StartMBB);
2823
2824   //  StartMBB:
2825   //   # fall through to LoopMMB
2826   MBB->addSuccessor(LoopMBB);
2827
2828   //  LoopMBB:
2829   //   %This1Reg = phi [ %Start1Reg, StartMBB ], [ %End1Reg, LoopMBB ]
2830   //   %This2Reg = phi [ %Start2Reg, StartMBB ], [ %End2Reg, LoopMBB ]
2831   //   R0W = %CharReg
2832   //   %End1Reg, %End2Reg = CLST %This1Reg, %This2Reg -- uses R0W
2833   //   JO LoopMBB
2834   //   # fall through to DoneMMB
2835   //
2836   // The load of R0W can be hoisted by post-RA LICM.
2837   MBB = LoopMBB;
2838
2839   BuildMI(MBB, DL, TII->get(SystemZ::PHI), This1Reg)
2840     .addReg(Start1Reg).addMBB(StartMBB)
2841     .addReg(End1Reg).addMBB(LoopMBB);
2842   BuildMI(MBB, DL, TII->get(SystemZ::PHI), This2Reg)
2843     .addReg(Start2Reg).addMBB(StartMBB)
2844     .addReg(End2Reg).addMBB(LoopMBB);
2845   BuildMI(MBB, DL, TII->get(TargetOpcode::COPY), SystemZ::R0W).addReg(CharReg);
2846   BuildMI(MBB, DL, TII->get(Opcode))
2847     .addReg(End1Reg, RegState::Define).addReg(End2Reg, RegState::Define)
2848     .addReg(This1Reg).addReg(This2Reg);
2849   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2850     .addImm(SystemZ::CCMASK_ANY).addImm(SystemZ::CCMASK_3).addMBB(LoopMBB);
2851   MBB->addSuccessor(LoopMBB);
2852   MBB->addSuccessor(DoneMBB);
2853
2854   DoneMBB->addLiveIn(SystemZ::CC);
2855
2856   MI->eraseFromParent();
2857   return DoneMBB;
2858 }
2859
2860 MachineBasicBlock *SystemZTargetLowering::
2861 EmitInstrWithCustomInserter(MachineInstr *MI, MachineBasicBlock *MBB) const {
2862   switch (MI->getOpcode()) {
2863   case SystemZ::Select32:
2864   case SystemZ::SelectF32:
2865   case SystemZ::Select64:
2866   case SystemZ::SelectF64:
2867   case SystemZ::SelectF128:
2868     return emitSelect(MI, MBB);
2869
2870   case SystemZ::CondStore8_32:
2871     return emitCondStore(MI, MBB, SystemZ::STC32, 0, false);
2872   case SystemZ::CondStore8_32Inv:
2873     return emitCondStore(MI, MBB, SystemZ::STC32, 0, true);
2874   case SystemZ::CondStore16_32:
2875     return emitCondStore(MI, MBB, SystemZ::STH32, 0, false);
2876   case SystemZ::CondStore16_32Inv:
2877     return emitCondStore(MI, MBB, SystemZ::STH32, 0, true);
2878   case SystemZ::CondStore32_32:
2879     return emitCondStore(MI, MBB, SystemZ::ST32, SystemZ::STOC32, false);
2880   case SystemZ::CondStore32_32Inv:
2881     return emitCondStore(MI, MBB, SystemZ::ST32, SystemZ::STOC32, true);
2882   case SystemZ::CondStore8:
2883     return emitCondStore(MI, MBB, SystemZ::STC, 0, false);
2884   case SystemZ::CondStore8Inv:
2885     return emitCondStore(MI, MBB, SystemZ::STC, 0, true);
2886   case SystemZ::CondStore16:
2887     return emitCondStore(MI, MBB, SystemZ::STH, 0, false);
2888   case SystemZ::CondStore16Inv:
2889     return emitCondStore(MI, MBB, SystemZ::STH, 0, true);
2890   case SystemZ::CondStore32:
2891     return emitCondStore(MI, MBB, SystemZ::ST, SystemZ::STOC, false);
2892   case SystemZ::CondStore32Inv:
2893     return emitCondStore(MI, MBB, SystemZ::ST, SystemZ::STOC, true);
2894   case SystemZ::CondStore64:
2895     return emitCondStore(MI, MBB, SystemZ::STG, SystemZ::STOCG, false);
2896   case SystemZ::CondStore64Inv:
2897     return emitCondStore(MI, MBB, SystemZ::STG, SystemZ::STOCG, true);
2898   case SystemZ::CondStoreF32:
2899     return emitCondStore(MI, MBB, SystemZ::STE, 0, false);
2900   case SystemZ::CondStoreF32Inv:
2901     return emitCondStore(MI, MBB, SystemZ::STE, 0, true);
2902   case SystemZ::CondStoreF64:
2903     return emitCondStore(MI, MBB, SystemZ::STD, 0, false);
2904   case SystemZ::CondStoreF64Inv:
2905     return emitCondStore(MI, MBB, SystemZ::STD, 0, true);
2906
2907   case SystemZ::AEXT128_64:
2908     return emitExt128(MI, MBB, false, SystemZ::subreg_low);
2909   case SystemZ::ZEXT128_32:
2910     return emitExt128(MI, MBB, true, SystemZ::subreg_low32);
2911   case SystemZ::ZEXT128_64:
2912     return emitExt128(MI, MBB, true, SystemZ::subreg_low);
2913
2914   case SystemZ::ATOMIC_SWAPW:
2915     return emitAtomicLoadBinary(MI, MBB, 0, 0);
2916   case SystemZ::ATOMIC_SWAP_32:
2917     return emitAtomicLoadBinary(MI, MBB, 0, 32);
2918   case SystemZ::ATOMIC_SWAP_64:
2919     return emitAtomicLoadBinary(MI, MBB, 0, 64);
2920
2921   case SystemZ::ATOMIC_LOADW_AR:
2922     return emitAtomicLoadBinary(MI, MBB, SystemZ::AR, 0);
2923   case SystemZ::ATOMIC_LOADW_AFI:
2924     return emitAtomicLoadBinary(MI, MBB, SystemZ::AFI, 0);
2925   case SystemZ::ATOMIC_LOAD_AR:
2926     return emitAtomicLoadBinary(MI, MBB, SystemZ::AR, 32);
2927   case SystemZ::ATOMIC_LOAD_AHI:
2928     return emitAtomicLoadBinary(MI, MBB, SystemZ::AHI, 32);
2929   case SystemZ::ATOMIC_LOAD_AFI:
2930     return emitAtomicLoadBinary(MI, MBB, SystemZ::AFI, 32);
2931   case SystemZ::ATOMIC_LOAD_AGR:
2932     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGR, 64);
2933   case SystemZ::ATOMIC_LOAD_AGHI:
2934     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGHI, 64);
2935   case SystemZ::ATOMIC_LOAD_AGFI:
2936     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGFI, 64);
2937
2938   case SystemZ::ATOMIC_LOADW_SR:
2939     return emitAtomicLoadBinary(MI, MBB, SystemZ::SR, 0);
2940   case SystemZ::ATOMIC_LOAD_SR:
2941     return emitAtomicLoadBinary(MI, MBB, SystemZ::SR, 32);
2942   case SystemZ::ATOMIC_LOAD_SGR:
2943     return emitAtomicLoadBinary(MI, MBB, SystemZ::SGR, 64);
2944
2945   case SystemZ::ATOMIC_LOADW_NR:
2946     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 0);
2947   case SystemZ::ATOMIC_LOADW_NILH:
2948     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH32, 0);
2949   case SystemZ::ATOMIC_LOAD_NR:
2950     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 32);
2951   case SystemZ::ATOMIC_LOAD_NILL32:
2952     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL32, 32);
2953   case SystemZ::ATOMIC_LOAD_NILH32:
2954     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH32, 32);
2955   case SystemZ::ATOMIC_LOAD_NILF32:
2956     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF32, 32);
2957   case SystemZ::ATOMIC_LOAD_NGR:
2958     return emitAtomicLoadBinary(MI, MBB, SystemZ::NGR, 64);
2959   case SystemZ::ATOMIC_LOAD_NILL:
2960     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL, 64);
2961   case SystemZ::ATOMIC_LOAD_NILH:
2962     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 64);
2963   case SystemZ::ATOMIC_LOAD_NIHL:
2964     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHL, 64);
2965   case SystemZ::ATOMIC_LOAD_NIHH:
2966     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHH, 64);
2967   case SystemZ::ATOMIC_LOAD_NILF:
2968     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF, 64);
2969   case SystemZ::ATOMIC_LOAD_NIHF:
2970     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHF, 64);
2971
2972   case SystemZ::ATOMIC_LOADW_OR:
2973     return emitAtomicLoadBinary(MI, MBB, SystemZ::OR, 0);
2974   case SystemZ::ATOMIC_LOADW_OILH:
2975     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH32, 0);
2976   case SystemZ::ATOMIC_LOAD_OR:
2977     return emitAtomicLoadBinary(MI, MBB, SystemZ::OR, 32);
2978   case SystemZ::ATOMIC_LOAD_OILL32:
2979     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILL32, 32);
2980   case SystemZ::ATOMIC_LOAD_OILH32:
2981     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH32, 32);
2982   case SystemZ::ATOMIC_LOAD_OILF32:
2983     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILF32, 32);
2984   case SystemZ::ATOMIC_LOAD_OGR:
2985     return emitAtomicLoadBinary(MI, MBB, SystemZ::OGR, 64);
2986   case SystemZ::ATOMIC_LOAD_OILL:
2987     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILL, 64);
2988   case SystemZ::ATOMIC_LOAD_OILH:
2989     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH, 64);
2990   case SystemZ::ATOMIC_LOAD_OIHL:
2991     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHL, 64);
2992   case SystemZ::ATOMIC_LOAD_OIHH:
2993     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHH, 64);
2994   case SystemZ::ATOMIC_LOAD_OILF:
2995     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILF, 64);
2996   case SystemZ::ATOMIC_LOAD_OIHF:
2997     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHF, 64);
2998
2999   case SystemZ::ATOMIC_LOADW_XR:
3000     return emitAtomicLoadBinary(MI, MBB, SystemZ::XR, 0);
3001   case SystemZ::ATOMIC_LOADW_XILF:
3002     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF32, 0);
3003   case SystemZ::ATOMIC_LOAD_XR:
3004     return emitAtomicLoadBinary(MI, MBB, SystemZ::XR, 32);
3005   case SystemZ::ATOMIC_LOAD_XILF32:
3006     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF32, 32);
3007   case SystemZ::ATOMIC_LOAD_XGR:
3008     return emitAtomicLoadBinary(MI, MBB, SystemZ::XGR, 64);
3009   case SystemZ::ATOMIC_LOAD_XILF:
3010     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF, 64);
3011   case SystemZ::ATOMIC_LOAD_XIHF:
3012     return emitAtomicLoadBinary(MI, MBB, SystemZ::XIHF, 64);
3013
3014   case SystemZ::ATOMIC_LOADW_NRi:
3015     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 0, true);
3016   case SystemZ::ATOMIC_LOADW_NILHi:
3017     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH32, 0, true);
3018   case SystemZ::ATOMIC_LOAD_NRi:
3019     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 32, true);
3020   case SystemZ::ATOMIC_LOAD_NILL32i:
3021     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL32, 32, true);
3022   case SystemZ::ATOMIC_LOAD_NILH32i:
3023     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH32, 32, true);
3024   case SystemZ::ATOMIC_LOAD_NILF32i:
3025     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF32, 32, true);
3026   case SystemZ::ATOMIC_LOAD_NGRi:
3027     return emitAtomicLoadBinary(MI, MBB, SystemZ::NGR, 64, true);
3028   case SystemZ::ATOMIC_LOAD_NILLi:
3029     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL, 64, true);
3030   case SystemZ::ATOMIC_LOAD_NILHi:
3031     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 64, true);
3032   case SystemZ::ATOMIC_LOAD_NIHLi:
3033     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHL, 64, true);
3034   case SystemZ::ATOMIC_LOAD_NIHHi:
3035     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHH, 64, true);
3036   case SystemZ::ATOMIC_LOAD_NILFi:
3037     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF, 64, true);
3038   case SystemZ::ATOMIC_LOAD_NIHFi:
3039     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHF, 64, true);
3040
3041   case SystemZ::ATOMIC_LOADW_MIN:
3042     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3043                                 SystemZ::CCMASK_CMP_LE, 0);
3044   case SystemZ::ATOMIC_LOAD_MIN_32:
3045     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3046                                 SystemZ::CCMASK_CMP_LE, 32);
3047   case SystemZ::ATOMIC_LOAD_MIN_64:
3048     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CGR,
3049                                 SystemZ::CCMASK_CMP_LE, 64);
3050
3051   case SystemZ::ATOMIC_LOADW_MAX:
3052     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3053                                 SystemZ::CCMASK_CMP_GE, 0);
3054   case SystemZ::ATOMIC_LOAD_MAX_32:
3055     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3056                                 SystemZ::CCMASK_CMP_GE, 32);
3057   case SystemZ::ATOMIC_LOAD_MAX_64:
3058     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CGR,
3059                                 SystemZ::CCMASK_CMP_GE, 64);
3060
3061   case SystemZ::ATOMIC_LOADW_UMIN:
3062     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3063                                 SystemZ::CCMASK_CMP_LE, 0);
3064   case SystemZ::ATOMIC_LOAD_UMIN_32:
3065     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3066                                 SystemZ::CCMASK_CMP_LE, 32);
3067   case SystemZ::ATOMIC_LOAD_UMIN_64:
3068     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLGR,
3069                                 SystemZ::CCMASK_CMP_LE, 64);
3070
3071   case SystemZ::ATOMIC_LOADW_UMAX:
3072     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3073                                 SystemZ::CCMASK_CMP_GE, 0);
3074   case SystemZ::ATOMIC_LOAD_UMAX_32:
3075     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3076                                 SystemZ::CCMASK_CMP_GE, 32);
3077   case SystemZ::ATOMIC_LOAD_UMAX_64:
3078     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLGR,
3079                                 SystemZ::CCMASK_CMP_GE, 64);
3080
3081   case SystemZ::ATOMIC_CMP_SWAPW:
3082     return emitAtomicCmpSwapW(MI, MBB);
3083   case SystemZ::MVCSequence:
3084   case SystemZ::MVCLoop:
3085     return emitMemMemWrapper(MI, MBB, SystemZ::MVC);
3086   case SystemZ::NCSequence:
3087   case SystemZ::NCLoop:
3088     return emitMemMemWrapper(MI, MBB, SystemZ::NC);
3089   case SystemZ::OCSequence:
3090   case SystemZ::OCLoop:
3091     return emitMemMemWrapper(MI, MBB, SystemZ::OC);
3092   case SystemZ::XCSequence:
3093   case SystemZ::XCLoop:
3094     return emitMemMemWrapper(MI, MBB, SystemZ::XC);
3095   case SystemZ::CLCSequence:
3096   case SystemZ::CLCLoop:
3097     return emitMemMemWrapper(MI, MBB, SystemZ::CLC);
3098   case SystemZ::CLSTLoop:
3099     return emitStringWrapper(MI, MBB, SystemZ::CLST);
3100   case SystemZ::MVSTLoop:
3101     return emitStringWrapper(MI, MBB, SystemZ::MVST);
3102   case SystemZ::SRSTLoop:
3103     return emitStringWrapper(MI, MBB, SystemZ::SRST);
3104   default:
3105     llvm_unreachable("Unexpected instr type to insert");
3106   }
3107 }