lib/Target/Sparc/SparcInstrInfo.td

   1 //===-- SparcInstrInfo.td - Target Description for Sparc Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Sparc instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Feature predicates.
  22 //===----------------------------------------------------------------------===//
  23
  24 // True when generating 32-bit code.
  25 def Is32Bit : Predicate<"!Subtarget->is64Bit()">;
  26
  27 // True when generating 64-bit code. This also implies HasV9.
  28 def Is64Bit : Predicate<"Subtarget->is64Bit()">;
  29
  30 // HasV9 - This predicate is true when the target processor supports V9
  31 // instructions.  Note that the machine may be running in 32-bit mode.
  32 def HasV9   : Predicate<"Subtarget->isV9()">,
  33               AssemblerPredicate<"FeatureV9">;
  34
  35 // HasNoV9 - This predicate is true when the target doesn't have V9
  36 // instructions.  Use of this is just a hack for the isel not having proper
  37 // costs for V8 instructions that are more expensive than their V9 ones.
  38 def HasNoV9 : Predicate<"!Subtarget->isV9()">;
  39
  40 // HasVIS - This is true when the target processor has VIS extensions.
  41 def HasVIS : Predicate<"Subtarget->isVIS()">,
  42              AssemblerPredicate<"FeatureVIS">;
  43 def HasVIS2 : Predicate<"Subtarget->isVIS2()">,
  44              AssemblerPredicate<"FeatureVIS2">;
  45 def HasVIS3 : Predicate<"Subtarget->isVIS3()">,
  46              AssemblerPredicate<"FeatureVIS3">;
  47
  48 // HasHardQuad - This is true when the target processor supports quad floating
  49 // point instructions.
  50 def HasHardQuad : Predicate<"Subtarget->hasHardQuad()">;
  51
  52 // UseDeprecatedInsts - This predicate is true when the target processor is a
  53 // V8, or when it is V9 but the V8 deprecated instructions are efficient enough
  54 // to use when appropriate.  In either of these cases, the instruction selector
  55 // will pick deprecated instructions.
  56 def UseDeprecatedInsts : Predicate<"Subtarget->useDeprecatedV8Instructions()">;
  57
  58 //===----------------------------------------------------------------------===//
  59 // Instruction Pattern Stuff
  60 //===----------------------------------------------------------------------===//
  61
  62 def simm11  : PatLeaf<(imm), [{ return isInt<11>(N->getSExtValue()); }]>;
  63
  64 def simm13  : PatLeaf<(imm), [{ return isInt<13>(N->getSExtValue()); }]>;
  65
  66 def LO10 : SDNodeXForm<imm, [{
  67   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() & 1023, SDLoc(N),
  68                                    MVT::i32);
  69 }]>;
  70
  71 def HI22 : SDNodeXForm<imm, [{
  72   // Transformation function: shift the immediate value down into the low bits.
  73   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() >> 10, SDLoc(N),
  74                                    MVT::i32);
  75 }]>;
  76
  77 def SETHIimm : PatLeaf<(imm), [{
  78   return isShiftedUInt<22, 10>(N->getZExtValue());
  79 }], HI22>;
  80
  81 // Addressing modes.
  82 def ADDRrr : ComplexPattern<iPTR, 2, "SelectADDRrr", [], []>;
  83 def ADDRri : ComplexPattern<iPTR, 2, "SelectADDRri", [frameindex], []>;
  84
  85 // Address operands
  86 def SparcMEMrrAsmOperand : AsmOperandClass {
  87   let Name = "MEMrr";
  88   let ParserMethod = "parseMEMOperand";
  89 }
  90
  91 def SparcMEMriAsmOperand : AsmOperandClass {
  92   let Name = "MEMri";
  93   let ParserMethod = "parseMEMOperand";
  94 }
  95
  96 def MEMrr : Operand<iPTR> {
  97   let PrintMethod = "printMemOperand";
  98   let MIOperandInfo = (ops ptr_rc, ptr_rc);
  99   let ParserMatchClass = SparcMEMrrAsmOperand;
 100 }
 101 def MEMri : Operand<iPTR> {
 102   let PrintMethod = "printMemOperand";
 103   let MIOperandInfo = (ops ptr_rc, i32imm);
 104   let ParserMatchClass = SparcMEMriAsmOperand;
 105 }
 106
 107 def TLSSym : Operand<iPTR>;
 108
 109 // Branch targets have OtherVT type.
 110 def brtarget : Operand<OtherVT> {
 111   let EncoderMethod = "getBranchTargetOpValue";
 112 }
 113
 114 def bprtarget : Operand<OtherVT> {
 115   let EncoderMethod = "getBranchPredTargetOpValue";
 116 }
 117
 118 def bprtarget16 : Operand<OtherVT> {
 119   let EncoderMethod = "getBranchOnRegTargetOpValue";
 120 }
 121
 122 def calltarget : Operand<i32> {
 123   let EncoderMethod = "getCallTargetOpValue";
 124   let DecoderMethod = "DecodeCall";
 125 }
 126
 127 def simm13Op : Operand<i32> {
 128   let DecoderMethod = "DecodeSIMM13";
 129 }
 130
 131 // Operand for printing out a condition code.
 132 let PrintMethod = "printCCOperand" in
 133   def CCOp : Operand<i32>;
 134
 135 def SDTSPcmpicc :
 136 SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
 137 def SDTSPcmpfcc :
 138 SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisSameAs<0, 1>]>;
 139 def SDTSPbrcc :
 140 SDTypeProfile<0, 2, [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
 141 def SDTSPselectcc :
 142 SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>]>;
 143 def SDTSPFTOI :
 144 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
 145 def SDTSPITOF :
 146 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
 147 def SDTSPFTOX :
 148 SDTypeProfile<1, 1, [SDTCisVT<0, f64>, SDTCisFP<1>]>;
 149 def SDTSPXTOF :
 150 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f64>]>;
 151
 152 def SDTSPtlsadd :
 153 SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 154 def SDTSPtlsld :
 155 SDTypeProfile<1, 2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 156
 157 def SPcmpicc : SDNode<"SPISD::CMPICC", SDTSPcmpicc, [SDNPOutGlue]>;
 158 def SPcmpfcc : SDNode<"SPISD::CMPFCC", SDTSPcmpfcc, [SDNPOutGlue]>;
 159 def SPbricc : SDNode<"SPISD::BRICC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 160 def SPbrxcc : SDNode<"SPISD::BRXCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 161 def SPbrfcc : SDNode<"SPISD::BRFCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 162
 163 def SPhi    : SDNode<"SPISD::Hi", SDTIntUnaryOp>;
 164 def SPlo    : SDNode<"SPISD::Lo", SDTIntUnaryOp>;
 165
 166 def SPftoi  : SDNode<"SPISD::FTOI", SDTSPFTOI>;
 167 def SPitof  : SDNode<"SPISD::ITOF", SDTSPITOF>;
 168 def SPftox  : SDNode<"SPISD::FTOX", SDTSPFTOX>;
 169 def SPxtof  : SDNode<"SPISD::XTOF", SDTSPXTOF>;
 170
 171 def SPselecticc : SDNode<"SPISD::SELECT_ICC", SDTSPselectcc, [SDNPInGlue]>;
 172 def SPselectxcc : SDNode<"SPISD::SELECT_XCC", SDTSPselectcc, [SDNPInGlue]>;
 173 def SPselectfcc : SDNode<"SPISD::SELECT_FCC", SDTSPselectcc, [SDNPInGlue]>;
 174
 175 //  These are target-independent nodes, but have target-specific formats.
 176 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
 177 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
 178                                         SDTCisVT<1, i32> ]>;
 179
 180 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
 181                            [SDNPHasChain, SDNPOutGlue]>;
 182 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
 183                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 184
 185 def SDT_SPCall    : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
 186 def call          : SDNode<"SPISD::CALL", SDT_SPCall,
 187                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 188                             SDNPVariadic]>;
 189
 190 def SDT_SPRet     : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 191 def retflag       : SDNode<"SPISD::RET_FLAG", SDT_SPRet,
 192                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 193
 194 def flushw        : SDNode<"SPISD::FLUSHW", SDTNone,
 195                            [SDNPHasChain, SDNPSideEffect, SDNPMayStore]>;
 196
 197 def tlsadd        : SDNode<"SPISD::TLS_ADD", SDTSPtlsadd>;
 198 def tlsld         : SDNode<"SPISD::TLS_LD",  SDTSPtlsld>;
 199 def tlscall       : SDNode<"SPISD::TLS_CALL", SDT_SPCall,
 200                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 201                              SDNPVariadic]>;
 202
 203 def getPCX        : Operand<iPTR> {
 204   let PrintMethod = "printGetPCX";
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 // SPARC Flag Conditions
 209 //===----------------------------------------------------------------------===//
 210
 211 // Note that these values must be kept in sync with the CCOp::CondCode enum
 212 // values.
 213 class ICC_VAL<int N> : PatLeaf<(i32 N)>;
 214 def ICC_NE  : ICC_VAL< 9>;  // Not Equal
 215 def ICC_E   : ICC_VAL< 1>;  // Equal
 216 def ICC_G   : ICC_VAL<10>;  // Greater
 217 def ICC_LE  : ICC_VAL< 2>;  // Less or Equal
 218 def ICC_GE  : ICC_VAL<11>;  // Greater or Equal
 219 def ICC_L   : ICC_VAL< 3>;  // Less
 220 def ICC_GU  : ICC_VAL<12>;  // Greater Unsigned
 221 def ICC_LEU : ICC_VAL< 4>;  // Less or Equal Unsigned
 222 def ICC_CC  : ICC_VAL<13>;  // Carry Clear/Great or Equal Unsigned
 223 def ICC_CS  : ICC_VAL< 5>;  // Carry Set/Less Unsigned
 224 def ICC_POS : ICC_VAL<14>;  // Positive
 225 def ICC_NEG : ICC_VAL< 6>;  // Negative
 226 def ICC_VC  : ICC_VAL<15>;  // Overflow Clear
 227 def ICC_VS  : ICC_VAL< 7>;  // Overflow Set
 228
 229 class FCC_VAL<int N> : PatLeaf<(i32 N)>;
 230 def FCC_U   : FCC_VAL<23>;  // Unordered
 231 def FCC_G   : FCC_VAL<22>;  // Greater
 232 def FCC_UG  : FCC_VAL<21>;  // Unordered or Greater
 233 def FCC_L   : FCC_VAL<20>;  // Less
 234 def FCC_UL  : FCC_VAL<19>;  // Unordered or Less
 235 def FCC_LG  : FCC_VAL<18>;  // Less or Greater
 236 def FCC_NE  : FCC_VAL<17>;  // Not Equal
 237 def FCC_E   : FCC_VAL<25>;  // Equal
 238 def FCC_UE  : FCC_VAL<24>;  // Unordered or Equal
 239 def FCC_GE  : FCC_VAL<25>;  // Greater or Equal
 240 def FCC_UGE : FCC_VAL<26>;  // Unordered or Greater or Equal
 241 def FCC_LE  : FCC_VAL<27>;  // Less or Equal
 242 def FCC_ULE : FCC_VAL<28>;  // Unordered or Less or Equal
 243 def FCC_O   : FCC_VAL<29>;  // Ordered
 244
 245 //===----------------------------------------------------------------------===//
 246 // Instruction Class Templates
 247 //===----------------------------------------------------------------------===//
 248
 249 /// F3_12 multiclass - Define a normal F3_1/F3_2 pattern in one shot.
 250 multiclass F3_12<string OpcStr, bits<6> Op3Val, SDNode OpNode,
 251                  RegisterClass RC, ValueType Ty, Operand immOp> {
 252   def rr  : F3_1<2, Op3Val,
 253                  (outs RC:$rd), (ins RC:$rs1, RC:$rs2),
 254                  !strconcat(OpcStr, " $rs1, $rs2, $rd"),
 255                  [(set Ty:$rd, (OpNode Ty:$rs1, Ty:$rs2))]>;
 256   def ri  : F3_2<2, Op3Val,
 257                  (outs RC:$rd), (ins RC:$rs1, immOp:$simm13),
 258                  !strconcat(OpcStr, " $rs1, $simm13, $rd"),
 259                  [(set Ty:$rd, (OpNode Ty:$rs1, (Ty simm13:$simm13)))]>;
 260 }
 261
 262 /// F3_12np multiclass - Define a normal F3_1/F3_2 pattern in one shot, with no
 263 /// pattern.
 264 multiclass F3_12np<string OpcStr, bits<6> Op3Val> {
 265   def rr  : F3_1<2, Op3Val,
 266                  (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 267                  !strconcat(OpcStr, " $rs1, $rs2, $rd"), []>;
 268   def ri  : F3_2<2, Op3Val,
 269                  (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 270                  !strconcat(OpcStr, " $rs1, $simm13, $rd"), []>;
 271 }
 272
 273 // Load multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 274 multiclass Load<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 275            RegisterClass RC, ValueType Ty> {
 276   def rr  : F3_1<3, Op3Val,
 277                  (outs RC:$dst), (ins MEMrr:$addr),
 278                  !strconcat(OpcStr, " [$addr], $dst"),
 279                  [(set Ty:$dst, (OpNode ADDRrr:$addr))]>;
 280   def ri  : F3_2<3, Op3Val,
 281                  (outs RC:$dst), (ins MEMri:$addr),
 282                  !strconcat(OpcStr, " [$addr], $dst"),
 283                  [(set Ty:$dst, (OpNode ADDRri:$addr))]>;
 284 }
 285
 286 // Store multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 287 multiclass Store<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 288            RegisterClass RC, ValueType Ty> {
 289   def rr  : F3_1<3, Op3Val,
 290                  (outs), (ins MEMrr:$addr, RC:$rd),
 291                  !strconcat(OpcStr, " $rd, [$addr]"),
 292                  [(OpNode Ty:$rd, ADDRrr:$addr)]>;
 293   def ri  : F3_2<3, Op3Val,
 294                  (outs), (ins MEMri:$addr, RC:$rd),
 295                  !strconcat(OpcStr, " $rd, [$addr]"),
 296                  [(OpNode Ty:$rd, ADDRri:$addr)]>;
 297 }
 298
 299 //===----------------------------------------------------------------------===//
 300 // Instructions
 301 //===----------------------------------------------------------------------===//
 302
 303 // Pseudo instructions.
 304 class Pseudo<dag outs, dag ins, string asmstr, list<dag> pattern>
 305    : InstSP<outs, ins, asmstr, pattern> {
 306   let isCodeGenOnly = 1;
 307   let isPseudo = 1;
 308 }
 309
 310 // GETPCX for PIC
 311 let Defs = [O7] in {
 312   def GETPCX : Pseudo<(outs getPCX:$getpcseq), (ins), "$getpcseq", [] >;
 313 }
 314
 315 let Defs = [O6], Uses = [O6] in {
 316 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 317                                "!ADJCALLSTACKDOWN $amt",
 318                                [(callseq_start timm:$amt)]>;
 319 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 320                             "!ADJCALLSTACKUP $amt1",
 321                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 322 }
 323
 324 let hasSideEffects = 1, mayStore = 1 in {
 325   let rd = 0, rs1 = 0, rs2 = 0 in
 326     def FLUSHW : F3_1<0b10, 0b101011, (outs), (ins),
 327                       "flushw",
 328                       [(flushw)]>, Requires<[HasV9]>;
 329   let rd = 0, rs1 = 1, simm13 = 3 in
 330     def TA3 : F3_2<0b10, 0b111010, (outs), (ins),
 331                    "ta 3",
 332                    [(flushw)]>;
 333 }
 334
 335 let isBarrier = 1, isTerminator = 1, rd = 0b01000, rs1 = 0, simm13 = 5 in
 336   def TA5 : F3_2<0b10, 0b111010, (outs), (ins), "ta 5", [(trap)]>;
 337
 338 let rd = 0 in
 339   def UNIMP : F2_1<0b000, (outs), (ins i32imm:$imm22),
 340                   "unimp $imm22", []>;
 341
 342 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 343 // instruction selection into a branch sequence.  This has to handle all
 344 // permutations of selection between i32/f32/f64 on ICC and FCC.
 345 // Expanded after instruction selection.
 346 let Uses = [ICC], usesCustomInserter = 1 in {
 347   def SELECT_CC_Int_ICC
 348    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 349             "; SELECT_CC_Int_ICC PSEUDO!",
 350             [(set i32:$dst, (SPselecticc i32:$T, i32:$F, imm:$Cond))]>;
 351   def SELECT_CC_FP_ICC
 352    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 353             "; SELECT_CC_FP_ICC PSEUDO!",
 354             [(set f32:$dst, (SPselecticc f32:$T, f32:$F, imm:$Cond))]>;
 355
 356   def SELECT_CC_DFP_ICC
 357    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 358             "; SELECT_CC_DFP_ICC PSEUDO!",
 359             [(set f64:$dst, (SPselecticc f64:$T, f64:$F, imm:$Cond))]>;
 360
 361   def SELECT_CC_QFP_ICC
 362    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 363             "; SELECT_CC_QFP_ICC PSEUDO!",
 364             [(set f128:$dst, (SPselecticc f128:$T, f128:$F, imm:$Cond))]>;
 365 }
 366
 367 let usesCustomInserter = 1, Uses = [FCC0] in {
 368
 369   def SELECT_CC_Int_FCC
 370    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 371             "; SELECT_CC_Int_FCC PSEUDO!",
 372             [(set i32:$dst, (SPselectfcc i32:$T, i32:$F, imm:$Cond))]>;
 373
 374   def SELECT_CC_FP_FCC
 375    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 376             "; SELECT_CC_FP_FCC PSEUDO!",
 377             [(set f32:$dst, (SPselectfcc f32:$T, f32:$F, imm:$Cond))]>;
 378   def SELECT_CC_DFP_FCC
 379    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 380             "; SELECT_CC_DFP_FCC PSEUDO!",
 381             [(set f64:$dst, (SPselectfcc f64:$T, f64:$F, imm:$Cond))]>;
 382   def SELECT_CC_QFP_FCC
 383    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 384             "; SELECT_CC_QFP_FCC PSEUDO!",
 385             [(set f128:$dst, (SPselectfcc f128:$T, f128:$F, imm:$Cond))]>;
 386 }
 387
 388 // JMPL Instruction.
 389 let isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 390     DecoderMethod = "DecodeJMPL" in {
 391   def JMPLrr: F3_1<2, 0b111000, (outs IntRegs:$dst), (ins MEMrr:$addr),
 392                   "jmpl $addr, $dst", []>;
 393   def JMPLri: F3_2<2, 0b111000, (outs IntRegs:$dst), (ins MEMri:$addr),
 394                   "jmpl $addr, $dst", []>;
 395 }
 396
 397 // Section A.3 - Synthetic Instructions, p. 85
 398 // special cases of JMPL:
 399 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 400     isCodeGenOnly = 1 in {
 401   let rd = 0, rs1 = 15 in
 402     def RETL: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 403                    "jmp %o7+$val", [(retflag simm13:$val)]>;
 404
 405   let rd = 0, rs1 = 31 in
 406     def RET: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 407                   "jmp %i7+$val", []>;
 408 }
 409
 410 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1,
 411      isBarrier = 1, rd = 0, DecoderMethod = "DecodeReturn" in {
 412   def RETTrr : F3_1<2, 0b111001, (outs), (ins MEMrr:$addr),
 413                        "rett $addr", []>;
 414   def RETTri : F3_2<2, 0b111001, (outs), (ins MEMri:$addr),
 415                        "rett $addr", []>;
 416 }
 417
 418 // Section B.1 - Load Integer Instructions, p. 90
 419 let DecoderMethod = "DecodeLoadInt" in {
 420   defm LDSB : Load<"ldsb", 0b001001, sextloadi8,  IntRegs, i32>;
 421   defm LDSH : Load<"ldsh", 0b001010, sextloadi16, IntRegs, i32>;
 422   defm LDUB : Load<"ldub", 0b000001, zextloadi8,  IntRegs, i32>;
 423   defm LDUH : Load<"lduh", 0b000010, zextloadi16, IntRegs, i32>;
 424   defm LD   : Load<"ld",   0b000000, load,        IntRegs, i32>;
 425 }
 426
 427 // Section B.2 - Load Floating-point Instructions, p. 92
 428 let DecoderMethod = "DecodeLoadFP" in
 429   defm LDF   : Load<"ld",  0b100000, load, FPRegs,  f32>;
 430 let DecoderMethod = "DecodeLoadDFP" in
 431   defm LDDF  : Load<"ldd", 0b100011, load, DFPRegs, f64>;
 432 let DecoderMethod = "DecodeLoadQFP" in
 433   defm LDQF  : Load<"ldq", 0b100010, load, QFPRegs, f128>,
 434                Requires<[HasV9, HasHardQuad]>;
 435
 436 // Section B.4 - Store Integer Instructions, p. 95
 437 let DecoderMethod = "DecodeStoreInt" in {
 438   defm STB   : Store<"stb", 0b000101, truncstorei8,  IntRegs, i32>;
 439   defm STH   : Store<"sth", 0b000110, truncstorei16, IntRegs, i32>;
 440   defm ST    : Store<"st",  0b000100, store,         IntRegs, i32>;
 441 }
 442
 443 // Section B.5 - Store Floating-point Instructions, p. 97
 444 let DecoderMethod = "DecodeStoreFP" in
 445   defm STF   : Store<"st",  0b100100, store,         FPRegs,  f32>;
 446 let DecoderMethod = "DecodeStoreDFP" in
 447   defm STDF  : Store<"std", 0b100111, store,         DFPRegs, f64>;
 448 let DecoderMethod = "DecodeStoreQFP" in
 449   defm STQF  : Store<"stq", 0b100110, store,         QFPRegs, f128>,
 450                Requires<[HasV9, HasHardQuad]>;
 451
 452 // Section B.9 - SETHI Instruction, p. 104
 453 def SETHIi: F2_1<0b100,
 454                  (outs IntRegs:$rd), (ins i32imm:$imm22),
 455                  "sethi $imm22, $rd",
 456                  [(set i32:$rd, SETHIimm:$imm22)]>;
 457
 458 // Section B.10 - NOP Instruction, p. 105
 459 // (It's a special case of SETHI)
 460 let rd = 0, imm22 = 0 in
 461   def NOP : F2_1<0b100, (outs), (ins), "nop", []>;
 462
 463 // Section B.11 - Logical Instructions, p. 106
 464 defm AND    : F3_12<"and", 0b000001, and, IntRegs, i32, simm13Op>;
 465
 466 def ANDNrr  : F3_1<2, 0b000101,
 467                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 468                    "andn $rs1, $rs2, $rd",
 469                    [(set i32:$rd, (and i32:$rs1, (not i32:$rs2)))]>;
 470 def ANDNri  : F3_2<2, 0b000101,
 471                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 472                    "andn $rs1, $simm13, $rd", []>;
 473
 474 defm OR     : F3_12<"or", 0b000010, or, IntRegs, i32, simm13Op>;
 475
 476 def ORNrr   : F3_1<2, 0b000110,
 477                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 478                    "orn $rs1, $rs2, $rd",
 479                    [(set i32:$rd, (or i32:$rs1, (not i32:$rs2)))]>;
 480 def ORNri   : F3_2<2, 0b000110,
 481                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 482                    "orn $rs1, $simm13, $rd", []>;
 483 defm XOR    : F3_12<"xor", 0b000011, xor, IntRegs, i32, simm13Op>;
 484
 485 def XNORrr  : F3_1<2, 0b000111,
 486                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 487                    "xnor $rs1, $rs2, $rd",
 488                    [(set i32:$rd, (not (xor i32:$rs1, i32:$rs2)))]>;
 489 def XNORri  : F3_2<2, 0b000111,
 490                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 491                    "xnor $rs1, $simm13, $rd", []>;
 492
 493 let Defs = [ICC] in {
 494   defm ANDCC  : F3_12np<"andcc",  0b010001>;
 495   defm ANDNCC : F3_12np<"andncc", 0b010101>;
 496   defm ORCC   : F3_12np<"orcc",   0b010010>;
 497   defm ORNCC  : F3_12np<"orncc",  0b010110>;
 498   defm XORCC  : F3_12np<"xorcc",  0b010011>;
 499   defm XNORCC : F3_12np<"xnorcc", 0b010111>;
 500 }
 501
 502 // Section B.12 - Shift Instructions, p. 107
 503 defm SLL : F3_12<"sll", 0b100101, shl, IntRegs, i32, simm13Op>;
 504 defm SRL : F3_12<"srl", 0b100110, srl, IntRegs, i32, simm13Op>;
 505 defm SRA : F3_12<"sra", 0b100111, sra, IntRegs, i32, simm13Op>;
 506
 507 // Section B.13 - Add Instructions, p. 108
 508 defm ADD   : F3_12<"add", 0b000000, add, IntRegs, i32, simm13Op>;
 509
 510 // "LEA" forms of add (patterns to make tblgen happy)
 511 let Predicates = [Is32Bit], isCodeGenOnly = 1 in
 512   def LEA_ADDri   : F3_2<2, 0b000000,
 513                      (outs IntRegs:$dst), (ins MEMri:$addr),
 514                      "add ${addr:arith}, $dst",
 515                      [(set iPTR:$dst, ADDRri:$addr)]>;
 516
 517 let Defs = [ICC] in
 518   defm ADDCC  : F3_12<"addcc", 0b010000, addc, IntRegs, i32, simm13Op>;
 519
 520 let Uses = [ICC] in
 521   defm ADDC   : F3_12np<"addx", 0b001000>;
 522
 523 let Uses = [ICC], Defs = [ICC] in
 524   defm ADDE  : F3_12<"addxcc", 0b011000, adde, IntRegs, i32, simm13Op>;
 525
 526 // Section B.15 - Subtract Instructions, p. 110
 527 defm SUB    : F3_12  <"sub"  , 0b000100, sub, IntRegs, i32, simm13Op>;
 528 let Uses = [ICC], Defs = [ICC] in
 529   defm SUBE   : F3_12  <"subxcc" , 0b011100, sube, IntRegs, i32, simm13Op>;
 530
 531 let Defs = [ICC] in
 532   defm SUBCC  : F3_12  <"subcc", 0b010100, subc, IntRegs, i32, simm13Op>;
 533
 534 let Uses = [ICC] in
 535   defm SUBC   : F3_12np <"subx", 0b001100>;
 536
 537 let Defs = [ICC], rd = 0 in {
 538   def CMPrr   : F3_1<2, 0b010100,
 539                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 540                      "cmp $rs1, $rs2",
 541                      [(SPcmpicc i32:$rs1, i32:$rs2)]>;
 542   def CMPri   : F3_2<2, 0b010100,
 543                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 544                      "cmp $rs1, $simm13",
 545                      [(SPcmpicc i32:$rs1, (i32 simm13:$simm13))]>;
 546 }
 547
 548 // Section B.18 - Multiply Instructions, p. 113
 549 let Defs = [Y] in {
 550   defm UMUL : F3_12np<"umul", 0b001010>;
 551   defm SMUL : F3_12  <"smul", 0b001011, mul, IntRegs, i32, simm13Op>;
 552 }
 553
 554 let Defs = [Y, ICC] in {
 555   defm UMULCC : F3_12np<"umulcc", 0b011010>;
 556   defm SMULCC : F3_12np<"smulcc", 0b011011>;
 557 }
 558
 559 // Section B.19 - Divide Instructions, p. 115
 560 let Defs = [Y] in {
 561   defm UDIV : F3_12np<"udiv", 0b001110>;
 562   defm SDIV : F3_12np<"sdiv", 0b001111>;
 563 }
 564
 565 let Defs = [Y, ICC] in {
 566   defm UDIVCC : F3_12np<"udivcc", 0b011110>;
 567   defm SDIVCC : F3_12np<"sdivcc", 0b011111>;
 568 }
 569
 570 // Section B.20 - SAVE and RESTORE, p. 117
 571 defm SAVE    : F3_12np<"save"   , 0b111100>;
 572 defm RESTORE : F3_12np<"restore", 0b111101>;
 573
 574 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 575
 576 // unconditional branch class.
 577 class BranchAlways<dag ins, string asmstr, list<dag> pattern>
 578   : F2_2<0b010, 0, (outs), ins, asmstr, pattern> {
 579   let isBranch     = 1;
 580   let isTerminator = 1;
 581   let hasDelaySlot = 1;
 582   let isBarrier    = 1;
 583 }
 584
 585 let cond = 8 in
 586   def BA : BranchAlways<(ins brtarget:$imm22), "ba $imm22", [(br bb:$imm22)]>;
 587
 588
 589 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
 590
 591 // conditional branch class:
 592 class BranchSP<dag ins, string asmstr, list<dag> pattern>
 593  : F2_2<0b010, 0, (outs), ins, asmstr, pattern>;
 594
 595 // conditional branch with annul class:
 596 class BranchSPA<dag ins, string asmstr, list<dag> pattern>
 597  : F2_2<0b010, 1, (outs), ins, asmstr, pattern>;
 598
 599 // Conditional branch class on %icc|%xcc with predication:
 600 multiclass IPredBranch<string regstr, list<dag> CCPattern> {
 601   def CC    : F2_3<0b001, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 602                   !strconcat("b$cond ", !strconcat(regstr, ", $imm19")),
 603                    CCPattern>;
 604   def CCA   : F2_3<0b001, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 605                   !strconcat("b$cond,a ", !strconcat(regstr, ", $imm19")),
 606                    []>;
 607   def CCNT  : F2_3<0b001, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 608                    !strconcat("b$cond,pn ", !strconcat(regstr, ", $imm19")),
 609                    []>;
 610   def CCANT : F2_3<0b001, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 611                    !strconcat("b$cond,a,pn ", !strconcat(regstr, ", $imm19")),
 612                    []>;
 613 }
 614
 615 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
 616
 617
 618 // Indirect branch instructions.
 619 let isTerminator = 1, isBarrier = 1,  hasDelaySlot = 1, isBranch =1,
 620      isIndirectBranch = 1, rd = 0, isCodeGenOnly = 1 in {
 621   def BINDrr  : F3_1<2, 0b111000,
 622                    (outs), (ins MEMrr:$ptr),
 623                    "jmp $ptr",
 624                    [(brind ADDRrr:$ptr)]>;
 625   def BINDri  : F3_2<2, 0b111000,
 626                    (outs), (ins MEMri:$ptr),
 627                    "jmp $ptr",
 628                    [(brind ADDRri:$ptr)]>;
 629 }
 630
 631 let Uses = [ICC] in {
 632   def BCOND : BranchSP<(ins brtarget:$imm22, CCOp:$cond),
 633                          "b$cond $imm22",
 634                         [(SPbricc bb:$imm22, imm:$cond)]>;
 635   def BCONDA : BranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 636                          "b$cond,a $imm22", []>;
 637
 638   let Predicates = [HasV9], cc = 0b00 in
 639     defm BPI : IPredBranch<"%icc", []>;
 640 }
 641
 642 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 643
 644 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
 645
 646 // floating-point conditional branch class:
 647 class FPBranchSP<dag ins, string asmstr, list<dag> pattern>
 648  : F2_2<0b110, 0, (outs), ins, asmstr, pattern>;
 649
 650 // floating-point conditional branch with annul class:
 651 class FPBranchSPA<dag ins, string asmstr, list<dag> pattern>
 652  : F2_2<0b110, 1, (outs), ins, asmstr, pattern>;
 653
 654 // Conditional branch class on %fcc0-%fcc3 with predication:
 655 multiclass FPredBranch {
 656   def CC    : F2_3<0b101, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 657                                          FCCRegs:$cc),
 658                   "fb$cond $cc, $imm19", []>;
 659   def CCA   : F2_3<0b101, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 660                                          FCCRegs:$cc),
 661                   "fb$cond,a $cc, $imm19", []>;
 662   def CCNT  : F2_3<0b101, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 663                                          FCCRegs:$cc),
 664                   "fb$cond,pn $cc, $imm19", []>;
 665   def CCANT : F2_3<0b101, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 666                                          FCCRegs:$cc),
 667                   "fb$cond,a,pn $cc, $imm19", []>;
 668 }
 669 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
 670
 671 let Uses = [FCC0] in {
 672   def FBCOND  : FPBranchSP<(ins brtarget:$imm22, CCOp:$cond),
 673                               "fb$cond $imm22",
 674                               [(SPbrfcc bb:$imm22, imm:$cond)]>;
 675   def FBCONDA : FPBranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 676                              "fb$cond,a $imm22", []>;
 677 }
 678
 679 let Predicates = [HasV9] in
 680   defm BPF : FPredBranch;
 681
 682
 683 // Section B.24 - Call and Link Instruction, p. 125
 684 // This is the only Format 1 instruction
 685 let Uses = [O6],
 686     hasDelaySlot = 1, isCall = 1 in {
 687   def CALL : InstSP<(outs), (ins calltarget:$disp, variable_ops),
 688                     "call $disp", []> {
 689     bits<30> disp;
 690     let op = 1;
 691     let Inst{29-0} = disp;
 692   }
 693
 694   // indirect calls: special cases of JMPL.
 695   let isCodeGenOnly = 1, rd = 15 in {
 696     def CALLrr : F3_1<2, 0b111000,
 697                       (outs), (ins MEMrr:$ptr, variable_ops),
 698                       "call $ptr",
 699                       [(call ADDRrr:$ptr)]>;
 700     def CALLri : F3_2<2, 0b111000,
 701                       (outs), (ins MEMri:$ptr, variable_ops),
 702                       "call $ptr",
 703                       [(call ADDRri:$ptr)]>;
 704   }
 705 }
 706
 707 // Section B.28 - Read State Register Instructions
 708 let rs2 = 0 in
 709   def RDASR : F3_1<2, 0b101000,
 710                  (outs IntRegs:$rd), (ins ASRRegs:$rs1),
 711                  "rd $rs1, $rd", []>;
 712
 713 // Section B.29 - Write State Register Instructions
 714 def WRASRrr : F3_1<2, 0b110000,
 715                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 716                  "wr $rs1, $rs2, $rd", []>;
 717 def WRASRri : F3_2<2, 0b110000,
 718                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 719                  "wr $rs1, $simm13, $rd", []>;
 720
 721 // Convert Integer to Floating-point Instructions, p. 141
 722 def FITOS : F3_3u<2, 0b110100, 0b011000100,
 723                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 724                  "fitos $rs2, $rd",
 725                  [(set FPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 726 def FITOD : F3_3u<2, 0b110100, 0b011001000,
 727                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 728                  "fitod $rs2, $rd",
 729                  [(set DFPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 730 def FITOQ : F3_3u<2, 0b110100, 0b011001100,
 731                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 732                  "fitoq $rs2, $rd",
 733                  [(set QFPRegs:$rd, (SPitof FPRegs:$rs2))]>,
 734                  Requires<[HasHardQuad]>;
 735
 736 // Convert Floating-point to Integer Instructions, p. 142
 737 def FSTOI : F3_3u<2, 0b110100, 0b011010001,
 738                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 739                  "fstoi $rs2, $rd",
 740                  [(set FPRegs:$rd, (SPftoi FPRegs:$rs2))]>;
 741 def FDTOI : F3_3u<2, 0b110100, 0b011010010,
 742                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 743                  "fdtoi $rs2, $rd",
 744                  [(set FPRegs:$rd, (SPftoi DFPRegs:$rs2))]>;
 745 def FQTOI : F3_3u<2, 0b110100, 0b011010011,
 746                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 747                  "fqtoi $rs2, $rd",
 748                  [(set FPRegs:$rd, (SPftoi QFPRegs:$rs2))]>,
 749                  Requires<[HasHardQuad]>;
 750
 751 // Convert between Floating-point Formats Instructions, p. 143
 752 def FSTOD : F3_3u<2, 0b110100, 0b011001001,
 753                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 754                  "fstod $rs2, $rd",
 755                  [(set f64:$rd, (fextend f32:$rs2))]>;
 756 def FSTOQ : F3_3u<2, 0b110100, 0b011001101,
 757                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 758                  "fstoq $rs2, $rd",
 759                  [(set f128:$rd, (fextend f32:$rs2))]>,
 760                  Requires<[HasHardQuad]>;
 761 def FDTOS : F3_3u<2, 0b110100, 0b011000110,
 762                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 763                  "fdtos $rs2, $rd",
 764                  [(set f32:$rd, (fround f64:$rs2))]>;
 765 def FDTOQ : F3_3u<2, 0b110100, 0b011001110,
 766                  (outs QFPRegs:$rd), (ins DFPRegs:$rs2),
 767                  "fdtoq $rs2, $rd",
 768                  [(set f128:$rd, (fextend f64:$rs2))]>,
 769                  Requires<[HasHardQuad]>;
 770 def FQTOS : F3_3u<2, 0b110100, 0b011000111,
 771                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 772                  "fqtos $rs2, $rd",
 773                  [(set f32:$rd, (fround f128:$rs2))]>,
 774                  Requires<[HasHardQuad]>;
 775 def FQTOD : F3_3u<2, 0b110100, 0b011001011,
 776                  (outs DFPRegs:$rd), (ins QFPRegs:$rs2),
 777                  "fqtod $rs2, $rd",
 778                  [(set f64:$rd, (fround f128:$rs2))]>,
 779                  Requires<[HasHardQuad]>;
 780
 781 // Floating-point Move Instructions, p. 144
 782 def FMOVS : F3_3u<2, 0b110100, 0b000000001,
 783                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 784                  "fmovs $rs2, $rd", []>;
 785 def FNEGS : F3_3u<2, 0b110100, 0b000000101,
 786                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 787                  "fnegs $rs2, $rd",
 788                  [(set f32:$rd, (fneg f32:$rs2))]>;
 789 def FABSS : F3_3u<2, 0b110100, 0b000001001,
 790                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 791                  "fabss $rs2, $rd",
 792                  [(set f32:$rd, (fabs f32:$rs2))]>;
 793
 794
 795 // Floating-point Square Root Instructions, p.145
 796 def FSQRTS : F3_3u<2, 0b110100, 0b000101001,
 797                   (outs FPRegs:$rd), (ins FPRegs:$rs2),
 798                   "fsqrts $rs2, $rd",
 799                   [(set f32:$rd, (fsqrt f32:$rs2))]>;
 800 def FSQRTD : F3_3u<2, 0b110100, 0b000101010,
 801                   (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 802                   "fsqrtd $rs2, $rd",
 803                   [(set f64:$rd, (fsqrt f64:$rs2))]>;
 804 def FSQRTQ : F3_3u<2, 0b110100, 0b000101011,
 805                   (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 806                   "fsqrtq $rs2, $rd",
 807                   [(set f128:$rd, (fsqrt f128:$rs2))]>,
 808                   Requires<[HasHardQuad]>;
 809
 810
 811
 812 // Floating-point Add and Subtract Instructions, p. 146
 813 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 814                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 815                   "fadds $rs1, $rs2, $rd",
 816                   [(set f32:$rd, (fadd f32:$rs1, f32:$rs2))]>;
 817 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 818                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 819                   "faddd $rs1, $rs2, $rd",
 820                   [(set f64:$rd, (fadd f64:$rs1, f64:$rs2))]>;
 821 def FADDQ  : F3_3<2, 0b110100, 0b001000011,
 822                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 823                   "faddq $rs1, $rs2, $rd",
 824                   [(set f128:$rd, (fadd f128:$rs1, f128:$rs2))]>,
 825                   Requires<[HasHardQuad]>;
 826
 827 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 828                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 829                   "fsubs $rs1, $rs2, $rd",
 830                   [(set f32:$rd, (fsub f32:$rs1, f32:$rs2))]>;
 831 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 832                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 833                   "fsubd $rs1, $rs2, $rd",
 834                   [(set f64:$rd, (fsub f64:$rs1, f64:$rs2))]>;
 835 def FSUBQ  : F3_3<2, 0b110100, 0b001000111,
 836                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 837                   "fsubq $rs1, $rs2, $rd",
 838                   [(set f128:$rd, (fsub f128:$rs1, f128:$rs2))]>,
 839                   Requires<[HasHardQuad]>;
 840
 841
 842 // Floating-point Multiply and Divide Instructions, p. 147
 843 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 844                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 845                   "fmuls $rs1, $rs2, $rd",
 846                   [(set f32:$rd, (fmul f32:$rs1, f32:$rs2))]>;
 847 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 848                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 849                   "fmuld $rs1, $rs2, $rd",
 850                   [(set f64:$rd, (fmul f64:$rs1, f64:$rs2))]>;
 851 def FMULQ  : F3_3<2, 0b110100, 0b001001011,
 852                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 853                   "fmulq $rs1, $rs2, $rd",
 854                   [(set f128:$rd, (fmul f128:$rs1, f128:$rs2))]>,
 855                   Requires<[HasHardQuad]>;
 856
 857 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 858                   (outs DFPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 859                   "fsmuld $rs1, $rs2, $rd",
 860                   [(set f64:$rd, (fmul (fextend f32:$rs1),
 861                                         (fextend f32:$rs2)))]>;
 862 def FDMULQ : F3_3<2, 0b110100, 0b001101110,
 863                   (outs QFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 864                   "fdmulq $rs1, $rs2, $rd",
 865                   [(set f128:$rd, (fmul (fextend f64:$rs1),
 866                                          (fextend f64:$rs2)))]>,
 867                   Requires<[HasHardQuad]>;
 868
 869 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
 870                  (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 871                  "fdivs $rs1, $rs2, $rd",
 872                  [(set f32:$rd, (fdiv f32:$rs1, f32:$rs2))]>;
 873 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
 874                  (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 875                  "fdivd $rs1, $rs2, $rd",
 876                  [(set f64:$rd, (fdiv f64:$rs1, f64:$rs2))]>;
 877 def FDIVQ  : F3_3<2, 0b110100, 0b001001111,
 878                  (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 879                  "fdivq $rs1, $rs2, $rd",
 880                  [(set f128:$rd, (fdiv f128:$rs1, f128:$rs2))]>,
 881                  Requires<[HasHardQuad]>;
 882
 883 // Floating-point Compare Instructions, p. 148
 884 // Note: the 2nd template arg is different for these guys.
 885 // Note 2: the result of a FCMP is not available until the 2nd cycle
 886 // after the instr is retired, but there is no interlock in Sparc V8.
 887 // This behavior is modeled with a forced noop after the instruction in
 888 // DelaySlotFiller.
 889
 890 let Defs = [FCC0], rd = 0, isCodeGenOnly = 1 in {
 891   def FCMPS  : F3_3c<2, 0b110101, 0b001010001,
 892                    (outs), (ins FPRegs:$rs1, FPRegs:$rs2),
 893                    "fcmps $rs1, $rs2",
 894                    [(SPcmpfcc f32:$rs1, f32:$rs2)]>;
 895   def FCMPD  : F3_3c<2, 0b110101, 0b001010010,
 896                    (outs), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 897                    "fcmpd $rs1, $rs2",
 898                    [(SPcmpfcc f64:$rs1, f64:$rs2)]>;
 899   def FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
 900                    (outs), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 901                    "fcmpq $rs1, $rs2",
 902                    [(SPcmpfcc f128:$rs1, f128:$rs2)]>,
 903                    Requires<[HasHardQuad]>;
 904 }
 905
 906 //===----------------------------------------------------------------------===//
 907 // Instructions for Thread Local Storage(TLS).
 908 //===----------------------------------------------------------------------===//
 909 let isCodeGenOnly = 1, isAsmParserOnly = 1 in {
 910 def TLS_ADDrr : F3_1<2, 0b000000,
 911                     (outs IntRegs:$rd),
 912                     (ins IntRegs:$rs1, IntRegs:$rs2, TLSSym:$sym),
 913                     "add $rs1, $rs2, $rd, $sym",
 914                     [(set i32:$rd,
 915                         (tlsadd i32:$rs1, i32:$rs2, tglobaltlsaddr:$sym))]>;
 916
 917 let mayLoad = 1 in
 918   def TLS_LDrr : F3_1<3, 0b000000,
 919                       (outs IntRegs:$dst), (ins MEMrr:$addr, TLSSym:$sym),
 920                       "ld [$addr], $dst, $sym",
 921                       [(set i32:$dst,
 922                           (tlsld ADDRrr:$addr, tglobaltlsaddr:$sym))]>;
 923
 924 let Uses = [O6], isCall = 1, hasDelaySlot = 1 in
 925   def TLS_CALL : InstSP<(outs),
 926                         (ins calltarget:$disp, TLSSym:$sym, variable_ops),
 927                         "call $disp, $sym",
 928                         [(tlscall texternalsym:$disp, tglobaltlsaddr:$sym)]> {
 929   bits<30> disp;
 930   let op = 1;
 931   let Inst{29-0} = disp;
 932 }
 933 }
 934
 935 //===----------------------------------------------------------------------===//
 936 // V9 Instructions
 937 //===----------------------------------------------------------------------===//
 938
 939 // V9 Conditional Moves.
 940 let Predicates = [HasV9], Constraints = "$f = $rd" in {
 941   // Move Integer Register on Condition (MOVcc) p. 194 of the V9 manual.
 942   let Uses = [ICC], intcc = 1, cc = 0b00 in {
 943     def MOVICCrr
 944       : F4_1<0b101100, (outs IntRegs:$rd),
 945              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 946              "mov$cond %icc, $rs2, $rd",
 947              [(set i32:$rd, (SPselecticc i32:$rs2, i32:$f, imm:$cond))]>;
 948
 949     def MOVICCri
 950       : F4_2<0b101100, (outs IntRegs:$rd),
 951              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
 952              "mov$cond %icc, $simm11, $rd",
 953              [(set i32:$rd,
 954                     (SPselecticc simm11:$simm11, i32:$f, imm:$cond))]>;
 955   }
 956
 957   let Uses = [FCC0], intcc = 0, cc = 0b00 in {
 958     def MOVFCCrr
 959       : F4_1<0b101100, (outs IntRegs:$rd),
 960              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 961              "mov$cond %fcc0, $rs2, $rd",
 962              [(set i32:$rd, (SPselectfcc i32:$rs2, i32:$f, imm:$cond))]>;
 963     def MOVFCCri
 964       : F4_2<0b101100, (outs IntRegs:$rd),
 965              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
 966              "mov$cond %fcc0, $simm11, $rd",
 967              [(set i32:$rd,
 968                     (SPselectfcc simm11:$simm11, i32:$f, imm:$cond))]>;
 969   }
 970
 971   let Uses = [ICC], intcc = 1, opf_cc = 0b00 in {
 972     def FMOVS_ICC
 973       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
 974              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
 975              "fmovs$cond %icc, $rs2, $rd",
 976              [(set f32:$rd, (SPselecticc f32:$rs2, f32:$f, imm:$cond))]>;
 977     def FMOVD_ICC
 978       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
 979                (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
 980                "fmovd$cond %icc, $rs2, $rd",
 981                [(set f64:$rd, (SPselecticc f64:$rs2, f64:$f, imm:$cond))]>;
 982     def FMOVQ_ICC
 983       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
 984                (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
 985                "fmovq$cond %icc, $rs2, $rd",
 986                [(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>,
 987                Requires<[HasHardQuad]>;
 988   }
 989
 990   let Uses = [FCC0], intcc = 0, opf_cc = 0b00 in {
 991     def FMOVS_FCC
 992       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
 993              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
 994              "fmovs$cond %fcc0, $rs2, $rd",
 995              [(set f32:$rd, (SPselectfcc f32:$rs2, f32:$f, imm:$cond))]>;
 996     def FMOVD_FCC
 997       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
 998              (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
 999              "fmovd$cond %fcc0, $rs2, $rd",
1000              [(set f64:$rd, (SPselectfcc f64:$rs2, f64:$f, imm:$cond))]>;
1001     def FMOVQ_FCC
1002       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1003              (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1004              "fmovq$cond %fcc0, $rs2, $rd",
1005              [(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>,
1006              Requires<[HasHardQuad]>;
1007   }
1008
1009 }
1010
1011 // Floating-Point Move Instructions, p. 164 of the V9 manual.
1012 let Predicates = [HasV9] in {
1013   def FMOVD : F3_3u<2, 0b110100, 0b000000010,
1014                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1015                    "fmovd $rs2, $rd", []>;
1016   def FMOVQ : F3_3u<2, 0b110100, 0b000000011,
1017                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1018                    "fmovq $rs2, $rd", []>,
1019                    Requires<[HasHardQuad]>;
1020   def FNEGD : F3_3u<2, 0b110100, 0b000000110,
1021                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1022                    "fnegd $rs2, $rd",
1023                    [(set f64:$rd, (fneg f64:$rs2))]>;
1024   def FNEGQ : F3_3u<2, 0b110100, 0b000000111,
1025                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1026                    "fnegq $rs2, $rd",
1027                    [(set f128:$rd, (fneg f128:$rs2))]>,
1028                    Requires<[HasHardQuad]>;
1029   def FABSD : F3_3u<2, 0b110100, 0b000001010,
1030                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1031                    "fabsd $rs2, $rd",
1032                    [(set f64:$rd, (fabs f64:$rs2))]>;
1033   def FABSQ : F3_3u<2, 0b110100, 0b000001011,
1034                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1035                    "fabsq $rs2, $rd",
1036                    [(set f128:$rd, (fabs f128:$rs2))]>,
1037                    Requires<[HasHardQuad]>;
1038 }
1039
1040 // Floating-point compare instruction with %fcc0-%fcc3.
1041 def V9FCMPS  : F3_3c<2, 0b110101, 0b001010001,
1042                (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1043                "fcmps $rd, $rs1, $rs2", []>;
1044 def V9FCMPD  : F3_3c<2, 0b110101, 0b001010010,
1045                 (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1046                 "fcmpd $rd, $rs1, $rs2", []>;
1047 def V9FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
1048                 (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1049                 "fcmpq $rd, $rs1, $rs2", []>,
1050                  Requires<[HasHardQuad]>;
1051
1052 let hasSideEffects = 1 in {
1053   def V9FCMPES  : F3_3c<2, 0b110101, 0b001010101,
1054                    (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1055                    "fcmpes $rd, $rs1, $rs2", []>;
1056   def V9FCMPED  : F3_3c<2, 0b110101, 0b001010110,
1057                    (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1058                    "fcmped $rd, $rs1, $rs2", []>;
1059   def V9FCMPEQ  : F3_3c<2, 0b110101, 0b001010111,
1060                    (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1061                    "fcmpeq $rd, $rs1, $rs2", []>,
1062                    Requires<[HasHardQuad]>;
1063 }
1064
1065 // Floating point conditional move instrucitons with %fcc0-%fcc3.
1066 let Predicates = [HasV9] in {
1067   let Constraints = "$f = $rd", intcc = 0 in {
1068     def V9MOVFCCrr
1069       : F4_1<0b101100, (outs IntRegs:$rd),
1070              (ins FCCRegs:$cc, IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1071              "mov$cond $cc, $rs2, $rd", []>;
1072     def V9MOVFCCri
1073       : F4_2<0b101100, (outs IntRegs:$rd),
1074              (ins FCCRegs:$cc, i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1075              "mov$cond $cc, $simm11, $rd", []>;
1076     def V9FMOVS_FCC
1077       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1078              (ins FCCRegs:$opf_cc, FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1079              "fmovs$cond $opf_cc, $rs2, $rd", []>;
1080     def V9FMOVD_FCC
1081       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1082              (ins FCCRegs:$opf_cc, DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1083              "fmovd$cond $opf_cc, $rs2, $rd", []>;
1084     def V9FMOVQ_FCC
1085       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1086              (ins FCCRegs:$opf_cc, QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1087              "fmovq$cond $opf_cc, $rs2, $rd", []>,
1088              Requires<[HasHardQuad]>;
1089   } // Constraints = "$f = $rd", ...
1090 } // let Predicates = [hasV9]
1091
1092
1093 // POPCrr - This does a ctpop of a 64-bit register.  As such, we have to clear
1094 // the top 32-bits before using it.  To do this clearing, we use a SRLri X,0.
1095 let rs1 = 0 in
1096   def POPCrr : F3_1<2, 0b101110,
1097                     (outs IntRegs:$dst), (ins IntRegs:$src),
1098                     "popc $src, $dst", []>, Requires<[HasV9]>;
1099 def : Pat<(ctpop i32:$src),
1100           (POPCrr (SRLri $src, 0))>;
1101
1102 // Atomic swap.
1103 let hasSideEffects =1, rd = 0, rs1 = 0b01111, rs2 = 0 in
1104   def STBAR : F3_1<2, 0b101000, (outs), (ins), "stbar", []>;
1105
1106 let Predicates = [HasV9], hasSideEffects = 1, rd = 0, rs1 = 0b01111 in
1107  def MEMBARi : F3_2<2, 0b101000, (outs), (ins simm13Op:$simm13),
1108                     "membar $simm13", []>;
1109
1110 let Constraints = "$val = $dst", DecoderMethod = "DecodeSWAP" in {
1111   def SWAPrr : F3_1<3, 0b001111,
1112                  (outs IntRegs:$dst), (ins MEMrr:$addr, IntRegs:$val),
1113                  "swap [$addr], $dst",
1114                  [(set i32:$dst, (atomic_swap_32 ADDRrr:$addr, i32:$val))]>;
1115   def SWAPri : F3_2<3, 0b001111,
1116                  (outs IntRegs:$dst), (ins MEMri:$addr, IntRegs:$val),
1117                  "swap [$addr], $dst",
1118                  [(set i32:$dst, (atomic_swap_32 ADDRri:$addr, i32:$val))]>;
1119 }
1120
1121 let Predicates = [HasV9], Constraints = "$swap = $rd" in
1122   def CASrr: F3_1_asi<3, 0b111100, 0b10000000,
1123                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
1124                                      IntRegs:$swap),
1125                  "cas [$rs1], $rs2, $rd",
1126                  [(set i32:$rd,
1127                      (atomic_cmp_swap iPTR:$rs1, i32:$rs2, i32:$swap))]>;
1128
1129 let Defs = [ICC] in {
1130 defm TADDCC   : F3_12np<"taddcc",   0b100000>;
1131 defm TSUBCC   : F3_12np<"tsubcc",   0b100001>;
1132
1133 let hasSideEffects = 1 in {
1134   defm TADDCCTV : F3_12np<"taddcctv", 0b100010>;
1135   defm TSUBCCTV : F3_12np<"tsubcctv", 0b100011>;
1136 }
1137 }
1138
1139 multiclass TRAP<string regStr> {
1140   def rr : TRAPSPrr<0b111010, (outs), (ins IntRegs:$rs1, IntRegs:$rs2,
1141                                        CCOp:$cond),
1142               !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $rs2"), []>;
1143   def ri : TRAPSPri<0b111010, (outs), (ins IntRegs:$rs1, i32imm:$imm,
1144                                       CCOp:$cond),
1145               !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $imm"), []>;
1146 }
1147
1148 let hasSideEffects = 1, Uses = [ICC], cc = 0b00 in
1149   defm TICC : TRAP<"%icc">;
1150
1151 //===----------------------------------------------------------------------===//
1152 // Non-Instruction Patterns
1153 //===----------------------------------------------------------------------===//
1154
1155 // Small immediates.
1156 def : Pat<(i32 simm13:$val),
1157           (ORri (i32 G0), imm:$val)>;
1158 // Arbitrary immediates.
1159 def : Pat<(i32 imm:$val),
1160           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
1161
1162
1163 // Global addresses, constant pool entries
1164 let Predicates = [Is32Bit] in {
1165
1166 def : Pat<(SPhi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
1167 def : Pat<(SPlo tglobaladdr:$in), (ORri (i32 G0), tglobaladdr:$in)>;
1168 def : Pat<(SPhi tconstpool:$in), (SETHIi tconstpool:$in)>;
1169 def : Pat<(SPlo tconstpool:$in), (ORri (i32 G0), tconstpool:$in)>;
1170
1171 // GlobalTLS addresses
1172 def : Pat<(SPhi tglobaltlsaddr:$in), (SETHIi tglobaltlsaddr:$in)>;
1173 def : Pat<(SPlo tglobaltlsaddr:$in), (ORri (i32 G0), tglobaltlsaddr:$in)>;
1174 def : Pat<(add (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1175           (ADDri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1176 def : Pat<(xor (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1177           (XORri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1178
1179 // Blockaddress
1180 def : Pat<(SPhi tblockaddress:$in), (SETHIi tblockaddress:$in)>;
1181 def : Pat<(SPlo tblockaddress:$in), (ORri (i32 G0), tblockaddress:$in)>;
1182
1183 // Add reg, lo.  This is used when taking the addr of a global/constpool entry.
1184 def : Pat<(add iPTR:$r, (SPlo tglobaladdr:$in)), (ADDri $r, tglobaladdr:$in)>;
1185 def : Pat<(add iPTR:$r, (SPlo tconstpool:$in)),  (ADDri $r, tconstpool:$in)>;
1186 def : Pat<(add iPTR:$r, (SPlo tblockaddress:$in)),
1187                         (ADDri $r, tblockaddress:$in)>;
1188 }
1189
1190 // Calls:
1191 def : Pat<(call tglobaladdr:$dst),
1192           (CALL tglobaladdr:$dst)>;
1193 def : Pat<(call texternalsym:$dst),
1194           (CALL texternalsym:$dst)>;
1195
1196 // Map integer extload's to zextloads.
1197 def : Pat<(i32 (extloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1198 def : Pat<(i32 (extloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1199 def : Pat<(i32 (extloadi8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1200 def : Pat<(i32 (extloadi8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1201 def : Pat<(i32 (extloadi16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
1202 def : Pat<(i32 (extloadi16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
1203
1204 // zextload bool -> zextload byte
1205 def : Pat<(i32 (zextloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1206 def : Pat<(i32 (zextloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1207
1208 // store 0, addr -> store %g0, addr
1209 def : Pat<(store (i32 0), ADDRrr:$dst), (STrr ADDRrr:$dst, (i32 G0))>;
1210 def : Pat<(store (i32 0), ADDRri:$dst), (STri ADDRri:$dst, (i32 G0))>;
1211
1212 // store bar for all atomic_fence in V8.
1213 let Predicates = [HasNoV9] in
1214   def : Pat<(atomic_fence imm, imm), (STBAR)>;
1215
1216 // atomic_load_32 addr -> load addr
1217 def : Pat<(i32 (atomic_load ADDRrr:$src)), (LDrr ADDRrr:$src)>;
1218 def : Pat<(i32 (atomic_load ADDRri:$src)), (LDri ADDRri:$src)>;
1219
1220 // atomic_store_32 val, addr -> store val, addr
1221 def : Pat<(atomic_store ADDRrr:$dst, i32:$val), (STrr ADDRrr:$dst, $val)>;
1222 def : Pat<(atomic_store ADDRri:$dst, i32:$val), (STri ADDRri:$dst, $val)>;
1223
1224
1225 include "SparcInstr64Bit.td"
1226 include "SparcInstrVIS.td"
1227 include "SparcInstrAliases.td"