lib/Target/Sparc/SparcISelLowering.cpp

   1 //===-- SparcISelLowering.cpp - Sparc DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the interfaces that Sparc uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SparcISelLowering.h"
  16 #include "MCTargetDesc/SparcMCExpr.h"
  17 #include "SparcMachineFunctionInfo.h"
  18 #include "SparcRegisterInfo.h"
  19 #include "SparcTargetMachine.h"
  20 #include "SparcTargetObjectFile.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/Module.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 using namespace llvm;
  33
  34
  35 //===----------------------------------------------------------------------===//
  36 // Calling Convention Implementation
  37 //===----------------------------------------------------------------------===//
  38
  39 static bool CC_Sparc_Assign_SRet(unsigned &ValNo, MVT &ValVT,
  40                                  MVT &LocVT, CCValAssign::LocInfo &LocInfo,
  41                                  ISD::ArgFlagsTy &ArgFlags, CCState &State)
  42 {
  43   assert (ArgFlags.isSRet());
  44
  45   // Assign SRet argument.
  46   State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
  47                                          0,
  48                                          LocVT, LocInfo));
  49   return true;
  50 }
  51
  52 static bool CC_Sparc_Assign_f64(unsigned &ValNo, MVT &ValVT,
  53                                 MVT &LocVT, CCValAssign::LocInfo &LocInfo,
  54                                 ISD::ArgFlagsTy &ArgFlags, CCState &State)
  55 {
  56   static const uint16_t RegList[] = {
  57     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
  58   };
  59   // Try to get first reg.
  60   if (unsigned Reg = State.AllocateReg(RegList, 6)) {
  61     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
  62   } else {
  63     // Assign whole thing in stack.
  64     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
  65                                            State.AllocateStack(8,4),
  66                                            LocVT, LocInfo));
  67     return true;
  68   }
  69
  70   // Try to get second reg.
  71   if (unsigned Reg = State.AllocateReg(RegList, 6))
  72     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
  73   else
  74     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
  75                                            State.AllocateStack(4,4),
  76                                            LocVT, LocInfo));
  77   return true;
  78 }
  79
  80 // Allocate a full-sized argument for the 64-bit ABI.
  81 static bool CC_Sparc64_Full(unsigned &ValNo, MVT &ValVT,
  82                             MVT &LocVT, CCValAssign::LocInfo &LocInfo,
  83                             ISD::ArgFlagsTy &ArgFlags, CCState &State) {
  84   assert((LocVT == MVT::f32 || LocVT == MVT::f128
  85           || LocVT.getSizeInBits() == 64) &&
  86          "Can't handle non-64 bits locations");
  87
  88   // Stack space is allocated for all arguments starting from [%fp+BIAS+128].
  89   unsigned size      = (LocVT == MVT::f128) ? 16 : 8;
  90   unsigned alignment = (LocVT == MVT::f128) ? 16 : 8;
  91   unsigned Offset = State.AllocateStack(size, alignment);
  92   unsigned Reg = 0;
  93
  94   if (LocVT == MVT::i64 && Offset < 6*8)
  95     // Promote integers to %i0-%i5.
  96     Reg = SP::I0 + Offset/8;
  97   else if (LocVT == MVT::f64 && Offset < 16*8)
  98     // Promote doubles to %d0-%d30. (Which LLVM calls D0-D15).
  99     Reg = SP::D0 + Offset/8;
 100   else if (LocVT == MVT::f32 && Offset < 16*8)
 101     // Promote floats to %f1, %f3, ...
 102     Reg = SP::F1 + Offset/4;
 103   else if (LocVT == MVT::f128 && Offset < 16*8)
 104     // Promote long doubles to %q0-%q28. (Which LLVM calls Q0-Q7).
 105     Reg = SP::Q0 + Offset/16;
 106
 107   // Promote to register when possible, otherwise use the stack slot.
 108   if (Reg) {
 109     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 110     return true;
 111   }
 112
 113   // This argument goes on the stack in an 8-byte slot.
 114   // When passing floats, LocVT is smaller than 8 bytes. Adjust the offset to
 115   // the right-aligned float. The first 4 bytes of the stack slot are undefined.
 116   if (LocVT == MVT::f32)
 117     Offset += 4;
 118
 119   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 120   return true;
 121 }
 122
 123 // Allocate a half-sized argument for the 64-bit ABI.
 124 //
 125 // This is used when passing { float, int } structs by value in registers.
 126 static bool CC_Sparc64_Half(unsigned &ValNo, MVT &ValVT,
 127                             MVT &LocVT, CCValAssign::LocInfo &LocInfo,
 128                             ISD::ArgFlagsTy &ArgFlags, CCState &State) {
 129   assert(LocVT.getSizeInBits() == 32 && "Can't handle non-32 bits locations");
 130   unsigned Offset = State.AllocateStack(4, 4);
 131
 132   if (LocVT == MVT::f32 && Offset < 16*8) {
 133     // Promote floats to %f0-%f31.
 134     State.addLoc(CCValAssign::getReg(ValNo, ValVT, SP::F0 + Offset/4,
 135                                      LocVT, LocInfo));
 136     return true;
 137   }
 138
 139   if (LocVT == MVT::i32 && Offset < 6*8) {
 140     // Promote integers to %i0-%i5, using half the register.
 141     unsigned Reg = SP::I0 + Offset/8;
 142     LocVT = MVT::i64;
 143     LocInfo = CCValAssign::AExt;
 144
 145     // Set the Custom bit if this i32 goes in the high bits of a register.
 146     if (Offset % 8 == 0)
 147       State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg,
 148                                              LocVT, LocInfo));
 149     else
 150       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 151     return true;
 152   }
 153
 154   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 155   return true;
 156 }
 157
 158 #include "SparcGenCallingConv.inc"
 159
 160 // The calling conventions in SparcCallingConv.td are described in terms of the
 161 // callee's register window. This function translates registers to the
 162 // corresponding caller window %o register.
 163 static unsigned toCallerWindow(unsigned Reg) {
 164   assert(SP::I0 + 7 == SP::I7 && SP::O0 + 7 == SP::O7 && "Unexpected enum");
 165   if (Reg >= SP::I0 && Reg <= SP::I7)
 166     return Reg - SP::I0 + SP::O0;
 167   return Reg;
 168 }
 169
 170 SDValue
 171 SparcTargetLowering::LowerReturn(SDValue Chain,
 172                                  CallingConv::ID CallConv, bool IsVarArg,
 173                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
 174                                  const SmallVectorImpl<SDValue> &OutVals,
 175                                  SDLoc DL, SelectionDAG &DAG) const {
 176   if (Subtarget->is64Bit())
 177     return LowerReturn_64(Chain, CallConv, IsVarArg, Outs, OutVals, DL, DAG);
 178   return LowerReturn_32(Chain, CallConv, IsVarArg, Outs, OutVals, DL, DAG);
 179 }
 180
 181 SDValue
 182 SparcTargetLowering::LowerReturn_32(SDValue Chain,
 183                                     CallingConv::ID CallConv, bool IsVarArg,
 184                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 185                                     const SmallVectorImpl<SDValue> &OutVals,
 186                                     SDLoc DL, SelectionDAG &DAG) const {
 187   MachineFunction &MF = DAG.getMachineFunction();
 188
 189   // CCValAssign - represent the assignment of the return value to locations.
 190   SmallVector<CCValAssign, 16> RVLocs;
 191
 192   // CCState - Info about the registers and stack slot.
 193   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
 194                  DAG.getTarget(), RVLocs, *DAG.getContext());
 195
 196   // Analyze return values.
 197   CCInfo.AnalyzeReturn(Outs, RetCC_Sparc32);
 198
 199   SDValue Flag;
 200   SmallVector<SDValue, 4> RetOps(1, Chain);
 201   // Make room for the return address offset.
 202   RetOps.push_back(SDValue());
 203
 204   // Copy the result values into the output registers.
 205   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 206     CCValAssign &VA = RVLocs[i];
 207     assert(VA.isRegLoc() && "Can only return in registers!");
 208
 209     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(),
 210                              OutVals[i], Flag);
 211
 212     // Guarantee that all emitted copies are stuck together with flags.
 213     Flag = Chain.getValue(1);
 214     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 215   }
 216
 217   unsigned RetAddrOffset = 8; // Call Inst + Delay Slot
 218   // If the function returns a struct, copy the SRetReturnReg to I0
 219   if (MF.getFunction()->hasStructRetAttr()) {
 220     SparcMachineFunctionInfo *SFI = MF.getInfo<SparcMachineFunctionInfo>();
 221     unsigned Reg = SFI->getSRetReturnReg();
 222     if (!Reg)
 223       llvm_unreachable("sret virtual register not created in the entry block");
 224     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
 225     Chain = DAG.getCopyToReg(Chain, DL, SP::I0, Val, Flag);
 226     Flag = Chain.getValue(1);
 227     RetOps.push_back(DAG.getRegister(SP::I0, getPointerTy()));
 228     RetAddrOffset = 12; // CallInst + Delay Slot + Unimp
 229   }
 230
 231   RetOps[0] = Chain;  // Update chain.
 232   RetOps[1] = DAG.getConstant(RetAddrOffset, MVT::i32);
 233
 234   // Add the flag if we have it.
 235   if (Flag.getNode())
 236     RetOps.push_back(Flag);
 237
 238   return DAG.getNode(SPISD::RET_FLAG, DL, MVT::Other,
 239                      &RetOps[0], RetOps.size());
 240 }
 241
 242 // Lower return values for the 64-bit ABI.
 243 // Return values are passed the exactly the same way as function arguments.
 244 SDValue
 245 SparcTargetLowering::LowerReturn_64(SDValue Chain,
 246                                     CallingConv::ID CallConv, bool IsVarArg,
 247                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 248                                     const SmallVectorImpl<SDValue> &OutVals,
 249                                     SDLoc DL, SelectionDAG &DAG) const {
 250   // CCValAssign - represent the assignment of the return value to locations.
 251   SmallVector<CCValAssign, 16> RVLocs;
 252
 253   // CCState - Info about the registers and stack slot.
 254   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
 255                  DAG.getTarget(), RVLocs, *DAG.getContext());
 256
 257   // Analyze return values.
 258   CCInfo.AnalyzeReturn(Outs, RetCC_Sparc64);
 259
 260   SDValue Flag;
 261   SmallVector<SDValue, 4> RetOps(1, Chain);
 262
 263   // The second operand on the return instruction is the return address offset.
 264   // The return address is always %i7+8 with the 64-bit ABI.
 265   RetOps.push_back(DAG.getConstant(8, MVT::i32));
 266
 267   // Copy the result values into the output registers.
 268   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 269     CCValAssign &VA = RVLocs[i];
 270     assert(VA.isRegLoc() && "Can only return in registers!");
 271     SDValue OutVal = OutVals[i];
 272
 273     // Integer return values must be sign or zero extended by the callee.
 274     switch (VA.getLocInfo()) {
 275     case CCValAssign::Full: break;
 276     case CCValAssign::SExt:
 277       OutVal = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), OutVal);
 278       break;
 279     case CCValAssign::ZExt:
 280       OutVal = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), OutVal);
 281       break;
 282     case CCValAssign::AExt:
 283       OutVal = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), OutVal);
 284       break;
 285     default:
 286       llvm_unreachable("Unknown loc info!");
 287     }
 288
 289     // The custom bit on an i32 return value indicates that it should be passed
 290     // in the high bits of the register.
 291     if (VA.getValVT() == MVT::i32 && VA.needsCustom()) {
 292       OutVal = DAG.getNode(ISD::SHL, DL, MVT::i64, OutVal,
 293                            DAG.getConstant(32, MVT::i32));
 294
 295       // The next value may go in the low bits of the same register.
 296       // Handle both at once.
 297       if (i+1 < RVLocs.size() && RVLocs[i+1].getLocReg() == VA.getLocReg()) {
 298         SDValue NV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, OutVals[i+1]);
 299         OutVal = DAG.getNode(ISD::OR, DL, MVT::i64, OutVal, NV);
 300         // Skip the next value, it's already done.
 301         ++i;
 302       }
 303     }
 304
 305     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), OutVal, Flag);
 306
 307     // Guarantee that all emitted copies are stuck together with flags.
 308     Flag = Chain.getValue(1);
 309     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 310   }
 311
 312   RetOps[0] = Chain;  // Update chain.
 313
 314   // Add the flag if we have it.
 315   if (Flag.getNode())
 316     RetOps.push_back(Flag);
 317
 318   return DAG.getNode(SPISD::RET_FLAG, DL, MVT::Other,
 319                      &RetOps[0], RetOps.size());
 320 }
 321
 322 SDValue SparcTargetLowering::
 323 LowerFormalArguments(SDValue Chain,
 324                      CallingConv::ID CallConv,
 325                      bool IsVarArg,
 326                      const SmallVectorImpl<ISD::InputArg> &Ins,
 327                      SDLoc DL,
 328                      SelectionDAG &DAG,
 329                      SmallVectorImpl<SDValue> &InVals) const {
 330   if (Subtarget->is64Bit())
 331     return LowerFormalArguments_64(Chain, CallConv, IsVarArg, Ins,
 332                                    DL, DAG, InVals);
 333   return LowerFormalArguments_32(Chain, CallConv, IsVarArg, Ins,
 334                                  DL, DAG, InVals);
 335 }
 336
 337 /// LowerFormalArguments32 - V8 uses a very simple ABI, where all values are
 338 /// passed in either one or two GPRs, including FP values.  TODO: we should
 339 /// pass FP values in FP registers for fastcc functions.
 340 SDValue SparcTargetLowering::
 341 LowerFormalArguments_32(SDValue Chain,
 342                         CallingConv::ID CallConv,
 343                         bool isVarArg,
 344                         const SmallVectorImpl<ISD::InputArg> &Ins,
 345                         SDLoc dl,
 346                         SelectionDAG &DAG,
 347                         SmallVectorImpl<SDValue> &InVals) const {
 348   MachineFunction &MF = DAG.getMachineFunction();
 349   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 350   SparcMachineFunctionInfo *FuncInfo = MF.getInfo<SparcMachineFunctionInfo>();
 351
 352   // Assign locations to all of the incoming arguments.
 353   SmallVector<CCValAssign, 16> ArgLocs;
 354   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 355                  getTargetMachine(), ArgLocs, *DAG.getContext());
 356   CCInfo.AnalyzeFormalArguments(Ins, CC_Sparc32);
 357
 358   const unsigned StackOffset = 92;
 359
 360   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 361     CCValAssign &VA = ArgLocs[i];
 362
 363     if (i == 0  && Ins[i].Flags.isSRet()) {
 364       // Get SRet from [%fp+64].
 365       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, 64, true);
 366       SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 367       SDValue Arg = DAG.getLoad(MVT::i32, dl, Chain, FIPtr,
 368                                 MachinePointerInfo(),
 369                                 false, false, false, 0);
 370       InVals.push_back(Arg);
 371       continue;
 372     }
 373
 374     if (VA.isRegLoc()) {
 375       if (VA.needsCustom()) {
 376         assert(VA.getLocVT() == MVT::f64);
 377         unsigned VRegHi = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 378         MF.getRegInfo().addLiveIn(VA.getLocReg(), VRegHi);
 379         SDValue HiVal = DAG.getCopyFromReg(Chain, dl, VRegHi, MVT::i32);
 380
 381         assert(i+1 < e);
 382         CCValAssign &NextVA = ArgLocs[++i];
 383
 384         SDValue LoVal;
 385         if (NextVA.isMemLoc()) {
 386           int FrameIdx = MF.getFrameInfo()->
 387             CreateFixedObject(4, StackOffset+NextVA.getLocMemOffset(),true);
 388           SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 389           LoVal = DAG.getLoad(MVT::i32, dl, Chain, FIPtr,
 390                               MachinePointerInfo(),
 391                               false, false, false, 0);
 392         } else {
 393           unsigned loReg = MF.addLiveIn(NextVA.getLocReg(),
 394                                         &SP::IntRegsRegClass);
 395           LoVal = DAG.getCopyFromReg(Chain, dl, loReg, MVT::i32);
 396         }
 397         SDValue WholeValue =
 398           DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, LoVal, HiVal);
 399         WholeValue = DAG.getNode(ISD::BITCAST, dl, MVT::f64, WholeValue);
 400         InVals.push_back(WholeValue);
 401         continue;
 402       }
 403       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 404       MF.getRegInfo().addLiveIn(VA.getLocReg(), VReg);
 405       SDValue Arg = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
 406       if (VA.getLocVT() == MVT::f32)
 407         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Arg);
 408       else if (VA.getLocVT() != MVT::i32) {
 409         Arg = DAG.getNode(ISD::AssertSext, dl, MVT::i32, Arg,
 410                           DAG.getValueType(VA.getLocVT()));
 411         Arg = DAG.getNode(ISD::TRUNCATE, dl, VA.getLocVT(), Arg);
 412       }
 413       InVals.push_back(Arg);
 414       continue;
 415     }
 416
 417     assert(VA.isMemLoc());
 418
 419     unsigned Offset = VA.getLocMemOffset()+StackOffset;
 420
 421     if (VA.needsCustom()) {
 422       assert(VA.getValVT() == MVT::f64);
 423       // If it is double-word aligned, just load.
 424       if (Offset % 8 == 0) {
 425         int FI = MF.getFrameInfo()->CreateFixedObject(8,
 426                                                       Offset,
 427                                                       true);
 428         SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 429         SDValue Load = DAG.getLoad(VA.getValVT(), dl, Chain, FIPtr,
 430                                    MachinePointerInfo(),
 431                                    false,false, false, 0);
 432         InVals.push_back(Load);
 433         continue;
 434       }
 435
 436       int FI = MF.getFrameInfo()->CreateFixedObject(4,
 437                                                     Offset,
 438                                                     true);
 439       SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 440       SDValue HiVal = DAG.getLoad(MVT::i32, dl, Chain, FIPtr,
 441                                   MachinePointerInfo(),
 442                                   false, false, false, 0);
 443       int FI2 = MF.getFrameInfo()->CreateFixedObject(4,
 444                                                      Offset+4,
 445                                                      true);
 446       SDValue FIPtr2 = DAG.getFrameIndex(FI2, getPointerTy());
 447
 448       SDValue LoVal = DAG.getLoad(MVT::i32, dl, Chain, FIPtr2,
 449                                   MachinePointerInfo(),
 450                                   false, false, false, 0);
 451
 452       SDValue WholeValue =
 453         DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, LoVal, HiVal);
 454       WholeValue = DAG.getNode(ISD::BITCAST, dl, MVT::f64, WholeValue);
 455       InVals.push_back(WholeValue);
 456       continue;
 457     }
 458
 459     int FI = MF.getFrameInfo()->CreateFixedObject(4,
 460                                                   Offset,
 461                                                   true);
 462     SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 463     SDValue Load ;
 464     if (VA.getValVT() == MVT::i32 || VA.getValVT() == MVT::f32) {
 465       Load = DAG.getLoad(VA.getValVT(), dl, Chain, FIPtr,
 466                          MachinePointerInfo(),
 467                          false, false, false, 0);
 468     } else {
 469       ISD::LoadExtType LoadOp = ISD::SEXTLOAD;
 470       // Sparc is big endian, so add an offset based on the ObjectVT.
 471       unsigned Offset = 4-std::max(1U, VA.getValVT().getSizeInBits()/8);
 472       FIPtr = DAG.getNode(ISD::ADD, dl, MVT::i32, FIPtr,
 473                           DAG.getConstant(Offset, MVT::i32));
 474       Load = DAG.getExtLoad(LoadOp, dl, MVT::i32, Chain, FIPtr,
 475                             MachinePointerInfo(),
 476                             VA.getValVT(), false, false,0);
 477       Load = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Load);
 478     }
 479     InVals.push_back(Load);
 480   }
 481
 482   if (MF.getFunction()->hasStructRetAttr()) {
 483     // Copy the SRet Argument to SRetReturnReg.
 484     SparcMachineFunctionInfo *SFI = MF.getInfo<SparcMachineFunctionInfo>();
 485     unsigned Reg = SFI->getSRetReturnReg();
 486     if (!Reg) {
 487       Reg = MF.getRegInfo().createVirtualRegister(&SP::IntRegsRegClass);
 488       SFI->setSRetReturnReg(Reg);
 489     }
 490     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
 491     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
 492   }
 493
 494   // Store remaining ArgRegs to the stack if this is a varargs function.
 495   if (isVarArg) {
 496     static const uint16_t ArgRegs[] = {
 497       SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
 498     };
 499     unsigned NumAllocated = CCInfo.getFirstUnallocated(ArgRegs, 6);
 500     const uint16_t *CurArgReg = ArgRegs+NumAllocated, *ArgRegEnd = ArgRegs+6;
 501     unsigned ArgOffset = CCInfo.getNextStackOffset();
 502     if (NumAllocated == 6)
 503       ArgOffset += StackOffset;
 504     else {
 505       assert(!ArgOffset);
 506       ArgOffset = 68+4*NumAllocated;
 507     }
 508
 509     // Remember the vararg offset for the va_start implementation.
 510     FuncInfo->setVarArgsFrameOffset(ArgOffset);
 511
 512     std::vector<SDValue> OutChains;
 513
 514     for (; CurArgReg != ArgRegEnd; ++CurArgReg) {
 515       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 516       MF.getRegInfo().addLiveIn(*CurArgReg, VReg);
 517       SDValue Arg = DAG.getCopyFromReg(DAG.getRoot(), dl, VReg, MVT::i32);
 518
 519       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset,
 520                                                           true);
 521       SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 522
 523       OutChains.push_back(DAG.getStore(DAG.getRoot(), dl, Arg, FIPtr,
 524                                        MachinePointerInfo(),
 525                                        false, false, 0));
 526       ArgOffset += 4;
 527     }
 528
 529     if (!OutChains.empty()) {
 530       OutChains.push_back(Chain);
 531       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 532                           &OutChains[0], OutChains.size());
 533     }
 534   }
 535
 536   return Chain;
 537 }
 538
 539 // Lower formal arguments for the 64 bit ABI.
 540 SDValue SparcTargetLowering::
 541 LowerFormalArguments_64(SDValue Chain,
 542                         CallingConv::ID CallConv,
 543                         bool IsVarArg,
 544                         const SmallVectorImpl<ISD::InputArg> &Ins,
 545                         SDLoc DL,
 546                         SelectionDAG &DAG,
 547                         SmallVectorImpl<SDValue> &InVals) const {
 548   MachineFunction &MF = DAG.getMachineFunction();
 549
 550   // Analyze arguments according to CC_Sparc64.
 551   SmallVector<CCValAssign, 16> ArgLocs;
 552   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
 553                  getTargetMachine(), ArgLocs, *DAG.getContext());
 554   CCInfo.AnalyzeFormalArguments(Ins, CC_Sparc64);
 555
 556   // The argument array begins at %fp+BIAS+128, after the register save area.
 557   const unsigned ArgArea = 128;
 558
 559   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 560     CCValAssign &VA = ArgLocs[i];
 561     if (VA.isRegLoc()) {
 562       // This argument is passed in a register.
 563       // All integer register arguments are promoted by the caller to i64.
 564
 565       // Create a virtual register for the promoted live-in value.
 566       unsigned VReg = MF.addLiveIn(VA.getLocReg(),
 567                                    getRegClassFor(VA.getLocVT()));
 568       SDValue Arg = DAG.getCopyFromReg(Chain, DL, VReg, VA.getLocVT());
 569
 570       // Get the high bits for i32 struct elements.
 571       if (VA.getValVT() == MVT::i32 && VA.needsCustom())
 572         Arg = DAG.getNode(ISD::SRL, DL, VA.getLocVT(), Arg,
 573                           DAG.getConstant(32, MVT::i32));
 574
 575       // The caller promoted the argument, so insert an Assert?ext SDNode so we
 576       // won't promote the value again in this function.
 577       switch (VA.getLocInfo()) {
 578       case CCValAssign::SExt:
 579         Arg = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), Arg,
 580                           DAG.getValueType(VA.getValVT()));
 581         break;
 582       case CCValAssign::ZExt:
 583         Arg = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), Arg,
 584                           DAG.getValueType(VA.getValVT()));
 585         break;
 586       default:
 587         break;
 588       }
 589
 590       // Truncate the register down to the argument type.
 591       if (VA.isExtInLoc())
 592         Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
 593
 594       InVals.push_back(Arg);
 595       continue;
 596     }
 597
 598     // The registers are exhausted. This argument was passed on the stack.
 599     assert(VA.isMemLoc());
 600     // The CC_Sparc64_Full/Half functions compute stack offsets relative to the
 601     // beginning of the arguments area at %fp+BIAS+128.
 602     unsigned Offset = VA.getLocMemOffset() + ArgArea;
 603     unsigned ValSize = VA.getValVT().getSizeInBits() / 8;
 604     // Adjust offset for extended arguments, SPARC is big-endian.
 605     // The caller will have written the full slot with extended bytes, but we
 606     // prefer our own extending loads.
 607     if (VA.isExtInLoc())
 608       Offset += 8 - ValSize;
 609     int FI = MF.getFrameInfo()->CreateFixedObject(ValSize, Offset, true);
 610     InVals.push_back(DAG.getLoad(VA.getValVT(), DL, Chain,
 611                                  DAG.getFrameIndex(FI, getPointerTy()),
 612                                  MachinePointerInfo::getFixedStack(FI),
 613                                  false, false, false, 0));
 614   }
 615
 616   if (!IsVarArg)
 617     return Chain;
 618
 619   // This function takes variable arguments, some of which may have been passed
 620   // in registers %i0-%i5. Variable floating point arguments are never passed
 621   // in floating point registers. They go on %i0-%i5 or on the stack like
 622   // integer arguments.
 623   //
 624   // The va_start intrinsic needs to know the offset to the first variable
 625   // argument.
 626   unsigned ArgOffset = CCInfo.getNextStackOffset();
 627   SparcMachineFunctionInfo *FuncInfo = MF.getInfo<SparcMachineFunctionInfo>();
 628   // Skip the 128 bytes of register save area.
 629   FuncInfo->setVarArgsFrameOffset(ArgOffset + ArgArea +
 630                                   Subtarget->getStackPointerBias());
 631
 632   // Save the variable arguments that were passed in registers.
 633   // The caller is required to reserve stack space for 6 arguments regardless
 634   // of how many arguments were actually passed.
 635   SmallVector<SDValue, 8> OutChains;
 636   for (; ArgOffset < 6*8; ArgOffset += 8) {
 637     unsigned VReg = MF.addLiveIn(SP::I0 + ArgOffset/8, &SP::I64RegsRegClass);
 638     SDValue VArg = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
 639     int FI = MF.getFrameInfo()->CreateFixedObject(8, ArgOffset + ArgArea, true);
 640     OutChains.push_back(DAG.getStore(Chain, DL, VArg,
 641                                      DAG.getFrameIndex(FI, getPointerTy()),
 642                                      MachinePointerInfo::getFixedStack(FI),
 643                                      false, false, 0));
 644   }
 645
 646   if (!OutChains.empty())
 647     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 648                         &OutChains[0], OutChains.size());
 649
 650   return Chain;
 651 }
 652
 653 SDValue
 654 SparcTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
 655                                SmallVectorImpl<SDValue> &InVals) const {
 656   if (Subtarget->is64Bit())
 657     return LowerCall_64(CLI, InVals);
 658   return LowerCall_32(CLI, InVals);
 659 }
 660
 661 static bool hasReturnsTwiceAttr(SelectionDAG &DAG, SDValue Callee,
 662                                      ImmutableCallSite *CS) {
 663   if (CS)
 664     return CS->hasFnAttr(Attribute::ReturnsTwice);
 665
 666   const Function *CalleeFn = 0;
 667   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 668     CalleeFn = dyn_cast<Function>(G->getGlobal());
 669   } else if (ExternalSymbolSDNode *E =
 670              dyn_cast<ExternalSymbolSDNode>(Callee)) {
 671     const Function *Fn = DAG.getMachineFunction().getFunction();
 672     const Module *M = Fn->getParent();
 673     const char *CalleeName = E->getSymbol();
 674     CalleeFn = M->getFunction(CalleeName);
 675   }
 676
 677   if (!CalleeFn)
 678     return false;
 679   return CalleeFn->hasFnAttribute(Attribute::ReturnsTwice);
 680 }
 681
 682 // Lower a call for the 32-bit ABI.
 683 SDValue
 684 SparcTargetLowering::LowerCall_32(TargetLowering::CallLoweringInfo &CLI,
 685                                   SmallVectorImpl<SDValue> &InVals) const {
 686   SelectionDAG &DAG                     = CLI.DAG;
 687   SDLoc &dl                             = CLI.DL;
 688   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 689   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
 690   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
 691   SDValue Chain                         = CLI.Chain;
 692   SDValue Callee                        = CLI.Callee;
 693   bool &isTailCall                      = CLI.IsTailCall;
 694   CallingConv::ID CallConv              = CLI.CallConv;
 695   bool isVarArg                         = CLI.IsVarArg;
 696
 697   // Sparc target does not yet support tail call optimization.
 698   isTailCall = false;
 699
 700   // Analyze operands of the call, assigning locations to each operand.
 701   SmallVector<CCValAssign, 16> ArgLocs;
 702   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 703                  DAG.getTarget(), ArgLocs, *DAG.getContext());
 704   CCInfo.AnalyzeCallOperands(Outs, CC_Sparc32);
 705
 706   // Get the size of the outgoing arguments stack space requirement.
 707   unsigned ArgsSize = CCInfo.getNextStackOffset();
 708
 709   // Keep stack frames 8-byte aligned.
 710   ArgsSize = (ArgsSize+7) & ~7;
 711
 712   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
 713
 714   // Create local copies for byval args.
 715   SmallVector<SDValue, 8> ByValArgs;
 716   for (unsigned i = 0,  e = Outs.size(); i != e; ++i) {
 717     ISD::ArgFlagsTy Flags = Outs[i].Flags;
 718     if (!Flags.isByVal())
 719       continue;
 720
 721     SDValue Arg = OutVals[i];
 722     unsigned Size = Flags.getByValSize();
 723     unsigned Align = Flags.getByValAlign();
 724
 725     int FI = MFI->CreateStackObject(Size, Align, false);
 726     SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 727     SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
 728
 729     Chain = DAG.getMemcpy(Chain, dl, FIPtr, Arg, SizeNode, Align,
 730                           false,        // isVolatile,
 731                           (Size <= 32), // AlwaysInline if size <= 32
 732                           MachinePointerInfo(), MachinePointerInfo());
 733     ByValArgs.push_back(FIPtr);
 734   }
 735
 736   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(ArgsSize, true),
 737                                dl);
 738
 739   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
 740   SmallVector<SDValue, 8> MemOpChains;
 741
 742   const unsigned StackOffset = 92;
 743   bool hasStructRetAttr = false;
 744   // Walk the register/memloc assignments, inserting copies/loads.
 745   for (unsigned i = 0, realArgIdx = 0, byvalArgIdx = 0, e = ArgLocs.size();
 746        i != e;
 747        ++i, ++realArgIdx) {
 748     CCValAssign &VA = ArgLocs[i];
 749     SDValue Arg = OutVals[realArgIdx];
 750
 751     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 752
 753     // Use local copy if it is a byval arg.
 754     if (Flags.isByVal())
 755       Arg = ByValArgs[byvalArgIdx++];
 756
 757     // Promote the value if needed.
 758     switch (VA.getLocInfo()) {
 759     default: llvm_unreachable("Unknown loc info!");
 760     case CCValAssign::Full: break;
 761     case CCValAssign::SExt:
 762       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 763       break;
 764     case CCValAssign::ZExt:
 765       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 766       break;
 767     case CCValAssign::AExt:
 768       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 769       break;
 770     case CCValAssign::BCvt:
 771       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
 772       break;
 773     }
 774
 775     if (Flags.isSRet()) {
 776       assert(VA.needsCustom());
 777       // store SRet argument in %sp+64
 778       SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 779       SDValue PtrOff = DAG.getIntPtrConstant(64);
 780       PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 781       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 782                                          MachinePointerInfo(),
 783                                          false, false, 0));
 784       hasStructRetAttr = true;
 785       continue;
 786     }
 787
 788     if (VA.needsCustom()) {
 789       assert(VA.getLocVT() == MVT::f64);
 790
 791       if (VA.isMemLoc()) {
 792         unsigned Offset = VA.getLocMemOffset() + StackOffset;
 793         // if it is double-word aligned, just store.
 794         if (Offset % 8 == 0) {
 795           SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 796           SDValue PtrOff = DAG.getIntPtrConstant(Offset);
 797           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 798           MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 799                                              MachinePointerInfo(),
 800                                              false, false, 0));
 801           continue;
 802         }
 803       }
 804
 805       SDValue StackPtr = DAG.CreateStackTemporary(MVT::f64, MVT::i32);
 806       SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
 807                                    Arg, StackPtr, MachinePointerInfo(),
 808                                    false, false, 0);
 809       // Sparc is big-endian, so the high part comes first.
 810       SDValue Hi = DAG.getLoad(MVT::i32, dl, Store, StackPtr,
 811                                MachinePointerInfo(), false, false, false, 0);
 812       // Increment the pointer to the other half.
 813       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 814                              DAG.getIntPtrConstant(4));
 815       // Load the low part.
 816       SDValue Lo = DAG.getLoad(MVT::i32, dl, Store, StackPtr,
 817                                MachinePointerInfo(), false, false, false, 0);
 818
 819       if (VA.isRegLoc()) {
 820         RegsToPass.push_back(std::make_pair(VA.getLocReg(), Hi));
 821         assert(i+1 != e);
 822         CCValAssign &NextVA = ArgLocs[++i];
 823         if (NextVA.isRegLoc()) {
 824           RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), Lo));
 825         } else {
 826           // Store the low part in stack.
 827           unsigned Offset = NextVA.getLocMemOffset() + StackOffset;
 828           SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 829           SDValue PtrOff = DAG.getIntPtrConstant(Offset);
 830           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 831           MemOpChains.push_back(DAG.getStore(Chain, dl, Lo, PtrOff,
 832                                              MachinePointerInfo(),
 833                                              false, false, 0));
 834         }
 835       } else {
 836         unsigned Offset = VA.getLocMemOffset() + StackOffset;
 837         // Store the high part.
 838         SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 839         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
 840         PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 841         MemOpChains.push_back(DAG.getStore(Chain, dl, Hi, PtrOff,
 842                                            MachinePointerInfo(),
 843                                            false, false, 0));
 844         // Store the low part.
 845         PtrOff = DAG.getIntPtrConstant(Offset+4);
 846         PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 847         MemOpChains.push_back(DAG.getStore(Chain, dl, Lo, PtrOff,
 848                                            MachinePointerInfo(),
 849                                            false, false, 0));
 850       }
 851       continue;
 852     }
 853
 854     // Arguments that can be passed on register must be kept at
 855     // RegsToPass vector
 856     if (VA.isRegLoc()) {
 857       if (VA.getLocVT() != MVT::f32) {
 858         RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 859         continue;
 860       }
 861       Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Arg);
 862       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 863       continue;
 864     }
 865
 866     assert(VA.isMemLoc());
 867
 868     // Create a store off the stack pointer for this argument.
 869     SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 870     SDValue PtrOff = DAG.getIntPtrConstant(VA.getLocMemOffset()+StackOffset);
 871     PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 872     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 873                                        MachinePointerInfo(),
 874                                        false, false, 0));
 875   }
 876
 877
 878   // Emit all stores, make sure the occur before any copies into physregs.
 879   if (!MemOpChains.empty())
 880     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 881                         &MemOpChains[0], MemOpChains.size());
 882
 883   // Build a sequence of copy-to-reg nodes chained together with token
 884   // chain and flag operands which copy the outgoing args into registers.
 885   // The InFlag in necessary since all emitted instructions must be
 886   // stuck together.
 887   SDValue InFlag;
 888   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 889     unsigned Reg = toCallerWindow(RegsToPass[i].first);
 890     Chain = DAG.getCopyToReg(Chain, dl, Reg, RegsToPass[i].second, InFlag);
 891     InFlag = Chain.getValue(1);
 892   }
 893
 894   unsigned SRetArgSize = (hasStructRetAttr)? getSRetArgSize(DAG, Callee):0;
 895   bool hasReturnsTwice = hasReturnsTwiceAttr(DAG, Callee, CLI.CS);
 896
 897   // If the callee is a GlobalAddress node (quite common, every direct call is)
 898   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 899   // Likewise ExternalSymbol -> TargetExternalSymbol.
 900   unsigned TF = ((getTargetMachine().getRelocationModel() == Reloc::PIC_)
 901                  ? SparcMCExpr::VK_Sparc_WPLT30 : 0);
 902   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 903     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, MVT::i32, 0, TF);
 904   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 905     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32, TF);
 906
 907   // Returns a chain & a flag for retval copy to use
 908   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 909   SmallVector<SDValue, 8> Ops;
 910   Ops.push_back(Chain);
 911   Ops.push_back(Callee);
 912   if (hasStructRetAttr)
 913     Ops.push_back(DAG.getTargetConstant(SRetArgSize, MVT::i32));
 914   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 915     Ops.push_back(DAG.getRegister(toCallerWindow(RegsToPass[i].first),
 916                                   RegsToPass[i].second.getValueType()));
 917
 918   // Add a register mask operand representing the call-preserved registers.
 919   const SparcRegisterInfo *TRI =
 920     ((const SparcTargetMachine&)getTargetMachine()).getRegisterInfo();
 921   const uint32_t *Mask = ((hasReturnsTwice)
 922                           ? TRI->getRTCallPreservedMask(CallConv)
 923                           : TRI->getCallPreservedMask(CallConv));
 924   assert(Mask && "Missing call preserved mask for calling convention");
 925   Ops.push_back(DAG.getRegisterMask(Mask));
 926
 927   if (InFlag.getNode())
 928     Ops.push_back(InFlag);
 929
 930   Chain = DAG.getNode(SPISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
 931   InFlag = Chain.getValue(1);
 932
 933   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(ArgsSize, true),
 934                              DAG.getIntPtrConstant(0, true), InFlag, dl);
 935   InFlag = Chain.getValue(1);
 936
 937   // Assign locations to each value returned by this call.
 938   SmallVector<CCValAssign, 16> RVLocs;
 939   CCState RVInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 940                  DAG.getTarget(), RVLocs, *DAG.getContext());
 941
 942   RVInfo.AnalyzeCallResult(Ins, RetCC_Sparc32);
 943
 944   // Copy all of the result registers out of their specified physreg.
 945   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 946     Chain = DAG.getCopyFromReg(Chain, dl, toCallerWindow(RVLocs[i].getLocReg()),
 947                                RVLocs[i].getValVT(), InFlag).getValue(1);
 948     InFlag = Chain.getValue(2);
 949     InVals.push_back(Chain.getValue(0));
 950   }
 951
 952   return Chain;
 953 }
 954
 955 // This functions returns true if CalleeName is a ABI function that returns
 956 // a long double (fp128).
 957 static bool isFP128ABICall(const char *CalleeName)
 958 {
 959   static const char *const ABICalls[] =
 960     {  "_Q_add", "_Q_sub", "_Q_mul", "_Q_div",
 961        "_Q_sqrt", "_Q_neg",
 962        "_Q_itoq", "_Q_stoq", "_Q_dtoq", "_Q_utoq",
 963        "_Q_lltoq", "_Q_ulltoq",
 964        0
 965     };
 966   for (const char * const *I = ABICalls; *I != 0; ++I)
 967     if (strcmp(CalleeName, *I) == 0)
 968       return true;
 969   return false;
 970 }
 971
 972 unsigned
 973 SparcTargetLowering::getSRetArgSize(SelectionDAG &DAG, SDValue Callee) const
 974 {
 975   const Function *CalleeFn = 0;
 976   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 977     CalleeFn = dyn_cast<Function>(G->getGlobal());
 978   } else if (ExternalSymbolSDNode *E =
 979              dyn_cast<ExternalSymbolSDNode>(Callee)) {
 980     const Function *Fn = DAG.getMachineFunction().getFunction();
 981     const Module *M = Fn->getParent();
 982     const char *CalleeName = E->getSymbol();
 983     CalleeFn = M->getFunction(CalleeName);
 984     if (!CalleeFn && isFP128ABICall(CalleeName))
 985       return 16; // Return sizeof(fp128)
 986   }
 987
 988   if (!CalleeFn)
 989     return 0;
 990
 991   assert(CalleeFn->hasStructRetAttr() &&
 992          "Callee does not have the StructRet attribute.");
 993
 994   PointerType *Ty = cast<PointerType>(CalleeFn->arg_begin()->getType());
 995   Type *ElementTy = Ty->getElementType();
 996   return getDataLayout()->getTypeAllocSize(ElementTy);
 997 }
 998
 999
1000 // Fixup floating point arguments in the ... part of a varargs call.
1001 //
1002 // The SPARC v9 ABI requires that floating point arguments are treated the same
1003 // as integers when calling a varargs function. This does not apply to the
1004 // fixed arguments that are part of the function's prototype.
1005 //
1006 // This function post-processes a CCValAssign array created by
1007 // AnalyzeCallOperands().
1008 static void fixupVariableFloatArgs(SmallVectorImpl<CCValAssign> &ArgLocs,
1009                                    ArrayRef<ISD::OutputArg> Outs) {
1010   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1011     const CCValAssign &VA = ArgLocs[i];
1012     MVT ValTy = VA.getLocVT();
1013     // FIXME: What about f32 arguments? C promotes them to f64 when calling
1014     // varargs functions.
1015     if (!VA.isRegLoc() || (ValTy != MVT::f64 && ValTy != MVT::f128))
1016       continue;
1017     // The fixed arguments to a varargs function still go in FP registers.
1018     if (Outs[VA.getValNo()].IsFixed)
1019       continue;
1020
1021     // This floating point argument should be reassigned.
1022     CCValAssign NewVA;
1023
1024     // Determine the offset into the argument array.
1025     unsigned firstReg = (ValTy == MVT::f64) ? SP::D0 : SP::Q0;
1026     unsigned argSize  = (ValTy == MVT::f64) ? 8 : 16;
1027     unsigned Offset = argSize * (VA.getLocReg() - firstReg);
1028     assert(Offset < 16*8 && "Offset out of range, bad register enum?");
1029
1030     if (Offset < 6*8) {
1031       // This argument should go in %i0-%i5.
1032       unsigned IReg = SP::I0 + Offset/8;
1033       if (ValTy == MVT::f64)
1034         // Full register, just bitconvert into i64.
1035         NewVA = CCValAssign::getReg(VA.getValNo(), VA.getValVT(),
1036                                     IReg, MVT::i64, CCValAssign::BCvt);
1037       else {
1038         assert(ValTy == MVT::f128 && "Unexpected type!");
1039         // Full register, just bitconvert into i128 -- We will lower this into
1040         // two i64s in LowerCall_64.
1041         NewVA = CCValAssign::getCustomReg(VA.getValNo(), VA.getValVT(),
1042                                           IReg, MVT::i128, CCValAssign::BCvt);
1043       }
1044     } else {
1045       // This needs to go to memory, we're out of integer registers.
1046       NewVA = CCValAssign::getMem(VA.getValNo(), VA.getValVT(),
1047                                   Offset, VA.getLocVT(), VA.getLocInfo());
1048     }
1049     ArgLocs[i] = NewVA;
1050   }
1051 }
1052
1053 // Lower a call for the 64-bit ABI.
1054 SDValue
1055 SparcTargetLowering::LowerCall_64(TargetLowering::CallLoweringInfo &CLI,
1056                                   SmallVectorImpl<SDValue> &InVals) const {
1057   SelectionDAG &DAG = CLI.DAG;
1058   SDLoc DL = CLI.DL;
1059   SDValue Chain = CLI.Chain;
1060
1061   // Sparc target does not yet support tail call optimization.
1062   CLI.IsTailCall = false;
1063
1064   // Analyze operands of the call, assigning locations to each operand.
1065   SmallVector<CCValAssign, 16> ArgLocs;
1066   CCState CCInfo(CLI.CallConv, CLI.IsVarArg, DAG.getMachineFunction(),
1067                  DAG.getTarget(), ArgLocs, *DAG.getContext());
1068   CCInfo.AnalyzeCallOperands(CLI.Outs, CC_Sparc64);
1069
1070   // Get the size of the outgoing arguments stack space requirement.
1071   // The stack offset computed by CC_Sparc64 includes all arguments.
1072   // Called functions expect 6 argument words to exist in the stack frame, used
1073   // or not.
1074   unsigned ArgsSize = std::max(6*8u, CCInfo.getNextStackOffset());
1075
1076   // Keep stack frames 16-byte aligned.
1077   ArgsSize = RoundUpToAlignment(ArgsSize, 16);
1078
1079   // Varargs calls require special treatment.
1080   if (CLI.IsVarArg)
1081     fixupVariableFloatArgs(ArgLocs, CLI.Outs);
1082
1083   // Adjust the stack pointer to make room for the arguments.
1084   // FIXME: Use hasReservedCallFrame to avoid %sp adjustments around all calls
1085   // with more than 6 arguments.
1086   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(ArgsSize, true),
1087                                DL);
1088
1089   // Collect the set of registers to pass to the function and their values.
1090   // This will be emitted as a sequence of CopyToReg nodes glued to the call
1091   // instruction.
1092   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1093
1094   // Collect chains from all the memory opeations that copy arguments to the
1095   // stack. They must follow the stack pointer adjustment above and precede the
1096   // call instruction itself.
1097   SmallVector<SDValue, 8> MemOpChains;
1098
1099   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1100     const CCValAssign &VA = ArgLocs[i];
1101     SDValue Arg = CLI.OutVals[i];
1102
1103     // Promote the value if needed.
1104     switch (VA.getLocInfo()) {
1105     default:
1106       llvm_unreachable("Unknown location info!");
1107     case CCValAssign::Full:
1108       break;
1109     case CCValAssign::SExt:
1110       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
1111       break;
1112     case CCValAssign::ZExt:
1113       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
1114       break;
1115     case CCValAssign::AExt:
1116       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
1117       break;
1118     case CCValAssign::BCvt:
1119       // fixupVariableFloatArgs() may create bitcasts from f128 to i128. But
1120       // SPARC does not support i128 natively. Lower it into two i64, see below.
1121       if (!VA.needsCustom() || VA.getValVT() != MVT::f128
1122           || VA.getLocVT() != MVT::i128)
1123         Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
1124       break;
1125     }
1126
1127     if (VA.isRegLoc()) {
1128       if (VA.needsCustom() && VA.getValVT() == MVT::f128
1129           && VA.getLocVT() == MVT::i128) {
1130         // Store and reload into the interger register reg and reg+1.
1131         unsigned Offset = 8 * (VA.getLocReg() - SP::I0);
1132         unsigned StackOffset = Offset + Subtarget->getStackPointerBias() + 128;
1133         SDValue StackPtr = DAG.getRegister(SP::O6, getPointerTy());
1134         SDValue HiPtrOff = DAG.getIntPtrConstant(StackOffset);
1135         HiPtrOff         = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr,
1136                                        HiPtrOff);
1137         SDValue LoPtrOff = DAG.getIntPtrConstant(StackOffset + 8);
1138         LoPtrOff         = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr,
1139                                        LoPtrOff);
1140
1141         // Store to %sp+BIAS+128+Offset
1142         SDValue Store = DAG.getStore(Chain, DL, Arg, HiPtrOff,
1143                                      MachinePointerInfo(),
1144                                      false, false, 0);
1145         // Load into Reg and Reg+1
1146         SDValue Hi64 = DAG.getLoad(MVT::i64, DL, Store, HiPtrOff,
1147                                    MachinePointerInfo(),
1148                                    false, false, false, 0);
1149         SDValue Lo64 = DAG.getLoad(MVT::i64, DL, Store, LoPtrOff,
1150                                    MachinePointerInfo(),
1151                                    false, false, false, 0);
1152         RegsToPass.push_back(std::make_pair(toCallerWindow(VA.getLocReg()),
1153                                             Hi64));
1154         RegsToPass.push_back(std::make_pair(toCallerWindow(VA.getLocReg()+1),
1155                                             Lo64));
1156         continue;
1157       }
1158
1159       // The custom bit on an i32 return value indicates that it should be
1160       // passed in the high bits of the register.
1161       if (VA.getValVT() == MVT::i32 && VA.needsCustom()) {
1162         Arg = DAG.getNode(ISD::SHL, DL, MVT::i64, Arg,
1163                           DAG.getConstant(32, MVT::i32));
1164
1165         // The next value may go in the low bits of the same register.
1166         // Handle both at once.
1167         if (i+1 < ArgLocs.size() && ArgLocs[i+1].isRegLoc() &&
1168             ArgLocs[i+1].getLocReg() == VA.getLocReg()) {
1169           SDValue NV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64,
1170                                    CLI.OutVals[i+1]);
1171           Arg = DAG.getNode(ISD::OR, DL, MVT::i64, Arg, NV);
1172           // Skip the next value, it's already done.
1173           ++i;
1174         }
1175       }
1176       RegsToPass.push_back(std::make_pair(toCallerWindow(VA.getLocReg()), Arg));
1177       continue;
1178     }
1179
1180     assert(VA.isMemLoc());
1181
1182     // Create a store off the stack pointer for this argument.
1183     SDValue StackPtr = DAG.getRegister(SP::O6, getPointerTy());
1184     // The argument area starts at %fp+BIAS+128 in the callee frame,
1185     // %sp+BIAS+128 in ours.
1186     SDValue PtrOff = DAG.getIntPtrConstant(VA.getLocMemOffset() +
1187                                            Subtarget->getStackPointerBias() +
1188                                            128);
1189     PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
1190     MemOpChains.push_back(DAG.getStore(Chain, DL, Arg, PtrOff,
1191                                        MachinePointerInfo(),
1192                                        false, false, 0));
1193   }
1194
1195   // Emit all stores, make sure they occur before the call.
1196   if (!MemOpChains.empty())
1197     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
1198                         &MemOpChains[0], MemOpChains.size());
1199
1200   // Build a sequence of CopyToReg nodes glued together with token chain and
1201   // glue operands which copy the outgoing args into registers. The InGlue is
1202   // necessary since all emitted instructions must be stuck together in order
1203   // to pass the live physical registers.
1204   SDValue InGlue;
1205   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1206     Chain = DAG.getCopyToReg(Chain, DL,
1207                              RegsToPass[i].first, RegsToPass[i].second, InGlue);
1208     InGlue = Chain.getValue(1);
1209   }
1210
1211   // If the callee is a GlobalAddress node (quite common, every direct call is)
1212   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1213   // Likewise ExternalSymbol -> TargetExternalSymbol.
1214   SDValue Callee = CLI.Callee;
1215   bool hasReturnsTwice = hasReturnsTwiceAttr(DAG, Callee, CLI.CS);
1216   unsigned TF = ((getTargetMachine().getRelocationModel() == Reloc::PIC_)
1217                  ? SparcMCExpr::VK_Sparc_WPLT30 : 0);
1218   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1219     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, getPointerTy(), 0,
1220                                         TF);
1221   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
1222     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), getPointerTy(), TF);
1223
1224   // Build the operands for the call instruction itself.
1225   SmallVector<SDValue, 8> Ops;
1226   Ops.push_back(Chain);
1227   Ops.push_back(Callee);
1228   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1229     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1230                                   RegsToPass[i].second.getValueType()));
1231
1232   // Add a register mask operand representing the call-preserved registers.
1233   const SparcRegisterInfo *TRI =
1234     ((const SparcTargetMachine&)getTargetMachine()).getRegisterInfo();
1235   const uint32_t *Mask = ((hasReturnsTwice)
1236                           ? TRI->getRTCallPreservedMask(CLI.CallConv)
1237                           : TRI->getCallPreservedMask(CLI.CallConv));
1238   assert(Mask && "Missing call preserved mask for calling convention");
1239   Ops.push_back(DAG.getRegisterMask(Mask));
1240
1241   // Make sure the CopyToReg nodes are glued to the call instruction which
1242   // consumes the registers.
1243   if (InGlue.getNode())
1244     Ops.push_back(InGlue);
1245
1246   // Now the call itself.
1247   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1248   Chain = DAG.getNode(SPISD::CALL, DL, NodeTys, &Ops[0], Ops.size());
1249   InGlue = Chain.getValue(1);
1250
1251   // Revert the stack pointer immediately after the call.
1252   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(ArgsSize, true),
1253                              DAG.getIntPtrConstant(0, true), InGlue, DL);
1254   InGlue = Chain.getValue(1);
1255
1256   // Now extract the return values. This is more or less the same as
1257   // LowerFormalArguments_64.
1258
1259   // Assign locations to each value returned by this call.
1260   SmallVector<CCValAssign, 16> RVLocs;
1261   CCState RVInfo(CLI.CallConv, CLI.IsVarArg, DAG.getMachineFunction(),
1262                  DAG.getTarget(), RVLocs, *DAG.getContext());
1263
1264   // Set inreg flag manually for codegen generated library calls that
1265   // return float.
1266   if (CLI.Ins.size() == 1 && CLI.Ins[0].VT == MVT::f32 && CLI.CS == 0)
1267     CLI.Ins[0].Flags.setInReg();
1268
1269   RVInfo.AnalyzeCallResult(CLI.Ins, RetCC_Sparc64);
1270
1271   // Copy all of the result registers out of their specified physreg.
1272   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1273     CCValAssign &VA = RVLocs[i];
1274     unsigned Reg = toCallerWindow(VA.getLocReg());
1275
1276     // When returning 'inreg {i32, i32 }', two consecutive i32 arguments can
1277     // reside in the same register in the high and low bits. Reuse the
1278     // CopyFromReg previous node to avoid duplicate copies.
1279     SDValue RV;
1280     if (RegisterSDNode *SrcReg = dyn_cast<RegisterSDNode>(Chain.getOperand(1)))
1281       if (SrcReg->getReg() == Reg && Chain->getOpcode() == ISD::CopyFromReg)
1282         RV = Chain.getValue(0);
1283
1284     // But usually we'll create a new CopyFromReg for a different register.
1285     if (!RV.getNode()) {
1286       RV = DAG.getCopyFromReg(Chain, DL, Reg, RVLocs[i].getLocVT(), InGlue);
1287       Chain = RV.getValue(1);
1288       InGlue = Chain.getValue(2);
1289     }
1290
1291     // Get the high bits for i32 struct elements.
1292     if (VA.getValVT() == MVT::i32 && VA.needsCustom())
1293       RV = DAG.getNode(ISD::SRL, DL, VA.getLocVT(), RV,
1294                        DAG.getConstant(32, MVT::i32));
1295
1296     // The callee promoted the return value, so insert an Assert?ext SDNode so
1297     // we won't promote the value again in this function.
1298     switch (VA.getLocInfo()) {
1299     case CCValAssign::SExt:
1300       RV = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), RV,
1301                        DAG.getValueType(VA.getValVT()));
1302       break;
1303     case CCValAssign::ZExt:
1304       RV = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), RV,
1305                        DAG.getValueType(VA.getValVT()));
1306       break;
1307     default:
1308       break;
1309     }
1310
1311     // Truncate the register down to the return value type.
1312     if (VA.isExtInLoc())
1313       RV = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), RV);
1314
1315     InVals.push_back(RV);
1316   }
1317
1318   return Chain;
1319 }
1320
1321 //===----------------------------------------------------------------------===//
1322 // TargetLowering Implementation
1323 //===----------------------------------------------------------------------===//
1324
1325 /// IntCondCCodeToICC - Convert a DAG integer condition code to a SPARC ICC
1326 /// condition.
1327 static SPCC::CondCodes IntCondCCodeToICC(ISD::CondCode CC) {
1328   switch (CC) {
1329   default: llvm_unreachable("Unknown integer condition code!");
1330   case ISD::SETEQ:  return SPCC::ICC_E;
1331   case ISD::SETNE:  return SPCC::ICC_NE;
1332   case ISD::SETLT:  return SPCC::ICC_L;
1333   case ISD::SETGT:  return SPCC::ICC_G;
1334   case ISD::SETLE:  return SPCC::ICC_LE;
1335   case ISD::SETGE:  return SPCC::ICC_GE;
1336   case ISD::SETULT: return SPCC::ICC_CS;
1337   case ISD::SETULE: return SPCC::ICC_LEU;
1338   case ISD::SETUGT: return SPCC::ICC_GU;
1339   case ISD::SETUGE: return SPCC::ICC_CC;
1340   }
1341 }
1342
1343 /// FPCondCCodeToFCC - Convert a DAG floatingp oint condition code to a SPARC
1344 /// FCC condition.
1345 static SPCC::CondCodes FPCondCCodeToFCC(ISD::CondCode CC) {
1346   switch (CC) {
1347   default: llvm_unreachable("Unknown fp condition code!");
1348   case ISD::SETEQ:
1349   case ISD::SETOEQ: return SPCC::FCC_E;
1350   case ISD::SETNE:
1351   case ISD::SETUNE: return SPCC::FCC_NE;
1352   case ISD::SETLT:
1353   case ISD::SETOLT: return SPCC::FCC_L;
1354   case ISD::SETGT:
1355   case ISD::SETOGT: return SPCC::FCC_G;
1356   case ISD::SETLE:
1357   case ISD::SETOLE: return SPCC::FCC_LE;
1358   case ISD::SETGE:
1359   case ISD::SETOGE: return SPCC::FCC_GE;
1360   case ISD::SETULT: return SPCC::FCC_UL;
1361   case ISD::SETULE: return SPCC::FCC_ULE;
1362   case ISD::SETUGT: return SPCC::FCC_UG;
1363   case ISD::SETUGE: return SPCC::FCC_UGE;
1364   case ISD::SETUO:  return SPCC::FCC_U;
1365   case ISD::SETO:   return SPCC::FCC_O;
1366   case ISD::SETONE: return SPCC::FCC_LG;
1367   case ISD::SETUEQ: return SPCC::FCC_UE;
1368   }
1369 }
1370
1371 SparcTargetLowering::SparcTargetLowering(TargetMachine &TM)
1372   : TargetLowering(TM, new SparcELFTargetObjectFile()) {
1373   Subtarget = &TM.getSubtarget<SparcSubtarget>();
1374
1375   // Set up the register classes.
1376   addRegisterClass(MVT::i32, &SP::IntRegsRegClass);
1377   addRegisterClass(MVT::f32, &SP::FPRegsRegClass);
1378   addRegisterClass(MVT::f64, &SP::DFPRegsRegClass);
1379   addRegisterClass(MVT::f128, &SP::QFPRegsRegClass);
1380   if (Subtarget->is64Bit())
1381     addRegisterClass(MVT::i64, &SP::I64RegsRegClass);
1382
1383   // Turn FP extload into load/fextend
1384   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
1385   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
1386
1387   // Sparc doesn't have i1 sign extending load
1388   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
1389
1390   // Turn FP truncstore into trunc + store.
1391   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
1392   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
1393   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
1394
1395   // Custom legalize GlobalAddress nodes into LO/HI parts.
1396   setOperationAction(ISD::GlobalAddress, getPointerTy(), Custom);
1397   setOperationAction(ISD::GlobalTLSAddress, getPointerTy(), Custom);
1398   setOperationAction(ISD::ConstantPool, getPointerTy(), Custom);
1399   setOperationAction(ISD::BlockAddress, getPointerTy(), Custom);
1400
1401   // Sparc doesn't have sext_inreg, replace them with shl/sra
1402   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
1403   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Expand);
1404   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
1405
1406   // Sparc has no REM or DIVREM operations.
1407   setOperationAction(ISD::UREM, MVT::i32, Expand);
1408   setOperationAction(ISD::SREM, MVT::i32, Expand);
1409   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
1410   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
1411
1412   // ... nor does SparcV9.
1413   if (Subtarget->is64Bit()) {
1414     setOperationAction(ISD::UREM, MVT::i64, Expand);
1415     setOperationAction(ISD::SREM, MVT::i64, Expand);
1416     setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
1417     setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
1418   }
1419
1420   // Custom expand fp<->sint
1421   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
1422   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
1423   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
1424   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
1425
1426   // Custom Expand fp<->uint
1427   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
1428   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
1429   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
1430   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
1431
1432   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
1433   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
1434
1435   // Sparc has no select or setcc: expand to SELECT_CC.
1436   setOperationAction(ISD::SELECT, MVT::i32, Expand);
1437   setOperationAction(ISD::SELECT, MVT::f32, Expand);
1438   setOperationAction(ISD::SELECT, MVT::f64, Expand);
1439   setOperationAction(ISD::SELECT, MVT::f128, Expand);
1440
1441   setOperationAction(ISD::SETCC, MVT::i32, Expand);
1442   setOperationAction(ISD::SETCC, MVT::f32, Expand);
1443   setOperationAction(ISD::SETCC, MVT::f64, Expand);
1444   setOperationAction(ISD::SETCC, MVT::f128, Expand);
1445
1446   // Sparc doesn't have BRCOND either, it has BR_CC.
1447   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
1448   setOperationAction(ISD::BRIND, MVT::Other, Expand);
1449   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
1450   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
1451   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
1452   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
1453   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
1454
1455   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
1456   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
1457   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
1458   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
1459
1460   if (Subtarget->is64Bit()) {
1461     setOperationAction(ISD::ADDC, MVT::i64, Custom);
1462     setOperationAction(ISD::ADDE, MVT::i64, Custom);
1463     setOperationAction(ISD::SUBC, MVT::i64, Custom);
1464     setOperationAction(ISD::SUBE, MVT::i64, Custom);
1465     setOperationAction(ISD::BITCAST, MVT::f64, Expand);
1466     setOperationAction(ISD::BITCAST, MVT::i64, Expand);
1467     setOperationAction(ISD::SELECT, MVT::i64, Expand);
1468     setOperationAction(ISD::SETCC, MVT::i64, Expand);
1469     setOperationAction(ISD::BR_CC, MVT::i64, Custom);
1470     setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
1471
1472     setOperationAction(ISD::CTPOP, MVT::i64,
1473                        Subtarget->usePopc() ? Legal : Expand);
1474     setOperationAction(ISD::CTTZ , MVT::i64, Expand);
1475     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
1476     setOperationAction(ISD::CTLZ , MVT::i64, Expand);
1477     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
1478     setOperationAction(ISD::BSWAP, MVT::i64, Expand);
1479     setOperationAction(ISD::ROTL , MVT::i64, Expand);
1480     setOperationAction(ISD::ROTR , MVT::i64, Expand);
1481     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Custom);
1482   }
1483
1484   // ATOMICs.
1485   // FIXME: We insert fences for each atomics and generate sub-optimal code
1486   // for PSO/TSO. Also, implement other atomicrmw operations.
1487
1488   setInsertFencesForAtomic(true);
1489
1490   setOperationAction(ISD::ATOMIC_SWAP, MVT::i32, Legal);
1491   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32,
1492                      (Subtarget->isV9() ? Legal: Expand));
1493
1494
1495   setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Legal);
1496
1497   // Custom Lower Atomic LOAD/STORE
1498   setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
1499   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
1500
1501   if (Subtarget->is64Bit()) {
1502     setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Legal);
1503     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Legal);
1504     setOperationAction(ISD::ATOMIC_LOAD, MVT::i64, Custom);
1505     setOperationAction(ISD::ATOMIC_STORE, MVT::i64, Custom);
1506   }
1507
1508   if (!Subtarget->isV9()) {
1509     // SparcV8 does not have FNEGD and FABSD.
1510     setOperationAction(ISD::FNEG, MVT::f64, Custom);
1511     setOperationAction(ISD::FABS, MVT::f64, Custom);
1512   }
1513
1514   setOperationAction(ISD::FSIN , MVT::f128, Expand);
1515   setOperationAction(ISD::FCOS , MVT::f128, Expand);
1516   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
1517   setOperationAction(ISD::FREM , MVT::f128, Expand);
1518   setOperationAction(ISD::FMA  , MVT::f128, Expand);
1519   setOperationAction(ISD::FSIN , MVT::f64, Expand);
1520   setOperationAction(ISD::FCOS , MVT::f64, Expand);
1521   setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
1522   setOperationAction(ISD::FREM , MVT::f64, Expand);
1523   setOperationAction(ISD::FMA  , MVT::f64, Expand);
1524   setOperationAction(ISD::FSIN , MVT::f32, Expand);
1525   setOperationAction(ISD::FCOS , MVT::f32, Expand);
1526   setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
1527   setOperationAction(ISD::FREM , MVT::f32, Expand);
1528   setOperationAction(ISD::FMA  , MVT::f32, Expand);
1529   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
1530   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
1531   setOperationAction(ISD::CTLZ , MVT::i32, Expand);
1532   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
1533   setOperationAction(ISD::ROTL , MVT::i32, Expand);
1534   setOperationAction(ISD::ROTR , MVT::i32, Expand);
1535   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
1536   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
1537   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
1538   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
1539   setOperationAction(ISD::FPOW , MVT::f128, Expand);
1540   setOperationAction(ISD::FPOW , MVT::f64, Expand);
1541   setOperationAction(ISD::FPOW , MVT::f32, Expand);
1542
1543   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
1544   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
1545   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
1546
1547   // FIXME: Sparc provides these multiplies, but we don't have them yet.
1548   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
1549   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
1550
1551   if (Subtarget->is64Bit()) {
1552     setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
1553     setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
1554     setOperationAction(ISD::MULHU,     MVT::i64, Expand);
1555     setOperationAction(ISD::MULHS,     MVT::i64, Expand);
1556
1557     setOperationAction(ISD::UMULO,     MVT::i64, Custom);
1558     setOperationAction(ISD::SMULO,     MVT::i64, Custom);
1559
1560     setOperationAction(ISD::SHL_PARTS, MVT::i64, Expand);
1561     setOperationAction(ISD::SRA_PARTS, MVT::i64, Expand);
1562     setOperationAction(ISD::SRL_PARTS, MVT::i64, Expand);
1563   }
1564
1565   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
1566   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
1567   // VAARG needs to be lowered to not do unaligned accesses for doubles.
1568   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
1569
1570   setOperationAction(ISD::TRAP              , MVT::Other, Legal);
1571
1572   // Use the default implementation.
1573   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
1574   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
1575   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
1576   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Expand);
1577   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
1578
1579   setExceptionPointerRegister(SP::I0);
1580   setExceptionSelectorRegister(SP::I1);
1581
1582   setStackPointerRegisterToSaveRestore(SP::O6);
1583
1584   setOperationAction(ISD::CTPOP, MVT::i32,
1585                      Subtarget->usePopc() ? Legal : Expand);
1586
1587   if (Subtarget->isV9() && Subtarget->hasHardQuad()) {
1588     setOperationAction(ISD::LOAD, MVT::f128, Legal);
1589     setOperationAction(ISD::STORE, MVT::f128, Legal);
1590   } else {
1591     setOperationAction(ISD::LOAD, MVT::f128, Custom);
1592     setOperationAction(ISD::STORE, MVT::f128, Custom);
1593   }
1594
1595   if (Subtarget->hasHardQuad()) {
1596     setOperationAction(ISD::FADD,  MVT::f128, Legal);
1597     setOperationAction(ISD::FSUB,  MVT::f128, Legal);
1598     setOperationAction(ISD::FMUL,  MVT::f128, Legal);
1599     setOperationAction(ISD::FDIV,  MVT::f128, Legal);
1600     setOperationAction(ISD::FSQRT, MVT::f128, Legal);
1601     setOperationAction(ISD::FP_EXTEND, MVT::f128, Legal);
1602     setOperationAction(ISD::FP_ROUND,  MVT::f64, Legal);
1603     if (Subtarget->isV9()) {
1604       setOperationAction(ISD::FNEG, MVT::f128, Legal);
1605       setOperationAction(ISD::FABS, MVT::f128, Legal);
1606     } else {
1607       setOperationAction(ISD::FNEG, MVT::f128, Custom);
1608       setOperationAction(ISD::FABS, MVT::f128, Custom);
1609     }
1610
1611     if (!Subtarget->is64Bit()) {
1612       setLibcallName(RTLIB::FPTOSINT_F128_I64, "_Q_qtoll");
1613       setLibcallName(RTLIB::FPTOUINT_F128_I64, "_Q_qtoull");
1614       setLibcallName(RTLIB::SINTTOFP_I64_F128, "_Q_lltoq");
1615       setLibcallName(RTLIB::UINTTOFP_I64_F128, "_Q_ulltoq");
1616     }
1617
1618   } else {
1619     // Custom legalize f128 operations.
1620
1621     setOperationAction(ISD::FADD,  MVT::f128, Custom);
1622     setOperationAction(ISD::FSUB,  MVT::f128, Custom);
1623     setOperationAction(ISD::FMUL,  MVT::f128, Custom);
1624     setOperationAction(ISD::FDIV,  MVT::f128, Custom);
1625     setOperationAction(ISD::FSQRT, MVT::f128, Custom);
1626     setOperationAction(ISD::FNEG,  MVT::f128, Custom);
1627     setOperationAction(ISD::FABS,  MVT::f128, Custom);
1628
1629     setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
1630     setOperationAction(ISD::FP_ROUND,  MVT::f64, Custom);
1631     setOperationAction(ISD::FP_ROUND,  MVT::f32, Custom);
1632
1633     // Setup Runtime library names.
1634     if (Subtarget->is64Bit()) {
1635       setLibcallName(RTLIB::ADD_F128,  "_Qp_add");
1636       setLibcallName(RTLIB::SUB_F128,  "_Qp_sub");
1637       setLibcallName(RTLIB::MUL_F128,  "_Qp_mul");
1638       setLibcallName(RTLIB::DIV_F128,  "_Qp_div");
1639       setLibcallName(RTLIB::SQRT_F128, "_Qp_sqrt");
1640       setLibcallName(RTLIB::FPTOSINT_F128_I32, "_Qp_qtoi");
1641       setLibcallName(RTLIB::FPTOUINT_F128_I32, "_Qp_qtoui");
1642       setLibcallName(RTLIB::SINTTOFP_I32_F128, "_Qp_itoq");
1643       setLibcallName(RTLIB::UINTTOFP_I32_F128, "_Qp_uitoq");
1644       setLibcallName(RTLIB::FPTOSINT_F128_I64, "_Qp_qtox");
1645       setLibcallName(RTLIB::FPTOUINT_F128_I64, "_Qp_qtoux");
1646       setLibcallName(RTLIB::SINTTOFP_I64_F128, "_Qp_xtoq");
1647       setLibcallName(RTLIB::UINTTOFP_I64_F128, "_Qp_uxtoq");
1648       setLibcallName(RTLIB::FPEXT_F32_F128, "_Qp_stoq");
1649       setLibcallName(RTLIB::FPEXT_F64_F128, "_Qp_dtoq");
1650       setLibcallName(RTLIB::FPROUND_F128_F32, "_Qp_qtos");
1651       setLibcallName(RTLIB::FPROUND_F128_F64, "_Qp_qtod");
1652     } else {
1653       setLibcallName(RTLIB::ADD_F128,  "_Q_add");
1654       setLibcallName(RTLIB::SUB_F128,  "_Q_sub");
1655       setLibcallName(RTLIB::MUL_F128,  "_Q_mul");
1656       setLibcallName(RTLIB::DIV_F128,  "_Q_div");
1657       setLibcallName(RTLIB::SQRT_F128, "_Q_sqrt");
1658       setLibcallName(RTLIB::FPTOSINT_F128_I32, "_Q_qtoi");
1659       setLibcallName(RTLIB::FPTOUINT_F128_I32, "_Q_qtou");
1660       setLibcallName(RTLIB::SINTTOFP_I32_F128, "_Q_itoq");
1661       setLibcallName(RTLIB::UINTTOFP_I32_F128, "_Q_utoq");
1662       setLibcallName(RTLIB::FPTOSINT_F128_I64, "_Q_qtoll");
1663       setLibcallName(RTLIB::FPTOUINT_F128_I64, "_Q_qtoull");
1664       setLibcallName(RTLIB::SINTTOFP_I64_F128, "_Q_lltoq");
1665       setLibcallName(RTLIB::UINTTOFP_I64_F128, "_Q_ulltoq");
1666       setLibcallName(RTLIB::FPEXT_F32_F128, "_Q_stoq");
1667       setLibcallName(RTLIB::FPEXT_F64_F128, "_Q_dtoq");
1668       setLibcallName(RTLIB::FPROUND_F128_F32, "_Q_qtos");
1669       setLibcallName(RTLIB::FPROUND_F128_F64, "_Q_qtod");
1670     }
1671   }
1672
1673   setMinFunctionAlignment(2);
1674
1675   computeRegisterProperties();
1676 }
1677
1678 const char *SparcTargetLowering::getTargetNodeName(unsigned Opcode) const {
1679   switch (Opcode) {
1680   default: return 0;
1681   case SPISD::CMPICC:     return "SPISD::CMPICC";
1682   case SPISD::CMPFCC:     return "SPISD::CMPFCC";
1683   case SPISD::BRICC:      return "SPISD::BRICC";
1684   case SPISD::BRXCC:      return "SPISD::BRXCC";
1685   case SPISD::BRFCC:      return "SPISD::BRFCC";
1686   case SPISD::SELECT_ICC: return "SPISD::SELECT_ICC";
1687   case SPISD::SELECT_XCC: return "SPISD::SELECT_XCC";
1688   case SPISD::SELECT_FCC: return "SPISD::SELECT_FCC";
1689   case SPISD::Hi:         return "SPISD::Hi";
1690   case SPISD::Lo:         return "SPISD::Lo";
1691   case SPISD::FTOI:       return "SPISD::FTOI";
1692   case SPISD::ITOF:       return "SPISD::ITOF";
1693   case SPISD::FTOX:       return "SPISD::FTOX";
1694   case SPISD::XTOF:       return "SPISD::XTOF";
1695   case SPISD::CALL:       return "SPISD::CALL";
1696   case SPISD::RET_FLAG:   return "SPISD::RET_FLAG";
1697   case SPISD::GLOBAL_BASE_REG: return "SPISD::GLOBAL_BASE_REG";
1698   case SPISD::FLUSHW:     return "SPISD::FLUSHW";
1699   case SPISD::TLS_ADD:    return "SPISD::TLS_ADD";
1700   case SPISD::TLS_LD:     return "SPISD::TLS_LD";
1701   case SPISD::TLS_CALL:   return "SPISD::TLS_CALL";
1702   }
1703 }
1704
1705 EVT SparcTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1706   if (!VT.isVector())
1707     return MVT::i32;
1708   return VT.changeVectorElementTypeToInteger();
1709 }
1710
1711 /// isMaskedValueZeroForTargetNode - Return true if 'Op & Mask' is known to
1712 /// be zero. Op is expected to be a target specific node. Used by DAG
1713 /// combiner.
1714 void SparcTargetLowering::computeMaskedBitsForTargetNode
1715                                 (const SDValue Op,
1716                                  APInt &KnownZero,
1717                                  APInt &KnownOne,
1718                                  const SelectionDAG &DAG,
1719                                  unsigned Depth) const {
1720   APInt KnownZero2, KnownOne2;
1721   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
1722
1723   switch (Op.getOpcode()) {
1724   default: break;
1725   case SPISD::SELECT_ICC:
1726   case SPISD::SELECT_XCC:
1727   case SPISD::SELECT_FCC:
1728     DAG.ComputeMaskedBits(Op.getOperand(1), KnownZero, KnownOne, Depth+1);
1729     DAG.ComputeMaskedBits(Op.getOperand(0), KnownZero2, KnownOne2, Depth+1);
1730     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1731     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1732
1733     // Only known if known in both the LHS and RHS.
1734     KnownOne &= KnownOne2;
1735     KnownZero &= KnownZero2;
1736     break;
1737   }
1738 }
1739
1740 // Look at LHS/RHS/CC and see if they are a lowered setcc instruction.  If so
1741 // set LHS/RHS and SPCC to the LHS/RHS of the setcc and SPCC to the condition.
1742 static void LookThroughSetCC(SDValue &LHS, SDValue &RHS,
1743                              ISD::CondCode CC, unsigned &SPCC) {
1744   if (isa<ConstantSDNode>(RHS) &&
1745       cast<ConstantSDNode>(RHS)->isNullValue() &&
1746       CC == ISD::SETNE &&
1747       (((LHS.getOpcode() == SPISD::SELECT_ICC ||
1748          LHS.getOpcode() == SPISD::SELECT_XCC) &&
1749         LHS.getOperand(3).getOpcode() == SPISD::CMPICC) ||
1750        (LHS.getOpcode() == SPISD::SELECT_FCC &&
1751         LHS.getOperand(3).getOpcode() == SPISD::CMPFCC)) &&
1752       isa<ConstantSDNode>(LHS.getOperand(0)) &&
1753       isa<ConstantSDNode>(LHS.getOperand(1)) &&
1754       cast<ConstantSDNode>(LHS.getOperand(0))->isOne() &&
1755       cast<ConstantSDNode>(LHS.getOperand(1))->isNullValue()) {
1756     SDValue CMPCC = LHS.getOperand(3);
1757     SPCC = cast<ConstantSDNode>(LHS.getOperand(2))->getZExtValue();
1758     LHS = CMPCC.getOperand(0);
1759     RHS = CMPCC.getOperand(1);
1760   }
1761 }
1762
1763 // Convert to a target node and set target flags.
1764 SDValue SparcTargetLowering::withTargetFlags(SDValue Op, unsigned TF,
1765                                              SelectionDAG &DAG) const {
1766   if (const GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op))
1767     return DAG.getTargetGlobalAddress(GA->getGlobal(),
1768                                       SDLoc(GA),
1769                                       GA->getValueType(0),
1770                                       GA->getOffset(), TF);
1771
1772   if (const ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op))
1773     return DAG.getTargetConstantPool(CP->getConstVal(),
1774                                      CP->getValueType(0),
1775                                      CP->getAlignment(),
1776                                      CP->getOffset(), TF);
1777
1778   if (const BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(Op))
1779     return DAG.getTargetBlockAddress(BA->getBlockAddress(),
1780                                      Op.getValueType(),
1781                                      0,
1782                                      TF);
1783
1784   if (const ExternalSymbolSDNode *ES = dyn_cast<ExternalSymbolSDNode>(Op))
1785     return DAG.getTargetExternalSymbol(ES->getSymbol(),
1786                                        ES->getValueType(0), TF);
1787
1788   llvm_unreachable("Unhandled address SDNode");
1789 }
1790
1791 // Split Op into high and low parts according to HiTF and LoTF.
1792 // Return an ADD node combining the parts.
1793 SDValue SparcTargetLowering::makeHiLoPair(SDValue Op,
1794                                           unsigned HiTF, unsigned LoTF,
1795                                           SelectionDAG &DAG) const {
1796   SDLoc DL(Op);
1797   EVT VT = Op.getValueType();
1798   SDValue Hi = DAG.getNode(SPISD::Hi, DL, VT, withTargetFlags(Op, HiTF, DAG));
1799   SDValue Lo = DAG.getNode(SPISD::Lo, DL, VT, withTargetFlags(Op, LoTF, DAG));
1800   return DAG.getNode(ISD::ADD, DL, VT, Hi, Lo);
1801 }
1802
1803 // Build SDNodes for producing an address from a GlobalAddress, ConstantPool,
1804 // or ExternalSymbol SDNode.
1805 SDValue SparcTargetLowering::makeAddress(SDValue Op, SelectionDAG &DAG) const {
1806   SDLoc DL(Op);
1807   EVT VT = getPointerTy();
1808
1809   // Handle PIC mode first.
1810   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1811     // This is the pic32 code model, the GOT is known to be smaller than 4GB.
1812     SDValue HiLo = makeHiLoPair(Op, SparcMCExpr::VK_Sparc_GOT22,
1813                                 SparcMCExpr::VK_Sparc_GOT10, DAG);
1814     SDValue GlobalBase = DAG.getNode(SPISD::GLOBAL_BASE_REG, DL, VT);
1815     SDValue AbsAddr = DAG.getNode(ISD::ADD, DL, VT, GlobalBase, HiLo);
1816     // GLOBAL_BASE_REG codegen'ed with call. Inform MFI that this
1817     // function has calls.
1818     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1819     MFI->setHasCalls(true);
1820     return DAG.getLoad(VT, DL, DAG.getEntryNode(), AbsAddr,
1821                        MachinePointerInfo::getGOT(), false, false, false, 0);
1822   }
1823
1824   // This is one of the absolute code models.
1825   switch(getTargetMachine().getCodeModel()) {
1826   default:
1827     llvm_unreachable("Unsupported absolute code model");
1828   case CodeModel::Small:
1829     // abs32.
1830     return makeHiLoPair(Op, SparcMCExpr::VK_Sparc_HI,
1831                         SparcMCExpr::VK_Sparc_LO, DAG);
1832   case CodeModel::Medium: {
1833     // abs44.
1834     SDValue H44 = makeHiLoPair(Op, SparcMCExpr::VK_Sparc_H44,
1835                                SparcMCExpr::VK_Sparc_M44, DAG);
1836     H44 = DAG.getNode(ISD::SHL, DL, VT, H44, DAG.getConstant(12, MVT::i32));
1837     SDValue L44 = withTargetFlags(Op, SparcMCExpr::VK_Sparc_L44, DAG);
1838     L44 = DAG.getNode(SPISD::Lo, DL, VT, L44);
1839     return DAG.getNode(ISD::ADD, DL, VT, H44, L44);
1840   }
1841   case CodeModel::Large: {
1842     // abs64.
1843     SDValue Hi = makeHiLoPair(Op, SparcMCExpr::VK_Sparc_HH,
1844                               SparcMCExpr::VK_Sparc_HM, DAG);
1845     Hi = DAG.getNode(ISD::SHL, DL, VT, Hi, DAG.getConstant(32, MVT::i32));
1846     SDValue Lo = makeHiLoPair(Op, SparcMCExpr::VK_Sparc_HI,
1847                               SparcMCExpr::VK_Sparc_LO, DAG);
1848     return DAG.getNode(ISD::ADD, DL, VT, Hi, Lo);
1849   }
1850   }
1851 }
1852
1853 SDValue SparcTargetLowering::LowerGlobalAddress(SDValue Op,
1854                                                 SelectionDAG &DAG) const {
1855   return makeAddress(Op, DAG);
1856 }
1857
1858 SDValue SparcTargetLowering::LowerConstantPool(SDValue Op,
1859                                                SelectionDAG &DAG) const {
1860   return makeAddress(Op, DAG);
1861 }
1862
1863 SDValue SparcTargetLowering::LowerBlockAddress(SDValue Op,
1864                                                SelectionDAG &DAG) const {
1865   return makeAddress(Op, DAG);
1866 }
1867
1868 SDValue SparcTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1869                                                    SelectionDAG &DAG) const {
1870
1871   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1872   SDLoc DL(GA);
1873   const GlobalValue *GV = GA->getGlobal();
1874   EVT PtrVT = getPointerTy();
1875
1876   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1877
1878   if (model == TLSModel::GeneralDynamic || model == TLSModel::LocalDynamic) {
1879     unsigned HiTF = ((model == TLSModel::GeneralDynamic)
1880                      ? SparcMCExpr::VK_Sparc_TLS_GD_HI22
1881                      : SparcMCExpr::VK_Sparc_TLS_LDM_HI22);
1882     unsigned LoTF = ((model == TLSModel::GeneralDynamic)
1883                      ? SparcMCExpr::VK_Sparc_TLS_GD_LO10
1884                      : SparcMCExpr::VK_Sparc_TLS_LDM_LO10);
1885     unsigned addTF = ((model == TLSModel::GeneralDynamic)
1886                       ? SparcMCExpr::VK_Sparc_TLS_GD_ADD
1887                       : SparcMCExpr::VK_Sparc_TLS_LDM_ADD);
1888     unsigned callTF = ((model == TLSModel::GeneralDynamic)
1889                        ? SparcMCExpr::VK_Sparc_TLS_GD_CALL
1890                        : SparcMCExpr::VK_Sparc_TLS_LDM_CALL);
1891
1892     SDValue HiLo = makeHiLoPair(Op, HiTF, LoTF, DAG);
1893     SDValue Base = DAG.getNode(SPISD::GLOBAL_BASE_REG, DL, PtrVT);
1894     SDValue Argument = DAG.getNode(SPISD::TLS_ADD, DL, PtrVT, Base, HiLo,
1895                                withTargetFlags(Op, addTF, DAG));
1896
1897     SDValue Chain = DAG.getEntryNode();
1898     SDValue InFlag;
1899
1900     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(1, true), DL);
1901     Chain = DAG.getCopyToReg(Chain, DL, SP::O0, Argument, InFlag);
1902     InFlag = Chain.getValue(1);
1903     SDValue Callee = DAG.getTargetExternalSymbol("__tls_get_addr", PtrVT);
1904     SDValue Symbol = withTargetFlags(Op, callTF, DAG);
1905
1906     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1907     SmallVector<SDValue, 4> Ops;
1908     Ops.push_back(Chain);
1909     Ops.push_back(Callee);
1910     Ops.push_back(Symbol);
1911     Ops.push_back(DAG.getRegister(SP::O0, PtrVT));
1912     const uint32_t *Mask = getTargetMachine()
1913       .getRegisterInfo()->getCallPreservedMask(CallingConv::C);
1914     assert(Mask && "Missing call preserved mask for calling convention");
1915     Ops.push_back(DAG.getRegisterMask(Mask));
1916     Ops.push_back(InFlag);
1917     Chain = DAG.getNode(SPISD::TLS_CALL, DL, NodeTys, &Ops[0], Ops.size());
1918     InFlag = Chain.getValue(1);
1919     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(1, true),
1920                                DAG.getIntPtrConstant(0, true), InFlag, DL);
1921     InFlag = Chain.getValue(1);
1922     SDValue Ret = DAG.getCopyFromReg(Chain, DL, SP::O0, PtrVT, InFlag);
1923
1924     if (model != TLSModel::LocalDynamic)
1925       return Ret;
1926
1927     SDValue Hi = DAG.getNode(SPISD::Hi, DL, PtrVT,
1928                  withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LDO_HIX22, DAG));
1929     SDValue Lo = DAG.getNode(SPISD::Lo, DL, PtrVT,
1930                  withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LDO_LOX10, DAG));
1931     HiLo =  DAG.getNode(ISD::XOR, DL, PtrVT, Hi, Lo);
1932     return DAG.getNode(SPISD::TLS_ADD, DL, PtrVT, Ret, HiLo,
1933                    withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LDO_ADD, DAG));
1934   }
1935
1936   if (model == TLSModel::InitialExec) {
1937     unsigned ldTF     = ((PtrVT == MVT::i64)? SparcMCExpr::VK_Sparc_TLS_IE_LDX
1938                          : SparcMCExpr::VK_Sparc_TLS_IE_LD);
1939
1940     SDValue Base = DAG.getNode(SPISD::GLOBAL_BASE_REG, DL, PtrVT);
1941
1942     // GLOBAL_BASE_REG codegen'ed with call. Inform MFI that this
1943     // function has calls.
1944     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1945     MFI->setHasCalls(true);
1946
1947     SDValue TGA = makeHiLoPair(Op,
1948                                SparcMCExpr::VK_Sparc_TLS_IE_HI22,
1949                                SparcMCExpr::VK_Sparc_TLS_IE_LO10, DAG);
1950     SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, Base, TGA);
1951     SDValue Offset = DAG.getNode(SPISD::TLS_LD,
1952                                  DL, PtrVT, Ptr,
1953                                  withTargetFlags(Op, ldTF, DAG));
1954     return DAG.getNode(SPISD::TLS_ADD, DL, PtrVT,
1955                        DAG.getRegister(SP::G7, PtrVT), Offset,
1956                        withTargetFlags(Op,
1957                                        SparcMCExpr::VK_Sparc_TLS_IE_ADD, DAG));
1958   }
1959
1960   assert(model == TLSModel::LocalExec);
1961   SDValue Hi = DAG.getNode(SPISD::Hi, DL, PtrVT,
1962                   withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LE_HIX22, DAG));
1963   SDValue Lo = DAG.getNode(SPISD::Lo, DL, PtrVT,
1964                   withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LE_LOX10, DAG));
1965   SDValue Offset =  DAG.getNode(ISD::XOR, DL, PtrVT, Hi, Lo);
1966
1967   return DAG.getNode(ISD::ADD, DL, PtrVT,
1968                      DAG.getRegister(SP::G7, PtrVT), Offset);
1969 }
1970
1971 SDValue
1972 SparcTargetLowering::LowerF128_LibCallArg(SDValue Chain, ArgListTy &Args,
1973                                           SDValue Arg, SDLoc DL,
1974                                           SelectionDAG &DAG) const {
1975   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1976   EVT ArgVT = Arg.getValueType();
1977   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1978
1979   ArgListEntry Entry;
1980   Entry.Node = Arg;
1981   Entry.Ty   = ArgTy;
1982
1983   if (ArgTy->isFP128Ty()) {
1984     // Create a stack object and pass the pointer to the library function.
1985     int FI = MFI->CreateStackObject(16, 8, false);
1986     SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
1987     Chain = DAG.getStore(Chain,
1988                          DL,
1989                          Entry.Node,
1990                          FIPtr,
1991                          MachinePointerInfo(),
1992                          false,
1993                          false,
1994                          8);
1995
1996     Entry.Node = FIPtr;
1997     Entry.Ty   = PointerType::getUnqual(ArgTy);
1998   }
1999   Args.push_back(Entry);
2000   return Chain;
2001 }
2002
2003 SDValue
2004 SparcTargetLowering::LowerF128Op(SDValue Op, SelectionDAG &DAG,
2005                                  const char *LibFuncName,
2006                                  unsigned numArgs) const {
2007
2008   ArgListTy Args;
2009
2010   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2011
2012   SDValue Callee = DAG.getExternalSymbol(LibFuncName, getPointerTy());
2013   Type *RetTy = Op.getValueType().getTypeForEVT(*DAG.getContext());
2014   Type *RetTyABI = RetTy;
2015   SDValue Chain = DAG.getEntryNode();
2016   SDValue RetPtr;
2017
2018   if (RetTy->isFP128Ty()) {
2019     // Create a Stack Object to receive the return value of type f128.
2020     ArgListEntry Entry;
2021     int RetFI = MFI->CreateStackObject(16, 8, false);
2022     RetPtr = DAG.getFrameIndex(RetFI, getPointerTy());
2023     Entry.Node = RetPtr;
2024     Entry.Ty   = PointerType::getUnqual(RetTy);
2025     if (!Subtarget->is64Bit())
2026       Entry.isSRet = true;
2027     Entry.isReturned = false;
2028     Args.push_back(Entry);
2029     RetTyABI = Type::getVoidTy(*DAG.getContext());
2030   }
2031
2032   assert(Op->getNumOperands() >= numArgs && "Not enough operands!");
2033   for (unsigned i = 0, e = numArgs; i != e; ++i) {
2034     Chain = LowerF128_LibCallArg(Chain, Args, Op.getOperand(i), SDLoc(Op), DAG);
2035   }
2036   TargetLowering::
2037     CallLoweringInfo CLI(Chain,
2038                          RetTyABI,
2039                          false, false, false, false,
2040                          0, CallingConv::C,
2041                          false, false, true,
2042                          Callee, Args, DAG, SDLoc(Op));
2043   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
2044
2045   // chain is in second result.
2046   if (RetTyABI == RetTy)
2047     return CallInfo.first;
2048
2049   assert (RetTy->isFP128Ty() && "Unexpected return type!");
2050
2051   Chain = CallInfo.second;
2052
2053   // Load RetPtr to get the return value.
2054   return DAG.getLoad(Op.getValueType(),
2055                      SDLoc(Op),
2056                      Chain,
2057                      RetPtr,
2058                      MachinePointerInfo(),
2059                      false, false, false, 8);
2060 }
2061
2062 SDValue
2063 SparcTargetLowering::LowerF128Compare(SDValue LHS, SDValue RHS,
2064                                       unsigned &SPCC,
2065                                       SDLoc DL,
2066                                       SelectionDAG &DAG) const {
2067
2068   const char *LibCall = 0;
2069   bool is64Bit = Subtarget->is64Bit();
2070   switch(SPCC) {
2071   default: llvm_unreachable("Unhandled conditional code!");
2072   case SPCC::FCC_E  : LibCall = is64Bit? "_Qp_feq" : "_Q_feq"; break;
2073   case SPCC::FCC_NE : LibCall = is64Bit? "_Qp_fne" : "_Q_fne"; break;
2074   case SPCC::FCC_L  : LibCall = is64Bit? "_Qp_flt" : "_Q_flt"; break;
2075   case SPCC::FCC_G  : LibCall = is64Bit? "_Qp_fgt" : "_Q_fgt"; break;
2076   case SPCC::FCC_LE : LibCall = is64Bit? "_Qp_fle" : "_Q_fle"; break;
2077   case SPCC::FCC_GE : LibCall = is64Bit? "_Qp_fge" : "_Q_fge"; break;
2078   case SPCC::FCC_UL :
2079   case SPCC::FCC_ULE:
2080   case SPCC::FCC_UG :
2081   case SPCC::FCC_UGE:
2082   case SPCC::FCC_U  :
2083   case SPCC::FCC_O  :
2084   case SPCC::FCC_LG :
2085   case SPCC::FCC_UE : LibCall = is64Bit? "_Qp_cmp" : "_Q_cmp"; break;
2086   }
2087
2088   SDValue Callee = DAG.getExternalSymbol(LibCall, getPointerTy());
2089   Type *RetTy = Type::getInt32Ty(*DAG.getContext());
2090   ArgListTy Args;
2091   SDValue Chain = DAG.getEntryNode();
2092   Chain = LowerF128_LibCallArg(Chain, Args, LHS, DL, DAG);
2093   Chain = LowerF128_LibCallArg(Chain, Args, RHS, DL, DAG);
2094
2095   TargetLowering::
2096     CallLoweringInfo CLI(Chain,
2097                          RetTy,
2098                          false, false, false, false,
2099                          0, CallingConv::C,
2100                          false, false, true,
2101                          Callee, Args, DAG, DL);
2102
2103   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
2104
2105   // result is in first, and chain is in second result.
2106   SDValue Result =  CallInfo.first;
2107
2108   switch(SPCC) {
2109   default: {
2110     SDValue RHS = DAG.getTargetConstant(0, Result.getValueType());
2111     SPCC = SPCC::ICC_NE;
2112     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2113   }
2114   case SPCC::FCC_UL : {
2115     SDValue Mask   = DAG.getTargetConstant(1, Result.getValueType());
2116     Result = DAG.getNode(ISD::AND, DL, Result.getValueType(), Result, Mask);
2117     SDValue RHS    = DAG.getTargetConstant(0, Result.getValueType());
2118     SPCC = SPCC::ICC_NE;
2119     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2120   }
2121   case SPCC::FCC_ULE: {
2122     SDValue RHS = DAG.getTargetConstant(2, Result.getValueType());
2123     SPCC = SPCC::ICC_NE;
2124     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2125   }
2126   case SPCC::FCC_UG :  {
2127     SDValue RHS = DAG.getTargetConstant(1, Result.getValueType());
2128     SPCC = SPCC::ICC_G;
2129     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2130   }
2131   case SPCC::FCC_UGE: {
2132     SDValue RHS = DAG.getTargetConstant(1, Result.getValueType());
2133     SPCC = SPCC::ICC_NE;
2134     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2135   }
2136
2137   case SPCC::FCC_U  :  {
2138     SDValue RHS = DAG.getTargetConstant(3, Result.getValueType());
2139     SPCC = SPCC::ICC_E;
2140     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2141   }
2142   case SPCC::FCC_O  :  {
2143     SDValue RHS = DAG.getTargetConstant(3, Result.getValueType());
2144     SPCC = SPCC::ICC_NE;
2145     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2146   }
2147   case SPCC::FCC_LG :  {
2148     SDValue Mask   = DAG.getTargetConstant(3, Result.getValueType());
2149     Result = DAG.getNode(ISD::AND, DL, Result.getValueType(), Result, Mask);
2150     SDValue RHS    = DAG.getTargetConstant(0, Result.getValueType());
2151     SPCC = SPCC::ICC_NE;
2152     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2153   }
2154   case SPCC::FCC_UE : {
2155     SDValue Mask   = DAG.getTargetConstant(3, Result.getValueType());
2156     Result = DAG.getNode(ISD::AND, DL, Result.getValueType(), Result, Mask);
2157     SDValue RHS    = DAG.getTargetConstant(0, Result.getValueType());
2158     SPCC = SPCC::ICC_E;
2159     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2160   }
2161   }
2162 }
2163
2164 static SDValue
2165 LowerF128_FPEXTEND(SDValue Op, SelectionDAG &DAG,
2166                    const SparcTargetLowering &TLI) {
2167
2168   if (Op.getOperand(0).getValueType() == MVT::f64)
2169     return TLI.LowerF128Op(Op, DAG,
2170                            TLI.getLibcallName(RTLIB::FPEXT_F64_F128), 1);
2171
2172   if (Op.getOperand(0).getValueType() == MVT::f32)
2173     return TLI.LowerF128Op(Op, DAG,
2174                            TLI.getLibcallName(RTLIB::FPEXT_F32_F128), 1);
2175
2176   llvm_unreachable("fpextend with non-float operand!");
2177   return SDValue(0, 0);
2178 }
2179
2180 static SDValue
2181 LowerF128_FPROUND(SDValue Op, SelectionDAG &DAG,
2182                   const SparcTargetLowering &TLI) {
2183   // FP_ROUND on f64 and f32 are legal.
2184   if (Op.getOperand(0).getValueType() != MVT::f128)
2185     return Op;
2186
2187   if (Op.getValueType() == MVT::f64)
2188     return TLI.LowerF128Op(Op, DAG,
2189                            TLI.getLibcallName(RTLIB::FPROUND_F128_F64), 1);
2190   if (Op.getValueType() == MVT::f32)
2191     return TLI.LowerF128Op(Op, DAG,
2192                            TLI.getLibcallName(RTLIB::FPROUND_F128_F32), 1);
2193
2194   llvm_unreachable("fpround to non-float!");
2195   return SDValue(0, 0);
2196 }
2197
2198 static SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG,
2199                                const SparcTargetLowering &TLI,
2200                                bool hasHardQuad) {
2201   SDLoc dl(Op);
2202   EVT VT = Op.getValueType();
2203   assert(VT == MVT::i32 || VT == MVT::i64);
2204
2205   // Expand f128 operations to fp128 abi calls.
2206   if (Op.getOperand(0).getValueType() == MVT::f128
2207       && (!hasHardQuad || !TLI.isTypeLegal(VT))) {
2208     const char *libName = TLI.getLibcallName(VT == MVT::i32
2209                                              ? RTLIB::FPTOSINT_F128_I32
2210                                              : RTLIB::FPTOSINT_F128_I64);
2211     return TLI.LowerF128Op(Op, DAG, libName, 1);
2212   }
2213
2214   // Expand if the resulting type is illegal.
2215   if (!TLI.isTypeLegal(VT))
2216     return SDValue(0, 0);
2217
2218   // Otherwise, Convert the fp value to integer in an FP register.
2219   if (VT == MVT::i32)
2220     Op = DAG.getNode(SPISD::FTOI, dl, MVT::f32, Op.getOperand(0));
2221   else
2222     Op = DAG.getNode(SPISD::FTOX, dl, MVT::f64, Op.getOperand(0));
2223
2224   return DAG.getNode(ISD::BITCAST, dl, VT, Op);
2225 }
2226
2227 static SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG,
2228                                const SparcTargetLowering &TLI,
2229                                bool hasHardQuad) {
2230   SDLoc dl(Op);
2231   EVT OpVT = Op.getOperand(0).getValueType();
2232   assert(OpVT == MVT::i32 || (OpVT == MVT::i64));
2233
2234   EVT floatVT = (OpVT == MVT::i32) ? MVT::f32 : MVT::f64;
2235
2236   // Expand f128 operations to fp128 ABI calls.
2237   if (Op.getValueType() == MVT::f128
2238       && (!hasHardQuad || !TLI.isTypeLegal(OpVT))) {
2239     const char *libName = TLI.getLibcallName(OpVT == MVT::i32
2240                                              ? RTLIB::SINTTOFP_I32_F128
2241                                              : RTLIB::SINTTOFP_I64_F128);
2242     return TLI.LowerF128Op(Op, DAG, libName, 1);
2243   }
2244
2245   // Expand if the operand type is illegal.
2246   if (!TLI.isTypeLegal(OpVT))
2247     return SDValue(0, 0);
2248
2249   // Otherwise, Convert the int value to FP in an FP register.
2250   SDValue Tmp = DAG.getNode(ISD::BITCAST, dl, floatVT, Op.getOperand(0));
2251   unsigned opcode = (OpVT == MVT::i32)? SPISD::ITOF : SPISD::XTOF;
2252   return DAG.getNode(opcode, dl, Op.getValueType(), Tmp);
2253 }
2254
2255 static SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG,
2256                                const SparcTargetLowering &TLI,
2257                                bool hasHardQuad) {
2258   SDLoc dl(Op);
2259   EVT VT = Op.getValueType();
2260
2261   // Expand if it does not involve f128 or the target has support for
2262   // quad floating point instructions and the resulting type is legal.
2263   if (Op.getOperand(0).getValueType() != MVT::f128 ||
2264       (hasHardQuad && TLI.isTypeLegal(VT)))
2265     return SDValue(0, 0);
2266
2267   assert(VT == MVT::i32 || VT == MVT::i64);
2268
2269   return TLI.LowerF128Op(Op, DAG,
2270                          TLI.getLibcallName(VT == MVT::i32
2271                                             ? RTLIB::FPTOUINT_F128_I32
2272                                             : RTLIB::FPTOUINT_F128_I64),
2273                          1);
2274 }
2275
2276 static SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG,
2277                                const SparcTargetLowering &TLI,
2278                                bool hasHardQuad) {
2279   SDLoc dl(Op);
2280   EVT OpVT = Op.getOperand(0).getValueType();
2281   assert(OpVT == MVT::i32 || OpVT == MVT::i64);
2282
2283   // Expand if it does not involve f128 or the target has support for
2284   // quad floating point instructions and the operand type is legal.
2285   if (Op.getValueType() != MVT::f128 || (hasHardQuad && TLI.isTypeLegal(OpVT)))
2286     return SDValue(0, 0);
2287
2288   return TLI.LowerF128Op(Op, DAG,
2289                          TLI.getLibcallName(OpVT == MVT::i32
2290                                             ? RTLIB::UINTTOFP_I32_F128
2291                                             : RTLIB::UINTTOFP_I64_F128),
2292                          1);
2293 }
2294
2295 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
2296                           const SparcTargetLowering &TLI,
2297                           bool hasHardQuad) {
2298   SDValue Chain = Op.getOperand(0);
2299   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2300   SDValue LHS = Op.getOperand(2);
2301   SDValue RHS = Op.getOperand(3);
2302   SDValue Dest = Op.getOperand(4);
2303   SDLoc dl(Op);
2304   unsigned Opc, SPCC = ~0U;
2305
2306   // If this is a br_cc of a "setcc", and if the setcc got lowered into
2307   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
2308   LookThroughSetCC(LHS, RHS, CC, SPCC);
2309
2310   // Get the condition flag.
2311   SDValue CompareFlag;
2312   if (LHS.getValueType().isInteger()) {
2313     CompareFlag = DAG.getNode(SPISD::CMPICC, dl, MVT::Glue, LHS, RHS);
2314     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
2315     // 32-bit compares use the icc flags, 64-bit uses the xcc flags.
2316     Opc = LHS.getValueType() == MVT::i32 ? SPISD::BRICC : SPISD::BRXCC;
2317   } else {
2318     if (!hasHardQuad && LHS.getValueType() == MVT::f128) {
2319       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2320       CompareFlag = TLI.LowerF128Compare(LHS, RHS, SPCC, dl, DAG);
2321       Opc = SPISD::BRICC;
2322     } else {
2323       CompareFlag = DAG.getNode(SPISD::CMPFCC, dl, MVT::Glue, LHS, RHS);
2324       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2325       Opc = SPISD::BRFCC;
2326     }
2327   }
2328   return DAG.getNode(Opc, dl, MVT::Other, Chain, Dest,
2329                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
2330 }
2331
2332 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
2333                               const SparcTargetLowering &TLI,
2334                               bool hasHardQuad) {
2335   SDValue LHS = Op.getOperand(0);
2336   SDValue RHS = Op.getOperand(1);
2337   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2338   SDValue TrueVal = Op.getOperand(2);
2339   SDValue FalseVal = Op.getOperand(3);
2340   SDLoc dl(Op);
2341   unsigned Opc, SPCC = ~0U;
2342
2343   // If this is a select_cc of a "setcc", and if the setcc got lowered into
2344   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
2345   LookThroughSetCC(LHS, RHS, CC, SPCC);
2346
2347   SDValue CompareFlag;
2348   if (LHS.getValueType().isInteger()) {
2349     CompareFlag = DAG.getNode(SPISD::CMPICC, dl, MVT::Glue, LHS, RHS);
2350     Opc = LHS.getValueType() == MVT::i32 ?
2351           SPISD::SELECT_ICC : SPISD::SELECT_XCC;
2352     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
2353   } else {
2354     if (!hasHardQuad && LHS.getValueType() == MVT::f128) {
2355       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2356       CompareFlag = TLI.LowerF128Compare(LHS, RHS, SPCC, dl, DAG);
2357       Opc = SPISD::SELECT_ICC;
2358     } else {
2359       CompareFlag = DAG.getNode(SPISD::CMPFCC, dl, MVT::Glue, LHS, RHS);
2360       Opc = SPISD::SELECT_FCC;
2361       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2362     }
2363   }
2364   return DAG.getNode(Opc, dl, TrueVal.getValueType(), TrueVal, FalseVal,
2365                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
2366 }
2367
2368 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
2369                             const SparcTargetLowering &TLI) {
2370   MachineFunction &MF = DAG.getMachineFunction();
2371   SparcMachineFunctionInfo *FuncInfo = MF.getInfo<SparcMachineFunctionInfo>();
2372
2373   // Need frame address to find the address of VarArgsFrameIndex.
2374   MF.getFrameInfo()->setFrameAddressIsTaken(true);
2375
2376   // vastart just stores the address of the VarArgsFrameIndex slot into the
2377   // memory location argument.
2378   SDLoc DL(Op);
2379   SDValue Offset =
2380     DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(),
2381                 DAG.getRegister(SP::I6, TLI.getPointerTy()),
2382                 DAG.getIntPtrConstant(FuncInfo->getVarArgsFrameOffset()));
2383   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2384   return DAG.getStore(Op.getOperand(0), DL, Offset, Op.getOperand(1),
2385                       MachinePointerInfo(SV), false, false, 0);
2386 }
2387
2388 static SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) {
2389   SDNode *Node = Op.getNode();
2390   EVT VT = Node->getValueType(0);
2391   SDValue InChain = Node->getOperand(0);
2392   SDValue VAListPtr = Node->getOperand(1);
2393   EVT PtrVT = VAListPtr.getValueType();
2394   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
2395   SDLoc DL(Node);
2396   SDValue VAList = DAG.getLoad(PtrVT, DL, InChain, VAListPtr,
2397                                MachinePointerInfo(SV), false, false, false, 0);
2398   // Increment the pointer, VAList, to the next vaarg.
2399   SDValue NextPtr = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
2400                                 DAG.getIntPtrConstant(VT.getSizeInBits()/8));
2401   // Store the incremented VAList to the legalized pointer.
2402   InChain = DAG.getStore(VAList.getValue(1), DL, NextPtr,
2403                          VAListPtr, MachinePointerInfo(SV), false, false, 0);
2404   // Load the actual argument out of the pointer VAList.
2405   // We can't count on greater alignment than the word size.
2406   return DAG.getLoad(VT, DL, InChain, VAList, MachinePointerInfo(),
2407                      false, false, false,
2408                      std::min(PtrVT.getSizeInBits(), VT.getSizeInBits())/8);
2409 }
2410
2411 static SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG,
2412                                        const SparcSubtarget *Subtarget) {
2413   SDValue Chain = Op.getOperand(0);  // Legalize the chain.
2414   SDValue Size  = Op.getOperand(1);  // Legalize the size.
2415   EVT VT = Size->getValueType(0);
2416   SDLoc dl(Op);
2417
2418   unsigned SPReg = SP::O6;
2419   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
2420   SDValue NewSP = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
2421   Chain = DAG.getCopyToReg(SP.getValue(1), dl, SPReg, NewSP);    // Output chain
2422
2423   // The resultant pointer is actually 16 words from the bottom of the stack,
2424   // to provide a register spill area.
2425   unsigned regSpillArea = Subtarget->is64Bit() ? 128 : 96;
2426   regSpillArea += Subtarget->getStackPointerBias();
2427
2428   SDValue NewVal = DAG.getNode(ISD::ADD, dl, VT, NewSP,
2429                                DAG.getConstant(regSpillArea, VT));
2430   SDValue Ops[2] = { NewVal, Chain };
2431   return DAG.getMergeValues(Ops, 2, dl);
2432 }
2433
2434
2435 static SDValue getFLUSHW(SDValue Op, SelectionDAG &DAG) {
2436   SDLoc dl(Op);
2437   SDValue Chain = DAG.getNode(SPISD::FLUSHW,
2438                               dl, MVT::Other, DAG.getEntryNode());
2439   return Chain;
2440 }
2441
2442 static SDValue getFRAMEADDR(uint64_t depth, SDValue Op, SelectionDAG &DAG,
2443                             const SparcSubtarget *Subtarget) {
2444   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2445   MFI->setFrameAddressIsTaken(true);
2446
2447   EVT VT = Op.getValueType();
2448   SDLoc dl(Op);
2449   unsigned FrameReg = SP::I6;
2450   unsigned stackBias = Subtarget->getStackPointerBias();
2451
2452   SDValue FrameAddr;
2453
2454   if (depth == 0) {
2455     FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2456     if (Subtarget->is64Bit())
2457       FrameAddr = DAG.getNode(ISD::ADD, dl, VT, FrameAddr,
2458                               DAG.getIntPtrConstant(stackBias));
2459     return FrameAddr;
2460   }
2461
2462   // flush first to make sure the windowed registers' values are in stack
2463   SDValue Chain = getFLUSHW(Op, DAG);
2464   FrameAddr = DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
2465
2466   unsigned Offset = (Subtarget->is64Bit()) ? (stackBias + 112) : 56;
2467
2468   while (depth--) {
2469     SDValue Ptr = DAG.getNode(ISD::ADD, dl, VT, FrameAddr,
2470                               DAG.getIntPtrConstant(Offset));
2471     FrameAddr = DAG.getLoad(VT, dl, Chain, Ptr, MachinePointerInfo(),
2472                             false, false, false, 0);
2473   }
2474   if (Subtarget->is64Bit())
2475     FrameAddr = DAG.getNode(ISD::ADD, dl, VT, FrameAddr,
2476                             DAG.getIntPtrConstant(stackBias));
2477   return FrameAddr;
2478 }
2479
2480
2481 static SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG,
2482                               const SparcSubtarget *Subtarget) {
2483
2484   uint64_t depth = Op.getConstantOperandVal(0);
2485
2486   return getFRAMEADDR(depth, Op, DAG, Subtarget);
2487
2488 }
2489
2490 static SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG,
2491                                const SparcTargetLowering &TLI,
2492                                const SparcSubtarget *Subtarget) {
2493   MachineFunction &MF = DAG.getMachineFunction();
2494   MachineFrameInfo *MFI = MF.getFrameInfo();
2495   MFI->setReturnAddressIsTaken(true);
2496
2497   if (TLI.verifyReturnAddressArgumentIsConstant(Op, DAG))
2498     return SDValue();
2499
2500   EVT VT = Op.getValueType();
2501   SDLoc dl(Op);
2502   uint64_t depth = Op.getConstantOperandVal(0);
2503
2504   SDValue RetAddr;
2505   if (depth == 0) {
2506     unsigned RetReg = MF.addLiveIn(SP::I7,
2507                                    TLI.getRegClassFor(TLI.getPointerTy()));
2508     RetAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, RetReg, VT);
2509     return RetAddr;
2510   }
2511
2512   // Need frame address to find return address of the caller.
2513   SDValue FrameAddr = getFRAMEADDR(depth - 1, Op, DAG, Subtarget);
2514
2515   unsigned Offset = (Subtarget->is64Bit()) ? 120 : 60;
2516   SDValue Ptr = DAG.getNode(ISD::ADD,
2517                             dl, VT,
2518                             FrameAddr,
2519                             DAG.getIntPtrConstant(Offset));
2520   RetAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), Ptr,
2521                         MachinePointerInfo(), false, false, false, 0);
2522
2523   return RetAddr;
2524 }
2525
2526 static SDValue LowerF64Op(SDValue Op, SelectionDAG &DAG, unsigned opcode)
2527 {
2528   SDLoc dl(Op);
2529
2530   assert(Op.getValueType() == MVT::f64 && "LowerF64Op called on non-double!");
2531   assert(opcode == ISD::FNEG || opcode == ISD::FABS);
2532
2533   // Lower fneg/fabs on f64 to fneg/fabs on f32.
2534   // fneg f64 => fneg f32:sub_even, fmov f32:sub_odd.
2535   // fabs f64 => fabs f32:sub_even, fmov f32:sub_odd.
2536
2537   SDValue SrcReg64 = Op.getOperand(0);
2538   SDValue Hi32 = DAG.getTargetExtractSubreg(SP::sub_even, dl, MVT::f32,
2539                                             SrcReg64);
2540   SDValue Lo32 = DAG.getTargetExtractSubreg(SP::sub_odd, dl, MVT::f32,
2541                                             SrcReg64);
2542
2543   Hi32 = DAG.getNode(opcode, dl, MVT::f32, Hi32);
2544
2545   SDValue DstReg64 = SDValue(DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2546                                                 dl, MVT::f64), 0);
2547   DstReg64 = DAG.getTargetInsertSubreg(SP::sub_even, dl, MVT::f64,
2548                                        DstReg64, Hi32);
2549   DstReg64 = DAG.getTargetInsertSubreg(SP::sub_odd, dl, MVT::f64,
2550                                        DstReg64, Lo32);
2551   return DstReg64;
2552 }
2553
2554 // Lower a f128 load into two f64 loads.
2555 static SDValue LowerF128Load(SDValue Op, SelectionDAG &DAG)
2556 {
2557   SDLoc dl(Op);
2558   LoadSDNode *LdNode = dyn_cast<LoadSDNode>(Op.getNode());
2559   assert(LdNode && LdNode->getOffset().getOpcode() == ISD::UNDEF
2560          && "Unexpected node type");
2561
2562   unsigned alignment = LdNode->getAlignment();
2563   if (alignment > 8)
2564     alignment = 8;
2565
2566   SDValue Hi64 = DAG.getLoad(MVT::f64,
2567                              dl,
2568                              LdNode->getChain(),
2569                              LdNode->getBasePtr(),
2570                              LdNode->getPointerInfo(),
2571                              false, false, false, alignment);
2572   EVT addrVT = LdNode->getBasePtr().getValueType();
2573   SDValue LoPtr = DAG.getNode(ISD::ADD, dl, addrVT,
2574                               LdNode->getBasePtr(),
2575                               DAG.getConstant(8, addrVT));
2576   SDValue Lo64 = DAG.getLoad(MVT::f64,
2577                              dl,
2578                              LdNode->getChain(),
2579                              LoPtr,
2580                              LdNode->getPointerInfo(),
2581                              false, false, false, alignment);
2582
2583   SDValue SubRegEven = DAG.getTargetConstant(SP::sub_even64, MVT::i32);
2584   SDValue SubRegOdd  = DAG.getTargetConstant(SP::sub_odd64, MVT::i32);
2585
2586   SDNode *InFP128 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2587                                        dl, MVT::f128);
2588   InFP128 = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
2589                                MVT::f128,
2590                                SDValue(InFP128, 0),
2591                                Hi64,
2592                                SubRegEven);
2593   InFP128 = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
2594                                MVT::f128,
2595                                SDValue(InFP128, 0),
2596                                Lo64,
2597                                SubRegOdd);
2598   SDValue OutChains[2] = { SDValue(Hi64.getNode(), 1),
2599                            SDValue(Lo64.getNode(), 1) };
2600   SDValue OutChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2601                                  &OutChains[0], 2);
2602   SDValue Ops[2] = {SDValue(InFP128,0), OutChain};
2603   return DAG.getMergeValues(Ops, 2, dl);
2604 }
2605
2606 // Lower a f128 store into two f64 stores.
2607 static SDValue LowerF128Store(SDValue Op, SelectionDAG &DAG) {
2608   SDLoc dl(Op);
2609   StoreSDNode *StNode = dyn_cast<StoreSDNode>(Op.getNode());
2610   assert(StNode && StNode->getOffset().getOpcode() == ISD::UNDEF
2611          && "Unexpected node type");
2612   SDValue SubRegEven = DAG.getTargetConstant(SP::sub_even64, MVT::i32);
2613   SDValue SubRegOdd  = DAG.getTargetConstant(SP::sub_odd64, MVT::i32);
2614
2615   SDNode *Hi64 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG,
2616                                     dl,
2617                                     MVT::f64,
2618                                     StNode->getValue(),
2619                                     SubRegEven);
2620   SDNode *Lo64 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG,
2621                                     dl,
2622                                     MVT::f64,
2623                                     StNode->getValue(),
2624                                     SubRegOdd);
2625
2626   unsigned alignment = StNode->getAlignment();
2627   if (alignment > 8)
2628     alignment = 8;
2629
2630   SDValue OutChains[2];
2631   OutChains[0] = DAG.getStore(StNode->getChain(),
2632                               dl,
2633                               SDValue(Hi64, 0),
2634                               StNode->getBasePtr(),
2635                               MachinePointerInfo(),
2636                               false, false, alignment);
2637   EVT addrVT = StNode->getBasePtr().getValueType();
2638   SDValue LoPtr = DAG.getNode(ISD::ADD, dl, addrVT,
2639                               StNode->getBasePtr(),
2640                               DAG.getConstant(8, addrVT));
2641   OutChains[1] = DAG.getStore(StNode->getChain(),
2642                              dl,
2643                              SDValue(Lo64, 0),
2644                              LoPtr,
2645                              MachinePointerInfo(),
2646                              false, false, alignment);
2647   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2648                      &OutChains[0], 2);
2649 }
2650
2651 static SDValue LowerFNEGorFABS(SDValue Op, SelectionDAG &DAG, bool isV9) {
2652   assert((Op.getOpcode() == ISD::FNEG || Op.getOpcode() == ISD::FABS) && "invalid");
2653
2654   if (Op.getValueType() == MVT::f64)
2655     return LowerF64Op(Op, DAG, Op.getOpcode());
2656   if (Op.getValueType() != MVT::f128)
2657     return Op;
2658
2659   // Lower fabs/fneg on f128 to fabs/fneg on f64
2660   // fabs/fneg f128 => fabs/fneg f64:sub_even64, fmov f64:sub_odd64
2661
2662   SDLoc dl(Op);
2663   SDValue SrcReg128 = Op.getOperand(0);
2664   SDValue Hi64 = DAG.getTargetExtractSubreg(SP::sub_even64, dl, MVT::f64,
2665                                             SrcReg128);
2666   SDValue Lo64 = DAG.getTargetExtractSubreg(SP::sub_odd64, dl, MVT::f64,
2667                                             SrcReg128);
2668   if (isV9)
2669     Hi64 = DAG.getNode(Op.getOpcode(), dl, MVT::f64, Hi64);
2670   else
2671     Hi64 = LowerF64Op(Hi64, DAG, Op.getOpcode());
2672
2673   SDValue DstReg128 = SDValue(DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2674                                                  dl, MVT::f128), 0);
2675   DstReg128 = DAG.getTargetInsertSubreg(SP::sub_even64, dl, MVT::f128,
2676                                         DstReg128, Hi64);
2677   DstReg128 = DAG.getTargetInsertSubreg(SP::sub_odd64, dl, MVT::f128,
2678                                         DstReg128, Lo64);
2679   return DstReg128;
2680 }
2681
2682 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
2683
2684   if (Op.getValueType() != MVT::i64)
2685     return Op;
2686
2687   SDLoc dl(Op);
2688   SDValue Src1 = Op.getOperand(0);
2689   SDValue Src1Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src1);
2690   SDValue Src1Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Src1,
2691                                DAG.getConstant(32, MVT::i64));
2692   Src1Hi = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src1Hi);
2693
2694   SDValue Src2 = Op.getOperand(1);
2695   SDValue Src2Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src2);
2696   SDValue Src2Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Src2,
2697                                DAG.getConstant(32, MVT::i64));
2698   Src2Hi = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src2Hi);
2699
2700
2701   bool hasChain = false;
2702   unsigned hiOpc = Op.getOpcode();
2703   switch (Op.getOpcode()) {
2704   default: llvm_unreachable("Invalid opcode");
2705   case ISD::ADDC: hiOpc = ISD::ADDE; break;
2706   case ISD::ADDE: hasChain = true; break;
2707   case ISD::SUBC: hiOpc = ISD::SUBE; break;
2708   case ISD::SUBE: hasChain = true; break;
2709   }
2710   SDValue Lo;
2711   SDVTList VTs = DAG.getVTList(MVT::i32, MVT::Glue);
2712   if (hasChain) {
2713     Lo = DAG.getNode(Op.getOpcode(), dl, VTs, Src1Lo, Src2Lo,
2714                      Op.getOperand(2));
2715   } else {
2716     Lo = DAG.getNode(Op.getOpcode(), dl, VTs, Src1Lo, Src2Lo);
2717   }
2718   SDValue Hi = DAG.getNode(hiOpc, dl, VTs, Src1Hi, Src2Hi, Lo.getValue(1));
2719   SDValue Carry = Hi.getValue(1);
2720
2721   Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Lo);
2722   Hi = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Hi);
2723   Hi = DAG.getNode(ISD::SHL, dl, MVT::i64, Hi,
2724                    DAG.getConstant(32, MVT::i64));
2725
2726   SDValue Dst = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, Lo);
2727   SDValue Ops[2] = { Dst, Carry };
2728   return DAG.getMergeValues(Ops, 2, dl);
2729 }
2730
2731 // Custom lower UMULO/SMULO for SPARC. This code is similar to ExpandNode()
2732 // in LegalizeDAG.cpp except the order of arguments to the library function.
2733 static SDValue LowerUMULO_SMULO(SDValue Op, SelectionDAG &DAG,
2734                                 const SparcTargetLowering &TLI)
2735 {
2736   unsigned opcode = Op.getOpcode();
2737   assert((opcode == ISD::UMULO || opcode == ISD::SMULO) && "Invalid Opcode.");
2738
2739   bool isSigned = (opcode == ISD::SMULO);
2740   EVT VT = MVT::i64;
2741   EVT WideVT = MVT::i128;
2742   SDLoc dl(Op);
2743   SDValue LHS = Op.getOperand(0);
2744
2745   if (LHS.getValueType() != VT)
2746     return Op;
2747
2748   SDValue ShiftAmt = DAG.getConstant(63, VT);
2749
2750   SDValue RHS = Op.getOperand(1);
2751   SDValue HiLHS = DAG.getNode(ISD::SRA, dl, VT, LHS, ShiftAmt);
2752   SDValue HiRHS = DAG.getNode(ISD::SRA, dl, MVT::i64, RHS, ShiftAmt);
2753   SDValue Args[] = { HiLHS, LHS, HiRHS, RHS };
2754
2755   SDValue MulResult = TLI.makeLibCall(DAG,
2756                                       RTLIB::MUL_I128, WideVT,
2757                                       Args, 4, isSigned, dl).first;
2758   SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT,
2759                                    MulResult, DAG.getIntPtrConstant(0));
2760   SDValue TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT,
2761                                 MulResult, DAG.getIntPtrConstant(1));
2762   if (isSigned) {
2763     SDValue Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, ShiftAmt);
2764     TopHalf = DAG.getSetCC(dl, MVT::i32, TopHalf, Tmp1, ISD::SETNE);
2765   } else {
2766     TopHalf = DAG.getSetCC(dl, MVT::i32, TopHalf, DAG.getConstant(0, VT),
2767                            ISD::SETNE);
2768   }
2769   // MulResult is a node with an illegal type. Because such things are not
2770   // generally permitted during this phase of legalization, delete the
2771   // node. The above EXTRACT_ELEMENT nodes should have been folded.
2772   DAG.DeleteNode(MulResult.getNode());
2773
2774   SDValue Ops[2] = { BottomHalf, TopHalf } ;
2775   return DAG.getMergeValues(Ops, 2, dl);
2776 }
2777
2778 static SDValue LowerATOMIC_LOAD_STORE(SDValue Op, SelectionDAG &DAG) {
2779   // Monotonic load/stores are legal.
2780   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
2781     return Op;
2782
2783   // Otherwise, expand with a fence.
2784   return SDValue();
2785 }
2786
2787
2788 SDValue SparcTargetLowering::
2789 LowerOperation(SDValue Op, SelectionDAG &DAG) const {
2790
2791   bool hasHardQuad = Subtarget->hasHardQuad();
2792   bool isV9        = Subtarget->isV9();
2793
2794   switch (Op.getOpcode()) {
2795   default: llvm_unreachable("Should not custom lower this!");
2796
2797   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG, *this,
2798                                                        Subtarget);
2799   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG,
2800                                                       Subtarget);
2801   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2802   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
2803   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
2804   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
2805   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG, *this,
2806                                                        hasHardQuad);
2807   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG, *this,
2808                                                        hasHardQuad);
2809   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG, *this,
2810                                                        hasHardQuad);
2811   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG, *this,
2812                                                        hasHardQuad);
2813   case ISD::BR_CC:              return LowerBR_CC(Op, DAG, *this,
2814                                                   hasHardQuad);
2815   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG, *this,
2816                                                       hasHardQuad);
2817   case ISD::VASTART:            return LowerVASTART(Op, DAG, *this);
2818   case ISD::VAARG:              return LowerVAARG(Op, DAG);
2819   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG,
2820                                                                Subtarget);
2821
2822   case ISD::LOAD:               return LowerF128Load(Op, DAG);
2823   case ISD::STORE:              return LowerF128Store(Op, DAG);
2824   case ISD::FADD:               return LowerF128Op(Op, DAG,
2825                                        getLibcallName(RTLIB::ADD_F128), 2);
2826   case ISD::FSUB:               return LowerF128Op(Op, DAG,
2827                                        getLibcallName(RTLIB::SUB_F128), 2);
2828   case ISD::FMUL:               return LowerF128Op(Op, DAG,
2829                                        getLibcallName(RTLIB::MUL_F128), 2);
2830   case ISD::FDIV:               return LowerF128Op(Op, DAG,
2831                                        getLibcallName(RTLIB::DIV_F128), 2);
2832   case ISD::FSQRT:              return LowerF128Op(Op, DAG,
2833                                        getLibcallName(RTLIB::SQRT_F128),1);
2834   case ISD::FABS:
2835   case ISD::FNEG:               return LowerFNEGorFABS(Op, DAG, isV9);
2836   case ISD::FP_EXTEND:          return LowerF128_FPEXTEND(Op, DAG, *this);
2837   case ISD::FP_ROUND:           return LowerF128_FPROUND(Op, DAG, *this);
2838   case ISD::ADDC:
2839   case ISD::ADDE:
2840   case ISD::SUBC:
2841   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
2842   case ISD::UMULO:
2843   case ISD::SMULO:              return LowerUMULO_SMULO(Op, DAG, *this);
2844   case ISD::ATOMIC_LOAD:
2845   case ISD::ATOMIC_STORE:       return LowerATOMIC_LOAD_STORE(Op, DAG);
2846   }
2847 }
2848
2849 MachineBasicBlock *
2850 SparcTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2851                                                  MachineBasicBlock *BB) const {
2852   switch (MI->getOpcode()) {
2853   default: llvm_unreachable("Unknown SELECT_CC!");
2854   case SP::SELECT_CC_Int_ICC:
2855   case SP::SELECT_CC_FP_ICC:
2856   case SP::SELECT_CC_DFP_ICC:
2857   case SP::SELECT_CC_QFP_ICC:
2858     return expandSelectCC(MI, BB, SP::BCOND);
2859   case SP::SELECT_CC_Int_FCC:
2860   case SP::SELECT_CC_FP_FCC:
2861   case SP::SELECT_CC_DFP_FCC:
2862   case SP::SELECT_CC_QFP_FCC:
2863     return expandSelectCC(MI, BB, SP::FBCOND);
2864
2865   case SP::ATOMIC_LOAD_ADD_32:
2866     return expandAtomicRMW(MI, BB, SP::ADDrr);
2867   case SP::ATOMIC_LOAD_ADD_64:
2868     return expandAtomicRMW(MI, BB, SP::ADDXrr);
2869   case SP::ATOMIC_LOAD_SUB_32:
2870     return expandAtomicRMW(MI, BB, SP::SUBrr);
2871   case SP::ATOMIC_LOAD_SUB_64:
2872     return expandAtomicRMW(MI, BB, SP::SUBXrr);
2873   case SP::ATOMIC_LOAD_AND_32:
2874     return expandAtomicRMW(MI, BB, SP::ANDrr);
2875   case SP::ATOMIC_LOAD_AND_64:
2876     return expandAtomicRMW(MI, BB, SP::ANDXrr);
2877   case SP::ATOMIC_LOAD_OR_32:
2878     return expandAtomicRMW(MI, BB, SP::ORrr);
2879   case SP::ATOMIC_LOAD_OR_64:
2880     return expandAtomicRMW(MI, BB, SP::ORXrr);
2881   case SP::ATOMIC_LOAD_XOR_32:
2882     return expandAtomicRMW(MI, BB, SP::XORrr);
2883   case SP::ATOMIC_LOAD_XOR_64:
2884     return expandAtomicRMW(MI, BB, SP::XORXrr);
2885   case SP::ATOMIC_LOAD_NAND_32:
2886     return expandAtomicRMW(MI, BB, SP::ANDrr);
2887   case SP::ATOMIC_LOAD_NAND_64:
2888     return expandAtomicRMW(MI, BB, SP::ANDXrr);
2889
2890   case SP::ATOMIC_SWAP_64:
2891     return expandAtomicRMW(MI, BB, 0);
2892
2893   case SP::ATOMIC_LOAD_MAX_32:
2894     return expandAtomicRMW(MI, BB, SP::MOVICCrr, SPCC::ICC_G);
2895   case SP::ATOMIC_LOAD_MAX_64:
2896     return expandAtomicRMW(MI, BB, SP::MOVXCCrr, SPCC::ICC_G);
2897   case SP::ATOMIC_LOAD_MIN_32:
2898     return expandAtomicRMW(MI, BB, SP::MOVICCrr, SPCC::ICC_LE);
2899   case SP::ATOMIC_LOAD_MIN_64:
2900     return expandAtomicRMW(MI, BB, SP::MOVXCCrr, SPCC::ICC_LE);
2901   case SP::ATOMIC_LOAD_UMAX_32:
2902     return expandAtomicRMW(MI, BB, SP::MOVICCrr, SPCC::ICC_GU);
2903   case SP::ATOMIC_LOAD_UMAX_64:
2904     return expandAtomicRMW(MI, BB, SP::MOVXCCrr, SPCC::ICC_GU);
2905   case SP::ATOMIC_LOAD_UMIN_32:
2906     return expandAtomicRMW(MI, BB, SP::MOVICCrr, SPCC::ICC_LEU);
2907   case SP::ATOMIC_LOAD_UMIN_64:
2908     return expandAtomicRMW(MI, BB, SP::MOVXCCrr, SPCC::ICC_LEU);
2909   }
2910 }
2911
2912 MachineBasicBlock*
2913 SparcTargetLowering::expandSelectCC(MachineInstr *MI,
2914                                     MachineBasicBlock *BB,
2915                                     unsigned BROpcode) const {
2916   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
2917   DebugLoc dl = MI->getDebugLoc();
2918   unsigned CC = (SPCC::CondCodes)MI->getOperand(3).getImm();
2919
2920   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
2921   // control-flow pattern.  The incoming instruction knows the destination vreg
2922   // to set, the condition code register to branch on, the true/false values to
2923   // select between, and a branch opcode to use.
2924   const BasicBlock *LLVM_BB = BB->getBasicBlock();
2925   MachineFunction::iterator It = BB;
2926   ++It;
2927
2928   //  thisMBB:
2929   //  ...
2930   //   TrueVal = ...
2931   //   [f]bCC copy1MBB
2932   //   fallthrough --> copy0MBB
2933   MachineBasicBlock *thisMBB = BB;
2934   MachineFunction *F = BB->getParent();
2935   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2936   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
2937   F->insert(It, copy0MBB);
2938   F->insert(It, sinkMBB);
2939
2940   // Transfer the remainder of BB and its successor edges to sinkMBB.
2941   sinkMBB->splice(sinkMBB->begin(), BB,
2942                   llvm::next(MachineBasicBlock::iterator(MI)),
2943                   BB->end());
2944   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
2945
2946   // Add the true and fallthrough blocks as its successors.
2947   BB->addSuccessor(copy0MBB);
2948   BB->addSuccessor(sinkMBB);
2949
2950   BuildMI(BB, dl, TII.get(BROpcode)).addMBB(sinkMBB).addImm(CC);
2951
2952   //  copy0MBB:
2953   //   %FalseValue = ...
2954   //   # fallthrough to sinkMBB
2955   BB = copy0MBB;
2956
2957   // Update machine-CFG edges
2958   BB->addSuccessor(sinkMBB);
2959
2960   //  sinkMBB:
2961   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2962   //  ...
2963   BB = sinkMBB;
2964   BuildMI(*BB, BB->begin(), dl, TII.get(SP::PHI), MI->getOperand(0).getReg())
2965     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
2966     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
2967
2968   MI->eraseFromParent();   // The pseudo instruction is gone now.
2969   return BB;
2970 }
2971
2972 MachineBasicBlock*
2973 SparcTargetLowering::expandAtomicRMW(MachineInstr *MI,
2974                                      MachineBasicBlock *MBB,
2975                                      unsigned Opcode,
2976                                      unsigned CondCode) const {
2977   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
2978   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
2979   DebugLoc DL = MI->getDebugLoc();
2980
2981   // MI is an atomic read-modify-write instruction of the form:
2982   //
2983   //   rd = atomicrmw<op> addr, rs2
2984   //
2985   // All three operands are registers.
2986   unsigned DestReg = MI->getOperand(0).getReg();
2987   unsigned AddrReg = MI->getOperand(1).getReg();
2988   unsigned Rs2Reg  = MI->getOperand(2).getReg();
2989
2990   // SelectionDAG has already inserted memory barriers before and after MI, so
2991   // we simply have to implement the operatiuon in terms of compare-and-swap.
2992   //
2993   //   %val0 = load %addr
2994   // loop:
2995   //   %val = phi %val0, %dest
2996   //   %upd = op %val, %rs2
2997   //   %dest = cas %addr, %val, %upd
2998   //   cmp %val, %dest
2999   //   bne loop
3000   // done:
3001   //
3002   bool is64Bit = SP::I64RegsRegClass.hasSubClassEq(MRI.getRegClass(DestReg));
3003   const TargetRegisterClass *ValueRC =
3004     is64Bit ? &SP::I64RegsRegClass : &SP::IntRegsRegClass;
3005   unsigned Val0Reg = MRI.createVirtualRegister(ValueRC);
3006
3007   BuildMI(*MBB, MI, DL, TII.get(is64Bit ? SP::LDXri : SP::LDri), Val0Reg)
3008     .addReg(AddrReg).addImm(0);
3009
3010   // Split the basic block MBB before MI and insert the loop block in the hole.
3011   MachineFunction::iterator MFI = MBB;
3012   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
3013   MachineFunction *MF = MBB->getParent();
3014   MachineBasicBlock *LoopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3015   MachineBasicBlock *DoneMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3016   ++MFI;
3017   MF->insert(MFI, LoopMBB);
3018   MF->insert(MFI, DoneMBB);
3019
3020   // Move MI and following instructions to DoneMBB.
3021   DoneMBB->splice(DoneMBB->begin(), MBB, MI, MBB->end());
3022   DoneMBB->transferSuccessorsAndUpdatePHIs(MBB);
3023
3024   // Connect the CFG again.
3025   MBB->addSuccessor(LoopMBB);
3026   LoopMBB->addSuccessor(LoopMBB);
3027   LoopMBB->addSuccessor(DoneMBB);
3028
3029   // Build the loop block.
3030   unsigned ValReg = MRI.createVirtualRegister(ValueRC);
3031   // Opcode == 0 means try to write Rs2Reg directly (ATOMIC_SWAP).
3032   unsigned UpdReg = (Opcode ? MRI.createVirtualRegister(ValueRC) : Rs2Reg);
3033
3034   BuildMI(LoopMBB, DL, TII.get(SP::PHI), ValReg)
3035     .addReg(Val0Reg).addMBB(MBB)
3036     .addReg(DestReg).addMBB(LoopMBB);
3037
3038   if (CondCode) {
3039     // This is one of the min/max operations. We need a CMPrr followed by a
3040     // MOVXCC/MOVICC.
3041     BuildMI(LoopMBB, DL, TII.get(SP::CMPrr)).addReg(ValReg).addReg(Rs2Reg);
3042     BuildMI(LoopMBB, DL, TII.get(Opcode), UpdReg)
3043       .addReg(ValReg).addReg(Rs2Reg).addImm(CondCode);
3044   } else if (Opcode) {
3045     BuildMI(LoopMBB, DL, TII.get(Opcode), UpdReg)
3046       .addReg(ValReg).addReg(Rs2Reg);
3047   }
3048
3049   if (MI->getOpcode() == SP::ATOMIC_LOAD_NAND_32 ||
3050       MI->getOpcode() == SP::ATOMIC_LOAD_NAND_64) {
3051     unsigned TmpReg = UpdReg;
3052     UpdReg = MRI.createVirtualRegister(ValueRC);
3053     BuildMI(LoopMBB, DL, TII.get(SP::XORri), UpdReg).addReg(TmpReg).addImm(-1);
3054   }
3055
3056   BuildMI(LoopMBB, DL, TII.get(is64Bit ? SP::CASXrr : SP::CASrr), DestReg)
3057     .addReg(AddrReg).addReg(ValReg).addReg(UpdReg)
3058     .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
3059   BuildMI(LoopMBB, DL, TII.get(SP::CMPrr)).addReg(ValReg).addReg(DestReg);
3060   BuildMI(LoopMBB, DL, TII.get(is64Bit ? SP::BPXCC : SP::BCOND))
3061     .addMBB(LoopMBB).addImm(SPCC::ICC_NE);
3062
3063   MI->eraseFromParent();
3064   return DoneMBB;
3065 }
3066
3067 //===----------------------------------------------------------------------===//
3068 //                         Sparc Inline Assembly Support
3069 //===----------------------------------------------------------------------===//
3070
3071 /// getConstraintType - Given a constraint letter, return the type of
3072 /// constraint it is for this target.
3073 SparcTargetLowering::ConstraintType
3074 SparcTargetLowering::getConstraintType(const std::string &Constraint) const {
3075   if (Constraint.size() == 1) {
3076     switch (Constraint[0]) {
3077     default:  break;
3078     case 'r': return C_RegisterClass;
3079     case 'I': // SIMM13
3080       return C_Other;
3081     }
3082   }
3083
3084   return TargetLowering::getConstraintType(Constraint);
3085 }
3086
3087 TargetLowering::ConstraintWeight SparcTargetLowering::
3088 getSingleConstraintMatchWeight(AsmOperandInfo &info,
3089                                const char *constraint) const {
3090   ConstraintWeight weight = CW_Invalid;
3091   Value *CallOperandVal = info.CallOperandVal;
3092   // If we don't have a value, we can't do a match,
3093   // but allow it at the lowest weight.
3094   if (CallOperandVal == NULL)
3095     return CW_Default;
3096
3097   // Look at the constraint type.
3098   switch (*constraint) {
3099   default:
3100     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3101     break;
3102   case 'I': // SIMM13
3103     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
3104       if (isInt<13>(C->getSExtValue()))
3105         weight = CW_Constant;
3106     }
3107     break;
3108   }
3109   return weight;
3110 }
3111
3112 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3113 /// vector.  If it is invalid, don't add anything to Ops.
3114 void SparcTargetLowering::
3115 LowerAsmOperandForConstraint(SDValue Op,
3116                              std::string &Constraint,
3117                              std::vector<SDValue> &Ops,
3118                              SelectionDAG &DAG) const {
3119   SDValue Result(0, 0);
3120
3121   // Only support length 1 constraints for now.
3122   if (Constraint.length() > 1)
3123     return;
3124
3125   char ConstraintLetter = Constraint[0];
3126   switch (ConstraintLetter) {
3127   default: break;
3128   case 'I':
3129     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3130       if (isInt<13>(C->getSExtValue())) {
3131         Result = DAG.getTargetConstant(C->getSExtValue(), Op.getValueType());
3132         break;
3133       }
3134       return;
3135     }
3136   }
3137
3138   if (Result.getNode()) {
3139     Ops.push_back(Result);
3140     return;
3141   }
3142   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
3143 }
3144
3145 std::pair<unsigned, const TargetRegisterClass*>
3146 SparcTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3147                                                   MVT VT) const {
3148   if (Constraint.size() == 1) {
3149     switch (Constraint[0]) {
3150     case 'r':
3151       return std::make_pair(0U, &SP::IntRegsRegClass);
3152     }
3153   } else  if (!Constraint.empty() && Constraint.size() <= 5
3154               && Constraint[0] == '{' && *(Constraint.end()-1) == '}') {
3155     // constraint = '{r<d>}'
3156     // Remove the braces from around the name.
3157     StringRef name(Constraint.data()+1, Constraint.size()-2);
3158     // Handle register aliases:
3159     //       r0-r7   -> g0-g7
3160     //       r8-r15  -> o0-o7
3161     //       r16-r23 -> l0-l7
3162     //       r24-r31 -> i0-i7
3163     uint64_t intVal = 0;
3164     if (name.substr(0, 1).equals("r")
3165         && !name.substr(1).getAsInteger(10, intVal) && intVal <= 31) {
3166       const char regTypes[] = { 'g', 'o', 'l', 'i' };
3167       char regType = regTypes[intVal/8];
3168       char regIdx = '0' + (intVal % 8);
3169       char tmp[] = { '{', regType, regIdx, '}', 0 };
3170       std::string newConstraint = std::string(tmp);
3171       return TargetLowering::getRegForInlineAsmConstraint(newConstraint, VT);
3172     }
3173   }
3174
3175   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3176 }
3177
3178 bool
3179 SparcTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
3180   // The Sparc target isn't yet aware of offsets.
3181   return false;
3182 }
3183
3184 void SparcTargetLowering::ReplaceNodeResults(SDNode *N,
3185                                              SmallVectorImpl<SDValue>& Results,
3186                                              SelectionDAG &DAG) const {
3187
3188   SDLoc dl(N);
3189
3190   RTLIB::Libcall libCall = RTLIB::UNKNOWN_LIBCALL;
3191
3192   switch (N->getOpcode()) {
3193   default:
3194     llvm_unreachable("Do not know how to custom type legalize this operation!");
3195
3196   case ISD::FP_TO_SINT:
3197   case ISD::FP_TO_UINT:
3198     // Custom lower only if it involves f128 or i64.
3199     if (N->getOperand(0).getValueType() != MVT::f128
3200         || N->getValueType(0) != MVT::i64)
3201       return;
3202     libCall = ((N->getOpcode() == ISD::FP_TO_SINT)
3203                ? RTLIB::FPTOSINT_F128_I64
3204                : RTLIB::FPTOUINT_F128_I64);
3205
3206     Results.push_back(LowerF128Op(SDValue(N, 0),
3207                                   DAG,
3208                                   getLibcallName(libCall),
3209                                   1));
3210     return;
3211
3212   case ISD::SINT_TO_FP:
3213   case ISD::UINT_TO_FP:
3214     // Custom lower only if it involves f128 or i64.
3215     if (N->getValueType(0) != MVT::f128
3216         || N->getOperand(0).getValueType() != MVT::i64)
3217       return;
3218
3219     libCall = ((N->getOpcode() == ISD::SINT_TO_FP)
3220                ? RTLIB::SINTTOFP_I64_F128
3221                : RTLIB::UINTTOFP_I64_F128);
3222
3223     Results.push_back(LowerF128Op(SDValue(N, 0),
3224                                   DAG,
3225                                   getLibcallName(libCall),
3226                                   1));
3227     return;
3228   }
3229 }