lib/Target/Sparc/SparcISelLowering.cpp

   1 //===-- SparcISelLowering.cpp - Sparc DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the interfaces that Sparc uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SparcISelLowering.h"
  16 #include "SparcTargetMachine.h"
  17 #include "llvm/Function.h"
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 using namespace llvm;
  25
  26
  27 //===----------------------------------------------------------------------===//
  28 // Calling Convention Implementation
  29 //===----------------------------------------------------------------------===//
  30
  31 #include "SparcGenCallingConv.inc"
  32
  33 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
  34   // CCValAssign - represent the assignment of the return value to locations.
  35   SmallVector<CCValAssign, 16> RVLocs;
  36   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
  37   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
  38
  39   // CCState - Info about the registers and stack slot.
  40   CCState CCInfo(CC, isVarArg, DAG.getTarget(), RVLocs);
  41
  42   // Analize return values of ISD::RET
  43   CCInfo.AnalyzeReturn(Op.Val, RetCC_Sparc32);
  44
  45   // If this is the first return lowered for this function, add the regs to the
  46   // liveout set for the function.
  47   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
  48     for (unsigned i = 0; i != RVLocs.size(); ++i)
  49       if (RVLocs[i].isRegLoc())
  50         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
  51   }
  52
  53   SDValue Chain = Op.getOperand(0);
  54   SDValue Flag;
  55
  56   // Copy the result values into the output registers.
  57   for (unsigned i = 0; i != RVLocs.size(); ++i) {
  58     CCValAssign &VA = RVLocs[i];
  59     assert(VA.isRegLoc() && "Can only return in registers!");
  60
  61     // ISD::RET => ret chain, (regnum1,val1), ...
  62     // So i*2+1 index only the regnums.
  63     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
  64
  65     // Guarantee that all emitted copies are stuck together with flags.
  66     Flag = Chain.getValue(1);
  67   }
  68
  69   if (Flag.Val)
  70     return DAG.getNode(SPISD::RET_FLAG, MVT::Other, Chain, Flag);
  71   return DAG.getNode(SPISD::RET_FLAG, MVT::Other, Chain);
  72 }
  73
  74 /// LowerArguments - V8 uses a very simple ABI, where all values are passed in
  75 /// either one or two GPRs, including FP values.  TODO: we should pass FP values
  76 /// in FP registers for fastcc functions.
  77 void
  78 SparcTargetLowering::LowerArguments(Function &F, SelectionDAG &DAG,
  79                                     SmallVectorImpl<SDValue> &ArgValues) {
  80   MachineFunction &MF = DAG.getMachineFunction();
  81   MachineRegisterInfo &RegInfo = MF.getRegInfo();
  82
  83   static const unsigned ArgRegs[] = {
  84     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
  85   };
  86
  87   const unsigned *CurArgReg = ArgRegs, *ArgRegEnd = ArgRegs+6;
  88   unsigned ArgOffset = 68;
  89
  90   SDValue Root = DAG.getRoot();
  91   std::vector<SDValue> OutChains;
  92
  93   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I) {
  94     MVT ObjectVT = getValueType(I->getType());
  95
  96     switch (ObjectVT.getSimpleVT()) {
  97     default: assert(0 && "Unhandled argument type!");
  98     case MVT::i1:
  99     case MVT::i8:
 100     case MVT::i16:
 101     case MVT::i32:
 102       if (I->use_empty()) {                // Argument is dead.
 103         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 104         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 105       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 106         unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 107         MF.getRegInfo().addLiveIn(*CurArgReg++, VReg);
 108         SDValue Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 109         if (ObjectVT != MVT::i32) {
 110           unsigned AssertOp = ISD::AssertSext;
 111           Arg = DAG.getNode(AssertOp, MVT::i32, Arg,
 112                             DAG.getValueType(ObjectVT));
 113           Arg = DAG.getNode(ISD::TRUNCATE, ObjectVT, Arg);
 114         }
 115         ArgValues.push_back(Arg);
 116       } else {
 117         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 118         SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 119         SDValue Load;
 120         if (ObjectVT == MVT::i32) {
 121           Load = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 122         } else {
 123           ISD::LoadExtType LoadOp = ISD::SEXTLOAD;
 124
 125           // Sparc is big endian, so add an offset based on the ObjectVT.
 126           unsigned Offset = 4-std::max(1U, ObjectVT.getSizeInBits()/8);
 127           FIPtr = DAG.getNode(ISD::ADD, MVT::i32, FIPtr,
 128                               DAG.getConstant(Offset, MVT::i32));
 129           Load = DAG.getExtLoad(LoadOp, MVT::i32, Root, FIPtr,
 130                                 NULL, 0, ObjectVT);
 131           Load = DAG.getNode(ISD::TRUNCATE, ObjectVT, Load);
 132         }
 133         ArgValues.push_back(Load);
 134       }
 135
 136       ArgOffset += 4;
 137       break;
 138     case MVT::f32:
 139       if (I->use_empty()) {                // Argument is dead.
 140         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 141         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 142       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 143         // FP value is passed in an integer register.
 144         unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 145         MF.getRegInfo().addLiveIn(*CurArgReg++, VReg);
 146         SDValue Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 147
 148         Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Arg);
 149         ArgValues.push_back(Arg);
 150       } else {
 151         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 152         SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 153         SDValue Load = DAG.getLoad(MVT::f32, Root, FIPtr, NULL, 0);
 154         ArgValues.push_back(Load);
 155       }
 156       ArgOffset += 4;
 157       break;
 158
 159     case MVT::i64:
 160     case MVT::f64:
 161       if (I->use_empty()) {                // Argument is dead.
 162         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 163         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 164         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 165       } else {
 166         SDValue HiVal;
 167         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 168           unsigned VRegHi = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 169           MF.getRegInfo().addLiveIn(*CurArgReg++, VRegHi);
 170           HiVal = DAG.getCopyFromReg(Root, VRegHi, MVT::i32);
 171         } else {
 172           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 173           SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 174           HiVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 175         }
 176
 177         SDValue LoVal;
 178         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 179           unsigned VRegLo = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 180           MF.getRegInfo().addLiveIn(*CurArgReg++, VRegLo);
 181           LoVal = DAG.getCopyFromReg(Root, VRegLo, MVT::i32);
 182         } else {
 183           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset+4);
 184           SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 185           LoVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 186         }
 187
 188         // Compose the two halves together into an i64 unit.
 189         SDValue WholeValue =
 190           DAG.getNode(ISD::BUILD_PAIR, MVT::i64, LoVal, HiVal);
 191
 192         // If we want a double, do a bit convert.
 193         if (ObjectVT == MVT::f64)
 194           WholeValue = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, WholeValue);
 195
 196         ArgValues.push_back(WholeValue);
 197       }
 198       ArgOffset += 8;
 199       break;
 200     }
 201   }
 202
 203   // Store remaining ArgRegs to the stack if this is a varargs function.
 204   if (F.isVarArg()) {
 205     // Remember the vararg offset for the va_start implementation.
 206     VarArgsFrameOffset = ArgOffset;
 207
 208     for (; CurArgReg != ArgRegEnd; ++CurArgReg) {
 209       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 210       MF.getRegInfo().addLiveIn(*CurArgReg, VReg);
 211       SDValue Arg = DAG.getCopyFromReg(DAG.getRoot(), VReg, MVT::i32);
 212
 213       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 214       SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 215
 216       OutChains.push_back(DAG.getStore(DAG.getRoot(), Arg, FIPtr, NULL, 0));
 217       ArgOffset += 4;
 218     }
 219   }
 220
 221   if (!OutChains.empty())
 222     DAG.setRoot(DAG.getNode(ISD::TokenFactor, MVT::Other,
 223                             &OutChains[0], OutChains.size()));
 224 }
 225
 226 static SDValue LowerCALL(SDValue Op, SelectionDAG &DAG) {
 227   unsigned CallingConv = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
 228   SDValue Chain = Op.getOperand(0);
 229   SDValue Callee = Op.getOperand(4);
 230   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 231
 232 #if 0
 233   // Analyze operands of the call, assigning locations to each operand.
 234   SmallVector<CCValAssign, 16> ArgLocs;
 235   CCState CCInfo(CallingConv, isVarArg, DAG.getTarget(), ArgLocs);
 236   CCInfo.AnalyzeCallOperands(Op.Val, CC_Sparc32);
 237
 238   // Get the size of the outgoing arguments stack space requirement.
 239   unsigned ArgsSize = CCInfo.getNextStackOffset();
 240   // FIXME: We can't use this until f64 is known to take two GPRs.
 241 #else
 242   (void)CC_Sparc32;
 243
 244   // Count the size of the outgoing arguments.
 245   unsigned ArgsSize = 0;
 246   for (unsigned i = 5, e = Op.getNumOperands(); i != e; i += 2) {
 247     switch (Op.getOperand(i).getValueType().getSimpleVT()) {
 248       default: assert(0 && "Unknown value type!");
 249       case MVT::i1:
 250       case MVT::i8:
 251       case MVT::i16:
 252       case MVT::i32:
 253       case MVT::f32:
 254         ArgsSize += 4;
 255         break;
 256       case MVT::i64:
 257       case MVT::f64:
 258         ArgsSize += 8;
 259         break;
 260     }
 261   }
 262   if (ArgsSize > 4*6)
 263     ArgsSize -= 4*6;    // Space for first 6 arguments is prereserved.
 264   else
 265     ArgsSize = 0;
 266 #endif
 267
 268   // Keep stack frames 8-byte aligned.
 269   ArgsSize = (ArgsSize+7) & ~7;
 270
 271   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(ArgsSize));
 272
 273   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
 274   SmallVector<SDValue, 8> MemOpChains;
 275
 276 #if 0
 277   // Walk the register/memloc assignments, inserting copies/loads.
 278   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 279     CCValAssign &VA = ArgLocs[i];
 280
 281     // Arguments start after the 5 first operands of ISD::CALL
 282     SDValue Arg = Op.getOperand(5+2*VA.getValNo());
 283
 284     // Promote the value if needed.
 285     switch (VA.getLocInfo()) {
 286     default: assert(0 && "Unknown loc info!");
 287     case CCValAssign::Full: break;
 288     case CCValAssign::SExt:
 289       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
 290       break;
 291     case CCValAssign::ZExt:
 292       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
 293       break;
 294     case CCValAssign::AExt:
 295       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
 296       break;
 297     }
 298
 299     // Arguments that can be passed on register must be kept at
 300     // RegsToPass vector
 301     if (VA.isRegLoc()) {
 302       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 303       continue;
 304     }
 305
 306     assert(VA.isMemLoc());
 307
 308     // Create a store off the stack pointer for this argument.
 309     SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 310     // FIXME: VERIFY THAT 68 IS RIGHT.
 311     SDValue PtrOff = DAG.getIntPtrConstant(VA.getLocMemOffset()+68);
 312     PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 313     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 314   }
 315
 316 #else
 317   static const unsigned ArgRegs[] = {
 318     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
 319   };
 320   unsigned ArgOffset = 68;
 321
 322   for (unsigned i = 5, e = Op.getNumOperands(); i != e; i += 2) {
 323     SDValue Val = Op.getOperand(i);
 324     MVT ObjectVT = Val.getValueType();
 325     SDValue ValToStore(0, 0);
 326     unsigned ObjSize;
 327     switch (ObjectVT.getSimpleVT()) {
 328     default: assert(0 && "Unhandled argument type!");
 329     case MVT::i32:
 330       ObjSize = 4;
 331
 332       if (RegsToPass.size() >= 6) {
 333         ValToStore = Val;
 334       } else {
 335         RegsToPass.push_back(std::make_pair(ArgRegs[RegsToPass.size()], Val));
 336       }
 337       break;
 338     case MVT::f32:
 339       ObjSize = 4;
 340       if (RegsToPass.size() >= 6) {
 341         ValToStore = Val;
 342       } else {
 343         // Convert this to a FP value in an int reg.
 344         Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Val);
 345         RegsToPass.push_back(std::make_pair(ArgRegs[RegsToPass.size()], Val));
 346       }
 347       break;
 348     case MVT::f64:
 349       ObjSize = 8;
 350       // Otherwise, convert this to a FP value in int regs.
 351       Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Val);
 352       // FALL THROUGH
 353     case MVT::i64:
 354       ObjSize = 8;
 355       if (RegsToPass.size() >= 6) {
 356         ValToStore = Val;    // Whole thing is passed in memory.
 357         break;
 358       }
 359
 360       // Split the value into top and bottom part.  Top part goes in a reg.
 361       SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Val,
 362                                  DAG.getConstant(1, MVT::i32));
 363       SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Val,
 364                                  DAG.getConstant(0, MVT::i32));
 365       RegsToPass.push_back(std::make_pair(ArgRegs[RegsToPass.size()], Hi));
 366
 367       if (RegsToPass.size() >= 6) {
 368         ValToStore = Lo;
 369         ArgOffset += 4;
 370         ObjSize = 4;
 371       } else {
 372         RegsToPass.push_back(std::make_pair(ArgRegs[RegsToPass.size()], Lo));
 373       }
 374       break;
 375     }
 376
 377     if (ValToStore.Val) {
 378       SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 379       SDValue PtrOff = DAG.getConstant(ArgOffset, MVT::i32);
 380       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 381       MemOpChains.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 382     }
 383     ArgOffset += ObjSize;
 384   }
 385 #endif
 386
 387   // Emit all stores, make sure the occur before any copies into physregs.
 388   if (!MemOpChains.empty())
 389     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 390                         &MemOpChains[0], MemOpChains.size());
 391
 392   // Build a sequence of copy-to-reg nodes chained together with token
 393   // chain and flag operands which copy the outgoing args into registers.
 394   // The InFlag in necessary since all emited instructions must be
 395   // stuck together.
 396   SDValue InFlag;
 397   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 398     unsigned Reg = RegsToPass[i].first;
 399     // Remap I0->I7 -> O0->O7.
 400     if (Reg >= SP::I0 && Reg <= SP::I7)
 401       Reg = Reg-SP::I0+SP::O0;
 402
 403     Chain = DAG.getCopyToReg(Chain, Reg, RegsToPass[i].second, InFlag);
 404     InFlag = Chain.getValue(1);
 405   }
 406
 407   // If the callee is a GlobalAddress node (quite common, every direct call is)
 408   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 409   // Likewise ExternalSymbol -> TargetExternalSymbol.
 410   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 411     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i32);
 412   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 413     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32);
 414
 415   std::vector<MVT> NodeTys;
 416   NodeTys.push_back(MVT::Other);   // Returns a chain
 417   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 418   SDValue Ops[] = { Chain, Callee, InFlag };
 419   Chain = DAG.getNode(SPISD::CALL, NodeTys, Ops, InFlag.Val ? 3 : 2);
 420   InFlag = Chain.getValue(1);
 421
 422   Chain = DAG.getCALLSEQ_END(Chain,
 423                              DAG.getConstant(ArgsSize, MVT::i32),
 424                              DAG.getConstant(0, MVT::i32), InFlag);
 425   InFlag = Chain.getValue(1);
 426
 427   // Assign locations to each value returned by this call.
 428   SmallVector<CCValAssign, 16> RVLocs;
 429   CCState RVInfo(CallingConv, isVarArg, DAG.getTarget(), RVLocs);
 430
 431   RVInfo.AnalyzeCallResult(Op.Val, RetCC_Sparc32);
 432   SmallVector<SDValue, 8> ResultVals;
 433
 434   // Copy all of the result registers out of their specified physreg.
 435   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 436     unsigned Reg = RVLocs[i].getLocReg();
 437
 438     // Remap I0->I7 -> O0->O7.
 439     if (Reg >= SP::I0 && Reg <= SP::I7)
 440       Reg = Reg-SP::I0+SP::O0;
 441
 442     Chain = DAG.getCopyFromReg(Chain, Reg,
 443                                RVLocs[i].getValVT(), InFlag).getValue(1);
 444     InFlag = Chain.getValue(2);
 445     ResultVals.push_back(Chain.getValue(0));
 446   }
 447
 448   ResultVals.push_back(Chain);
 449
 450   // Merge everything together with a MERGE_VALUES node.
 451   return DAG.getMergeValues(Op.Val->getVTList(), &ResultVals[0],
 452                             ResultVals.size());
 453 }
 454
 455
 456
 457 //===----------------------------------------------------------------------===//
 458 // TargetLowering Implementation
 459 //===----------------------------------------------------------------------===//
 460
 461 /// IntCondCCodeToICC - Convert a DAG integer condition code to a SPARC ICC
 462 /// condition.
 463 static SPCC::CondCodes IntCondCCodeToICC(ISD::CondCode CC) {
 464   switch (CC) {
 465   default: assert(0 && "Unknown integer condition code!");
 466   case ISD::SETEQ:  return SPCC::ICC_E;
 467   case ISD::SETNE:  return SPCC::ICC_NE;
 468   case ISD::SETLT:  return SPCC::ICC_L;
 469   case ISD::SETGT:  return SPCC::ICC_G;
 470   case ISD::SETLE:  return SPCC::ICC_LE;
 471   case ISD::SETGE:  return SPCC::ICC_GE;
 472   case ISD::SETULT: return SPCC::ICC_CS;
 473   case ISD::SETULE: return SPCC::ICC_LEU;
 474   case ISD::SETUGT: return SPCC::ICC_GU;
 475   case ISD::SETUGE: return SPCC::ICC_CC;
 476   }
 477 }
 478
 479 /// FPCondCCodeToFCC - Convert a DAG floatingp oint condition code to a SPARC
 480 /// FCC condition.
 481 static SPCC::CondCodes FPCondCCodeToFCC(ISD::CondCode CC) {
 482   switch (CC) {
 483   default: assert(0 && "Unknown fp condition code!");
 484   case ISD::SETEQ:
 485   case ISD::SETOEQ: return SPCC::FCC_E;
 486   case ISD::SETNE:
 487   case ISD::SETUNE: return SPCC::FCC_NE;
 488   case ISD::SETLT:
 489   case ISD::SETOLT: return SPCC::FCC_L;
 490   case ISD::SETGT:
 491   case ISD::SETOGT: return SPCC::FCC_G;
 492   case ISD::SETLE:
 493   case ISD::SETOLE: return SPCC::FCC_LE;
 494   case ISD::SETGE:
 495   case ISD::SETOGE: return SPCC::FCC_GE;
 496   case ISD::SETULT: return SPCC::FCC_UL;
 497   case ISD::SETULE: return SPCC::FCC_ULE;
 498   case ISD::SETUGT: return SPCC::FCC_UG;
 499   case ISD::SETUGE: return SPCC::FCC_UGE;
 500   case ISD::SETUO:  return SPCC::FCC_U;
 501   case ISD::SETO:   return SPCC::FCC_O;
 502   case ISD::SETONE: return SPCC::FCC_LG;
 503   case ISD::SETUEQ: return SPCC::FCC_UE;
 504   }
 505 }
 506
 507
 508 SparcTargetLowering::SparcTargetLowering(TargetMachine &TM)
 509   : TargetLowering(TM) {
 510
 511   // Set up the register classes.
 512   addRegisterClass(MVT::i32, SP::IntRegsRegisterClass);
 513   addRegisterClass(MVT::f32, SP::FPRegsRegisterClass);
 514   addRegisterClass(MVT::f64, SP::DFPRegsRegisterClass);
 515
 516   // Turn FP extload into load/fextend
 517   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
 518   // Sparc doesn't have i1 sign extending load
 519   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
 520   // Turn FP truncstore into trunc + store.
 521   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 522
 523   // Custom legalize GlobalAddress nodes into LO/HI parts.
 524   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 525   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 526   setOperationAction(ISD::ConstantPool , MVT::i32, Custom);
 527
 528   // Sparc doesn't have sext_inreg, replace them with shl/sra
 529   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 530   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Expand);
 531   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
 532
 533   // Sparc has no REM or DIVREM operations.
 534   setOperationAction(ISD::UREM, MVT::i32, Expand);
 535   setOperationAction(ISD::SREM, MVT::i32, Expand);
 536   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 537   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 538
 539   // Custom expand fp<->sint
 540   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 541   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 542
 543   // Expand fp<->uint
 544   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 545   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 546
 547   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 548   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 549
 550   // Sparc has no select or setcc: expand to SELECT_CC.
 551   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 552   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 553   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 554   setOperationAction(ISD::SETCC, MVT::i32, Expand);
 555   setOperationAction(ISD::SETCC, MVT::f32, Expand);
 556   setOperationAction(ISD::SETCC, MVT::f64, Expand);
 557
 558   // Sparc doesn't have BRCOND either, it has BR_CC.
 559   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 560   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 561   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 562   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 563   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 564   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 565
 566   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 567   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 568   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 569
 570   // SPARC has no intrinsics for these particular operations.
 571   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 572
 573   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 574   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 575   setOperationAction(ISD::FREM , MVT::f64, Expand);
 576   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 577   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 578   setOperationAction(ISD::FREM , MVT::f32, Expand);
 579   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 580   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 581   setOperationAction(ISD::CTLZ , MVT::i32, Expand);
 582   setOperationAction(ISD::ROTL , MVT::i32, Expand);
 583   setOperationAction(ISD::ROTR , MVT::i32, Expand);
 584   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 585   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 586   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 587   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 588   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 589
 590   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 591   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 592   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 593
 594   // FIXME: Sparc provides these multiplies, but we don't have them yet.
 595   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 596
 597   // We don't have line number support yet.
 598   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 599   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 600   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 601   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 602
 603   // RET must be custom lowered, to meet ABI requirements
 604   setOperationAction(ISD::RET               , MVT::Other, Custom);
 605
 606   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
 607   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 608   // VAARG needs to be lowered to not do unaligned accesses for doubles.
 609   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 610
 611   // Use the default implementation.
 612   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 613   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 614   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 615   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Expand);
 616   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 617
 618   // No debug info support yet.
 619   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 620   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 621   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 622   setOperationAction(ISD::DECLARE, MVT::Other, Expand);
 623
 624   setStackPointerRegisterToSaveRestore(SP::O6);
 625
 626   if (TM.getSubtarget<SparcSubtarget>().isV9())
 627     setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 628
 629   computeRegisterProperties();
 630 }
 631
 632 const char *SparcTargetLowering::getTargetNodeName(unsigned Opcode) const {
 633   switch (Opcode) {
 634   default: return 0;
 635   case SPISD::CMPICC:     return "SPISD::CMPICC";
 636   case SPISD::CMPFCC:     return "SPISD::CMPFCC";
 637   case SPISD::BRICC:      return "SPISD::BRICC";
 638   case SPISD::BRFCC:      return "SPISD::BRFCC";
 639   case SPISD::SELECT_ICC: return "SPISD::SELECT_ICC";
 640   case SPISD::SELECT_FCC: return "SPISD::SELECT_FCC";
 641   case SPISD::Hi:         return "SPISD::Hi";
 642   case SPISD::Lo:         return "SPISD::Lo";
 643   case SPISD::FTOI:       return "SPISD::FTOI";
 644   case SPISD::ITOF:       return "SPISD::ITOF";
 645   case SPISD::CALL:       return "SPISD::CALL";
 646   case SPISD::RET_FLAG:   return "SPISD::RET_FLAG";
 647   }
 648 }
 649
 650 /// isMaskedValueZeroForTargetNode - Return true if 'Op & Mask' is known to
 651 /// be zero. Op is expected to be a target specific node. Used by DAG
 652 /// combiner.
 653 void SparcTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
 654                                                          const APInt &Mask,
 655                                                          APInt &KnownZero,
 656                                                          APInt &KnownOne,
 657                                                          const SelectionDAG &DAG,
 658                                                          unsigned Depth) const {
 659   APInt KnownZero2, KnownOne2;
 660   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
 661
 662   switch (Op.getOpcode()) {
 663   default: break;
 664   case SPISD::SELECT_ICC:
 665   case SPISD::SELECT_FCC:
 666     DAG.ComputeMaskedBits(Op.getOperand(1), Mask, KnownZero, KnownOne,
 667                           Depth+1);
 668     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero2, KnownOne2,
 669                           Depth+1);
 670     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 671     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 672
 673     // Only known if known in both the LHS and RHS.
 674     KnownOne &= KnownOne2;
 675     KnownZero &= KnownZero2;
 676     break;
 677   }
 678 }
 679
 680 // Look at LHS/RHS/CC and see if they are a lowered setcc instruction.  If so
 681 // set LHS/RHS and SPCC to the LHS/RHS of the setcc and SPCC to the condition.
 682 static void LookThroughSetCC(SDValue &LHS, SDValue &RHS,
 683                              ISD::CondCode CC, unsigned &SPCC) {
 684   if (isa<ConstantSDNode>(RHS) && cast<ConstantSDNode>(RHS)->getValue() == 0 &&
 685       CC == ISD::SETNE &&
 686       ((LHS.getOpcode() == SPISD::SELECT_ICC &&
 687         LHS.getOperand(3).getOpcode() == SPISD::CMPICC) ||
 688        (LHS.getOpcode() == SPISD::SELECT_FCC &&
 689         LHS.getOperand(3).getOpcode() == SPISD::CMPFCC)) &&
 690       isa<ConstantSDNode>(LHS.getOperand(0)) &&
 691       isa<ConstantSDNode>(LHS.getOperand(1)) &&
 692       cast<ConstantSDNode>(LHS.getOperand(0))->getValue() == 1 &&
 693       cast<ConstantSDNode>(LHS.getOperand(1))->getValue() == 0) {
 694     SDValue CMPCC = LHS.getOperand(3);
 695     SPCC = cast<ConstantSDNode>(LHS.getOperand(2))->getValue();
 696     LHS = CMPCC.getOperand(0);
 697     RHS = CMPCC.getOperand(1);
 698   }
 699 }
 700
 701 static SDValue LowerGLOBALADDRESS(SDValue Op, SelectionDAG &DAG) {
 702   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 703   SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i32);
 704   SDValue Hi = DAG.getNode(SPISD::Hi, MVT::i32, GA);
 705   SDValue Lo = DAG.getNode(SPISD::Lo, MVT::i32, GA);
 706   return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 707 }
 708
 709 static SDValue LowerCONSTANTPOOL(SDValue Op, SelectionDAG &DAG) {
 710   ConstantPoolSDNode *N = cast<ConstantPoolSDNode>(Op);
 711   Constant *C = N->getConstVal();
 712   SDValue CP = DAG.getTargetConstantPool(C, MVT::i32, N->getAlignment());
 713   SDValue Hi = DAG.getNode(SPISD::Hi, MVT::i32, CP);
 714   SDValue Lo = DAG.getNode(SPISD::Lo, MVT::i32, CP);
 715   return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 716 }
 717
 718 static SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
 719   // Convert the fp value to integer in an FP register.
 720   assert(Op.getValueType() == MVT::i32);
 721   Op = DAG.getNode(SPISD::FTOI, MVT::f32, Op.getOperand(0));
 722   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 723 }
 724
 725 static SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
 726   assert(Op.getOperand(0).getValueType() == MVT::i32);
 727   SDValue Tmp = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
 728   // Convert the int value to FP in an FP register.
 729   return DAG.getNode(SPISD::ITOF, Op.getValueType(), Tmp);
 730 }
 731
 732 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) {
 733   SDValue Chain = Op.getOperand(0);
 734   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 735   SDValue LHS = Op.getOperand(2);
 736   SDValue RHS = Op.getOperand(3);
 737   SDValue Dest = Op.getOperand(4);
 738   unsigned Opc, SPCC = ~0U;
 739
 740   // If this is a br_cc of a "setcc", and if the setcc got lowered into
 741   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 742   LookThroughSetCC(LHS, RHS, CC, SPCC);
 743
 744   // Get the condition flag.
 745   SDValue CompareFlag;
 746   if (LHS.getValueType() == MVT::i32) {
 747     std::vector<MVT> VTs;
 748     VTs.push_back(MVT::i32);
 749     VTs.push_back(MVT::Flag);
 750     SDValue Ops[2] = { LHS, RHS };
 751     CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 752     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 753     Opc = SPISD::BRICC;
 754   } else {
 755     CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 756     if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 757     Opc = SPISD::BRFCC;
 758   }
 759   return DAG.getNode(Opc, MVT::Other, Chain, Dest,
 760                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 761 }
 762
 763 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
 764   SDValue LHS = Op.getOperand(0);
 765   SDValue RHS = Op.getOperand(1);
 766   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 767   SDValue TrueVal = Op.getOperand(2);
 768   SDValue FalseVal = Op.getOperand(3);
 769   unsigned Opc, SPCC = ~0U;
 770
 771   // If this is a select_cc of a "setcc", and if the setcc got lowered into
 772   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 773   LookThroughSetCC(LHS, RHS, CC, SPCC);
 774
 775   SDValue CompareFlag;
 776   if (LHS.getValueType() == MVT::i32) {
 777     std::vector<MVT> VTs;
 778     VTs.push_back(LHS.getValueType());   // subcc returns a value
 779     VTs.push_back(MVT::Flag);
 780     SDValue Ops[2] = { LHS, RHS };
 781     CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 782     Opc = SPISD::SELECT_ICC;
 783     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 784   } else {
 785     CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 786     Opc = SPISD::SELECT_FCC;
 787     if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 788   }
 789   return DAG.getNode(Opc, TrueVal.getValueType(), TrueVal, FalseVal,
 790                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 791 }
 792
 793 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 794                               SparcTargetLowering &TLI) {
 795   // vastart just stores the address of the VarArgsFrameIndex slot into the
 796   // memory location argument.
 797   SDValue Offset = DAG.getNode(ISD::ADD, MVT::i32,
 798                                  DAG.getRegister(SP::I6, MVT::i32),
 799                                  DAG.getConstant(TLI.getVarArgsFrameOffset(),
 800                                                  MVT::i32));
 801   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 802   return DAG.getStore(Op.getOperand(0), Offset, Op.getOperand(1), SV, 0);
 803 }
 804
 805 static SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) {
 806   SDNode *Node = Op.Val;
 807   MVT VT = Node->getValueType(0);
 808   SDValue InChain = Node->getOperand(0);
 809   SDValue VAListPtr = Node->getOperand(1);
 810   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
 811   SDValue VAList = DAG.getLoad(MVT::i32, InChain, VAListPtr, SV, 0);
 812   // Increment the pointer, VAList, to the next vaarg
 813   SDValue NextPtr = DAG.getNode(ISD::ADD, MVT::i32, VAList,
 814                                   DAG.getConstant(VT.getSizeInBits()/8,
 815                                                   MVT::i32));
 816   // Store the incremented VAList to the legalized pointer
 817   InChain = DAG.getStore(VAList.getValue(1), NextPtr,
 818                          VAListPtr, SV, 0);
 819   // Load the actual argument out of the pointer VAList, unless this is an
 820   // f64 load.
 821   if (VT != MVT::f64)
 822     return DAG.getLoad(VT, InChain, VAList, NULL, 0);
 823
 824   // Otherwise, load it as i64, then do a bitconvert.
 825   SDValue V = DAG.getLoad(MVT::i64, InChain, VAList, NULL, 0);
 826
 827   // Bit-Convert the value to f64.
 828   SDValue Ops[2] = {
 829     DAG.getNode(ISD::BIT_CONVERT, MVT::f64, V),
 830     V.getValue(1)
 831   };
 832   return DAG.getMergeValues(Ops, 2);
 833 }
 834
 835 static SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) {
 836   SDValue Chain = Op.getOperand(0);  // Legalize the chain.
 837   SDValue Size  = Op.getOperand(1);  // Legalize the size.
 838
 839   unsigned SPReg = SP::O6;
 840   SDValue SP = DAG.getCopyFromReg(Chain, SPReg, MVT::i32);
 841   SDValue NewSP = DAG.getNode(ISD::SUB, MVT::i32, SP, Size);    // Value
 842   Chain = DAG.getCopyToReg(SP.getValue(1), SPReg, NewSP);      // Output chain
 843
 844   // The resultant pointer is actually 16 words from the bottom of the stack,
 845   // to provide a register spill area.
 846   SDValue NewVal = DAG.getNode(ISD::ADD, MVT::i32, NewSP,
 847                                  DAG.getConstant(96, MVT::i32));
 848   SDValue Ops[2] = { NewVal, Chain };
 849   return DAG.getMergeValues(Ops, 2);
 850 }
 851
 852
 853 SDValue SparcTargetLowering::
 854 LowerOperation(SDValue Op, SelectionDAG &DAG) {
 855   switch (Op.getOpcode()) {
 856   default: assert(0 && "Should not custom lower this!");
 857   // Frame & Return address.  Currently unimplemented
 858   case ISD::RETURNADDR: return SDValue();
 859   case ISD::FRAMEADDR:  return SDValue();
 860   case ISD::GlobalTLSAddress:
 861     assert(0 && "TLS not implemented for Sparc.");
 862   case ISD::GlobalAddress:      return LowerGLOBALADDRESS(Op, DAG);
 863   case ISD::ConstantPool:       return LowerCONSTANTPOOL(Op, DAG);
 864   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
 865   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
 866   case ISD::BR_CC:              return LowerBR_CC(Op, DAG);
 867   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
 868   case ISD::VASTART:            return LowerVASTART(Op, DAG, *this);
 869   case ISD::VAARG:              return LowerVAARG(Op, DAG);
 870   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
 871   case ISD::CALL:               return LowerCALL(Op, DAG);
 872   case ISD::RET:                return LowerRET(Op, DAG);
 873   }
 874 }
 875
 876 MachineBasicBlock *
 877 SparcTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 878                                                  MachineBasicBlock *BB) {
 879   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
 880   unsigned BROpcode;
 881   unsigned CC;
 882   // Figure out the conditional branch opcode to use for this select_cc.
 883   switch (MI->getOpcode()) {
 884   default: assert(0 && "Unknown SELECT_CC!");
 885   case SP::SELECT_CC_Int_ICC:
 886   case SP::SELECT_CC_FP_ICC:
 887   case SP::SELECT_CC_DFP_ICC:
 888     BROpcode = SP::BCOND;
 889     break;
 890   case SP::SELECT_CC_Int_FCC:
 891   case SP::SELECT_CC_FP_FCC:
 892   case SP::SELECT_CC_DFP_FCC:
 893     BROpcode = SP::FBCOND;
 894     break;
 895   }
 896
 897   CC = (SPCC::CondCodes)MI->getOperand(3).getImm();
 898
 899   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
 900   // control-flow pattern.  The incoming instruction knows the destination vreg
 901   // to set, the condition code register to branch on, the true/false values to
 902   // select between, and a branch opcode to use.
 903   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 904   MachineFunction::iterator It = BB;
 905   ++It;
 906
 907   //  thisMBB:
 908   //  ...
 909   //   TrueVal = ...
 910   //   [f]bCC copy1MBB
 911   //   fallthrough --> copy0MBB
 912   MachineBasicBlock *thisMBB = BB;
 913   MachineFunction *F = BB->getParent();
 914   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
 915   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
 916   BuildMI(BB, TII.get(BROpcode)).addMBB(sinkMBB).addImm(CC);
 917   F->insert(It, copy0MBB);
 918   F->insert(It, sinkMBB);
 919   // Update machine-CFG edges by transferring all successors of the current
 920   // block to the new block which will contain the Phi node for the select.
 921   sinkMBB->transferSuccessors(BB);
 922   // Next, add the true and fallthrough blocks as its successors.
 923   BB->addSuccessor(copy0MBB);
 924   BB->addSuccessor(sinkMBB);
 925
 926   //  copy0MBB:
 927   //   %FalseValue = ...
 928   //   # fallthrough to sinkMBB
 929   BB = copy0MBB;
 930
 931   // Update machine-CFG edges
 932   BB->addSuccessor(sinkMBB);
 933
 934   //  sinkMBB:
 935   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
 936   //  ...
 937   BB = sinkMBB;
 938   BuildMI(BB, TII.get(SP::PHI), MI->getOperand(0).getReg())
 939     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
 940     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
 941
 942   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
 943   return BB;
 944 }
 945