lib/Target/R600/SIRegisterInfo.h

   1 //===-- SIRegisterInfo.h - SI Register Info Interface ----------*- C++ -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIRegisterInfo
  12 //
  13 //===----------------------------------------------------------------------===//
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  16 #ifndef SIREGISTERINFO_H_
  17 #define SIREGISTERINFO_H_
  18
  19 #include "AMDGPURegisterInfo.h"
  20
  21 namespace llvm {
  22
  23 struct SIRegisterInfo : public AMDGPURegisterInfo {
  24
  25   SIRegisterInfo(const AMDGPUSubtarget &st);
  26
  27   BitVector getReservedRegs(const MachineFunction &MF) const override;
  28
  29   unsigned getRegPressureLimit(const TargetRegisterClass *RC,
  30                                MachineFunction &MF) const override;
  31
  32   bool requiresRegisterScavenging(const MachineFunction &Fn) const override;
  33
  34   void eliminateFrameIndex(MachineBasicBlock::iterator MI, int SPAdj,
  35                            unsigned FIOperandNum,
  36                            RegScavenger *RS) const override;
  37
  38   /// \brief get the register class of the specified type to use in the
  39   /// CFGStructurizer
  40   const TargetRegisterClass * getCFGStructurizerRegClass(MVT VT) const override;
  41
  42   unsigned getHWRegIndex(unsigned Reg) const override;
  43
  44   /// \brief Return the 'base' register class for this register.
  45   /// e.g. SGPR0 => SReg_32, VGPR => VReg_32 SGPR0_SGPR1 -> SReg_32, etc.
  46   const TargetRegisterClass *getPhysRegClass(unsigned Reg) const;
  47
  48   /// \returns true if this class contains only SGPR registers
  49   bool isSGPRClass(const TargetRegisterClass *RC) const;
  50
  51   /// \returns true if this class contains VGPR registers.
  52   bool hasVGPRs(const TargetRegisterClass *RC) const;
  53
  54   /// \returns A VGPR reg class with the same width as \p SRC
  55   const TargetRegisterClass *getEquivalentVGPRClass(
  56                                           const TargetRegisterClass *SRC) const;
  57
  58   /// \returns The register class that is used for a sub-register of \p RC for
  59   /// the given \p SubIdx.  If \p SubIdx equals NoSubRegister, \p RC will
  60   /// be returned.
  61   const TargetRegisterClass *getSubRegClass(const TargetRegisterClass *RC,
  62                                             unsigned SubIdx) const;
  63
  64   /// \p Channel This is the register channel (e.g. a value from 0-16), not the
  65   ///            SubReg index.
  66   /// \returns The sub-register of Reg that is in Channel.
  67   unsigned getPhysRegSubReg(unsigned Reg, const TargetRegisterClass *SubRC,
  68                             unsigned Channel) const;
  69
  70   /// \returns True if operands defined with this register class can accept
  71   /// inline immediates.
  72   bool regClassCanUseImmediate(int RCID) const;
  73
  74   /// \returns True if operands defined with this register class can accept
  75   /// inline immediates.
  76   bool regClassCanUseImmediate(const TargetRegisterClass *RC) const;
  77
  78   enum PreloadedValue {
  79     TGID_X,
  80     TGID_Y,
  81     TGID_Z,
  82     SCRATCH_WAVE_OFFSET,
  83     SCRATCH_PTR
  84   };
  85
  86   /// \brief Returns the physical register that \p Value is stored in.
  87   unsigned getPreloadedValue(const MachineFunction &MF,
  88                              enum PreloadedValue Value) const;
  89
  90 };
  91
  92 } // End namespace llvm
  93
  94 #endif // SIREGISTERINFO_H_