lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def isCFDepth0 : Predicate<"isCFDepth0()">;
  36
  37 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  38
  39 let SubtargetPredicate = isSI in {
  40 let OtherPredicates  = [isCFDepth0] in {
  41
  42 //===----------------------------------------------------------------------===//
  43 // SMRD Instructions
  44 //===----------------------------------------------------------------------===//
  45
  46 let mayLoad = 1 in {
  47
  48 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  49 // SMRD instructions, because the SGPR_32 register class does not include M0
  50 // and writing to M0 from an SMRD instruction will hang the GPU.
  51 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  52 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  53 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  54 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  55 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  56
  57 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  58   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  59 >;
  60
  61 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  62   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  63 >;
  64
  65 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  66   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  67 >;
  68
  69 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  70   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  71 >;
  72
  73 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  74   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  75 >;
  76
  77 } // mayLoad = 1
  78
  79 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  80 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  81
  82 //===----------------------------------------------------------------------===//
  83 // SOP1 Instructions
  84 //===----------------------------------------------------------------------===//
  85
  86 let isMoveImm = 1 in {
  87 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  88 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  89 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  90 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  91 } // End isMoveImm = 1
  92
  93 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  94   [(set i32:$dst, (not i32:$src0))]
  95 >;
  96
  97 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64",
  98   [(set i64:$dst, (not i64:$src0))]
  99 >;
 100 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
 101 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 102 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32",
 103   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 104 >;
 105 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 106
 107 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 108 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 109 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "S_BCNT1_I32_B32",
 110   [(set i32:$dst, (ctpop i32:$src0))]
 111 >;
 112 def S_BCNT1_I32_B64 : SOP1_32_64 <0x00000010, "S_BCNT1_I32_B64", []>;
 113
 114 ////def S_FF0_I32_B32 : SOP1_32 <0x00000011, "S_FF0_I32_B32", []>;
 115 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 116 def S_FF1_I32_B32 : SOP1_32 <0x00000013, "S_FF1_I32_B32",
 117   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 118 >;
 119 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 120
 121 def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32",
 122   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 123 >;
 124
 125 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 126 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 127 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 128 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 129   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 130 >;
 131 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 132   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 133 >;
 134
 135 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 136 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 137 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 138 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 139 def S_GETPC_B64 : SOP1 <
 140   0x0000001f, (outs SReg_64:$dst), (ins), "S_GETPC_B64 $dst", []
 141 > {
 142   let SSRC0 = 0;
 143 }
 144 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 145 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 146 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 147
 148 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 149
 150 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 151 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 152 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 153 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 154 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 155 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 156 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 157 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 158
 159 } // End hasSideEffects = 1
 160
 161 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 162 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 163 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 164 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 165 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 166 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 167 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 168 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 169 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 170 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 171
 172 //===----------------------------------------------------------------------===//
 173 // SOP2 Instructions
 174 //===----------------------------------------------------------------------===//
 175
 176 let Defs = [SCC] in { // Carry out goes to SCC
 177 let isCommutable = 1 in {
 178 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 179 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 180   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 181 >;
 182 } // End isCommutable = 1
 183
 184 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 185 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 186   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 187 >;
 188
 189 let Uses = [SCC] in { // Carry in comes from SCC
 190 let isCommutable = 1 in {
 191 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 192   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 193 } // End isCommutable = 1
 194
 195 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 196   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 197 } // End Uses = [SCC]
 198 } // End Defs = [SCC]
 199
 200 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 201   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 202 >;
 203 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 204   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 205 >;
 206 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 207   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 208 >;
 209 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 210   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 211 >;
 212
 213 def S_CSELECT_B32 : SOP2 <
 214   0x0000000a, (outs SReg_32:$dst),
 215   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 216   []
 217 >;
 218
 219 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 220
 221 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 222   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 223 >;
 224
 225 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 226   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 227 >;
 228
 229 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 230   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 231 >;
 232
 233 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 234   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 235 >;
 236
 237 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 238   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 239 >;
 240
 241 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 242   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 243 >;
 244 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 245 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 246 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 247 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 248 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 249 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 250 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 251 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 252 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 253 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 254
 255 // Use added complexity so these patterns are preferred to the VALU patterns.
 256 let AddedComplexity = 1 in {
 257
 258 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 259   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 260 >;
 261 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 262   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 263 >;
 264 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 265   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 266 >;
 267 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 268   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 269 >;
 270 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 271   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 272 >;
 273 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 274   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 275 >;
 276
 277 } // End AddedComplexity = 1
 278
 279 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 280 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 281 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 282 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 283 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 284 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 285 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 286 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 287 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 288
 289 //===----------------------------------------------------------------------===//
 290 // SOPC Instructions
 291 //===----------------------------------------------------------------------===//
 292
 293 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 294 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 295 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 296 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 297 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 298 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 299 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 300 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 301 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 302 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 303 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 304 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 305 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 306 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 307 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 308 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 309 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 310
 311 //===----------------------------------------------------------------------===//
 312 // SOPK Instructions
 313 //===----------------------------------------------------------------------===//
 314
 315 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 316 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 317
 318 /*
 319 This instruction is disabled for now until we can figure out how to teach
 320 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 321 instructions.
 322
 323 When this instruction is enabled the code generator sometimes produces this
 324 invalid sequence:
 325
 326 SCC = S_CMPK_EQ_I32 SGPR0, imm
 327 VCC = COPY SCC
 328 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 329
 330 def S_CMPK_EQ_I32 : SOPK <
 331   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 332   "S_CMPK_EQ_I32",
 333   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 334 >;
 335 */
 336
 337 let isCompare = 1, Defs = [SCC] in {
 338 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 339 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 340 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 341 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 342 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 343 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 344 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 345 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 346 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 347 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 348 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 349 } // End isCompare = 1, Defs = [SCC]
 350
 351 let Defs = [SCC], isCommutable = 1 in {
 352   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 353   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 354 }
 355
 356 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 357 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 358 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 359 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 360 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 361 //def EXP : EXP_ <0x00000000, "EXP", []>;
 362
 363 } // End let OtherPredicates = [isCFDepth0]
 364
 365 //===----------------------------------------------------------------------===//
 366 // SOPP Instructions
 367 //===----------------------------------------------------------------------===//
 368
 369 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "S_NOP $simm16", []>;
 370
 371 let isTerminator = 1 in {
 372
 373 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 374   [(IL_retflag)]> {
 375   let simm16 = 0;
 376   let isBarrier = 1;
 377   let hasCtrlDep = 1;
 378 }
 379
 380 let isBranch = 1 in {
 381 def S_BRANCH : SOPP <
 382   0x00000002, (ins sopp_brtarget:$simm16), "S_BRANCH $simm16",
 383   [(br bb:$simm16)]> {
 384   let isBarrier = 1;
 385 }
 386
 387 let DisableEncoding = "$scc" in {
 388 def S_CBRANCH_SCC0 : SOPP <
 389   0x00000004, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 390   "S_CBRANCH_SCC0 $simm16", []
 391 >;
 392 def S_CBRANCH_SCC1 : SOPP <
 393   0x00000005, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 394   "S_CBRANCH_SCC1 $simm16",
 395   []
 396 >;
 397 } // End DisableEncoding = "$scc"
 398
 399 def S_CBRANCH_VCCZ : SOPP <
 400   0x00000006, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 401   "S_CBRANCH_VCCZ $simm16",
 402   []
 403 >;
 404 def S_CBRANCH_VCCNZ : SOPP <
 405   0x00000007, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 406   "S_CBRANCH_VCCNZ $simm16",
 407   []
 408 >;
 409
 410 let DisableEncoding = "$exec" in {
 411 def S_CBRANCH_EXECZ : SOPP <
 412   0x00000008, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 413   "S_CBRANCH_EXECZ $simm16",
 414   []
 415 >;
 416 def S_CBRANCH_EXECNZ : SOPP <
 417   0x00000009, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 418   "S_CBRANCH_EXECNZ $simm16",
 419   []
 420 >;
 421 } // End DisableEncoding = "$exec"
 422
 423
 424 } // End isBranch = 1
 425 } // End isTerminator = 1
 426
 427 let hasSideEffects = 1 in {
 428 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 429   [(int_AMDGPU_barrier_local)]
 430 > {
 431   let simm16 = 0;
 432   let isBarrier = 1;
 433   let hasCtrlDep = 1;
 434   let mayLoad = 1;
 435   let mayStore = 1;
 436 }
 437
 438 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 439   []
 440 >;
 441 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 442 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 443 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 444
 445 let Uses = [EXEC] in {
 446   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 447       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 448   > {
 449     let DisableEncoding = "$m0";
 450   }
 451 } // End Uses = [EXEC]
 452
 453 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 454 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 455 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 456 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 457 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 458 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 459 } // End hasSideEffects
 460
 461 //===----------------------------------------------------------------------===//
 462 // VOPC Instructions
 463 //===----------------------------------------------------------------------===//
 464
 465 let isCompare = 1 in {
 466
 467 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 468 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 469 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 470 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 471 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 472 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 473 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 474 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 475 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 476 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 477 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 478 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 479 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 480 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 481 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 482 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 483
 484 let hasSideEffects = 1 in {
 485
 486 defm V_CMPX_F_F32 : VOPCX_32 <0x00000010, "V_CMPX_F_F32">;
 487 defm V_CMPX_LT_F32 : VOPCX_32 <0x00000011, "V_CMPX_LT_F32">;
 488 defm V_CMPX_EQ_F32 : VOPCX_32 <0x00000012, "V_CMPX_EQ_F32">;
 489 defm V_CMPX_LE_F32 : VOPCX_32 <0x00000013, "V_CMPX_LE_F32">;
 490 defm V_CMPX_GT_F32 : VOPCX_32 <0x00000014, "V_CMPX_GT_F32">;
 491 defm V_CMPX_LG_F32 : VOPCX_32 <0x00000015, "V_CMPX_LG_F32">;
 492 defm V_CMPX_GE_F32 : VOPCX_32 <0x00000016, "V_CMPX_GE_F32">;
 493 defm V_CMPX_O_F32 : VOPCX_32 <0x00000017, "V_CMPX_O_F32">;
 494 defm V_CMPX_U_F32 : VOPCX_32 <0x00000018, "V_CMPX_U_F32">;
 495 defm V_CMPX_NGE_F32 : VOPCX_32 <0x00000019, "V_CMPX_NGE_F32">;
 496 defm V_CMPX_NLG_F32 : VOPCX_32 <0x0000001a, "V_CMPX_NLG_F32">;
 497 defm V_CMPX_NGT_F32 : VOPCX_32 <0x0000001b, "V_CMPX_NGT_F32">;
 498 defm V_CMPX_NLE_F32 : VOPCX_32 <0x0000001c, "V_CMPX_NLE_F32">;
 499 defm V_CMPX_NEQ_F32 : VOPCX_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 500 defm V_CMPX_NLT_F32 : VOPCX_32 <0x0000001e, "V_CMPX_NLT_F32">;
 501 defm V_CMPX_TRU_F32 : VOPCX_32 <0x0000001f, "V_CMPX_TRU_F32">;
 502
 503 } // End hasSideEffects = 1
 504
 505 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 506 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 507 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 508 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 509 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 510 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 511 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 512 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 513 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 514 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 515 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 516 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 517 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 518 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 519 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 520 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 521
 522 let hasSideEffects = 1 in {
 523
 524 defm V_CMPX_F_F64 : VOPCX_64 <0x00000030, "V_CMPX_F_F64">;
 525 defm V_CMPX_LT_F64 : VOPCX_64 <0x00000031, "V_CMPX_LT_F64">;
 526 defm V_CMPX_EQ_F64 : VOPCX_64 <0x00000032, "V_CMPX_EQ_F64">;
 527 defm V_CMPX_LE_F64 : VOPCX_64 <0x00000033, "V_CMPX_LE_F64">;
 528 defm V_CMPX_GT_F64 : VOPCX_64 <0x00000034, "V_CMPX_GT_F64">;
 529 defm V_CMPX_LG_F64 : VOPCX_64 <0x00000035, "V_CMPX_LG_F64">;
 530 defm V_CMPX_GE_F64 : VOPCX_64 <0x00000036, "V_CMPX_GE_F64">;
 531 defm V_CMPX_O_F64 : VOPCX_64 <0x00000037, "V_CMPX_O_F64">;
 532 defm V_CMPX_U_F64 : VOPCX_64 <0x00000038, "V_CMPX_U_F64">;
 533 defm V_CMPX_NGE_F64 : VOPCX_64 <0x00000039, "V_CMPX_NGE_F64">;
 534 defm V_CMPX_NLG_F64 : VOPCX_64 <0x0000003a, "V_CMPX_NLG_F64">;
 535 defm V_CMPX_NGT_F64 : VOPCX_64 <0x0000003b, "V_CMPX_NGT_F64">;
 536 defm V_CMPX_NLE_F64 : VOPCX_64 <0x0000003c, "V_CMPX_NLE_F64">;
 537 defm V_CMPX_NEQ_F64 : VOPCX_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 538 defm V_CMPX_NLT_F64 : VOPCX_64 <0x0000003e, "V_CMPX_NLT_F64">;
 539 defm V_CMPX_TRU_F64 : VOPCX_64 <0x0000003f, "V_CMPX_TRU_F64">;
 540
 541 } // End hasSideEffects = 1
 542
 543 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 544 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 545 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 546 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 547 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 548 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 549 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 550 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 551 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 552 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 553 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 554 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 555 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 556 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 557 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 558 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 559
 560 let hasSideEffects = 1 in {
 561
 562 defm V_CMPSX_F_F32 : VOPCX_32 <0x00000050, "V_CMPSX_F_F32">;
 563 defm V_CMPSX_LT_F32 : VOPCX_32 <0x00000051, "V_CMPSX_LT_F32">;
 564 defm V_CMPSX_EQ_F32 : VOPCX_32 <0x00000052, "V_CMPSX_EQ_F32">;
 565 defm V_CMPSX_LE_F32 : VOPCX_32 <0x00000053, "V_CMPSX_LE_F32">;
 566 defm V_CMPSX_GT_F32 : VOPCX_32 <0x00000054, "V_CMPSX_GT_F32">;
 567 defm V_CMPSX_LG_F32 : VOPCX_32 <0x00000055, "V_CMPSX_LG_F32">;
 568 defm V_CMPSX_GE_F32 : VOPCX_32 <0x00000056, "V_CMPSX_GE_F32">;
 569 defm V_CMPSX_O_F32 : VOPCX_32 <0x00000057, "V_CMPSX_O_F32">;
 570 defm V_CMPSX_U_F32 : VOPCX_32 <0x00000058, "V_CMPSX_U_F32">;
 571 defm V_CMPSX_NGE_F32 : VOPCX_32 <0x00000059, "V_CMPSX_NGE_F32">;
 572 defm V_CMPSX_NLG_F32 : VOPCX_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 573 defm V_CMPSX_NGT_F32 : VOPCX_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 574 defm V_CMPSX_NLE_F32 : VOPCX_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 575 defm V_CMPSX_NEQ_F32 : VOPCX_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 576 defm V_CMPSX_NLT_F32 : VOPCX_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 577 defm V_CMPSX_TRU_F32 : VOPCX_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 578
 579 } // End hasSideEffects = 1
 580
 581 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 582 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 583 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 584 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 585 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 586 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 587 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 588 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 589 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 590 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 591 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 592 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 593 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 594 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 595 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 596 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 597
 598 let hasSideEffects = 1, Defs = [EXEC] in {
 599
 600 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 601 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 602 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 603 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 604 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 605 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 606 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 607 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 608 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 609 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 610 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 611 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 612 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 613 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 614 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 615 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 616
 617 } // End hasSideEffects = 1, Defs = [EXEC]
 618
 619 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 620 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 621 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 622 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 623 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 624 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 625 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 626 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 627
 628 let hasSideEffects = 1 in {
 629
 630 defm V_CMPX_F_I32 : VOPCX_32 <0x00000090, "V_CMPX_F_I32">;
 631 defm V_CMPX_LT_I32 : VOPCX_32 <0x00000091, "V_CMPX_LT_I32">;
 632 defm V_CMPX_EQ_I32 : VOPCX_32 <0x00000092, "V_CMPX_EQ_I32">;
 633 defm V_CMPX_LE_I32 : VOPCX_32 <0x00000093, "V_CMPX_LE_I32">;
 634 defm V_CMPX_GT_I32 : VOPCX_32 <0x00000094, "V_CMPX_GT_I32">;
 635 defm V_CMPX_NE_I32 : VOPCX_32 <0x00000095, "V_CMPX_NE_I32">;
 636 defm V_CMPX_GE_I32 : VOPCX_32 <0x00000096, "V_CMPX_GE_I32">;
 637 defm V_CMPX_T_I32 : VOPCX_32 <0x00000097, "V_CMPX_T_I32">;
 638
 639 } // End hasSideEffects = 1
 640
 641 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 642 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 643 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 644 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 645 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 646 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 647 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 648 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 649
 650 let hasSideEffects = 1 in {
 651
 652 defm V_CMPX_F_I64 : VOPCX_64 <0x000000b0, "V_CMPX_F_I64">;
 653 defm V_CMPX_LT_I64 : VOPCX_64 <0x000000b1, "V_CMPX_LT_I64">;
 654 defm V_CMPX_EQ_I64 : VOPCX_64 <0x000000b2, "V_CMPX_EQ_I64">;
 655 defm V_CMPX_LE_I64 : VOPCX_64 <0x000000b3, "V_CMPX_LE_I64">;
 656 defm V_CMPX_GT_I64 : VOPCX_64 <0x000000b4, "V_CMPX_GT_I64">;
 657 defm V_CMPX_NE_I64 : VOPCX_64 <0x000000b5, "V_CMPX_NE_I64">;
 658 defm V_CMPX_GE_I64 : VOPCX_64 <0x000000b6, "V_CMPX_GE_I64">;
 659 defm V_CMPX_T_I64 : VOPCX_64 <0x000000b7, "V_CMPX_T_I64">;
 660
 661 } // End hasSideEffects = 1
 662
 663 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 664 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 665 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 666 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 667 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 668 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 669 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 670 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 671
 672 let hasSideEffects = 1 in {
 673
 674 defm V_CMPX_F_U32 : VOPCX_32 <0x000000d0, "V_CMPX_F_U32">;
 675 defm V_CMPX_LT_U32 : VOPCX_32 <0x000000d1, "V_CMPX_LT_U32">;
 676 defm V_CMPX_EQ_U32 : VOPCX_32 <0x000000d2, "V_CMPX_EQ_U32">;
 677 defm V_CMPX_LE_U32 : VOPCX_32 <0x000000d3, "V_CMPX_LE_U32">;
 678 defm V_CMPX_GT_U32 : VOPCX_32 <0x000000d4, "V_CMPX_GT_U32">;
 679 defm V_CMPX_NE_U32 : VOPCX_32 <0x000000d5, "V_CMPX_NE_U32">;
 680 defm V_CMPX_GE_U32 : VOPCX_32 <0x000000d6, "V_CMPX_GE_U32">;
 681 defm V_CMPX_T_U32 : VOPCX_32 <0x000000d7, "V_CMPX_T_U32">;
 682
 683 } // End hasSideEffects = 1
 684
 685 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 686 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 687 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 688 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 689 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 690 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 691 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 692 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 693
 694 let hasSideEffects = 1 in {
 695
 696 defm V_CMPX_F_U64 : VOPCX_64 <0x000000f0, "V_CMPX_F_U64">;
 697 defm V_CMPX_LT_U64 : VOPCX_64 <0x000000f1, "V_CMPX_LT_U64">;
 698 defm V_CMPX_EQ_U64 : VOPCX_64 <0x000000f2, "V_CMPX_EQ_U64">;
 699 defm V_CMPX_LE_U64 : VOPCX_64 <0x000000f3, "V_CMPX_LE_U64">;
 700 defm V_CMPX_GT_U64 : VOPCX_64 <0x000000f4, "V_CMPX_GT_U64">;
 701 defm V_CMPX_NE_U64 : VOPCX_64 <0x000000f5, "V_CMPX_NE_U64">;
 702 defm V_CMPX_GE_U64 : VOPCX_64 <0x000000f6, "V_CMPX_GE_U64">;
 703 defm V_CMPX_T_U64 : VOPCX_64 <0x000000f7, "V_CMPX_T_U64">;
 704
 705 } // End hasSideEffects = 1
 706
 707 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 708
 709 let hasSideEffects = 1 in {
 710 defm V_CMPX_CLASS_F32 : VOPCX_32 <0x00000098, "V_CMPX_CLASS_F32">;
 711 } // End hasSideEffects = 1
 712
 713 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 714
 715 let hasSideEffects = 1 in {
 716 defm V_CMPX_CLASS_F64 : VOPCX_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 717 } // End hasSideEffects = 1
 718
 719 } // End isCompare = 1
 720
 721 //===----------------------------------------------------------------------===//
 722 // DS Instructions
 723 //===----------------------------------------------------------------------===//
 724
 725
 726 def DS_ADD_U32 : DS_1A1D_NORET <0x0, "DS_ADD_U32", VReg_32>;
 727 def DS_SUB_U32 : DS_1A1D_NORET <0x1, "DS_SUB_U32", VReg_32>;
 728 def DS_RSUB_U32 : DS_1A1D_NORET <0x2, "DS_RSUB_U32", VReg_32>;
 729 def DS_INC_U32 : DS_1A1D_NORET <0x3, "DS_INC_U32", VReg_32>;
 730 def DS_DEC_U32 : DS_1A1D_NORET <0x4, "DS_DEC_U32", VReg_32>;
 731 def DS_MIN_I32 : DS_1A1D_NORET <0x5, "DS_MIN_I32", VReg_32>;
 732 def DS_MAX_I32 : DS_1A1D_NORET <0x6, "DS_MAX_I32", VReg_32>;
 733 def DS_MIN_U32 : DS_1A1D_NORET <0x7, "DS_MIN_U32", VReg_32>;
 734 def DS_MAX_U32 : DS_1A1D_NORET <0x8, "DS_MAX_U32", VReg_32>;
 735 def DS_AND_B32 : DS_1A1D_NORET <0x9, "DS_AND_B32", VReg_32>;
 736 def DS_OR_B32 : DS_1A1D_NORET <0xa, "DS_OR_B32", VReg_32>;
 737 def DS_XOR_B32 : DS_1A1D_NORET <0xb, "DS_XOR_B32", VReg_32>;
 738 def DS_MSKOR_B32 : DS_1A1D_NORET <0xc, "DS_MSKOR_B32", VReg_32>;
 739 def DS_CMPST_B32 : DS_1A2D_NORET <0x10, "DS_CMPST_B32", VReg_32>;
 740 def DS_CMPST_F32 : DS_1A2D_NORET <0x11, "DS_CMPST_F32", VReg_32>;
 741 def DS_MIN_F32 : DS_1A1D_NORET <0x12, "DS_MIN_F32", VReg_32>;
 742 def DS_MAX_F32 : DS_1A1D_NORET <0x13, "DS_MAX_F32", VReg_32>;
 743
 744 def DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "DS_ADD_RTN_U32", VReg_32>;
 745 def DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "DS_SUB_RTN_U32", VReg_32>;
 746 def DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "DS_RSUB_RTN_U32", VReg_32>;
 747 def DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "DS_INC_RTN_U32", VReg_32>;
 748 def DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "DS_DEC_RTN_U32", VReg_32>;
 749 def DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "DS_MIN_RTN_I32", VReg_32>;
 750 def DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "DS_MAX_RTN_I32", VReg_32>;
 751 def DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "DS_MIN_RTN_U32", VReg_32>;
 752 def DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "DS_MAX_RTN_U32", VReg_32>;
 753 def DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "DS_AND_RTN_B32", VReg_32>;
 754 def DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "DS_OR_RTN_B32", VReg_32>;
 755 def DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "DS_XOR_RTN_B32", VReg_32>;
 756 def DS_MSKOR_RTN_B32 : DS_1A1D_RET <0x2c, "DS_MSKOR_RTN_B32", VReg_32>;
 757 def DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "DS_WRXCHG_RTN_B32", VReg_32>;
 758 //def DS_WRXCHG2_RTN_B32 : DS_2A0D_RET <0x2e, "DS_WRXCHG2_RTN_B32", VReg_32>;
 759 //def DS_WRXCHG2ST64_RTN_B32 : DS_2A0D_RET <0x2f, "DS_WRXCHG2_RTN_B32", VReg_32>;
 760 def DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "DS_CMPST_RTN_B32", VReg_32>;
 761 def DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "DS_CMPST_RTN_F32", VReg_32>;
 762 def DS_MIN_RTN_F32 : DS_1A1D_RET <0x32, "DS_MIN_RTN_F32", VReg_32>;
 763 def DS_MAX_RTN_F32 : DS_1A1D_RET <0x33, "DS_MAX_RTN_F32", VReg_32>;
 764
 765 let SubtargetPredicate = isCI in {
 766 def DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "DS_WRAP_RTN_F32", VReg_32>;
 767 } // End isCI
 768
 769
 770 def DS_ADD_U64 : DS_1A1D_NORET <0x40, "DS_ADD_U64", VReg_32>;
 771 def DS_SUB_U64 : DS_1A1D_NORET <0x41, "DS_SUB_U64", VReg_32>;
 772 def DS_RSUB_U64 : DS_1A1D_NORET <0x42, "DS_RSUB_U64", VReg_32>;
 773 def DS_INC_U64 : DS_1A1D_NORET <0x43, "DS_INC_U64", VReg_32>;
 774 def DS_DEC_U64 : DS_1A1D_NORET <0x44, "DS_DEC_U64", VReg_32>;
 775 def DS_MIN_I64 : DS_1A1D_NORET <0x45, "DS_MIN_I64", VReg_64>;
 776 def DS_MAX_I64 : DS_1A1D_NORET <0x46, "DS_MAX_I64", VReg_64>;
 777 def DS_MIN_U64 : DS_1A1D_NORET <0x47, "DS_MIN_U64", VReg_64>;
 778 def DS_MAX_U64 : DS_1A1D_NORET <0x48, "DS_MAX_U64", VReg_64>;
 779 def DS_AND_B64 : DS_1A1D_NORET <0x49, "DS_AND_B64", VReg_64>;
 780 def DS_OR_B64 : DS_1A1D_NORET <0x4a, "DS_OR_B64", VReg_64>;
 781 def DS_XOR_B64 : DS_1A1D_NORET <0x4b, "DS_XOR_B64", VReg_64>;
 782 def DS_MSKOR_B64 : DS_1A1D_NORET <0x4c, "DS_MSKOR_B64", VReg_64>;
 783 def DS_CMPST_B64 : DS_1A2D_NORET <0x50, "DS_CMPST_B64", VReg_64>;
 784 def DS_CMPST_F64 : DS_1A2D_NORET <0x51, "DS_CMPST_F64", VReg_64>;
 785 def DS_MIN_F64 : DS_1A1D_NORET <0x52, "DS_MIN_F64", VReg_64>;
 786 def DS_MAX_F64 : DS_1A1D_NORET <0x53, "DS_MAX_F64", VReg_64>;
 787
 788 def DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "DS_ADD_RTN_U64", VReg_64>;
 789 def DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "DS_SUB_RTN_U64", VReg_64>;
 790 def DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "DS_RSUB_RTN_U64", VReg_64>;
 791 def DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "DS_INC_RTN_U64", VReg_64>;
 792 def DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "DS_DEC_RTN_U64", VReg_64>;
 793 def DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "DS_MIN_RTN_I64", VReg_64>;
 794 def DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "DS_MAX_RTN_I64", VReg_64>;
 795 def DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "DS_MIN_RTN_U64", VReg_64>;
 796 def DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "DS_MAX_RTN_U64", VReg_64>;
 797 def DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "DS_AND_RTN_B64", VReg_64>;
 798 def DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "DS_OR_RTN_B64", VReg_64>;
 799 def DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "DS_XOR_RTN_B64", VReg_64>;
 800 def DS_MSKOR_RTN_B64 : DS_1A1D_RET <0x6c, "DS_MSKOR_RTN_B64", VReg_64>;
 801 def DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "DS_WRXCHG_RTN_B64", VReg_64>;
 802 //def DS_WRXCHG2_RTN_B64 : DS_2A0D_RET <0x6e, "DS_WRXCHG2_RTN_B64", VReg_64>;
 803 //def DS_WRXCHG2ST64_RTN_B64 : DS_2A0D_RET <0x6f, "DS_WRXCHG2_RTN_B64", VReg_64>;
 804 def DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "DS_CMPST_RTN_B64", VReg_64>;
 805 def DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "DS_CMPST_RTN_F64", VReg_64>;
 806 def DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "DS_MIN_F64", VReg_64>;
 807 def DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "DS_MAX_F64", VReg_64>;
 808
 809 //let SubtargetPredicate = isCI in {
 810 // DS_CONDXCHG32_RTN_B64
 811 // DS_CONDXCHG32_RTN_B128
 812 //} // End isCI
 813
 814 // TODO: _SRC2_* forms
 815
 816 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 817 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 818 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 819 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 820
 821 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 822 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 823 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 824 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 825 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 826 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 827
 828 // 2 forms.
 829 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 830 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 831
 832 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 833 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 834
 835 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 836 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 837
 838 //===----------------------------------------------------------------------===//
 839 // MUBUF Instructions
 840 //===----------------------------------------------------------------------===//
 841
 842 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 843 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 844 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 845 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 846 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 847 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 848 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 849 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 850 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
 851   0x00000008, "BUFFER_LOAD_UBYTE", VReg_32, i32, az_extloadi8_global
 852 >;
 853 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
 854   0x00000009, "BUFFER_LOAD_SBYTE", VReg_32, i32, sextloadi8_global
 855 >;
 856 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
 857   0x0000000a, "BUFFER_LOAD_USHORT", VReg_32, i32, az_extloadi16_global
 858 >;
 859 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
 860   0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32, i32, sextloadi16_global
 861 >;
 862 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
 863   0x0000000c, "BUFFER_LOAD_DWORD", VReg_32, i32, global_load
 864 >;
 865 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
 866   0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64, v2i32, global_load
 867 >;
 868 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
 869   0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128, v4i32, global_load
 870 >;
 871
 872 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 873   0x00000018, "BUFFER_STORE_BYTE", VReg_32, i32, truncstorei8_global
 874 >;
 875
 876 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 877   0x0000001a, "BUFFER_STORE_SHORT", VReg_32, i32, truncstorei16_global
 878 >;
 879
 880 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 881   0x0000001c, "BUFFER_STORE_DWORD", VReg_32, i32, global_store
 882 >;
 883
 884 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 885   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64, v2i32, global_store
 886 >;
 887
 888 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 889   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128, v4i32, global_store
 890 >;
 891 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 892 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 893 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 894 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 895 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 896 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 897 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 898 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 899 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 900 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 901 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 902 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 903 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 904 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 905 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 906 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 907 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 908 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 909 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 910 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 911 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 912 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 913 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 914 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 915 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 916 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 917 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 918 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 919 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 920 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 921 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 922 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 923 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 924 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 925 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 926 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 927
 928 //===----------------------------------------------------------------------===//
 929 // MTBUF Instructions
 930 //===----------------------------------------------------------------------===//
 931
 932 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 933 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 934 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 935 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 936 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 937 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 938 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 939 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 940
 941 //===----------------------------------------------------------------------===//
 942 // MIMG Instructions
 943 //===----------------------------------------------------------------------===//
 944
 945 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 946 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 947 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 948 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 949 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 950 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 951 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 952 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 953 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 954 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 955 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 956 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 957 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 958 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 959 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 960 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 961 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 962 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 963 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 964 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 965 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 966 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 967 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 968 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 969 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 970 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 971 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 972 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 973 defm IMAGE_SAMPLE           : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 974 defm IMAGE_SAMPLE_CL        : MIMG_Sampler <0x00000021, "IMAGE_SAMPLE_CL">;
 975 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 976 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "IMAGE_SAMPLE_D_CL">;
 977 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 978 defm IMAGE_SAMPLE_B         : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 979 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler <0x00000026, "IMAGE_SAMPLE_B_CL">;
 980 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "IMAGE_SAMPLE_LZ">;
 981 defm IMAGE_SAMPLE_C         : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 982 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler <0x00000029, "IMAGE_SAMPLE_C_CL">;
 983 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 984 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "IMAGE_SAMPLE_C_D_CL">;
 985 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 986 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 987 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler <0x0000002e, "IMAGE_SAMPLE_C_B_CL">;
 988 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "IMAGE_SAMPLE_C_LZ">;
 989 defm IMAGE_SAMPLE_O         : MIMG_Sampler <0x00000030, "IMAGE_SAMPLE_O">;
 990 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler <0x00000031, "IMAGE_SAMPLE_CL_O">;
 991 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "IMAGE_SAMPLE_D_O">;
 992 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "IMAGE_SAMPLE_D_CL_O">;
 993 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "IMAGE_SAMPLE_L_O">;
 994 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler <0x00000035, "IMAGE_SAMPLE_B_O">;
 995 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler <0x00000036, "IMAGE_SAMPLE_B_CL_O">;
 996 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "IMAGE_SAMPLE_LZ_O">;
 997 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler <0x00000038, "IMAGE_SAMPLE_C_O">;
 998 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler <0x00000039, "IMAGE_SAMPLE_C_CL_O">;
 999 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "IMAGE_SAMPLE_C_D_O">;
1000 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "IMAGE_SAMPLE_C_D_CL_O">;
1001 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "IMAGE_SAMPLE_C_L_O">;
1002 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler <0x0000003d, "IMAGE_SAMPLE_C_B_O">;
1003 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler <0x0000003e, "IMAGE_SAMPLE_C_B_CL_O">;
1004 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "IMAGE_SAMPLE_C_LZ_O">;
1005 defm IMAGE_GATHER4          : MIMG_Gather <0x00000040, "IMAGE_GATHER4">;
1006 defm IMAGE_GATHER4_CL       : MIMG_Gather <0x00000041, "IMAGE_GATHER4_CL">;
1007 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "IMAGE_GATHER4_L">;
1008 defm IMAGE_GATHER4_B        : MIMG_Gather <0x00000045, "IMAGE_GATHER4_B">;
1009 defm IMAGE_GATHER4_B_CL     : MIMG_Gather <0x00000046, "IMAGE_GATHER4_B_CL">;
1010 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "IMAGE_GATHER4_LZ">;
1011 defm IMAGE_GATHER4_C        : MIMG_Gather <0x00000048, "IMAGE_GATHER4_C">;
1012 defm IMAGE_GATHER4_C_CL     : MIMG_Gather <0x00000049, "IMAGE_GATHER4_C_CL">;
1013 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "IMAGE_GATHER4_C_L">;
1014 defm IMAGE_GATHER4_C_B      : MIMG_Gather <0x0000004d, "IMAGE_GATHER4_C_B">;
1015 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather <0x0000004e, "IMAGE_GATHER4_C_B_CL">;
1016 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "IMAGE_GATHER4_C_LZ">;
1017 defm IMAGE_GATHER4_O        : MIMG_Gather <0x00000050, "IMAGE_GATHER4_O">;
1018 defm IMAGE_GATHER4_CL_O     : MIMG_Gather <0x00000051, "IMAGE_GATHER4_CL_O">;
1019 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "IMAGE_GATHER4_L_O">;
1020 defm IMAGE_GATHER4_B_O      : MIMG_Gather <0x00000055, "IMAGE_GATHER4_B_O">;
1021 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "IMAGE_GATHER4_B_CL_O">;
1022 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "IMAGE_GATHER4_LZ_O">;
1023 defm IMAGE_GATHER4_C_O      : MIMG_Gather <0x00000058, "IMAGE_GATHER4_C_O">;
1024 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather <0x00000059, "IMAGE_GATHER4_C_CL_O">;
1025 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "IMAGE_GATHER4_C_L_O">;
1026 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather <0x0000005d, "IMAGE_GATHER4_C_B_O">;
1027 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather <0x0000005e, "IMAGE_GATHER4_C_B_CL_O">;
1028 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "IMAGE_GATHER4_C_LZ_O">;
1029 defm IMAGE_GET_LOD          : MIMG_Sampler <0x00000060, "IMAGE_GET_LOD">;
1030 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "IMAGE_SAMPLE_CD">;
1031 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "IMAGE_SAMPLE_CD_CL">;
1032 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "IMAGE_SAMPLE_C_CD">;
1033 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "IMAGE_SAMPLE_C_CD_CL">;
1034 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "IMAGE_SAMPLE_CD_O">;
1035 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "IMAGE_SAMPLE_CD_CL_O">;
1036 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "IMAGE_SAMPLE_C_CD_O">;
1037 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "IMAGE_SAMPLE_C_CD_CL_O">;
1038 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
1039 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
1040
1041 //===----------------------------------------------------------------------===//
1042 // VOP1 Instructions
1043 //===----------------------------------------------------------------------===//
1044
1045 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
1046
1047 let isMoveImm = 1 in {
1048 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
1049 } // End isMoveImm = 1
1050
1051 let Uses = [EXEC] in {
1052
1053 def V_READFIRSTLANE_B32 : VOP1 <
1054   0x00000002,
1055   (outs SReg_32:$vdst),
1056   (ins VReg_32:$src0),
1057   "V_READFIRSTLANE_B32 $vdst, $src0",
1058   []
1059 >;
1060
1061 }
1062
1063 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
1064   [(set i32:$dst, (fp_to_sint f64:$src0))]
1065 >;
1066 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
1067   [(set f64:$dst, (sint_to_fp i32:$src0))]
1068 >;
1069 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
1070   [(set f32:$dst, (sint_to_fp i32:$src0))]
1071 >;
1072 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
1073   [(set f32:$dst, (uint_to_fp i32:$src0))]
1074 >;
1075 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
1076   [(set i32:$dst, (fp_to_uint f32:$src0))]
1077 >;
1078 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
1079   [(set i32:$dst, (fp_to_sint f32:$src0))]
1080 >;
1081 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
1082 defm V_CVT_F16_F32 : VOP1_32 <0x0000000a, "V_CVT_F16_F32",
1083   [(set i32:$dst, (fp_to_f16 f32:$src0))]
1084 >;
1085 defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16",
1086   [(set f32:$dst, (f16_to_fp i32:$src0))]
1087 >;
1088 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
1089 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
1090 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
1091 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
1092   [(set f32:$dst, (fround f64:$src0))]
1093 >;
1094 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
1095   [(set f64:$dst, (fextend f32:$src0))]
1096 >;
1097 defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0",
1098   [(set f32:$dst, (AMDGPUcvt_f32_ubyte0 i32:$src0))]
1099 >;
1100 defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1",
1101   [(set f32:$dst, (AMDGPUcvt_f32_ubyte1 i32:$src0))]
1102 >;
1103 defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2",
1104   [(set f32:$dst, (AMDGPUcvt_f32_ubyte2 i32:$src0))]
1105 >;
1106 defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3",
1107   [(set f32:$dst, (AMDGPUcvt_f32_ubyte3 i32:$src0))]
1108 >;
1109 defm V_CVT_U32_F64 : VOP1_32_64 <0x00000015, "V_CVT_U32_F64",
1110   [(set i32:$dst, (fp_to_uint f64:$src0))]
1111 >;
1112 defm V_CVT_F64_U32 : VOP1_64_32 <0x00000016, "V_CVT_F64_U32",
1113   [(set f64:$dst, (uint_to_fp i32:$src0))]
1114 >;
1115
1116 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
1117   [(set f32:$dst, (AMDGPUfract f32:$src0))]
1118 >;
1119 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
1120   [(set f32:$dst, (ftrunc f32:$src0))]
1121 >;
1122 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
1123   [(set f32:$dst, (fceil f32:$src0))]
1124 >;
1125 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
1126   [(set f32:$dst, (frint f32:$src0))]
1127 >;
1128 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
1129   [(set f32:$dst, (ffloor f32:$src0))]
1130 >;
1131 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
1132   [(set f32:$dst, (fexp2 f32:$src0))]
1133 >;
1134 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
1135 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
1136   [(set f32:$dst, (flog2 f32:$src0))]
1137 >;
1138
1139 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
1140 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
1141 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
1142   [(set f32:$dst, (AMDGPUrcp f32:$src0))]
1143 >;
1144 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
1145 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32",
1146   [(set f32:$dst, (AMDGPUrsq_clamped f32:$src0))]
1147 >;
1148 defm V_RSQ_LEGACY_F32 : VOP1_32 <
1149   0x0000002d, "V_RSQ_LEGACY_F32",
1150   [(set f32:$dst, (AMDGPUrsq_legacy f32:$src0))]
1151 >;
1152 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32",
1153   [(set f32:$dst, (AMDGPUrsq f32:$src0))]
1154 >;
1155 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
1156   [(set f64:$dst, (AMDGPUrcp f64:$src0))]
1157 >;
1158 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
1159 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64",
1160   [(set f64:$dst, (AMDGPUrsq f64:$src0))]
1161 >;
1162 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64",
1163   [(set f64:$dst, (AMDGPUrsq_clamped f64:$src0))]
1164 >;
1165 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
1166   [(set f32:$dst, (fsqrt f32:$src0))]
1167 >;
1168 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
1169   [(set f64:$dst, (fsqrt f64:$src0))]
1170 >;
1171 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32",
1172   [(set f32:$dst, (AMDGPUsin f32:$src0))]
1173 >;
1174 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32",
1175   [(set f32:$dst, (AMDGPUcos f32:$src0))]
1176 >;
1177 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
1178 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
1179 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
1180 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
1181 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
1182 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
1183 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
1184 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
1185 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
1186 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
1187 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1188 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
1189 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
1190 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
1191
1192
1193 //===----------------------------------------------------------------------===//
1194 // VINTRP Instructions
1195 //===----------------------------------------------------------------------===//
1196
1197 def V_INTERP_P1_F32 : VINTRP <
1198   0x00000000,
1199   (outs VReg_32:$dst),
1200   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1201   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1202   []> {
1203   let DisableEncoding = "$m0";
1204 }
1205
1206 def V_INTERP_P2_F32 : VINTRP <
1207   0x00000001,
1208   (outs VReg_32:$dst),
1209   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1210   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1211   []> {
1212
1213   let Constraints = "$src0 = $dst";
1214   let DisableEncoding = "$src0,$m0";
1215
1216 }
1217
1218 def V_INTERP_MOV_F32 : VINTRP <
1219   0x00000002,
1220   (outs VReg_32:$dst),
1221   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1222   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1223   []> {
1224   let DisableEncoding = "$m0";
1225 }
1226
1227 //===----------------------------------------------------------------------===//
1228 // VOP2 Instructions
1229 //===----------------------------------------------------------------------===//
1230
1231 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1232   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1233   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1234   []
1235 >{
1236   let DisableEncoding = "$vcc";
1237 }
1238
1239 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1240   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
1241    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
1242   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
1243   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1244 > {
1245   let src0_modifiers = 0;
1246   let src1_modifiers = 0;
1247   let src2_modifiers = 0;
1248 }
1249
1250 def V_READLANE_B32 : VOP2 <
1251   0x00000001,
1252   (outs SReg_32:$vdst),
1253   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1254   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1255   []
1256 >;
1257
1258 def V_WRITELANE_B32 : VOP2 <
1259   0x00000002,
1260   (outs VReg_32:$vdst),
1261   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1262   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1263   []
1264 >;
1265
1266 let isCommutable = 1 in {
1267 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
1268   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
1269 >;
1270
1271 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
1272   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
1273 >;
1274 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
1275 } // End isCommutable = 1
1276
1277 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
1278
1279 let isCommutable = 1 in {
1280
1281 defm V_MUL_LEGACY_F32 : VOP2_32 <
1282   0x00000007, "V_MUL_LEGACY_F32",
1283   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
1284 >;
1285
1286 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
1287   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
1288 >;
1289
1290
1291 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
1292   [(set i32:$dst, (AMDGPUmul_i24 i32:$src0, i32:$src1))]
1293 >;
1294 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1295 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
1296   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))]
1297 >;
1298 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1299
1300
1301 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
1302   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
1303 >;
1304
1305 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
1306   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
1307 >;
1308
1309 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
1310 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
1311 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
1312   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]>;
1313 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
1314   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]>;
1315 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
1316   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]>;
1317 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
1318   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]>;
1319
1320 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
1321   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1322 >;
1323
1324 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
1325
1326 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
1327   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1328 >;
1329 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
1330
1331 let hasPostISelHook = 1 in {
1332
1333 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
1334   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1335 >;
1336
1337 }
1338 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
1339
1340 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
1341   [(set i32:$dst, (and i32:$src0, i32:$src1))]>;
1342 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
1343   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1344 >;
1345 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
1346   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1347 >;
1348
1349 } // End isCommutable = 1
1350
1351 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32",
1352   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
1353 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1354 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1355 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1356 defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1357 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1358 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1359
1360 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1361 // No patterns so that the scalar instructions are always selected.
1362 // The scalar versions will be replaced with vector when needed later.
1363 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
1364   [(set i32:$dst, (add i32:$src0, i32:$src1))], VSrc_32>;
1365 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
1366   [(set i32:$dst, (sub i32:$src0, i32:$src1))], VSrc_32>;
1367 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1368                               "V_SUB_I32">;
1369
1370 let Uses = [VCC] in { // Carry-in comes from VCC
1371 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32",
1372   [(set i32:$dst, (adde i32:$src0, i32:$src1))], VReg_32>;
1373 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32",
1374   [(set i32:$dst, (sube i32:$src0, i32:$src1))], VReg_32>;
1375 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1376                                "V_SUBB_U32">;
1377 } // End Uses = [VCC]
1378 } // End isCommutable = 1, Defs = [VCC]
1379
1380 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1381 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1382 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1383 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1384 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1385  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1386 >;
1387 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1388 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1389
1390 //===----------------------------------------------------------------------===//
1391 // VOP3 Instructions
1392 //===----------------------------------------------------------------------===//
1393
1394 defm V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1395 defm V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32",
1396   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
1397 >;
1398 defm V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1399   [(set i32:$dst, (AMDGPUmad_i24 i32:$src0, i32:$src1, i32:$src2))]
1400 >;
1401 defm V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1402   [(set i32:$dst, (AMDGPUmad_u24 i32:$src0, i32:$src1, i32:$src2))]
1403 >;
1404
1405 defm V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1406 defm V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1407 defm V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1408 defm V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1409
1410 defm V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1411   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1412 defm V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1413   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1414
1415 defm V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32",
1416   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))]>;
1417 defm V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1418   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1419 >;
1420 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1421   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1422 >;
1423 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1424 defm V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1425
1426 defm V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1427 defm V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1428 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1429 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1430 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1431 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1432 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1433 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1434 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1435 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1436 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1437 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1438 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1439 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1440 defm V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1441 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1442 defm V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32",
1443   [(set f32:$dst, (AMDGPUdiv_fixup f32:$src0, f32:$src1, f32:$src2))]
1444 >;
1445 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64",
1446   [(set f64:$dst, (AMDGPUdiv_fixup f64:$src0, f64:$src1, f64:$src2))]
1447 >;
1448
1449 def V_LSHL_B64 : VOP3_64_32 <0x00000161, "V_LSHL_B64",
1450   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1451 >;
1452 def V_LSHR_B64 : VOP3_64_32 <0x00000162, "V_LSHR_B64",
1453   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1454 >;
1455 def V_ASHR_I64 : VOP3_64_32 <0x00000163, "V_ASHR_I64",
1456   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1457 >;
1458
1459 let isCommutable = 1 in {
1460
1461 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1462 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1463 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1464 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1465
1466 } // isCommutable = 1
1467
1468 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1469
1470 let isCommutable = 1 in {
1471
1472 defm V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1473 defm V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1474 defm V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1475 defm V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1476
1477 } // isCommutable = 1
1478
1479 def V_DIV_SCALE_F32 : VOP3b_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1480
1481 // Double precision division pre-scale.
1482 def V_DIV_SCALE_F64 : VOP3b_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1483
1484 defm V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32",
1485   [(set f32:$dst, (AMDGPUdiv_fmas f32:$src0, f32:$src1, f32:$src2))]
1486 >;
1487 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64",
1488   [(set f64:$dst, (AMDGPUdiv_fmas f64:$src0, f64:$src1, f64:$src2))]
1489 >;
1490 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1491 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1492 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1493 def V_TRIG_PREOP_F64 : VOP3_64_32 <0x00000174, "V_TRIG_PREOP_F64",
1494   [(set f64:$dst, (AMDGPUtrig_preop f64:$src0, i32:$src1))]
1495 >;
1496
1497 //===----------------------------------------------------------------------===//
1498 // Pseudo Instructions
1499 //===----------------------------------------------------------------------===//
1500
1501 let isCodeGenOnly = 1, isPseudo = 1 in {
1502
1503 def V_MOV_I1 : InstSI <
1504   (outs VReg_1:$dst),
1505   (ins i1imm:$src),
1506   "", [(set i1:$dst, (imm:$src))]
1507 >;
1508
1509 def V_AND_I1 : InstSI <
1510    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1511    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1512 >;
1513
1514 def V_OR_I1 : InstSI <
1515    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1516    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1517 >;
1518
1519 def V_XOR_I1 : InstSI <
1520   (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1521   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1522 >;
1523
1524 // SI pseudo instructions. These are used by the CFG structurizer pass
1525 // and should be lowered to ISA instructions prior to codegen.
1526
1527 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1528     Uses = [EXEC], Defs = [EXEC] in {
1529
1530 let isBranch = 1, isTerminator = 1 in {
1531
1532 def SI_IF: InstSI <
1533   (outs SReg_64:$dst),
1534   (ins SReg_64:$vcc, brtarget:$target),
1535   "",
1536   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1537 >;
1538
1539 def SI_ELSE : InstSI <
1540   (outs SReg_64:$dst),
1541   (ins SReg_64:$src, brtarget:$target),
1542   "",
1543   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1544 > {
1545   let Constraints = "$src = $dst";
1546 }
1547
1548 def SI_LOOP : InstSI <
1549   (outs),
1550   (ins SReg_64:$saved, brtarget:$target),
1551   "SI_LOOP $saved, $target",
1552   [(int_SI_loop i64:$saved, bb:$target)]
1553 >;
1554
1555 } // end isBranch = 1, isTerminator = 1
1556
1557 def SI_BREAK : InstSI <
1558   (outs SReg_64:$dst),
1559   (ins SReg_64:$src),
1560   "SI_ELSE $dst, $src",
1561   [(set i64:$dst, (int_SI_break i64:$src))]
1562 >;
1563
1564 def SI_IF_BREAK : InstSI <
1565   (outs SReg_64:$dst),
1566   (ins SReg_64:$vcc, SReg_64:$src),
1567   "SI_IF_BREAK $dst, $vcc, $src",
1568   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1569 >;
1570
1571 def SI_ELSE_BREAK : InstSI <
1572   (outs SReg_64:$dst),
1573   (ins SReg_64:$src0, SReg_64:$src1),
1574   "SI_ELSE_BREAK $dst, $src0, $src1",
1575   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1576 >;
1577
1578 def SI_END_CF : InstSI <
1579   (outs),
1580   (ins SReg_64:$saved),
1581   "SI_END_CF $saved",
1582   [(int_SI_end_cf i64:$saved)]
1583 >;
1584
1585 def SI_KILL : InstSI <
1586   (outs),
1587   (ins VSrc_32:$src),
1588   "SI_KILL $src",
1589   [(int_AMDGPU_kill f32:$src)]
1590 >;
1591
1592 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1593   // Uses = [EXEC], Defs = [EXEC]
1594
1595 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1596
1597 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1598
1599 let UseNamedOperandTable = 1 in {
1600
1601 def SI_RegisterLoad : InstSI <
1602   (outs VReg_32:$dst, SReg_64:$temp),
1603   (ins FRAMEri32:$addr, i32imm:$chan),
1604   "", []
1605 > {
1606   let isRegisterLoad = 1;
1607   let mayLoad = 1;
1608 }
1609
1610 class SIRegStore<dag outs> : InstSI <
1611   outs,
1612   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1613   "", []
1614 > {
1615   let isRegisterStore = 1;
1616   let mayStore = 1;
1617 }
1618
1619 let usesCustomInserter = 1 in {
1620 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1621 } // End usesCustomInserter = 1
1622 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1623
1624
1625 } // End UseNamedOperandTable = 1
1626
1627 def SI_INDIRECT_SRC : InstSI <
1628   (outs VReg_32:$dst, SReg_64:$temp),
1629   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1630   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1631   []
1632 >;
1633
1634 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1635   (outs rc:$dst, SReg_64:$temp),
1636   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1637   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1638   []
1639 > {
1640   let Constraints = "$src = $dst";
1641 }
1642
1643 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1644 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1645 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1646 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1647 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1648
1649 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1650
1651 let usesCustomInserter = 1 in {
1652
1653 // This pseudo instruction takes a pointer as input and outputs a resource
1654 // constant that can be used with the ADDR64 MUBUF instructions.
1655 def SI_ADDR64_RSRC : InstSI <
1656   (outs SReg_128:$srsrc),
1657   (ins SSrc_64:$ptr),
1658   "", []
1659 >;
1660
1661 def SI_BUFFER_RSRC : InstSI <
1662   (outs SReg_128:$srsrc),
1663   (ins SReg_32:$ptr_lo, SReg_32:$ptr_hi, SSrc_32:$data_lo, SSrc_32:$data_hi),
1664   "", []
1665 >;
1666
1667 def V_SUB_F64 : InstSI <
1668   (outs VReg_64:$dst),
1669   (ins VReg_64:$src0, VReg_64:$src1),
1670   "V_SUB_F64 $dst, $src0, $src1",
1671   [(set f64:$dst, (fsub f64:$src0, f64:$src1))]
1672 >;
1673
1674 } // end usesCustomInserter
1675
1676 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1677
1678   def _SAVE : InstSI <
1679     (outs VReg_32:$dst),
1680     (ins sgpr_class:$src, i32imm:$frame_idx),
1681     "", []
1682   >;
1683
1684   def _RESTORE : InstSI <
1685     (outs sgpr_class:$dst),
1686     (ins VReg_32:$src, i32imm:$frame_idx),
1687     "", []
1688   >;
1689
1690 }
1691
1692 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
1693 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1694 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1695 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1696 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1697
1698 let Defs = [SCC] in {
1699
1700 def SI_CONSTDATA_PTR : InstSI <
1701   (outs SReg_64:$dst),
1702   (ins),
1703   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
1704 >;
1705
1706 } // End Defs = [SCC]
1707
1708 } // end IsCodeGenOnly, isPseudo
1709
1710 } // end SubtargetPredicate = SI
1711
1712 let Predicates = [isSI] in {
1713
1714 def : Pat<
1715   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1716   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1717 >;
1718
1719 def : Pat <
1720   (int_AMDGPU_kilp),
1721   (SI_KILL 0xbf800000)
1722 >;
1723
1724 /* int_SI_vs_load_input */
1725 def : Pat<
1726   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
1727   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1728 >;
1729
1730 /* int_SI_export */
1731 def : Pat <
1732   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1733                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1734   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1735        $src0, $src1, $src2, $src3)
1736 >;
1737
1738 //===----------------------------------------------------------------------===//
1739 // SMRD Patterns
1740 //===----------------------------------------------------------------------===//
1741
1742 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1743
1744   // 1. Offset as 8bit DWORD immediate
1745   def : Pat <
1746     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1747     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1748   >;
1749
1750   // 2. Offset loaded in an 32bit SGPR
1751   def : Pat <
1752     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1753     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1754   >;
1755
1756   // 3. No offset at all
1757   def : Pat <
1758     (constant_load i64:$sbase),
1759     (vt (Instr_IMM $sbase, 0))
1760   >;
1761 }
1762
1763 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1764 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1765 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1766 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1767 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1768 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1769 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1770
1771 // 1. Offset as 8bit DWORD immediate
1772 def : Pat <
1773   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1774   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1775 >;
1776
1777 // 2. Offset loaded in an 32bit SGPR
1778 def : Pat <
1779   (SIload_constant v4i32:$sbase, imm:$offset),
1780   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1781 >;
1782
1783 } // Predicates = [isSI] in {
1784
1785 //===----------------------------------------------------------------------===//
1786 // SOP1 Patterns
1787 //===----------------------------------------------------------------------===//
1788
1789 let Predicates = [isSI, isCFDepth0] in {
1790
1791 def : Pat <
1792   (i64 (ctpop i64:$src)),
1793   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1794     (S_BCNT1_I32_B64 $src), sub0),
1795     (S_MOV_B32 0), sub1)
1796 >;
1797
1798 //===----------------------------------------------------------------------===//
1799 // SOP2 Patterns
1800 //===----------------------------------------------------------------------===//
1801
1802 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
1803 // case, the sgpr-copies pass will fix this to use the vector version.
1804 def : Pat <
1805   (i32 (addc i32:$src0, i32:$src1)),
1806   (S_ADD_I32 $src0, $src1)
1807 >;
1808
1809 } // Predicates = [isSI, isCFDepth0]
1810
1811 let  Predicates = [isSI] in {
1812
1813 //===----------------------------------------------------------------------===//
1814 // SOPP Patterns
1815 //===----------------------------------------------------------------------===//
1816
1817 def : Pat <
1818   (int_AMDGPU_barrier_global),
1819   (S_BARRIER)
1820 >;
1821
1822 //===----------------------------------------------------------------------===//
1823 // VOP1 Patterns
1824 //===----------------------------------------------------------------------===//
1825
1826 let Predicates = [UnsafeFPMath] in {
1827 def : RcpPat<V_RCP_F64_e32, f64>;
1828 defm : RsqPat<V_RSQ_F64_e32, f64>;
1829 defm : RsqPat<V_RSQ_F32_e32, f32>;
1830 }
1831
1832 //===----------------------------------------------------------------------===//
1833 // VOP2 Patterns
1834 //===----------------------------------------------------------------------===//
1835
1836 class BinOp64Pat <SDNode node, Instruction inst> : Pat <
1837   (node i64:$src0, i64:$src1),
1838   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1839     (inst  (EXTRACT_SUBREG i64:$src0, sub0),
1840                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1841     (inst (EXTRACT_SUBREG i64:$src0, sub1),
1842                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1843 >;
1844
1845 def : BinOp64Pat <or, V_OR_B32_e32>;
1846 def : BinOp64Pat <xor, V_XOR_B32_e32>;
1847
1848 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
1849   (sext_inreg i32:$src0, vt),
1850   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
1851 >;
1852
1853 def : SextInReg <i8, 24>;
1854 def : SextInReg <i16, 16>;
1855
1856 def : Pat <
1857   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
1858   (V_BCNT_U32_B32_e32 $popcnt, $val)
1859 >;
1860
1861 def : Pat <
1862    (i32 (ctpop i32:$popcnt)),
1863    (V_BCNT_U32_B32_e64 $popcnt, 0, 0, 0)
1864 >;
1865
1866 def : Pat <
1867   (i64 (ctpop i64:$src)),
1868   (INSERT_SUBREG
1869     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1870       (V_BCNT_U32_B32_e32 (EXTRACT_SUBREG $src, sub1),
1871         (V_BCNT_U32_B32_e64 (EXTRACT_SUBREG $src, sub0), 0, 0, 0)),
1872       sub0),
1873     (V_MOV_B32_e32 0), sub1)
1874 >;
1875
1876 def : Pat <
1877   (addc i32:$src0, i32:$src1),
1878   (V_ADD_I32_e32 $src0, $src1)
1879 >;
1880
1881 /********** ======================= **********/
1882 /********** Image sampling patterns **********/
1883 /********** ======================= **********/
1884
1885 // Image + sampler
1886 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
1887   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
1888         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
1889   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
1890           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
1891           $addr, $rsrc, $sampler)
1892 >;
1893
1894 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
1895   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
1896   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
1897   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
1898   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
1899   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
1900 }
1901
1902 // Image only
1903 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
1904   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
1905         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
1906   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
1907           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
1908           $addr, $rsrc)
1909 >;
1910
1911 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
1912   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
1913   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
1914   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
1915 }
1916
1917 // Basic sample
1918 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
1919 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
1920 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
1921 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
1922 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
1923 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
1924 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
1925 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
1926 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
1927 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
1928
1929 // Sample with comparison
1930 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
1931 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
1932 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
1933 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
1934 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
1935 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
1936 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
1937 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
1938 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
1939 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
1940
1941 // Sample with offsets
1942 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
1943 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
1944 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
1945 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
1946 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
1947 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
1948 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
1949 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
1950 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
1951 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
1952
1953 // Sample with comparison and offsets
1954 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
1955 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
1956 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
1957 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
1958 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
1959 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
1960 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
1961 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
1962 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
1963 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
1964
1965 // Gather opcodes
1966 // Only the variants which make sense are defined.
1967 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
1968 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
1969 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
1970 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
1971 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
1972 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
1973 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
1974 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
1975 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
1976
1977 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
1978 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
1979 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
1980 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
1981 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
1982 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
1983 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
1984 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
1985 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
1986
1987 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
1988 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
1989 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
1990 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
1991 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
1992 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
1993 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
1994 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
1995 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
1996
1997 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
1998 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
1999 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2000 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2001 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2002 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2003 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2004 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2005
2006 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2007 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2008 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2009
2010 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2011 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2012 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2013
2014 /* SIsample for simple 1D texture lookup */
2015 def : Pat <
2016   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2017   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2018 >;
2019
2020 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2021     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2022     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2023 >;
2024
2025 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2026     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2027     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2028 >;
2029
2030 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2031     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2032     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2033 >;
2034
2035 class SampleShadowPattern<SDNode name, MIMG opcode,
2036                           ValueType vt> : Pat <
2037     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2038     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2039 >;
2040
2041 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2042                                ValueType vt> : Pat <
2043     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2044     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2045 >;
2046
2047 /* SIsample* for texture lookups consuming more address parameters */
2048 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2049                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2050 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2051   def : SamplePattern <SIsample, sample, addr_type>;
2052   def : SampleRectPattern <SIsample, sample, addr_type>;
2053   def : SampleArrayPattern <SIsample, sample, addr_type>;
2054   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2055   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2056
2057   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2058   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2059   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2060   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2061
2062   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2063   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2064   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2065   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2066
2067   def : SamplePattern <SIsampled, sample_d, addr_type>;
2068   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2069   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2070   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2071 }
2072
2073 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2074                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2075                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2076                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2077                       v2i32>;
2078 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2079                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2080                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2081                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2082                       v4i32>;
2083 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2084                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2085                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2086                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2087                       v8i32>;
2088 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2089                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2090                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2091                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2092                       v16i32>;
2093
2094 /* int_SI_imageload for texture fetches consuming varying address parameters */
2095 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2096     (name addr_type:$addr, v32i8:$rsrc, imm),
2097     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2098 >;
2099
2100 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2101     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2102     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2103 >;
2104
2105 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2106     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2107     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2108 >;
2109
2110 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2111     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2112     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2113 >;
2114
2115 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2116   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2117   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2118 }
2119
2120 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2121   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2122   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2123 }
2124
2125 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2126 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2127
2128 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2129 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2130
2131 /* Image resource information */
2132 def : Pat <
2133   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2134   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2135 >;
2136
2137 def : Pat <
2138   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2139   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2140 >;
2141
2142 def : Pat <
2143   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2144   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2145 >;
2146
2147 /********** ============================================ **********/
2148 /********** Extraction, Insertion, Building and Casting  **********/
2149 /********** ============================================ **********/
2150
2151 foreach Index = 0-2 in {
2152   def Extract_Element_v2i32_#Index : Extract_Element <
2153     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2154   >;
2155   def Insert_Element_v2i32_#Index : Insert_Element <
2156     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2157   >;
2158
2159   def Extract_Element_v2f32_#Index : Extract_Element <
2160     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2161   >;
2162   def Insert_Element_v2f32_#Index : Insert_Element <
2163     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2164   >;
2165 }
2166
2167 foreach Index = 0-3 in {
2168   def Extract_Element_v4i32_#Index : Extract_Element <
2169     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2170   >;
2171   def Insert_Element_v4i32_#Index : Insert_Element <
2172     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2173   >;
2174
2175   def Extract_Element_v4f32_#Index : Extract_Element <
2176     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2177   >;
2178   def Insert_Element_v4f32_#Index : Insert_Element <
2179     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2180   >;
2181 }
2182
2183 foreach Index = 0-7 in {
2184   def Extract_Element_v8i32_#Index : Extract_Element <
2185     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2186   >;
2187   def Insert_Element_v8i32_#Index : Insert_Element <
2188     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2189   >;
2190
2191   def Extract_Element_v8f32_#Index : Extract_Element <
2192     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2193   >;
2194   def Insert_Element_v8f32_#Index : Insert_Element <
2195     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2196   >;
2197 }
2198
2199 foreach Index = 0-15 in {
2200   def Extract_Element_v16i32_#Index : Extract_Element <
2201     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2202   >;
2203   def Insert_Element_v16i32_#Index : Insert_Element <
2204     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2205   >;
2206
2207   def Extract_Element_v16f32_#Index : Extract_Element <
2208     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2209   >;
2210   def Insert_Element_v16f32_#Index : Insert_Element <
2211     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2212   >;
2213 }
2214
2215 def : BitConvert <i32, f32, SReg_32>;
2216 def : BitConvert <i32, f32, VReg_32>;
2217
2218 def : BitConvert <f32, i32, SReg_32>;
2219 def : BitConvert <f32, i32, VReg_32>;
2220
2221 def : BitConvert <i64, f64, VReg_64>;
2222
2223 def : BitConvert <f64, i64, VReg_64>;
2224
2225 def : BitConvert <v2f32, v2i32, VReg_64>;
2226 def : BitConvert <v2i32, v2f32, VReg_64>;
2227 def : BitConvert <v2i32, i64, VReg_64>;
2228 def : BitConvert <i64, v2i32, VReg_64>;
2229 def : BitConvert <v2f32, i64, VReg_64>;
2230 def : BitConvert <i64, v2f32, VReg_64>;
2231 def : BitConvert <v2i32, f64, VReg_64>;
2232 def : BitConvert <f64, v2i32, VReg_64>;
2233 def : BitConvert <v4f32, v4i32, VReg_128>;
2234 def : BitConvert <v4i32, v4f32, VReg_128>;
2235
2236 def : BitConvert <v8f32, v8i32, SReg_256>;
2237 def : BitConvert <v8i32, v8f32, SReg_256>;
2238 def : BitConvert <v8i32, v32i8, SReg_256>;
2239 def : BitConvert <v32i8, v8i32, SReg_256>;
2240 def : BitConvert <v8i32, v32i8, VReg_256>;
2241 def : BitConvert <v8i32, v8f32, VReg_256>;
2242 def : BitConvert <v8f32, v8i32, VReg_256>;
2243 def : BitConvert <v32i8, v8i32, VReg_256>;
2244
2245 def : BitConvert <v16i32, v16f32, VReg_512>;
2246 def : BitConvert <v16f32, v16i32, VReg_512>;
2247
2248 /********** =================== **********/
2249 /********** Src & Dst modifiers **********/
2250 /********** =================== **********/
2251
2252 def FCLAMP_SI : AMDGPUShaderInst <
2253   (outs VReg_32:$dst),
2254   (ins VSrc_32:$src0),
2255   "FCLAMP_SI $dst, $src0",
2256   []
2257 > {
2258   let usesCustomInserter = 1;
2259 }
2260
2261 def : Pat <
2262   (AMDGPUclamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
2263   (FCLAMP_SI f32:$src)
2264 >;
2265
2266 /********** ================================ **********/
2267 /********** Floating point absolute/negative **********/
2268 /********** ================================ **********/
2269
2270 // Manipulate the sign bit directly, as e.g. using the source negation modifier
2271 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
2272 // breaking the piglit *s-floatBitsToInt-neg* tests
2273
2274 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
2275 // removing these patterns
2276
2277 def : Pat <
2278   (fneg (fabs f32:$src)),
2279   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2280 >;
2281
2282 def FABS_SI : AMDGPUShaderInst <
2283   (outs VReg_32:$dst),
2284   (ins VSrc_32:$src0),
2285   "FABS_SI $dst, $src0",
2286   []
2287 > {
2288   let usesCustomInserter = 1;
2289 }
2290
2291 def : Pat <
2292   (fabs f32:$src),
2293   (FABS_SI f32:$src)
2294 >;
2295
2296 def FNEG_SI : AMDGPUShaderInst <
2297   (outs VReg_32:$dst),
2298   (ins VSrc_32:$src0),
2299   "FNEG_SI $dst, $src0",
2300   []
2301 > {
2302   let usesCustomInserter = 1;
2303 }
2304
2305 def : Pat <
2306   (fneg f32:$src),
2307   (FNEG_SI f32:$src)
2308 >;
2309
2310 /********** ================== **********/
2311 /********** Immediate Patterns **********/
2312 /********** ================== **********/
2313
2314 def : Pat <
2315   (SGPRImm<(i32 imm)>:$imm),
2316   (S_MOV_B32 imm:$imm)
2317 >;
2318
2319 def : Pat <
2320   (SGPRImm<(f32 fpimm)>:$imm),
2321   (S_MOV_B32 fpimm:$imm)
2322 >;
2323
2324 def : Pat <
2325   (i32 imm:$imm),
2326   (V_MOV_B32_e32 imm:$imm)
2327 >;
2328
2329 def : Pat <
2330   (f32 fpimm:$imm),
2331   (V_MOV_B32_e32 fpimm:$imm)
2332 >;
2333
2334 def : Pat <
2335   (i64 InlineImm<i64>:$imm),
2336   (S_MOV_B64 InlineImm<i64>:$imm)
2337 >;
2338
2339 /********** ===================== **********/
2340 /********** Interpolation Paterns **********/
2341 /********** ===================== **********/
2342
2343 def : Pat <
2344   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2345   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
2346 >;
2347
2348 def : Pat <
2349   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
2350   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2351                                     imm:$attr_chan, imm:$attr, i32:$params),
2352                    (EXTRACT_SUBREG $ij, sub1),
2353                    imm:$attr_chan, imm:$attr, $params)
2354 >;
2355
2356 /********** ================== **********/
2357 /********** Intrinsic Patterns **********/
2358 /********** ================== **********/
2359
2360 /* llvm.AMDGPU.pow */
2361 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2362
2363 def : Pat <
2364   (int_AMDGPU_div f32:$src0, f32:$src1),
2365   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2366 >;
2367
2368 def : Pat<
2369   (fdiv f64:$src0, f64:$src1),
2370   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
2371 >;
2372
2373 def : Pat <
2374   (int_AMDGPU_cube v4f32:$src),
2375   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2376     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
2377                   (EXTRACT_SUBREG $src, sub1),
2378                   (EXTRACT_SUBREG $src, sub2)),
2379                    sub0),
2380     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
2381                   (EXTRACT_SUBREG $src, sub1),
2382                   (EXTRACT_SUBREG $src, sub2)),
2383                    sub1),
2384     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
2385                   (EXTRACT_SUBREG $src, sub1),
2386                   (EXTRACT_SUBREG $src, sub2)),
2387                    sub2),
2388     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
2389                   (EXTRACT_SUBREG $src, sub1),
2390                   (EXTRACT_SUBREG $src, sub2)),
2391                    sub3)
2392 >;
2393
2394 def : Pat <
2395   (i32 (sext i1:$src0)),
2396   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2397 >;
2398
2399 class Ext32Pat <SDNode ext> : Pat <
2400   (i32 (ext i1:$src0)),
2401   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2402 >;
2403
2404 def : Ext32Pat <zext>;
2405 def : Ext32Pat <anyext>;
2406
2407 // Offset in an 32Bit VGPR
2408 def : Pat <
2409   (SIload_constant v4i32:$sbase, i32:$voff),
2410   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0, 0)
2411 >;
2412
2413 // The multiplication scales from [0,1] to the unsigned integer range
2414 def : Pat <
2415   (AMDGPUurecip i32:$src0),
2416   (V_CVT_U32_F32_e32
2417     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2418                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2419 >;
2420
2421 def : Pat <
2422   (int_SI_tid),
2423   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2424                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0))
2425 >;
2426
2427 //===----------------------------------------------------------------------===//
2428 // VOP3 Patterns
2429 //===----------------------------------------------------------------------===//
2430
2431 def : IMad24Pat<V_MAD_I32_I24>;
2432 def : UMad24Pat<V_MAD_U32_U24>;
2433
2434 def : Pat <
2435   (fadd f64:$src0, f64:$src1),
2436   (V_ADD_F64 $src0, $src1, (i64 0))
2437 >;
2438
2439 def : Pat <
2440   (fmul f64:$src0, f64:$src1),
2441   (V_MUL_F64 $src0, $src1, (i64 0))
2442 >;
2443
2444 def : Pat <
2445   (mul i32:$src0, i32:$src1),
2446   (V_MUL_LO_I32 $src0, $src1, (i32 0))
2447 >;
2448
2449 def : Pat <
2450   (mulhu i32:$src0, i32:$src1),
2451   (V_MUL_HI_U32 $src0, $src1, (i32 0))
2452 >;
2453
2454 def : Pat <
2455   (mulhs i32:$src0, i32:$src1),
2456   (V_MUL_HI_I32 $src0, $src1, (i32 0))
2457 >;
2458
2459 defm : BFIPatterns <V_BFI_B32, S_MOV_B32>;
2460 def : ROTRPattern <V_ALIGNBIT_B32>;
2461
2462 /********** ======================= **********/
2463 /**********   Load/Store Patterns   **********/
2464 /********** ======================= **********/
2465
2466 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
2467   def : Pat <
2468     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
2469     (inst (i1 0), $ptr, (as_i16imm $offset))
2470   >;
2471
2472   def : Pat <
2473     (frag i32:$src0),
2474     (vt (inst 0, $src0, 0))
2475   >;
2476 }
2477
2478 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2479 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2480 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2481 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2482 defm : DSReadPat <DS_READ_B32, i32, local_load>;
2483 defm : DSReadPat <DS_READ_B64, v2i32, local_load>;
2484
2485 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
2486   def : Pat <
2487     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
2488     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2489   >;
2490
2491   def : Pat <
2492     (frag vt:$val, i32:$ptr),
2493     (inst 0, $ptr, $val, 0)
2494   >;
2495 }
2496
2497 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2498 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2499 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
2500 defm : DSWritePat <DS_WRITE_B64, v2i32, local_store>;
2501
2502 multiclass DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> {
2503   def : Pat <
2504     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$value),
2505     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2506   >;
2507
2508   def : Pat <
2509     (frag i32:$ptr, vt:$val),
2510     (inst 0, $ptr, $val, 0)
2511   >;
2512 }
2513
2514 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2515 //
2516 // We need to use something for the data0, so we set a register to
2517 // -1. For the non-rtn variants, the manual says it does
2518 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2519 // will always do the increment so I'm assuming it's the same.
2520 //
2521 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2522 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2523 // easier since there is no v_mov_b64.
2524 multiclass DSAtomicIncRetPat<DS inst, ValueType vt,
2525                              Instruction LoadImm, PatFrag frag> {
2526   def : Pat <
2527     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), (vt 1)),
2528     (inst (i1 0), $ptr, (LoadImm (vt -1)), (as_i16imm $offset))
2529   >;
2530
2531   def : Pat <
2532     (frag i32:$ptr, (vt 1)),
2533     (inst 0, $ptr, (LoadImm (vt -1)), 0)
2534   >;
2535 }
2536
2537 multiclass DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> {
2538   def : Pat <
2539     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$cmp, vt:$swap),
2540     (inst (i1 0), $ptr, $cmp, $swap, (as_i16imm $offset))
2541   >;
2542
2543   def : Pat <
2544     (frag i32:$ptr, vt:$cmp, vt:$swap),
2545     (inst 0, $ptr, $cmp, $swap, 0)
2546   >;
2547 }
2548
2549
2550 // 32-bit atomics.
2551 defm : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2552                          S_MOV_B32, atomic_load_add_local>;
2553 defm : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2554                          S_MOV_B32, atomic_load_sub_local>;
2555
2556 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2557 defm : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2558 defm : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2559 defm : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2560 defm : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2561 defm : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2562 defm : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2563 defm : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2564 defm : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2565 defm : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2566
2567 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2568
2569 // 64-bit atomics.
2570 defm : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2571                          S_MOV_B64, atomic_load_add_local>;
2572 defm : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2573                          S_MOV_B64, atomic_load_sub_local>;
2574
2575 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2576 defm : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2577 defm : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2578 defm : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2579 defm : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2580 defm : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2581 defm : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2582 defm : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2583 defm : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2584 defm : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2585
2586 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2587
2588
2589 //===----------------------------------------------------------------------===//
2590 // MUBUF Patterns
2591 //===----------------------------------------------------------------------===//
2592
2593 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2594                               PatFrag constant_ld> {
2595   def : Pat <
2596      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2597      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2598   >;
2599
2600 }
2601
2602 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2603 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2604 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2605 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2606 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32, constant_load>;
2607 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32, constant_load>;
2608 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32, constant_load>;
2609
2610 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
2611   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
2612                         i32:$soffset, u16imm:$offset))),
2613   (Instr $srsrc, $vaddr, $soffset, $offset, 0, 0, 0)
2614 >;
2615
2616 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
2617 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
2618 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
2619 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
2620 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
2621 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
2622 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
2623
2624 // BUFFER_LOAD_DWORD*, addr64=0
2625 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2626                              MUBUF bothen> {
2627
2628   def : Pat <
2629     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2630                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2631                                   imm:$tfe)),
2632     (offset $rsrc, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2633             (as_i1imm $slc), (as_i1imm $tfe))
2634   >;
2635
2636   def : Pat <
2637     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2638                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
2639                                   imm:$tfe)),
2640     (offen $rsrc, $vaddr, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2641            (as_i1imm $tfe))
2642   >;
2643
2644   def : Pat <
2645     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2646                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2647                                   imm:$tfe)),
2648     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2649            (as_i1imm $slc), (as_i1imm $tfe))
2650   >;
2651
2652   def : Pat <
2653     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2654                                   imm, 1, 1, imm:$glc, imm:$slc,
2655                                   imm:$tfe)),
2656     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2657             (as_i1imm $tfe))
2658   >;
2659 }
2660
2661 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2662                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2663 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2664                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2665 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2666                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2667
2668 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2669   (st vt:$value, (MUBUFAddr32 v4i32:$srsrc, i32:$vaddr, i32:$soffset,
2670                               u16imm:$offset, i1imm:$offen, i1imm:$idxen,
2671                               i1imm:$glc, i1imm:$slc, i1imm:$tfe)),
2672   (Instr $value, $srsrc, $vaddr, $soffset, $offset, $offen, $idxen,
2673          $glc, $slc, $tfe)
2674 >;
2675
2676 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE, i32, truncstorei8_private>;
2677 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT, i32, truncstorei16_private>;
2678 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD, i32, store_private>;
2679 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2, v2i32, store_private>;
2680 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4, v4i32, store_private>;
2681
2682 /*
2683 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2684   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
2685   (Instr $value, $srsrc, $vaddr, $offset)
2686 >;
2687
2688 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
2689 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
2690 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
2691 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
2692 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
2693
2694 */
2695
2696 //===----------------------------------------------------------------------===//
2697 // MTBUF Patterns
2698 //===----------------------------------------------------------------------===//
2699
2700 // TBUFFER_STORE_FORMAT_*, addr64=0
2701 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2702   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2703                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2704                    imm:$nfmt, imm:$offen, imm:$idxen,
2705                    imm:$glc, imm:$slc, imm:$tfe),
2706   (opcode
2707     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2708     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2709     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2710 >;
2711
2712 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2713 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2714 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2715 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2716
2717 let SubtargetPredicate = isCI in {
2718
2719 // Sea island new arithmetic instructinos
2720 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2721   [(set f64:$dst, (ftrunc f64:$src0))]
2722 >;
2723 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2724   [(set f64:$dst, (fceil f64:$src0))]
2725 >;
2726 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2727   [(set f64:$dst, (ffloor f64:$src0))]
2728 >;
2729 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64",
2730   [(set f64:$dst, (frint f64:$src0))]
2731 >;
2732
2733 defm V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2734 defm V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2735 defm V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2736 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2737
2738 // XXX - Does this set VCC?
2739 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2740
2741 // Remaining instructions:
2742 // FLAT_*
2743 // S_CBRANCH_CDBGUSER
2744 // S_CBRANCH_CDBGSYS
2745 // S_CBRANCH_CDBGSYS_OR_USER
2746 // S_CBRANCH_CDBGSYS_AND_USER
2747 // S_DCACHE_INV_VOL
2748 // V_EXP_LEGACY_F32
2749 // V_LOG_LEGACY_F32
2750 // DS_NOP
2751 // DS_GWS_SEMA_RELEASE_ALL
2752 // DS_WRAP_RTN_B32
2753 // DS_CNDXCHG32_RTN_B64
2754 // DS_WRITE_B96
2755 // DS_WRITE_B128
2756 // DS_CONDXCHG32_RTN_B128
2757 // DS_READ_B96
2758 // DS_READ_B128
2759 // BUFFER_LOAD_DWORDX3
2760 // BUFFER_STORE_DWORDX3
2761
2762 } // End iSCI
2763
2764
2765 /********** ====================== **********/
2766 /**********   Indirect adressing   **********/
2767 /********** ====================== **********/
2768
2769 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2770
2771   // 1. Extract with offset
2772   def : Pat<
2773     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2774     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2775   >;
2776
2777   // 2. Extract without offset
2778   def : Pat<
2779     (vector_extract vt:$vec, i32:$idx),
2780     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2781   >;
2782
2783   // 3. Insert with offset
2784   def : Pat<
2785     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2786     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2787   >;
2788
2789   // 4. Insert without offset
2790   def : Pat<
2791     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2792     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2793   >;
2794 }
2795
2796 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2797 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2798 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2799 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2800
2801 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2802 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2803 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2804 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2805
2806 //===----------------------------------------------------------------------===//
2807 // Conversion Patterns
2808 //===----------------------------------------------------------------------===//
2809
2810 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2811   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2812
2813 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2814 // might not be worth the effort, and will need to expand to shifts when
2815 // fixing SGPR copies.
2816
2817 // Handle sext_inreg in i64
2818 def : Pat <
2819   (i64 (sext_inreg i64:$src, i1)),
2820   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2821     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
2822     (S_MOV_B32 -1), sub1)
2823 >;
2824
2825 def : Pat <
2826   (i64 (sext_inreg i64:$src, i8)),
2827   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2828     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2829     (S_MOV_B32 -1), sub1)
2830 >;
2831
2832 def : Pat <
2833   (i64 (sext_inreg i64:$src, i16)),
2834   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2835     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2836     (S_MOV_B32 -1), sub1)
2837 >;
2838
2839 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
2840   (i64 (ext i32:$src)),
2841   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2842     (S_MOV_B32 0), sub1)
2843 >;
2844
2845 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
2846   (i64 (ext i1:$src)),
2847   (INSERT_SUBREG
2848     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2849       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0),
2850     (S_MOV_B32 0), sub1)
2851 >;
2852
2853
2854 def : ZExt_i64_i32_Pat<zext>;
2855 def : ZExt_i64_i32_Pat<anyext>;
2856 def : ZExt_i64_i1_Pat<zext>;
2857 def : ZExt_i64_i1_Pat<anyext>;
2858
2859 def : Pat <
2860   (i64 (sext i32:$src)),
2861     (INSERT_SUBREG
2862       (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2863       (S_ASHR_I32 $src, 31), sub1)
2864 >;
2865
2866 def : Pat <
2867   (i64 (sext i1:$src)),
2868   (INSERT_SUBREG
2869     (INSERT_SUBREG
2870       (i64 (IMPLICIT_DEF)),
2871       (V_CNDMASK_B32_e64 0, -1, $src), sub0),
2872     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
2873 >;
2874
2875 def : Pat <
2876   (f32 (sint_to_fp i1:$src)),
2877   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
2878 >;
2879
2880 def : Pat <
2881   (f32 (uint_to_fp i1:$src)),
2882   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
2883 >;
2884
2885 def : Pat <
2886   (f64 (sint_to_fp i1:$src)),
2887     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
2888 >;
2889
2890 def : Pat <
2891   (f64 (uint_to_fp i1:$src)),
2892   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
2893 >;
2894
2895 //===----------------------------------------------------------------------===//
2896 // Miscellaneous Patterns
2897 //===----------------------------------------------------------------------===//
2898
2899 def : Pat <
2900   (i32 (trunc i64:$a)),
2901   (EXTRACT_SUBREG $a, sub0)
2902 >;
2903
2904 def : Pat <
2905   (i1 (trunc i32:$a)),
2906   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2907 >;
2908
2909 //============================================================================//
2910 // Miscellaneous Optimization Patterns
2911 //============================================================================//
2912
2913 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2914
2915 } // End isSI predicate