lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def isCFDepth0 : Predicate<"isCFDepth0()">;
  36
  37 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  38
  39 let SubtargetPredicate = isSI in {
  40 let OtherPredicates  = [isCFDepth0] in {
  41
  42 //===----------------------------------------------------------------------===//
  43 // SMRD Instructions
  44 //===----------------------------------------------------------------------===//
  45
  46 let mayLoad = 1 in {
  47
  48 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  49 // SMRD instructions, because the SGPR_32 register class does not include M0
  50 // and writing to M0 from an SMRD instruction will hang the GPU.
  51 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  52 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  53 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  54 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  55 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  56
  57 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  58   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  59 >;
  60
  61 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  62   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  63 >;
  64
  65 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  66   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  67 >;
  68
  69 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  70   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  71 >;
  72
  73 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  74   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  75 >;
  76
  77 } // mayLoad = 1
  78
  79 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  80 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  81
  82 //===----------------------------------------------------------------------===//
  83 // SOP1 Instructions
  84 //===----------------------------------------------------------------------===//
  85
  86 let neverHasSideEffects = 1 in {
  87
  88 let isMoveImm = 1 in {
  89 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  90 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  91 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  92 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  93 } // End isMoveImm = 1
  94
  95 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  96   [(set i32:$dst, (not i32:$src0))]
  97 >;
  98
  99 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64",
 100   [(set i64:$dst, (not i64:$src0))]
 101 >;
 102 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
 103 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 104 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
 105 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 106 } // End neverHasSideEffects = 1
 107
 108 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 109 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 110 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "S_BCNT1_I32_B32",
 111   [(set i32:$dst, (ctpop i32:$src0))]
 112 >;
 113 def S_BCNT1_I32_B64 : SOP1_32_64 <0x00000010, "S_BCNT1_I32_B64", []>;
 114
 115 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
 116 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 117 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
 118 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 119 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
 120 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 121 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 122 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 123 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 124   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 125 >;
 126 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 127   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 128 >;
 129
 130 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 131 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 132 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 133 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 134 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
 135 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 136 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 137 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 138
 139 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 140
 141 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 142 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 143 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 144 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 145 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 146 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 147 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 148 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 149
 150 } // End hasSideEffects = 1
 151
 152 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 153 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 154 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 155 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 156 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 157 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 158 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 159 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 160 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 161 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 162
 163 //===----------------------------------------------------------------------===//
 164 // SOP2 Instructions
 165 //===----------------------------------------------------------------------===//
 166
 167 let Defs = [SCC] in { // Carry out goes to SCC
 168 let isCommutable = 1 in {
 169 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 170 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 171   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 172 >;
 173 } // End isCommutable = 1
 174
 175 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 176 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 177   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 178 >;
 179
 180 let Uses = [SCC] in { // Carry in comes from SCC
 181 let isCommutable = 1 in {
 182 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 183   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 184 } // End isCommutable = 1
 185
 186 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 187   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 188 } // End Uses = [SCC]
 189 } // End Defs = [SCC]
 190
 191 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 192   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 193 >;
 194 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 195   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 196 >;
 197 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 198   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 199 >;
 200 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 201   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 202 >;
 203
 204 def S_CSELECT_B32 : SOP2 <
 205   0x0000000a, (outs SReg_32:$dst),
 206   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 207   []
 208 >;
 209
 210 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 211
 212 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 213   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 214 >;
 215
 216 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 217   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 218 >;
 219
 220 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 221   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 222 >;
 223
 224 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 225   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 226 >;
 227
 228 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 229   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 230 >;
 231
 232 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 233   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 234 >;
 235 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 236 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 237 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 238 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 239 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 240 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 241 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 242 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 243 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 244 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 245
 246 // Use added complexity so these patterns are preferred to the VALU patterns.
 247 let AddedComplexity = 1 in {
 248
 249 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 250   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 251 >;
 252 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 253   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 254 >;
 255 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 256   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 257 >;
 258 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 259   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 260 >;
 261 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 262   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 263 >;
 264 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 265   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 266 >;
 267
 268 } // End AddedComplexity = 1
 269
 270 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 271 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 272 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 273 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 274 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 275 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 276 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 277 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 278 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 279
 280 //===----------------------------------------------------------------------===//
 281 // SOPC Instructions
 282 //===----------------------------------------------------------------------===//
 283
 284 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 285 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 286 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 287 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 288 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 289 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 290 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 291 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 292 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 293 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 294 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 295 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 296 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 297 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 298 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 299 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 300 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 301
 302 //===----------------------------------------------------------------------===//
 303 // SOPK Instructions
 304 //===----------------------------------------------------------------------===//
 305
 306 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 307 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 308
 309 /*
 310 This instruction is disabled for now until we can figure out how to teach
 311 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 312 instructions.
 313
 314 When this instruction is enabled the code generator sometimes produces this
 315 invalid sequence:
 316
 317 SCC = S_CMPK_EQ_I32 SGPR0, imm
 318 VCC = COPY SCC
 319 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 320
 321 def S_CMPK_EQ_I32 : SOPK <
 322   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 323   "S_CMPK_EQ_I32",
 324   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 325 >;
 326 */
 327
 328 let isCompare = 1 in {
 329 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 330 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 331 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 332 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 333 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 334 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 335 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 336 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 337 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 338 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 339 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 340 } // End isCompare = 1
 341
 342 let Defs = [SCC], isCommutable = 1 in {
 343   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 344   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 345 }
 346
 347 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 348 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 349 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 350 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 351 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 352 //def EXP : EXP_ <0x00000000, "EXP", []>;
 353
 354 } // End let OtherPredicates = [isCFDepth0]
 355
 356 //===----------------------------------------------------------------------===//
 357 // SOPP Instructions
 358 //===----------------------------------------------------------------------===//
 359
 360 def S_NOP : SOPP <0x00000000, (ins i16imm:$SIMM16), "S_NOP $SIMM16", []>;
 361
 362 let isTerminator = 1 in {
 363
 364 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 365   [(IL_retflag)]> {
 366   let SIMM16 = 0;
 367   let isBarrier = 1;
 368   let hasCtrlDep = 1;
 369 }
 370
 371 let isBranch = 1 in {
 372 def S_BRANCH : SOPP <
 373   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 374   [(br bb:$target)]> {
 375   let isBarrier = 1;
 376 }
 377
 378 let DisableEncoding = "$scc" in {
 379 def S_CBRANCH_SCC0 : SOPP <
 380   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 381   "S_CBRANCH_SCC0 $target", []
 382 >;
 383 def S_CBRANCH_SCC1 : SOPP <
 384   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 385   "S_CBRANCH_SCC1 $target",
 386   []
 387 >;
 388 } // End DisableEncoding = "$scc"
 389
 390 def S_CBRANCH_VCCZ : SOPP <
 391   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 392   "S_CBRANCH_VCCZ $target",
 393   []
 394 >;
 395 def S_CBRANCH_VCCNZ : SOPP <
 396   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 397   "S_CBRANCH_VCCNZ $target",
 398   []
 399 >;
 400
 401 let DisableEncoding = "$exec" in {
 402 def S_CBRANCH_EXECZ : SOPP <
 403   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 404   "S_CBRANCH_EXECZ $target",
 405   []
 406 >;
 407 def S_CBRANCH_EXECNZ : SOPP <
 408   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 409   "S_CBRANCH_EXECNZ $target",
 410   []
 411 >;
 412 } // End DisableEncoding = "$exec"
 413
 414
 415 } // End isBranch = 1
 416 } // End isTerminator = 1
 417
 418 let hasSideEffects = 1 in {
 419 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 420   [(int_AMDGPU_barrier_local)]
 421 > {
 422   let SIMM16 = 0;
 423   let isBarrier = 1;
 424   let hasCtrlDep = 1;
 425   let mayLoad = 1;
 426   let mayStore = 1;
 427 }
 428
 429 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 430   []
 431 >;
 432 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 433 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 434 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 435
 436 let Uses = [EXEC] in {
 437   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 438       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 439   > {
 440     let DisableEncoding = "$m0";
 441   }
 442 } // End Uses = [EXEC]
 443
 444 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 445 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 446 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 447 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 448 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 449 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 450 } // End hasSideEffects
 451
 452 //===----------------------------------------------------------------------===//
 453 // VOPC Instructions
 454 //===----------------------------------------------------------------------===//
 455
 456 let isCompare = 1 in {
 457
 458 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 459 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 460 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 461 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 462 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 463 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 464 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 465 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 466 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 467 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 468 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 469 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 470 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 471 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 472 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 473 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 474
 475 let hasSideEffects = 1, Defs = [EXEC] in {
 476
 477 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 478 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 479 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 480 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 481 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 482 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 483 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 484 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 485 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 486 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 487 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 488 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 489 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 490 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 491 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 492 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 493
 494 } // End hasSideEffects = 1, Defs = [EXEC]
 495
 496 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 497 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 498 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 499 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 500 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 501 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 502 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 503 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 504 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 505 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 506 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 507 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 508 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 509 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 510 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 511 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 512
 513 let hasSideEffects = 1, Defs = [EXEC] in {
 514
 515 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 516 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 517 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 518 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 519 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 520 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 521 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 522 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 523 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 524 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 525 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 526 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 527 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 528 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 529 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 530 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 531
 532 } // End hasSideEffects = 1, Defs = [EXEC]
 533
 534 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 535 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 536 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 537 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 538 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 539 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 540 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 541 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 542 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 543 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 544 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 545 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 546 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 547 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 548 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 549 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 550
 551 let hasSideEffects = 1, Defs = [EXEC] in {
 552
 553 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 554 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 555 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 556 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 557 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 558 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 559 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 560 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 561 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 562 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 563 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 564 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 565 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 566 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 567 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 568 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 569
 570 } // End hasSideEffects = 1, Defs = [EXEC]
 571
 572 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 573 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 574 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 575 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 576 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 577 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 578 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 579 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 580 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 581 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 582 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 583 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 584 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 585 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 586 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 587 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 588
 589 let hasSideEffects = 1, Defs = [EXEC] in {
 590
 591 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 592 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 593 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 594 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 595 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 596 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 597 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 598 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 599 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 600 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 601 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 602 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 603 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 604 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 605 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 606 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 607
 608 } // End hasSideEffects = 1, Defs = [EXEC]
 609
 610 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 611 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 612 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 613 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 614 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 615 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 616 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 617 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 618
 619 let hasSideEffects = 1, Defs = [EXEC] in {
 620
 621 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 622 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 623 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 624 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 625 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 626 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 627 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 628 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 629
 630 } // End hasSideEffects = 1, Defs = [EXEC]
 631
 632 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 633 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 634 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 635 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 636 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 637 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 638 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 639 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 640
 641 let hasSideEffects = 1, Defs = [EXEC] in {
 642
 643 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 644 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 645 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 646 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 647 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 648 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 649 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 650 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 651
 652 } // End hasSideEffects = 1, Defs = [EXEC]
 653
 654 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 655 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 656 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 657 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 658 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 659 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 660 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 661 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 662
 663 let hasSideEffects = 1, Defs = [EXEC] in {
 664
 665 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 666 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 667 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 668 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 669 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 670 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 671 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 672 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 673
 674 } // End hasSideEffects = 1, Defs = [EXEC]
 675
 676 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 677 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 678 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 679 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 680 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 681 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 682 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 683 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 684
 685 let hasSideEffects = 1, Defs = [EXEC] in {
 686
 687 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 688 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 689 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 690 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 691 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 692 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 693 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 694 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 695
 696 } // End hasSideEffects = 1, Defs = [EXEC]
 697
 698 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 699
 700 let hasSideEffects = 1, Defs = [EXEC] in {
 701 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 702 } // End hasSideEffects = 1, Defs = [EXEC]
 703
 704 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 705
 706 let hasSideEffects = 1, Defs = [EXEC] in {
 707 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 708 } // End hasSideEffects = 1, Defs = [EXEC]
 709
 710 } // End isCompare = 1
 711
 712 //===----------------------------------------------------------------------===//
 713 // DS Instructions
 714 //===----------------------------------------------------------------------===//
 715
 716 def DS_ADD_U32_RTN : DS_1A1D_RET <0x20, "DS_ADD_U32_RTN", VReg_32>;
 717 def DS_SUB_U32_RTN : DS_1A1D_RET <0x21, "DS_SUB_U32_RTN", VReg_32>;
 718 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 719 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 720 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 721 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 722
 723 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 724 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 725 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 726 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 727 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 728 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 729
 730 // 2 forms.
 731 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 732 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 733
 734 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 735 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 736
 737 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 738 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 739
 740 //===----------------------------------------------------------------------===//
 741 // MUBUF Instructions
 742 //===----------------------------------------------------------------------===//
 743
 744 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 745 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 746 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 747 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 748 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 749 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 750 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 751 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 752 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 753 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 754 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 755 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 756 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 757 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 758 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 759
 760 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 761   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 762 >;
 763
 764 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 765   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 766 >;
 767
 768 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 769   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 770 >;
 771
 772 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 773   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 774 >;
 775
 776 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 777   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 778 >;
 779 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 780 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 781 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 782 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 783 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 784 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 785 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 786 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 787 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 788 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 789 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 790 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 791 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 792 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 793 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 794 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 795 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 796 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 797 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 798 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 799 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 800 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 801 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 802 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 803 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 804 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 805 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 806 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 807 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 808 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 809 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 810 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 811 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 812 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 813 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 814 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 815
 816 //===----------------------------------------------------------------------===//
 817 // MTBUF Instructions
 818 //===----------------------------------------------------------------------===//
 819
 820 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 821 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 822 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 823 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 824 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 825 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 826 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 827 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 828
 829 //===----------------------------------------------------------------------===//
 830 // MIMG Instructions
 831 //===----------------------------------------------------------------------===//
 832
 833 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 834 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 835 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 836 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 837 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 838 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 839 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 840 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 841 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 842 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 843 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 844 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 845 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 846 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 847 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 848 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 849 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 850 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 851 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 852 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 853 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 854 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 855 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 856 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 857 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 858 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 859 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 860 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 861 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 862 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 863 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 864 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 865 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 866 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 867 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 868 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 869 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 870 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 871 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 872 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 873 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 874 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 875 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 876 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 877 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 878 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 879 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 880 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 881 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 882 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 883 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 884 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 885 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 886 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 887 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 888 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 889 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 890 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 891 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 892 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 893 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 894 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 895 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 896 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 897 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 898 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 899 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 900 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 901 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 902 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 903 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 904 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 905 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 906 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 907 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 908 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 909 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 910 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 911 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 912 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 913 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 914 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 915 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 916 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 917 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 918 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 919 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 920 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 921 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 922 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 923 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 924 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 925 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 926 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 927 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 928
 929 //===----------------------------------------------------------------------===//
 930 // VOP1 Instructions
 931 //===----------------------------------------------------------------------===//
 932
 933 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 934
 935 let neverHasSideEffects = 1, isMoveImm = 1 in {
 936 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 937 } // End neverHasSideEffects = 1, isMoveImm = 1
 938
 939 let Uses = [EXEC] in {
 940
 941 def V_READFIRSTLANE_B32 : VOP1 <
 942   0x00000002,
 943   (outs SReg_32:$vdst),
 944   (ins VReg_32:$src0),
 945   "V_READFIRSTLANE_B32 $vdst, $src0",
 946   []
 947 >;
 948
 949 }
 950
 951 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 952   [(set i32:$dst, (fp_to_sint f64:$src0))]
 953 >;
 954 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 955   [(set f64:$dst, (sint_to_fp i32:$src0))]
 956 >;
 957 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 958   [(set f32:$dst, (sint_to_fp i32:$src0))]
 959 >;
 960 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 961   [(set f32:$dst, (uint_to_fp i32:$src0))]
 962 >;
 963 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
 964   [(set i32:$dst, (fp_to_uint f32:$src0))]
 965 >;
 966 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 967   [(set i32:$dst, (fp_to_sint f32:$src0))]
 968 >;
 969 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 970 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 971 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 972 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 973 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 974 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 975 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
 976   [(set f32:$dst, (fround f64:$src0))]
 977 >;
 978 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
 979   [(set f64:$dst, (fextend f32:$src0))]
 980 >;
 981 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 982 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 983 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 984 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 985 defm V_CVT_U32_F64 : VOP1_32_64 <0x00000015, "V_CVT_U32_F64",
 986   [(set i32:$dst, (fp_to_uint f64:$src0))]
 987 >;
 988 defm V_CVT_F64_U32 : VOP1_64_32 <0x00000016, "V_CVT_F64_U32",
 989   [(set f64:$dst, (uint_to_fp i32:$src0))]
 990 >;
 991
 992 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 993   [(set f32:$dst, (AMDGPUfract f32:$src0))]
 994 >;
 995 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
 996   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
 997 >;
 998 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 999   [(set f32:$dst, (fceil f32:$src0))]
1000 >;
1001 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
1002   [(set f32:$dst, (frint f32:$src0))]
1003 >;
1004 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
1005   [(set f32:$dst, (ffloor f32:$src0))]
1006 >;
1007 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
1008   [(set f32:$dst, (fexp2 f32:$src0))]
1009 >;
1010 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
1011 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
1012   [(set f32:$dst, (flog2 f32:$src0))]
1013 >;
1014 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
1015 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
1016 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
1017   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1018 >;
1019 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
1020 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
1021 defm V_RSQ_LEGACY_F32 : VOP1_32 <
1022   0x0000002d, "V_RSQ_LEGACY_F32",
1023   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
1024 >;
1025 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32",
1026   [(set f32:$dst, (fdiv FP_ONE, (fsqrt f32:$src0)))]
1027 >;
1028 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
1029   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
1030 >;
1031 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
1032 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64",
1033   [(set f64:$dst, (fdiv FP_ONE, (fsqrt f64:$src0)))]
1034 >;
1035 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
1036 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
1037   [(set f32:$dst, (fsqrt f32:$src0))]
1038 >;
1039 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
1040   [(set f64:$dst, (fsqrt f64:$src0))]
1041 >;
1042 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
1043 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
1044 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
1045 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
1046 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
1047 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
1048 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
1049 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
1050 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
1051 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
1052 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
1053 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
1054 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1055 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
1056 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
1057 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
1058
1059
1060 //===----------------------------------------------------------------------===//
1061 // VINTRP Instructions
1062 //===----------------------------------------------------------------------===//
1063
1064 def V_INTERP_P1_F32 : VINTRP <
1065   0x00000000,
1066   (outs VReg_32:$dst),
1067   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1068   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1069   []> {
1070   let DisableEncoding = "$m0";
1071 }
1072
1073 def V_INTERP_P2_F32 : VINTRP <
1074   0x00000001,
1075   (outs VReg_32:$dst),
1076   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1077   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1078   []> {
1079
1080   let Constraints = "$src0 = $dst";
1081   let DisableEncoding = "$src0,$m0";
1082
1083 }
1084
1085 def V_INTERP_MOV_F32 : VINTRP <
1086   0x00000002,
1087   (outs VReg_32:$dst),
1088   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1089   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1090   []> {
1091   let DisableEncoding = "$m0";
1092 }
1093
1094 //===----------------------------------------------------------------------===//
1095 // VOP2 Instructions
1096 //===----------------------------------------------------------------------===//
1097
1098 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1099   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1100   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1101   []
1102 >{
1103   let DisableEncoding = "$vcc";
1104 }
1105
1106 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1107   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
1108    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
1109   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
1110   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1111 > {
1112   let src0_modifiers = 0;
1113   let src1_modifiers = 0;
1114   let src2_modifiers = 0;
1115 }
1116
1117 def V_READLANE_B32 : VOP2 <
1118   0x00000001,
1119   (outs SReg_32:$vdst),
1120   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1121   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1122   []
1123 >;
1124
1125 def V_WRITELANE_B32 : VOP2 <
1126   0x00000002,
1127   (outs VReg_32:$vdst),
1128   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1129   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1130   []
1131 >;
1132
1133 let isCommutable = 1 in {
1134 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
1135   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
1136 >;
1137
1138 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
1139   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
1140 >;
1141 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
1142 } // End isCommutable = 1
1143
1144 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
1145
1146 let isCommutable = 1 in {
1147
1148 defm V_MUL_LEGACY_F32 : VOP2_32 <
1149   0x00000007, "V_MUL_LEGACY_F32",
1150   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
1151 >;
1152
1153 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
1154   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
1155 >;
1156
1157
1158 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
1159   [(set i32:$dst, (AMDGPUmul_i24 i32:$src0, i32:$src1))]
1160 >;
1161 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1162 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
1163   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))]
1164 >;
1165 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1166
1167
1168 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
1169   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
1170 >;
1171
1172 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
1173   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
1174 >;
1175
1176 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
1177 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
1178 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
1179   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]>;
1180 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
1181   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]>;
1182 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
1183   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]>;
1184 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
1185   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]>;
1186
1187 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
1188   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1189 >;
1190
1191 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
1192
1193 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
1194   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1195 >;
1196 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
1197
1198 let hasPostISelHook = 1 in {
1199
1200 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
1201   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1202 >;
1203
1204 }
1205 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
1206
1207 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
1208   [(set i32:$dst, (and i32:$src0, i32:$src1))]>;
1209 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
1210   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1211 >;
1212 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
1213   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1214 >;
1215
1216 } // End isCommutable = 1
1217
1218 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32",
1219   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
1220 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1221 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1222 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1223 defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1224 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1225 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1226
1227 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1228 // No patterns so that the scalar instructions are always selected.
1229 // The scalar versions will be replaced with vector when needed later.
1230 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
1231   [(set i32:$dst, (add i32:$src0, i32:$src1))], VSrc_32>;
1232 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
1233   [(set i32:$dst, (sub i32:$src0, i32:$src1))], VSrc_32>;
1234 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1235                               "V_SUB_I32">;
1236
1237 let Uses = [VCC] in { // Carry-in comes from VCC
1238 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32",
1239   [(set i32:$dst, (adde i32:$src0, i32:$src1))], VReg_32>;
1240 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32",
1241   [(set i32:$dst, (sube i32:$src0, i32:$src1))], VReg_32>;
1242 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1243                                "V_SUBB_U32">;
1244 } // End Uses = [VCC]
1245 } // End isCommutable = 1, Defs = [VCC]
1246
1247 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1248 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1249 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1250 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1251 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1252  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1253 >;
1254 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1255 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1256
1257 //===----------------------------------------------------------------------===//
1258 // VOP3 Instructions
1259 //===----------------------------------------------------------------------===//
1260
1261 let neverHasSideEffects = 1 in {
1262
1263 defm V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1264 defm V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32",
1265   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
1266 >;
1267 defm V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1268   [(set i32:$dst, (AMDGPUmad_i24 i32:$src0, i32:$src1, i32:$src2))]
1269 >;
1270 defm V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1271   [(set i32:$dst, (AMDGPUmad_u24 i32:$src0, i32:$src1, i32:$src2))]
1272 >;
1273
1274 } // End neverHasSideEffects
1275
1276 defm V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1277 defm V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1278 defm V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1279 defm V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1280
1281 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1282 defm V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1283   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1284 defm V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1285   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1286 }
1287
1288 defm V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32",
1289   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))]>;
1290 defm V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1291   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1292 >;
1293 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1294   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1295 >;
1296 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1297 defm V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1298
1299 defm V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1300 defm V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1301 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1302 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1303 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1304 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1305 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1306 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1307 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1308 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1309 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1310 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1311 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1312 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1313 defm V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1314 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1315 defm V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1316 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1317
1318 def V_LSHL_B64 : VOP3_64_32 <0x00000161, "V_LSHL_B64",
1319   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1320 >;
1321 def V_LSHR_B64 : VOP3_64_32 <0x00000162, "V_LSHR_B64",
1322   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1323 >;
1324 def V_ASHR_I64 : VOP3_64_32 <0x00000163, "V_ASHR_I64",
1325   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1326 >;
1327
1328 let isCommutable = 1 in {
1329
1330 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1331 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1332 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1333 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1334
1335 } // isCommutable = 1
1336
1337 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1338
1339 let isCommutable = 1 in {
1340
1341 defm V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1342 defm V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1343 defm V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1344 defm V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1345
1346 } // isCommutable = 1
1347
1348 defm V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1349 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1350 defm V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1351 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1352 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1353 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1354 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1355 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1356
1357 //===----------------------------------------------------------------------===//
1358 // Pseudo Instructions
1359 //===----------------------------------------------------------------------===//
1360
1361 let isCodeGenOnly = 1, isPseudo = 1 in {
1362
1363 def V_MOV_I1 : InstSI <
1364   (outs VReg_1:$dst),
1365   (ins i1imm:$src),
1366   "", [(set i1:$dst, (imm:$src))]
1367 >;
1368
1369 def V_AND_I1 : InstSI <
1370    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1371    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1372 >;
1373
1374 def V_OR_I1 : InstSI <
1375    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1376    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1377 >;
1378
1379 // SI pseudo instructions. These are used by the CFG structurizer pass
1380 // and should be lowered to ISA instructions prior to codegen.
1381
1382 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1383     Uses = [EXEC], Defs = [EXEC] in {
1384
1385 let isBranch = 1, isTerminator = 1 in {
1386
1387 def SI_IF: InstSI <
1388   (outs SReg_64:$dst),
1389   (ins SReg_64:$vcc, brtarget:$target),
1390   "",
1391   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1392 >;
1393
1394 def SI_ELSE : InstSI <
1395   (outs SReg_64:$dst),
1396   (ins SReg_64:$src, brtarget:$target),
1397   "",
1398   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1399 > {
1400   let Constraints = "$src = $dst";
1401 }
1402
1403 def SI_LOOP : InstSI <
1404   (outs),
1405   (ins SReg_64:$saved, brtarget:$target),
1406   "SI_LOOP $saved, $target",
1407   [(int_SI_loop i64:$saved, bb:$target)]
1408 >;
1409
1410 } // end isBranch = 1, isTerminator = 1
1411
1412 def SI_BREAK : InstSI <
1413   (outs SReg_64:$dst),
1414   (ins SReg_64:$src),
1415   "SI_ELSE $dst, $src",
1416   [(set i64:$dst, (int_SI_break i64:$src))]
1417 >;
1418
1419 def SI_IF_BREAK : InstSI <
1420   (outs SReg_64:$dst),
1421   (ins SReg_64:$vcc, SReg_64:$src),
1422   "SI_IF_BREAK $dst, $vcc, $src",
1423   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1424 >;
1425
1426 def SI_ELSE_BREAK : InstSI <
1427   (outs SReg_64:$dst),
1428   (ins SReg_64:$src0, SReg_64:$src1),
1429   "SI_ELSE_BREAK $dst, $src0, $src1",
1430   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1431 >;
1432
1433 def SI_END_CF : InstSI <
1434   (outs),
1435   (ins SReg_64:$saved),
1436   "SI_END_CF $saved",
1437   [(int_SI_end_cf i64:$saved)]
1438 >;
1439
1440 def SI_KILL : InstSI <
1441   (outs),
1442   (ins VSrc_32:$src),
1443   "SI_KILL $src",
1444   [(int_AMDGPU_kill f32:$src)]
1445 >;
1446
1447 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1448   // Uses = [EXEC], Defs = [EXEC]
1449
1450 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1451
1452 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1453
1454 let UseNamedOperandTable = 1 in {
1455
1456 def SI_RegisterLoad : InstSI <
1457   (outs VReg_32:$dst, SReg_64:$temp),
1458   (ins FRAMEri32:$addr, i32imm:$chan),
1459   "", []
1460 > {
1461   let isRegisterLoad = 1;
1462   let mayLoad = 1;
1463 }
1464
1465 class SIRegStore<dag outs> : InstSI <
1466   outs,
1467   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1468   "", []
1469 > {
1470   let isRegisterStore = 1;
1471   let mayStore = 1;
1472 }
1473
1474 let usesCustomInserter = 1 in {
1475 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1476 } // End usesCustomInserter = 1
1477 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1478
1479
1480 } // End UseNamedOperandTable = 1
1481
1482 def SI_INDIRECT_SRC : InstSI <
1483   (outs VReg_32:$dst, SReg_64:$temp),
1484   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1485   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1486   []
1487 >;
1488
1489 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1490   (outs rc:$dst, SReg_64:$temp),
1491   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1492   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1493   []
1494 > {
1495   let Constraints = "$src = $dst";
1496 }
1497
1498 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1499 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1500 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1501 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1502 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1503
1504 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1505
1506 let usesCustomInserter = 1 in {
1507
1508 // This pseudo instruction takes a pointer as input and outputs a resource
1509 // constant that can be used with the ADDR64 MUBUF instructions.
1510 def SI_ADDR64_RSRC : InstSI <
1511   (outs SReg_128:$srsrc),
1512   (ins SReg_64:$ptr),
1513   "", []
1514 >;
1515
1516 def V_SUB_F64 : InstSI <
1517   (outs VReg_64:$dst),
1518   (ins VReg_64:$src0, VReg_64:$src1),
1519   "V_SUB_F64 $dst, $src0, $src1",
1520   []
1521 >;
1522
1523 } // end usesCustomInserter
1524
1525 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1526
1527   def _SAVE : InstSI <
1528     (outs VReg_32:$dst),
1529     (ins sgpr_class:$src, i32imm:$frame_idx),
1530     "", []
1531   >;
1532
1533   def _RESTORE : InstSI <
1534     (outs sgpr_class:$dst),
1535     (ins VReg_32:$src, i32imm:$frame_idx),
1536     "", []
1537   >;
1538
1539 }
1540
1541 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
1542 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1543 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1544 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1545 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1546
1547 } // end IsCodeGenOnly, isPseudo
1548
1549 } // end SubtargetPredicate = SI
1550
1551 let Predicates = [isSI] in {
1552
1553 def : Pat<
1554   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1555   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1556 >;
1557
1558 def : Pat <
1559   (int_AMDGPU_kilp),
1560   (SI_KILL 0xbf800000)
1561 >;
1562
1563 /* int_SI_vs_load_input */
1564 def : Pat<
1565   (SIload_input v4i32:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1566   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1567 >;
1568
1569 /* int_SI_export */
1570 def : Pat <
1571   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1572                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1573   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1574        $src0, $src1, $src2, $src3)
1575 >;
1576
1577 def : Pat <
1578   (f64 (fsub f64:$src0, f64:$src1)),
1579   (V_SUB_F64 $src0, $src1)
1580 >;
1581
1582 //===----------------------------------------------------------------------===//
1583 // SMRD Patterns
1584 //===----------------------------------------------------------------------===//
1585
1586 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1587
1588   // 1. Offset as 8bit DWORD immediate
1589   def : Pat <
1590     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1591     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1592   >;
1593
1594   // 2. Offset loaded in an 32bit SGPR
1595   def : Pat <
1596     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1597     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1598   >;
1599
1600   // 3. No offset at all
1601   def : Pat <
1602     (constant_load i64:$sbase),
1603     (vt (Instr_IMM $sbase, 0))
1604   >;
1605 }
1606
1607 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1608 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1609 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1610 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1611 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1612 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1613 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1614 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1615
1616 // 1. Offset as 8bit DWORD immediate
1617 def : Pat <
1618   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1619   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1620 >;
1621
1622 // 2. Offset loaded in an 32bit SGPR
1623 def : Pat <
1624   (SIload_constant v4i32:$sbase, imm:$offset),
1625   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1626 >;
1627
1628 //===----------------------------------------------------------------------===//
1629 // SOP2 Patterns
1630 //===----------------------------------------------------------------------===//
1631
1632 def : Pat <
1633   (i1 (xor i1:$src0, i1:$src1)),
1634   (S_XOR_B64 $src0, $src1)
1635 >;
1636
1637 //===----------------------------------------------------------------------===//
1638 // VOP2 Patterns
1639 //===----------------------------------------------------------------------===//
1640
1641 def : Pat <
1642   (or i64:$src0, i64:$src1),
1643   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1644     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub0),
1645                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1646     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub1),
1647                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1648 >;
1649
1650 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
1651   (sext_inreg i32:$src0, vt),
1652   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
1653 >;
1654
1655 def : SextInReg <i8, 24>;
1656 def : SextInReg <i16, 16>;
1657
1658 /********** ======================= **********/
1659 /********** Image sampling patterns **********/
1660 /********** ======================= **********/
1661
1662 /* SIsample for simple 1D texture lookup */
1663 def : Pat <
1664   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1665   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1666 >;
1667
1668 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1669     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1670     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1671 >;
1672
1673 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1674     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
1675     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1676 >;
1677
1678 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1679     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
1680     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1681 >;
1682
1683 class SampleShadowPattern<SDNode name, MIMG opcode,
1684                           ValueType vt> : Pat <
1685     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
1686     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1687 >;
1688
1689 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1690                                ValueType vt> : Pat <
1691     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
1692     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1693 >;
1694
1695 /* SIsample* for texture lookups consuming more address parameters */
1696 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1697                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1698 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1699   def : SamplePattern <SIsample, sample, addr_type>;
1700   def : SampleRectPattern <SIsample, sample, addr_type>;
1701   def : SampleArrayPattern <SIsample, sample, addr_type>;
1702   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1703   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1704
1705   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1706   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1707   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1708   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1709
1710   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1711   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1712   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1713   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1714
1715   def : SamplePattern <SIsampled, sample_d, addr_type>;
1716   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1717   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1718   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1719 }
1720
1721 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1722                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1723                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1724                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1725                       v2i32>;
1726 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1727                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1728                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1729                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1730                       v4i32>;
1731 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1732                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1733                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1734                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1735                       v8i32>;
1736 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1737                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1738                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1739                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1740                       v16i32>;
1741
1742 /* int_SI_imageload for texture fetches consuming varying address parameters */
1743 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1744     (name addr_type:$addr, v32i8:$rsrc, imm),
1745     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1746 >;
1747
1748 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1749     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1750     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1751 >;
1752
1753 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1754     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1755     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1756 >;
1757
1758 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1759     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1760     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1761 >;
1762
1763 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1764   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1765   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1766 }
1767
1768 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1769   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1770   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1771 }
1772
1773 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1774 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1775
1776 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1777 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1778
1779 /* Image resource information */
1780 def : Pat <
1781   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1782   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1783 >;
1784
1785 def : Pat <
1786   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1787   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1788 >;
1789
1790 def : Pat <
1791   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1792   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1793 >;
1794
1795 /********** ============================================ **********/
1796 /********** Extraction, Insertion, Building and Casting  **********/
1797 /********** ============================================ **********/
1798
1799 foreach Index = 0-2 in {
1800   def Extract_Element_v2i32_#Index : Extract_Element <
1801     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1802   >;
1803   def Insert_Element_v2i32_#Index : Insert_Element <
1804     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1805   >;
1806
1807   def Extract_Element_v2f32_#Index : Extract_Element <
1808     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1809   >;
1810   def Insert_Element_v2f32_#Index : Insert_Element <
1811     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1812   >;
1813 }
1814
1815 foreach Index = 0-3 in {
1816   def Extract_Element_v4i32_#Index : Extract_Element <
1817     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1818   >;
1819   def Insert_Element_v4i32_#Index : Insert_Element <
1820     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1821   >;
1822
1823   def Extract_Element_v4f32_#Index : Extract_Element <
1824     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1825   >;
1826   def Insert_Element_v4f32_#Index : Insert_Element <
1827     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1828   >;
1829 }
1830
1831 foreach Index = 0-7 in {
1832   def Extract_Element_v8i32_#Index : Extract_Element <
1833     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1834   >;
1835   def Insert_Element_v8i32_#Index : Insert_Element <
1836     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1837   >;
1838
1839   def Extract_Element_v8f32_#Index : Extract_Element <
1840     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1841   >;
1842   def Insert_Element_v8f32_#Index : Insert_Element <
1843     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1844   >;
1845 }
1846
1847 foreach Index = 0-15 in {
1848   def Extract_Element_v16i32_#Index : Extract_Element <
1849     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1850   >;
1851   def Insert_Element_v16i32_#Index : Insert_Element <
1852     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1853   >;
1854
1855   def Extract_Element_v16f32_#Index : Extract_Element <
1856     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1857   >;
1858   def Insert_Element_v16f32_#Index : Insert_Element <
1859     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1860   >;
1861 }
1862
1863 def : BitConvert <i32, f32, SReg_32>;
1864 def : BitConvert <i32, f32, VReg_32>;
1865
1866 def : BitConvert <f32, i32, SReg_32>;
1867 def : BitConvert <f32, i32, VReg_32>;
1868
1869 def : BitConvert <i64, f64, VReg_64>;
1870
1871 def : BitConvert <f64, i64, VReg_64>;
1872
1873 def : BitConvert <v2f32, v2i32, VReg_64>;
1874 def : BitConvert <v2i32, v2f32, VReg_64>;
1875 def : BitConvert <v2i32, i64, VReg_64>;
1876 def : BitConvert <i64, v2i32, VReg_64>;
1877 def : BitConvert <v2f32, i64, VReg_64>;
1878 def : BitConvert <i64, v2f32, VReg_64>;
1879 def : BitConvert <v4f32, v4i32, VReg_128>;
1880 def : BitConvert <v4i32, v4f32, VReg_128>;
1881
1882 def : BitConvert <v8f32, v8i32, SReg_256>;
1883 def : BitConvert <v8i32, v8f32, SReg_256>;
1884 def : BitConvert <v8i32, v32i8, SReg_256>;
1885 def : BitConvert <v32i8, v8i32, SReg_256>;
1886 def : BitConvert <v8i32, v32i8, VReg_256>;
1887 def : BitConvert <v8i32, v8f32, VReg_256>;
1888 def : BitConvert <v8f32, v8i32, VReg_256>;
1889 def : BitConvert <v32i8, v8i32, VReg_256>;
1890
1891 def : BitConvert <v16i32, v16f32, VReg_512>;
1892 def : BitConvert <v16f32, v16i32, VReg_512>;
1893
1894 /********** =================== **********/
1895 /********** Src & Dst modifiers **********/
1896 /********** =================== **********/
1897
1898 def FCLAMP_SI : AMDGPUShaderInst <
1899   (outs VReg_32:$dst),
1900   (ins VSrc_32:$src0),
1901   "FCLAMP_SI $dst, $src0",
1902   []
1903 > {
1904   let usesCustomInserter = 1;
1905 }
1906
1907 def : Pat <
1908   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1909   (FCLAMP_SI f32:$src)
1910 >;
1911
1912 /********** ================================ **********/
1913 /********** Floating point absolute/negative **********/
1914 /********** ================================ **********/
1915
1916 // Manipulate the sign bit directly, as e.g. using the source negation modifier
1917 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
1918 // breaking the piglit *s-floatBitsToInt-neg* tests
1919
1920 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
1921 // removing these patterns
1922
1923 def : Pat <
1924   (fneg (fabs f32:$src)),
1925   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
1926 >;
1927
1928 def FABS_SI : AMDGPUShaderInst <
1929   (outs VReg_32:$dst),
1930   (ins VSrc_32:$src0),
1931   "FABS_SI $dst, $src0",
1932   []
1933 > {
1934   let usesCustomInserter = 1;
1935 }
1936
1937 def : Pat <
1938   (fabs f32:$src),
1939   (FABS_SI f32:$src)
1940 >;
1941
1942 def FNEG_SI : AMDGPUShaderInst <
1943   (outs VReg_32:$dst),
1944   (ins VSrc_32:$src0),
1945   "FNEG_SI $dst, $src0",
1946   []
1947 > {
1948   let usesCustomInserter = 1;
1949 }
1950
1951 def : Pat <
1952   (fneg f32:$src),
1953   (FNEG_SI f32:$src)
1954 >;
1955
1956 /********** ================== **********/
1957 /********** Immediate Patterns **********/
1958 /********** ================== **********/
1959
1960 def : Pat <
1961   (SGPRImm<(i32 imm)>:$imm),
1962   (S_MOV_B32 imm:$imm)
1963 >;
1964
1965 def : Pat <
1966   (SGPRImm<(f32 fpimm)>:$imm),
1967   (S_MOV_B32 fpimm:$imm)
1968 >;
1969
1970 def : Pat <
1971   (i32 imm:$imm),
1972   (V_MOV_B32_e32 imm:$imm)
1973 >;
1974
1975 def : Pat <
1976   (f32 fpimm:$imm),
1977   (V_MOV_B32_e32 fpimm:$imm)
1978 >;
1979
1980 def : Pat <
1981   (i64 InlineImm<i64>:$imm),
1982   (S_MOV_B64 InlineImm<i64>:$imm)
1983 >;
1984
1985 /********** ===================== **********/
1986 /********** Interpolation Paterns **********/
1987 /********** ===================== **********/
1988
1989 def : Pat <
1990   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1991   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1992 >;
1993
1994 def : Pat <
1995   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1996   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1997                                     imm:$attr_chan, imm:$attr, i32:$params),
1998                    (EXTRACT_SUBREG $ij, sub1),
1999                    imm:$attr_chan, imm:$attr, $params)
2000 >;
2001
2002 /********** ================== **********/
2003 /********** Intrinsic Patterns **********/
2004 /********** ================== **********/
2005
2006 /* llvm.AMDGPU.pow */
2007 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2008
2009 def : Pat <
2010   (int_AMDGPU_div f32:$src0, f32:$src1),
2011   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2012 >;
2013
2014 def : Pat<
2015   (fdiv f32:$src0, f32:$src1),
2016   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
2017 >;
2018
2019 def : Pat<
2020   (fdiv f64:$src0, f64:$src1),
2021   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
2022 >;
2023
2024 def : Pat <
2025   (fcos f32:$src0),
2026   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2027 >;
2028
2029 def : Pat <
2030   (fsin f32:$src0),
2031   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2032 >;
2033
2034 def : Pat <
2035   (int_AMDGPU_cube v4f32:$src),
2036   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2037     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
2038                   (EXTRACT_SUBREG $src, sub1),
2039                   (EXTRACT_SUBREG $src, sub2)),
2040                    sub0),
2041     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
2042                   (EXTRACT_SUBREG $src, sub1),
2043                   (EXTRACT_SUBREG $src, sub2)),
2044                    sub1),
2045     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
2046                   (EXTRACT_SUBREG $src, sub1),
2047                   (EXTRACT_SUBREG $src, sub2)),
2048                    sub2),
2049     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
2050                   (EXTRACT_SUBREG $src, sub1),
2051                   (EXTRACT_SUBREG $src, sub2)),
2052                    sub3)
2053 >;
2054
2055 def : Pat <
2056   (i32 (sext i1:$src0)),
2057   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2058 >;
2059
2060 class Ext32Pat <SDNode ext> : Pat <
2061   (i32 (ext i1:$src0)),
2062   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2063 >;
2064
2065 def : Ext32Pat <zext>;
2066 def : Ext32Pat <anyext>;
2067
2068 // Offset in an 32Bit VGPR
2069 def : Pat <
2070   (SIload_constant v4i32:$sbase, i32:$voff),
2071   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
2072 >;
2073
2074 // The multiplication scales from [0,1] to the unsigned integer range
2075 def : Pat <
2076   (AMDGPUurecip i32:$src0),
2077   (V_CVT_U32_F32_e32
2078     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2079                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2080 >;
2081
2082 def : Pat <
2083   (int_SI_tid),
2084   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2085                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0))
2086 >;
2087
2088 //===----------------------------------------------------------------------===//
2089 // VOP3 Patterns
2090 //===----------------------------------------------------------------------===//
2091
2092 def : IMad24Pat<V_MAD_I32_I24>;
2093 def : UMad24Pat<V_MAD_U32_U24>;
2094
2095 def : Pat <
2096   (fadd f64:$src0, f64:$src1),
2097   (V_ADD_F64 $src0, $src1, (i64 0))
2098 >;
2099
2100 def : Pat <
2101   (fmul f64:$src0, f64:$src1),
2102   (V_MUL_F64 $src0, $src1, (i64 0))
2103 >;
2104
2105 def : Pat <
2106   (mul i32:$src0, i32:$src1),
2107   (V_MUL_LO_I32 $src0, $src1, (i32 0))
2108 >;
2109
2110 def : Pat <
2111   (mulhu i32:$src0, i32:$src1),
2112   (V_MUL_HI_U32 $src0, $src1, (i32 0))
2113 >;
2114
2115 def : Pat <
2116   (mulhs i32:$src0, i32:$src1),
2117   (V_MUL_HI_I32 $src0, $src1, (i32 0))
2118 >;
2119
2120 defm : BFIPatterns <V_BFI_B32, S_MOV_B32>;
2121 def : ROTRPattern <V_ALIGNBIT_B32>;
2122
2123 /********** ======================= **********/
2124 /**********   Load/Store Patterns   **********/
2125 /********** ======================= **********/
2126
2127 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
2128   def : Pat <
2129     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
2130     (inst (i1 0), $ptr, (as_i16imm $offset))
2131   >;
2132
2133   def : Pat <
2134     (frag i32:$src0),
2135     (vt (inst 0, $src0, 0))
2136   >;
2137 }
2138
2139 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2140 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2141 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2142 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2143 defm : DSReadPat <DS_READ_B32, i32, local_load>;
2144 defm : DSReadPat <DS_READ_B64, i64, local_load>;
2145
2146 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
2147   def : Pat <
2148     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
2149     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2150   >;
2151
2152   def : Pat <
2153     (frag vt:$val, i32:$ptr),
2154     (inst 0, $ptr, $val, 0)
2155   >;
2156 }
2157
2158 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2159 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2160 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
2161 defm : DSWritePat <DS_WRITE_B64, i64, local_store>;
2162
2163 def : Pat <(atomic_load_add_local i32:$ptr, i32:$val),
2164            (DS_ADD_U32_RTN 0, $ptr, $val, 0)>;
2165
2166 def : Pat <(atomic_load_sub_local i32:$ptr, i32:$val),
2167            (DS_SUB_U32_RTN 0, $ptr, $val, 0)>;
2168
2169 //===----------------------------------------------------------------------===//
2170 // MUBUF Patterns
2171 //===----------------------------------------------------------------------===//
2172
2173 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2174                               PatFrag global_ld, PatFrag constant_ld> {
2175   def : Pat <
2176     (vt (global_ld (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset))),
2177     (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2178   >;
2179
2180   def : Pat <
2181     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
2182     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2183   >;
2184
2185   def : Pat <
2186     (vt (global_ld i64:$ptr)),
2187     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2188   >;
2189
2190   def : Pat <
2191      (vt (global_ld (add i64:$ptr, i64:$offset))),
2192      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2193   >;
2194
2195   def : Pat <
2196      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2197      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2198   >;
2199 }
2200
2201 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
2202                           sextloadi8_global, sextloadi8_constant>;
2203 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
2204                           az_extloadi8_global, az_extloadi8_constant>;
2205 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2206                           sextloadi16_global, sextloadi16_constant>;
2207 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2208                           az_extloadi16_global, az_extloadi16_constant>;
2209 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2210                           global_load, constant_load>;
2211 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2212                           global_load, constant_load>;
2213 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2214                           az_extloadi32_global, az_extloadi32_constant>;
2215 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2216                           global_load, constant_load>;
2217 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2218                           global_load, constant_load>;
2219
2220 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
2221
2222   def : Pat <
2223     (st vt:$value, (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset)),
2224     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2225   >;
2226
2227   def : Pat <
2228     (st vt:$value, (add i64:$ptr, IMM12bit:$offset)),
2229     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2230   >;
2231
2232   def : Pat <
2233     (st vt:$value, i64:$ptr),
2234     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2235   >;
2236
2237   def : Pat <
2238     (st vt:$value, (add i64:$ptr, i64:$offset)),
2239     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
2240    >;
2241 }
2242
2243 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
2244 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
2245 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
2246 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
2247 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
2248 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
2249
2250 // BUFFER_LOAD_DWORD*, addr64=0
2251 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2252                              MUBUF bothen> {
2253
2254   def : Pat <
2255     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2256                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2257                                   imm:$tfe)),
2258     (offset $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2259             (as_i1imm $slc), (as_i1imm $tfe))
2260   >;
2261
2262   def : Pat <
2263     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2264                                   imm, 1, 0, imm:$glc, imm:$slc,
2265                                   imm:$tfe)),
2266     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2267            (as_i1imm $tfe))
2268   >;
2269
2270   def : Pat <
2271     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2272                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2273                                   imm:$tfe)),
2274     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2275            (as_i1imm $slc), (as_i1imm $tfe))
2276   >;
2277
2278   def : Pat <
2279     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2280                                   imm, 1, 1, imm:$glc, imm:$slc,
2281                                   imm:$tfe)),
2282     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2283             (as_i1imm $tfe))
2284   >;
2285 }
2286
2287 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2288                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2289 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2290                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2291 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2292                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2293
2294 //===----------------------------------------------------------------------===//
2295 // MTBUF Patterns
2296 //===----------------------------------------------------------------------===//
2297
2298 // TBUFFER_STORE_FORMAT_*, addr64=0
2299 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2300   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2301                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2302                    imm:$nfmt, imm:$offen, imm:$idxen,
2303                    imm:$glc, imm:$slc, imm:$tfe),
2304   (opcode
2305     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2306     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2307     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2308 >;
2309
2310 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2311 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2312 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2313 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2314
2315 let Predicates = [isCI] in {
2316
2317 // Sea island new arithmetic instructinos
2318 let neverHasSideEffects = 1 in {
2319 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2320   [(set f64:$dst, (ftrunc f64:$src0))]
2321 >;
2322 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2323   [(set f64:$dst, (fceil f64:$src0))]
2324 >;
2325 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2326   [(set f64:$dst, (ffloor f64:$src0))]
2327 >;
2328 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64",
2329   [(set f64:$dst, (frint f64:$src0))]
2330 >;
2331
2332 defm V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2333 defm V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2334 defm V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2335 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2336
2337 // XXX - Does this set VCC?
2338 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2339 } // End neverHasSideEffects = 1
2340
2341 // Remaining instructions:
2342 // FLAT_*
2343 // S_CBRANCH_CDBGUSER
2344 // S_CBRANCH_CDBGSYS
2345 // S_CBRANCH_CDBGSYS_OR_USER
2346 // S_CBRANCH_CDBGSYS_AND_USER
2347 // S_DCACHE_INV_VOL
2348 // V_EXP_LEGACY_F32
2349 // V_LOG_LEGACY_F32
2350 // DS_NOP
2351 // DS_GWS_SEMA_RELEASE_ALL
2352 // DS_WRAP_RTN_B32
2353 // DS_CNDXCHG32_RTN_B64
2354 // DS_WRITE_B96
2355 // DS_WRITE_B128
2356 // DS_CONDXCHG32_RTN_B128
2357 // DS_READ_B96
2358 // DS_READ_B128
2359 // BUFFER_LOAD_DWORDX3
2360 // BUFFER_STORE_DWORDX3
2361
2362 } // End Predicates = [isCI]
2363
2364
2365 /********** ====================== **********/
2366 /**********   Indirect adressing   **********/
2367 /********** ====================== **********/
2368
2369 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2370
2371   // 1. Extract with offset
2372   def : Pat<
2373     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2374     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2375   >;
2376
2377   // 2. Extract without offset
2378   def : Pat<
2379     (vector_extract vt:$vec, i32:$idx),
2380     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2381   >;
2382
2383   // 3. Insert with offset
2384   def : Pat<
2385     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2386     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2387   >;
2388
2389   // 4. Insert without offset
2390   def : Pat<
2391     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2392     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2393   >;
2394 }
2395
2396 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2397 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2398 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2399 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2400
2401 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2402 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2403 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2404 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2405
2406 //===----------------------------------------------------------------------===//
2407 // Conversion Patterns
2408 //===----------------------------------------------------------------------===//
2409
2410 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2411   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2412
2413 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2414 // might not be worth the effort, and will need to expand to shifts when
2415 // fixing SGPR copies.
2416
2417 // Handle sext_inreg in i64
2418 def : Pat <
2419   (i64 (sext_inreg i64:$src, i1)),
2420   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2421     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
2422     (S_MOV_B32 -1), sub1)
2423 >;
2424
2425 def : Pat <
2426   (i64 (sext_inreg i64:$src, i8)),
2427   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2428     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2429     (S_MOV_B32 -1), sub1)
2430 >;
2431
2432 def : Pat <
2433   (i64 (sext_inreg i64:$src, i16)),
2434   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2435     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2436     (S_MOV_B32 -1), sub1)
2437 >;
2438
2439 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
2440   (i64 (ext i32:$src)),
2441   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2442     (S_MOV_B32 0), sub1)
2443 >;
2444
2445 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
2446   (i64 (ext i1:$src)),
2447   (INSERT_SUBREG
2448     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2449       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0),
2450     (S_MOV_B32 0), sub1)
2451 >;
2452
2453
2454 def : ZExt_i64_i32_Pat<zext>;
2455 def : ZExt_i64_i32_Pat<anyext>;
2456 def : ZExt_i64_i1_Pat<zext>;
2457 def : ZExt_i64_i1_Pat<anyext>;
2458
2459 def : Pat <
2460   (i64 (sext i32:$src)),
2461     (INSERT_SUBREG
2462       (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2463       (S_ASHR_I32 $src, 31), sub1)
2464 >;
2465
2466 def : Pat <
2467   (i64 (sext i1:$src)),
2468   (INSERT_SUBREG
2469     (INSERT_SUBREG
2470       (i64 (IMPLICIT_DEF)),
2471       (V_CNDMASK_B32_e64 0, -1, $src), sub0),
2472     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
2473 >;
2474
2475 def : Pat <
2476   (f32 (sint_to_fp i1:$src)),
2477   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
2478 >;
2479
2480 def : Pat <
2481   (f32 (uint_to_fp i1:$src)),
2482   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
2483 >;
2484
2485 def : Pat <
2486   (f64 (sint_to_fp i1:$src)),
2487     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
2488 >;
2489
2490 def : Pat <
2491   (f64 (uint_to_fp i1:$src)),
2492   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
2493 >;
2494
2495 //===----------------------------------------------------------------------===//
2496 // Miscellaneous Patterns
2497 //===----------------------------------------------------------------------===//
2498
2499 def : Pat <
2500   (i32 (trunc i64:$a)),
2501   (EXTRACT_SUBREG $a, sub0)
2502 >;
2503
2504 def : Pat <
2505   (i1 (trunc i32:$a)),
2506   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2507 >;
2508
2509 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2510 // case, the sgpr-copies pass will fix this to use the vector version.
2511 def : Pat <
2512   (i32 (addc i32:$src0, i32:$src1)),
2513   (S_ADD_I32 $src0, $src1)
2514 >;
2515
2516 def : Pat <
2517   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2518   (V_BCNT_U32_B32_e32 $popcnt, $val)
2519 >;
2520
2521 def : Pat <
2522   (i64 (ctpop i64:$src)),
2523   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2524     (S_BCNT1_I32_B64 $src), sub0),
2525     (S_MOV_B32 0), sub1)
2526 >;
2527
2528 //============================================================================//
2529 // Miscellaneous Optimization Patterns
2530 //============================================================================//
2531
2532 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2533
2534 } // End isSI predicate