lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def isCFDepth0 : Predicate<"isCFDepth0()">;
  36
  37 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  38
  39 let SubtargetPredicate = isSI in {
  40 let OtherPredicates  = [isCFDepth0] in {
  41
  42 //===----------------------------------------------------------------------===//
  43 // SMRD Instructions
  44 //===----------------------------------------------------------------------===//
  45
  46 let mayLoad = 1 in {
  47
  48 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  49 // SMRD instructions, because the SGPR_32 register class does not include M0
  50 // and writing to M0 from an SMRD instruction will hang the GPU.
  51 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  52 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  53 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  54 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  55 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  56
  57 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  58   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  59 >;
  60
  61 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  62   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  63 >;
  64
  65 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  66   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  67 >;
  68
  69 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  70   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  71 >;
  72
  73 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  74   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  75 >;
  76
  77 } // mayLoad = 1
  78
  79 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  80 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  81
  82 //===----------------------------------------------------------------------===//
  83 // SOP1 Instructions
  84 //===----------------------------------------------------------------------===//
  85
  86 let neverHasSideEffects = 1 in {
  87
  88 let isMoveImm = 1 in {
  89 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  90 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  91 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  92 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  93 } // End isMoveImm = 1
  94
  95 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  96   [(set i32:$dst, (not i32:$src0))]
  97 >;
  98
  99 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64",
 100   [(set i64:$dst, (not i64:$src0))]
 101 >;
 102 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
 103 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 104 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32",
 105   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 106 >;
 107 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 108 } // End neverHasSideEffects = 1
 109
 110 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 111 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 112 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "S_BCNT1_I32_B32",
 113   [(set i32:$dst, (ctpop i32:$src0))]
 114 >;
 115 def S_BCNT1_I32_B64 : SOP1_32_64 <0x00000010, "S_BCNT1_I32_B64", []>;
 116
 117 ////def S_FF0_I32_B32 : SOP1_32 <0x00000011, "S_FF0_I32_B32", []>;
 118 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 119 def S_FF1_I32_B32 : SOP1_32 <0x00000013, "S_FF1_I32_B32",
 120   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 121 >;
 122 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 123
 124 def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32",
 125   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 126 >;
 127
 128 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 129 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 130 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 131 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 132   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 133 >;
 134 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 135   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 136 >;
 137
 138 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 139 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 140 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 141 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 142 def S_GETPC_B64 : SOP1 <
 143   0x0000001f, (outs SReg_64:$dst), (ins), "S_GETPC_B64 $dst", []
 144 > {
 145   let SSRC0 = 0;
 146 }
 147 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 148 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 149 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 150
 151 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 152
 153 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 154 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 155 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 156 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 157 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 158 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 159 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 160 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 161
 162 } // End hasSideEffects = 1
 163
 164 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 165 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 166 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 167 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 168 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 169 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 170 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 171 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 172 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 173 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 174
 175 //===----------------------------------------------------------------------===//
 176 // SOP2 Instructions
 177 //===----------------------------------------------------------------------===//
 178
 179 let Defs = [SCC] in { // Carry out goes to SCC
 180 let isCommutable = 1 in {
 181 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 182 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 183   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 184 >;
 185 } // End isCommutable = 1
 186
 187 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 188 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 189   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 190 >;
 191
 192 let Uses = [SCC] in { // Carry in comes from SCC
 193 let isCommutable = 1 in {
 194 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 195   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 196 } // End isCommutable = 1
 197
 198 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 199   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 200 } // End Uses = [SCC]
 201 } // End Defs = [SCC]
 202
 203 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 204   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 205 >;
 206 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 207   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 208 >;
 209 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 210   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 211 >;
 212 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 213   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 214 >;
 215
 216 def S_CSELECT_B32 : SOP2 <
 217   0x0000000a, (outs SReg_32:$dst),
 218   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 219   []
 220 >;
 221
 222 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 223
 224 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 225   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 226 >;
 227
 228 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 229   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 230 >;
 231
 232 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 233   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 234 >;
 235
 236 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 237   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 238 >;
 239
 240 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 241   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 242 >;
 243
 244 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 245   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 246 >;
 247 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 248 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 249 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 250 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 251 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 252 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 253 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 254 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 255 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 256 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 257
 258 // Use added complexity so these patterns are preferred to the VALU patterns.
 259 let AddedComplexity = 1 in {
 260
 261 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 262   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 263 >;
 264 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 265   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 266 >;
 267 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 268   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 269 >;
 270 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 271   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 272 >;
 273 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 274   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 275 >;
 276 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 277   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 278 >;
 279
 280 } // End AddedComplexity = 1
 281
 282 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 283 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 284 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 285 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 286 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 287 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 288 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 289 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 290 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 291
 292 //===----------------------------------------------------------------------===//
 293 // SOPC Instructions
 294 //===----------------------------------------------------------------------===//
 295
 296 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 297 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 298 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 299 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 300 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 301 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 302 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 303 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 304 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 305 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 306 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 307 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 308 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 309 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 310 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 311 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 312 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 313
 314 //===----------------------------------------------------------------------===//
 315 // SOPK Instructions
 316 //===----------------------------------------------------------------------===//
 317
 318 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 319 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 320
 321 /*
 322 This instruction is disabled for now until we can figure out how to teach
 323 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 324 instructions.
 325
 326 When this instruction is enabled the code generator sometimes produces this
 327 invalid sequence:
 328
 329 SCC = S_CMPK_EQ_I32 SGPR0, imm
 330 VCC = COPY SCC
 331 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 332
 333 def S_CMPK_EQ_I32 : SOPK <
 334   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 335   "S_CMPK_EQ_I32",
 336   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 337 >;
 338 */
 339
 340 let isCompare = 1, Defs = [SCC] in {
 341 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 342 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 343 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 344 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 345 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 346 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 347 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 348 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 349 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 350 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 351 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 352 } // End isCompare = 1, Defs = [SCC]
 353
 354 let Defs = [SCC], isCommutable = 1 in {
 355   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 356   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 357 }
 358
 359 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 360 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 361 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 362 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 363 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 364 //def EXP : EXP_ <0x00000000, "EXP", []>;
 365
 366 } // End let OtherPredicates = [isCFDepth0]
 367
 368 //===----------------------------------------------------------------------===//
 369 // SOPP Instructions
 370 //===----------------------------------------------------------------------===//
 371
 372 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "S_NOP $simm16", []>;
 373
 374 let isTerminator = 1 in {
 375
 376 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 377   [(IL_retflag)]> {
 378   let simm16 = 0;
 379   let isBarrier = 1;
 380   let hasCtrlDep = 1;
 381 }
 382
 383 let isBranch = 1 in {
 384 def S_BRANCH : SOPP <
 385   0x00000002, (ins sopp_brtarget:$simm16), "S_BRANCH $simm16",
 386   [(br bb:$simm16)]> {
 387   let isBarrier = 1;
 388 }
 389
 390 let DisableEncoding = "$scc" in {
 391 def S_CBRANCH_SCC0 : SOPP <
 392   0x00000004, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 393   "S_CBRANCH_SCC0 $simm16", []
 394 >;
 395 def S_CBRANCH_SCC1 : SOPP <
 396   0x00000005, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 397   "S_CBRANCH_SCC1 $simm16",
 398   []
 399 >;
 400 } // End DisableEncoding = "$scc"
 401
 402 def S_CBRANCH_VCCZ : SOPP <
 403   0x00000006, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 404   "S_CBRANCH_VCCZ $simm16",
 405   []
 406 >;
 407 def S_CBRANCH_VCCNZ : SOPP <
 408   0x00000007, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 409   "S_CBRANCH_VCCNZ $simm16",
 410   []
 411 >;
 412
 413 let DisableEncoding = "$exec" in {
 414 def S_CBRANCH_EXECZ : SOPP <
 415   0x00000008, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 416   "S_CBRANCH_EXECZ $simm16",
 417   []
 418 >;
 419 def S_CBRANCH_EXECNZ : SOPP <
 420   0x00000009, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 421   "S_CBRANCH_EXECNZ $simm16",
 422   []
 423 >;
 424 } // End DisableEncoding = "$exec"
 425
 426
 427 } // End isBranch = 1
 428 } // End isTerminator = 1
 429
 430 let hasSideEffects = 1 in {
 431 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 432   [(int_AMDGPU_barrier_local)]
 433 > {
 434   let simm16 = 0;
 435   let isBarrier = 1;
 436   let hasCtrlDep = 1;
 437   let mayLoad = 1;
 438   let mayStore = 1;
 439 }
 440
 441 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 442   []
 443 >;
 444 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 445 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 446 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 447
 448 let Uses = [EXEC] in {
 449   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 450       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 451   > {
 452     let DisableEncoding = "$m0";
 453   }
 454 } // End Uses = [EXEC]
 455
 456 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 457 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 458 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 459 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 460 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 461 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 462 } // End hasSideEffects
 463
 464 //===----------------------------------------------------------------------===//
 465 // VOPC Instructions
 466 //===----------------------------------------------------------------------===//
 467
 468 let isCompare = 1 in {
 469
 470 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 471 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 472 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 473 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 474 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 475 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 476 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 477 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 478 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 479 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 480 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 481 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 482 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 483 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 484 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 485 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 486
 487 let hasSideEffects = 1 in {
 488
 489 defm V_CMPX_F_F32 : VOPCX_32 <0x00000010, "V_CMPX_F_F32">;
 490 defm V_CMPX_LT_F32 : VOPCX_32 <0x00000011, "V_CMPX_LT_F32">;
 491 defm V_CMPX_EQ_F32 : VOPCX_32 <0x00000012, "V_CMPX_EQ_F32">;
 492 defm V_CMPX_LE_F32 : VOPCX_32 <0x00000013, "V_CMPX_LE_F32">;
 493 defm V_CMPX_GT_F32 : VOPCX_32 <0x00000014, "V_CMPX_GT_F32">;
 494 defm V_CMPX_LG_F32 : VOPCX_32 <0x00000015, "V_CMPX_LG_F32">;
 495 defm V_CMPX_GE_F32 : VOPCX_32 <0x00000016, "V_CMPX_GE_F32">;
 496 defm V_CMPX_O_F32 : VOPCX_32 <0x00000017, "V_CMPX_O_F32">;
 497 defm V_CMPX_U_F32 : VOPCX_32 <0x00000018, "V_CMPX_U_F32">;
 498 defm V_CMPX_NGE_F32 : VOPCX_32 <0x00000019, "V_CMPX_NGE_F32">;
 499 defm V_CMPX_NLG_F32 : VOPCX_32 <0x0000001a, "V_CMPX_NLG_F32">;
 500 defm V_CMPX_NGT_F32 : VOPCX_32 <0x0000001b, "V_CMPX_NGT_F32">;
 501 defm V_CMPX_NLE_F32 : VOPCX_32 <0x0000001c, "V_CMPX_NLE_F32">;
 502 defm V_CMPX_NEQ_F32 : VOPCX_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 503 defm V_CMPX_NLT_F32 : VOPCX_32 <0x0000001e, "V_CMPX_NLT_F32">;
 504 defm V_CMPX_TRU_F32 : VOPCX_32 <0x0000001f, "V_CMPX_TRU_F32">;
 505
 506 } // End hasSideEffects = 1
 507
 508 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 509 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 510 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 511 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 512 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 513 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 514 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 515 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 516 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 517 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 518 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 519 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 520 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 521 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 522 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 523 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 524
 525 let hasSideEffects = 1 in {
 526
 527 defm V_CMPX_F_F64 : VOPCX_64 <0x00000030, "V_CMPX_F_F64">;
 528 defm V_CMPX_LT_F64 : VOPCX_64 <0x00000031, "V_CMPX_LT_F64">;
 529 defm V_CMPX_EQ_F64 : VOPCX_64 <0x00000032, "V_CMPX_EQ_F64">;
 530 defm V_CMPX_LE_F64 : VOPCX_64 <0x00000033, "V_CMPX_LE_F64">;
 531 defm V_CMPX_GT_F64 : VOPCX_64 <0x00000034, "V_CMPX_GT_F64">;
 532 defm V_CMPX_LG_F64 : VOPCX_64 <0x00000035, "V_CMPX_LG_F64">;
 533 defm V_CMPX_GE_F64 : VOPCX_64 <0x00000036, "V_CMPX_GE_F64">;
 534 defm V_CMPX_O_F64 : VOPCX_64 <0x00000037, "V_CMPX_O_F64">;
 535 defm V_CMPX_U_F64 : VOPCX_64 <0x00000038, "V_CMPX_U_F64">;
 536 defm V_CMPX_NGE_F64 : VOPCX_64 <0x00000039, "V_CMPX_NGE_F64">;
 537 defm V_CMPX_NLG_F64 : VOPCX_64 <0x0000003a, "V_CMPX_NLG_F64">;
 538 defm V_CMPX_NGT_F64 : VOPCX_64 <0x0000003b, "V_CMPX_NGT_F64">;
 539 defm V_CMPX_NLE_F64 : VOPCX_64 <0x0000003c, "V_CMPX_NLE_F64">;
 540 defm V_CMPX_NEQ_F64 : VOPCX_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 541 defm V_CMPX_NLT_F64 : VOPCX_64 <0x0000003e, "V_CMPX_NLT_F64">;
 542 defm V_CMPX_TRU_F64 : VOPCX_64 <0x0000003f, "V_CMPX_TRU_F64">;
 543
 544 } // End hasSideEffects = 1
 545
 546 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 547 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 548 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 549 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 550 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 551 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 552 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 553 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 554 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 555 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 556 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 557 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 558 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 559 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 560 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 561 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 562
 563 let hasSideEffects = 1 in {
 564
 565 defm V_CMPSX_F_F32 : VOPCX_32 <0x00000050, "V_CMPSX_F_F32">;
 566 defm V_CMPSX_LT_F32 : VOPCX_32 <0x00000051, "V_CMPSX_LT_F32">;
 567 defm V_CMPSX_EQ_F32 : VOPCX_32 <0x00000052, "V_CMPSX_EQ_F32">;
 568 defm V_CMPSX_LE_F32 : VOPCX_32 <0x00000053, "V_CMPSX_LE_F32">;
 569 defm V_CMPSX_GT_F32 : VOPCX_32 <0x00000054, "V_CMPSX_GT_F32">;
 570 defm V_CMPSX_LG_F32 : VOPCX_32 <0x00000055, "V_CMPSX_LG_F32">;
 571 defm V_CMPSX_GE_F32 : VOPCX_32 <0x00000056, "V_CMPSX_GE_F32">;
 572 defm V_CMPSX_O_F32 : VOPCX_32 <0x00000057, "V_CMPSX_O_F32">;
 573 defm V_CMPSX_U_F32 : VOPCX_32 <0x00000058, "V_CMPSX_U_F32">;
 574 defm V_CMPSX_NGE_F32 : VOPCX_32 <0x00000059, "V_CMPSX_NGE_F32">;
 575 defm V_CMPSX_NLG_F32 : VOPCX_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 576 defm V_CMPSX_NGT_F32 : VOPCX_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 577 defm V_CMPSX_NLE_F32 : VOPCX_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 578 defm V_CMPSX_NEQ_F32 : VOPCX_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 579 defm V_CMPSX_NLT_F32 : VOPCX_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 580 defm V_CMPSX_TRU_F32 : VOPCX_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 581
 582 } // End hasSideEffects = 1
 583
 584 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 585 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 586 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 587 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 588 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 589 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 590 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 591 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 592 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 593 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 594 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 595 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 596 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 597 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 598 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 599 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 600
 601 let hasSideEffects = 1, Defs = [EXEC] in {
 602
 603 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 604 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 605 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 606 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 607 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 608 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 609 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 610 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 611 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 612 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 613 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 614 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 615 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 616 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 617 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 618 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 619
 620 } // End hasSideEffects = 1, Defs = [EXEC]
 621
 622 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 623 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 624 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 625 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 626 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 627 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 628 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 629 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 630
 631 let hasSideEffects = 1 in {
 632
 633 defm V_CMPX_F_I32 : VOPCX_32 <0x00000090, "V_CMPX_F_I32">;
 634 defm V_CMPX_LT_I32 : VOPCX_32 <0x00000091, "V_CMPX_LT_I32">;
 635 defm V_CMPX_EQ_I32 : VOPCX_32 <0x00000092, "V_CMPX_EQ_I32">;
 636 defm V_CMPX_LE_I32 : VOPCX_32 <0x00000093, "V_CMPX_LE_I32">;
 637 defm V_CMPX_GT_I32 : VOPCX_32 <0x00000094, "V_CMPX_GT_I32">;
 638 defm V_CMPX_NE_I32 : VOPCX_32 <0x00000095, "V_CMPX_NE_I32">;
 639 defm V_CMPX_GE_I32 : VOPCX_32 <0x00000096, "V_CMPX_GE_I32">;
 640 defm V_CMPX_T_I32 : VOPCX_32 <0x00000097, "V_CMPX_T_I32">;
 641
 642 } // End hasSideEffects = 1
 643
 644 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 645 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 646 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 647 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 648 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 649 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 650 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 651 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 652
 653 let hasSideEffects = 1 in {
 654
 655 defm V_CMPX_F_I64 : VOPCX_64 <0x000000b0, "V_CMPX_F_I64">;
 656 defm V_CMPX_LT_I64 : VOPCX_64 <0x000000b1, "V_CMPX_LT_I64">;
 657 defm V_CMPX_EQ_I64 : VOPCX_64 <0x000000b2, "V_CMPX_EQ_I64">;
 658 defm V_CMPX_LE_I64 : VOPCX_64 <0x000000b3, "V_CMPX_LE_I64">;
 659 defm V_CMPX_GT_I64 : VOPCX_64 <0x000000b4, "V_CMPX_GT_I64">;
 660 defm V_CMPX_NE_I64 : VOPCX_64 <0x000000b5, "V_CMPX_NE_I64">;
 661 defm V_CMPX_GE_I64 : VOPCX_64 <0x000000b6, "V_CMPX_GE_I64">;
 662 defm V_CMPX_T_I64 : VOPCX_64 <0x000000b7, "V_CMPX_T_I64">;
 663
 664 } // End hasSideEffects = 1
 665
 666 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 667 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 668 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 669 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 670 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 671 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 672 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 673 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 674
 675 let hasSideEffects = 1 in {
 676
 677 defm V_CMPX_F_U32 : VOPCX_32 <0x000000d0, "V_CMPX_F_U32">;
 678 defm V_CMPX_LT_U32 : VOPCX_32 <0x000000d1, "V_CMPX_LT_U32">;
 679 defm V_CMPX_EQ_U32 : VOPCX_32 <0x000000d2, "V_CMPX_EQ_U32">;
 680 defm V_CMPX_LE_U32 : VOPCX_32 <0x000000d3, "V_CMPX_LE_U32">;
 681 defm V_CMPX_GT_U32 : VOPCX_32 <0x000000d4, "V_CMPX_GT_U32">;
 682 defm V_CMPX_NE_U32 : VOPCX_32 <0x000000d5, "V_CMPX_NE_U32">;
 683 defm V_CMPX_GE_U32 : VOPCX_32 <0x000000d6, "V_CMPX_GE_U32">;
 684 defm V_CMPX_T_U32 : VOPCX_32 <0x000000d7, "V_CMPX_T_U32">;
 685
 686 } // End hasSideEffects = 1
 687
 688 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 689 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 690 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 691 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 692 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 693 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 694 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 695 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 696
 697 let hasSideEffects = 1 in {
 698
 699 defm V_CMPX_F_U64 : VOPCX_64 <0x000000f0, "V_CMPX_F_U64">;
 700 defm V_CMPX_LT_U64 : VOPCX_64 <0x000000f1, "V_CMPX_LT_U64">;
 701 defm V_CMPX_EQ_U64 : VOPCX_64 <0x000000f2, "V_CMPX_EQ_U64">;
 702 defm V_CMPX_LE_U64 : VOPCX_64 <0x000000f3, "V_CMPX_LE_U64">;
 703 defm V_CMPX_GT_U64 : VOPCX_64 <0x000000f4, "V_CMPX_GT_U64">;
 704 defm V_CMPX_NE_U64 : VOPCX_64 <0x000000f5, "V_CMPX_NE_U64">;
 705 defm V_CMPX_GE_U64 : VOPCX_64 <0x000000f6, "V_CMPX_GE_U64">;
 706 defm V_CMPX_T_U64 : VOPCX_64 <0x000000f7, "V_CMPX_T_U64">;
 707
 708 } // End hasSideEffects = 1
 709
 710 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 711
 712 let hasSideEffects = 1 in {
 713 defm V_CMPX_CLASS_F32 : VOPCX_32 <0x00000098, "V_CMPX_CLASS_F32">;
 714 } // End hasSideEffects = 1
 715
 716 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 717
 718 let hasSideEffects = 1 in {
 719 defm V_CMPX_CLASS_F64 : VOPCX_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 720 } // End hasSideEffects = 1
 721
 722 } // End isCompare = 1
 723
 724 //===----------------------------------------------------------------------===//
 725 // DS Instructions
 726 //===----------------------------------------------------------------------===//
 727
 728
 729 def DS_ADD_U32 : DS_1A1D_NORET <0x0, "DS_ADD_U32", VReg_32>;
 730 def DS_SUB_U32 : DS_1A1D_NORET <0x1, "DS_SUB_U32", VReg_32>;
 731 def DS_RSUB_U32 : DS_1A1D_NORET <0x2, "DS_RSUB_U32", VReg_32>;
 732 def DS_INC_U32 : DS_1A1D_NORET <0x3, "DS_INC_U32", VReg_32>;
 733 def DS_DEC_U32 : DS_1A1D_NORET <0x4, "DS_DEC_U32", VReg_32>;
 734 def DS_MIN_I32 : DS_1A1D_NORET <0x5, "DS_MIN_I32", VReg_32>;
 735 def DS_MAX_I32 : DS_1A1D_NORET <0x6, "DS_MAX_I32", VReg_32>;
 736 def DS_MIN_U32 : DS_1A1D_NORET <0x7, "DS_MIN_U32", VReg_32>;
 737 def DS_MAX_U32 : DS_1A1D_NORET <0x8, "DS_MAX_U32", VReg_32>;
 738 def DS_AND_B32 : DS_1A1D_NORET <0x9, "DS_AND_B32", VReg_32>;
 739 def DS_OR_B32 : DS_1A1D_NORET <0xa, "DS_OR_B32", VReg_32>;
 740 def DS_XOR_B32 : DS_1A1D_NORET <0xb, "DS_XOR_B32", VReg_32>;
 741 def DS_MSKOR_B32 : DS_1A1D_NORET <0xc, "DS_MSKOR_B32", VReg_32>;
 742 def DS_CMPST_B32 : DS_1A2D_NORET <0x10, "DS_CMPST_B32", VReg_32>;
 743 def DS_CMPST_F32 : DS_1A2D_NORET <0x11, "DS_CMPST_F32", VReg_32>;
 744 def DS_MIN_F32 : DS_1A1D_NORET <0x12, "DS_MIN_F32", VReg_32>;
 745 def DS_MAX_F32 : DS_1A1D_NORET <0x13, "DS_MAX_F32", VReg_32>;
 746
 747 def DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "DS_ADD_RTN_U32", VReg_32>;
 748 def DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "DS_SUB_RTN_U32", VReg_32>;
 749 def DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "DS_RSUB_RTN_U32", VReg_32>;
 750 def DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "DS_INC_RTN_U32", VReg_32>;
 751 def DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "DS_DEC_RTN_U32", VReg_32>;
 752 def DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "DS_MIN_RTN_I32", VReg_32>;
 753 def DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "DS_MAX_RTN_I32", VReg_32>;
 754 def DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "DS_MIN_RTN_U32", VReg_32>;
 755 def DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "DS_MAX_RTN_U32", VReg_32>;
 756 def DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "DS_AND_RTN_B32", VReg_32>;
 757 def DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "DS_OR_RTN_B32", VReg_32>;
 758 def DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "DS_XOR_RTN_B32", VReg_32>;
 759 def DS_MSKOR_RTN_B32 : DS_1A1D_RET <0x2c, "DS_MSKOR_RTN_B32", VReg_32>;
 760 def DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "DS_WRXCHG_RTN_B32", VReg_32>;
 761 //def DS_WRXCHG2_RTN_B32 : DS_2A0D_RET <0x2e, "DS_WRXCHG2_RTN_B32", VReg_32>;
 762 //def DS_WRXCHG2ST64_RTN_B32 : DS_2A0D_RET <0x2f, "DS_WRXCHG2_RTN_B32", VReg_32>;
 763 def DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "DS_CMPST_RTN_B32", VReg_32>;
 764 def DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "DS_CMPST_RTN_F32", VReg_32>;
 765 def DS_MIN_RTN_F32 : DS_1A1D_RET <0x32, "DS_MIN_RTN_F32", VReg_32>;
 766 def DS_MAX_RTN_F32 : DS_1A1D_RET <0x33, "DS_MAX_RTN_F32", VReg_32>;
 767
 768 let SubtargetPredicate = isCI in {
 769 def DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "DS_WRAP_RTN_F32", VReg_32>;
 770 } // End isCI
 771
 772
 773 def DS_ADD_U64 : DS_1A1D_NORET <0x40, "DS_ADD_U64", VReg_32>;
 774 def DS_SUB_U64 : DS_1A1D_NORET <0x41, "DS_SUB_U64", VReg_32>;
 775 def DS_RSUB_U64 : DS_1A1D_NORET <0x42, "DS_RSUB_U64", VReg_32>;
 776 def DS_INC_U64 : DS_1A1D_NORET <0x43, "DS_INC_U64", VReg_32>;
 777 def DS_DEC_U64 : DS_1A1D_NORET <0x44, "DS_DEC_U64", VReg_32>;
 778 def DS_MIN_I64 : DS_1A1D_NORET <0x45, "DS_MIN_I64", VReg_64>;
 779 def DS_MAX_I64 : DS_1A1D_NORET <0x46, "DS_MAX_I64", VReg_64>;
 780 def DS_MIN_U64 : DS_1A1D_NORET <0x47, "DS_MIN_U64", VReg_64>;
 781 def DS_MAX_U64 : DS_1A1D_NORET <0x48, "DS_MAX_U64", VReg_64>;
 782 def DS_AND_B64 : DS_1A1D_NORET <0x49, "DS_AND_B64", VReg_64>;
 783 def DS_OR_B64 : DS_1A1D_NORET <0x4a, "DS_OR_B64", VReg_64>;
 784 def DS_XOR_B64 : DS_1A1D_NORET <0x4b, "DS_XOR_B64", VReg_64>;
 785 def DS_MSKOR_B64 : DS_1A1D_NORET <0x4c, "DS_MSKOR_B64", VReg_64>;
 786 def DS_CMPST_B64 : DS_1A2D_NORET <0x50, "DS_CMPST_B64", VReg_64>;
 787 def DS_CMPST_F64 : DS_1A2D_NORET <0x51, "DS_CMPST_F64", VReg_64>;
 788 def DS_MIN_F64 : DS_1A1D_NORET <0x52, "DS_MIN_F64", VReg_64>;
 789 def DS_MAX_F64 : DS_1A1D_NORET <0x53, "DS_MAX_F64", VReg_64>;
 790
 791 def DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "DS_ADD_RTN_U64", VReg_64>;
 792 def DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "DS_SUB_RTN_U64", VReg_64>;
 793 def DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "DS_RSUB_RTN_U64", VReg_64>;
 794 def DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "DS_INC_RTN_U64", VReg_64>;
 795 def DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "DS_DEC_RTN_U64", VReg_64>;
 796 def DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "DS_MIN_RTN_I64", VReg_64>;
 797 def DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "DS_MAX_RTN_I64", VReg_64>;
 798 def DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "DS_MIN_RTN_U64", VReg_64>;
 799 def DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "DS_MAX_RTN_U64", VReg_64>;
 800 def DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "DS_AND_RTN_B64", VReg_64>;
 801 def DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "DS_OR_RTN_B64", VReg_64>;
 802 def DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "DS_XOR_RTN_B64", VReg_64>;
 803 def DS_MSKOR_RTN_B64 : DS_1A1D_RET <0x6c, "DS_MSKOR_RTN_B64", VReg_64>;
 804 def DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "DS_WRXCHG_RTN_B64", VReg_64>;
 805 //def DS_WRXCHG2_RTN_B64 : DS_2A0D_RET <0x6e, "DS_WRXCHG2_RTN_B64", VReg_64>;
 806 //def DS_WRXCHG2ST64_RTN_B64 : DS_2A0D_RET <0x6f, "DS_WRXCHG2_RTN_B64", VReg_64>;
 807 def DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "DS_CMPST_RTN_B64", VReg_64>;
 808 def DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "DS_CMPST_RTN_F64", VReg_64>;
 809 def DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "DS_MIN_F64", VReg_64>;
 810 def DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "DS_MAX_F64", VReg_64>;
 811
 812 //let SubtargetPredicate = isCI in {
 813 // DS_CONDXCHG32_RTN_B64
 814 // DS_CONDXCHG32_RTN_B128
 815 //} // End isCI
 816
 817 // TODO: _SRC2_* forms
 818
 819 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 820 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 821 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 822 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 823
 824 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 825 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 826 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 827 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 828 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 829 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 830
 831 // 2 forms.
 832 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 833 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 834
 835 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 836 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 837
 838 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 839 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 840
 841 //===----------------------------------------------------------------------===//
 842 // MUBUF Instructions
 843 //===----------------------------------------------------------------------===//
 844
 845 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 846 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 847 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 848 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 849 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 850 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 851 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 852 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 853 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
 854   0x00000008, "BUFFER_LOAD_UBYTE", VReg_32, i32, az_extloadi8_global
 855 >;
 856 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
 857   0x00000009, "BUFFER_LOAD_SBYTE", VReg_32, i32, sextloadi8_global
 858 >;
 859 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
 860   0x0000000a, "BUFFER_LOAD_USHORT", VReg_32, i32, az_extloadi16_global
 861 >;
 862 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
 863   0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32, i32, sextloadi16_global
 864 >;
 865 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
 866   0x0000000c, "BUFFER_LOAD_DWORD", VReg_32, i32, global_load
 867 >;
 868 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
 869   0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64, v2i32, global_load
 870 >;
 871 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
 872   0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128, v4i32, global_load
 873 >;
 874
 875 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 876   0x00000018, "BUFFER_STORE_BYTE", VReg_32, i32, truncstorei8_global
 877 >;
 878
 879 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 880   0x0000001a, "BUFFER_STORE_SHORT", VReg_32, i32, truncstorei16_global
 881 >;
 882
 883 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 884   0x0000001c, "BUFFER_STORE_DWORD", VReg_32, i32, global_store
 885 >;
 886
 887 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 888   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64, v2i32, global_store
 889 >;
 890
 891 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 892   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128, v4i32, global_store
 893 >;
 894 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 895 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 896 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 897 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 898 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 899 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 900 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 901 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 902 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 903 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 904 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 905 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 906 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 907 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 908 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 909 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 910 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 911 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 912 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 913 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 914 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 915 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 916 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 917 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 918 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 919 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 920 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 921 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 922 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 923 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 924 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 925 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 926 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 927 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 928 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 929 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 930
 931 //===----------------------------------------------------------------------===//
 932 // MTBUF Instructions
 933 //===----------------------------------------------------------------------===//
 934
 935 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 936 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 937 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 938 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 939 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 940 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 941 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 942 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 943
 944 //===----------------------------------------------------------------------===//
 945 // MIMG Instructions
 946 //===----------------------------------------------------------------------===//
 947
 948 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 949 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 950 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 951 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 952 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 953 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 954 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 955 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 956 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 957 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 958 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 959 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 960 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 961 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 962 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 963 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 964 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 965 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 966 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 967 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 968 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 969 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 970 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 971 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 972 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 973 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 974 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 975 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 976 defm IMAGE_SAMPLE           : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 977 defm IMAGE_SAMPLE_CL        : MIMG_Sampler <0x00000021, "IMAGE_SAMPLE_CL">;
 978 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 979 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "IMAGE_SAMPLE_D_CL">;
 980 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 981 defm IMAGE_SAMPLE_B         : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 982 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler <0x00000026, "IMAGE_SAMPLE_B_CL">;
 983 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "IMAGE_SAMPLE_LZ">;
 984 defm IMAGE_SAMPLE_C         : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 985 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler <0x00000029, "IMAGE_SAMPLE_C_CL">;
 986 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 987 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "IMAGE_SAMPLE_C_D_CL">;
 988 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 989 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 990 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler <0x0000002e, "IMAGE_SAMPLE_C_B_CL">;
 991 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "IMAGE_SAMPLE_C_LZ">;
 992 defm IMAGE_SAMPLE_O         : MIMG_Sampler <0x00000030, "IMAGE_SAMPLE_O">;
 993 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler <0x00000031, "IMAGE_SAMPLE_CL_O">;
 994 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "IMAGE_SAMPLE_D_O">;
 995 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "IMAGE_SAMPLE_D_CL_O">;
 996 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "IMAGE_SAMPLE_L_O">;
 997 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler <0x00000035, "IMAGE_SAMPLE_B_O">;
 998 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler <0x00000036, "IMAGE_SAMPLE_B_CL_O">;
 999 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "IMAGE_SAMPLE_LZ_O">;
1000 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler <0x00000038, "IMAGE_SAMPLE_C_O">;
1001 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler <0x00000039, "IMAGE_SAMPLE_C_CL_O">;
1002 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "IMAGE_SAMPLE_C_D_O">;
1003 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "IMAGE_SAMPLE_C_D_CL_O">;
1004 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "IMAGE_SAMPLE_C_L_O">;
1005 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler <0x0000003d, "IMAGE_SAMPLE_C_B_O">;
1006 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler <0x0000003e, "IMAGE_SAMPLE_C_B_CL_O">;
1007 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "IMAGE_SAMPLE_C_LZ_O">;
1008 defm IMAGE_GATHER4          : MIMG_Gather <0x00000040, "IMAGE_GATHER4">;
1009 defm IMAGE_GATHER4_CL       : MIMG_Gather <0x00000041, "IMAGE_GATHER4_CL">;
1010 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "IMAGE_GATHER4_L">;
1011 defm IMAGE_GATHER4_B        : MIMG_Gather <0x00000045, "IMAGE_GATHER4_B">;
1012 defm IMAGE_GATHER4_B_CL     : MIMG_Gather <0x00000046, "IMAGE_GATHER4_B_CL">;
1013 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "IMAGE_GATHER4_LZ">;
1014 defm IMAGE_GATHER4_C        : MIMG_Gather <0x00000048, "IMAGE_GATHER4_C">;
1015 defm IMAGE_GATHER4_C_CL     : MIMG_Gather <0x00000049, "IMAGE_GATHER4_C_CL">;
1016 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "IMAGE_GATHER4_C_L">;
1017 defm IMAGE_GATHER4_C_B      : MIMG_Gather <0x0000004d, "IMAGE_GATHER4_C_B">;
1018 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather <0x0000004e, "IMAGE_GATHER4_C_B_CL">;
1019 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "IMAGE_GATHER4_C_LZ">;
1020 defm IMAGE_GATHER4_O        : MIMG_Gather <0x00000050, "IMAGE_GATHER4_O">;
1021 defm IMAGE_GATHER4_CL_O     : MIMG_Gather <0x00000051, "IMAGE_GATHER4_CL_O">;
1022 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "IMAGE_GATHER4_L_O">;
1023 defm IMAGE_GATHER4_B_O      : MIMG_Gather <0x00000055, "IMAGE_GATHER4_B_O">;
1024 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "IMAGE_GATHER4_B_CL_O">;
1025 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "IMAGE_GATHER4_LZ_O">;
1026 defm IMAGE_GATHER4_C_O      : MIMG_Gather <0x00000058, "IMAGE_GATHER4_C_O">;
1027 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather <0x00000059, "IMAGE_GATHER4_C_CL_O">;
1028 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "IMAGE_GATHER4_C_L_O">;
1029 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather <0x0000005d, "IMAGE_GATHER4_C_B_O">;
1030 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather <0x0000005e, "IMAGE_GATHER4_C_B_CL_O">;
1031 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "IMAGE_GATHER4_C_LZ_O">;
1032 defm IMAGE_GET_LOD          : MIMG_Sampler <0x00000060, "IMAGE_GET_LOD">;
1033 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "IMAGE_SAMPLE_CD">;
1034 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "IMAGE_SAMPLE_CD_CL">;
1035 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "IMAGE_SAMPLE_C_CD">;
1036 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "IMAGE_SAMPLE_C_CD_CL">;
1037 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "IMAGE_SAMPLE_CD_O">;
1038 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "IMAGE_SAMPLE_CD_CL_O">;
1039 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "IMAGE_SAMPLE_C_CD_O">;
1040 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "IMAGE_SAMPLE_C_CD_CL_O">;
1041 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
1042 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
1043
1044 //===----------------------------------------------------------------------===//
1045 // VOP1 Instructions
1046 //===----------------------------------------------------------------------===//
1047
1048 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
1049
1050 let neverHasSideEffects = 1, isMoveImm = 1 in {
1051 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
1052 } // End neverHasSideEffects = 1, isMoveImm = 1
1053
1054 let Uses = [EXEC] in {
1055
1056 def V_READFIRSTLANE_B32 : VOP1 <
1057   0x00000002,
1058   (outs SReg_32:$vdst),
1059   (ins VReg_32:$src0),
1060   "V_READFIRSTLANE_B32 $vdst, $src0",
1061   []
1062 >;
1063
1064 }
1065
1066 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
1067   [(set i32:$dst, (fp_to_sint f64:$src0))]
1068 >;
1069 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
1070   [(set f64:$dst, (sint_to_fp i32:$src0))]
1071 >;
1072 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
1073   [(set f32:$dst, (sint_to_fp i32:$src0))]
1074 >;
1075 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
1076   [(set f32:$dst, (uint_to_fp i32:$src0))]
1077 >;
1078 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
1079   [(set i32:$dst, (fp_to_uint f32:$src0))]
1080 >;
1081 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
1082   [(set i32:$dst, (fp_to_sint f32:$src0))]
1083 >;
1084 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
1085 defm V_CVT_F16_F32 : VOP1_32 <0x0000000a, "V_CVT_F16_F32",
1086   [(set i32:$dst, (fp_to_f16 f32:$src0))]
1087 >;
1088 defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16",
1089   [(set f32:$dst, (f16_to_fp i32:$src0))]
1090 >;
1091 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
1092 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
1093 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
1094 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
1095   [(set f32:$dst, (fround f64:$src0))]
1096 >;
1097 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
1098   [(set f64:$dst, (fextend f32:$src0))]
1099 >;
1100 defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0",
1101   [(set f32:$dst, (AMDGPUcvt_f32_ubyte0 i32:$src0))]
1102 >;
1103 defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1",
1104   [(set f32:$dst, (AMDGPUcvt_f32_ubyte1 i32:$src0))]
1105 >;
1106 defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2",
1107   [(set f32:$dst, (AMDGPUcvt_f32_ubyte2 i32:$src0))]
1108 >;
1109 defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3",
1110   [(set f32:$dst, (AMDGPUcvt_f32_ubyte3 i32:$src0))]
1111 >;
1112 defm V_CVT_U32_F64 : VOP1_32_64 <0x00000015, "V_CVT_U32_F64",
1113   [(set i32:$dst, (fp_to_uint f64:$src0))]
1114 >;
1115 defm V_CVT_F64_U32 : VOP1_64_32 <0x00000016, "V_CVT_F64_U32",
1116   [(set f64:$dst, (uint_to_fp i32:$src0))]
1117 >;
1118
1119 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
1120   [(set f32:$dst, (AMDGPUfract f32:$src0))]
1121 >;
1122 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
1123   [(set f32:$dst, (ftrunc f32:$src0))]
1124 >;
1125 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
1126   [(set f32:$dst, (fceil f32:$src0))]
1127 >;
1128 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
1129   [(set f32:$dst, (frint f32:$src0))]
1130 >;
1131 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
1132   [(set f32:$dst, (ffloor f32:$src0))]
1133 >;
1134 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
1135   [(set f32:$dst, (fexp2 f32:$src0))]
1136 >;
1137 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
1138 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
1139   [(set f32:$dst, (flog2 f32:$src0))]
1140 >;
1141
1142 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
1143 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
1144 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
1145   [(set f32:$dst, (AMDGPUrcp f32:$src0))]
1146 >;
1147 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
1148 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32",
1149   [(set f32:$dst, (AMDGPUrsq_clamped f32:$src0))]
1150 >;
1151 defm V_RSQ_LEGACY_F32 : VOP1_32 <
1152   0x0000002d, "V_RSQ_LEGACY_F32",
1153   [(set f32:$dst, (AMDGPUrsq_legacy f32:$src0))]
1154 >;
1155 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32",
1156   [(set f32:$dst, (AMDGPUrsq f32:$src0))]
1157 >;
1158 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
1159   [(set f64:$dst, (AMDGPUrcp f64:$src0))]
1160 >;
1161 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
1162 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64",
1163   [(set f64:$dst, (AMDGPUrsq f64:$src0))]
1164 >;
1165 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64",
1166   [(set f64:$dst, (AMDGPUrsq_clamped f64:$src0))]
1167 >;
1168 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
1169   [(set f32:$dst, (fsqrt f32:$src0))]
1170 >;
1171 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
1172   [(set f64:$dst, (fsqrt f64:$src0))]
1173 >;
1174 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32",
1175   [(set f32:$dst, (AMDGPUsin f32:$src0))]
1176 >;
1177 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32",
1178   [(set f32:$dst, (AMDGPUcos f32:$src0))]
1179 >;
1180 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
1181 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
1182 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
1183 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
1184 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
1185 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
1186 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
1187 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
1188 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
1189 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
1190 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1191 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
1192 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
1193 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
1194
1195
1196 //===----------------------------------------------------------------------===//
1197 // VINTRP Instructions
1198 //===----------------------------------------------------------------------===//
1199
1200 def V_INTERP_P1_F32 : VINTRP <
1201   0x00000000,
1202   (outs VReg_32:$dst),
1203   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1204   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1205   []> {
1206   let DisableEncoding = "$m0";
1207 }
1208
1209 def V_INTERP_P2_F32 : VINTRP <
1210   0x00000001,
1211   (outs VReg_32:$dst),
1212   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1213   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1214   []> {
1215
1216   let Constraints = "$src0 = $dst";
1217   let DisableEncoding = "$src0,$m0";
1218
1219 }
1220
1221 def V_INTERP_MOV_F32 : VINTRP <
1222   0x00000002,
1223   (outs VReg_32:$dst),
1224   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1225   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1226   []> {
1227   let DisableEncoding = "$m0";
1228 }
1229
1230 //===----------------------------------------------------------------------===//
1231 // VOP2 Instructions
1232 //===----------------------------------------------------------------------===//
1233
1234 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1235   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1236   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1237   []
1238 >{
1239   let DisableEncoding = "$vcc";
1240 }
1241
1242 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1243   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
1244    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
1245   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
1246   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1247 > {
1248   let src0_modifiers = 0;
1249   let src1_modifiers = 0;
1250   let src2_modifiers = 0;
1251 }
1252
1253 def V_READLANE_B32 : VOP2 <
1254   0x00000001,
1255   (outs SReg_32:$vdst),
1256   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1257   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1258   []
1259 >;
1260
1261 def V_WRITELANE_B32 : VOP2 <
1262   0x00000002,
1263   (outs VReg_32:$vdst),
1264   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1265   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1266   []
1267 >;
1268
1269 let isCommutable = 1 in {
1270 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
1271   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
1272 >;
1273
1274 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
1275   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
1276 >;
1277 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
1278 } // End isCommutable = 1
1279
1280 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
1281
1282 let isCommutable = 1 in {
1283
1284 defm V_MUL_LEGACY_F32 : VOP2_32 <
1285   0x00000007, "V_MUL_LEGACY_F32",
1286   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
1287 >;
1288
1289 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
1290   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
1291 >;
1292
1293
1294 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
1295   [(set i32:$dst, (AMDGPUmul_i24 i32:$src0, i32:$src1))]
1296 >;
1297 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1298 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
1299   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))]
1300 >;
1301 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1302
1303
1304 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
1305   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
1306 >;
1307
1308 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
1309   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
1310 >;
1311
1312 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
1313 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
1314 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
1315   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]>;
1316 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
1317   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]>;
1318 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
1319   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]>;
1320 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
1321   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]>;
1322
1323 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
1324   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1325 >;
1326
1327 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
1328
1329 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
1330   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1331 >;
1332 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
1333
1334 let hasPostISelHook = 1 in {
1335
1336 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
1337   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1338 >;
1339
1340 }
1341 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
1342
1343 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
1344   [(set i32:$dst, (and i32:$src0, i32:$src1))]>;
1345 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
1346   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1347 >;
1348 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
1349   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1350 >;
1351
1352 } // End isCommutable = 1
1353
1354 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32",
1355   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
1356 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1357 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1358 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1359 defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1360 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1361 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1362
1363 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1364 // No patterns so that the scalar instructions are always selected.
1365 // The scalar versions will be replaced with vector when needed later.
1366 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
1367   [(set i32:$dst, (add i32:$src0, i32:$src1))], VSrc_32>;
1368 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
1369   [(set i32:$dst, (sub i32:$src0, i32:$src1))], VSrc_32>;
1370 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1371                               "V_SUB_I32">;
1372
1373 let Uses = [VCC] in { // Carry-in comes from VCC
1374 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32",
1375   [(set i32:$dst, (adde i32:$src0, i32:$src1))], VReg_32>;
1376 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32",
1377   [(set i32:$dst, (sube i32:$src0, i32:$src1))], VReg_32>;
1378 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1379                                "V_SUBB_U32">;
1380 } // End Uses = [VCC]
1381 } // End isCommutable = 1, Defs = [VCC]
1382
1383 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1384 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1385 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1386 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1387 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1388  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1389 >;
1390 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1391 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1392
1393 //===----------------------------------------------------------------------===//
1394 // VOP3 Instructions
1395 //===----------------------------------------------------------------------===//
1396
1397 let neverHasSideEffects = 1 in {
1398
1399 defm V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1400 defm V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32",
1401   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
1402 >;
1403 defm V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1404   [(set i32:$dst, (AMDGPUmad_i24 i32:$src0, i32:$src1, i32:$src2))]
1405 >;
1406 defm V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1407   [(set i32:$dst, (AMDGPUmad_u24 i32:$src0, i32:$src1, i32:$src2))]
1408 >;
1409
1410 } // End neverHasSideEffects
1411
1412 defm V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1413 defm V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1414 defm V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1415 defm V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1416
1417 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1418 defm V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1419   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1420 defm V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1421   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1422 }
1423
1424 defm V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32",
1425   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))]>;
1426 defm V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1427   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1428 >;
1429 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1430   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1431 >;
1432 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1433 defm V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1434
1435 defm V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1436 defm V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1437 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1438 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1439 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1440 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1441 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1442 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1443 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1444 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1445 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1446 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1447 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1448 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1449 defm V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1450 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1451 defm V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32",
1452   [(set f32:$dst, (AMDGPUdiv_fixup f32:$src0, f32:$src1, f32:$src2))]
1453 >;
1454 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64",
1455   [(set f64:$dst, (AMDGPUdiv_fixup f64:$src0, f64:$src1, f64:$src2))]
1456 >;
1457
1458 def V_LSHL_B64 : VOP3_64_32 <0x00000161, "V_LSHL_B64",
1459   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1460 >;
1461 def V_LSHR_B64 : VOP3_64_32 <0x00000162, "V_LSHR_B64",
1462   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1463 >;
1464 def V_ASHR_I64 : VOP3_64_32 <0x00000163, "V_ASHR_I64",
1465   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1466 >;
1467
1468 let isCommutable = 1 in {
1469
1470 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1471 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1472 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1473 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1474
1475 } // isCommutable = 1
1476
1477 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1478
1479 let isCommutable = 1 in {
1480
1481 defm V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1482 defm V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1483 defm V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1484 defm V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1485
1486 } // isCommutable = 1
1487
1488 def V_DIV_SCALE_F32 : VOP3b_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1489
1490 // Double precision division pre-scale.
1491 def V_DIV_SCALE_F64 : VOP3b_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1492
1493 defm V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32",
1494   [(set f32:$dst, (AMDGPUdiv_fmas f32:$src0, f32:$src1, f32:$src2))]
1495 >;
1496 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64",
1497   [(set f64:$dst, (AMDGPUdiv_fmas f64:$src0, f64:$src1, f64:$src2))]
1498 >;
1499 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1500 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1501 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1502 def V_TRIG_PREOP_F64 : VOP3_64_32 <0x00000174, "V_TRIG_PREOP_F64",
1503   [(set f64:$dst, (AMDGPUtrig_preop f64:$src0, i32:$src1))]
1504 >;
1505
1506 //===----------------------------------------------------------------------===//
1507 // Pseudo Instructions
1508 //===----------------------------------------------------------------------===//
1509
1510 let isCodeGenOnly = 1, isPseudo = 1 in {
1511
1512 def V_MOV_I1 : InstSI <
1513   (outs VReg_1:$dst),
1514   (ins i1imm:$src),
1515   "", [(set i1:$dst, (imm:$src))]
1516 >;
1517
1518 def V_AND_I1 : InstSI <
1519    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1520    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1521 >;
1522
1523 def V_OR_I1 : InstSI <
1524    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1525    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1526 >;
1527
1528 def V_XOR_I1 : InstSI <
1529   (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1530   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1531 >;
1532
1533 // SI pseudo instructions. These are used by the CFG structurizer pass
1534 // and should be lowered to ISA instructions prior to codegen.
1535
1536 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1537     Uses = [EXEC], Defs = [EXEC] in {
1538
1539 let isBranch = 1, isTerminator = 1 in {
1540
1541 def SI_IF: InstSI <
1542   (outs SReg_64:$dst),
1543   (ins SReg_64:$vcc, brtarget:$target),
1544   "",
1545   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1546 >;
1547
1548 def SI_ELSE : InstSI <
1549   (outs SReg_64:$dst),
1550   (ins SReg_64:$src, brtarget:$target),
1551   "",
1552   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1553 > {
1554   let Constraints = "$src = $dst";
1555 }
1556
1557 def SI_LOOP : InstSI <
1558   (outs),
1559   (ins SReg_64:$saved, brtarget:$target),
1560   "SI_LOOP $saved, $target",
1561   [(int_SI_loop i64:$saved, bb:$target)]
1562 >;
1563
1564 } // end isBranch = 1, isTerminator = 1
1565
1566 def SI_BREAK : InstSI <
1567   (outs SReg_64:$dst),
1568   (ins SReg_64:$src),
1569   "SI_ELSE $dst, $src",
1570   [(set i64:$dst, (int_SI_break i64:$src))]
1571 >;
1572
1573 def SI_IF_BREAK : InstSI <
1574   (outs SReg_64:$dst),
1575   (ins SReg_64:$vcc, SReg_64:$src),
1576   "SI_IF_BREAK $dst, $vcc, $src",
1577   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1578 >;
1579
1580 def SI_ELSE_BREAK : InstSI <
1581   (outs SReg_64:$dst),
1582   (ins SReg_64:$src0, SReg_64:$src1),
1583   "SI_ELSE_BREAK $dst, $src0, $src1",
1584   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1585 >;
1586
1587 def SI_END_CF : InstSI <
1588   (outs),
1589   (ins SReg_64:$saved),
1590   "SI_END_CF $saved",
1591   [(int_SI_end_cf i64:$saved)]
1592 >;
1593
1594 def SI_KILL : InstSI <
1595   (outs),
1596   (ins VSrc_32:$src),
1597   "SI_KILL $src",
1598   [(int_AMDGPU_kill f32:$src)]
1599 >;
1600
1601 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1602   // Uses = [EXEC], Defs = [EXEC]
1603
1604 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1605
1606 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1607
1608 let UseNamedOperandTable = 1 in {
1609
1610 def SI_RegisterLoad : InstSI <
1611   (outs VReg_32:$dst, SReg_64:$temp),
1612   (ins FRAMEri32:$addr, i32imm:$chan),
1613   "", []
1614 > {
1615   let isRegisterLoad = 1;
1616   let mayLoad = 1;
1617 }
1618
1619 class SIRegStore<dag outs> : InstSI <
1620   outs,
1621   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1622   "", []
1623 > {
1624   let isRegisterStore = 1;
1625   let mayStore = 1;
1626 }
1627
1628 let usesCustomInserter = 1 in {
1629 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1630 } // End usesCustomInserter = 1
1631 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1632
1633
1634 } // End UseNamedOperandTable = 1
1635
1636 def SI_INDIRECT_SRC : InstSI <
1637   (outs VReg_32:$dst, SReg_64:$temp),
1638   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1639   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1640   []
1641 >;
1642
1643 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1644   (outs rc:$dst, SReg_64:$temp),
1645   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1646   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1647   []
1648 > {
1649   let Constraints = "$src = $dst";
1650 }
1651
1652 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1653 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1654 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1655 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1656 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1657
1658 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1659
1660 let usesCustomInserter = 1 in {
1661
1662 // This pseudo instruction takes a pointer as input and outputs a resource
1663 // constant that can be used with the ADDR64 MUBUF instructions.
1664 def SI_ADDR64_RSRC : InstSI <
1665   (outs SReg_128:$srsrc),
1666   (ins SSrc_64:$ptr),
1667   "", []
1668 >;
1669
1670 def V_SUB_F64 : InstSI <
1671   (outs VReg_64:$dst),
1672   (ins VReg_64:$src0, VReg_64:$src1),
1673   "V_SUB_F64 $dst, $src0, $src1",
1674   [(set f64:$dst, (fsub f64:$src0, f64:$src1))]
1675 >;
1676
1677 } // end usesCustomInserter
1678
1679 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1680
1681   def _SAVE : InstSI <
1682     (outs VReg_32:$dst),
1683     (ins sgpr_class:$src, i32imm:$frame_idx),
1684     "", []
1685   >;
1686
1687   def _RESTORE : InstSI <
1688     (outs sgpr_class:$dst),
1689     (ins VReg_32:$src, i32imm:$frame_idx),
1690     "", []
1691   >;
1692
1693 }
1694
1695 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
1696 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1697 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1698 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1699 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1700
1701 let Defs = [SCC] in {
1702
1703 def SI_CONSTDATA_PTR : InstSI <
1704   (outs SReg_64:$dst),
1705   (ins),
1706   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
1707 >;
1708
1709 } // End Defs = [SCC]
1710
1711 } // end IsCodeGenOnly, isPseudo
1712
1713 } // end SubtargetPredicate = SI
1714
1715 let Predicates = [isSI] in {
1716
1717 def : Pat<
1718   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1719   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1720 >;
1721
1722 def : Pat <
1723   (int_AMDGPU_kilp),
1724   (SI_KILL 0xbf800000)
1725 >;
1726
1727 /* int_SI_vs_load_input */
1728 def : Pat<
1729   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
1730   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1731 >;
1732
1733 /* int_SI_export */
1734 def : Pat <
1735   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1736                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1737   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1738        $src0, $src1, $src2, $src3)
1739 >;
1740
1741 //===----------------------------------------------------------------------===//
1742 // SMRD Patterns
1743 //===----------------------------------------------------------------------===//
1744
1745 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1746
1747   // 1. Offset as 8bit DWORD immediate
1748   def : Pat <
1749     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1750     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1751   >;
1752
1753   // 2. Offset loaded in an 32bit SGPR
1754   def : Pat <
1755     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1756     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1757   >;
1758
1759   // 3. No offset at all
1760   def : Pat <
1761     (constant_load i64:$sbase),
1762     (vt (Instr_IMM $sbase, 0))
1763   >;
1764 }
1765
1766 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1767 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1768 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1769 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1770 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1771 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1772 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1773
1774 // 1. Offset as 8bit DWORD immediate
1775 def : Pat <
1776   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1777   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1778 >;
1779
1780 // 2. Offset loaded in an 32bit SGPR
1781 def : Pat <
1782   (SIload_constant v4i32:$sbase, imm:$offset),
1783   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1784 >;
1785
1786 } // Predicates = [isSI] in {
1787
1788 //===----------------------------------------------------------------------===//
1789 // SOP1 Patterns
1790 //===----------------------------------------------------------------------===//
1791
1792 let Predicates = [isSI, isCFDepth0] in {
1793
1794 def : Pat <
1795   (i64 (ctpop i64:$src)),
1796   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1797     (S_BCNT1_I32_B64 $src), sub0),
1798     (S_MOV_B32 0), sub1)
1799 >;
1800
1801 //===----------------------------------------------------------------------===//
1802 // SOP2 Patterns
1803 //===----------------------------------------------------------------------===//
1804
1805 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
1806 // case, the sgpr-copies pass will fix this to use the vector version.
1807 def : Pat <
1808   (i32 (addc i32:$src0, i32:$src1)),
1809   (S_ADD_I32 $src0, $src1)
1810 >;
1811
1812 } // Predicates = [isSI, isCFDepth0]
1813
1814 let  Predicates = [isSI] in {
1815
1816 //===----------------------------------------------------------------------===//
1817 // SOPP Patterns
1818 //===----------------------------------------------------------------------===//
1819
1820 def : Pat <
1821   (int_AMDGPU_barrier_global),
1822   (S_BARRIER)
1823 >;
1824
1825 //===----------------------------------------------------------------------===//
1826 // VOP1 Patterns
1827 //===----------------------------------------------------------------------===//
1828
1829 let Predicates = [UnsafeFPMath] in {
1830 def : RcpPat<V_RCP_F64_e32, f64>;
1831 defm : RsqPat<V_RSQ_F64_e32, f64>;
1832 defm : RsqPat<V_RSQ_F32_e32, f32>;
1833 }
1834
1835 //===----------------------------------------------------------------------===//
1836 // VOP2 Patterns
1837 //===----------------------------------------------------------------------===//
1838
1839 class BinOp64Pat <SDNode node, Instruction inst> : Pat <
1840   (node i64:$src0, i64:$src1),
1841   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1842     (inst  (EXTRACT_SUBREG i64:$src0, sub0),
1843                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1844     (inst (EXTRACT_SUBREG i64:$src0, sub1),
1845                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1846 >;
1847
1848 def : BinOp64Pat <or, V_OR_B32_e32>;
1849 def : BinOp64Pat <xor, V_XOR_B32_e32>;
1850
1851 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
1852   (sext_inreg i32:$src0, vt),
1853   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
1854 >;
1855
1856 def : SextInReg <i8, 24>;
1857 def : SextInReg <i16, 16>;
1858
1859 def : Pat <
1860   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
1861   (V_BCNT_U32_B32_e32 $popcnt, $val)
1862 >;
1863
1864 def : Pat <
1865    (i32 (ctpop i32:$popcnt)),
1866    (V_BCNT_U32_B32_e64 $popcnt, 0, 0, 0)
1867 >;
1868
1869 def : Pat <
1870   (i64 (ctpop i64:$src)),
1871   (INSERT_SUBREG
1872     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1873       (V_BCNT_U32_B32_e32 (EXTRACT_SUBREG $src, sub1),
1874         (V_BCNT_U32_B32_e64 (EXTRACT_SUBREG $src, sub0), 0, 0, 0)),
1875       sub0),
1876     (V_MOV_B32_e32 0), sub1)
1877 >;
1878
1879 def : Pat <
1880   (addc i32:$src0, i32:$src1),
1881   (V_ADD_I32_e32 $src0, $src1)
1882 >;
1883
1884 /********** ======================= **********/
1885 /********** Image sampling patterns **********/
1886 /********** ======================= **********/
1887
1888 // Image + sampler
1889 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
1890   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
1891         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
1892   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
1893           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
1894           $addr, $rsrc, $sampler)
1895 >;
1896
1897 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
1898   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
1899   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
1900   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
1901   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
1902   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
1903 }
1904
1905 // Image only
1906 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
1907   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
1908         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
1909   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
1910           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
1911           $addr, $rsrc)
1912 >;
1913
1914 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
1915   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
1916   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
1917   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
1918 }
1919
1920 // Basic sample
1921 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
1922 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
1923 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
1924 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
1925 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
1926 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
1927 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
1928 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
1929 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
1930 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
1931
1932 // Sample with comparison
1933 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
1934 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
1935 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
1936 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
1937 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
1938 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
1939 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
1940 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
1941 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
1942 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
1943
1944 // Sample with offsets
1945 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
1946 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
1947 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
1948 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
1949 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
1950 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
1951 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
1952 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
1953 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
1954 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
1955
1956 // Sample with comparison and offsets
1957 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
1958 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
1959 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
1960 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
1961 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
1962 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
1963 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
1964 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
1965 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
1966 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
1967
1968 // Gather opcodes
1969 // Only the variants which make sense are defined.
1970 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
1971 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
1972 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
1973 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
1974 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
1975 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
1976 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
1977 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
1978 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
1979
1980 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
1981 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
1982 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
1983 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
1984 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
1985 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
1986 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
1987 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
1988 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
1989
1990 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
1991 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
1992 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
1993 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
1994 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
1995 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
1996 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
1997 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
1998 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
1999
2000 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2001 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2002 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2003 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2004 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2005 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2006 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2007 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2008
2009 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2010 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2011 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2012
2013 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2014 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2015 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2016
2017 /* SIsample for simple 1D texture lookup */
2018 def : Pat <
2019   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2020   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2021 >;
2022
2023 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2024     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2025     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2026 >;
2027
2028 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2029     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2030     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2031 >;
2032
2033 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2034     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2035     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2036 >;
2037
2038 class SampleShadowPattern<SDNode name, MIMG opcode,
2039                           ValueType vt> : Pat <
2040     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2041     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2042 >;
2043
2044 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2045                                ValueType vt> : Pat <
2046     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2047     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2048 >;
2049
2050 /* SIsample* for texture lookups consuming more address parameters */
2051 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2052                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2053 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2054   def : SamplePattern <SIsample, sample, addr_type>;
2055   def : SampleRectPattern <SIsample, sample, addr_type>;
2056   def : SampleArrayPattern <SIsample, sample, addr_type>;
2057   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2058   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2059
2060   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2061   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2062   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2063   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2064
2065   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2066   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2067   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2068   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2069
2070   def : SamplePattern <SIsampled, sample_d, addr_type>;
2071   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2072   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2073   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2074 }
2075
2076 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2077                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2078                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2079                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2080                       v2i32>;
2081 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2082                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2083                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2084                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2085                       v4i32>;
2086 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2087                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2088                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2089                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2090                       v8i32>;
2091 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2092                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2093                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2094                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2095                       v16i32>;
2096
2097 /* int_SI_imageload for texture fetches consuming varying address parameters */
2098 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2099     (name addr_type:$addr, v32i8:$rsrc, imm),
2100     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2101 >;
2102
2103 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2104     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2105     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2106 >;
2107
2108 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2109     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2110     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2111 >;
2112
2113 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2114     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2115     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2116 >;
2117
2118 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2119   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2120   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2121 }
2122
2123 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2124   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2125   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2126 }
2127
2128 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2129 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2130
2131 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2132 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2133
2134 /* Image resource information */
2135 def : Pat <
2136   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2137   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2138 >;
2139
2140 def : Pat <
2141   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2142   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2143 >;
2144
2145 def : Pat <
2146   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2147   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2148 >;
2149
2150 /********** ============================================ **********/
2151 /********** Extraction, Insertion, Building and Casting  **********/
2152 /********** ============================================ **********/
2153
2154 foreach Index = 0-2 in {
2155   def Extract_Element_v2i32_#Index : Extract_Element <
2156     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2157   >;
2158   def Insert_Element_v2i32_#Index : Insert_Element <
2159     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2160   >;
2161
2162   def Extract_Element_v2f32_#Index : Extract_Element <
2163     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2164   >;
2165   def Insert_Element_v2f32_#Index : Insert_Element <
2166     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2167   >;
2168 }
2169
2170 foreach Index = 0-3 in {
2171   def Extract_Element_v4i32_#Index : Extract_Element <
2172     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2173   >;
2174   def Insert_Element_v4i32_#Index : Insert_Element <
2175     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2176   >;
2177
2178   def Extract_Element_v4f32_#Index : Extract_Element <
2179     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2180   >;
2181   def Insert_Element_v4f32_#Index : Insert_Element <
2182     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2183   >;
2184 }
2185
2186 foreach Index = 0-7 in {
2187   def Extract_Element_v8i32_#Index : Extract_Element <
2188     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2189   >;
2190   def Insert_Element_v8i32_#Index : Insert_Element <
2191     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2192   >;
2193
2194   def Extract_Element_v8f32_#Index : Extract_Element <
2195     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2196   >;
2197   def Insert_Element_v8f32_#Index : Insert_Element <
2198     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2199   >;
2200 }
2201
2202 foreach Index = 0-15 in {
2203   def Extract_Element_v16i32_#Index : Extract_Element <
2204     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2205   >;
2206   def Insert_Element_v16i32_#Index : Insert_Element <
2207     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2208   >;
2209
2210   def Extract_Element_v16f32_#Index : Extract_Element <
2211     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2212   >;
2213   def Insert_Element_v16f32_#Index : Insert_Element <
2214     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2215   >;
2216 }
2217
2218 def : BitConvert <i32, f32, SReg_32>;
2219 def : BitConvert <i32, f32, VReg_32>;
2220
2221 def : BitConvert <f32, i32, SReg_32>;
2222 def : BitConvert <f32, i32, VReg_32>;
2223
2224 def : BitConvert <i64, f64, VReg_64>;
2225
2226 def : BitConvert <f64, i64, VReg_64>;
2227
2228 def : BitConvert <v2f32, v2i32, VReg_64>;
2229 def : BitConvert <v2i32, v2f32, VReg_64>;
2230 def : BitConvert <v2i32, i64, VReg_64>;
2231 def : BitConvert <i64, v2i32, VReg_64>;
2232 def : BitConvert <v2f32, i64, VReg_64>;
2233 def : BitConvert <i64, v2f32, VReg_64>;
2234 def : BitConvert <v2i32, f64, VReg_64>;
2235 def : BitConvert <f64, v2i32, VReg_64>;
2236 def : BitConvert <v4f32, v4i32, VReg_128>;
2237 def : BitConvert <v4i32, v4f32, VReg_128>;
2238
2239 def : BitConvert <v8f32, v8i32, SReg_256>;
2240 def : BitConvert <v8i32, v8f32, SReg_256>;
2241 def : BitConvert <v8i32, v32i8, SReg_256>;
2242 def : BitConvert <v32i8, v8i32, SReg_256>;
2243 def : BitConvert <v8i32, v32i8, VReg_256>;
2244 def : BitConvert <v8i32, v8f32, VReg_256>;
2245 def : BitConvert <v8f32, v8i32, VReg_256>;
2246 def : BitConvert <v32i8, v8i32, VReg_256>;
2247
2248 def : BitConvert <v16i32, v16f32, VReg_512>;
2249 def : BitConvert <v16f32, v16i32, VReg_512>;
2250
2251 /********** =================== **********/
2252 /********** Src & Dst modifiers **********/
2253 /********** =================== **********/
2254
2255 def FCLAMP_SI : AMDGPUShaderInst <
2256   (outs VReg_32:$dst),
2257   (ins VSrc_32:$src0),
2258   "FCLAMP_SI $dst, $src0",
2259   []
2260 > {
2261   let usesCustomInserter = 1;
2262 }
2263
2264 def : Pat <
2265   (AMDGPUclamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
2266   (FCLAMP_SI f32:$src)
2267 >;
2268
2269 /********** ================================ **********/
2270 /********** Floating point absolute/negative **********/
2271 /********** ================================ **********/
2272
2273 // Manipulate the sign bit directly, as e.g. using the source negation modifier
2274 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
2275 // breaking the piglit *s-floatBitsToInt-neg* tests
2276
2277 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
2278 // removing these patterns
2279
2280 def : Pat <
2281   (fneg (fabs f32:$src)),
2282   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2283 >;
2284
2285 def FABS_SI : AMDGPUShaderInst <
2286   (outs VReg_32:$dst),
2287   (ins VSrc_32:$src0),
2288   "FABS_SI $dst, $src0",
2289   []
2290 > {
2291   let usesCustomInserter = 1;
2292 }
2293
2294 def : Pat <
2295   (fabs f32:$src),
2296   (FABS_SI f32:$src)
2297 >;
2298
2299 def FNEG_SI : AMDGPUShaderInst <
2300   (outs VReg_32:$dst),
2301   (ins VSrc_32:$src0),
2302   "FNEG_SI $dst, $src0",
2303   []
2304 > {
2305   let usesCustomInserter = 1;
2306 }
2307
2308 def : Pat <
2309   (fneg f32:$src),
2310   (FNEG_SI f32:$src)
2311 >;
2312
2313 /********** ================== **********/
2314 /********** Immediate Patterns **********/
2315 /********** ================== **********/
2316
2317 def : Pat <
2318   (SGPRImm<(i32 imm)>:$imm),
2319   (S_MOV_B32 imm:$imm)
2320 >;
2321
2322 def : Pat <
2323   (SGPRImm<(f32 fpimm)>:$imm),
2324   (S_MOV_B32 fpimm:$imm)
2325 >;
2326
2327 def : Pat <
2328   (i32 imm:$imm),
2329   (V_MOV_B32_e32 imm:$imm)
2330 >;
2331
2332 def : Pat <
2333   (f32 fpimm:$imm),
2334   (V_MOV_B32_e32 fpimm:$imm)
2335 >;
2336
2337 def : Pat <
2338   (i64 InlineImm<i64>:$imm),
2339   (S_MOV_B64 InlineImm<i64>:$imm)
2340 >;
2341
2342 /********** ===================== **********/
2343 /********** Interpolation Paterns **********/
2344 /********** ===================== **********/
2345
2346 def : Pat <
2347   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2348   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
2349 >;
2350
2351 def : Pat <
2352   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
2353   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2354                                     imm:$attr_chan, imm:$attr, i32:$params),
2355                    (EXTRACT_SUBREG $ij, sub1),
2356                    imm:$attr_chan, imm:$attr, $params)
2357 >;
2358
2359 /********** ================== **********/
2360 /********** Intrinsic Patterns **********/
2361 /********** ================== **********/
2362
2363 /* llvm.AMDGPU.pow */
2364 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2365
2366 def : Pat <
2367   (int_AMDGPU_div f32:$src0, f32:$src1),
2368   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2369 >;
2370
2371 def : Pat<
2372   (fdiv f64:$src0, f64:$src1),
2373   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
2374 >;
2375
2376 def : Pat <
2377   (int_AMDGPU_cube v4f32:$src),
2378   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2379     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
2380                   (EXTRACT_SUBREG $src, sub1),
2381                   (EXTRACT_SUBREG $src, sub2)),
2382                    sub0),
2383     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
2384                   (EXTRACT_SUBREG $src, sub1),
2385                   (EXTRACT_SUBREG $src, sub2)),
2386                    sub1),
2387     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
2388                   (EXTRACT_SUBREG $src, sub1),
2389                   (EXTRACT_SUBREG $src, sub2)),
2390                    sub2),
2391     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
2392                   (EXTRACT_SUBREG $src, sub1),
2393                   (EXTRACT_SUBREG $src, sub2)),
2394                    sub3)
2395 >;
2396
2397 def : Pat <
2398   (i32 (sext i1:$src0)),
2399   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2400 >;
2401
2402 class Ext32Pat <SDNode ext> : Pat <
2403   (i32 (ext i1:$src0)),
2404   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2405 >;
2406
2407 def : Ext32Pat <zext>;
2408 def : Ext32Pat <anyext>;
2409
2410 // Offset in an 32Bit VGPR
2411 def : Pat <
2412   (SIload_constant v4i32:$sbase, i32:$voff),
2413   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
2414 >;
2415
2416 // The multiplication scales from [0,1] to the unsigned integer range
2417 def : Pat <
2418   (AMDGPUurecip i32:$src0),
2419   (V_CVT_U32_F32_e32
2420     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2421                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2422 >;
2423
2424 def : Pat <
2425   (int_SI_tid),
2426   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2427                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0))
2428 >;
2429
2430 //===----------------------------------------------------------------------===//
2431 // VOP3 Patterns
2432 //===----------------------------------------------------------------------===//
2433
2434 def : IMad24Pat<V_MAD_I32_I24>;
2435 def : UMad24Pat<V_MAD_U32_U24>;
2436
2437 def : Pat <
2438   (fadd f64:$src0, f64:$src1),
2439   (V_ADD_F64 $src0, $src1, (i64 0))
2440 >;
2441
2442 def : Pat <
2443   (fmul f64:$src0, f64:$src1),
2444   (V_MUL_F64 $src0, $src1, (i64 0))
2445 >;
2446
2447 def : Pat <
2448   (mul i32:$src0, i32:$src1),
2449   (V_MUL_LO_I32 $src0, $src1, (i32 0))
2450 >;
2451
2452 def : Pat <
2453   (mulhu i32:$src0, i32:$src1),
2454   (V_MUL_HI_U32 $src0, $src1, (i32 0))
2455 >;
2456
2457 def : Pat <
2458   (mulhs i32:$src0, i32:$src1),
2459   (V_MUL_HI_I32 $src0, $src1, (i32 0))
2460 >;
2461
2462 defm : BFIPatterns <V_BFI_B32, S_MOV_B32>;
2463 def : ROTRPattern <V_ALIGNBIT_B32>;
2464
2465 /********** ======================= **********/
2466 /**********   Load/Store Patterns   **********/
2467 /********** ======================= **********/
2468
2469 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
2470   def : Pat <
2471     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
2472     (inst (i1 0), $ptr, (as_i16imm $offset))
2473   >;
2474
2475   def : Pat <
2476     (frag i32:$src0),
2477     (vt (inst 0, $src0, 0))
2478   >;
2479 }
2480
2481 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2482 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2483 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2484 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2485 defm : DSReadPat <DS_READ_B32, i32, local_load>;
2486 defm : DSReadPat <DS_READ_B64, v2i32, local_load>;
2487
2488 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
2489   def : Pat <
2490     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
2491     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2492   >;
2493
2494   def : Pat <
2495     (frag vt:$val, i32:$ptr),
2496     (inst 0, $ptr, $val, 0)
2497   >;
2498 }
2499
2500 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2501 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2502 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
2503 defm : DSWritePat <DS_WRITE_B64, v2i32, local_store>;
2504
2505 multiclass DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> {
2506   def : Pat <
2507     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$value),
2508     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2509   >;
2510
2511   def : Pat <
2512     (frag i32:$ptr, vt:$val),
2513     (inst 0, $ptr, $val, 0)
2514   >;
2515 }
2516
2517 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2518 //
2519 // We need to use something for the data0, so we set a register to
2520 // -1. For the non-rtn variants, the manual says it does
2521 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2522 // will always do the increment so I'm assuming it's the same.
2523 //
2524 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2525 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2526 // easier since there is no v_mov_b64.
2527 multiclass DSAtomicIncRetPat<DS inst, ValueType vt,
2528                              Instruction LoadImm, PatFrag frag> {
2529   def : Pat <
2530     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), (vt 1)),
2531     (inst (i1 0), $ptr, (LoadImm (vt -1)), (as_i16imm $offset))
2532   >;
2533
2534   def : Pat <
2535     (frag i32:$ptr, (vt 1)),
2536     (inst 0, $ptr, (LoadImm (vt -1)), 0)
2537   >;
2538 }
2539
2540 multiclass DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> {
2541   def : Pat <
2542     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$cmp, vt:$swap),
2543     (inst (i1 0), $ptr, $cmp, $swap, (as_i16imm $offset))
2544   >;
2545
2546   def : Pat <
2547     (frag i32:$ptr, vt:$cmp, vt:$swap),
2548     (inst 0, $ptr, $cmp, $swap, 0)
2549   >;
2550 }
2551
2552
2553 // 32-bit atomics.
2554 defm : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2555                          S_MOV_B32, atomic_load_add_local>;
2556 defm : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2557                          S_MOV_B32, atomic_load_sub_local>;
2558
2559 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2560 defm : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2561 defm : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2562 defm : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2563 defm : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2564 defm : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2565 defm : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2566 defm : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2567 defm : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2568 defm : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2569
2570 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2571
2572 // 64-bit atomics.
2573 defm : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2574                          S_MOV_B64, atomic_load_add_local>;
2575 defm : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2576                          S_MOV_B64, atomic_load_sub_local>;
2577
2578 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2579 defm : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2580 defm : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2581 defm : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2582 defm : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2583 defm : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2584 defm : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2585 defm : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2586 defm : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2587 defm : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2588
2589 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2590
2591
2592 //===----------------------------------------------------------------------===//
2593 // MUBUF Patterns
2594 //===----------------------------------------------------------------------===//
2595
2596 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2597                               PatFrag constant_ld> {
2598   def : Pat <
2599      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2600      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2601   >;
2602 }
2603
2604 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
2605                           sextloadi8_constant>;
2606 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
2607                           az_extloadi8_constant>;
2608 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2609                           sextloadi16_constant>;
2610 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2611                           az_extloadi16_constant>;
2612 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2613                           constant_load>;
2614 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2615                           constant_load>;
2616 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2617                           constant_load>;
2618
2619 // BUFFER_LOAD_DWORD*, addr64=0
2620 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2621                              MUBUF bothen> {
2622
2623   def : Pat <
2624     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2625                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2626                                   imm:$tfe)),
2627     (offset $rsrc, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2628             (as_i1imm $slc), (as_i1imm $tfe))
2629   >;
2630
2631   def : Pat <
2632     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2633                                   imm, 1, 0, imm:$glc, imm:$slc,
2634                                   imm:$tfe)),
2635     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2636            (as_i1imm $tfe))
2637   >;
2638
2639   def : Pat <
2640     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2641                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2642                                   imm:$tfe)),
2643     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2644            (as_i1imm $slc), (as_i1imm $tfe))
2645   >;
2646
2647   def : Pat <
2648     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2649                                   imm, 1, 1, imm:$glc, imm:$slc,
2650                                   imm:$tfe)),
2651     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2652             (as_i1imm $tfe))
2653   >;
2654 }
2655
2656 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2657                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2658 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2659                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2660 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2661                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2662
2663 //===----------------------------------------------------------------------===//
2664 // MTBUF Patterns
2665 //===----------------------------------------------------------------------===//
2666
2667 // TBUFFER_STORE_FORMAT_*, addr64=0
2668 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2669   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2670                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2671                    imm:$nfmt, imm:$offen, imm:$idxen,
2672                    imm:$glc, imm:$slc, imm:$tfe),
2673   (opcode
2674     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2675     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2676     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2677 >;
2678
2679 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2680 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2681 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2682 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2683
2684 let SubtargetPredicate = isCI in {
2685
2686 // Sea island new arithmetic instructinos
2687 let neverHasSideEffects = 1 in {
2688 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2689   [(set f64:$dst, (ftrunc f64:$src0))]
2690 >;
2691 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2692   [(set f64:$dst, (fceil f64:$src0))]
2693 >;
2694 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2695   [(set f64:$dst, (ffloor f64:$src0))]
2696 >;
2697 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64",
2698   [(set f64:$dst, (frint f64:$src0))]
2699 >;
2700
2701 defm V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2702 defm V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2703 defm V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2704 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2705
2706 // XXX - Does this set VCC?
2707 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2708 } // End neverHasSideEffects = 1
2709
2710 // Remaining instructions:
2711 // FLAT_*
2712 // S_CBRANCH_CDBGUSER
2713 // S_CBRANCH_CDBGSYS
2714 // S_CBRANCH_CDBGSYS_OR_USER
2715 // S_CBRANCH_CDBGSYS_AND_USER
2716 // S_DCACHE_INV_VOL
2717 // V_EXP_LEGACY_F32
2718 // V_LOG_LEGACY_F32
2719 // DS_NOP
2720 // DS_GWS_SEMA_RELEASE_ALL
2721 // DS_WRAP_RTN_B32
2722 // DS_CNDXCHG32_RTN_B64
2723 // DS_WRITE_B96
2724 // DS_WRITE_B128
2725 // DS_CONDXCHG32_RTN_B128
2726 // DS_READ_B96
2727 // DS_READ_B128
2728 // BUFFER_LOAD_DWORDX3
2729 // BUFFER_STORE_DWORDX3
2730
2731 } // End iSCI
2732
2733
2734 /********** ====================== **********/
2735 /**********   Indirect adressing   **********/
2736 /********** ====================== **********/
2737
2738 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2739
2740   // 1. Extract with offset
2741   def : Pat<
2742     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2743     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2744   >;
2745
2746   // 2. Extract without offset
2747   def : Pat<
2748     (vector_extract vt:$vec, i32:$idx),
2749     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2750   >;
2751
2752   // 3. Insert with offset
2753   def : Pat<
2754     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2755     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2756   >;
2757
2758   // 4. Insert without offset
2759   def : Pat<
2760     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2761     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2762   >;
2763 }
2764
2765 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2766 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2767 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2768 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2769
2770 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2771 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2772 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2773 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2774
2775 //===----------------------------------------------------------------------===//
2776 // Conversion Patterns
2777 //===----------------------------------------------------------------------===//
2778
2779 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2780   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2781
2782 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2783 // might not be worth the effort, and will need to expand to shifts when
2784 // fixing SGPR copies.
2785
2786 // Handle sext_inreg in i64
2787 def : Pat <
2788   (i64 (sext_inreg i64:$src, i1)),
2789   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2790     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
2791     (S_MOV_B32 -1), sub1)
2792 >;
2793
2794 def : Pat <
2795   (i64 (sext_inreg i64:$src, i8)),
2796   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2797     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2798     (S_MOV_B32 -1), sub1)
2799 >;
2800
2801 def : Pat <
2802   (i64 (sext_inreg i64:$src, i16)),
2803   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2804     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2805     (S_MOV_B32 -1), sub1)
2806 >;
2807
2808 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
2809   (i64 (ext i32:$src)),
2810   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2811     (S_MOV_B32 0), sub1)
2812 >;
2813
2814 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
2815   (i64 (ext i1:$src)),
2816   (INSERT_SUBREG
2817     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2818       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0),
2819     (S_MOV_B32 0), sub1)
2820 >;
2821
2822
2823 def : ZExt_i64_i32_Pat<zext>;
2824 def : ZExt_i64_i32_Pat<anyext>;
2825 def : ZExt_i64_i1_Pat<zext>;
2826 def : ZExt_i64_i1_Pat<anyext>;
2827
2828 def : Pat <
2829   (i64 (sext i32:$src)),
2830     (INSERT_SUBREG
2831       (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2832       (S_ASHR_I32 $src, 31), sub1)
2833 >;
2834
2835 def : Pat <
2836   (i64 (sext i1:$src)),
2837   (INSERT_SUBREG
2838     (INSERT_SUBREG
2839       (i64 (IMPLICIT_DEF)),
2840       (V_CNDMASK_B32_e64 0, -1, $src), sub0),
2841     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
2842 >;
2843
2844 def : Pat <
2845   (f32 (sint_to_fp i1:$src)),
2846   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
2847 >;
2848
2849 def : Pat <
2850   (f32 (uint_to_fp i1:$src)),
2851   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
2852 >;
2853
2854 def : Pat <
2855   (f64 (sint_to_fp i1:$src)),
2856     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
2857 >;
2858
2859 def : Pat <
2860   (f64 (uint_to_fp i1:$src)),
2861   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
2862 >;
2863
2864 //===----------------------------------------------------------------------===//
2865 // Miscellaneous Patterns
2866 //===----------------------------------------------------------------------===//
2867
2868 def : Pat <
2869   (i32 (trunc i64:$a)),
2870   (EXTRACT_SUBREG $a, sub0)
2871 >;
2872
2873 def : Pat <
2874   (i1 (trunc i32:$a)),
2875   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2876 >;
2877
2878 //============================================================================//
2879 // Miscellaneous Optimization Patterns
2880 //============================================================================//
2881
2882 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2883
2884 } // End isSI predicate