lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def isSI : Predicate<"Subtarget.getGeneration() "
  26                       "== AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  27
  28 let Predicates = [isSI] in {
  29
  30 let neverHasSideEffects = 1 in {
  31
  32 let isMoveImm = 1 in {
  33 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  34 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  35 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  36 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  37 } // End isMoveImm = 1
  38
  39 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32", []>;
  40 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  41 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  42 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  43 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  44 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  45 } // End neverHasSideEffects = 1
  46
  47 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  48 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  49 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  50 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  51 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  52 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  53 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  54 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  55 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  56 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  57 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  58 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  59 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  60 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  61 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  62 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  63 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  64 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  65 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  66 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  67 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  68 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  69
  70 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  71
  72 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  73 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  74 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  75 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  76 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  77 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  78 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  79 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  80
  81 } // End hasSideEffects = 1
  82
  83 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  84 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  85 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  86 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  87 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
  88 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
  89 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
  90 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
  91 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
  92 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
  93 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
  94 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
  95
  96 /*
  97 This instruction is disabled for now until we can figure out how to teach
  98 the instruction selector to correctly use the  S_CMP* vs V_CMP*
  99 instructions.
 100
 101 When this instruction is enabled the code generator sometimes produces this
 102 invalid sequence:
 103
 104 SCC = S_CMPK_EQ_I32 SGPR0, imm
 105 VCC = COPY SCC
 106 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 107
 108 def S_CMPK_EQ_I32 : SOPK <
 109   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 110   "S_CMPK_EQ_I32",
 111   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 112 >;
 113 */
 114
 115 let isCompare = 1 in {
 116 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 117 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 118 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 119 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 120 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 121 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 122 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 123 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 124 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 125 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 126 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 127 } // End isCompare = 1
 128
 129 def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 130 def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 131 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 132 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 133 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 134 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 135 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 136 //def EXP : EXP_ <0x00000000, "EXP", []>;
 137
 138 let isCompare = 1 in {
 139
 140 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 141 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_LT>;
 142 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_EQ>;
 143 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_LE>;
 144 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_GT>;
 145 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32", f32, COND_NE>;
 146 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_GE>;
 147 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32">;
 148 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32">;
 149 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 150 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 151 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 152 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 153 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_NE>;
 154 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 155 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 156
 157 let hasSideEffects = 1, Defs = [EXEC] in {
 158
 159 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 160 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 161 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 162 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 163 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 164 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 165 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 166 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 167 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 168 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 169 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 170 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 171 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 172 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 173 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 174 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 175
 176 } // End hasSideEffects = 1, Defs = [EXEC]
 177
 178 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 179 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64">;
 180 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64">;
 181 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64">;
 182 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64">;
 183 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 184 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64">;
 185 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64">;
 186 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64">;
 187 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 188 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 189 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 190 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 191 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64">;
 192 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 193 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 194
 195 let hasSideEffects = 1, Defs = [EXEC] in {
 196
 197 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 198 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 199 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 200 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 201 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 202 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 203 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 204 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 205 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 206 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 207 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 208 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 209 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 210 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 211 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 212 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 213
 214 } // End hasSideEffects = 1, Defs = [EXEC]
 215
 216 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 217 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 218 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 219 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 220 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 221 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 222 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 223 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 224 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 225 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 226 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 227 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 228 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 229 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 230 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 231 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 232
 233 let hasSideEffects = 1, Defs = [EXEC] in {
 234
 235 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 236 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 237 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 238 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 239 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 240 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 241 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 242 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 243 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 244 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 245 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 246 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 247 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 248 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 249 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 250 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 251
 252 } // End hasSideEffects = 1, Defs = [EXEC]
 253
 254 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 255 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 256 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 257 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 258 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 259 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 260 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 261 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 262 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 263 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 264 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 265 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 266 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 267 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 268 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 269 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 270
 271 let hasSideEffects = 1, Defs = [EXEC] in {
 272
 273 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 274 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 275 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 276 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 277 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 278 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 279 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 280 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 281 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 282 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 283 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 284 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 285 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 286 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 287 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 288 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 289
 290 } // End hasSideEffects = 1, Defs = [EXEC]
 291
 292 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 293 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_LT>;
 294 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 295 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_LE>;
 296 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_GT>;
 297 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 298 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_GE>;
 299 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 300
 301 let hasSideEffects = 1, Defs = [EXEC] in {
 302
 303 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 304 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 305 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 306 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 307 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 308 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 309 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 310 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 311
 312 } // End hasSideEffects = 1, Defs = [EXEC]
 313
 314 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 315 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64">;
 316 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64">;
 317 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64">;
 318 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64">;
 319 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64">;
 320 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64">;
 321 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 322
 323 let hasSideEffects = 1, Defs = [EXEC] in {
 324
 325 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 326 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 327 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 328 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 329 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 330 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 331 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 332 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 333
 334 } // End hasSideEffects = 1, Defs = [EXEC]
 335
 336 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 337 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32">;
 338 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32">;
 339 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32">;
 340 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32">;
 341 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32">;
 342 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32">;
 343 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 344
 345 let hasSideEffects = 1, Defs = [EXEC] in {
 346
 347 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 348 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 349 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 350 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 351 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 352 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 353 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 354 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 355
 356 } // End hasSideEffects = 1, Defs = [EXEC]
 357
 358 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 359 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64">;
 360 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64">;
 361 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64">;
 362 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64">;
 363 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64">;
 364 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64">;
 365 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 366
 367 let hasSideEffects = 1, Defs = [EXEC] in {
 368
 369 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 370 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 371 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 372 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 373 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 374 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 375 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 376 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 377
 378 } // End hasSideEffects = 1, Defs = [EXEC]
 379
 380 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 381
 382 let hasSideEffects = 1, Defs = [EXEC] in {
 383 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 384 } // End hasSideEffects = 1, Defs = [EXEC]
 385
 386 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 387
 388 let hasSideEffects = 1, Defs = [EXEC] in {
 389 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 390 } // End hasSideEffects = 1, Defs = [EXEC]
 391
 392 } // End isCompare = 1
 393
 394 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 395 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 396
 397 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 398 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 399 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 400 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 401 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 402 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 403 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 404 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 405 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 406 //def BUFFER_LOAD_SBYTE : MUBUF_ <0x00000009, "BUFFER_LOAD_SBYTE", []>;
 407 //def BUFFER_LOAD_USHORT : MUBUF_ <0x0000000a, "BUFFER_LOAD_USHORT", []>;
 408 //def BUFFER_LOAD_SSHORT : MUBUF_ <0x0000000b, "BUFFER_LOAD_SSHORT", []>;
 409 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 410 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 411 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 412 //def BUFFER_STORE_BYTE : MUBUF_ <0x00000018, "BUFFER_STORE_BYTE", []>;
 413 //def BUFFER_STORE_SHORT : MUBUF_ <0x0000001a, "BUFFER_STORE_SHORT", []>;
 414
 415 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 416   0x0000001c, "BUFFER_STORE_DWORD", VReg_32, i32
 417 >;
 418
 419 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 420   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64, i64
 421 >;
 422
 423 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 424   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128, v4i32
 425 >;
 426 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 427 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 428 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 429 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 430 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 431 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 432 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 433 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 434 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 435 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 436 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 437 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 438 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 439 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 440 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 441 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 442 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 443 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 444 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 445 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 446 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 447 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 448 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 449 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 450 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 451 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 452 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 453 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 454 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 455 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 456 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 457 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 458 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 459 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 460 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 461 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 462 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 463 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 464 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 465 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 466 //def TBUFFER_STORE_FORMAT_X : MTBUF_ <0x00000004, "TBUFFER_STORE_FORMAT_X", []>;
 467 //def TBUFFER_STORE_FORMAT_XY : MTBUF_ <0x00000005, "TBUFFER_STORE_FORMAT_XY", []>;
 468 //def TBUFFER_STORE_FORMAT_XYZ : MTBUF_ <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", []>;
 469 //def TBUFFER_STORE_FORMAT_XYZW : MTBUF_ <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", []>;
 470
 471 let mayLoad = 1 in {
 472
 473 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SReg_32>;
 474 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
 475 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
 476 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
 477 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
 478
 479 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
 480   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SReg_32
 481 >;
 482
 483 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
 484   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
 485 >;
 486
 487 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
 488   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
 489 >;
 490
 491 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
 492   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
 493 >;
 494
 495 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
 496   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
 497 >;
 498
 499 } // mayLoad = 1
 500
 501 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 502 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 503 //def IMAGE_LOAD : MIMG_NoPattern_ <"IMAGE_LOAD", 0x00000000>;
 504 def IMAGE_LOAD_MIP : MIMG_NoSampler_Helper <0x00000001, "IMAGE_LOAD_MIP">;
 505 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 506 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 507 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 508 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 509 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 510 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 511 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 512 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 513 def IMAGE_GET_RESINFO : MIMG_NoSampler_Helper <0x0000000e, "IMAGE_GET_RESINFO">;
 514 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 515 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 516 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 517 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 518 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 519 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 520 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 521 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 522 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 523 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 524 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 525 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 526 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 527 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 528 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 529 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 530 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 531 def IMAGE_SAMPLE : MIMG_Sampler_Helper <0x00000020, "IMAGE_SAMPLE">;
 532 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 533 def IMAGE_SAMPLE_D : MIMG_Sampler_Helper <0x00000022, "IMAGE_SAMPLE_D">;
 534 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 535 def IMAGE_SAMPLE_L : MIMG_Sampler_Helper <0x00000024, "IMAGE_SAMPLE_L">;
 536 def IMAGE_SAMPLE_B : MIMG_Sampler_Helper <0x00000025, "IMAGE_SAMPLE_B">;
 537 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 538 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 539 def IMAGE_SAMPLE_C : MIMG_Sampler_Helper <0x00000028, "IMAGE_SAMPLE_C">;
 540 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 541 def IMAGE_SAMPLE_C_D : MIMG_Sampler_Helper <0x0000002a, "IMAGE_SAMPLE_C_D">;
 542 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 543 def IMAGE_SAMPLE_C_L : MIMG_Sampler_Helper <0x0000002c, "IMAGE_SAMPLE_C_L">;
 544 def IMAGE_SAMPLE_C_B : MIMG_Sampler_Helper <0x0000002d, "IMAGE_SAMPLE_C_B">;
 545 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 546 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 547 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 548 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 549 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 550 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 551 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 552 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 553 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 554 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 555 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 556 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 557 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 558 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 559 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 560 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 561 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 562 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 563 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 564 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 565 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 566 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 567 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 568 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 569 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 570 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 571 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 572 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 573 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 574 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 575 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 576 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 577 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 578 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 579 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 580 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 581 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 582 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 583 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 584 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 585 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 586 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 587 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 588 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 589 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 590 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 591 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 592 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 593 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 594 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 595 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 596 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 597 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 598 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 599
 600
 601 let neverHasSideEffects = 1, isMoveImm = 1 in {
 602 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 603 } // End neverHasSideEffects = 1, isMoveImm = 1
 604
 605 defm V_READFIRSTLANE_B32 : VOP1_32 <0x00000002, "V_READFIRSTLANE_B32", []>;
 606 //defm V_CVT_I32_F64 : VOP1_32 <0x00000003, "V_CVT_I32_F64", []>;
 607 //defm V_CVT_F64_I32 : VOP1_64 <0x00000004, "V_CVT_F64_I32", []>;
 608 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 609   [(set f32:$dst, (sint_to_fp i32:$src0))]
 610 >;
 611 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 612   [(set f32:$dst, (uint_to_fp i32:$src0))]
 613 >;
 614 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32", []>;
 615 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 616   [(set i32:$dst, (fp_to_sint f32:$src0))]
 617 >;
 618 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 619 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 620 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 621 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 622 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 623 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 624 //defm V_CVT_F32_F64 : VOP1_32 <0x0000000f, "V_CVT_F32_F64", []>;
 625 //defm V_CVT_F64_F32 : VOP1_64 <0x00000010, "V_CVT_F64_F32", []>;
 626 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 627 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 628 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 629 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 630 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 631 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 632 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 633   [(set f32:$dst, (AMDGPUfract f32:$src0))]
 634 >;
 635 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
 636   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
 637 >;
 638 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 639   [(set f32:$dst, (fceil f32:$src0))]
 640 >;
 641 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 642   [(set f32:$dst, (frint f32:$src0))]
 643 >;
 644 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 645   [(set f32:$dst, (ffloor f32:$src0))]
 646 >;
 647 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 648   [(set f32:$dst, (fexp2 f32:$src0))]
 649 >;
 650 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 651 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 652   [(set f32:$dst, (flog2 f32:$src0))]
 653 >;
 654 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 655 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 656 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 657   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
 658 >;
 659 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 660 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 661 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 662   0x0000002d, "V_RSQ_LEGACY_F32",
 663   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
 664 >;
 665 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 666 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
 667   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
 668 >;
 669 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 670 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 671 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 672 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
 673   [(set f32:$dst, (fsqrt f32:$src0))]
 674 >;
 675 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
 676   [(set f64:$dst, (fsqrt f64:$src0))]
 677 >;
 678 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 679 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 680 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 681 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 682 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 683 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 684 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 685 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 686 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 687 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 688 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 689 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 690 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 691 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 692 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 693 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 694
 695 def V_INTERP_P1_F32 : VINTRP <
 696   0x00000000,
 697   (outs VReg_32:$dst),
 698   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 699   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
 700   []> {
 701   let DisableEncoding = "$m0";
 702 }
 703
 704 def V_INTERP_P2_F32 : VINTRP <
 705   0x00000001,
 706   (outs VReg_32:$dst),
 707   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 708   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
 709   []> {
 710
 711   let Constraints = "$src0 = $dst";
 712   let DisableEncoding = "$src0,$m0";
 713
 714 }
 715
 716 def V_INTERP_MOV_F32 : VINTRP <
 717   0x00000002,
 718   (outs VReg_32:$dst),
 719   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 720   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
 721   []> {
 722   let DisableEncoding = "$m0";
 723 }
 724
 725 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 726
 727 let isTerminator = 1 in {
 728
 729 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 730   [(IL_retflag)]> {
 731   let SIMM16 = 0;
 732   let isBarrier = 1;
 733   let hasCtrlDep = 1;
 734 }
 735
 736 let isBranch = 1 in {
 737 def S_BRANCH : SOPP <
 738   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 739   [(br bb:$target)]> {
 740   let isBarrier = 1;
 741 }
 742
 743 let DisableEncoding = "$scc" in {
 744 def S_CBRANCH_SCC0 : SOPP <
 745   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 746   "S_CBRANCH_SCC0 $target", []
 747 >;
 748 def S_CBRANCH_SCC1 : SOPP <
 749   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 750   "S_CBRANCH_SCC1 $target",
 751   []
 752 >;
 753 } // End DisableEncoding = "$scc"
 754
 755 def S_CBRANCH_VCCZ : SOPP <
 756   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 757   "S_CBRANCH_VCCZ $target",
 758   []
 759 >;
 760 def S_CBRANCH_VCCNZ : SOPP <
 761   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 762   "S_CBRANCH_VCCNZ $target",
 763   []
 764 >;
 765
 766 let DisableEncoding = "$exec" in {
 767 def S_CBRANCH_EXECZ : SOPP <
 768   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 769   "S_CBRANCH_EXECZ $target",
 770   []
 771 >;
 772 def S_CBRANCH_EXECNZ : SOPP <
 773   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 774   "S_CBRANCH_EXECNZ $target",
 775   []
 776 >;
 777 } // End DisableEncoding = "$exec"
 778
 779
 780 } // End isBranch = 1
 781 } // End isTerminator = 1
 782
 783 let hasSideEffects = 1 in {
 784 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 785   [(int_AMDGPU_barrier_local)]
 786 > {
 787   let SIMM16 = 0;
 788   let isBarrier = 1;
 789   let hasCtrlDep = 1;
 790   let mayLoad = 1;
 791   let mayStore = 1;
 792 }
 793
 794 def S_WAITCNT : SOPP <0x0000000c, (ins i32imm:$simm16), "S_WAITCNT $simm16",
 795   []
 796 >;
 797 } // End hasSideEffects
 798 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 799 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 800 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 801 //def S_SENDMSG : SOPP_ <0x00000010, "S_SENDMSG", []>;
 802 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 803 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 804 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 805 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 806 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 807 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 808
 809 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 810   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
 811   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
 812   []
 813 >{
 814   let DisableEncoding = "$vcc";
 815 }
 816
 817 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 818   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
 819    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 820   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
 821   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
 822 >;
 823
 824 //f32 pattern for V_CNDMASK_B32_e64
 825 def : Pat <
 826   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
 827   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
 828 >;
 829
 830 defm V_READLANE_B32 : VOP2_32 <0x00000001, "V_READLANE_B32", []>;
 831 defm V_WRITELANE_B32 : VOP2_32 <0x00000002, "V_WRITELANE_B32", []>;
 832
 833 let isCommutable = 1 in {
 834 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
 835   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
 836 >;
 837
 838 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
 839   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
 840 >;
 841 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
 842 } // End isCommutable = 1
 843
 844 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 845
 846 let isCommutable = 1 in {
 847
 848 defm V_MUL_LEGACY_F32 : VOP2_32 <
 849   0x00000007, "V_MUL_LEGACY_F32",
 850   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
 851 >;
 852
 853 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 854   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
 855 >;
 856
 857 } // End isCommutable = 1
 858
 859 //defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24", []>;
 860 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 861 //defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24", []>;
 862 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 863
 864 let isCommutable = 1 in {
 865
 866 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 867   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
 868 >;
 869
 870 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 871   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
 872 >;
 873
 874 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 875 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 876 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
 877   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 878 >;
 879 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
 880   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 881 >;
 882 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
 883   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 884 >;
 885 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
 886   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 887 >;
 888
 889 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
 890   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 891 >;
 892 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
 893
 894 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
 895   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 896 >;
 897 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
 898
 899 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
 900   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 901 >;
 902 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
 903
 904 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
 905   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 906 >;
 907 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
 908   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 909 >;
 910 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
 911   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 912 >;
 913
 914 } // End isCommutable = 1
 915
 916 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32", []>;
 917 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
 918 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
 919 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
 920 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
 921 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
 922 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
 923
 924 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
 925 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
 926   [(set i32:$dst, (add (i32 VSrc_32:$src0), (i32 VReg_32:$src1)))]
 927 >;
 928
 929 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
 930   [(set i32:$dst, (sub i32:$src0, i32:$src1))]
 931 >;
 932 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], "V_SUB_I32">;
 933
 934 let Uses = [VCC] in { // Carry-out comes from VCC
 935 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32", []>;
 936 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32", []>;
 937 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], "V_SUBB_U32">;
 938 } // End Uses = [VCC]
 939 } // End isCommutable = 1, Defs = [VCC]
 940
 941 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
 942 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
 943 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
 944 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
 945 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
 946  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
 947 >;
 948 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
 949 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
 950 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
 951 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
 952 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
 953 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
 954 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
 955 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
 956 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
 957 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
 958 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
 959 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
 960 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
 961 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
 962 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 963 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 964 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 965 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 966 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 967
 968 let neverHasSideEffects = 1 in {
 969
 970 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
 971 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
 972 //def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24", []>;
 973 //def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24", []>;
 974
 975 } // End neverHasSideEffects
 976 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
 977 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
 978 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
 979 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
 980 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32", []>;
 981 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32", []>;
 982 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32", []>;
 983 defm : BFIPatterns <V_BFI_B32>;
 984 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32", []>;
 985 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64", []>;
 986 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
 987 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
 988 def : ROTRPattern <V_ALIGNBIT_B32>;
 989
 990 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
 991 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
 992 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
 993 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
 994 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
 995 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
 996 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
 997 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
 998 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
 999 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1000 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1001 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1002 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1003 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1004 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1005 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1006 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1007 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1008
1009 def V_LSHL_B64 : VOP3_64_Shift <0x00000161, "V_LSHL_B64",
1010   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1011 >;
1012 def V_LSHR_B64 : VOP3_64_Shift <0x00000162, "V_LSHR_B64",
1013   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1014 >;
1015 def V_ASHR_I64 : VOP3_64_Shift <0x00000163, "V_ASHR_I64", []>;
1016
1017 let isCommutable = 1 in {
1018
1019 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1020 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1021 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1022 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1023
1024 } // isCommutable = 1
1025
1026 def : Pat <
1027   (fadd f64:$src0, f64:$src1),
1028   (V_ADD_F64 $src0, $src1, (i64 0))
1029 >;
1030
1031 def : Pat <
1032   (fmul f64:$src0, f64:$src1),
1033   (V_MUL_F64 $src0, $src1, (i64 0))
1034 >;
1035
1036 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1037
1038 let isCommutable = 1 in {
1039
1040 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1041 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1042 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1043 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1044
1045 } // isCommutable = 1
1046
1047 def : Pat <
1048   (mul i32:$src0, i32:$src1),
1049   (V_MUL_LO_I32 $src0, $src1, (i32 0))
1050 >;
1051
1052 def : Pat <
1053   (mulhu i32:$src0, i32:$src1),
1054   (V_MUL_HI_U32 $src0, $src1, (i32 0))
1055 >;
1056
1057 def : Pat <
1058   (mulhs i32:$src0, i32:$src1),
1059   (V_MUL_HI_I32 $src0, $src1, (i32 0))
1060 >;
1061
1062 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1063 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1064 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1065 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1066 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1067 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1068 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1069 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1070 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
1071 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
1072 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32", []>;
1073 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32", []>;
1074 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32", []>;
1075 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32", []>;
1076 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32", []>;
1077 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32", []>;
1078 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32", []>;
1079 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32", []>;
1080
1081 def S_CSELECT_B32 : SOP2 <
1082   0x0000000a, (outs SReg_32:$dst),
1083   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
1084   []
1085 >;
1086
1087 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
1088
1089 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32", []>;
1090
1091 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
1092   [(set i64:$dst, (and i64:$src0, i64:$src1))]
1093 >;
1094
1095 def : Pat <
1096   (i1 (and i1:$src0, i1:$src1)),
1097   (S_AND_B64 $src0, $src1)
1098 >;
1099
1100 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32", []>;
1101 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64", []>;
1102 def : Pat <
1103   (i1 (or i1:$src0, i1:$src1)),
1104   (S_OR_B64 $src0, $src1)
1105 >;
1106 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32", []>;
1107 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64", []>;
1108 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
1109 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
1110 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
1111 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
1112 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
1113 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
1114 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
1115 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
1116 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
1117 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
1118 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32", []>;
1119 def S_LSHL_B64 : SOP2_64 <0x0000001f, "S_LSHL_B64", []>;
1120 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32", []>;
1121 def S_LSHR_B64 : SOP2_64 <0x00000021, "S_LSHR_B64", []>;
1122 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32", []>;
1123 def S_ASHR_I64 : SOP2_64 <0x00000023, "S_ASHR_I64", []>;
1124 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
1125 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
1126 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
1127 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
1128 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
1129 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
1130 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
1131 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
1132 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
1133
1134 let isCodeGenOnly = 1, isPseudo = 1 in {
1135
1136 def LOAD_CONST : AMDGPUShaderInst <
1137   (outs GPRF32:$dst),
1138   (ins i32imm:$src),
1139   "LOAD_CONST $dst, $src",
1140   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
1141 >;
1142
1143 // SI Psuedo instructions. These are used by the CFG structurizer pass
1144 // and should be lowered to ISA instructions prior to codegen.
1145
1146 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1147     Uses = [EXEC], Defs = [EXEC] in {
1148
1149 let isBranch = 1, isTerminator = 1 in {
1150
1151 def SI_IF : InstSI <
1152   (outs SReg_64:$dst),
1153   (ins SReg_64:$vcc, brtarget:$target),
1154   "SI_IF $dst, $vcc, $target",
1155   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1156 >;
1157
1158 def SI_ELSE : InstSI <
1159   (outs SReg_64:$dst),
1160   (ins SReg_64:$src, brtarget:$target),
1161   "SI_ELSE $dst, $src, $target",
1162   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]> {
1163
1164   let Constraints = "$src = $dst";
1165 }
1166
1167 def SI_LOOP : InstSI <
1168   (outs),
1169   (ins SReg_64:$saved, brtarget:$target),
1170   "SI_LOOP $saved, $target",
1171   [(int_SI_loop i64:$saved, bb:$target)]
1172 >;
1173
1174 } // end isBranch = 1, isTerminator = 1
1175
1176 def SI_BREAK : InstSI <
1177   (outs SReg_64:$dst),
1178   (ins SReg_64:$src),
1179   "SI_ELSE $dst, $src",
1180   [(set i64:$dst, (int_SI_break i64:$src))]
1181 >;
1182
1183 def SI_IF_BREAK : InstSI <
1184   (outs SReg_64:$dst),
1185   (ins SReg_64:$vcc, SReg_64:$src),
1186   "SI_IF_BREAK $dst, $vcc, $src",
1187   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1188 >;
1189
1190 def SI_ELSE_BREAK : InstSI <
1191   (outs SReg_64:$dst),
1192   (ins SReg_64:$src0, SReg_64:$src1),
1193   "SI_ELSE_BREAK $dst, $src0, $src1",
1194   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1195 >;
1196
1197 def SI_END_CF : InstSI <
1198   (outs),
1199   (ins SReg_64:$saved),
1200   "SI_END_CF $saved",
1201   [(int_SI_end_cf i64:$saved)]
1202 >;
1203
1204 def SI_KILL : InstSI <
1205   (outs),
1206   (ins VReg_32:$src),
1207   "SI_KIL $src",
1208   [(int_AMDGPU_kill f32:$src)]
1209 >;
1210
1211 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1212   // Uses = [EXEC], Defs = [EXEC]
1213
1214 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1215
1216 def SI_INDIRECT_SRC : InstSI <
1217   (outs VReg_32:$dst, SReg_64:$temp),
1218   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1219   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1220   []
1221 >;
1222
1223 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1224   (outs rc:$dst, SReg_64:$temp),
1225   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1226   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1227   []
1228 > {
1229   let Constraints = "$src = $dst";
1230 }
1231
1232 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1233 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1234 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1235 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1236
1237 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1238
1239 let usesCustomInserter = 1 in {
1240
1241 // This psuedo instruction takes a pointer as input and outputs a resource
1242 // constant that can be used with the ADDR64 MUBUF instructions.
1243 def SI_ADDR64_RSRC : InstSI <
1244   (outs SReg_128:$srsrc),
1245   (ins SReg_64:$ptr),
1246   "", []
1247 >;
1248
1249 def V_SUB_F64 : InstSI <
1250   (outs VReg_64:$dst),
1251   (ins VReg_64:$src0, VReg_64:$src1),
1252   "V_SUB_F64 $dst, $src0, $src1",
1253   []
1254 >;
1255
1256 } // end usesCustomInserter
1257
1258 } // end IsCodeGenOnly, isPseudo
1259
1260 def : Pat<
1261   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1262   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1263 >;
1264
1265 def : Pat <
1266   (int_AMDGPU_kilp),
1267   (SI_KILL (V_MOV_B32_e32 0xbf800000))
1268 >;
1269
1270 /* int_SI_vs_load_input */
1271 def : Pat<
1272   (int_SI_vs_load_input v16i8:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1273   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset)
1274 >;
1275
1276 /* int_SI_export */
1277 def : Pat <
1278   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1279                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1280   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1281        $src0, $src1, $src2, $src3)
1282 >;
1283
1284 def : Pat <
1285   (f64 (fsub f64:$src0, f64:$src1)),
1286   (V_SUB_F64 $src0, $src1)
1287 >;
1288
1289 /********** ======================= **********/
1290 /********** Image sampling patterns **********/
1291 /********** ======================= **********/
1292
1293 /* int_SI_sample for simple 1D texture lookup */
1294 def : Pat <
1295   (int_SI_sample v1i32:$addr, v32i8:$rsrc, v16i8:$sampler, imm),
1296   (IMAGE_SAMPLE 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1297 >;
1298
1299 class SamplePattern<Intrinsic name, MIMG opcode, ValueType vt> : Pat <
1300     (name vt:$addr, v32i8:$rsrc, v16i8:$sampler, imm),
1301     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1302 >;
1303
1304 class SampleRectPattern<Intrinsic name, MIMG opcode, ValueType vt> : Pat <
1305     (name vt:$addr, v32i8:$rsrc, v16i8:$sampler, TEX_RECT),
1306     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1307 >;
1308
1309 class SampleArrayPattern<Intrinsic name, MIMG opcode, ValueType vt> : Pat <
1310     (name vt:$addr, v32i8:$rsrc, v16i8:$sampler, TEX_ARRAY),
1311     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1312 >;
1313
1314 class SampleShadowPattern<Intrinsic name, MIMG opcode,
1315                           ValueType vt> : Pat <
1316     (name vt:$addr, v32i8:$rsrc, v16i8:$sampler, TEX_SHADOW),
1317     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1318 >;
1319
1320 class SampleShadowArrayPattern<Intrinsic name, MIMG opcode,
1321                                ValueType vt> : Pat <
1322     (name vt:$addr, v32i8:$rsrc, v16i8:$sampler, TEX_SHADOW_ARRAY),
1323     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1324 >;
1325
1326 /* int_SI_sample* for texture lookups consuming more address parameters */
1327 multiclass SamplePatterns<ValueType addr_type> {
1328   def : SamplePattern <int_SI_sample, IMAGE_SAMPLE, addr_type>;
1329   def : SampleRectPattern <int_SI_sample, IMAGE_SAMPLE, addr_type>;
1330   def : SampleArrayPattern <int_SI_sample, IMAGE_SAMPLE, addr_type>;
1331   def : SampleShadowPattern <int_SI_sample, IMAGE_SAMPLE_C, addr_type>;
1332   def : SampleShadowArrayPattern <int_SI_sample, IMAGE_SAMPLE_C, addr_type>;
1333
1334   def : SamplePattern <int_SI_samplel, IMAGE_SAMPLE_L, addr_type>;
1335   def : SampleArrayPattern <int_SI_samplel, IMAGE_SAMPLE_L, addr_type>;
1336   def : SampleShadowPattern <int_SI_samplel, IMAGE_SAMPLE_C_L, addr_type>;
1337   def : SampleShadowArrayPattern <int_SI_samplel, IMAGE_SAMPLE_C_L, addr_type>;
1338
1339   def : SamplePattern <int_SI_sampleb, IMAGE_SAMPLE_B, addr_type>;
1340   def : SampleArrayPattern <int_SI_sampleb, IMAGE_SAMPLE_B, addr_type>;
1341   def : SampleShadowPattern <int_SI_sampleb, IMAGE_SAMPLE_C_B, addr_type>;
1342   def : SampleShadowArrayPattern <int_SI_sampleb, IMAGE_SAMPLE_C_B, addr_type>;
1343
1344   def : SamplePattern <int_SI_sampled, IMAGE_SAMPLE_D, addr_type>;
1345   def : SampleArrayPattern <int_SI_sampled, IMAGE_SAMPLE_D, addr_type>;
1346   def : SampleShadowPattern <int_SI_sampled, IMAGE_SAMPLE_C_D, addr_type>;
1347   def : SampleShadowArrayPattern <int_SI_sampled, IMAGE_SAMPLE_C_D, addr_type>;
1348 }
1349
1350 defm : SamplePatterns<v2i32>;
1351 defm : SamplePatterns<v4i32>;
1352 defm : SamplePatterns<v8i32>;
1353 defm : SamplePatterns<v16i32>;
1354
1355 /* int_SI_imageload for texture fetches consuming varying address parameters */
1356 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1357     (name addr_type:$addr, v32i8:$rsrc, imm),
1358     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1359 >;
1360
1361 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1362     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1363     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1364 >;
1365
1366 multiclass ImageLoadPatterns<ValueType addr_type> {
1367   def : ImageLoadPattern <int_SI_imageload, IMAGE_LOAD_MIP, addr_type>;
1368   def : ImageLoadArrayPattern <int_SI_imageload, IMAGE_LOAD_MIP, addr_type>;
1369 }
1370
1371 defm : ImageLoadPatterns<v2i32>;
1372 defm : ImageLoadPatterns<v4i32>;
1373
1374 /* Image resource information */
1375 def : Pat <
1376   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1377   (IMAGE_GET_RESINFO 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1378 >;
1379
1380 def : Pat <
1381   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1382   (IMAGE_GET_RESINFO 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1383 >;
1384
1385 /********** ============================================ **********/
1386 /********** Extraction, Insertion, Building and Casting  **********/
1387 /********** ============================================ **********/
1388
1389 foreach Index = 0-2 in {
1390   def Extract_Element_v2i32_#Index : Extract_Element <
1391     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1392   >;
1393   def Insert_Element_v2i32_#Index : Insert_Element <
1394     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1395   >;
1396
1397   def Extract_Element_v2f32_#Index : Extract_Element <
1398     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1399   >;
1400   def Insert_Element_v2f32_#Index : Insert_Element <
1401     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1402   >;
1403 }
1404
1405 foreach Index = 0-3 in {
1406   def Extract_Element_v4i32_#Index : Extract_Element <
1407     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1408   >;
1409   def Insert_Element_v4i32_#Index : Insert_Element <
1410     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1411   >;
1412
1413   def Extract_Element_v4f32_#Index : Extract_Element <
1414     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1415   >;
1416   def Insert_Element_v4f32_#Index : Insert_Element <
1417     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1418   >;
1419 }
1420
1421 foreach Index = 0-7 in {
1422   def Extract_Element_v8i32_#Index : Extract_Element <
1423     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1424   >;
1425   def Insert_Element_v8i32_#Index : Insert_Element <
1426     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1427   >;
1428
1429   def Extract_Element_v8f32_#Index : Extract_Element <
1430     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1431   >;
1432   def Insert_Element_v8f32_#Index : Insert_Element <
1433     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1434   >;
1435 }
1436
1437 foreach Index = 0-15 in {
1438   def Extract_Element_v16i32_#Index : Extract_Element <
1439     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1440   >;
1441   def Insert_Element_v16i32_#Index : Insert_Element <
1442     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1443   >;
1444
1445   def Extract_Element_v16f32_#Index : Extract_Element <
1446     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1447   >;
1448   def Insert_Element_v16f32_#Index : Insert_Element <
1449     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1450   >;
1451 }
1452
1453 def : Vector1_Build <v1i32, i32, VReg_32>;
1454 def : Vector2_Build <v2i32, i32>;
1455 def : Vector2_Build <v2f32, f32>;
1456 def : Vector4_Build <v4i32, i32>;
1457 def : Vector4_Build <v4f32, f32>;
1458 def : Vector8_Build <v8i32, i32>;
1459 def : Vector8_Build <v8f32, f32>;
1460 def : Vector16_Build <v16i32, i32>;
1461 def : Vector16_Build <v16f32, f32>;
1462
1463 def : BitConvert <i32, f32, SReg_32>;
1464 def : BitConvert <i32, f32, VReg_32>;
1465
1466 def : BitConvert <f32, i32, SReg_32>;
1467 def : BitConvert <f32, i32, VReg_32>;
1468
1469 def : BitConvert <i64, f64, VReg_64>;
1470
1471 def : BitConvert <f64, i64, VReg_64>;
1472
1473 /********** =================== **********/
1474 /********** Src & Dst modifiers **********/
1475 /********** =================== **********/
1476
1477 def : Pat <
1478   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1479   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1480    0 /* ABS */, 1 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1481 >;
1482
1483 def : Pat <
1484   (fabs f32:$src),
1485   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1486    1 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1487 >;
1488
1489 def : Pat <
1490   (fneg f32:$src),
1491   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1492    0 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 1 /* NEG */)
1493 >;
1494
1495 /********** ================== **********/
1496 /********** Immediate Patterns **********/
1497 /********** ================== **********/
1498
1499 def : Pat <
1500   (i32 imm:$imm),
1501   (V_MOV_B32_e32 imm:$imm)
1502 >;
1503
1504 def : Pat <
1505   (f32 fpimm:$imm),
1506   (V_MOV_B32_e32 fpimm:$imm)
1507 >;
1508
1509 def : Pat <
1510   (i1 imm:$imm),
1511   (S_MOV_B64 imm:$imm)
1512 >;
1513
1514 def : Pat <
1515   (i64 InlineImm<i64>:$imm),
1516   (S_MOV_B64 InlineImm<i64>:$imm)
1517 >;
1518
1519 // i64 immediates aren't supported in hardware, split it into two 32bit values
1520 def : Pat <
1521   (i64 imm:$imm),
1522   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1523     (S_MOV_B32 (i32 (LO32 imm:$imm))), sub0),
1524     (S_MOV_B32 (i32 (HI32 imm:$imm))), sub1)
1525 >;
1526
1527 def : Pat <
1528   (f64 fpimm:$imm),
1529   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
1530     (V_MOV_B32_e32 (f32 (LO32f fpimm:$imm))), sub0),
1531     (V_MOV_B32_e32 (f32 (HI32f fpimm:$imm))), sub1)
1532 >;
1533
1534 /********** ===================== **********/
1535 /********** Interpolation Paterns **********/
1536 /********** ===================== **********/
1537
1538 def : Pat <
1539   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1540   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1541 >;
1542
1543 def : Pat <
1544   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1545   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1546                                     imm:$attr_chan, imm:$attr, i32:$params),
1547                    (EXTRACT_SUBREG $ij, sub1),
1548                    imm:$attr_chan, imm:$attr, $params)
1549 >;
1550
1551 /********** ================== **********/
1552 /********** Intrinsic Patterns **********/
1553 /********** ================== **********/
1554
1555 /* llvm.AMDGPU.pow */
1556 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
1557
1558 def : Pat <
1559   (int_AMDGPU_div f32:$src0, f32:$src1),
1560   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
1561 >;
1562
1563 def : Pat<
1564   (fdiv f32:$src0, f32:$src1),
1565   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
1566 >;
1567
1568 def : Pat<
1569   (fdiv f64:$src0, f64:$src1),
1570   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
1571 >;
1572
1573 def : Pat <
1574   (fcos f32:$src0),
1575   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1576 >;
1577
1578 def : Pat <
1579   (fsin f32:$src0),
1580   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1581 >;
1582
1583 def : Pat <
1584   (int_AMDGPU_cube v4f32:$src),
1585   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1586     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
1587                   (EXTRACT_SUBREG $src, sub1),
1588                   (EXTRACT_SUBREG $src, sub2)),
1589                    sub0),
1590     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
1591                   (EXTRACT_SUBREG $src, sub1),
1592                   (EXTRACT_SUBREG $src, sub2)),
1593                    sub1),
1594     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
1595                   (EXTRACT_SUBREG $src, sub1),
1596                   (EXTRACT_SUBREG $src, sub2)),
1597                    sub2),
1598     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
1599                   (EXTRACT_SUBREG $src, sub1),
1600                   (EXTRACT_SUBREG $src, sub2)),
1601                    sub3)
1602 >;
1603
1604 def : Pat <
1605   (i32 (sext i1:$src0)),
1606   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
1607 >;
1608
1609 // 1. Offset as 8bit DWORD immediate
1610 def : Pat <
1611   (int_SI_load_const v16i8:$sbase, IMM8bitDWORD:$offset),
1612   (S_BUFFER_LOAD_DWORD_IMM $sbase, IMM8bitDWORD:$offset)
1613 >;
1614
1615 // 2. Offset loaded in an 32bit SGPR
1616 def : Pat <
1617   (int_SI_load_const v16i8:$sbase, imm:$offset),
1618   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1619 >;
1620
1621 // 3. Offset in an 32Bit VGPR
1622 def : Pat <
1623   (int_SI_load_const v16i8:$sbase, i32:$voff),
1624   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff)
1625 >;
1626
1627 // The multiplication scales from [0,1] to the unsigned integer range
1628 def : Pat <
1629   (AMDGPUurecip i32:$src0),
1630   (V_CVT_U32_F32_e32
1631     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
1632                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
1633 >;
1634
1635 def : Pat <
1636   (int_SI_tid),
1637   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
1638                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0, 0, 0))
1639 >;
1640
1641 /********** ================== **********/
1642 /**********   VOP3 Patterns    **********/
1643 /********** ================== **********/
1644
1645 def : Pat <
1646   (f32 (fadd (fmul f32:$src0, f32:$src1), f32:$src2)),
1647   (V_MAD_F32 $src0, $src1, $src2)
1648 >;
1649
1650 /********** ======================= **********/
1651 /**********   Load/Store Patterns   **********/
1652 /********** ======================= **********/
1653
1654 def : Pat <
1655     (local_load i64:$src0),
1656     (i32 (DS_READ_B32 0, (EXTRACT_SUBREG $src0, sub0),
1657                       (EXTRACT_SUBREG $src0, sub0), (EXTRACT_SUBREG $src0, sub0), 0, 0))
1658 >;
1659
1660 def : Pat <
1661     (local_store i32:$src1, i64:$src0),
1662     (DS_WRITE_B32 0, (EXTRACT_SUBREG $src0, sub0), $src1, $src1, 0, 0)
1663 >;
1664
1665 /********** ================== **********/
1666 /**********   SMRD Patterns    **********/
1667 /********** ================== **********/
1668
1669 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1670
1671   // 1. Offset as 8bit DWORD immediate
1672   def : Pat <
1673     (constant_load (SIadd64bit32bit i64:$sbase, IMM8bitDWORD:$offset)),
1674     (vt (Instr_IMM $sbase, IMM8bitDWORD:$offset))
1675   >;
1676
1677   // 2. Offset loaded in an 32bit SGPR
1678   def : Pat <
1679     (constant_load (SIadd64bit32bit i64:$sbase, imm:$offset)),
1680     (vt (Instr_SGPR $sbase, (S_MOV_B32 imm:$offset)))
1681   >;
1682
1683   // 3. No offset at all
1684   def : Pat <
1685     (constant_load i64:$sbase),
1686     (vt (Instr_IMM $sbase, 0))
1687   >;
1688 }
1689
1690 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1691 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1692 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1693 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v16i8>;
1694 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1695
1696 //===----------------------------------------------------------------------===//
1697 // MUBUF Patterns
1698 //===----------------------------------------------------------------------===//
1699
1700 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
1701                               PatFrag global_ld, PatFrag constant_ld> {
1702   def : Pat <
1703     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
1704     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
1705   >;
1706
1707   def : Pat <
1708     (vt (global_ld i64:$ptr)),
1709     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
1710   >;
1711
1712   def : Pat <
1713      (vt (global_ld (add i64:$ptr, i64:$offset))),
1714      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1715   >;
1716
1717   def : Pat <
1718      (vt (constant_ld (add i64:$ptr, i64:$offset))),
1719      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1720   >;
1721 }
1722
1723 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
1724                           global_load, constant_load>;
1725 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
1726                           global_load, constant_load>;
1727 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
1728                           zextloadi8_global, zextloadi8_constant>;
1729 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
1730                           global_load, constant_load>;
1731 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
1732                           global_load, constant_load>;
1733
1734 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt> {
1735
1736   def : Pat <
1737     (global_store vt:$value, i64:$ptr),
1738     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
1739   >;
1740
1741   def : Pat <
1742     (global_store vt:$value, (add i64:$ptr, i64:$offset)),
1743     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
1744    >;
1745 }
1746
1747 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32>;
1748 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64>;
1749 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32>;
1750 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32>;
1751
1752 /********** ====================== **********/
1753 /**********   Indirect adressing   **********/
1754 /********** ====================== **********/
1755
1756 multiclass SI_INDIRECT_Pattern <ValueType vt, SI_INDIRECT_DST IndDst> {
1757
1758   // 1. Extract with offset
1759   def : Pat<
1760     (vector_extract vt:$vec, (i64 (zext (add i32:$idx, imm:$off)))),
1761     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
1762   >;
1763
1764   // 2. Extract without offset
1765   def : Pat<
1766     (vector_extract vt:$vec, (i64 (zext i32:$idx))),
1767     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
1768   >;
1769
1770   // 3. Insert with offset
1771   def : Pat<
1772     (vector_insert vt:$vec, f32:$val, (i64 (zext (add i32:$idx, imm:$off)))),
1773     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
1774   >;
1775
1776   // 4. Insert without offset
1777   def : Pat<
1778     (vector_insert vt:$vec, f32:$val, (i64 (zext i32:$idx))),
1779     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
1780   >;
1781 }
1782
1783 defm : SI_INDIRECT_Pattern <v2f32, SI_INDIRECT_DST_V2>;
1784 defm : SI_INDIRECT_Pattern <v4f32, SI_INDIRECT_DST_V4>;
1785 defm : SI_INDIRECT_Pattern <v8f32, SI_INDIRECT_DST_V8>;
1786 defm : SI_INDIRECT_Pattern <v16f32, SI_INDIRECT_DST_V16>;
1787
1788 /********** =============== **********/
1789 /**********   Conditions    **********/
1790 /********** =============== **********/
1791
1792 def : Pat<
1793   (i1 (setcc f32:$src0, f32:$src1, SETO)),
1794   (V_CMP_O_F32_e64 $src0, $src1)
1795 >;
1796
1797 def : Pat<
1798   (i1 (setcc f32:$src0, f32:$src1, SETUO)),
1799   (V_CMP_U_F32_e64 $src0, $src1)
1800 >;
1801
1802 //============================================================================//
1803 // Miscellaneous Optimization Patterns
1804 //============================================================================//
1805
1806 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
1807
1808 } // End isSI predicate