lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def isCFDepth0 : Predicate<"isCFDepth0()">;
  36
  37 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  38
  39 let SubtargetPredicate = isSI in {
  40 let OtherPredicates  = [isCFDepth0] in {
  41
  42 //===----------------------------------------------------------------------===//
  43 // SMRD Instructions
  44 //===----------------------------------------------------------------------===//
  45
  46 let mayLoad = 1 in {
  47
  48 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  49 // SMRD instructions, because the SGPR_32 register class does not include M0
  50 // and writing to M0 from an SMRD instruction will hang the GPU.
  51 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  52 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  53 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  54 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  55 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  56
  57 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  58   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  59 >;
  60
  61 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  62   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  63 >;
  64
  65 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  66   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  67 >;
  68
  69 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  70   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  71 >;
  72
  73 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  74   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  75 >;
  76
  77 } // mayLoad = 1
  78
  79 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  80 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  81
  82 //===----------------------------------------------------------------------===//
  83 // SOP1 Instructions
  84 //===----------------------------------------------------------------------===//
  85
  86 let neverHasSideEffects = 1 in {
  87
  88 let isMoveImm = 1 in {
  89 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  90 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  91 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  92 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  93 } // End isMoveImm = 1
  94
  95 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  96   [(set i32:$dst, (not i32:$src0))]
  97 >;
  98
  99 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64",
 100   [(set i64:$dst, (not i64:$src0))]
 101 >;
 102 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
 103 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 104 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
 105 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 106 } // End neverHasSideEffects = 1
 107
 108 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 109 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 110 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "S_BCNT1_I32_B32",
 111   [(set i32:$dst, (ctpop i32:$src0))]
 112 >;
 113 def S_BCNT1_I32_B64 : SOP1_32_64 <0x00000010, "S_BCNT1_I32_B64", []>;
 114
 115 ////def S_FF0_I32_B32 : SOP1_32 <0x00000011, "S_FF0_I32_B32", []>;
 116 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 117 def S_FF1_I32_B32 : SOP1_32 <0x00000013, "S_FF1_I32_B32",
 118   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 119 >;
 120 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 121
 122 def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32",
 123   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 124 >;
 125
 126 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 127 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 128 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 129 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 130   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 131 >;
 132 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 133   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 134 >;
 135
 136 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 137 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 138 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 139 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 140 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
 141 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 142 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 143 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 144
 145 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 146
 147 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 148 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 149 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 150 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 151 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 152 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 153 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 154 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 155
 156 } // End hasSideEffects = 1
 157
 158 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 159 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 160 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 161 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 162 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 163 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 164 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 165 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 166 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 167 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 168
 169 //===----------------------------------------------------------------------===//
 170 // SOP2 Instructions
 171 //===----------------------------------------------------------------------===//
 172
 173 let Defs = [SCC] in { // Carry out goes to SCC
 174 let isCommutable = 1 in {
 175 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 176 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 177   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 178 >;
 179 } // End isCommutable = 1
 180
 181 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 182 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 183   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 184 >;
 185
 186 let Uses = [SCC] in { // Carry in comes from SCC
 187 let isCommutable = 1 in {
 188 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 189   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 190 } // End isCommutable = 1
 191
 192 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 193   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 194 } // End Uses = [SCC]
 195 } // End Defs = [SCC]
 196
 197 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 198   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 199 >;
 200 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 201   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 202 >;
 203 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 204   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 205 >;
 206 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 207   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 208 >;
 209
 210 def S_CSELECT_B32 : SOP2 <
 211   0x0000000a, (outs SReg_32:$dst),
 212   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 213   []
 214 >;
 215
 216 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 217
 218 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 219   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 220 >;
 221
 222 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 223   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 224 >;
 225
 226 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 227   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 228 >;
 229
 230 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 231   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 232 >;
 233
 234 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 235   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 236 >;
 237
 238 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 239   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 240 >;
 241 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 242 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 243 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 244 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 245 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 246 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 247 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 248 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 249 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 250 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 251
 252 // Use added complexity so these patterns are preferred to the VALU patterns.
 253 let AddedComplexity = 1 in {
 254
 255 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 256   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 257 >;
 258 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 259   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 260 >;
 261 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 262   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 263 >;
 264 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 265   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 266 >;
 267 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 268   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 269 >;
 270 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 271   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 272 >;
 273
 274 } // End AddedComplexity = 1
 275
 276 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 277 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 278 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 279 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 280 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 281 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 282 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 283 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 284 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 285
 286 //===----------------------------------------------------------------------===//
 287 // SOPC Instructions
 288 //===----------------------------------------------------------------------===//
 289
 290 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 291 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 292 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 293 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 294 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 295 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 296 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 297 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 298 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 299 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 300 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 301 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 302 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 303 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 304 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 305 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 306 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 307
 308 //===----------------------------------------------------------------------===//
 309 // SOPK Instructions
 310 //===----------------------------------------------------------------------===//
 311
 312 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 313 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 314
 315 /*
 316 This instruction is disabled for now until we can figure out how to teach
 317 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 318 instructions.
 319
 320 When this instruction is enabled the code generator sometimes produces this
 321 invalid sequence:
 322
 323 SCC = S_CMPK_EQ_I32 SGPR0, imm
 324 VCC = COPY SCC
 325 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 326
 327 def S_CMPK_EQ_I32 : SOPK <
 328   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 329   "S_CMPK_EQ_I32",
 330   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 331 >;
 332 */
 333
 334 let isCompare = 1, Defs = [SCC] in {
 335 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 336 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 337 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 338 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 339 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 340 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 341 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 342 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 343 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 344 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 345 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 346 } // End isCompare = 1, Defs = [SCC]
 347
 348 let Defs = [SCC], isCommutable = 1 in {
 349   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 350   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 351 }
 352
 353 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 354 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 355 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 356 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 357 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 358 //def EXP : EXP_ <0x00000000, "EXP", []>;
 359
 360 } // End let OtherPredicates = [isCFDepth0]
 361
 362 //===----------------------------------------------------------------------===//
 363 // SOPP Instructions
 364 //===----------------------------------------------------------------------===//
 365
 366 def S_NOP : SOPP <0x00000000, (ins i16imm:$SIMM16), "S_NOP $SIMM16", []>;
 367
 368 let isTerminator = 1 in {
 369
 370 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 371   [(IL_retflag)]> {
 372   let SIMM16 = 0;
 373   let isBarrier = 1;
 374   let hasCtrlDep = 1;
 375 }
 376
 377 let isBranch = 1 in {
 378 def S_BRANCH : SOPP <
 379   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 380   [(br bb:$target)]> {
 381   let isBarrier = 1;
 382 }
 383
 384 let DisableEncoding = "$scc" in {
 385 def S_CBRANCH_SCC0 : SOPP <
 386   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 387   "S_CBRANCH_SCC0 $target", []
 388 >;
 389 def S_CBRANCH_SCC1 : SOPP <
 390   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 391   "S_CBRANCH_SCC1 $target",
 392   []
 393 >;
 394 } // End DisableEncoding = "$scc"
 395
 396 def S_CBRANCH_VCCZ : SOPP <
 397   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 398   "S_CBRANCH_VCCZ $target",
 399   []
 400 >;
 401 def S_CBRANCH_VCCNZ : SOPP <
 402   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 403   "S_CBRANCH_VCCNZ $target",
 404   []
 405 >;
 406
 407 let DisableEncoding = "$exec" in {
 408 def S_CBRANCH_EXECZ : SOPP <
 409   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 410   "S_CBRANCH_EXECZ $target",
 411   []
 412 >;
 413 def S_CBRANCH_EXECNZ : SOPP <
 414   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 415   "S_CBRANCH_EXECNZ $target",
 416   []
 417 >;
 418 } // End DisableEncoding = "$exec"
 419
 420
 421 } // End isBranch = 1
 422 } // End isTerminator = 1
 423
 424 let hasSideEffects = 1 in {
 425 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 426   [(int_AMDGPU_barrier_local)]
 427 > {
 428   let SIMM16 = 0;
 429   let isBarrier = 1;
 430   let hasCtrlDep = 1;
 431   let mayLoad = 1;
 432   let mayStore = 1;
 433 }
 434
 435 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 436   []
 437 >;
 438 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 439 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 440 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 441
 442 let Uses = [EXEC] in {
 443   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 444       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 445   > {
 446     let DisableEncoding = "$m0";
 447   }
 448 } // End Uses = [EXEC]
 449
 450 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 451 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 452 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 453 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 454 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 455 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 456 } // End hasSideEffects
 457
 458 //===----------------------------------------------------------------------===//
 459 // VOPC Instructions
 460 //===----------------------------------------------------------------------===//
 461
 462 let isCompare = 1 in {
 463
 464 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 465 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 466 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 467 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 468 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 469 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 470 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 471 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 472 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 473 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 474 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 475 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 476 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 477 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 478 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 479 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 480
 481 let hasSideEffects = 1 in {
 482
 483 defm V_CMPX_F_F32 : VOPCX_32 <0x00000010, "V_CMPX_F_F32">;
 484 defm V_CMPX_LT_F32 : VOPCX_32 <0x00000011, "V_CMPX_LT_F32">;
 485 defm V_CMPX_EQ_F32 : VOPCX_32 <0x00000012, "V_CMPX_EQ_F32">;
 486 defm V_CMPX_LE_F32 : VOPCX_32 <0x00000013, "V_CMPX_LE_F32">;
 487 defm V_CMPX_GT_F32 : VOPCX_32 <0x00000014, "V_CMPX_GT_F32">;
 488 defm V_CMPX_LG_F32 : VOPCX_32 <0x00000015, "V_CMPX_LG_F32">;
 489 defm V_CMPX_GE_F32 : VOPCX_32 <0x00000016, "V_CMPX_GE_F32">;
 490 defm V_CMPX_O_F32 : VOPCX_32 <0x00000017, "V_CMPX_O_F32">;
 491 defm V_CMPX_U_F32 : VOPCX_32 <0x00000018, "V_CMPX_U_F32">;
 492 defm V_CMPX_NGE_F32 : VOPCX_32 <0x00000019, "V_CMPX_NGE_F32">;
 493 defm V_CMPX_NLG_F32 : VOPCX_32 <0x0000001a, "V_CMPX_NLG_F32">;
 494 defm V_CMPX_NGT_F32 : VOPCX_32 <0x0000001b, "V_CMPX_NGT_F32">;
 495 defm V_CMPX_NLE_F32 : VOPCX_32 <0x0000001c, "V_CMPX_NLE_F32">;
 496 defm V_CMPX_NEQ_F32 : VOPCX_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 497 defm V_CMPX_NLT_F32 : VOPCX_32 <0x0000001e, "V_CMPX_NLT_F32">;
 498 defm V_CMPX_TRU_F32 : VOPCX_32 <0x0000001f, "V_CMPX_TRU_F32">;
 499
 500 } // End hasSideEffects = 1
 501
 502 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 503 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 504 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 505 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 506 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 507 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 508 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 509 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 510 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 511 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 512 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 513 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 514 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 515 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 516 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 517 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 518
 519 let hasSideEffects = 1 in {
 520
 521 defm V_CMPX_F_F64 : VOPCX_64 <0x00000030, "V_CMPX_F_F64">;
 522 defm V_CMPX_LT_F64 : VOPCX_64 <0x00000031, "V_CMPX_LT_F64">;
 523 defm V_CMPX_EQ_F64 : VOPCX_64 <0x00000032, "V_CMPX_EQ_F64">;
 524 defm V_CMPX_LE_F64 : VOPCX_64 <0x00000033, "V_CMPX_LE_F64">;
 525 defm V_CMPX_GT_F64 : VOPCX_64 <0x00000034, "V_CMPX_GT_F64">;
 526 defm V_CMPX_LG_F64 : VOPCX_64 <0x00000035, "V_CMPX_LG_F64">;
 527 defm V_CMPX_GE_F64 : VOPCX_64 <0x00000036, "V_CMPX_GE_F64">;
 528 defm V_CMPX_O_F64 : VOPCX_64 <0x00000037, "V_CMPX_O_F64">;
 529 defm V_CMPX_U_F64 : VOPCX_64 <0x00000038, "V_CMPX_U_F64">;
 530 defm V_CMPX_NGE_F64 : VOPCX_64 <0x00000039, "V_CMPX_NGE_F64">;
 531 defm V_CMPX_NLG_F64 : VOPCX_64 <0x0000003a, "V_CMPX_NLG_F64">;
 532 defm V_CMPX_NGT_F64 : VOPCX_64 <0x0000003b, "V_CMPX_NGT_F64">;
 533 defm V_CMPX_NLE_F64 : VOPCX_64 <0x0000003c, "V_CMPX_NLE_F64">;
 534 defm V_CMPX_NEQ_F64 : VOPCX_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 535 defm V_CMPX_NLT_F64 : VOPCX_64 <0x0000003e, "V_CMPX_NLT_F64">;
 536 defm V_CMPX_TRU_F64 : VOPCX_64 <0x0000003f, "V_CMPX_TRU_F64">;
 537
 538 } // End hasSideEffects = 1
 539
 540 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 541 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 542 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 543 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 544 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 545 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 546 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 547 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 548 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 549 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 550 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 551 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 552 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 553 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 554 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 555 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 556
 557 let hasSideEffects = 1 in {
 558
 559 defm V_CMPSX_F_F32 : VOPCX_32 <0x00000050, "V_CMPSX_F_F32">;
 560 defm V_CMPSX_LT_F32 : VOPCX_32 <0x00000051, "V_CMPSX_LT_F32">;
 561 defm V_CMPSX_EQ_F32 : VOPCX_32 <0x00000052, "V_CMPSX_EQ_F32">;
 562 defm V_CMPSX_LE_F32 : VOPCX_32 <0x00000053, "V_CMPSX_LE_F32">;
 563 defm V_CMPSX_GT_F32 : VOPCX_32 <0x00000054, "V_CMPSX_GT_F32">;
 564 defm V_CMPSX_LG_F32 : VOPCX_32 <0x00000055, "V_CMPSX_LG_F32">;
 565 defm V_CMPSX_GE_F32 : VOPCX_32 <0x00000056, "V_CMPSX_GE_F32">;
 566 defm V_CMPSX_O_F32 : VOPCX_32 <0x00000057, "V_CMPSX_O_F32">;
 567 defm V_CMPSX_U_F32 : VOPCX_32 <0x00000058, "V_CMPSX_U_F32">;
 568 defm V_CMPSX_NGE_F32 : VOPCX_32 <0x00000059, "V_CMPSX_NGE_F32">;
 569 defm V_CMPSX_NLG_F32 : VOPCX_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 570 defm V_CMPSX_NGT_F32 : VOPCX_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 571 defm V_CMPSX_NLE_F32 : VOPCX_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 572 defm V_CMPSX_NEQ_F32 : VOPCX_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 573 defm V_CMPSX_NLT_F32 : VOPCX_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 574 defm V_CMPSX_TRU_F32 : VOPCX_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 575
 576 } // End hasSideEffects = 1
 577
 578 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 579 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 580 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 581 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 582 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 583 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 584 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 585 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 586 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 587 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 588 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 589 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 590 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 591 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 592 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 593 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 594
 595 let hasSideEffects = 1, Defs = [EXEC] in {
 596
 597 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 598 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 599 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 600 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 601 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 602 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 603 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 604 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 605 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 606 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 607 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 608 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 609 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 610 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 611 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 612 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 613
 614 } // End hasSideEffects = 1, Defs = [EXEC]
 615
 616 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 617 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 618 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 619 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 620 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 621 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 622 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 623 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 624
 625 let hasSideEffects = 1 in {
 626
 627 defm V_CMPX_F_I32 : VOPCX_32 <0x00000090, "V_CMPX_F_I32">;
 628 defm V_CMPX_LT_I32 : VOPCX_32 <0x00000091, "V_CMPX_LT_I32">;
 629 defm V_CMPX_EQ_I32 : VOPCX_32 <0x00000092, "V_CMPX_EQ_I32">;
 630 defm V_CMPX_LE_I32 : VOPCX_32 <0x00000093, "V_CMPX_LE_I32">;
 631 defm V_CMPX_GT_I32 : VOPCX_32 <0x00000094, "V_CMPX_GT_I32">;
 632 defm V_CMPX_NE_I32 : VOPCX_32 <0x00000095, "V_CMPX_NE_I32">;
 633 defm V_CMPX_GE_I32 : VOPCX_32 <0x00000096, "V_CMPX_GE_I32">;
 634 defm V_CMPX_T_I32 : VOPCX_32 <0x00000097, "V_CMPX_T_I32">;
 635
 636 } // End hasSideEffects = 1
 637
 638 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 639 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 640 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 641 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 642 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 643 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 644 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 645 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 646
 647 let hasSideEffects = 1 in {
 648
 649 defm V_CMPX_F_I64 : VOPCX_64 <0x000000b0, "V_CMPX_F_I64">;
 650 defm V_CMPX_LT_I64 : VOPCX_64 <0x000000b1, "V_CMPX_LT_I64">;
 651 defm V_CMPX_EQ_I64 : VOPCX_64 <0x000000b2, "V_CMPX_EQ_I64">;
 652 defm V_CMPX_LE_I64 : VOPCX_64 <0x000000b3, "V_CMPX_LE_I64">;
 653 defm V_CMPX_GT_I64 : VOPCX_64 <0x000000b4, "V_CMPX_GT_I64">;
 654 defm V_CMPX_NE_I64 : VOPCX_64 <0x000000b5, "V_CMPX_NE_I64">;
 655 defm V_CMPX_GE_I64 : VOPCX_64 <0x000000b6, "V_CMPX_GE_I64">;
 656 defm V_CMPX_T_I64 : VOPCX_64 <0x000000b7, "V_CMPX_T_I64">;
 657
 658 } // End hasSideEffects = 1
 659
 660 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 661 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 662 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 663 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 664 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 665 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 666 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 667 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 668
 669 let hasSideEffects = 1 in {
 670
 671 defm V_CMPX_F_U32 : VOPCX_32 <0x000000d0, "V_CMPX_F_U32">;
 672 defm V_CMPX_LT_U32 : VOPCX_32 <0x000000d1, "V_CMPX_LT_U32">;
 673 defm V_CMPX_EQ_U32 : VOPCX_32 <0x000000d2, "V_CMPX_EQ_U32">;
 674 defm V_CMPX_LE_U32 : VOPCX_32 <0x000000d3, "V_CMPX_LE_U32">;
 675 defm V_CMPX_GT_U32 : VOPCX_32 <0x000000d4, "V_CMPX_GT_U32">;
 676 defm V_CMPX_NE_U32 : VOPCX_32 <0x000000d5, "V_CMPX_NE_U32">;
 677 defm V_CMPX_GE_U32 : VOPCX_32 <0x000000d6, "V_CMPX_GE_U32">;
 678 defm V_CMPX_T_U32 : VOPCX_32 <0x000000d7, "V_CMPX_T_U32">;
 679
 680 } // End hasSideEffects = 1
 681
 682 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 683 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 684 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 685 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 686 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 687 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 688 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 689 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 690
 691 let hasSideEffects = 1 in {
 692
 693 defm V_CMPX_F_U64 : VOPCX_64 <0x000000f0, "V_CMPX_F_U64">;
 694 defm V_CMPX_LT_U64 : VOPCX_64 <0x000000f1, "V_CMPX_LT_U64">;
 695 defm V_CMPX_EQ_U64 : VOPCX_64 <0x000000f2, "V_CMPX_EQ_U64">;
 696 defm V_CMPX_LE_U64 : VOPCX_64 <0x000000f3, "V_CMPX_LE_U64">;
 697 defm V_CMPX_GT_U64 : VOPCX_64 <0x000000f4, "V_CMPX_GT_U64">;
 698 defm V_CMPX_NE_U64 : VOPCX_64 <0x000000f5, "V_CMPX_NE_U64">;
 699 defm V_CMPX_GE_U64 : VOPCX_64 <0x000000f6, "V_CMPX_GE_U64">;
 700 defm V_CMPX_T_U64 : VOPCX_64 <0x000000f7, "V_CMPX_T_U64">;
 701
 702 } // End hasSideEffects = 1
 703
 704 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 705
 706 let hasSideEffects = 1 in {
 707 defm V_CMPX_CLASS_F32 : VOPCX_32 <0x00000098, "V_CMPX_CLASS_F32">;
 708 } // End hasSideEffects = 1
 709
 710 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 711
 712 let hasSideEffects = 1 in {
 713 defm V_CMPX_CLASS_F64 : VOPCX_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 714 } // End hasSideEffects = 1
 715
 716 } // End isCompare = 1
 717
 718 //===----------------------------------------------------------------------===//
 719 // DS Instructions
 720 //===----------------------------------------------------------------------===//
 721
 722
 723 def DS_ADD_U32 : DS_1A1D_NORET <0x0, "DS_ADD_U32", VReg_32>;
 724 def DS_SUB_U32 : DS_1A1D_NORET <0x1, "DS_SUB_U32", VReg_32>;
 725 def DS_RSUB_U32 : DS_1A1D_NORET <0x2, "DS_RSUB_U32", VReg_32>;
 726 def DS_INC_U32 : DS_1A1D_NORET <0x3, "DS_INC_U32", VReg_32>;
 727 def DS_DEC_U32 : DS_1A1D_NORET <0x4, "DS_DEC_U32", VReg_32>;
 728 def DS_MIN_I32 : DS_1A1D_NORET <0x5, "DS_MIN_I32", VReg_32>;
 729 def DS_MAX_I32 : DS_1A1D_NORET <0x6, "DS_MAX_I32", VReg_32>;
 730 def DS_MIN_U32 : DS_1A1D_NORET <0x7, "DS_MIN_U32", VReg_32>;
 731 def DS_MAX_U32 : DS_1A1D_NORET <0x8, "DS_MAX_U32", VReg_32>;
 732 def DS_AND_B32 : DS_1A1D_NORET <0x9, "DS_AND_B32", VReg_32>;
 733 def DS_OR_B32 : DS_1A1D_NORET <0xa, "DS_OR_B32", VReg_32>;
 734 def DS_XOR_B32 : DS_1A1D_NORET <0xb, "DS_XOR_B32", VReg_32>;
 735 def DS_MSKOR_B32 : DS_1A1D_NORET <0xc, "DS_MSKOR_B32", VReg_32>;
 736 def DS_CMPST_B32 : DS_1A2D_NORET <0x10, "DS_CMPST_B32", VReg_32>;
 737 def DS_CMPST_F32 : DS_1A2D_NORET <0x11, "DS_CMPST_F32", VReg_32>;
 738 def DS_MIN_F32 : DS_1A1D_NORET <0x12, "DS_MIN_F32", VReg_32>;
 739 def DS_MAX_F32 : DS_1A1D_NORET <0x13, "DS_MAX_F32", VReg_32>;
 740
 741 def DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "DS_ADD_RTN_U32", VReg_32>;
 742 def DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "DS_SUB_RTN_U32", VReg_32>;
 743 def DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "DS_RSUB_RTN_U32", VReg_32>;
 744 def DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "DS_INC_RTN_U32", VReg_32>;
 745 def DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "DS_DEC_RTN_U32", VReg_32>;
 746 def DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "DS_MIN_RTN_I32", VReg_32>;
 747 def DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "DS_MAX_RTN_I32", VReg_32>;
 748 def DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "DS_MIN_RTN_U32", VReg_32>;
 749 def DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "DS_MAX_RTN_U32", VReg_32>;
 750 def DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "DS_AND_RTN_B32", VReg_32>;
 751 def DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "DS_OR_RTN_B32", VReg_32>;
 752 def DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "DS_XOR_RTN_B32", VReg_32>;
 753 def DS_MSKOR_RTN_B32 : DS_1A1D_RET <0x2c, "DS_MSKOR_RTN_B32", VReg_32>;
 754 def DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "DS_WRXCHG_RTN_B32", VReg_32>;
 755 //def DS_WRXCHG2_RTN_B32 : DS_2A0D_RET <0x2e, "DS_WRXCHG2_RTN_B32", VReg_32>;
 756 //def DS_WRXCHG2ST64_RTN_B32 : DS_2A0D_RET <0x2f, "DS_WRXCHG2_RTN_B32", VReg_32>;
 757 def DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "DS_CMPST_RTN_B32", VReg_32>;
 758 def DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "DS_CMPST_RTN_F32", VReg_32>;
 759 def DS_MIN_RTN_F32 : DS_1A1D_RET <0x32, "DS_MIN_RTN_F32", VReg_32>;
 760 def DS_MAX_RTN_F32 : DS_1A1D_RET <0x33, "DS_MAX_RTN_F32", VReg_32>;
 761
 762 let SubtargetPredicate = isCI in {
 763 def DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "DS_WRAP_RTN_F32", VReg_32>;
 764 } // End isCI
 765
 766
 767 def DS_ADD_U64 : DS_1A1D_NORET <0x40, "DS_ADD_U64", VReg_32>;
 768 def DS_SUB_U64 : DS_1A1D_NORET <0x41, "DS_SUB_U64", VReg_32>;
 769 def DS_RSUB_U64 : DS_1A1D_NORET <0x42, "DS_RSUB_U64", VReg_32>;
 770 def DS_INC_U64 : DS_1A1D_NORET <0x43, "DS_INC_U64", VReg_32>;
 771 def DS_DEC_U64 : DS_1A1D_NORET <0x44, "DS_DEC_U64", VReg_32>;
 772 def DS_MIN_I64 : DS_1A1D_NORET <0x45, "DS_MIN_I64", VReg_64>;
 773 def DS_MAX_I64 : DS_1A1D_NORET <0x46, "DS_MAX_I64", VReg_64>;
 774 def DS_MIN_U64 : DS_1A1D_NORET <0x47, "DS_MIN_U64", VReg_64>;
 775 def DS_MAX_U64 : DS_1A1D_NORET <0x48, "DS_MAX_U64", VReg_64>;
 776 def DS_AND_B64 : DS_1A1D_NORET <0x49, "DS_AND_B64", VReg_64>;
 777 def DS_OR_B64 : DS_1A1D_NORET <0x4a, "DS_OR_B64", VReg_64>;
 778 def DS_XOR_B64 : DS_1A1D_NORET <0x4b, "DS_XOR_B64", VReg_64>;
 779 def DS_MSKOR_B64 : DS_1A1D_NORET <0x4c, "DS_MSKOR_B64", VReg_64>;
 780 def DS_CMPST_B64 : DS_1A2D_NORET <0x50, "DS_CMPST_B64", VReg_64>;
 781 def DS_CMPST_F64 : DS_1A2D_NORET <0x51, "DS_CMPST_F64", VReg_64>;
 782 def DS_MIN_F64 : DS_1A1D_NORET <0x52, "DS_MIN_F64", VReg_64>;
 783 def DS_MAX_F64 : DS_1A1D_NORET <0x53, "DS_MAX_F64", VReg_64>;
 784
 785 def DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "DS_ADD_RTN_U64", VReg_64>;
 786 def DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "DS_SUB_RTN_U64", VReg_64>;
 787 def DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "DS_RSUB_RTN_U64", VReg_64>;
 788 def DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "DS_INC_RTN_U64", VReg_64>;
 789 def DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "DS_DEC_RTN_U64", VReg_64>;
 790 def DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "DS_MIN_RTN_I64", VReg_64>;
 791 def DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "DS_MAX_RTN_I64", VReg_64>;
 792 def DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "DS_MIN_RTN_U64", VReg_64>;
 793 def DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "DS_MAX_RTN_U64", VReg_64>;
 794 def DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "DS_AND_RTN_B64", VReg_64>;
 795 def DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "DS_OR_RTN_B64", VReg_64>;
 796 def DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "DS_XOR_RTN_B64", VReg_64>;
 797 def DS_MSKOR_RTN_B64 : DS_1A1D_RET <0x6c, "DS_MSKOR_RTN_B64", VReg_64>;
 798 def DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "DS_WRXCHG_RTN_B64", VReg_64>;
 799 //def DS_WRXCHG2_RTN_B64 : DS_2A0D_RET <0x6e, "DS_WRXCHG2_RTN_B64", VReg_64>;
 800 //def DS_WRXCHG2ST64_RTN_B64 : DS_2A0D_RET <0x6f, "DS_WRXCHG2_RTN_B64", VReg_64>;
 801 def DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "DS_CMPST_RTN_B64", VReg_64>;
 802 def DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "DS_CMPST_RTN_F64", VReg_64>;
 803 def DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "DS_MIN_F64", VReg_64>;
 804 def DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "DS_MAX_F64", VReg_64>;
 805
 806 //let SubtargetPredicate = isCI in {
 807 // DS_CONDXCHG32_RTN_B64
 808 // DS_CONDXCHG32_RTN_B128
 809 //} // End isCI
 810
 811 // TODO: _SRC2_* forms
 812
 813 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 814 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 815 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 816 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 817
 818 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 819 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 820 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 821 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 822 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 823 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 824
 825 // 2 forms.
 826 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 827 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 828
 829 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 830 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 831
 832 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 833 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 834
 835 //===----------------------------------------------------------------------===//
 836 // MUBUF Instructions
 837 //===----------------------------------------------------------------------===//
 838
 839 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 840 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 841 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 842 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 843 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 844 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 845 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 846 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 847 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 848 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 849 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 850 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 851 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 852 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 853 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 854
 855 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 856   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 857 >;
 858
 859 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 860   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 861 >;
 862
 863 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 864   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 865 >;
 866
 867 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 868   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 869 >;
 870
 871 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 872   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 873 >;
 874 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 875 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 876 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 877 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 878 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 879 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 880 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 881 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 882 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 883 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 884 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 885 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 886 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 887 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 888 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 889 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 890 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 891 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 892 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 893 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 894 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 895 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 896 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 897 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 898 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 899 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 900 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 901 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 902 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 903 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 904 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 905 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 906 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 907 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 908 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 909 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 910
 911 //===----------------------------------------------------------------------===//
 912 // MTBUF Instructions
 913 //===----------------------------------------------------------------------===//
 914
 915 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 916 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 917 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 918 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 919 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 920 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 921 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 922 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 923
 924 //===----------------------------------------------------------------------===//
 925 // MIMG Instructions
 926 //===----------------------------------------------------------------------===//
 927
 928 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 929 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 930 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 931 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 932 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 933 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 934 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 935 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 936 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 937 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 938 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 939 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 940 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 941 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 942 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 943 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 944 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 945 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 946 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 947 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 948 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 949 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 950 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 951 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 952 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 953 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 954 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 955 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 956 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 957 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 958 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 959 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 960 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 961 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 962 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 963 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 964 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 965 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 966 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 967 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 968 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 969 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 970 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 971 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 972 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 973 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 974 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 975 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 976 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 977 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 978 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 979 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 980 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 981 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 982 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 983 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 984 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 985 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 986 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 987 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 988 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 989 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 990 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 991 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 992 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 993 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 994 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 995 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 996 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 997 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 998 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 999 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
1000 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
1001 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
1002 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
1003 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
1004 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
1005 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
1006 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
1007 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
1008 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
1009 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
1010 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
1011 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
1012 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
1013 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
1014 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
1015 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
1016 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
1017 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
1018 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
1019 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
1020 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
1021 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
1022 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
1023
1024 //===----------------------------------------------------------------------===//
1025 // VOP1 Instructions
1026 //===----------------------------------------------------------------------===//
1027
1028 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
1029
1030 let neverHasSideEffects = 1, isMoveImm = 1 in {
1031 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
1032 } // End neverHasSideEffects = 1, isMoveImm = 1
1033
1034 let Uses = [EXEC] in {
1035
1036 def V_READFIRSTLANE_B32 : VOP1 <
1037   0x00000002,
1038   (outs SReg_32:$vdst),
1039   (ins VReg_32:$src0),
1040   "V_READFIRSTLANE_B32 $vdst, $src0",
1041   []
1042 >;
1043
1044 }
1045
1046 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
1047   [(set i32:$dst, (fp_to_sint f64:$src0))]
1048 >;
1049 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
1050   [(set f64:$dst, (sint_to_fp i32:$src0))]
1051 >;
1052 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
1053   [(set f32:$dst, (sint_to_fp i32:$src0))]
1054 >;
1055 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
1056   [(set f32:$dst, (uint_to_fp i32:$src0))]
1057 >;
1058 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
1059   [(set i32:$dst, (fp_to_uint f32:$src0))]
1060 >;
1061 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
1062   [(set i32:$dst, (fp_to_sint f32:$src0))]
1063 >;
1064 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
1065 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
1066 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
1067 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
1068 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
1069 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
1070 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
1071   [(set f32:$dst, (fround f64:$src0))]
1072 >;
1073 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
1074   [(set f64:$dst, (fextend f32:$src0))]
1075 >;
1076 defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0",
1077   [(set f32:$dst, (AMDGPUcvt_f32_ubyte0 i32:$src0))]
1078 >;
1079 defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1",
1080   [(set f32:$dst, (AMDGPUcvt_f32_ubyte1 i32:$src0))]
1081 >;
1082 defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2",
1083   [(set f32:$dst, (AMDGPUcvt_f32_ubyte2 i32:$src0))]
1084 >;
1085 defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3",
1086   [(set f32:$dst, (AMDGPUcvt_f32_ubyte3 i32:$src0))]
1087 >;
1088 defm V_CVT_U32_F64 : VOP1_32_64 <0x00000015, "V_CVT_U32_F64",
1089   [(set i32:$dst, (fp_to_uint f64:$src0))]
1090 >;
1091 defm V_CVT_F64_U32 : VOP1_64_32 <0x00000016, "V_CVT_F64_U32",
1092   [(set f64:$dst, (uint_to_fp i32:$src0))]
1093 >;
1094
1095 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
1096   [(set f32:$dst, (AMDGPUfract f32:$src0))]
1097 >;
1098 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
1099   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
1100 >;
1101 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
1102   [(set f32:$dst, (fceil f32:$src0))]
1103 >;
1104 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
1105   [(set f32:$dst, (frint f32:$src0))]
1106 >;
1107 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
1108   [(set f32:$dst, (ffloor f32:$src0))]
1109 >;
1110 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
1111   [(set f32:$dst, (fexp2 f32:$src0))]
1112 >;
1113 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
1114 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
1115   [(set f32:$dst, (flog2 f32:$src0))]
1116 >;
1117 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
1118 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
1119 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
1120   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1121 >;
1122 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
1123 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
1124 defm V_RSQ_LEGACY_F32 : VOP1_32 <
1125   0x0000002d, "V_RSQ_LEGACY_F32",
1126   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
1127 >;
1128 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32",
1129   [(set f32:$dst, (fdiv FP_ONE, (fsqrt f32:$src0)))]
1130 >;
1131 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
1132   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
1133 >;
1134 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
1135 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64",
1136   [(set f64:$dst, (fdiv FP_ONE, (fsqrt f64:$src0)))]
1137 >;
1138 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
1139 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
1140   [(set f32:$dst, (fsqrt f32:$src0))]
1141 >;
1142 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
1143   [(set f64:$dst, (fsqrt f64:$src0))]
1144 >;
1145 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
1146 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
1147 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
1148 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
1149 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
1150 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
1151 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
1152 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
1153 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
1154 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
1155 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
1156 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
1157 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1158 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
1159 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
1160 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
1161
1162
1163 //===----------------------------------------------------------------------===//
1164 // VINTRP Instructions
1165 //===----------------------------------------------------------------------===//
1166
1167 def V_INTERP_P1_F32 : VINTRP <
1168   0x00000000,
1169   (outs VReg_32:$dst),
1170   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1171   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1172   []> {
1173   let DisableEncoding = "$m0";
1174 }
1175
1176 def V_INTERP_P2_F32 : VINTRP <
1177   0x00000001,
1178   (outs VReg_32:$dst),
1179   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1180   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1181   []> {
1182
1183   let Constraints = "$src0 = $dst";
1184   let DisableEncoding = "$src0,$m0";
1185
1186 }
1187
1188 def V_INTERP_MOV_F32 : VINTRP <
1189   0x00000002,
1190   (outs VReg_32:$dst),
1191   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1192   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1193   []> {
1194   let DisableEncoding = "$m0";
1195 }
1196
1197 //===----------------------------------------------------------------------===//
1198 // VOP2 Instructions
1199 //===----------------------------------------------------------------------===//
1200
1201 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1202   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1203   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1204   []
1205 >{
1206   let DisableEncoding = "$vcc";
1207 }
1208
1209 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1210   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
1211    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
1212   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
1213   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1214 > {
1215   let src0_modifiers = 0;
1216   let src1_modifiers = 0;
1217   let src2_modifiers = 0;
1218 }
1219
1220 def V_READLANE_B32 : VOP2 <
1221   0x00000001,
1222   (outs SReg_32:$vdst),
1223   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1224   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1225   []
1226 >;
1227
1228 def V_WRITELANE_B32 : VOP2 <
1229   0x00000002,
1230   (outs VReg_32:$vdst),
1231   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1232   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1233   []
1234 >;
1235
1236 let isCommutable = 1 in {
1237 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
1238   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
1239 >;
1240
1241 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
1242   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
1243 >;
1244 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
1245 } // End isCommutable = 1
1246
1247 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
1248
1249 let isCommutable = 1 in {
1250
1251 defm V_MUL_LEGACY_F32 : VOP2_32 <
1252   0x00000007, "V_MUL_LEGACY_F32",
1253   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
1254 >;
1255
1256 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
1257   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
1258 >;
1259
1260
1261 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
1262   [(set i32:$dst, (AMDGPUmul_i24 i32:$src0, i32:$src1))]
1263 >;
1264 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1265 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
1266   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))]
1267 >;
1268 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1269
1270
1271 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
1272   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
1273 >;
1274
1275 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
1276   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
1277 >;
1278
1279 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
1280 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
1281 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
1282   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]>;
1283 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
1284   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]>;
1285 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
1286   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]>;
1287 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
1288   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]>;
1289
1290 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
1291   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1292 >;
1293
1294 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
1295
1296 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
1297   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1298 >;
1299 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
1300
1301 let hasPostISelHook = 1 in {
1302
1303 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
1304   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1305 >;
1306
1307 }
1308 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
1309
1310 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
1311   [(set i32:$dst, (and i32:$src0, i32:$src1))]>;
1312 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
1313   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1314 >;
1315 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
1316   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1317 >;
1318
1319 } // End isCommutable = 1
1320
1321 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32",
1322   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
1323 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1324 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1325 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1326 defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1327 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1328 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1329
1330 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1331 // No patterns so that the scalar instructions are always selected.
1332 // The scalar versions will be replaced with vector when needed later.
1333 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
1334   [(set i32:$dst, (add i32:$src0, i32:$src1))], VSrc_32>;
1335 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
1336   [(set i32:$dst, (sub i32:$src0, i32:$src1))], VSrc_32>;
1337 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1338                               "V_SUB_I32">;
1339
1340 let Uses = [VCC] in { // Carry-in comes from VCC
1341 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32",
1342   [(set i32:$dst, (adde i32:$src0, i32:$src1))], VReg_32>;
1343 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32",
1344   [(set i32:$dst, (sube i32:$src0, i32:$src1))], VReg_32>;
1345 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1346                                "V_SUBB_U32">;
1347 } // End Uses = [VCC]
1348 } // End isCommutable = 1, Defs = [VCC]
1349
1350 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1351 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1352 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1353 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1354 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1355  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1356 >;
1357 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1358 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1359
1360 //===----------------------------------------------------------------------===//
1361 // VOP3 Instructions
1362 //===----------------------------------------------------------------------===//
1363
1364 let neverHasSideEffects = 1 in {
1365
1366 defm V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1367 defm V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32",
1368   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
1369 >;
1370 defm V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1371   [(set i32:$dst, (AMDGPUmad_i24 i32:$src0, i32:$src1, i32:$src2))]
1372 >;
1373 defm V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1374   [(set i32:$dst, (AMDGPUmad_u24 i32:$src0, i32:$src1, i32:$src2))]
1375 >;
1376
1377 } // End neverHasSideEffects
1378
1379 defm V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1380 defm V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1381 defm V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1382 defm V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1383
1384 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1385 defm V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1386   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1387 defm V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1388   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1389 }
1390
1391 defm V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32",
1392   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))]>;
1393 defm V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1394   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1395 >;
1396 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1397   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1398 >;
1399 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1400 defm V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1401
1402 defm V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1403 defm V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1404 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1405 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1406 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1407 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1408 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1409 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1410 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1411 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1412 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1413 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1414 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1415 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1416 defm V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1417 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1418 defm V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1419 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1420
1421 def V_LSHL_B64 : VOP3_64_32 <0x00000161, "V_LSHL_B64",
1422   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1423 >;
1424 def V_LSHR_B64 : VOP3_64_32 <0x00000162, "V_LSHR_B64",
1425   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1426 >;
1427 def V_ASHR_I64 : VOP3_64_32 <0x00000163, "V_ASHR_I64",
1428   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1429 >;
1430
1431 let isCommutable = 1 in {
1432
1433 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1434 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1435 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1436 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1437
1438 } // isCommutable = 1
1439
1440 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1441
1442 let isCommutable = 1 in {
1443
1444 defm V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1445 defm V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1446 defm V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1447 defm V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1448
1449 } // isCommutable = 1
1450
1451 defm V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1452 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1453 defm V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1454 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1455 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1456 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1457 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1458 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1459
1460 //===----------------------------------------------------------------------===//
1461 // Pseudo Instructions
1462 //===----------------------------------------------------------------------===//
1463
1464 let isCodeGenOnly = 1, isPseudo = 1 in {
1465
1466 def V_MOV_I1 : InstSI <
1467   (outs VReg_1:$dst),
1468   (ins i1imm:$src),
1469   "", [(set i1:$dst, (imm:$src))]
1470 >;
1471
1472 def V_AND_I1 : InstSI <
1473    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1474    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1475 >;
1476
1477 def V_OR_I1 : InstSI <
1478    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1479    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1480 >;
1481
1482 // SI pseudo instructions. These are used by the CFG structurizer pass
1483 // and should be lowered to ISA instructions prior to codegen.
1484
1485 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1486     Uses = [EXEC], Defs = [EXEC] in {
1487
1488 let isBranch = 1, isTerminator = 1 in {
1489
1490 def SI_IF: InstSI <
1491   (outs SReg_64:$dst),
1492   (ins SReg_64:$vcc, brtarget:$target),
1493   "",
1494   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1495 >;
1496
1497 def SI_ELSE : InstSI <
1498   (outs SReg_64:$dst),
1499   (ins SReg_64:$src, brtarget:$target),
1500   "",
1501   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1502 > {
1503   let Constraints = "$src = $dst";
1504 }
1505
1506 def SI_LOOP : InstSI <
1507   (outs),
1508   (ins SReg_64:$saved, brtarget:$target),
1509   "SI_LOOP $saved, $target",
1510   [(int_SI_loop i64:$saved, bb:$target)]
1511 >;
1512
1513 } // end isBranch = 1, isTerminator = 1
1514
1515 def SI_BREAK : InstSI <
1516   (outs SReg_64:$dst),
1517   (ins SReg_64:$src),
1518   "SI_ELSE $dst, $src",
1519   [(set i64:$dst, (int_SI_break i64:$src))]
1520 >;
1521
1522 def SI_IF_BREAK : InstSI <
1523   (outs SReg_64:$dst),
1524   (ins SReg_64:$vcc, SReg_64:$src),
1525   "SI_IF_BREAK $dst, $vcc, $src",
1526   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1527 >;
1528
1529 def SI_ELSE_BREAK : InstSI <
1530   (outs SReg_64:$dst),
1531   (ins SReg_64:$src0, SReg_64:$src1),
1532   "SI_ELSE_BREAK $dst, $src0, $src1",
1533   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1534 >;
1535
1536 def SI_END_CF : InstSI <
1537   (outs),
1538   (ins SReg_64:$saved),
1539   "SI_END_CF $saved",
1540   [(int_SI_end_cf i64:$saved)]
1541 >;
1542
1543 def SI_KILL : InstSI <
1544   (outs),
1545   (ins VSrc_32:$src),
1546   "SI_KILL $src",
1547   [(int_AMDGPU_kill f32:$src)]
1548 >;
1549
1550 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1551   // Uses = [EXEC], Defs = [EXEC]
1552
1553 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1554
1555 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1556
1557 let UseNamedOperandTable = 1 in {
1558
1559 def SI_RegisterLoad : InstSI <
1560   (outs VReg_32:$dst, SReg_64:$temp),
1561   (ins FRAMEri32:$addr, i32imm:$chan),
1562   "", []
1563 > {
1564   let isRegisterLoad = 1;
1565   let mayLoad = 1;
1566 }
1567
1568 class SIRegStore<dag outs> : InstSI <
1569   outs,
1570   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1571   "", []
1572 > {
1573   let isRegisterStore = 1;
1574   let mayStore = 1;
1575 }
1576
1577 let usesCustomInserter = 1 in {
1578 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1579 } // End usesCustomInserter = 1
1580 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1581
1582
1583 } // End UseNamedOperandTable = 1
1584
1585 def SI_INDIRECT_SRC : InstSI <
1586   (outs VReg_32:$dst, SReg_64:$temp),
1587   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1588   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1589   []
1590 >;
1591
1592 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1593   (outs rc:$dst, SReg_64:$temp),
1594   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1595   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1596   []
1597 > {
1598   let Constraints = "$src = $dst";
1599 }
1600
1601 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1602 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1603 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1604 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1605 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1606
1607 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1608
1609 let usesCustomInserter = 1 in {
1610
1611 // This pseudo instruction takes a pointer as input and outputs a resource
1612 // constant that can be used with the ADDR64 MUBUF instructions.
1613 def SI_ADDR64_RSRC : InstSI <
1614   (outs SReg_128:$srsrc),
1615   (ins SReg_64:$ptr),
1616   "", []
1617 >;
1618
1619 def V_SUB_F64 : InstSI <
1620   (outs VReg_64:$dst),
1621   (ins VReg_64:$src0, VReg_64:$src1),
1622   "V_SUB_F64 $dst, $src0, $src1",
1623   []
1624 >;
1625
1626 } // end usesCustomInserter
1627
1628 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1629
1630   def _SAVE : InstSI <
1631     (outs VReg_32:$dst),
1632     (ins sgpr_class:$src, i32imm:$frame_idx),
1633     "", []
1634   >;
1635
1636   def _RESTORE : InstSI <
1637     (outs sgpr_class:$dst),
1638     (ins VReg_32:$src, i32imm:$frame_idx),
1639     "", []
1640   >;
1641
1642 }
1643
1644 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
1645 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1646 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1647 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1648 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1649
1650 } // end IsCodeGenOnly, isPseudo
1651
1652 } // end SubtargetPredicate = SI
1653
1654 let Predicates = [isSI] in {
1655
1656 def : Pat<
1657   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1658   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1659 >;
1660
1661 def : Pat <
1662   (int_AMDGPU_kilp),
1663   (SI_KILL 0xbf800000)
1664 >;
1665
1666 /* int_SI_vs_load_input */
1667 def : Pat<
1668   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
1669   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1670 >;
1671
1672 /* int_SI_export */
1673 def : Pat <
1674   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1675                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1676   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1677        $src0, $src1, $src2, $src3)
1678 >;
1679
1680 def : Pat <
1681   (f64 (fsub f64:$src0, f64:$src1)),
1682   (V_SUB_F64 $src0, $src1)
1683 >;
1684
1685 //===----------------------------------------------------------------------===//
1686 // SMRD Patterns
1687 //===----------------------------------------------------------------------===//
1688
1689 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1690
1691   // 1. Offset as 8bit DWORD immediate
1692   def : Pat <
1693     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1694     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1695   >;
1696
1697   // 2. Offset loaded in an 32bit SGPR
1698   def : Pat <
1699     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1700     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1701   >;
1702
1703   // 3. No offset at all
1704   def : Pat <
1705     (constant_load i64:$sbase),
1706     (vt (Instr_IMM $sbase, 0))
1707   >;
1708 }
1709
1710 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1711 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1712 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1713 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1714 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1715 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1716 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1717 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1718
1719 // 1. Offset as 8bit DWORD immediate
1720 def : Pat <
1721   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1722   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1723 >;
1724
1725 // 2. Offset loaded in an 32bit SGPR
1726 def : Pat <
1727   (SIload_constant v4i32:$sbase, imm:$offset),
1728   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1729 >;
1730
1731 //===----------------------------------------------------------------------===//
1732 // SOP2 Patterns
1733 //===----------------------------------------------------------------------===//
1734
1735 def : Pat <
1736   (i1 (xor i1:$src0, i1:$src1)),
1737   (S_XOR_B64 $src0, $src1)
1738 >;
1739
1740 //===----------------------------------------------------------------------===//
1741 // SOPP Patterns
1742 //===----------------------------------------------------------------------===//
1743
1744 def : Pat <
1745   (int_AMDGPU_barrier_global),
1746   (S_BARRIER)
1747 >;
1748
1749 //===----------------------------------------------------------------------===//
1750 // VOP2 Patterns
1751 //===----------------------------------------------------------------------===//
1752
1753 def : Pat <
1754   (or i64:$src0, i64:$src1),
1755   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1756     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub0),
1757                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1758     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub1),
1759                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1760 >;
1761
1762 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
1763   (sext_inreg i32:$src0, vt),
1764   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
1765 >;
1766
1767 def : SextInReg <i8, 24>;
1768 def : SextInReg <i16, 16>;
1769
1770 /********** ======================= **********/
1771 /********** Image sampling patterns **********/
1772 /********** ======================= **********/
1773
1774 /* SIsample for simple 1D texture lookup */
1775 def : Pat <
1776   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1777   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1778 >;
1779
1780 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1781     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1782     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1783 >;
1784
1785 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1786     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
1787     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1788 >;
1789
1790 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1791     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
1792     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1793 >;
1794
1795 class SampleShadowPattern<SDNode name, MIMG opcode,
1796                           ValueType vt> : Pat <
1797     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
1798     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1799 >;
1800
1801 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1802                                ValueType vt> : Pat <
1803     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
1804     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1805 >;
1806
1807 /* SIsample* for texture lookups consuming more address parameters */
1808 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1809                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1810 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1811   def : SamplePattern <SIsample, sample, addr_type>;
1812   def : SampleRectPattern <SIsample, sample, addr_type>;
1813   def : SampleArrayPattern <SIsample, sample, addr_type>;
1814   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1815   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1816
1817   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1818   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1819   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1820   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1821
1822   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1823   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1824   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1825   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1826
1827   def : SamplePattern <SIsampled, sample_d, addr_type>;
1828   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1829   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1830   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1831 }
1832
1833 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1834                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1835                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1836                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1837                       v2i32>;
1838 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1839                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1840                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1841                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1842                       v4i32>;
1843 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1844                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1845                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1846                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1847                       v8i32>;
1848 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1849                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1850                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1851                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1852                       v16i32>;
1853
1854 /* int_SI_imageload for texture fetches consuming varying address parameters */
1855 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1856     (name addr_type:$addr, v32i8:$rsrc, imm),
1857     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1858 >;
1859
1860 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1861     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1862     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1863 >;
1864
1865 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1866     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1867     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1868 >;
1869
1870 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1871     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1872     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1873 >;
1874
1875 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1876   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1877   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1878 }
1879
1880 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1881   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1882   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1883 }
1884
1885 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1886 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1887
1888 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1889 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1890
1891 /* Image resource information */
1892 def : Pat <
1893   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1894   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1895 >;
1896
1897 def : Pat <
1898   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1899   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1900 >;
1901
1902 def : Pat <
1903   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1904   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1905 >;
1906
1907 /********** ============================================ **********/
1908 /********** Extraction, Insertion, Building and Casting  **********/
1909 /********** ============================================ **********/
1910
1911 foreach Index = 0-2 in {
1912   def Extract_Element_v2i32_#Index : Extract_Element <
1913     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1914   >;
1915   def Insert_Element_v2i32_#Index : Insert_Element <
1916     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1917   >;
1918
1919   def Extract_Element_v2f32_#Index : Extract_Element <
1920     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1921   >;
1922   def Insert_Element_v2f32_#Index : Insert_Element <
1923     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1924   >;
1925 }
1926
1927 foreach Index = 0-3 in {
1928   def Extract_Element_v4i32_#Index : Extract_Element <
1929     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1930   >;
1931   def Insert_Element_v4i32_#Index : Insert_Element <
1932     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1933   >;
1934
1935   def Extract_Element_v4f32_#Index : Extract_Element <
1936     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1937   >;
1938   def Insert_Element_v4f32_#Index : Insert_Element <
1939     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1940   >;
1941 }
1942
1943 foreach Index = 0-7 in {
1944   def Extract_Element_v8i32_#Index : Extract_Element <
1945     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1946   >;
1947   def Insert_Element_v8i32_#Index : Insert_Element <
1948     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1949   >;
1950
1951   def Extract_Element_v8f32_#Index : Extract_Element <
1952     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1953   >;
1954   def Insert_Element_v8f32_#Index : Insert_Element <
1955     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1956   >;
1957 }
1958
1959 foreach Index = 0-15 in {
1960   def Extract_Element_v16i32_#Index : Extract_Element <
1961     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1962   >;
1963   def Insert_Element_v16i32_#Index : Insert_Element <
1964     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1965   >;
1966
1967   def Extract_Element_v16f32_#Index : Extract_Element <
1968     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1969   >;
1970   def Insert_Element_v16f32_#Index : Insert_Element <
1971     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1972   >;
1973 }
1974
1975 def : BitConvert <i32, f32, SReg_32>;
1976 def : BitConvert <i32, f32, VReg_32>;
1977
1978 def : BitConvert <f32, i32, SReg_32>;
1979 def : BitConvert <f32, i32, VReg_32>;
1980
1981 def : BitConvert <i64, f64, VReg_64>;
1982
1983 def : BitConvert <f64, i64, VReg_64>;
1984
1985 def : BitConvert <v2f32, v2i32, VReg_64>;
1986 def : BitConvert <v2i32, v2f32, VReg_64>;
1987 def : BitConvert <v2i32, i64, VReg_64>;
1988 def : BitConvert <i64, v2i32, VReg_64>;
1989 def : BitConvert <v2f32, i64, VReg_64>;
1990 def : BitConvert <i64, v2f32, VReg_64>;
1991 def : BitConvert <v2i32, f64, VReg_64>;
1992 def : BitConvert <f64, v2i32, VReg_64>;
1993 def : BitConvert <v4f32, v4i32, VReg_128>;
1994 def : BitConvert <v4i32, v4f32, VReg_128>;
1995
1996 def : BitConvert <v8f32, v8i32, SReg_256>;
1997 def : BitConvert <v8i32, v8f32, SReg_256>;
1998 def : BitConvert <v8i32, v32i8, SReg_256>;
1999 def : BitConvert <v32i8, v8i32, SReg_256>;
2000 def : BitConvert <v8i32, v32i8, VReg_256>;
2001 def : BitConvert <v8i32, v8f32, VReg_256>;
2002 def : BitConvert <v8f32, v8i32, VReg_256>;
2003 def : BitConvert <v32i8, v8i32, VReg_256>;
2004
2005 def : BitConvert <v16i32, v16f32, VReg_512>;
2006 def : BitConvert <v16f32, v16i32, VReg_512>;
2007
2008 /********** =================== **********/
2009 /********** Src & Dst modifiers **********/
2010 /********** =================== **********/
2011
2012 def FCLAMP_SI : AMDGPUShaderInst <
2013   (outs VReg_32:$dst),
2014   (ins VSrc_32:$src0),
2015   "FCLAMP_SI $dst, $src0",
2016   []
2017 > {
2018   let usesCustomInserter = 1;
2019 }
2020
2021 def : Pat <
2022   (AMDGPUclamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
2023   (FCLAMP_SI f32:$src)
2024 >;
2025
2026 /********** ================================ **********/
2027 /********** Floating point absolute/negative **********/
2028 /********** ================================ **********/
2029
2030 // Manipulate the sign bit directly, as e.g. using the source negation modifier
2031 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
2032 // breaking the piglit *s-floatBitsToInt-neg* tests
2033
2034 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
2035 // removing these patterns
2036
2037 def : Pat <
2038   (fneg (fabs f32:$src)),
2039   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2040 >;
2041
2042 def FABS_SI : AMDGPUShaderInst <
2043   (outs VReg_32:$dst),
2044   (ins VSrc_32:$src0),
2045   "FABS_SI $dst, $src0",
2046   []
2047 > {
2048   let usesCustomInserter = 1;
2049 }
2050
2051 def : Pat <
2052   (fabs f32:$src),
2053   (FABS_SI f32:$src)
2054 >;
2055
2056 def FNEG_SI : AMDGPUShaderInst <
2057   (outs VReg_32:$dst),
2058   (ins VSrc_32:$src0),
2059   "FNEG_SI $dst, $src0",
2060   []
2061 > {
2062   let usesCustomInserter = 1;
2063 }
2064
2065 def : Pat <
2066   (fneg f32:$src),
2067   (FNEG_SI f32:$src)
2068 >;
2069
2070 /********** ================== **********/
2071 /********** Immediate Patterns **********/
2072 /********** ================== **********/
2073
2074 def : Pat <
2075   (SGPRImm<(i32 imm)>:$imm),
2076   (S_MOV_B32 imm:$imm)
2077 >;
2078
2079 def : Pat <
2080   (SGPRImm<(f32 fpimm)>:$imm),
2081   (S_MOV_B32 fpimm:$imm)
2082 >;
2083
2084 def : Pat <
2085   (i32 imm:$imm),
2086   (V_MOV_B32_e32 imm:$imm)
2087 >;
2088
2089 def : Pat <
2090   (f32 fpimm:$imm),
2091   (V_MOV_B32_e32 fpimm:$imm)
2092 >;
2093
2094 def : Pat <
2095   (i64 InlineImm<i64>:$imm),
2096   (S_MOV_B64 InlineImm<i64>:$imm)
2097 >;
2098
2099 /********** ===================== **********/
2100 /********** Interpolation Paterns **********/
2101 /********** ===================== **********/
2102
2103 def : Pat <
2104   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2105   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
2106 >;
2107
2108 def : Pat <
2109   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
2110   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2111                                     imm:$attr_chan, imm:$attr, i32:$params),
2112                    (EXTRACT_SUBREG $ij, sub1),
2113                    imm:$attr_chan, imm:$attr, $params)
2114 >;
2115
2116 /********** ================== **********/
2117 /********** Intrinsic Patterns **********/
2118 /********** ================== **********/
2119
2120 /* llvm.AMDGPU.pow */
2121 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2122
2123 def : Pat <
2124   (int_AMDGPU_div f32:$src0, f32:$src1),
2125   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2126 >;
2127
2128 def : Pat<
2129   (fdiv f32:$src0, f32:$src1),
2130   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
2131 >;
2132
2133 def : Pat<
2134   (fdiv f64:$src0, f64:$src1),
2135   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
2136 >;
2137
2138 def : Pat <
2139   (fcos f32:$src0),
2140   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2141 >;
2142
2143 def : Pat <
2144   (fsin f32:$src0),
2145   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2146 >;
2147
2148 def : Pat <
2149   (int_AMDGPU_cube v4f32:$src),
2150   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2151     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
2152                   (EXTRACT_SUBREG $src, sub1),
2153                   (EXTRACT_SUBREG $src, sub2)),
2154                    sub0),
2155     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
2156                   (EXTRACT_SUBREG $src, sub1),
2157                   (EXTRACT_SUBREG $src, sub2)),
2158                    sub1),
2159     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
2160                   (EXTRACT_SUBREG $src, sub1),
2161                   (EXTRACT_SUBREG $src, sub2)),
2162                    sub2),
2163     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
2164                   (EXTRACT_SUBREG $src, sub1),
2165                   (EXTRACT_SUBREG $src, sub2)),
2166                    sub3)
2167 >;
2168
2169 def : Pat <
2170   (i32 (sext i1:$src0)),
2171   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2172 >;
2173
2174 class Ext32Pat <SDNode ext> : Pat <
2175   (i32 (ext i1:$src0)),
2176   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2177 >;
2178
2179 def : Ext32Pat <zext>;
2180 def : Ext32Pat <anyext>;
2181
2182 // Offset in an 32Bit VGPR
2183 def : Pat <
2184   (SIload_constant v4i32:$sbase, i32:$voff),
2185   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
2186 >;
2187
2188 // The multiplication scales from [0,1] to the unsigned integer range
2189 def : Pat <
2190   (AMDGPUurecip i32:$src0),
2191   (V_CVT_U32_F32_e32
2192     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2193                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2194 >;
2195
2196 def : Pat <
2197   (int_SI_tid),
2198   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2199                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0))
2200 >;
2201
2202 //===----------------------------------------------------------------------===//
2203 // VOP3 Patterns
2204 //===----------------------------------------------------------------------===//
2205
2206 def : IMad24Pat<V_MAD_I32_I24>;
2207 def : UMad24Pat<V_MAD_U32_U24>;
2208
2209 def : Pat <
2210   (fadd f64:$src0, f64:$src1),
2211   (V_ADD_F64 $src0, $src1, (i64 0))
2212 >;
2213
2214 def : Pat <
2215   (fmul f64:$src0, f64:$src1),
2216   (V_MUL_F64 $src0, $src1, (i64 0))
2217 >;
2218
2219 def : Pat <
2220   (mul i32:$src0, i32:$src1),
2221   (V_MUL_LO_I32 $src0, $src1, (i32 0))
2222 >;
2223
2224 def : Pat <
2225   (mulhu i32:$src0, i32:$src1),
2226   (V_MUL_HI_U32 $src0, $src1, (i32 0))
2227 >;
2228
2229 def : Pat <
2230   (mulhs i32:$src0, i32:$src1),
2231   (V_MUL_HI_I32 $src0, $src1, (i32 0))
2232 >;
2233
2234 defm : BFIPatterns <V_BFI_B32, S_MOV_B32>;
2235 def : ROTRPattern <V_ALIGNBIT_B32>;
2236
2237 /********** ======================= **********/
2238 /**********   Load/Store Patterns   **********/
2239 /********** ======================= **********/
2240
2241 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
2242   def : Pat <
2243     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
2244     (inst (i1 0), $ptr, (as_i16imm $offset))
2245   >;
2246
2247   def : Pat <
2248     (frag i32:$src0),
2249     (vt (inst 0, $src0, 0))
2250   >;
2251 }
2252
2253 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2254 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2255 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2256 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2257 defm : DSReadPat <DS_READ_B32, i32, local_load>;
2258 defm : DSReadPat <DS_READ_B64, i64, local_load>;
2259
2260 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
2261   def : Pat <
2262     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
2263     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2264   >;
2265
2266   def : Pat <
2267     (frag vt:$val, i32:$ptr),
2268     (inst 0, $ptr, $val, 0)
2269   >;
2270 }
2271
2272 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2273 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2274 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
2275 defm : DSWritePat <DS_WRITE_B64, i64, local_store>;
2276
2277 multiclass DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> {
2278   def : Pat <
2279     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$value),
2280     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2281   >;
2282
2283   def : Pat <
2284     (frag i32:$ptr, vt:$val),
2285     (inst 0, $ptr, $val, 0)
2286   >;
2287 }
2288
2289 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2290 //
2291 // We need to use something for the data0, so we set a register to
2292 // -1. For the non-rtn variants, the manual says it does
2293 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2294 // will always do the increment so I'm assuming it's the same.
2295 //
2296 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2297 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2298 // easier since there is no v_mov_b64.
2299 multiclass DSAtomicIncRetPat<DS inst, ValueType vt,
2300                              Instruction LoadImm, PatFrag frag> {
2301   def : Pat <
2302     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), (vt 1)),
2303     (inst (i1 0), $ptr, (LoadImm (vt -1)), (as_i16imm $offset))
2304   >;
2305
2306   def : Pat <
2307     (frag i32:$ptr, (vt 1)),
2308     (inst 0, $ptr, (LoadImm (vt -1)), 0)
2309   >;
2310 }
2311
2312 multiclass DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> {
2313   def : Pat <
2314     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$cmp, vt:$swap),
2315     (inst (i1 0), $ptr, $cmp, $swap, (as_i16imm $offset))
2316   >;
2317
2318   def : Pat <
2319     (frag i32:$ptr, vt:$cmp, vt:$swap),
2320     (inst 0, $ptr, $cmp, $swap, 0)
2321   >;
2322 }
2323
2324
2325 // 32-bit atomics.
2326 defm : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2327                          S_MOV_B32, atomic_load_add_local>;
2328 defm : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2329                          S_MOV_B32, atomic_load_sub_local>;
2330
2331 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2332 defm : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2333 defm : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2334 defm : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2335 defm : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2336 defm : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2337 defm : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2338 defm : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2339 defm : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2340 defm : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2341
2342 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2343
2344 // 64-bit atomics.
2345 defm : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2346                          S_MOV_B64, atomic_load_add_local>;
2347 defm : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2348                          S_MOV_B64, atomic_load_sub_local>;
2349
2350 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2351 defm : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2352 defm : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2353 defm : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2354 defm : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2355 defm : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2356 defm : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2357 defm : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2358 defm : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2359 defm : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2360
2361 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2362
2363
2364 //===----------------------------------------------------------------------===//
2365 // MUBUF Patterns
2366 //===----------------------------------------------------------------------===//
2367
2368 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2369                               PatFrag global_ld, PatFrag constant_ld> {
2370   def : Pat <
2371     (vt (global_ld (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset))),
2372     (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2373   >;
2374
2375   def : Pat <
2376     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
2377     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2378   >;
2379
2380   def : Pat <
2381     (vt (global_ld i64:$ptr)),
2382     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2383   >;
2384
2385   def : Pat <
2386      (vt (global_ld (add i64:$ptr, i64:$offset))),
2387      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2388   >;
2389
2390   def : Pat <
2391      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2392      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2393   >;
2394 }
2395
2396 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
2397                           sextloadi8_global, sextloadi8_constant>;
2398 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
2399                           az_extloadi8_global, az_extloadi8_constant>;
2400 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2401                           sextloadi16_global, sextloadi16_constant>;
2402 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2403                           az_extloadi16_global, az_extloadi16_constant>;
2404 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2405                           global_load, constant_load>;
2406 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2407                           global_load, constant_load>;
2408 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2409                           az_extloadi32_global, az_extloadi32_constant>;
2410 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2411                           global_load, constant_load>;
2412 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2413                           global_load, constant_load>;
2414
2415 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
2416
2417   def : Pat <
2418     (st vt:$value, (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset)),
2419     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2420   >;
2421
2422   def : Pat <
2423     (st vt:$value, (add i64:$ptr, IMM12bit:$offset)),
2424     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2425   >;
2426
2427   def : Pat <
2428     (st vt:$value, i64:$ptr),
2429     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2430   >;
2431
2432   def : Pat <
2433     (st vt:$value, (add i64:$ptr, i64:$offset)),
2434     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
2435    >;
2436 }
2437
2438 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
2439 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
2440 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
2441 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
2442 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
2443 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
2444
2445 // BUFFER_LOAD_DWORD*, addr64=0
2446 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2447                              MUBUF bothen> {
2448
2449   def : Pat <
2450     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2451                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2452                                   imm:$tfe)),
2453     (offset $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2454             (as_i1imm $slc), (as_i1imm $tfe))
2455   >;
2456
2457   def : Pat <
2458     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2459                                   imm, 1, 0, imm:$glc, imm:$slc,
2460                                   imm:$tfe)),
2461     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2462            (as_i1imm $tfe))
2463   >;
2464
2465   def : Pat <
2466     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2467                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2468                                   imm:$tfe)),
2469     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2470            (as_i1imm $slc), (as_i1imm $tfe))
2471   >;
2472
2473   def : Pat <
2474     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2475                                   imm, 1, 1, imm:$glc, imm:$slc,
2476                                   imm:$tfe)),
2477     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2478             (as_i1imm $tfe))
2479   >;
2480 }
2481
2482 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2483                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2484 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2485                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2486 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2487                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2488
2489 //===----------------------------------------------------------------------===//
2490 // MTBUF Patterns
2491 //===----------------------------------------------------------------------===//
2492
2493 // TBUFFER_STORE_FORMAT_*, addr64=0
2494 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2495   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2496                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2497                    imm:$nfmt, imm:$offen, imm:$idxen,
2498                    imm:$glc, imm:$slc, imm:$tfe),
2499   (opcode
2500     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2501     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2502     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2503 >;
2504
2505 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2506 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2507 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2508 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2509
2510 let SubtargetPredicate = isCI in {
2511
2512 // Sea island new arithmetic instructinos
2513 let neverHasSideEffects = 1 in {
2514 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2515   [(set f64:$dst, (ftrunc f64:$src0))]
2516 >;
2517 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2518   [(set f64:$dst, (fceil f64:$src0))]
2519 >;
2520 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2521   [(set f64:$dst, (ffloor f64:$src0))]
2522 >;
2523 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64",
2524   [(set f64:$dst, (frint f64:$src0))]
2525 >;
2526
2527 defm V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2528 defm V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2529 defm V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2530 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2531
2532 // XXX - Does this set VCC?
2533 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2534 } // End neverHasSideEffects = 1
2535
2536 // Remaining instructions:
2537 // FLAT_*
2538 // S_CBRANCH_CDBGUSER
2539 // S_CBRANCH_CDBGSYS
2540 // S_CBRANCH_CDBGSYS_OR_USER
2541 // S_CBRANCH_CDBGSYS_AND_USER
2542 // S_DCACHE_INV_VOL
2543 // V_EXP_LEGACY_F32
2544 // V_LOG_LEGACY_F32
2545 // DS_NOP
2546 // DS_GWS_SEMA_RELEASE_ALL
2547 // DS_WRAP_RTN_B32
2548 // DS_CNDXCHG32_RTN_B64
2549 // DS_WRITE_B96
2550 // DS_WRITE_B128
2551 // DS_CONDXCHG32_RTN_B128
2552 // DS_READ_B96
2553 // DS_READ_B128
2554 // BUFFER_LOAD_DWORDX3
2555 // BUFFER_STORE_DWORDX3
2556
2557 } // End iSCI
2558
2559
2560 /********** ====================== **********/
2561 /**********   Indirect adressing   **********/
2562 /********** ====================== **********/
2563
2564 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2565
2566   // 1. Extract with offset
2567   def : Pat<
2568     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2569     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2570   >;
2571
2572   // 2. Extract without offset
2573   def : Pat<
2574     (vector_extract vt:$vec, i32:$idx),
2575     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2576   >;
2577
2578   // 3. Insert with offset
2579   def : Pat<
2580     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2581     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2582   >;
2583
2584   // 4. Insert without offset
2585   def : Pat<
2586     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2587     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2588   >;
2589 }
2590
2591 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2592 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2593 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2594 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2595
2596 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2597 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2598 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2599 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2600
2601 //===----------------------------------------------------------------------===//
2602 // Conversion Patterns
2603 //===----------------------------------------------------------------------===//
2604
2605 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2606   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2607
2608 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2609 // might not be worth the effort, and will need to expand to shifts when
2610 // fixing SGPR copies.
2611
2612 // Handle sext_inreg in i64
2613 def : Pat <
2614   (i64 (sext_inreg i64:$src, i1)),
2615   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2616     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
2617     (S_MOV_B32 -1), sub1)
2618 >;
2619
2620 def : Pat <
2621   (i64 (sext_inreg i64:$src, i8)),
2622   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2623     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2624     (S_MOV_B32 -1), sub1)
2625 >;
2626
2627 def : Pat <
2628   (i64 (sext_inreg i64:$src, i16)),
2629   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2630     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2631     (S_MOV_B32 -1), sub1)
2632 >;
2633
2634 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
2635   (i64 (ext i32:$src)),
2636   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2637     (S_MOV_B32 0), sub1)
2638 >;
2639
2640 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
2641   (i64 (ext i1:$src)),
2642   (INSERT_SUBREG
2643     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2644       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0),
2645     (S_MOV_B32 0), sub1)
2646 >;
2647
2648
2649 def : ZExt_i64_i32_Pat<zext>;
2650 def : ZExt_i64_i32_Pat<anyext>;
2651 def : ZExt_i64_i1_Pat<zext>;
2652 def : ZExt_i64_i1_Pat<anyext>;
2653
2654 def : Pat <
2655   (i64 (sext i32:$src)),
2656     (INSERT_SUBREG
2657       (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2658       (S_ASHR_I32 $src, 31), sub1)
2659 >;
2660
2661 def : Pat <
2662   (i64 (sext i1:$src)),
2663   (INSERT_SUBREG
2664     (INSERT_SUBREG
2665       (i64 (IMPLICIT_DEF)),
2666       (V_CNDMASK_B32_e64 0, -1, $src), sub0),
2667     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
2668 >;
2669
2670 def : Pat <
2671   (f32 (sint_to_fp i1:$src)),
2672   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
2673 >;
2674
2675 def : Pat <
2676   (f32 (uint_to_fp i1:$src)),
2677   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
2678 >;
2679
2680 def : Pat <
2681   (f64 (sint_to_fp i1:$src)),
2682     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
2683 >;
2684
2685 def : Pat <
2686   (f64 (uint_to_fp i1:$src)),
2687   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
2688 >;
2689
2690 //===----------------------------------------------------------------------===//
2691 // Miscellaneous Patterns
2692 //===----------------------------------------------------------------------===//
2693
2694 def : Pat <
2695   (i32 (trunc i64:$a)),
2696   (EXTRACT_SUBREG $a, sub0)
2697 >;
2698
2699 def : Pat <
2700   (i1 (trunc i32:$a)),
2701   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2702 >;
2703
2704 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2705 // case, the sgpr-copies pass will fix this to use the vector version.
2706 def : Pat <
2707   (i32 (addc i32:$src0, i32:$src1)),
2708   (S_ADD_I32 $src0, $src1)
2709 >;
2710
2711 def : Pat <
2712   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2713   (V_BCNT_U32_B32_e32 $popcnt, $val)
2714 >;
2715
2716 def : Pat <
2717   (i64 (ctpop i64:$src)),
2718   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2719     (S_BCNT1_I32_B64 $src), sub0),
2720     (S_MOV_B32 0), sub1)
2721 >;
2722
2723 //============================================================================//
2724 // Miscellaneous Optimization Patterns
2725 //============================================================================//
2726
2727 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2728
2729 } // End isSI predicate