lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def isCFDepth0 : Predicate<"isCFDepth0()">;
  36
  37 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  38
  39 let SubtargetPredicate = isSI in {
  40 let OtherPredicates  = [isCFDepth0] in {
  41
  42 //===----------------------------------------------------------------------===//
  43 // SMRD Instructions
  44 //===----------------------------------------------------------------------===//
  45
  46 let mayLoad = 1 in {
  47
  48 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  49 // SMRD instructions, because the SGPR_32 register class does not include M0
  50 // and writing to M0 from an SMRD instruction will hang the GPU.
  51 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  52 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  53 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  54 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  55 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  56
  57 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  58   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  59 >;
  60
  61 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  62   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  63 >;
  64
  65 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  66   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  67 >;
  68
  69 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  70   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  71 >;
  72
  73 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  74   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  75 >;
  76
  77 } // mayLoad = 1
  78
  79 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  80 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  81
  82 //===----------------------------------------------------------------------===//
  83 // SOP1 Instructions
  84 //===----------------------------------------------------------------------===//
  85
  86 let neverHasSideEffects = 1 in {
  87
  88 let isMoveImm = 1 in {
  89 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  90 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  91 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  92 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  93 } // End isMoveImm = 1
  94
  95 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  96   [(set i32:$dst, (not i32:$src0))]
  97 >;
  98
  99 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64",
 100   [(set i64:$dst, (not i64:$src0))]
 101 >;
 102 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
 103 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 104 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
 105 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 106 } // End neverHasSideEffects = 1
 107
 108 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 109 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 110 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "S_BCNT1_I32_B32",
 111   [(set i32:$dst, (ctpop i32:$src0))]
 112 >;
 113 def S_BCNT1_I32_B64 : SOP1_32_64 <0x00000010, "S_BCNT1_I32_B64", []>;
 114
 115 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
 116 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 117 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
 118 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 119 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
 120 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 121 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 122 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 123 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 124   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 125 >;
 126 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 127   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 128 >;
 129
 130 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 131 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 132 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 133 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 134 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
 135 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 136 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 137 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 138
 139 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 140
 141 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 142 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 143 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 144 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 145 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 146 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 147 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 148 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 149
 150 } // End hasSideEffects = 1
 151
 152 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 153 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 154 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 155 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 156 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 157 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 158 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 159 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 160 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 161 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 162
 163 //===----------------------------------------------------------------------===//
 164 // SOP2 Instructions
 165 //===----------------------------------------------------------------------===//
 166
 167 let Defs = [SCC] in { // Carry out goes to SCC
 168 let isCommutable = 1 in {
 169 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 170 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 171   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 172 >;
 173 } // End isCommutable = 1
 174
 175 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 176 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 177   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 178 >;
 179
 180 let Uses = [SCC] in { // Carry in comes from SCC
 181 let isCommutable = 1 in {
 182 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 183   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 184 } // End isCommutable = 1
 185
 186 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 187   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 188 } // End Uses = [SCC]
 189 } // End Defs = [SCC]
 190
 191 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 192   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 193 >;
 194 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 195   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 196 >;
 197 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 198   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 199 >;
 200 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 201   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 202 >;
 203
 204 def S_CSELECT_B32 : SOP2 <
 205   0x0000000a, (outs SReg_32:$dst),
 206   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 207   []
 208 >;
 209
 210 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 211
 212 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 213   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 214 >;
 215
 216 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 217   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 218 >;
 219
 220 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 221   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 222 >;
 223
 224 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 225   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 226 >;
 227
 228 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 229   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 230 >;
 231
 232 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 233   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 234 >;
 235 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 236 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 237 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 238 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 239 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 240 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 241 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 242 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 243 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 244 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 245
 246 // Use added complexity so these patterns are preferred to the VALU patterns.
 247 let AddedComplexity = 1 in {
 248
 249 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 250   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 251 >;
 252 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 253   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 254 >;
 255 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 256   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 257 >;
 258 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 259   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 260 >;
 261 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 262   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 263 >;
 264 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 265   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 266 >;
 267
 268 } // End AddedComplexity = 1
 269
 270 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 271 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 272 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 273 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 274 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 275 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 276 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 277 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 278 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 279
 280 //===----------------------------------------------------------------------===//
 281 // SOPC Instructions
 282 //===----------------------------------------------------------------------===//
 283
 284 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 285 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 286 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 287 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 288 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 289 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 290 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 291 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 292 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 293 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 294 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 295 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 296 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 297 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 298 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 299 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 300 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 301
 302 //===----------------------------------------------------------------------===//
 303 // SOPK Instructions
 304 //===----------------------------------------------------------------------===//
 305
 306 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 307 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 308
 309 /*
 310 This instruction is disabled for now until we can figure out how to teach
 311 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 312 instructions.
 313
 314 When this instruction is enabled the code generator sometimes produces this
 315 invalid sequence:
 316
 317 SCC = S_CMPK_EQ_I32 SGPR0, imm
 318 VCC = COPY SCC
 319 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 320
 321 def S_CMPK_EQ_I32 : SOPK <
 322   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 323   "S_CMPK_EQ_I32",
 324   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 325 >;
 326 */
 327
 328 let isCompare = 1 in {
 329 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 330 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 331 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 332 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 333 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 334 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 335 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 336 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 337 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 338 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 339 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 340 } // End isCompare = 1
 341
 342 let Defs = [SCC], isCommutable = 1 in {
 343   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 344   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 345 }
 346
 347 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 348 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 349 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 350 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 351 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 352 //def EXP : EXP_ <0x00000000, "EXP", []>;
 353
 354 } // End let OtherPredicates = [isCFDepth0]
 355
 356 //===----------------------------------------------------------------------===//
 357 // SOPP Instructions
 358 //===----------------------------------------------------------------------===//
 359
 360 def S_NOP : SOPP <0x00000000, (ins i16imm:$SIMM16), "S_NOP $SIMM16", []>;
 361
 362 let isTerminator = 1 in {
 363
 364 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 365   [(IL_retflag)]> {
 366   let SIMM16 = 0;
 367   let isBarrier = 1;
 368   let hasCtrlDep = 1;
 369 }
 370
 371 let isBranch = 1 in {
 372 def S_BRANCH : SOPP <
 373   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 374   [(br bb:$target)]> {
 375   let isBarrier = 1;
 376 }
 377
 378 let DisableEncoding = "$scc" in {
 379 def S_CBRANCH_SCC0 : SOPP <
 380   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 381   "S_CBRANCH_SCC0 $target", []
 382 >;
 383 def S_CBRANCH_SCC1 : SOPP <
 384   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 385   "S_CBRANCH_SCC1 $target",
 386   []
 387 >;
 388 } // End DisableEncoding = "$scc"
 389
 390 def S_CBRANCH_VCCZ : SOPP <
 391   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 392   "S_CBRANCH_VCCZ $target",
 393   []
 394 >;
 395 def S_CBRANCH_VCCNZ : SOPP <
 396   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 397   "S_CBRANCH_VCCNZ $target",
 398   []
 399 >;
 400
 401 let DisableEncoding = "$exec" in {
 402 def S_CBRANCH_EXECZ : SOPP <
 403   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 404   "S_CBRANCH_EXECZ $target",
 405   []
 406 >;
 407 def S_CBRANCH_EXECNZ : SOPP <
 408   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 409   "S_CBRANCH_EXECNZ $target",
 410   []
 411 >;
 412 } // End DisableEncoding = "$exec"
 413
 414
 415 } // End isBranch = 1
 416 } // End isTerminator = 1
 417
 418 let hasSideEffects = 1 in {
 419 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 420   [(int_AMDGPU_barrier_local)]
 421 > {
 422   let SIMM16 = 0;
 423   let isBarrier = 1;
 424   let hasCtrlDep = 1;
 425   let mayLoad = 1;
 426   let mayStore = 1;
 427 }
 428
 429 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 430   []
 431 >;
 432 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 433 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 434 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 435
 436 let Uses = [EXEC] in {
 437   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 438       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 439   > {
 440     let DisableEncoding = "$m0";
 441   }
 442 } // End Uses = [EXEC]
 443
 444 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 445 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 446 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 447 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 448 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 449 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 450 } // End hasSideEffects
 451
 452 //===----------------------------------------------------------------------===//
 453 // VOPC Instructions
 454 //===----------------------------------------------------------------------===//
 455
 456 let isCompare = 1 in {
 457
 458 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 459 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 460 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 461 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 462 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 463 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 464 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 465 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 466 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 467 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 468 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 469 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 470 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 471 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 472 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 473 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 474
 475 let hasSideEffects = 1, Defs = [EXEC] in {
 476
 477 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 478 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 479 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 480 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 481 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 482 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 483 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 484 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 485 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 486 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 487 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 488 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 489 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 490 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 491 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 492 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 493
 494 } // End hasSideEffects = 1, Defs = [EXEC]
 495
 496 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 497 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 498 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 499 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 500 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 501 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 502 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 503 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 504 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 505 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 506 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 507 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 508 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 509 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 510 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 511 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 512
 513 let hasSideEffects = 1, Defs = [EXEC] in {
 514
 515 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 516 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 517 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 518 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 519 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 520 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 521 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 522 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 523 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 524 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 525 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 526 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 527 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 528 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 529 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 530 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 531
 532 } // End hasSideEffects = 1, Defs = [EXEC]
 533
 534 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 535 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 536 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 537 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 538 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 539 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 540 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 541 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 542 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 543 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 544 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 545 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 546 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 547 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 548 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 549 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 550
 551 let hasSideEffects = 1, Defs = [EXEC] in {
 552
 553 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 554 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 555 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 556 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 557 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 558 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 559 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 560 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 561 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 562 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 563 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 564 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 565 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 566 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 567 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 568 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 569
 570 } // End hasSideEffects = 1, Defs = [EXEC]
 571
 572 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 573 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 574 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 575 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 576 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 577 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 578 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 579 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 580 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 581 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 582 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 583 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 584 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 585 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 586 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 587 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 588
 589 let hasSideEffects = 1, Defs = [EXEC] in {
 590
 591 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 592 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 593 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 594 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 595 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 596 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 597 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 598 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 599 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 600 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 601 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 602 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 603 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 604 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 605 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 606 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 607
 608 } // End hasSideEffects = 1, Defs = [EXEC]
 609
 610 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 611 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 612 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 613 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 614 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 615 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 616 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 617 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 618
 619 let hasSideEffects = 1, Defs = [EXEC] in {
 620
 621 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 622 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 623 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 624 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 625 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 626 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 627 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 628 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 629
 630 } // End hasSideEffects = 1, Defs = [EXEC]
 631
 632 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 633 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 634 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 635 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 636 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 637 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 638 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 639 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 640
 641 let hasSideEffects = 1, Defs = [EXEC] in {
 642
 643 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 644 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 645 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 646 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 647 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 648 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 649 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 650 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 651
 652 } // End hasSideEffects = 1, Defs = [EXEC]
 653
 654 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 655 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 656 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 657 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 658 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 659 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 660 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 661 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 662
 663 let hasSideEffects = 1, Defs = [EXEC] in {
 664
 665 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 666 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 667 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 668 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 669 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 670 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 671 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 672 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 673
 674 } // End hasSideEffects = 1, Defs = [EXEC]
 675
 676 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 677 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 678 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 679 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 680 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 681 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 682 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 683 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 684
 685 let hasSideEffects = 1, Defs = [EXEC] in {
 686
 687 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 688 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 689 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 690 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 691 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 692 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 693 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 694 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 695
 696 } // End hasSideEffects = 1, Defs = [EXEC]
 697
 698 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 699
 700 let hasSideEffects = 1, Defs = [EXEC] in {
 701 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 702 } // End hasSideEffects = 1, Defs = [EXEC]
 703
 704 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 705
 706 let hasSideEffects = 1, Defs = [EXEC] in {
 707 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 708 } // End hasSideEffects = 1, Defs = [EXEC]
 709
 710 } // End isCompare = 1
 711
 712 //===----------------------------------------------------------------------===//
 713 // DS Instructions
 714 //===----------------------------------------------------------------------===//
 715
 716
 717 def DS_ADD_U32 : DS_1A1D_NORET <0x0, "DS_ADD_U32", VReg_32>;
 718 def DS_SUB_U32 : DS_1A1D_NORET <0x1, "DS_SUB_U32", VReg_32>;
 719 def DS_RSUB_U32 : DS_1A1D_NORET <0x2, "DS_RSUB_U32", VReg_32>;
 720 def DS_INC_U32 : DS_1A0D_NORET <0x3, "DS_INC_U32", VReg_32>;
 721 def DS_DEC_U32 : DS_1A0D_NORET <0x4, "DS_DEC_U32", VReg_32>;
 722 def DS_MIN_I32 : DS_1A1D_NORET <0x5, "DS_MIN_I32", VReg_32>;
 723 def DS_MAX_I32 : DS_1A1D_NORET <0x6, "DS_MAX_I32", VReg_32>;
 724 def DS_MIN_U32 : DS_1A1D_NORET <0x7, "DS_MIN_U32", VReg_32>;
 725 def DS_MAX_U32 : DS_1A1D_NORET <0x8, "DS_MAX_U32", VReg_32>;
 726 def DS_AND_B32 : DS_1A1D_NORET <0x9, "DS_AND_B32", VReg_32>;
 727 def DS_OR_B32 : DS_1A1D_NORET <0xa, "DS_OR_B32", VReg_32>;
 728 def DS_XOR_B32 : DS_1A1D_NORET <0xb, "DS_XOR_B32", VReg_32>;
 729 def DS_MSKOR_B32 : DS_1A1D_NORET <0xc, "DS_MSKOR_B32", VReg_32>;
 730 def DS_CMPST_B32 : DS_1A2D_NORET <0x10, "DS_CMPST_B32", VReg_32>;
 731 def DS_CMPST_F32 : DS_1A2D_NORET <0x11, "DS_CMPST_F32", VReg_32>;
 732 def DS_MIN_F32 : DS_1A1D_NORET <0x12, "DS_MIN_F32", VReg_32>;
 733 def DS_MAX_F32 : DS_1A1D_NORET <0x13, "DS_MAX_F32", VReg_32>;
 734
 735 def DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "DS_ADD_RTN_U32", VReg_32>;
 736 def DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "DS_SUB_RTN_U32", VReg_32>;
 737 def DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "DS_RSUB_RTN_U32", VReg_32>;
 738 def DS_INC_RTN_U32 : DS_1A0D_RET <0x23, "DS_INC_RTN_U32", VReg_32>;
 739 def DS_DEC_RTN_U32 : DS_1A0D_RET <0x24, "DS_DEC_RTN_U32", VReg_32>;
 740 def DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "DS_MIN_RTN_I32", VReg_32>;
 741 def DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "DS_MAX_RTN_I32", VReg_32>;
 742 def DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "DS_MIN_RTN_U32", VReg_32>;
 743 def DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "DS_MAX_RTN_U32", VReg_32>;
 744 def DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "DS_AND_RTN_B32", VReg_32>;
 745 def DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "DS_OR_RTN_B32", VReg_32>;
 746 def DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "DS_XOR_RTN_B32", VReg_32>;
 747 def DS_MSKOR_RTN_B32 : DS_1A1D_RET <0x2c, "DS_MSKOR_RTN_B32", VReg_32>;
 748 def DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "DS_WRXCHG_RTN_B32", VReg_32>;
 749 //def DS_WRXCHG2_RTN_B32 : DS_2A0D_RET <0x2e, "DS_WRXCHG2_RTN_B32", VReg_32>;
 750 //def DS_WRXCHG2ST64_RTN_B32 : DS_2A0D_RET <0x2f, "DS_WRXCHG2_RTN_B32", VReg_32>;
 751 def DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "DS_CMPST_RTN_B32", VReg_32>;
 752 def DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "DS_CMPST_RTN_F32", VReg_32>;
 753 def DS_MIN_RTN_F32 : DS_1A1D_RET <0x32, "DS_MIN_RTN_F32", VReg_32>;
 754 def DS_MAX_RTN_F32 : DS_1A1D_RET <0x33, "DS_MAX_RTN_F32", VReg_32>;
 755
 756 let SubtargetPredicate = isCI in {
 757 def DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "DS_WRAP_RTN_F32", VReg_32>;
 758 } // End isCI
 759
 760 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 761 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 762 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 763 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 764
 765 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 766 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 767 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 768 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 769 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 770 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 771
 772 // 2 forms.
 773 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 774 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 775
 776 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 777 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 778
 779 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 780 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 781
 782 //===----------------------------------------------------------------------===//
 783 // MUBUF Instructions
 784 //===----------------------------------------------------------------------===//
 785
 786 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 787 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 788 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 789 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 790 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 791 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 792 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 793 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 794 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 795 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 796 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 797 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 798 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 799 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 800 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 801
 802 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 803   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 804 >;
 805
 806 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 807   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 808 >;
 809
 810 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 811   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 812 >;
 813
 814 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 815   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 816 >;
 817
 818 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 819   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 820 >;
 821 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 822 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 823 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 824 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 825 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 826 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 827 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 828 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 829 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 830 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 831 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 832 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 833 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 834 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 835 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 836 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 837 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 838 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 839 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 840 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 841 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 842 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 843 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 844 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 845 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 846 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 847 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 848 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 849 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 850 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 851 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 852 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 853 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 854 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 855 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 856 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 857
 858 //===----------------------------------------------------------------------===//
 859 // MTBUF Instructions
 860 //===----------------------------------------------------------------------===//
 861
 862 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 863 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 864 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 865 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 866 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 867 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 868 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 869 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 870
 871 //===----------------------------------------------------------------------===//
 872 // MIMG Instructions
 873 //===----------------------------------------------------------------------===//
 874
 875 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 876 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 877 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 878 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 879 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 880 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 881 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 882 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 883 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 884 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 885 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 886 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 887 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 888 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 889 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 890 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 891 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 892 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 893 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 894 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 895 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 896 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 897 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 898 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 899 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 900 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 901 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 902 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 903 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 904 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 905 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 906 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 907 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 908 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 909 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 910 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 911 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 912 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 913 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 914 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 915 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 916 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 917 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 918 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 919 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 920 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 921 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 922 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 923 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 924 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 925 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 926 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 927 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 928 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 929 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 930 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 931 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 932 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 933 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 934 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 935 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 936 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 937 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 938 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 939 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 940 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 941 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 942 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 943 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 944 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 945 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 946 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 947 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 948 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 949 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 950 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 951 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 952 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 953 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 954 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 955 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 956 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 957 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 958 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 959 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 960 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 961 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 962 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 963 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 964 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 965 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 966 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 967 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 968 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 969 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 970
 971 //===----------------------------------------------------------------------===//
 972 // VOP1 Instructions
 973 //===----------------------------------------------------------------------===//
 974
 975 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 976
 977 let neverHasSideEffects = 1, isMoveImm = 1 in {
 978 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 979 } // End neverHasSideEffects = 1, isMoveImm = 1
 980
 981 let Uses = [EXEC] in {
 982
 983 def V_READFIRSTLANE_B32 : VOP1 <
 984   0x00000002,
 985   (outs SReg_32:$vdst),
 986   (ins VReg_32:$src0),
 987   "V_READFIRSTLANE_B32 $vdst, $src0",
 988   []
 989 >;
 990
 991 }
 992
 993 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 994   [(set i32:$dst, (fp_to_sint f64:$src0))]
 995 >;
 996 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 997   [(set f64:$dst, (sint_to_fp i32:$src0))]
 998 >;
 999 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
1000   [(set f32:$dst, (sint_to_fp i32:$src0))]
1001 >;
1002 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
1003   [(set f32:$dst, (uint_to_fp i32:$src0))]
1004 >;
1005 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
1006   [(set i32:$dst, (fp_to_uint f32:$src0))]
1007 >;
1008 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
1009   [(set i32:$dst, (fp_to_sint f32:$src0))]
1010 >;
1011 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
1012 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
1013 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
1014 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
1015 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
1016 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
1017 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
1018   [(set f32:$dst, (fround f64:$src0))]
1019 >;
1020 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
1021   [(set f64:$dst, (fextend f32:$src0))]
1022 >;
1023 defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0",
1024   [(set f32:$dst, (AMDGPUcvt_f32_ubyte0 i32:$src0))]
1025 >;
1026 defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1",
1027   [(set f32:$dst, (AMDGPUcvt_f32_ubyte1 i32:$src0))]
1028 >;
1029 defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2",
1030   [(set f32:$dst, (AMDGPUcvt_f32_ubyte2 i32:$src0))]
1031 >;
1032 defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3",
1033   [(set f32:$dst, (AMDGPUcvt_f32_ubyte3 i32:$src0))]
1034 >;
1035 defm V_CVT_U32_F64 : VOP1_32_64 <0x00000015, "V_CVT_U32_F64",
1036   [(set i32:$dst, (fp_to_uint f64:$src0))]
1037 >;
1038 defm V_CVT_F64_U32 : VOP1_64_32 <0x00000016, "V_CVT_F64_U32",
1039   [(set f64:$dst, (uint_to_fp i32:$src0))]
1040 >;
1041
1042 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
1043   [(set f32:$dst, (AMDGPUfract f32:$src0))]
1044 >;
1045 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
1046   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
1047 >;
1048 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
1049   [(set f32:$dst, (fceil f32:$src0))]
1050 >;
1051 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
1052   [(set f32:$dst, (frint f32:$src0))]
1053 >;
1054 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
1055   [(set f32:$dst, (ffloor f32:$src0))]
1056 >;
1057 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
1058   [(set f32:$dst, (fexp2 f32:$src0))]
1059 >;
1060 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
1061 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
1062   [(set f32:$dst, (flog2 f32:$src0))]
1063 >;
1064 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
1065 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
1066 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
1067   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1068 >;
1069 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
1070 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
1071 defm V_RSQ_LEGACY_F32 : VOP1_32 <
1072   0x0000002d, "V_RSQ_LEGACY_F32",
1073   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
1074 >;
1075 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32",
1076   [(set f32:$dst, (fdiv FP_ONE, (fsqrt f32:$src0)))]
1077 >;
1078 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
1079   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
1080 >;
1081 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
1082 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64",
1083   [(set f64:$dst, (fdiv FP_ONE, (fsqrt f64:$src0)))]
1084 >;
1085 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
1086 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
1087   [(set f32:$dst, (fsqrt f32:$src0))]
1088 >;
1089 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
1090   [(set f64:$dst, (fsqrt f64:$src0))]
1091 >;
1092 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
1093 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
1094 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
1095 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
1096 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
1097 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
1098 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
1099 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
1100 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
1101 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
1102 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
1103 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
1104 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1105 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
1106 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
1107 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
1108
1109
1110 //===----------------------------------------------------------------------===//
1111 // VINTRP Instructions
1112 //===----------------------------------------------------------------------===//
1113
1114 def V_INTERP_P1_F32 : VINTRP <
1115   0x00000000,
1116   (outs VReg_32:$dst),
1117   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1118   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1119   []> {
1120   let DisableEncoding = "$m0";
1121 }
1122
1123 def V_INTERP_P2_F32 : VINTRP <
1124   0x00000001,
1125   (outs VReg_32:$dst),
1126   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1127   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1128   []> {
1129
1130   let Constraints = "$src0 = $dst";
1131   let DisableEncoding = "$src0,$m0";
1132
1133 }
1134
1135 def V_INTERP_MOV_F32 : VINTRP <
1136   0x00000002,
1137   (outs VReg_32:$dst),
1138   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1139   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1140   []> {
1141   let DisableEncoding = "$m0";
1142 }
1143
1144 //===----------------------------------------------------------------------===//
1145 // VOP2 Instructions
1146 //===----------------------------------------------------------------------===//
1147
1148 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1149   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1150   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1151   []
1152 >{
1153   let DisableEncoding = "$vcc";
1154 }
1155
1156 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1157   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
1158    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
1159   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
1160   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1161 > {
1162   let src0_modifiers = 0;
1163   let src1_modifiers = 0;
1164   let src2_modifiers = 0;
1165 }
1166
1167 def V_READLANE_B32 : VOP2 <
1168   0x00000001,
1169   (outs SReg_32:$vdst),
1170   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1171   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1172   []
1173 >;
1174
1175 def V_WRITELANE_B32 : VOP2 <
1176   0x00000002,
1177   (outs VReg_32:$vdst),
1178   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1179   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1180   []
1181 >;
1182
1183 let isCommutable = 1 in {
1184 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
1185   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
1186 >;
1187
1188 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
1189   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
1190 >;
1191 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
1192 } // End isCommutable = 1
1193
1194 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
1195
1196 let isCommutable = 1 in {
1197
1198 defm V_MUL_LEGACY_F32 : VOP2_32 <
1199   0x00000007, "V_MUL_LEGACY_F32",
1200   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
1201 >;
1202
1203 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
1204   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
1205 >;
1206
1207
1208 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
1209   [(set i32:$dst, (AMDGPUmul_i24 i32:$src0, i32:$src1))]
1210 >;
1211 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1212 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
1213   [(set i32:$dst, (AMDGPUmul_u24 i32:$src0, i32:$src1))]
1214 >;
1215 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1216
1217
1218 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
1219   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
1220 >;
1221
1222 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
1223   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
1224 >;
1225
1226 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
1227 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
1228 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
1229   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]>;
1230 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
1231   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]>;
1232 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
1233   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]>;
1234 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
1235   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]>;
1236
1237 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
1238   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1239 >;
1240
1241 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
1242
1243 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
1244   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1245 >;
1246 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
1247
1248 let hasPostISelHook = 1 in {
1249
1250 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
1251   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1252 >;
1253
1254 }
1255 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
1256
1257 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
1258   [(set i32:$dst, (and i32:$src0, i32:$src1))]>;
1259 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
1260   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1261 >;
1262 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
1263   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1264 >;
1265
1266 } // End isCommutable = 1
1267
1268 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32",
1269   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
1270 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1271 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1272 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1273 defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1274 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1275 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1276
1277 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1278 // No patterns so that the scalar instructions are always selected.
1279 // The scalar versions will be replaced with vector when needed later.
1280 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32",
1281   [(set i32:$dst, (add i32:$src0, i32:$src1))], VSrc_32>;
1282 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32",
1283   [(set i32:$dst, (sub i32:$src0, i32:$src1))], VSrc_32>;
1284 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1285                               "V_SUB_I32">;
1286
1287 let Uses = [VCC] in { // Carry-in comes from VCC
1288 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32",
1289   [(set i32:$dst, (adde i32:$src0, i32:$src1))], VReg_32>;
1290 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32",
1291   [(set i32:$dst, (sube i32:$src0, i32:$src1))], VReg_32>;
1292 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1293                                "V_SUBB_U32">;
1294 } // End Uses = [VCC]
1295 } // End isCommutable = 1, Defs = [VCC]
1296
1297 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1298 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1299 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1300 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1301 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1302  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1303 >;
1304 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1305 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1306
1307 //===----------------------------------------------------------------------===//
1308 // VOP3 Instructions
1309 //===----------------------------------------------------------------------===//
1310
1311 let neverHasSideEffects = 1 in {
1312
1313 defm V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1314 defm V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32",
1315   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
1316 >;
1317 defm V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1318   [(set i32:$dst, (AMDGPUmad_i24 i32:$src0, i32:$src1, i32:$src2))]
1319 >;
1320 defm V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1321   [(set i32:$dst, (AMDGPUmad_u24 i32:$src0, i32:$src1, i32:$src2))]
1322 >;
1323
1324 } // End neverHasSideEffects
1325
1326 defm V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1327 defm V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1328 defm V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1329 defm V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1330
1331 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1332 defm V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1333   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1334 defm V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1335   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1336 }
1337
1338 defm V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32",
1339   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))]>;
1340 defm V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1341   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1342 >;
1343 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1344   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1345 >;
1346 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1347 defm V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1348
1349 defm V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1350 defm V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1351 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1352 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1353 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1354 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1355 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1356 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1357 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1358 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1359 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1360 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1361 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1362 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1363 defm V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1364 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1365 defm V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1366 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1367
1368 def V_LSHL_B64 : VOP3_64_32 <0x00000161, "V_LSHL_B64",
1369   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1370 >;
1371 def V_LSHR_B64 : VOP3_64_32 <0x00000162, "V_LSHR_B64",
1372   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1373 >;
1374 def V_ASHR_I64 : VOP3_64_32 <0x00000163, "V_ASHR_I64",
1375   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1376 >;
1377
1378 let isCommutable = 1 in {
1379
1380 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1381 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1382 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1383 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1384
1385 } // isCommutable = 1
1386
1387 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1388
1389 let isCommutable = 1 in {
1390
1391 defm V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1392 defm V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1393 defm V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1394 defm V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1395
1396 } // isCommutable = 1
1397
1398 defm V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1399 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1400 defm V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1401 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1402 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1403 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1404 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1405 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1406
1407 //===----------------------------------------------------------------------===//
1408 // Pseudo Instructions
1409 //===----------------------------------------------------------------------===//
1410
1411 let isCodeGenOnly = 1, isPseudo = 1 in {
1412
1413 def V_MOV_I1 : InstSI <
1414   (outs VReg_1:$dst),
1415   (ins i1imm:$src),
1416   "", [(set i1:$dst, (imm:$src))]
1417 >;
1418
1419 def V_AND_I1 : InstSI <
1420    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1421    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1422 >;
1423
1424 def V_OR_I1 : InstSI <
1425    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1426    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1427 >;
1428
1429 // SI pseudo instructions. These are used by the CFG structurizer pass
1430 // and should be lowered to ISA instructions prior to codegen.
1431
1432 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1433     Uses = [EXEC], Defs = [EXEC] in {
1434
1435 let isBranch = 1, isTerminator = 1 in {
1436
1437 def SI_IF: InstSI <
1438   (outs SReg_64:$dst),
1439   (ins SReg_64:$vcc, brtarget:$target),
1440   "",
1441   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1442 >;
1443
1444 def SI_ELSE : InstSI <
1445   (outs SReg_64:$dst),
1446   (ins SReg_64:$src, brtarget:$target),
1447   "",
1448   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1449 > {
1450   let Constraints = "$src = $dst";
1451 }
1452
1453 def SI_LOOP : InstSI <
1454   (outs),
1455   (ins SReg_64:$saved, brtarget:$target),
1456   "SI_LOOP $saved, $target",
1457   [(int_SI_loop i64:$saved, bb:$target)]
1458 >;
1459
1460 } // end isBranch = 1, isTerminator = 1
1461
1462 def SI_BREAK : InstSI <
1463   (outs SReg_64:$dst),
1464   (ins SReg_64:$src),
1465   "SI_ELSE $dst, $src",
1466   [(set i64:$dst, (int_SI_break i64:$src))]
1467 >;
1468
1469 def SI_IF_BREAK : InstSI <
1470   (outs SReg_64:$dst),
1471   (ins SReg_64:$vcc, SReg_64:$src),
1472   "SI_IF_BREAK $dst, $vcc, $src",
1473   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1474 >;
1475
1476 def SI_ELSE_BREAK : InstSI <
1477   (outs SReg_64:$dst),
1478   (ins SReg_64:$src0, SReg_64:$src1),
1479   "SI_ELSE_BREAK $dst, $src0, $src1",
1480   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1481 >;
1482
1483 def SI_END_CF : InstSI <
1484   (outs),
1485   (ins SReg_64:$saved),
1486   "SI_END_CF $saved",
1487   [(int_SI_end_cf i64:$saved)]
1488 >;
1489
1490 def SI_KILL : InstSI <
1491   (outs),
1492   (ins VSrc_32:$src),
1493   "SI_KILL $src",
1494   [(int_AMDGPU_kill f32:$src)]
1495 >;
1496
1497 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1498   // Uses = [EXEC], Defs = [EXEC]
1499
1500 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1501
1502 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1503
1504 let UseNamedOperandTable = 1 in {
1505
1506 def SI_RegisterLoad : InstSI <
1507   (outs VReg_32:$dst, SReg_64:$temp),
1508   (ins FRAMEri32:$addr, i32imm:$chan),
1509   "", []
1510 > {
1511   let isRegisterLoad = 1;
1512   let mayLoad = 1;
1513 }
1514
1515 class SIRegStore<dag outs> : InstSI <
1516   outs,
1517   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1518   "", []
1519 > {
1520   let isRegisterStore = 1;
1521   let mayStore = 1;
1522 }
1523
1524 let usesCustomInserter = 1 in {
1525 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1526 } // End usesCustomInserter = 1
1527 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1528
1529
1530 } // End UseNamedOperandTable = 1
1531
1532 def SI_INDIRECT_SRC : InstSI <
1533   (outs VReg_32:$dst, SReg_64:$temp),
1534   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1535   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1536   []
1537 >;
1538
1539 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1540   (outs rc:$dst, SReg_64:$temp),
1541   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1542   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1543   []
1544 > {
1545   let Constraints = "$src = $dst";
1546 }
1547
1548 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1549 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1550 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1551 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1552 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1553
1554 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1555
1556 let usesCustomInserter = 1 in {
1557
1558 // This pseudo instruction takes a pointer as input and outputs a resource
1559 // constant that can be used with the ADDR64 MUBUF instructions.
1560 def SI_ADDR64_RSRC : InstSI <
1561   (outs SReg_128:$srsrc),
1562   (ins SReg_64:$ptr),
1563   "", []
1564 >;
1565
1566 def V_SUB_F64 : InstSI <
1567   (outs VReg_64:$dst),
1568   (ins VReg_64:$src0, VReg_64:$src1),
1569   "V_SUB_F64 $dst, $src0, $src1",
1570   []
1571 >;
1572
1573 } // end usesCustomInserter
1574
1575 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1576
1577   def _SAVE : InstSI <
1578     (outs VReg_32:$dst),
1579     (ins sgpr_class:$src, i32imm:$frame_idx),
1580     "", []
1581   >;
1582
1583   def _RESTORE : InstSI <
1584     (outs sgpr_class:$dst),
1585     (ins VReg_32:$src, i32imm:$frame_idx),
1586     "", []
1587   >;
1588
1589 }
1590
1591 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
1592 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1593 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1594 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1595 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1596
1597 } // end IsCodeGenOnly, isPseudo
1598
1599 } // end SubtargetPredicate = SI
1600
1601 let Predicates = [isSI] in {
1602
1603 def : Pat<
1604   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1605   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1606 >;
1607
1608 def : Pat <
1609   (int_AMDGPU_kilp),
1610   (SI_KILL 0xbf800000)
1611 >;
1612
1613 /* int_SI_vs_load_input */
1614 def : Pat<
1615   (SIload_input v4i32:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1616   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1617 >;
1618
1619 /* int_SI_export */
1620 def : Pat <
1621   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1622                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1623   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1624        $src0, $src1, $src2, $src3)
1625 >;
1626
1627 def : Pat <
1628   (f64 (fsub f64:$src0, f64:$src1)),
1629   (V_SUB_F64 $src0, $src1)
1630 >;
1631
1632 //===----------------------------------------------------------------------===//
1633 // SMRD Patterns
1634 //===----------------------------------------------------------------------===//
1635
1636 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1637
1638   // 1. Offset as 8bit DWORD immediate
1639   def : Pat <
1640     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1641     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1642   >;
1643
1644   // 2. Offset loaded in an 32bit SGPR
1645   def : Pat <
1646     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1647     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1648   >;
1649
1650   // 3. No offset at all
1651   def : Pat <
1652     (constant_load i64:$sbase),
1653     (vt (Instr_IMM $sbase, 0))
1654   >;
1655 }
1656
1657 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1658 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1659 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1660 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1661 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1662 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1663 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1664 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1665
1666 // 1. Offset as 8bit DWORD immediate
1667 def : Pat <
1668   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1669   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1670 >;
1671
1672 // 2. Offset loaded in an 32bit SGPR
1673 def : Pat <
1674   (SIload_constant v4i32:$sbase, imm:$offset),
1675   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1676 >;
1677
1678 //===----------------------------------------------------------------------===//
1679 // SOP2 Patterns
1680 //===----------------------------------------------------------------------===//
1681
1682 def : Pat <
1683   (i1 (xor i1:$src0, i1:$src1)),
1684   (S_XOR_B64 $src0, $src1)
1685 >;
1686
1687 //===----------------------------------------------------------------------===//
1688 // VOP2 Patterns
1689 //===----------------------------------------------------------------------===//
1690
1691 def : Pat <
1692   (or i64:$src0, i64:$src1),
1693   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1694     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub0),
1695                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1696     (V_OR_B32_e32 (EXTRACT_SUBREG i64:$src0, sub1),
1697                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1698 >;
1699
1700 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
1701   (sext_inreg i32:$src0, vt),
1702   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
1703 >;
1704
1705 def : SextInReg <i8, 24>;
1706 def : SextInReg <i16, 16>;
1707
1708 /********** ======================= **********/
1709 /********** Image sampling patterns **********/
1710 /********** ======================= **********/
1711
1712 /* SIsample for simple 1D texture lookup */
1713 def : Pat <
1714   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1715   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1716 >;
1717
1718 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1719     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
1720     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1721 >;
1722
1723 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1724     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
1725     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1726 >;
1727
1728 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1729     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
1730     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1731 >;
1732
1733 class SampleShadowPattern<SDNode name, MIMG opcode,
1734                           ValueType vt> : Pat <
1735     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
1736     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1737 >;
1738
1739 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1740                                ValueType vt> : Pat <
1741     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
1742     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1743 >;
1744
1745 /* SIsample* for texture lookups consuming more address parameters */
1746 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1747                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1748 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1749   def : SamplePattern <SIsample, sample, addr_type>;
1750   def : SampleRectPattern <SIsample, sample, addr_type>;
1751   def : SampleArrayPattern <SIsample, sample, addr_type>;
1752   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1753   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1754
1755   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1756   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1757   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1758   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1759
1760   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1761   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1762   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1763   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1764
1765   def : SamplePattern <SIsampled, sample_d, addr_type>;
1766   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1767   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1768   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1769 }
1770
1771 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1772                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1773                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1774                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1775                       v2i32>;
1776 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1777                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1778                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1779                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1780                       v4i32>;
1781 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1782                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1783                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1784                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1785                       v8i32>;
1786 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1787                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1788                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1789                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1790                       v16i32>;
1791
1792 /* int_SI_imageload for texture fetches consuming varying address parameters */
1793 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1794     (name addr_type:$addr, v32i8:$rsrc, imm),
1795     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1796 >;
1797
1798 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1799     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1800     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1801 >;
1802
1803 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1804     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1805     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1806 >;
1807
1808 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1809     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1810     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1811 >;
1812
1813 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1814   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1815   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1816 }
1817
1818 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1819   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1820   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1821 }
1822
1823 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1824 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1825
1826 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1827 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1828
1829 /* Image resource information */
1830 def : Pat <
1831   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1832   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1833 >;
1834
1835 def : Pat <
1836   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1837   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1838 >;
1839
1840 def : Pat <
1841   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1842   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1843 >;
1844
1845 /********** ============================================ **********/
1846 /********** Extraction, Insertion, Building and Casting  **********/
1847 /********** ============================================ **********/
1848
1849 foreach Index = 0-2 in {
1850   def Extract_Element_v2i32_#Index : Extract_Element <
1851     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1852   >;
1853   def Insert_Element_v2i32_#Index : Insert_Element <
1854     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1855   >;
1856
1857   def Extract_Element_v2f32_#Index : Extract_Element <
1858     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1859   >;
1860   def Insert_Element_v2f32_#Index : Insert_Element <
1861     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1862   >;
1863 }
1864
1865 foreach Index = 0-3 in {
1866   def Extract_Element_v4i32_#Index : Extract_Element <
1867     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1868   >;
1869   def Insert_Element_v4i32_#Index : Insert_Element <
1870     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1871   >;
1872
1873   def Extract_Element_v4f32_#Index : Extract_Element <
1874     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1875   >;
1876   def Insert_Element_v4f32_#Index : Insert_Element <
1877     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1878   >;
1879 }
1880
1881 foreach Index = 0-7 in {
1882   def Extract_Element_v8i32_#Index : Extract_Element <
1883     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1884   >;
1885   def Insert_Element_v8i32_#Index : Insert_Element <
1886     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1887   >;
1888
1889   def Extract_Element_v8f32_#Index : Extract_Element <
1890     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1891   >;
1892   def Insert_Element_v8f32_#Index : Insert_Element <
1893     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1894   >;
1895 }
1896
1897 foreach Index = 0-15 in {
1898   def Extract_Element_v16i32_#Index : Extract_Element <
1899     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1900   >;
1901   def Insert_Element_v16i32_#Index : Insert_Element <
1902     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1903   >;
1904
1905   def Extract_Element_v16f32_#Index : Extract_Element <
1906     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1907   >;
1908   def Insert_Element_v16f32_#Index : Insert_Element <
1909     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1910   >;
1911 }
1912
1913 def : BitConvert <i32, f32, SReg_32>;
1914 def : BitConvert <i32, f32, VReg_32>;
1915
1916 def : BitConvert <f32, i32, SReg_32>;
1917 def : BitConvert <f32, i32, VReg_32>;
1918
1919 def : BitConvert <i64, f64, VReg_64>;
1920
1921 def : BitConvert <f64, i64, VReg_64>;
1922
1923 def : BitConvert <v2f32, v2i32, VReg_64>;
1924 def : BitConvert <v2i32, v2f32, VReg_64>;
1925 def : BitConvert <v2i32, i64, VReg_64>;
1926 def : BitConvert <i64, v2i32, VReg_64>;
1927 def : BitConvert <v2f32, i64, VReg_64>;
1928 def : BitConvert <i64, v2f32, VReg_64>;
1929 def : BitConvert <v4f32, v4i32, VReg_128>;
1930 def : BitConvert <v4i32, v4f32, VReg_128>;
1931
1932 def : BitConvert <v8f32, v8i32, SReg_256>;
1933 def : BitConvert <v8i32, v8f32, SReg_256>;
1934 def : BitConvert <v8i32, v32i8, SReg_256>;
1935 def : BitConvert <v32i8, v8i32, SReg_256>;
1936 def : BitConvert <v8i32, v32i8, VReg_256>;
1937 def : BitConvert <v8i32, v8f32, VReg_256>;
1938 def : BitConvert <v8f32, v8i32, VReg_256>;
1939 def : BitConvert <v32i8, v8i32, VReg_256>;
1940
1941 def : BitConvert <v16i32, v16f32, VReg_512>;
1942 def : BitConvert <v16f32, v16i32, VReg_512>;
1943
1944 /********** =================== **********/
1945 /********** Src & Dst modifiers **********/
1946 /********** =================== **********/
1947
1948 def FCLAMP_SI : AMDGPUShaderInst <
1949   (outs VReg_32:$dst),
1950   (ins VSrc_32:$src0),
1951   "FCLAMP_SI $dst, $src0",
1952   []
1953 > {
1954   let usesCustomInserter = 1;
1955 }
1956
1957 def : Pat <
1958   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1959   (FCLAMP_SI f32:$src)
1960 >;
1961
1962 /********** ================================ **********/
1963 /********** Floating point absolute/negative **********/
1964 /********** ================================ **********/
1965
1966 // Manipulate the sign bit directly, as e.g. using the source negation modifier
1967 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
1968 // breaking the piglit *s-floatBitsToInt-neg* tests
1969
1970 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
1971 // removing these patterns
1972
1973 def : Pat <
1974   (fneg (fabs f32:$src)),
1975   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
1976 >;
1977
1978 def FABS_SI : AMDGPUShaderInst <
1979   (outs VReg_32:$dst),
1980   (ins VSrc_32:$src0),
1981   "FABS_SI $dst, $src0",
1982   []
1983 > {
1984   let usesCustomInserter = 1;
1985 }
1986
1987 def : Pat <
1988   (fabs f32:$src),
1989   (FABS_SI f32:$src)
1990 >;
1991
1992 def FNEG_SI : AMDGPUShaderInst <
1993   (outs VReg_32:$dst),
1994   (ins VSrc_32:$src0),
1995   "FNEG_SI $dst, $src0",
1996   []
1997 > {
1998   let usesCustomInserter = 1;
1999 }
2000
2001 def : Pat <
2002   (fneg f32:$src),
2003   (FNEG_SI f32:$src)
2004 >;
2005
2006 /********** ================== **********/
2007 /********** Immediate Patterns **********/
2008 /********** ================== **********/
2009
2010 def : Pat <
2011   (SGPRImm<(i32 imm)>:$imm),
2012   (S_MOV_B32 imm:$imm)
2013 >;
2014
2015 def : Pat <
2016   (SGPRImm<(f32 fpimm)>:$imm),
2017   (S_MOV_B32 fpimm:$imm)
2018 >;
2019
2020 def : Pat <
2021   (i32 imm:$imm),
2022   (V_MOV_B32_e32 imm:$imm)
2023 >;
2024
2025 def : Pat <
2026   (f32 fpimm:$imm),
2027   (V_MOV_B32_e32 fpimm:$imm)
2028 >;
2029
2030 def : Pat <
2031   (i64 InlineImm<i64>:$imm),
2032   (S_MOV_B64 InlineImm<i64>:$imm)
2033 >;
2034
2035 /********** ===================== **********/
2036 /********** Interpolation Paterns **********/
2037 /********** ===================== **********/
2038
2039 def : Pat <
2040   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2041   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
2042 >;
2043
2044 def : Pat <
2045   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
2046   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2047                                     imm:$attr_chan, imm:$attr, i32:$params),
2048                    (EXTRACT_SUBREG $ij, sub1),
2049                    imm:$attr_chan, imm:$attr, $params)
2050 >;
2051
2052 /********** ================== **********/
2053 /********** Intrinsic Patterns **********/
2054 /********** ================== **********/
2055
2056 /* llvm.AMDGPU.pow */
2057 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2058
2059 def : Pat <
2060   (int_AMDGPU_div f32:$src0, f32:$src1),
2061   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2062 >;
2063
2064 def : Pat<
2065   (fdiv f32:$src0, f32:$src1),
2066   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
2067 >;
2068
2069 def : Pat<
2070   (fdiv f64:$src0, f64:$src1),
2071   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
2072 >;
2073
2074 def : Pat <
2075   (fcos f32:$src0),
2076   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2077 >;
2078
2079 def : Pat <
2080   (fsin f32:$src0),
2081   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
2082 >;
2083
2084 def : Pat <
2085   (int_AMDGPU_cube v4f32:$src),
2086   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2087     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
2088                   (EXTRACT_SUBREG $src, sub1),
2089                   (EXTRACT_SUBREG $src, sub2)),
2090                    sub0),
2091     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
2092                   (EXTRACT_SUBREG $src, sub1),
2093                   (EXTRACT_SUBREG $src, sub2)),
2094                    sub1),
2095     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
2096                   (EXTRACT_SUBREG $src, sub1),
2097                   (EXTRACT_SUBREG $src, sub2)),
2098                    sub2),
2099     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
2100                   (EXTRACT_SUBREG $src, sub1),
2101                   (EXTRACT_SUBREG $src, sub2)),
2102                    sub3)
2103 >;
2104
2105 def : Pat <
2106   (i32 (sext i1:$src0)),
2107   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2108 >;
2109
2110 class Ext32Pat <SDNode ext> : Pat <
2111   (i32 (ext i1:$src0)),
2112   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2113 >;
2114
2115 def : Ext32Pat <zext>;
2116 def : Ext32Pat <anyext>;
2117
2118 // Offset in an 32Bit VGPR
2119 def : Pat <
2120   (SIload_constant v4i32:$sbase, i32:$voff),
2121   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
2122 >;
2123
2124 // The multiplication scales from [0,1] to the unsigned integer range
2125 def : Pat <
2126   (AMDGPUurecip i32:$src0),
2127   (V_CVT_U32_F32_e32
2128     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2129                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2130 >;
2131
2132 def : Pat <
2133   (int_SI_tid),
2134   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2135                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0))
2136 >;
2137
2138 //===----------------------------------------------------------------------===//
2139 // VOP3 Patterns
2140 //===----------------------------------------------------------------------===//
2141
2142 def : IMad24Pat<V_MAD_I32_I24>;
2143 def : UMad24Pat<V_MAD_U32_U24>;
2144
2145 def : Pat <
2146   (fadd f64:$src0, f64:$src1),
2147   (V_ADD_F64 $src0, $src1, (i64 0))
2148 >;
2149
2150 def : Pat <
2151   (fmul f64:$src0, f64:$src1),
2152   (V_MUL_F64 $src0, $src1, (i64 0))
2153 >;
2154
2155 def : Pat <
2156   (mul i32:$src0, i32:$src1),
2157   (V_MUL_LO_I32 $src0, $src1, (i32 0))
2158 >;
2159
2160 def : Pat <
2161   (mulhu i32:$src0, i32:$src1),
2162   (V_MUL_HI_U32 $src0, $src1, (i32 0))
2163 >;
2164
2165 def : Pat <
2166   (mulhs i32:$src0, i32:$src1),
2167   (V_MUL_HI_I32 $src0, $src1, (i32 0))
2168 >;
2169
2170 defm : BFIPatterns <V_BFI_B32, S_MOV_B32>;
2171 def : ROTRPattern <V_ALIGNBIT_B32>;
2172
2173 /********** ======================= **********/
2174 /**********   Load/Store Patterns   **********/
2175 /********** ======================= **********/
2176
2177 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
2178   def : Pat <
2179     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
2180     (inst (i1 0), $ptr, (as_i16imm $offset))
2181   >;
2182
2183   def : Pat <
2184     (frag i32:$src0),
2185     (vt (inst 0, $src0, 0))
2186   >;
2187 }
2188
2189 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2190 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2191 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2192 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2193 defm : DSReadPat <DS_READ_B32, i32, local_load>;
2194 defm : DSReadPat <DS_READ_B64, i64, local_load>;
2195
2196 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
2197   def : Pat <
2198     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
2199     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2200   >;
2201
2202   def : Pat <
2203     (frag vt:$val, i32:$ptr),
2204     (inst 0, $ptr, $val, 0)
2205   >;
2206 }
2207
2208 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2209 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2210 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
2211 defm : DSWritePat <DS_WRITE_B64, i64, local_store>;
2212
2213 multiclass DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> {
2214   def : Pat <
2215     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$value),
2216     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2217   >;
2218
2219   def : Pat <
2220     (frag i32:$ptr, vt:$val),
2221     (inst 0, $ptr, $val, 0)
2222   >;
2223 }
2224
2225 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2226 defm : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2227 defm : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2228 defm : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2229 defm : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2230 defm : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2231 defm : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2232 defm : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2233 defm : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2234 defm : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2235
2236
2237 //===----------------------------------------------------------------------===//
2238 // MUBUF Patterns
2239 //===----------------------------------------------------------------------===//
2240
2241 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2242                               PatFrag global_ld, PatFrag constant_ld> {
2243   def : Pat <
2244     (vt (global_ld (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset))),
2245     (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2246   >;
2247
2248   def : Pat <
2249     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
2250     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2251   >;
2252
2253   def : Pat <
2254     (vt (global_ld i64:$ptr)),
2255     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2256   >;
2257
2258   def : Pat <
2259      (vt (global_ld (add i64:$ptr, i64:$offset))),
2260      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2261   >;
2262
2263   def : Pat <
2264      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2265      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2266   >;
2267 }
2268
2269 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
2270                           sextloadi8_global, sextloadi8_constant>;
2271 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
2272                           az_extloadi8_global, az_extloadi8_constant>;
2273 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2274                           sextloadi16_global, sextloadi16_constant>;
2275 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2276                           az_extloadi16_global, az_extloadi16_constant>;
2277 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2278                           global_load, constant_load>;
2279 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2280                           global_load, constant_load>;
2281 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2282                           az_extloadi32_global, az_extloadi32_constant>;
2283 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2284                           global_load, constant_load>;
2285 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2286                           global_load, constant_load>;
2287
2288 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
2289
2290   def : Pat <
2291     (st vt:$value, (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset)),
2292     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2293   >;
2294
2295   def : Pat <
2296     (st vt:$value, (add i64:$ptr, IMM12bit:$offset)),
2297     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2298   >;
2299
2300   def : Pat <
2301     (st vt:$value, i64:$ptr),
2302     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2303   >;
2304
2305   def : Pat <
2306     (st vt:$value, (add i64:$ptr, i64:$offset)),
2307     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
2308    >;
2309 }
2310
2311 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
2312 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
2313 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
2314 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
2315 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
2316 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
2317
2318 // BUFFER_LOAD_DWORD*, addr64=0
2319 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2320                              MUBUF bothen> {
2321
2322   def : Pat <
2323     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2324                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2325                                   imm:$tfe)),
2326     (offset $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2327             (as_i1imm $slc), (as_i1imm $tfe))
2328   >;
2329
2330   def : Pat <
2331     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2332                                   imm, 1, 0, imm:$glc, imm:$slc,
2333                                   imm:$tfe)),
2334     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2335            (as_i1imm $tfe))
2336   >;
2337
2338   def : Pat <
2339     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2340                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2341                                   imm:$tfe)),
2342     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2343            (as_i1imm $slc), (as_i1imm $tfe))
2344   >;
2345
2346   def : Pat <
2347     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2348                                   imm, 1, 1, imm:$glc, imm:$slc,
2349                                   imm:$tfe)),
2350     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2351             (as_i1imm $tfe))
2352   >;
2353 }
2354
2355 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2356                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2357 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2358                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2359 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2360                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2361
2362 //===----------------------------------------------------------------------===//
2363 // MTBUF Patterns
2364 //===----------------------------------------------------------------------===//
2365
2366 // TBUFFER_STORE_FORMAT_*, addr64=0
2367 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2368   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2369                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2370                    imm:$nfmt, imm:$offen, imm:$idxen,
2371                    imm:$glc, imm:$slc, imm:$tfe),
2372   (opcode
2373     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2374     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2375     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2376 >;
2377
2378 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2379 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2380 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2381 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2382
2383 let Predicates = [isCI] in {
2384
2385 // Sea island new arithmetic instructinos
2386 let neverHasSideEffects = 1 in {
2387 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2388   [(set f64:$dst, (ftrunc f64:$src0))]
2389 >;
2390 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2391   [(set f64:$dst, (fceil f64:$src0))]
2392 >;
2393 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2394   [(set f64:$dst, (ffloor f64:$src0))]
2395 >;
2396 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64",
2397   [(set f64:$dst, (frint f64:$src0))]
2398 >;
2399
2400 defm V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2401 defm V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2402 defm V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2403 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2404
2405 // XXX - Does this set VCC?
2406 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2407 } // End neverHasSideEffects = 1
2408
2409 // Remaining instructions:
2410 // FLAT_*
2411 // S_CBRANCH_CDBGUSER
2412 // S_CBRANCH_CDBGSYS
2413 // S_CBRANCH_CDBGSYS_OR_USER
2414 // S_CBRANCH_CDBGSYS_AND_USER
2415 // S_DCACHE_INV_VOL
2416 // V_EXP_LEGACY_F32
2417 // V_LOG_LEGACY_F32
2418 // DS_NOP
2419 // DS_GWS_SEMA_RELEASE_ALL
2420 // DS_WRAP_RTN_B32
2421 // DS_CNDXCHG32_RTN_B64
2422 // DS_WRITE_B96
2423 // DS_WRITE_B128
2424 // DS_CONDXCHG32_RTN_B128
2425 // DS_READ_B96
2426 // DS_READ_B128
2427 // BUFFER_LOAD_DWORDX3
2428 // BUFFER_STORE_DWORDX3
2429
2430 } // End Predicates = [isCI]
2431
2432
2433 /********** ====================== **********/
2434 /**********   Indirect adressing   **********/
2435 /********** ====================== **********/
2436
2437 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2438
2439   // 1. Extract with offset
2440   def : Pat<
2441     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2442     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2443   >;
2444
2445   // 2. Extract without offset
2446   def : Pat<
2447     (vector_extract vt:$vec, i32:$idx),
2448     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2449   >;
2450
2451   // 3. Insert with offset
2452   def : Pat<
2453     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2454     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2455   >;
2456
2457   // 4. Insert without offset
2458   def : Pat<
2459     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2460     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2461   >;
2462 }
2463
2464 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2465 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2466 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2467 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2468
2469 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2470 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2471 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2472 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2473
2474 //===----------------------------------------------------------------------===//
2475 // Conversion Patterns
2476 //===----------------------------------------------------------------------===//
2477
2478 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2479   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2480
2481 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2482 // might not be worth the effort, and will need to expand to shifts when
2483 // fixing SGPR copies.
2484
2485 // Handle sext_inreg in i64
2486 def : Pat <
2487   (i64 (sext_inreg i64:$src, i1)),
2488   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2489     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
2490     (S_MOV_B32 -1), sub1)
2491 >;
2492
2493 def : Pat <
2494   (i64 (sext_inreg i64:$src, i8)),
2495   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2496     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2497     (S_MOV_B32 -1), sub1)
2498 >;
2499
2500 def : Pat <
2501   (i64 (sext_inreg i64:$src, i16)),
2502   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2503     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2504     (S_MOV_B32 -1), sub1)
2505 >;
2506
2507 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
2508   (i64 (ext i32:$src)),
2509   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2510     (S_MOV_B32 0), sub1)
2511 >;
2512
2513 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
2514   (i64 (ext i1:$src)),
2515   (INSERT_SUBREG
2516     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2517       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0),
2518     (S_MOV_B32 0), sub1)
2519 >;
2520
2521
2522 def : ZExt_i64_i32_Pat<zext>;
2523 def : ZExt_i64_i32_Pat<anyext>;
2524 def : ZExt_i64_i1_Pat<zext>;
2525 def : ZExt_i64_i1_Pat<anyext>;
2526
2527 def : Pat <
2528   (i64 (sext i32:$src)),
2529     (INSERT_SUBREG
2530       (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2531       (S_ASHR_I32 $src, 31), sub1)
2532 >;
2533
2534 def : Pat <
2535   (i64 (sext i1:$src)),
2536   (INSERT_SUBREG
2537     (INSERT_SUBREG
2538       (i64 (IMPLICIT_DEF)),
2539       (V_CNDMASK_B32_e64 0, -1, $src), sub0),
2540     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
2541 >;
2542
2543 def : Pat <
2544   (f32 (sint_to_fp i1:$src)),
2545   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
2546 >;
2547
2548 def : Pat <
2549   (f32 (uint_to_fp i1:$src)),
2550   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
2551 >;
2552
2553 def : Pat <
2554   (f64 (sint_to_fp i1:$src)),
2555     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
2556 >;
2557
2558 def : Pat <
2559   (f64 (uint_to_fp i1:$src)),
2560   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
2561 >;
2562
2563 //===----------------------------------------------------------------------===//
2564 // Miscellaneous Patterns
2565 //===----------------------------------------------------------------------===//
2566
2567 def : Pat <
2568   (i32 (trunc i64:$a)),
2569   (EXTRACT_SUBREG $a, sub0)
2570 >;
2571
2572 def : Pat <
2573   (i1 (trunc i32:$a)),
2574   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2575 >;
2576
2577 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2578 // case, the sgpr-copies pass will fix this to use the vector version.
2579 def : Pat <
2580   (i32 (addc i32:$src0, i32:$src1)),
2581   (S_ADD_I32 $src0, $src1)
2582 >;
2583
2584 def : Pat <
2585   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2586   (V_BCNT_U32_B32_e32 $popcnt, $val)
2587 >;
2588
2589 def : Pat <
2590   (i64 (ctpop i64:$src)),
2591   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2592     (S_BCNT1_I32_B64 $src), sub0),
2593     (S_MOV_B32 0), sub1)
2594 >;
2595
2596 //============================================================================//
2597 // Miscellaneous Optimization Patterns
2598 //============================================================================//
2599
2600 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2601
2602 } // End isSI predicate