lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34 def HasFlatAddressSpace : Predicate<"Subtarget.hasFlatAddressSpace()">;
  35
  36 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  37
  38 let SubtargetPredicate = isSI in {
  39
  40 //===----------------------------------------------------------------------===//
  41 // SMRD Instructions
  42 //===----------------------------------------------------------------------===//
  43
  44 let mayLoad = 1 in {
  45
  46 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  47 // SMRD instructions, because the SGPR_32 register class does not include M0
  48 // and writing to M0 from an SMRD instruction will hang the GPU.
  49 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  50 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  51 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  52 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  53 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  54
  55 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  56   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  57 >;
  58
  59 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  60   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  61 >;
  62
  63 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  64   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  65 >;
  66
  67 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  68   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  69 >;
  70
  71 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  72   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  73 >;
  74
  75 } // mayLoad = 1
  76
  77 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  78 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  79
  80 //===----------------------------------------------------------------------===//
  81 // SOP1 Instructions
  82 //===----------------------------------------------------------------------===//
  83
  84 let isMoveImm = 1 in {
  85 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  86 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  87 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  88 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  89 } // End isMoveImm = 1
  90
  91 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  92   [(set i32:$dst, (not i32:$src0))]
  93 >;
  94
  95 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64",
  96   [(set i64:$dst, (not i64:$src0))]
  97 >;
  98 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  99 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 100 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32",
 101   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 102 >;
 103 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 104
 105 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 106 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 107 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "S_BCNT1_I32_B32",
 108   [(set i32:$dst, (ctpop i32:$src0))]
 109 >;
 110 def S_BCNT1_I32_B64 : SOP1_32_64 <0x00000010, "S_BCNT1_I32_B64", []>;
 111
 112 ////def S_FF0_I32_B32 : SOP1_32 <0x00000011, "S_FF0_I32_B32", []>;
 113 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 114 def S_FF1_I32_B32 : SOP1_32 <0x00000013, "S_FF1_I32_B32",
 115   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 116 >;
 117 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 118
 119 def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32",
 120   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 121 >;
 122
 123 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 124 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 125 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 126 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 127   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 128 >;
 129 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 130   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 131 >;
 132
 133 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 134 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 135 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 136 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 137 def S_GETPC_B64 : SOP1 <
 138   0x0000001f, (outs SReg_64:$dst), (ins), "S_GETPC_B64 $dst", []
 139 > {
 140   let SSRC0 = 0;
 141 }
 142 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 143 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 144 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 145
 146 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 147
 148 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 149 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 150 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 151 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 152 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 153 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 154 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 155 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 156
 157 } // End hasSideEffects = 1
 158
 159 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 160 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 161 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 162 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 163 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 164 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 165 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 166 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 167 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 168 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 169
 170 //===----------------------------------------------------------------------===//
 171 // SOP2 Instructions
 172 //===----------------------------------------------------------------------===//
 173
 174 let Defs = [SCC] in { // Carry out goes to SCC
 175 let isCommutable = 1 in {
 176 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 177 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 178   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 179 >;
 180 } // End isCommutable = 1
 181
 182 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 183 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 184   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 185 >;
 186
 187 let Uses = [SCC] in { // Carry in comes from SCC
 188 let isCommutable = 1 in {
 189 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 190   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 191 } // End isCommutable = 1
 192
 193 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 194   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 195 } // End Uses = [SCC]
 196 } // End Defs = [SCC]
 197
 198 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 199   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 200 >;
 201 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 202   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 203 >;
 204 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 205   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 206 >;
 207 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 208   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 209 >;
 210
 211 def S_CSELECT_B32 : SOP2 <
 212   0x0000000a, (outs SReg_32:$dst),
 213   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 214   []
 215 >;
 216
 217 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 218
 219 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 220   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 221 >;
 222
 223 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 224   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 225 >;
 226
 227 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 228   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 229 >;
 230
 231 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 232   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 233 >;
 234
 235 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 236   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 237 >;
 238
 239 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 240   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 241 >;
 242 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 243 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 244 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 245 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 246 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 247 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 248 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 249 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 250 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 251 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 252
 253 // Use added complexity so these patterns are preferred to the VALU patterns.
 254 let AddedComplexity = 1 in {
 255
 256 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 257   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 258 >;
 259 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 260   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 261 >;
 262 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 263   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 264 >;
 265 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 266   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 267 >;
 268 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 269   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 270 >;
 271 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 272   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 273 >;
 274
 275
 276 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 277 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 278 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32",
 279   [(set i32:$dst, (mul i32:$src0, i32:$src1))]
 280 >;
 281
 282 } // End AddedComplexity = 1
 283
 284 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 285 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 286 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 287 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 288 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 289 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 290
 291 //===----------------------------------------------------------------------===//
 292 // SOPC Instructions
 293 //===----------------------------------------------------------------------===//
 294
 295 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 296 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 297 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 298 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 299 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 300 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 301 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 302 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 303 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 304 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 305 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 306 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 307 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 308 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 309 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 310 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 311 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 312
 313 //===----------------------------------------------------------------------===//
 314 // SOPK Instructions
 315 //===----------------------------------------------------------------------===//
 316
 317 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 318 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 319
 320 /*
 321 This instruction is disabled for now until we can figure out how to teach
 322 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 323 instructions.
 324
 325 When this instruction is enabled the code generator sometimes produces this
 326 invalid sequence:
 327
 328 SCC = S_CMPK_EQ_I32 SGPR0, imm
 329 VCC = COPY SCC
 330 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 331
 332 def S_CMPK_EQ_I32 : SOPK <
 333   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 334   "S_CMPK_EQ_I32",
 335   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 336 >;
 337 */
 338
 339 let isCompare = 1, Defs = [SCC] in {
 340 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 341 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 342 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 343 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 344 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 345 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 346 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 347 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 348 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 349 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 350 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 351 } // End isCompare = 1, Defs = [SCC]
 352
 353 let Defs = [SCC], isCommutable = 1 in {
 354   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 355   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 356 }
 357
 358 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 359 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 360 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 361 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 362 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 363 //def EXP : EXP_ <0x00000000, "EXP", []>;
 364
 365 //===----------------------------------------------------------------------===//
 366 // SOPP Instructions
 367 //===----------------------------------------------------------------------===//
 368
 369 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "S_NOP $simm16", []>;
 370
 371 let isTerminator = 1 in {
 372
 373 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 374   [(IL_retflag)]> {
 375   let simm16 = 0;
 376   let isBarrier = 1;
 377   let hasCtrlDep = 1;
 378 }
 379
 380 let isBranch = 1 in {
 381 def S_BRANCH : SOPP <
 382   0x00000002, (ins sopp_brtarget:$simm16), "S_BRANCH $simm16",
 383   [(br bb:$simm16)]> {
 384   let isBarrier = 1;
 385 }
 386
 387 let DisableEncoding = "$scc" in {
 388 def S_CBRANCH_SCC0 : SOPP <
 389   0x00000004, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 390   "S_CBRANCH_SCC0 $simm16", []
 391 >;
 392 def S_CBRANCH_SCC1 : SOPP <
 393   0x00000005, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 394   "S_CBRANCH_SCC1 $simm16",
 395   []
 396 >;
 397 } // End DisableEncoding = "$scc"
 398
 399 def S_CBRANCH_VCCZ : SOPP <
 400   0x00000006, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 401   "S_CBRANCH_VCCZ $simm16",
 402   []
 403 >;
 404 def S_CBRANCH_VCCNZ : SOPP <
 405   0x00000007, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 406   "S_CBRANCH_VCCNZ $simm16",
 407   []
 408 >;
 409
 410 let DisableEncoding = "$exec" in {
 411 def S_CBRANCH_EXECZ : SOPP <
 412   0x00000008, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 413   "S_CBRANCH_EXECZ $simm16",
 414   []
 415 >;
 416 def S_CBRANCH_EXECNZ : SOPP <
 417   0x00000009, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 418   "S_CBRANCH_EXECNZ $simm16",
 419   []
 420 >;
 421 } // End DisableEncoding = "$exec"
 422
 423
 424 } // End isBranch = 1
 425 } // End isTerminator = 1
 426
 427 let hasSideEffects = 1 in {
 428 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 429   [(int_AMDGPU_barrier_local)]
 430 > {
 431   let simm16 = 0;
 432   let isBarrier = 1;
 433   let hasCtrlDep = 1;
 434   let mayLoad = 1;
 435   let mayStore = 1;
 436 }
 437
 438 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 439   []
 440 >;
 441 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 442 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 443 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 444
 445 let Uses = [EXEC] in {
 446   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 447       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 448   > {
 449     let DisableEncoding = "$m0";
 450   }
 451 } // End Uses = [EXEC]
 452
 453 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 454 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 455 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 456 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 457 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 458 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 459 } // End hasSideEffects
 460
 461 //===----------------------------------------------------------------------===//
 462 // VOPC Instructions
 463 //===----------------------------------------------------------------------===//
 464
 465 let isCompare = 1 in {
 466
 467 defm V_CMP_F_F32 : VOPC_F32 <0x00000000, "V_CMP_F_F32">;
 468 defm V_CMP_LT_F32 : VOPC_F32 <0x00000001, "V_CMP_LT_F32", COND_OLT>;
 469 defm V_CMP_EQ_F32 : VOPC_F32 <0x00000002, "V_CMP_EQ_F32", COND_OEQ>;
 470 defm V_CMP_LE_F32 : VOPC_F32 <0x00000003, "V_CMP_LE_F32", COND_OLE>;
 471 defm V_CMP_GT_F32 : VOPC_F32 <0x00000004, "V_CMP_GT_F32", COND_OGT>;
 472 defm V_CMP_LG_F32 : VOPC_F32 <0x00000005, "V_CMP_LG_F32">;
 473 defm V_CMP_GE_F32 : VOPC_F32 <0x00000006, "V_CMP_GE_F32", COND_OGE>;
 474 defm V_CMP_O_F32 : VOPC_F32 <0x00000007, "V_CMP_O_F32", COND_O>;
 475 defm V_CMP_U_F32 : VOPC_F32 <0x00000008, "V_CMP_U_F32", COND_UO>;
 476 defm V_CMP_NGE_F32 : VOPC_F32 <0x00000009, "V_CMP_NGE_F32">;
 477 defm V_CMP_NLG_F32 : VOPC_F32 <0x0000000a, "V_CMP_NLG_F32">;
 478 defm V_CMP_NGT_F32 : VOPC_F32 <0x0000000b, "V_CMP_NGT_F32">;
 479 defm V_CMP_NLE_F32 : VOPC_F32 <0x0000000c, "V_CMP_NLE_F32">;
 480 defm V_CMP_NEQ_F32 : VOPC_F32 <0x0000000d, "V_CMP_NEQ_F32", COND_UNE>;
 481 defm V_CMP_NLT_F32 : VOPC_F32 <0x0000000e, "V_CMP_NLT_F32">;
 482 defm V_CMP_TRU_F32 : VOPC_F32 <0x0000000f, "V_CMP_TRU_F32">;
 483
 484 let hasSideEffects = 1 in {
 485
 486 defm V_CMPX_F_F32 : VOPCX_F32 <0x00000010, "V_CMPX_F_F32">;
 487 defm V_CMPX_LT_F32 : VOPCX_F32 <0x00000011, "V_CMPX_LT_F32">;
 488 defm V_CMPX_EQ_F32 : VOPCX_F32 <0x00000012, "V_CMPX_EQ_F32">;
 489 defm V_CMPX_LE_F32 : VOPCX_F32 <0x00000013, "V_CMPX_LE_F32">;
 490 defm V_CMPX_GT_F32 : VOPCX_F32 <0x00000014, "V_CMPX_GT_F32">;
 491 defm V_CMPX_LG_F32 : VOPCX_F32 <0x00000015, "V_CMPX_LG_F32">;
 492 defm V_CMPX_GE_F32 : VOPCX_F32 <0x00000016, "V_CMPX_GE_F32">;
 493 defm V_CMPX_O_F32 : VOPCX_F32 <0x00000017, "V_CMPX_O_F32">;
 494 defm V_CMPX_U_F32 : VOPCX_F32 <0x00000018, "V_CMPX_U_F32">;
 495 defm V_CMPX_NGE_F32 : VOPCX_F32 <0x00000019, "V_CMPX_NGE_F32">;
 496 defm V_CMPX_NLG_F32 : VOPCX_F32 <0x0000001a, "V_CMPX_NLG_F32">;
 497 defm V_CMPX_NGT_F32 : VOPCX_F32 <0x0000001b, "V_CMPX_NGT_F32">;
 498 defm V_CMPX_NLE_F32 : VOPCX_F32 <0x0000001c, "V_CMPX_NLE_F32">;
 499 defm V_CMPX_NEQ_F32 : VOPCX_F32 <0x0000001d, "V_CMPX_NEQ_F32">;
 500 defm V_CMPX_NLT_F32 : VOPCX_F32 <0x0000001e, "V_CMPX_NLT_F32">;
 501 defm V_CMPX_TRU_F32 : VOPCX_F32 <0x0000001f, "V_CMPX_TRU_F32">;
 502
 503 } // End hasSideEffects = 1
 504
 505 defm V_CMP_F_F64 : VOPC_F64 <0x00000020, "V_CMP_F_F64">;
 506 defm V_CMP_LT_F64 : VOPC_F64 <0x00000021, "V_CMP_LT_F64", COND_OLT>;
 507 defm V_CMP_EQ_F64 : VOPC_F64 <0x00000022, "V_CMP_EQ_F64", COND_OEQ>;
 508 defm V_CMP_LE_F64 : VOPC_F64 <0x00000023, "V_CMP_LE_F64", COND_OLE>;
 509 defm V_CMP_GT_F64 : VOPC_F64 <0x00000024, "V_CMP_GT_F64", COND_OGT>;
 510 defm V_CMP_LG_F64 : VOPC_F64 <0x00000025, "V_CMP_LG_F64">;
 511 defm V_CMP_GE_F64 : VOPC_F64 <0x00000026, "V_CMP_GE_F64", COND_OGE>;
 512 defm V_CMP_O_F64 : VOPC_F64 <0x00000027, "V_CMP_O_F64", COND_O>;
 513 defm V_CMP_U_F64 : VOPC_F64 <0x00000028, "V_CMP_U_F64", COND_UO>;
 514 defm V_CMP_NGE_F64 : VOPC_F64 <0x00000029, "V_CMP_NGE_F64">;
 515 defm V_CMP_NLG_F64 : VOPC_F64 <0x0000002a, "V_CMP_NLG_F64">;
 516 defm V_CMP_NGT_F64 : VOPC_F64 <0x0000002b, "V_CMP_NGT_F64">;
 517 defm V_CMP_NLE_F64 : VOPC_F64 <0x0000002c, "V_CMP_NLE_F64">;
 518 defm V_CMP_NEQ_F64 : VOPC_F64 <0x0000002d, "V_CMP_NEQ_F64", COND_UNE>;
 519 defm V_CMP_NLT_F64 : VOPC_F64 <0x0000002e, "V_CMP_NLT_F64">;
 520 defm V_CMP_TRU_F64 : VOPC_F64 <0x0000002f, "V_CMP_TRU_F64">;
 521
 522 let hasSideEffects = 1 in {
 523
 524 defm V_CMPX_F_F64 : VOPCX_F64 <0x00000030, "V_CMPX_F_F64">;
 525 defm V_CMPX_LT_F64 : VOPCX_F64 <0x00000031, "V_CMPX_LT_F64">;
 526 defm V_CMPX_EQ_F64 : VOPCX_F64 <0x00000032, "V_CMPX_EQ_F64">;
 527 defm V_CMPX_LE_F64 : VOPCX_F64 <0x00000033, "V_CMPX_LE_F64">;
 528 defm V_CMPX_GT_F64 : VOPCX_F64 <0x00000034, "V_CMPX_GT_F64">;
 529 defm V_CMPX_LG_F64 : VOPCX_F64 <0x00000035, "V_CMPX_LG_F64">;
 530 defm V_CMPX_GE_F64 : VOPCX_F64 <0x00000036, "V_CMPX_GE_F64">;
 531 defm V_CMPX_O_F64 : VOPCX_F64 <0x00000037, "V_CMPX_O_F64">;
 532 defm V_CMPX_U_F64 : VOPCX_F64 <0x00000038, "V_CMPX_U_F64">;
 533 defm V_CMPX_NGE_F64 : VOPCX_F64 <0x00000039, "V_CMPX_NGE_F64">;
 534 defm V_CMPX_NLG_F64 : VOPCX_F64 <0x0000003a, "V_CMPX_NLG_F64">;
 535 defm V_CMPX_NGT_F64 : VOPCX_F64 <0x0000003b, "V_CMPX_NGT_F64">;
 536 defm V_CMPX_NLE_F64 : VOPCX_F64 <0x0000003c, "V_CMPX_NLE_F64">;
 537 defm V_CMPX_NEQ_F64 : VOPCX_F64 <0x0000003d, "V_CMPX_NEQ_F64">;
 538 defm V_CMPX_NLT_F64 : VOPCX_F64 <0x0000003e, "V_CMPX_NLT_F64">;
 539 defm V_CMPX_TRU_F64 : VOPCX_F64 <0x0000003f, "V_CMPX_TRU_F64">;
 540
 541 } // End hasSideEffects = 1
 542
 543 defm V_CMPS_F_F32 : VOPC_F32 <0x00000040, "V_CMPS_F_F32">;
 544 defm V_CMPS_LT_F32 : VOPC_F32 <0x00000041, "V_CMPS_LT_F32">;
 545 defm V_CMPS_EQ_F32 : VOPC_F32 <0x00000042, "V_CMPS_EQ_F32">;
 546 defm V_CMPS_LE_F32 : VOPC_F32 <0x00000043, "V_CMPS_LE_F32">;
 547 defm V_CMPS_GT_F32 : VOPC_F32 <0x00000044, "V_CMPS_GT_F32">;
 548 defm V_CMPS_LG_F32 : VOPC_F32 <0x00000045, "V_CMPS_LG_F32">;
 549 defm V_CMPS_GE_F32 : VOPC_F32 <0x00000046, "V_CMPS_GE_F32">;
 550 defm V_CMPS_O_F32 : VOPC_F32 <0x00000047, "V_CMPS_O_F32">;
 551 defm V_CMPS_U_F32 : VOPC_F32 <0x00000048, "V_CMPS_U_F32">;
 552 defm V_CMPS_NGE_F32 : VOPC_F32 <0x00000049, "V_CMPS_NGE_F32">;
 553 defm V_CMPS_NLG_F32 : VOPC_F32 <0x0000004a, "V_CMPS_NLG_F32">;
 554 defm V_CMPS_NGT_F32 : VOPC_F32 <0x0000004b, "V_CMPS_NGT_F32">;
 555 defm V_CMPS_NLE_F32 : VOPC_F32 <0x0000004c, "V_CMPS_NLE_F32">;
 556 defm V_CMPS_NEQ_F32 : VOPC_F32 <0x0000004d, "V_CMPS_NEQ_F32">;
 557 defm V_CMPS_NLT_F32 : VOPC_F32 <0x0000004e, "V_CMPS_NLT_F32">;
 558 defm V_CMPS_TRU_F32 : VOPC_F32 <0x0000004f, "V_CMPS_TRU_F32">;
 559
 560 let hasSideEffects = 1 in {
 561
 562 defm V_CMPSX_F_F32 : VOPCX_F32 <0x00000050, "V_CMPSX_F_F32">;
 563 defm V_CMPSX_LT_F32 : VOPCX_F32 <0x00000051, "V_CMPSX_LT_F32">;
 564 defm V_CMPSX_EQ_F32 : VOPCX_F32 <0x00000052, "V_CMPSX_EQ_F32">;
 565 defm V_CMPSX_LE_F32 : VOPCX_F32 <0x00000053, "V_CMPSX_LE_F32">;
 566 defm V_CMPSX_GT_F32 : VOPCX_F32 <0x00000054, "V_CMPSX_GT_F32">;
 567 defm V_CMPSX_LG_F32 : VOPCX_F32 <0x00000055, "V_CMPSX_LG_F32">;
 568 defm V_CMPSX_GE_F32 : VOPCX_F32 <0x00000056, "V_CMPSX_GE_F32">;
 569 defm V_CMPSX_O_F32 : VOPCX_F32 <0x00000057, "V_CMPSX_O_F32">;
 570 defm V_CMPSX_U_F32 : VOPCX_F32 <0x00000058, "V_CMPSX_U_F32">;
 571 defm V_CMPSX_NGE_F32 : VOPCX_F32 <0x00000059, "V_CMPSX_NGE_F32">;
 572 defm V_CMPSX_NLG_F32 : VOPCX_F32 <0x0000005a, "V_CMPSX_NLG_F32">;
 573 defm V_CMPSX_NGT_F32 : VOPCX_F32 <0x0000005b, "V_CMPSX_NGT_F32">;
 574 defm V_CMPSX_NLE_F32 : VOPCX_F32 <0x0000005c, "V_CMPSX_NLE_F32">;
 575 defm V_CMPSX_NEQ_F32 : VOPCX_F32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 576 defm V_CMPSX_NLT_F32 : VOPCX_F32 <0x0000005e, "V_CMPSX_NLT_F32">;
 577 defm V_CMPSX_TRU_F32 : VOPCX_F32 <0x0000005f, "V_CMPSX_TRU_F32">;
 578
 579 } // End hasSideEffects = 1
 580
 581 defm V_CMPS_F_F64 : VOPC_F64 <0x00000060, "V_CMPS_F_F64">;
 582 defm V_CMPS_LT_F64 : VOPC_F64 <0x00000061, "V_CMPS_LT_F64">;
 583 defm V_CMPS_EQ_F64 : VOPC_F64 <0x00000062, "V_CMPS_EQ_F64">;
 584 defm V_CMPS_LE_F64 : VOPC_F64 <0x00000063, "V_CMPS_LE_F64">;
 585 defm V_CMPS_GT_F64 : VOPC_F64 <0x00000064, "V_CMPS_GT_F64">;
 586 defm V_CMPS_LG_F64 : VOPC_F64 <0x00000065, "V_CMPS_LG_F64">;
 587 defm V_CMPS_GE_F64 : VOPC_F64 <0x00000066, "V_CMPS_GE_F64">;
 588 defm V_CMPS_O_F64 : VOPC_F64 <0x00000067, "V_CMPS_O_F64">;
 589 defm V_CMPS_U_F64 : VOPC_F64 <0x00000068, "V_CMPS_U_F64">;
 590 defm V_CMPS_NGE_F64 : VOPC_F64 <0x00000069, "V_CMPS_NGE_F64">;
 591 defm V_CMPS_NLG_F64 : VOPC_F64 <0x0000006a, "V_CMPS_NLG_F64">;
 592 defm V_CMPS_NGT_F64 : VOPC_F64 <0x0000006b, "V_CMPS_NGT_F64">;
 593 defm V_CMPS_NLE_F64 : VOPC_F64 <0x0000006c, "V_CMPS_NLE_F64">;
 594 defm V_CMPS_NEQ_F64 : VOPC_F64 <0x0000006d, "V_CMPS_NEQ_F64">;
 595 defm V_CMPS_NLT_F64 : VOPC_F64 <0x0000006e, "V_CMPS_NLT_F64">;
 596 defm V_CMPS_TRU_F64 : VOPC_F64 <0x0000006f, "V_CMPS_TRU_F64">;
 597
 598 let hasSideEffects = 1, Defs = [EXEC] in {
 599
 600 defm V_CMPSX_F_F64 : VOPC_F64 <0x00000070, "V_CMPSX_F_F64">;
 601 defm V_CMPSX_LT_F64 : VOPC_F64 <0x00000071, "V_CMPSX_LT_F64">;
 602 defm V_CMPSX_EQ_F64 : VOPC_F64 <0x00000072, "V_CMPSX_EQ_F64">;
 603 defm V_CMPSX_LE_F64 : VOPC_F64 <0x00000073, "V_CMPSX_LE_F64">;
 604 defm V_CMPSX_GT_F64 : VOPC_F64 <0x00000074, "V_CMPSX_GT_F64">;
 605 defm V_CMPSX_LG_F64 : VOPC_F64 <0x00000075, "V_CMPSX_LG_F64">;
 606 defm V_CMPSX_GE_F64 : VOPC_F64 <0x00000076, "V_CMPSX_GE_F64">;
 607 defm V_CMPSX_O_F64 : VOPC_F64 <0x00000077, "V_CMPSX_O_F64">;
 608 defm V_CMPSX_U_F64 : VOPC_F64 <0x00000078, "V_CMPSX_U_F64">;
 609 defm V_CMPSX_NGE_F64 : VOPC_F64 <0x00000079, "V_CMPSX_NGE_F64">;
 610 defm V_CMPSX_NLG_F64 : VOPC_F64 <0x0000007a, "V_CMPSX_NLG_F64">;
 611 defm V_CMPSX_NGT_F64 : VOPC_F64 <0x0000007b, "V_CMPSX_NGT_F64">;
 612 defm V_CMPSX_NLE_F64 : VOPC_F64 <0x0000007c, "V_CMPSX_NLE_F64">;
 613 defm V_CMPSX_NEQ_F64 : VOPC_F64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 614 defm V_CMPSX_NLT_F64 : VOPC_F64 <0x0000007e, "V_CMPSX_NLT_F64">;
 615 defm V_CMPSX_TRU_F64 : VOPC_F64 <0x0000007f, "V_CMPSX_TRU_F64">;
 616
 617 } // End hasSideEffects = 1, Defs = [EXEC]
 618
 619 defm V_CMP_F_I32 : VOPC_I32 <0x00000080, "V_CMP_F_I32">;
 620 defm V_CMP_LT_I32 : VOPC_I32 <0x00000081, "V_CMP_LT_I32", COND_SLT>;
 621 defm V_CMP_EQ_I32 : VOPC_I32 <0x00000082, "V_CMP_EQ_I32", COND_EQ>;
 622 defm V_CMP_LE_I32 : VOPC_I32 <0x00000083, "V_CMP_LE_I32", COND_SLE>;
 623 defm V_CMP_GT_I32 : VOPC_I32 <0x00000084, "V_CMP_GT_I32", COND_SGT>;
 624 defm V_CMP_NE_I32 : VOPC_I32 <0x00000085, "V_CMP_NE_I32", COND_NE>;
 625 defm V_CMP_GE_I32 : VOPC_I32 <0x00000086, "V_CMP_GE_I32", COND_SGE>;
 626 defm V_CMP_T_I32 : VOPC_I32 <0x00000087, "V_CMP_T_I32">;
 627
 628 let hasSideEffects = 1 in {
 629
 630 defm V_CMPX_F_I32 : VOPCX_I32 <0x00000090, "V_CMPX_F_I32">;
 631 defm V_CMPX_LT_I32 : VOPCX_I32 <0x00000091, "V_CMPX_LT_I32">;
 632 defm V_CMPX_EQ_I32 : VOPCX_I32 <0x00000092, "V_CMPX_EQ_I32">;
 633 defm V_CMPX_LE_I32 : VOPCX_I32 <0x00000093, "V_CMPX_LE_I32">;
 634 defm V_CMPX_GT_I32 : VOPCX_I32 <0x00000094, "V_CMPX_GT_I32">;
 635 defm V_CMPX_NE_I32 : VOPCX_I32 <0x00000095, "V_CMPX_NE_I32">;
 636 defm V_CMPX_GE_I32 : VOPCX_I32 <0x00000096, "V_CMPX_GE_I32">;
 637 defm V_CMPX_T_I32 : VOPCX_I32 <0x00000097, "V_CMPX_T_I32">;
 638
 639 } // End hasSideEffects = 1
 640
 641 defm V_CMP_F_I64 : VOPC_I64 <0x000000a0, "V_CMP_F_I64">;
 642 defm V_CMP_LT_I64 : VOPC_I64 <0x000000a1, "V_CMP_LT_I64", COND_SLT>;
 643 defm V_CMP_EQ_I64 : VOPC_I64 <0x000000a2, "V_CMP_EQ_I64", COND_EQ>;
 644 defm V_CMP_LE_I64 : VOPC_I64 <0x000000a3, "V_CMP_LE_I64", COND_SLE>;
 645 defm V_CMP_GT_I64 : VOPC_I64 <0x000000a4, "V_CMP_GT_I64", COND_SGT>;
 646 defm V_CMP_NE_I64 : VOPC_I64 <0x000000a5, "V_CMP_NE_I64", COND_NE>;
 647 defm V_CMP_GE_I64 : VOPC_I64 <0x000000a6, "V_CMP_GE_I64", COND_SGE>;
 648 defm V_CMP_T_I64 : VOPC_I64 <0x000000a7, "V_CMP_T_I64">;
 649
 650 let hasSideEffects = 1 in {
 651
 652 defm V_CMPX_F_I64 : VOPCX_I64 <0x000000b0, "V_CMPX_F_I64">;
 653 defm V_CMPX_LT_I64 : VOPCX_I64 <0x000000b1, "V_CMPX_LT_I64">;
 654 defm V_CMPX_EQ_I64 : VOPCX_I64 <0x000000b2, "V_CMPX_EQ_I64">;
 655 defm V_CMPX_LE_I64 : VOPCX_I64 <0x000000b3, "V_CMPX_LE_I64">;
 656 defm V_CMPX_GT_I64 : VOPCX_I64 <0x000000b4, "V_CMPX_GT_I64">;
 657 defm V_CMPX_NE_I64 : VOPCX_I64 <0x000000b5, "V_CMPX_NE_I64">;
 658 defm V_CMPX_GE_I64 : VOPCX_I64 <0x000000b6, "V_CMPX_GE_I64">;
 659 defm V_CMPX_T_I64 : VOPCX_I64 <0x000000b7, "V_CMPX_T_I64">;
 660
 661 } // End hasSideEffects = 1
 662
 663 defm V_CMP_F_U32 : VOPC_I32 <0x000000c0, "V_CMP_F_U32">;
 664 defm V_CMP_LT_U32 : VOPC_I32 <0x000000c1, "V_CMP_LT_U32", COND_ULT>;
 665 defm V_CMP_EQ_U32 : VOPC_I32 <0x000000c2, "V_CMP_EQ_U32", COND_EQ>;
 666 defm V_CMP_LE_U32 : VOPC_I32 <0x000000c3, "V_CMP_LE_U32", COND_ULE>;
 667 defm V_CMP_GT_U32 : VOPC_I32 <0x000000c4, "V_CMP_GT_U32", COND_UGT>;
 668 defm V_CMP_NE_U32 : VOPC_I32 <0x000000c5, "V_CMP_NE_U32", COND_NE>;
 669 defm V_CMP_GE_U32 : VOPC_I32 <0x000000c6, "V_CMP_GE_U32", COND_UGE>;
 670 defm V_CMP_T_U32 : VOPC_I32 <0x000000c7, "V_CMP_T_U32">;
 671
 672 let hasSideEffects = 1 in {
 673
 674 defm V_CMPX_F_U32 : VOPCX_I32 <0x000000d0, "V_CMPX_F_U32">;
 675 defm V_CMPX_LT_U32 : VOPCX_I32 <0x000000d1, "V_CMPX_LT_U32">;
 676 defm V_CMPX_EQ_U32 : VOPCX_I32 <0x000000d2, "V_CMPX_EQ_U32">;
 677 defm V_CMPX_LE_U32 : VOPCX_I32 <0x000000d3, "V_CMPX_LE_U32">;
 678 defm V_CMPX_GT_U32 : VOPCX_I32 <0x000000d4, "V_CMPX_GT_U32">;
 679 defm V_CMPX_NE_U32 : VOPCX_I32 <0x000000d5, "V_CMPX_NE_U32">;
 680 defm V_CMPX_GE_U32 : VOPCX_I32 <0x000000d6, "V_CMPX_GE_U32">;
 681 defm V_CMPX_T_U32 : VOPCX_I32 <0x000000d7, "V_CMPX_T_U32">;
 682
 683 } // End hasSideEffects = 1
 684
 685 defm V_CMP_F_U64 : VOPC_I64 <0x000000e0, "V_CMP_F_U64">;
 686 defm V_CMP_LT_U64 : VOPC_I64 <0x000000e1, "V_CMP_LT_U64", COND_ULT>;
 687 defm V_CMP_EQ_U64 : VOPC_I64 <0x000000e2, "V_CMP_EQ_U64", COND_EQ>;
 688 defm V_CMP_LE_U64 : VOPC_I64 <0x000000e3, "V_CMP_LE_U64", COND_ULE>;
 689 defm V_CMP_GT_U64 : VOPC_I64 <0x000000e4, "V_CMP_GT_U64", COND_UGT>;
 690 defm V_CMP_NE_U64 : VOPC_I64 <0x000000e5, "V_CMP_NE_U64", COND_NE>;
 691 defm V_CMP_GE_U64 : VOPC_I64 <0x000000e6, "V_CMP_GE_U64", COND_UGE>;
 692 defm V_CMP_T_U64 : VOPC_I64 <0x000000e7, "V_CMP_T_U64">;
 693
 694 let hasSideEffects = 1 in {
 695
 696 defm V_CMPX_F_U64 : VOPCX_I64 <0x000000f0, "V_CMPX_F_U64">;
 697 defm V_CMPX_LT_U64 : VOPCX_I64 <0x000000f1, "V_CMPX_LT_U64">;
 698 defm V_CMPX_EQ_U64 : VOPCX_I64 <0x000000f2, "V_CMPX_EQ_U64">;
 699 defm V_CMPX_LE_U64 : VOPCX_I64 <0x000000f3, "V_CMPX_LE_U64">;
 700 defm V_CMPX_GT_U64 : VOPCX_I64 <0x000000f4, "V_CMPX_GT_U64">;
 701 defm V_CMPX_NE_U64 : VOPCX_I64 <0x000000f5, "V_CMPX_NE_U64">;
 702 defm V_CMPX_GE_U64 : VOPCX_I64 <0x000000f6, "V_CMPX_GE_U64">;
 703 defm V_CMPX_T_U64 : VOPCX_I64 <0x000000f7, "V_CMPX_T_U64">;
 704
 705 } // End hasSideEffects = 1
 706
 707 defm V_CMP_CLASS_F32 : VOPC_F32 <0x00000088, "V_CMP_CLASS_F32">;
 708
 709 let hasSideEffects = 1 in {
 710 defm V_CMPX_CLASS_F32 : VOPCX_F32 <0x00000098, "V_CMPX_CLASS_F32">;
 711 } // End hasSideEffects = 1
 712
 713 defm V_CMP_CLASS_F64 : VOPC_F64 <0x000000a8, "V_CMP_CLASS_F64">;
 714
 715 let hasSideEffects = 1 in {
 716 defm V_CMPX_CLASS_F64 : VOPCX_F64 <0x000000b8, "V_CMPX_CLASS_F64">;
 717 } // End hasSideEffects = 1
 718
 719 } // End isCompare = 1
 720
 721 //===----------------------------------------------------------------------===//
 722 // DS Instructions
 723 //===----------------------------------------------------------------------===//
 724
 725
 726 def DS_ADD_U32 : DS_1A1D_NORET <0x0, "DS_ADD_U32", VReg_32>;
 727 def DS_SUB_U32 : DS_1A1D_NORET <0x1, "DS_SUB_U32", VReg_32>;
 728 def DS_RSUB_U32 : DS_1A1D_NORET <0x2, "DS_RSUB_U32", VReg_32>;
 729 def DS_INC_U32 : DS_1A1D_NORET <0x3, "DS_INC_U32", VReg_32>;
 730 def DS_DEC_U32 : DS_1A1D_NORET <0x4, "DS_DEC_U32", VReg_32>;
 731 def DS_MIN_I32 : DS_1A1D_NORET <0x5, "DS_MIN_I32", VReg_32>;
 732 def DS_MAX_I32 : DS_1A1D_NORET <0x6, "DS_MAX_I32", VReg_32>;
 733 def DS_MIN_U32 : DS_1A1D_NORET <0x7, "DS_MIN_U32", VReg_32>;
 734 def DS_MAX_U32 : DS_1A1D_NORET <0x8, "DS_MAX_U32", VReg_32>;
 735 def DS_AND_B32 : DS_1A1D_NORET <0x9, "DS_AND_B32", VReg_32>;
 736 def DS_OR_B32 : DS_1A1D_NORET <0xa, "DS_OR_B32", VReg_32>;
 737 def DS_XOR_B32 : DS_1A1D_NORET <0xb, "DS_XOR_B32", VReg_32>;
 738 def DS_MSKOR_B32 : DS_1A1D_NORET <0xc, "DS_MSKOR_B32", VReg_32>;
 739 def DS_CMPST_B32 : DS_1A2D_NORET <0x10, "DS_CMPST_B32", VReg_32>;
 740 def DS_CMPST_F32 : DS_1A2D_NORET <0x11, "DS_CMPST_F32", VReg_32>;
 741 def DS_MIN_F32 : DS_1A1D_NORET <0x12, "DS_MIN_F32", VReg_32>;
 742 def DS_MAX_F32 : DS_1A1D_NORET <0x13, "DS_MAX_F32", VReg_32>;
 743
 744 def DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "DS_ADD_RTN_U32", VReg_32, "DS_ADD_U32">;
 745 def DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "DS_SUB_RTN_U32", VReg_32, "DS_SUB_U32">;
 746 def DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "DS_RSUB_RTN_U32", VReg_32, "DS_RSUB_U32">;
 747 def DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "DS_INC_RTN_U32", VReg_32, "DS_INC_U32">;
 748 def DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "DS_DEC_RTN_U32", VReg_32, "DS_DEC_U32">;
 749 def DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "DS_MIN_RTN_I32", VReg_32, "DS_MIN_I32">;
 750 def DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "DS_MAX_RTN_I32", VReg_32, "DS_MAX_I32">;
 751 def DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "DS_MIN_RTN_U32", VReg_32, "DS_MIN_U32">;
 752 def DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "DS_MAX_RTN_U32", VReg_32, "DS_MAX_U32">;
 753 def DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "DS_AND_RTN_B32", VReg_32, "DS_AND_B32">;
 754 def DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "DS_OR_RTN_B32", VReg_32, "DS_OR_B32">;
 755 def DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "DS_XOR_RTN_B32", VReg_32, "DS_XOR_B32">;
 756 def DS_MSKOR_RTN_B32 : DS_1A1D_RET <0x2c, "DS_MSKOR_RTN_B32", VReg_32, "DS_MSKOR_B32">;
 757 def DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "DS_WRXCHG_RTN_B32", VReg_32>;
 758 //def DS_WRXCHG2_RTN_B32 : DS_2A0D_RET <0x2e, "DS_WRXCHG2_RTN_B32", VReg_32, "DS_WRXCHG2_B32">;
 759 //def DS_WRXCHG2ST64_RTN_B32 : DS_2A0D_RET <0x2f, "DS_WRXCHG2_RTN_B32", VReg_32, "DS_WRXCHG2ST64_B32">;
 760 def DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "DS_CMPST_RTN_B32", VReg_32, "DS_CMPST_B32">;
 761 def DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "DS_CMPST_RTN_F32", VReg_32, "DS_CMPST_F32">;
 762 def DS_MIN_RTN_F32 : DS_1A1D_RET <0x32, "DS_MIN_RTN_F32", VReg_32, "DS_MIN_F32">;
 763 def DS_MAX_RTN_F32 : DS_1A1D_RET <0x33, "DS_MAX_RTN_F32", VReg_32, "DS_MAX_F32">;
 764
 765 let SubtargetPredicate = isCI in {
 766 def DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "DS_WRAP_RTN_F32", VReg_32, "DS_WRAP_F32">;
 767 } // End isCI
 768
 769
 770 def DS_ADD_U64 : DS_1A1D_NORET <0x40, "DS_ADD_U64", VReg_64>;
 771 def DS_SUB_U64 : DS_1A1D_NORET <0x41, "DS_SUB_U64", VReg_64>;
 772 def DS_RSUB_U64 : DS_1A1D_NORET <0x42, "DS_RSUB_U64", VReg_64>;
 773 def DS_INC_U64 : DS_1A1D_NORET <0x43, "DS_INC_U64", VReg_64>;
 774 def DS_DEC_U64 : DS_1A1D_NORET <0x44, "DS_DEC_U64", VReg_64>;
 775 def DS_MIN_I64 : DS_1A1D_NORET <0x45, "DS_MIN_I64", VReg_64>;
 776 def DS_MAX_I64 : DS_1A1D_NORET <0x46, "DS_MAX_I64", VReg_64>;
 777 def DS_MIN_U64 : DS_1A1D_NORET <0x47, "DS_MIN_U64", VReg_64>;
 778 def DS_MAX_U64 : DS_1A1D_NORET <0x48, "DS_MAX_U64", VReg_64>;
 779 def DS_AND_B64 : DS_1A1D_NORET <0x49, "DS_AND_B64", VReg_64>;
 780 def DS_OR_B64 : DS_1A1D_NORET <0x4a, "DS_OR_B64", VReg_64>;
 781 def DS_XOR_B64 : DS_1A1D_NORET <0x4b, "DS_XOR_B64", VReg_64>;
 782 def DS_MSKOR_B64 : DS_1A1D_NORET <0x4c, "DS_MSKOR_B64", VReg_64>;
 783 def DS_CMPST_B64 : DS_1A2D_NORET <0x50, "DS_CMPST_B64", VReg_64>;
 784 def DS_CMPST_F64 : DS_1A2D_NORET <0x51, "DS_CMPST_F64", VReg_64>;
 785 def DS_MIN_F64 : DS_1A1D_NORET <0x52, "DS_MIN_F64", VReg_64>;
 786 def DS_MAX_F64 : DS_1A1D_NORET <0x53, "DS_MAX_F64", VReg_64>;
 787
 788 def DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "DS_ADD_RTN_U64", VReg_64, "DS_ADD_U64">;
 789 def DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "DS_SUB_RTN_U64", VReg_64, "DS_SUB_U64">;
 790 def DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "DS_RSUB_RTN_U64", VReg_64, "DS_RSUB_U64">;
 791 def DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "DS_INC_RTN_U64", VReg_64, "DS_INC_U64">;
 792 def DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "DS_DEC_RTN_U64", VReg_64, "DS_DEC_U64">;
 793 def DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "DS_MIN_RTN_I64", VReg_64, "DS_MIN_I64">;
 794 def DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "DS_MAX_RTN_I64", VReg_64, "DS_MAX_I64">;
 795 def DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "DS_MIN_RTN_U64", VReg_64, "DS_MIN_U64">;
 796 def DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "DS_MAX_RTN_U64", VReg_64, "DS_MAX_U64">;
 797 def DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "DS_AND_RTN_B64", VReg_64, "DS_AND_B64">;
 798 def DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "DS_OR_RTN_B64", VReg_64, "DS_OR_B64">;
 799 def DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "DS_XOR_RTN_B64", VReg_64, "DS_XOR_B64">;
 800 def DS_MSKOR_RTN_B64 : DS_1A1D_RET <0x6c, "DS_MSKOR_RTN_B64", VReg_64, "DS_MSKOR_B64">;
 801 def DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "DS_WRXCHG_RTN_B64", VReg_64, "DS_WRXCHG_B64">;
 802 //def DS_WRXCHG2_RTN_B64 : DS_2A0D_RET <0x6e, "DS_WRXCHG2_RTN_B64", VReg_64, "DS_WRXCHG2_B64">;
 803 //def DS_WRXCHG2ST64_RTN_B64 : DS_2A0D_RET <0x6f, "DS_WRXCHG2_RTN_B64", VReg_64, "DS_WRXCHG2ST64_B64">;
 804 def DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "DS_CMPST_RTN_B64", VReg_64, "DS_CMPST_B64">;
 805 def DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "DS_CMPST_RTN_F64", VReg_64, "DS_CMPST_F64">;
 806 def DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "DS_MIN_F64", VReg_64, "DS_MIN_F64">;
 807 def DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "DS_MAX_F64", VReg_64, "DS_MAX_F64">;
 808
 809 //let SubtargetPredicate = isCI in {
 810 // DS_CONDXCHG32_RTN_B64
 811 // DS_CONDXCHG32_RTN_B128
 812 //} // End isCI
 813
 814 // TODO: _SRC2_* forms
 815
 816 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 817 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 818 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 819 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 820
 821 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 822 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 823 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 824 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 825 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 826 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 827
 828 // 2 forms.
 829 def DS_WRITE2_B32 : DS_Store2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_32>;
 830 def DS_WRITE2ST64_B32 : DS_Store2_Helper <0x0000000F, "DS_WRITE2ST64_B32", VReg_32>;
 831 def DS_WRITE2_B64 : DS_Store2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_64>;
 832 def DS_WRITE2ST64_B64 : DS_Store2_Helper <0x0000004F, "DS_WRITE2ST64_B64", VReg_64>;
 833
 834 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 835 def DS_READ2ST64_B32 : DS_Load2_Helper <0x00000038, "DS_READ2ST64_B32", VReg_64>;
 836 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 837 def DS_READ2ST64_B64 : DS_Load2_Helper <0x00000076, "DS_READ2ST64_B64", VReg_128>;
 838
 839 //===----------------------------------------------------------------------===//
 840 // MUBUF Instructions
 841 //===----------------------------------------------------------------------===//
 842
 843 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 844 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 845 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 846 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 847 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 848 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 849 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 850 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 851 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
 852   0x00000008, "BUFFER_LOAD_UBYTE", VReg_32, i32, az_extloadi8_global
 853 >;
 854 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
 855   0x00000009, "BUFFER_LOAD_SBYTE", VReg_32, i32, sextloadi8_global
 856 >;
 857 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
 858   0x0000000a, "BUFFER_LOAD_USHORT", VReg_32, i32, az_extloadi16_global
 859 >;
 860 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
 861   0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32, i32, sextloadi16_global
 862 >;
 863 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
 864   0x0000000c, "BUFFER_LOAD_DWORD", VReg_32, i32, global_load
 865 >;
 866 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
 867   0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64, v2i32, global_load
 868 >;
 869 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
 870   0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128, v4i32, global_load
 871 >;
 872
 873 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 874   0x00000018, "BUFFER_STORE_BYTE", VReg_32, i32, truncstorei8_global
 875 >;
 876
 877 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 878   0x0000001a, "BUFFER_STORE_SHORT", VReg_32, i32, truncstorei16_global
 879 >;
 880
 881 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 882   0x0000001c, "BUFFER_STORE_DWORD", VReg_32, i32, global_store
 883 >;
 884
 885 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 886   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64, v2i32, global_store
 887 >;
 888
 889 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 890   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128, v4i32, global_store
 891 >;
 892 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 893 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 894 defm BUFFER_ATOMIC_ADD : MUBUF_Atomic <
 895   0x00000032, "BUFFER_ATOMIC_ADD", VReg_32, i32, atomic_add_global
 896 >;
 897 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 898 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 899 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 900 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 901 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 902 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 903 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 904 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 905 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 906 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 907 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 908 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 909 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 910 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 911 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 912 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 913 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 914 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 915 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 916 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 917 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 918 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 919 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 920 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 921 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 922 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 923 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 924 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 925 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 926 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 927 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 928 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 929 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 930
 931 //===----------------------------------------------------------------------===//
 932 // MTBUF Instructions
 933 //===----------------------------------------------------------------------===//
 934
 935 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 936 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 937 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 938 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 939 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 940 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 941 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 942 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 943
 944 //===----------------------------------------------------------------------===//
 945 // MIMG Instructions
 946 //===----------------------------------------------------------------------===//
 947
 948 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 949 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 950 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 951 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 952 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 953 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 954 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 955 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 956 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 957 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 958 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 959 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 960 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 961 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 962 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 963 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 964 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 965 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 966 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 967 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 968 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 969 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 970 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 971 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 972 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 973 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 974 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 975 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 976 defm IMAGE_SAMPLE           : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 977 defm IMAGE_SAMPLE_CL        : MIMG_Sampler <0x00000021, "IMAGE_SAMPLE_CL">;
 978 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 979 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "IMAGE_SAMPLE_D_CL">;
 980 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 981 defm IMAGE_SAMPLE_B         : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 982 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler <0x00000026, "IMAGE_SAMPLE_B_CL">;
 983 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "IMAGE_SAMPLE_LZ">;
 984 defm IMAGE_SAMPLE_C         : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 985 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler <0x00000029, "IMAGE_SAMPLE_C_CL">;
 986 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 987 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "IMAGE_SAMPLE_C_D_CL">;
 988 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 989 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 990 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler <0x0000002e, "IMAGE_SAMPLE_C_B_CL">;
 991 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "IMAGE_SAMPLE_C_LZ">;
 992 defm IMAGE_SAMPLE_O         : MIMG_Sampler <0x00000030, "IMAGE_SAMPLE_O">;
 993 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler <0x00000031, "IMAGE_SAMPLE_CL_O">;
 994 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "IMAGE_SAMPLE_D_O">;
 995 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "IMAGE_SAMPLE_D_CL_O">;
 996 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "IMAGE_SAMPLE_L_O">;
 997 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler <0x00000035, "IMAGE_SAMPLE_B_O">;
 998 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler <0x00000036, "IMAGE_SAMPLE_B_CL_O">;
 999 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "IMAGE_SAMPLE_LZ_O">;
1000 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler <0x00000038, "IMAGE_SAMPLE_C_O">;
1001 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler <0x00000039, "IMAGE_SAMPLE_C_CL_O">;
1002 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "IMAGE_SAMPLE_C_D_O">;
1003 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "IMAGE_SAMPLE_C_D_CL_O">;
1004 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "IMAGE_SAMPLE_C_L_O">;
1005 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler <0x0000003d, "IMAGE_SAMPLE_C_B_O">;
1006 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler <0x0000003e, "IMAGE_SAMPLE_C_B_CL_O">;
1007 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "IMAGE_SAMPLE_C_LZ_O">;
1008 defm IMAGE_GATHER4          : MIMG_Gather <0x00000040, "IMAGE_GATHER4">;
1009 defm IMAGE_GATHER4_CL       : MIMG_Gather <0x00000041, "IMAGE_GATHER4_CL">;
1010 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "IMAGE_GATHER4_L">;
1011 defm IMAGE_GATHER4_B        : MIMG_Gather <0x00000045, "IMAGE_GATHER4_B">;
1012 defm IMAGE_GATHER4_B_CL     : MIMG_Gather <0x00000046, "IMAGE_GATHER4_B_CL">;
1013 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "IMAGE_GATHER4_LZ">;
1014 defm IMAGE_GATHER4_C        : MIMG_Gather <0x00000048, "IMAGE_GATHER4_C">;
1015 defm IMAGE_GATHER4_C_CL     : MIMG_Gather <0x00000049, "IMAGE_GATHER4_C_CL">;
1016 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "IMAGE_GATHER4_C_L">;
1017 defm IMAGE_GATHER4_C_B      : MIMG_Gather <0x0000004d, "IMAGE_GATHER4_C_B">;
1018 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather <0x0000004e, "IMAGE_GATHER4_C_B_CL">;
1019 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "IMAGE_GATHER4_C_LZ">;
1020 defm IMAGE_GATHER4_O        : MIMG_Gather <0x00000050, "IMAGE_GATHER4_O">;
1021 defm IMAGE_GATHER4_CL_O     : MIMG_Gather <0x00000051, "IMAGE_GATHER4_CL_O">;
1022 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "IMAGE_GATHER4_L_O">;
1023 defm IMAGE_GATHER4_B_O      : MIMG_Gather <0x00000055, "IMAGE_GATHER4_B_O">;
1024 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "IMAGE_GATHER4_B_CL_O">;
1025 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "IMAGE_GATHER4_LZ_O">;
1026 defm IMAGE_GATHER4_C_O      : MIMG_Gather <0x00000058, "IMAGE_GATHER4_C_O">;
1027 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather <0x00000059, "IMAGE_GATHER4_C_CL_O">;
1028 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "IMAGE_GATHER4_C_L_O">;
1029 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather <0x0000005d, "IMAGE_GATHER4_C_B_O">;
1030 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather <0x0000005e, "IMAGE_GATHER4_C_B_CL_O">;
1031 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "IMAGE_GATHER4_C_LZ_O">;
1032 defm IMAGE_GET_LOD          : MIMG_Sampler <0x00000060, "IMAGE_GET_LOD">;
1033 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "IMAGE_SAMPLE_CD">;
1034 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "IMAGE_SAMPLE_CD_CL">;
1035 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "IMAGE_SAMPLE_C_CD">;
1036 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "IMAGE_SAMPLE_C_CD_CL">;
1037 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "IMAGE_SAMPLE_CD_O">;
1038 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "IMAGE_SAMPLE_CD_CL_O">;
1039 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "IMAGE_SAMPLE_C_CD_O">;
1040 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "IMAGE_SAMPLE_C_CD_CL_O">;
1041 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
1042 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
1043
1044 //===----------------------------------------------------------------------===//
1045 // Flat Instructions
1046 //===----------------------------------------------------------------------===//
1047
1048 let Predicates = [HasFlatAddressSpace] in {
1049 def FLAT_LOAD_UBYTE : FLAT_Load_Helper <0x00000008, "FLAT_LOAD_UBYTE", VReg_32>;
1050 def FLAT_LOAD_SBYTE : FLAT_Load_Helper <0x00000009, "FLAT_LOAD_SBYTE", VReg_32>;
1051 def FLAT_LOAD_USHORT : FLAT_Load_Helper <0x0000000a, "FLAT_LOAD_USHORT", VReg_32>;
1052 def FLAT_LOAD_SSHORT : FLAT_Load_Helper <0x0000000b, "FLAT_LOAD_SSHORT", VReg_32>;
1053 def FLAT_LOAD_DWORD : FLAT_Load_Helper <0x0000000c, "FLAT_LOAD_DWORD", VReg_32>;
1054 def FLAT_LOAD_DWORDX2 : FLAT_Load_Helper <0x0000000d, "FLAT_LOAD_DWORDX2", VReg_64>;
1055 def FLAT_LOAD_DWORDX4 : FLAT_Load_Helper <0x0000000e, "FLAT_LOAD_DWORDX4", VReg_128>;
1056 def FLAT_LOAD_DWORDX3 : FLAT_Load_Helper <0x00000010, "FLAT_LOAD_DWORDX3", VReg_96>;
1057
1058 def FLAT_STORE_BYTE : FLAT_Store_Helper <
1059   0x00000018, "FLAT_STORE_BYTE", VReg_32
1060 >;
1061
1062 def FLAT_STORE_SHORT : FLAT_Store_Helper <
1063   0x0000001a, "FLAT_STORE_SHORT", VReg_32
1064 >;
1065
1066 def FLAT_STORE_DWORD : FLAT_Store_Helper <
1067   0x0000001c, "FLAT_STORE_DWORD", VReg_32
1068 >;
1069
1070 def FLAT_STORE_DWORDX2 : FLAT_Store_Helper <
1071   0x0000001d, "FLAT_STORE_DWORDX2", VReg_64
1072 >;
1073
1074 def FLAT_STORE_DWORDX4 : FLAT_Store_Helper <
1075   0x0000001e, "FLAT_STORE_DWORDX4", VReg_128
1076 >;
1077
1078 def FLAT_STORE_DWORDX3 : FLAT_Store_Helper <
1079   0x0000001e, "FLAT_STORE_DWORDX3", VReg_96
1080 >;
1081
1082 //def FLAT_ATOMIC_SWAP : FLAT_ <0x00000030, "FLAT_ATOMIC_SWAP", []>;
1083 //def FLAT_ATOMIC_CMPSWAP : FLAT_ <0x00000031, "FLAT_ATOMIC_CMPSWAP", []>;
1084 //def FLAT_ATOMIC_ADD : FLAT_ <0x00000032, "FLAT_ATOMIC_ADD", []>;
1085 //def FLAT_ATOMIC_SUB : FLAT_ <0x00000033, "FLAT_ATOMIC_SUB", []>;
1086 //def FLAT_ATOMIC_RSUB : FLAT_ <0x00000034, "FLAT_ATOMIC_RSUB", []>;
1087 //def FLAT_ATOMIC_SMIN : FLAT_ <0x00000035, "FLAT_ATOMIC_SMIN", []>;
1088 //def FLAT_ATOMIC_UMIN : FLAT_ <0x00000036, "FLAT_ATOMIC_UMIN", []>;
1089 //def FLAT_ATOMIC_SMAX : FLAT_ <0x00000037, "FLAT_ATOMIC_SMAX", []>;
1090 //def FLAT_ATOMIC_UMAX : FLAT_ <0x00000038, "FLAT_ATOMIC_UMAX", []>;
1091 //def FLAT_ATOMIC_AND : FLAT_ <0x00000039, "FLAT_ATOMIC_AND", []>;
1092 //def FLAT_ATOMIC_OR : FLAT_ <0x0000003a, "FLAT_ATOMIC_OR", []>;
1093 //def FLAT_ATOMIC_XOR : FLAT_ <0x0000003b, "FLAT_ATOMIC_XOR", []>;
1094 //def FLAT_ATOMIC_INC : FLAT_ <0x0000003c, "FLAT_ATOMIC_INC", []>;
1095 //def FLAT_ATOMIC_DEC : FLAT_ <0x0000003d, "FLAT_ATOMIC_DEC", []>;
1096 //def FLAT_ATOMIC_FCMPSWAP : FLAT_ <0x0000003e, "FLAT_ATOMIC_FCMPSWAP", []>;
1097 //def FLAT_ATOMIC_FMIN : FLAT_ <0x0000003f, "FLAT_ATOMIC_FMIN", []>;
1098 //def FLAT_ATOMIC_FMAX : FLAT_ <0x00000040, "FLAT_ATOMIC_FMAX", []>;
1099 //def FLAT_ATOMIC_SWAP_X2 : FLAT_X2 <0x00000050, "FLAT_ATOMIC_SWAP_X2", []>;
1100 //def FLAT_ATOMIC_CMPSWAP_X2 : FLAT_X2 <0x00000051, "FLAT_ATOMIC_CMPSWAP_X2", []>;
1101 //def FLAT_ATOMIC_ADD_X2 : FLAT_X2 <0x00000052, "FLAT_ATOMIC_ADD_X2", []>;
1102 //def FLAT_ATOMIC_SUB_X2 : FLAT_X2 <0x00000053, "FLAT_ATOMIC_SUB_X2", []>;
1103 //def FLAT_ATOMIC_RSUB_X2 : FLAT_X2 <0x00000054, "FLAT_ATOMIC_RSUB_X2", []>;
1104 //def FLAT_ATOMIC_SMIN_X2 : FLAT_X2 <0x00000055, "FLAT_ATOMIC_SMIN_X2", []>;
1105 //def FLAT_ATOMIC_UMIN_X2 : FLAT_X2 <0x00000056, "FLAT_ATOMIC_UMIN_X2", []>;
1106 //def FLAT_ATOMIC_SMAX_X2 : FLAT_X2 <0x00000057, "FLAT_ATOMIC_SMAX_X2", []>;
1107 //def FLAT_ATOMIC_UMAX_X2 : FLAT_X2 <0x00000058, "FLAT_ATOMIC_UMAX_X2", []>;
1108 //def FLAT_ATOMIC_AND_X2 : FLAT_X2 <0x00000059, "FLAT_ATOMIC_AND_X2", []>;
1109 //def FLAT_ATOMIC_OR_X2 : FLAT_X2 <0x0000005a, "FLAT_ATOMIC_OR_X2", []>;
1110 //def FLAT_ATOMIC_XOR_X2 : FLAT_X2 <0x0000005b, "FLAT_ATOMIC_XOR_X2", []>;
1111 //def FLAT_ATOMIC_INC_X2 : FLAT_X2 <0x0000005c, "FLAT_ATOMIC_INC_X2", []>;
1112 //def FLAT_ATOMIC_DEC_X2 : FLAT_X2 <0x0000005d, "FLAT_ATOMIC_DEC_X2", []>;
1113 //def FLAT_ATOMIC_FCMPSWAP_X2 : FLAT_X2 <0x0000005e, "FLAT_ATOMIC_FCMPSWAP_X2", []>;
1114 //def FLAT_ATOMIC_FMIN_X2 : FLAT_X2 <0x0000005f, "FLAT_ATOMIC_FMIN_X2", []>;
1115 //def FLAT_ATOMIC_FMAX_X2 : FLAT_X2 <0x00000060, "FLAT_ATOMIC_FMAX_X2", []>;
1116
1117 } // End HasFlatAddressSpace predicate
1118 //===----------------------------------------------------------------------===//
1119 // VOP1 Instructions
1120 //===----------------------------------------------------------------------===//
1121
1122 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
1123
1124 let isMoveImm = 1 in {
1125 defm V_MOV_B32 : VOP1Inst <0x00000001, "V_MOV_B32", VOP_I32_I32>;
1126 } // End isMoveImm = 1
1127
1128 let Uses = [EXEC] in {
1129
1130 def V_READFIRSTLANE_B32 : VOP1 <
1131   0x00000002,
1132   (outs SReg_32:$vdst),
1133   (ins VReg_32:$src0),
1134   "V_READFIRSTLANE_B32 $vdst, $src0",
1135   []
1136 >;
1137
1138 }
1139
1140 defm V_CVT_I32_F64 : VOP1Inst <0x00000003, "V_CVT_I32_F64",
1141   VOP_I32_F64, fp_to_sint
1142 >;
1143 defm V_CVT_F64_I32 : VOP1Inst <0x00000004, "V_CVT_F64_I32",
1144   VOP_F64_I32, sint_to_fp
1145 >;
1146 defm V_CVT_F32_I32 : VOP1Inst <0x00000005, "V_CVT_F32_I32",
1147   VOP_F32_I32, sint_to_fp
1148 >;
1149 defm V_CVT_F32_U32 : VOP1Inst <0x00000006, "V_CVT_F32_U32",
1150   VOP_F32_I32, uint_to_fp
1151 >;
1152 defm V_CVT_U32_F32 : VOP1Inst <0x00000007, "V_CVT_U32_F32",
1153   VOP_I32_F32, fp_to_uint
1154 >;
1155 defm V_CVT_I32_F32 : VOP1Inst <0x00000008, "V_CVT_I32_F32",
1156   VOP_I32_F32, fp_to_sint
1157 >;
1158 defm V_MOV_FED_B32 : VOP1Inst <0x00000009, "V_MOV_FED_B32", VOP_I32_I32>;
1159 defm V_CVT_F16_F32 : VOP1Inst <0x0000000a, "V_CVT_F16_F32",
1160   VOP_I32_F32, fp_to_f16
1161 >;
1162 defm V_CVT_F32_F16 : VOP1Inst <0x0000000b, "V_CVT_F32_F16",
1163   VOP_F32_I32, f16_to_fp
1164 >;
1165 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
1166 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
1167 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
1168 defm V_CVT_F32_F64 : VOP1Inst <0x0000000f, "V_CVT_F32_F64",
1169   VOP_F32_F64, fround
1170 >;
1171 defm V_CVT_F64_F32 : VOP1Inst <0x00000010, "V_CVT_F64_F32",
1172   VOP_F64_F32, fextend
1173 >;
1174 defm V_CVT_F32_UBYTE0 : VOP1Inst <0x00000011, "V_CVT_F32_UBYTE0",
1175   VOP_F32_I32, AMDGPUcvt_f32_ubyte0
1176 >;
1177 defm V_CVT_F32_UBYTE1 : VOP1Inst <0x00000012, "V_CVT_F32_UBYTE1",
1178   VOP_F32_I32, AMDGPUcvt_f32_ubyte1
1179 >;
1180 defm V_CVT_F32_UBYTE2 : VOP1Inst <0x00000013, "V_CVT_F32_UBYTE2",
1181   VOP_F32_I32, AMDGPUcvt_f32_ubyte2
1182 >;
1183 defm V_CVT_F32_UBYTE3 : VOP1Inst <0x00000014, "V_CVT_F32_UBYTE3",
1184   VOP_F32_I32, AMDGPUcvt_f32_ubyte3
1185 >;
1186 defm V_CVT_U32_F64 : VOP1Inst <0x00000015, "V_CVT_U32_F64",
1187   VOP_I32_F64, fp_to_uint
1188 >;
1189 defm V_CVT_F64_U32 : VOP1Inst <0x00000016, "V_CVT_F64_U32",
1190   VOP_F64_I32, uint_to_fp
1191 >;
1192
1193 defm V_FRACT_F32 : VOP1Inst <0x00000020, "V_FRACT_F32",
1194   VOP_F32_F32, AMDGPUfract
1195 >;
1196 defm V_TRUNC_F32 : VOP1Inst <0x00000021, "V_TRUNC_F32",
1197   VOP_F32_F32, ftrunc
1198 >;
1199 defm V_CEIL_F32 : VOP1Inst <0x00000022, "V_CEIL_F32",
1200   VOP_F32_F32, fceil
1201 >;
1202 defm V_RNDNE_F32 : VOP1Inst <0x00000023, "V_RNDNE_F32",
1203   VOP_F32_F32, frint
1204 >;
1205 defm V_FLOOR_F32 : VOP1Inst <0x00000024, "V_FLOOR_F32",
1206   VOP_F32_F32, ffloor
1207 >;
1208 defm V_EXP_F32 : VOP1Inst <0x00000025, "V_EXP_F32",
1209   VOP_F32_F32, fexp2
1210 >;
1211 defm V_LOG_CLAMP_F32 : VOP1Inst <0x00000026, "V_LOG_CLAMP_F32", VOP_F32_F32>;
1212 defm V_LOG_F32 : VOP1Inst <0x00000027, "V_LOG_F32",
1213   VOP_F32_F32, flog2
1214 >;
1215
1216 defm V_RCP_CLAMP_F32 : VOP1Inst <0x00000028, "V_RCP_CLAMP_F32", VOP_F32_F32>;
1217 defm V_RCP_LEGACY_F32 : VOP1Inst <0x00000029, "V_RCP_LEGACY_F32", VOP_F32_F32>;
1218 defm V_RCP_F32 : VOP1Inst <0x0000002a, "V_RCP_F32",
1219   VOP_F32_F32, AMDGPUrcp
1220 >;
1221 defm V_RCP_IFLAG_F32 : VOP1Inst <0x0000002b, "V_RCP_IFLAG_F32", VOP_F32_F32>;
1222 defm V_RSQ_CLAMP_F32 : VOP1Inst <0x0000002c, "V_RSQ_CLAMP_F32",
1223   VOP_F32_F32, AMDGPUrsq_clamped
1224 >;
1225 defm V_RSQ_LEGACY_F32 : VOP1Inst <
1226   0x0000002d, "V_RSQ_LEGACY_F32",
1227   VOP_F32_F32, AMDGPUrsq_legacy
1228 >;
1229 defm V_RSQ_F32 : VOP1Inst <0x0000002e, "V_RSQ_F32",
1230   VOP_F32_F32, AMDGPUrsq
1231 >;
1232 defm V_RCP_F64 : VOP1Inst <0x0000002f, "V_RCP_F64",
1233   VOP_F64_F64, AMDGPUrcp
1234 >;
1235 defm V_RCP_CLAMP_F64 : VOP1Inst <0x00000030, "V_RCP_CLAMP_F64", VOP_F64_F64>;
1236 defm V_RSQ_F64 : VOP1Inst <0x00000031, "V_RSQ_F64",
1237   VOP_F64_F64, AMDGPUrsq
1238 >;
1239 defm V_RSQ_CLAMP_F64 : VOP1Inst <0x00000032, "V_RSQ_CLAMP_F64",
1240   VOP_F64_F64, AMDGPUrsq_clamped
1241 >;
1242 defm V_SQRT_F32 : VOP1Inst <0x00000033, "V_SQRT_F32",
1243   VOP_F32_F32, fsqrt
1244 >;
1245 defm V_SQRT_F64 : VOP1Inst <0x00000034, "V_SQRT_F64",
1246   VOP_F64_F64, fsqrt
1247 >;
1248 defm V_SIN_F32 : VOP1Inst <0x00000035, "V_SIN_F32",
1249   VOP_F32_F32, AMDGPUsin
1250 >;
1251 defm V_COS_F32 : VOP1Inst <0x00000036, "V_COS_F32",
1252   VOP_F32_F32, AMDGPUcos
1253 >;
1254 defm V_NOT_B32 : VOP1Inst <0x00000037, "V_NOT_B32", VOP_I32_I32>;
1255 defm V_BFREV_B32 : VOP1Inst <0x00000038, "V_BFREV_B32", VOP_I32_I32>;
1256 defm V_FFBH_U32 : VOP1Inst <0x00000039, "V_FFBH_U32", VOP_I32_I32>;
1257 defm V_FFBL_B32 : VOP1Inst <0x0000003a, "V_FFBL_B32", VOP_I32_I32>;
1258 defm V_FFBH_I32 : VOP1Inst <0x0000003b, "V_FFBH_I32", VOP_I32_I32>;
1259 //defm V_FREXP_EXP_I32_F64 : VOPInst <0x0000003c, "V_FREXP_EXP_I32_F64", VOP_I32_F32>;
1260 defm V_FREXP_MANT_F64 : VOP1Inst <0x0000003d, "V_FREXP_MANT_F64", VOP_F64_F64>;
1261 defm V_FRACT_F64 : VOP1Inst <0x0000003e, "V_FRACT_F64", VOP_F64_F64>;
1262 //defm V_FREXP_EXP_I32_F32 : VOPInst <0x0000003f, "V_FREXP_EXP_I32_F32", VOP_I32_F32>;
1263 defm V_FREXP_MANT_F32 : VOP1Inst <0x00000040, "V_FREXP_MANT_F32", VOP_F32_F32>;
1264 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1265 defm V_MOVRELD_B32 : VOP1Inst <0x00000042, "V_MOVRELD_B32", VOP_I32_I32>;
1266 defm V_MOVRELS_B32 : VOP1Inst <0x00000043, "V_MOVRELS_B32", VOP_I32_I32>;
1267 defm V_MOVRELSD_B32 : VOP1Inst <0x00000044, "V_MOVRELSD_B32", VOP_I32_I32>;
1268
1269
1270 //===----------------------------------------------------------------------===//
1271 // VINTRP Instructions
1272 //===----------------------------------------------------------------------===//
1273
1274 def V_INTERP_P1_F32 : VINTRP <
1275   0x00000000,
1276   (outs VReg_32:$dst),
1277   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1278   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1279   []> {
1280   let DisableEncoding = "$m0";
1281 }
1282
1283 def V_INTERP_P2_F32 : VINTRP <
1284   0x00000001,
1285   (outs VReg_32:$dst),
1286   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1287   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1288   []> {
1289
1290   let Constraints = "$src0 = $dst";
1291   let DisableEncoding = "$src0,$m0";
1292
1293 }
1294
1295 def V_INTERP_MOV_F32 : VINTRP <
1296   0x00000002,
1297   (outs VReg_32:$dst),
1298   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1299   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1300   []> {
1301   let DisableEncoding = "$m0";
1302 }
1303
1304 //===----------------------------------------------------------------------===//
1305 // VOP2 Instructions
1306 //===----------------------------------------------------------------------===//
1307
1308 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1309   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1310   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1311   []
1312 >{
1313   let DisableEncoding = "$vcc";
1314 }
1315
1316 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1317   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2),
1318   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2",
1319   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1320 > {
1321   let src0_modifiers = 0;
1322   let src1_modifiers = 0;
1323   let src2_modifiers = 0;
1324 }
1325
1326 def V_READLANE_B32 : VOP2 <
1327   0x00000001,
1328   (outs SReg_32:$vdst),
1329   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1330   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1331   []
1332 >;
1333
1334 def V_WRITELANE_B32 : VOP2 <
1335   0x00000002,
1336   (outs VReg_32:$vdst),
1337   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1338   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1339   []
1340 >;
1341
1342 let isCommutable = 1 in {
1343 defm V_ADD_F32 : VOP2Inst <0x00000003, "V_ADD_F32",
1344   VOP_F32_F32_F32, fadd
1345 >;
1346
1347 defm V_SUB_F32 : VOP2Inst <0x00000004, "V_SUB_F32", VOP_F32_F32_F32, fsub>;
1348 defm V_SUBREV_F32 : VOP2Inst <0x00000005, "V_SUBREV_F32",
1349   VOP_F32_F32_F32, null_frag, "V_SUB_F32"
1350 >;
1351 } // End isCommutable = 1
1352
1353 defm V_MAC_LEGACY_F32 : VOP2Inst <0x00000006, "V_MAC_LEGACY_F32",
1354   VOP_F32_F32_F32
1355 >;
1356
1357 let isCommutable = 1 in {
1358
1359 defm V_MUL_LEGACY_F32 : VOP2Inst <
1360   0x00000007, "V_MUL_LEGACY_F32",
1361   VOP_F32_F32_F32, int_AMDGPU_mul
1362 >;
1363
1364 defm V_MUL_F32 : VOP2Inst <0x00000008, "V_MUL_F32",
1365   VOP_F32_F32_F32, fmul
1366 >;
1367
1368
1369 defm V_MUL_I32_I24 : VOP2Inst <0x00000009, "V_MUL_I32_I24",
1370   VOP_I32_I32_I32, AMDGPUmul_i24
1371 >;
1372 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1373 defm V_MUL_U32_U24 : VOP2Inst <0x0000000b, "V_MUL_U32_U24",
1374   VOP_I32_I32_I32, AMDGPUmul_u24
1375 >;
1376 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1377
1378
1379 defm V_MIN_LEGACY_F32 : VOP2Inst <0x0000000d, "V_MIN_LEGACY_F32",
1380   VOP_F32_F32_F32, AMDGPUfmin
1381 >;
1382
1383 defm V_MAX_LEGACY_F32 : VOP2Inst <0x0000000e, "V_MAX_LEGACY_F32",
1384   VOP_F32_F32_F32, AMDGPUfmax
1385 >;
1386
1387 defm V_MIN_F32 : VOP2Inst <0x0000000f, "V_MIN_F32", VOP_F32_F32_F32>;
1388 defm V_MAX_F32 : VOP2Inst <0x00000010, "V_MAX_F32", VOP_F32_F32_F32>;
1389 defm V_MIN_I32 : VOP2Inst <0x00000011, "V_MIN_I32", VOP_I32_I32_I32, AMDGPUsmin>;
1390 defm V_MAX_I32 : VOP2Inst <0x00000012, "V_MAX_I32", VOP_I32_I32_I32, AMDGPUsmax>;
1391 defm V_MIN_U32 : VOP2Inst <0x00000013, "V_MIN_U32", VOP_I32_I32_I32, AMDGPUumin>;
1392 defm V_MAX_U32 : VOP2Inst <0x00000014, "V_MAX_U32", VOP_I32_I32_I32, AMDGPUumax>;
1393
1394 defm V_LSHR_B32 : VOP2Inst <0x00000015, "V_LSHR_B32", VOP_I32_I32_I32, srl>;
1395
1396 defm V_LSHRREV_B32 : VOP2Inst <
1397   0x00000016, "V_LSHRREV_B32", VOP_I32_I32_I32, null_frag, "V_LSHR_B32"
1398 >;
1399
1400 defm V_ASHR_I32 : VOP2Inst <0x00000017, "V_ASHR_I32",
1401   VOP_I32_I32_I32, sra
1402 >;
1403 defm V_ASHRREV_I32 : VOP2Inst <
1404   0x00000018, "V_ASHRREV_I32", VOP_I32_I32_I32, null_frag, "V_ASHR_I32"
1405 >;
1406
1407 let hasPostISelHook = 1 in {
1408
1409 defm V_LSHL_B32 : VOP2Inst <0x00000019, "V_LSHL_B32", VOP_I32_I32_I32, shl>;
1410
1411 }
1412 defm V_LSHLREV_B32 : VOP2Inst <
1413   0x0000001a, "V_LSHLREV_B32", VOP_I32_I32_I32, null_frag, "V_LSHL_B32"
1414 >;
1415
1416 defm V_AND_B32 : VOP2Inst <0x0000001b, "V_AND_B32",
1417   VOP_I32_I32_I32, and>;
1418 defm V_OR_B32 : VOP2Inst <0x0000001c, "V_OR_B32",
1419   VOP_I32_I32_I32, or
1420 >;
1421 defm V_XOR_B32 : VOP2Inst <0x0000001d, "V_XOR_B32",
1422   VOP_I32_I32_I32, xor
1423 >;
1424
1425 } // End isCommutable = 1
1426
1427 defm V_BFM_B32 : VOP2Inst <0x0000001e, "V_BFM_B32",
1428   VOP_I32_I32_I32, AMDGPUbfm>;
1429 defm V_MAC_F32 : VOP2Inst <0x0000001f, "V_MAC_F32", VOP_F32_F32_F32>;
1430 defm V_MADMK_F32 : VOP2Inst <0x00000020, "V_MADMK_F32", VOP_F32_F32_F32>;
1431 defm V_MADAK_F32 : VOP2Inst <0x00000021, "V_MADAK_F32", VOP_F32_F32_F32>;
1432 defm V_BCNT_U32_B32 : VOP2Inst <0x00000022, "V_BCNT_U32_B32", VOP_I32_I32_I32>;
1433 defm V_MBCNT_LO_U32_B32 : VOP2Inst <0x00000023, "V_MBCNT_LO_U32_B32",
1434   VOP_I32_I32_I32
1435 >;
1436 defm V_MBCNT_HI_U32_B32 : VOP2Inst <0x00000024, "V_MBCNT_HI_U32_B32",
1437   VOP_I32_I32_I32
1438 >;
1439
1440 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1441 // No patterns so that the scalar instructions are always selected.
1442 // The scalar versions will be replaced with vector when needed later.
1443 defm V_ADD_I32 : VOP2bInst <0x00000025, "V_ADD_I32",
1444   VOP_I32_I32_I32, add
1445 >;
1446 defm V_SUB_I32 : VOP2bInst <0x00000026, "V_SUB_I32",
1447   VOP_I32_I32_I32, sub
1448 >;
1449 defm V_SUBREV_I32 : VOP2bInst <0x00000027, "V_SUBREV_I32",
1450   VOP_I32_I32_I32, null_frag, "V_SUB_I32"
1451 >;
1452
1453 let Uses = [VCC] in { // Carry-in comes from VCC
1454 defm V_ADDC_U32 : VOP2bInst <0x00000028, "V_ADDC_U32",
1455   VOP_I32_I32_I32_VCC, adde
1456 >;
1457 defm V_SUBB_U32 : VOP2bInst <0x00000029, "V_SUBB_U32",
1458   VOP_I32_I32_I32_VCC, sube
1459 >;
1460 defm V_SUBBREV_U32 : VOP2bInst <0x0000002a, "V_SUBBREV_U32",
1461   VOP_I32_I32_I32_VCC, null_frag, "V_SUBB_U32"
1462 >;
1463
1464 } // End Uses = [VCC]
1465 } // End isCommutable = 1, Defs = [VCC]
1466
1467 defm V_LDEXP_F32 : VOP2Inst <0x0000002b, "V_LDEXP_F32",
1468   VOP_F32_F32_I32, AMDGPUldexp
1469 >;
1470 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1471 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1472 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1473 defm V_CVT_PKRTZ_F16_F32 : VOP2Inst <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1474  VOP_I32_F32_F32, int_SI_packf16
1475 >;
1476 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1477 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1478
1479 //===----------------------------------------------------------------------===//
1480 // VOP3 Instructions
1481 //===----------------------------------------------------------------------===//
1482
1483 defm V_MAD_LEGACY_F32 : VOP3Inst <0x00000140, "V_MAD_LEGACY_F32",
1484   VOP_F32_F32_F32_F32
1485 >;
1486 defm V_MAD_F32 : VOP3Inst <0x00000141, "V_MAD_F32",
1487   VOP_F32_F32_F32_F32, fmad
1488 >;
1489 defm V_MAD_I32_I24 : VOP3Inst <0x00000142, "V_MAD_I32_I24",
1490   VOP_I32_I32_I32_I32, AMDGPUmad_i24
1491 >;
1492 defm V_MAD_U32_U24 : VOP3Inst <0x00000143, "V_MAD_U32_U24",
1493   VOP_I32_I32_I32_I32, AMDGPUmad_u24
1494 >;
1495
1496 defm V_CUBEID_F32 : VOP3Inst <0x00000144, "V_CUBEID_F32",
1497   VOP_F32_F32_F32_F32
1498 >;
1499 defm V_CUBESC_F32 : VOP3Inst <0x00000145, "V_CUBESC_F32",
1500   VOP_F32_F32_F32_F32
1501 >;
1502 defm V_CUBETC_F32 : VOP3Inst <0x00000146, "V_CUBETC_F32",
1503   VOP_F32_F32_F32_F32
1504 >;
1505 defm V_CUBEMA_F32 : VOP3Inst <0x00000147, "V_CUBEMA_F32",
1506   VOP_F32_F32_F32_F32
1507 >;
1508
1509 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1510 defm V_BFE_U32 : VOP3Inst <0x00000148, "V_BFE_U32",
1511   VOP_I32_I32_I32_I32, AMDGPUbfe_u32
1512 >;
1513 defm V_BFE_I32 : VOP3Inst <0x00000149, "V_BFE_I32",
1514   VOP_I32_I32_I32_I32, AMDGPUbfe_i32
1515 >;
1516 }
1517
1518 defm V_BFI_B32 : VOP3Inst <0x0000014a, "V_BFI_B32",
1519   VOP_I32_I32_I32_I32, AMDGPUbfi
1520 >;
1521 defm V_FMA_F32 : VOP3Inst <0x0000014b, "V_FMA_F32",
1522   VOP_F32_F32_F32_F32, fma
1523 >;
1524 defm V_FMA_F64 : VOP3Inst <0x0000014c, "V_FMA_F64",
1525   VOP_F64_F64_F64_F64, fma
1526 >;
1527 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1528 defm V_ALIGNBIT_B32 : VOP3Inst <0x0000014e, "V_ALIGNBIT_B32",
1529   VOP_I32_I32_I32_I32
1530 >;
1531 defm V_ALIGNBYTE_B32 : VOP3Inst <0x0000014f, "V_ALIGNBYTE_B32",
1532   VOP_I32_I32_I32_I32
1533 >;
1534 defm V_MULLIT_F32 : VOP3Inst <0x00000150, "V_MULLIT_F32",
1535   VOP_F32_F32_F32_F32>;
1536 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1537 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1538 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1539 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1540 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1541 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1542 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1543 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1544 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1545 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1546 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1547 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1548 defm V_SAD_U32 : VOP3Inst <0x0000015d, "V_SAD_U32",
1549   VOP_I32_I32_I32_I32
1550 >;
1551 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1552 defm V_DIV_FIXUP_F32 : VOP3Inst <
1553   0x0000015f, "V_DIV_FIXUP_F32", VOP_F32_F32_F32_F32, AMDGPUdiv_fixup
1554 >;
1555 defm V_DIV_FIXUP_F64 : VOP3Inst <
1556   0x00000160, "V_DIV_FIXUP_F64", VOP_F64_F64_F64_F64, AMDGPUdiv_fixup
1557 >;
1558
1559 defm V_LSHL_B64 : VOP3Inst <0x00000161, "V_LSHL_B64",
1560   VOP_I64_I64_I32, shl
1561 >;
1562 defm V_LSHR_B64 : VOP3Inst <0x00000162, "V_LSHR_B64",
1563   VOP_I64_I64_I32, srl
1564 >;
1565 defm V_ASHR_I64 : VOP3Inst <0x00000163, "V_ASHR_I64",
1566   VOP_I64_I64_I32, sra
1567 >;
1568
1569 let isCommutable = 1 in {
1570
1571 defm V_ADD_F64 : VOP3Inst <0x00000164, "V_ADD_F64",
1572   VOP_F64_F64_F64, fadd
1573 >;
1574 defm V_MUL_F64 : VOP3Inst <0x00000165, "V_MUL_F64",
1575   VOP_F64_F64_F64, fmul
1576 >;
1577 defm V_MIN_F64 : VOP3Inst <0x00000166, "V_MIN_F64",
1578   VOP_F64_F64_F64
1579 >;
1580 defm V_MAX_F64 : VOP3Inst <0x00000167, "V_MAX_F64",
1581   VOP_F64_F64_F64
1582 >;
1583
1584 } // isCommutable = 1
1585
1586 defm V_LDEXP_F64 : VOP3Inst <0x00000168, "V_LDEXP_F64",
1587   VOP_F64_F64_I32, AMDGPUldexp
1588 >;
1589
1590 let isCommutable = 1 in {
1591
1592 defm V_MUL_LO_U32 : VOP3Inst <0x00000169, "V_MUL_LO_U32",
1593   VOP_I32_I32_I32
1594 >;
1595 defm V_MUL_HI_U32 : VOP3Inst <0x0000016a, "V_MUL_HI_U32",
1596   VOP_I32_I32_I32
1597 >;
1598 defm V_MUL_LO_I32 : VOP3Inst <0x0000016b, "V_MUL_LO_I32",
1599   VOP_I32_I32_I32
1600 >;
1601 defm V_MUL_HI_I32 : VOP3Inst <0x0000016c, "V_MUL_HI_I32",
1602   VOP_I32_I32_I32
1603 >;
1604
1605 } // isCommutable = 1
1606
1607 defm V_DIV_SCALE_F32 : VOP3b_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1608
1609 // Double precision division pre-scale.
1610 defm V_DIV_SCALE_F64 : VOP3b_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1611
1612 defm V_DIV_FMAS_F32 : VOP3Inst <0x0000016f, "V_DIV_FMAS_F32",
1613   VOP_F32_F32_F32_F32, AMDGPUdiv_fmas
1614 >;
1615 defm V_DIV_FMAS_F64 : VOP3Inst <0x00000170, "V_DIV_FMAS_F64",
1616   VOP_F64_F64_F64_F64, AMDGPUdiv_fmas
1617 >;
1618 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1619 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1620 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1621 defm V_TRIG_PREOP_F64 : VOP3Inst <
1622   0x00000174, "V_TRIG_PREOP_F64", VOP_F64_F64_I32, AMDGPUtrig_preop
1623 >;
1624
1625 //===----------------------------------------------------------------------===//
1626 // Pseudo Instructions
1627 //===----------------------------------------------------------------------===//
1628
1629 let isCodeGenOnly = 1, isPseudo = 1 in {
1630
1631 def V_MOV_I1 : InstSI <
1632   (outs VReg_1:$dst),
1633   (ins i1imm:$src),
1634   "", [(set i1:$dst, (imm:$src))]
1635 >;
1636
1637 def V_AND_I1 : InstSI <
1638    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1639    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1640 >;
1641
1642 def V_OR_I1 : InstSI <
1643    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1644    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1645 >;
1646
1647 def V_XOR_I1 : InstSI <
1648   (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1649   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1650 >;
1651
1652 let hasSideEffects = 1 in {
1653 def SGPR_USE : InstSI <(outs),(ins), "", []>;
1654 }
1655
1656 // SI pseudo instructions. These are used by the CFG structurizer pass
1657 // and should be lowered to ISA instructions prior to codegen.
1658
1659 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1660     Uses = [EXEC], Defs = [EXEC] in {
1661
1662 let isBranch = 1, isTerminator = 1 in {
1663
1664 def SI_IF: InstSI <
1665   (outs SReg_64:$dst),
1666   (ins SReg_64:$vcc, brtarget:$target),
1667   "",
1668   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1669 >;
1670
1671 def SI_ELSE : InstSI <
1672   (outs SReg_64:$dst),
1673   (ins SReg_64:$src, brtarget:$target),
1674   "",
1675   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1676 > {
1677   let Constraints = "$src = $dst";
1678 }
1679
1680 def SI_LOOP : InstSI <
1681   (outs),
1682   (ins SReg_64:$saved, brtarget:$target),
1683   "SI_LOOP $saved, $target",
1684   [(int_SI_loop i64:$saved, bb:$target)]
1685 >;
1686
1687 } // end isBranch = 1, isTerminator = 1
1688
1689 def SI_BREAK : InstSI <
1690   (outs SReg_64:$dst),
1691   (ins SReg_64:$src),
1692   "SI_ELSE $dst, $src",
1693   [(set i64:$dst, (int_SI_break i64:$src))]
1694 >;
1695
1696 def SI_IF_BREAK : InstSI <
1697   (outs SReg_64:$dst),
1698   (ins SReg_64:$vcc, SReg_64:$src),
1699   "SI_IF_BREAK $dst, $vcc, $src",
1700   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1701 >;
1702
1703 def SI_ELSE_BREAK : InstSI <
1704   (outs SReg_64:$dst),
1705   (ins SReg_64:$src0, SReg_64:$src1),
1706   "SI_ELSE_BREAK $dst, $src0, $src1",
1707   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1708 >;
1709
1710 def SI_END_CF : InstSI <
1711   (outs),
1712   (ins SReg_64:$saved),
1713   "SI_END_CF $saved",
1714   [(int_SI_end_cf i64:$saved)]
1715 >;
1716
1717 def SI_KILL : InstSI <
1718   (outs),
1719   (ins VSrc_32:$src),
1720   "SI_KILL $src",
1721   [(int_AMDGPU_kill f32:$src)]
1722 >;
1723
1724 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1725   // Uses = [EXEC], Defs = [EXEC]
1726
1727 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1728
1729 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1730
1731 let UseNamedOperandTable = 1 in {
1732
1733 def SI_RegisterLoad : InstSI <
1734   (outs VReg_32:$dst, SReg_64:$temp),
1735   (ins FRAMEri32:$addr, i32imm:$chan),
1736   "", []
1737 > {
1738   let isRegisterLoad = 1;
1739   let mayLoad = 1;
1740 }
1741
1742 class SIRegStore<dag outs> : InstSI <
1743   outs,
1744   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1745   "", []
1746 > {
1747   let isRegisterStore = 1;
1748   let mayStore = 1;
1749 }
1750
1751 let usesCustomInserter = 1 in {
1752 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1753 } // End usesCustomInserter = 1
1754 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1755
1756
1757 } // End UseNamedOperandTable = 1
1758
1759 def SI_INDIRECT_SRC : InstSI <
1760   (outs VReg_32:$dst, SReg_64:$temp),
1761   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1762   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1763   []
1764 >;
1765
1766 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1767   (outs rc:$dst, SReg_64:$temp),
1768   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1769   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1770   []
1771 > {
1772   let Constraints = "$src = $dst";
1773 }
1774
1775 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1776 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1777 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1778 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1779 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1780
1781 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1782
1783 let usesCustomInserter = 1 in {
1784
1785 // This pseudo instruction takes a pointer as input and outputs a resource
1786 // constant that can be used with the ADDR64 MUBUF instructions.
1787 def SI_ADDR64_RSRC : InstSI <
1788   (outs SReg_128:$srsrc),
1789   (ins SSrc_64:$ptr),
1790   "", []
1791 >;
1792
1793 def SI_BUFFER_RSRC : InstSI <
1794   (outs SReg_128:$srsrc),
1795   (ins SReg_32:$ptr_lo, SReg_32:$ptr_hi, SSrc_32:$data_lo, SSrc_32:$data_hi),
1796   "", []
1797 >;
1798
1799 def V_SUB_F64 : InstSI <
1800   (outs VReg_64:$dst),
1801   (ins VReg_64:$src0, VReg_64:$src1),
1802   "V_SUB_F64 $dst, $src0, $src1",
1803   [(set f64:$dst, (fsub f64:$src0, f64:$src1))]
1804 >;
1805
1806 } // end usesCustomInserter
1807
1808 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1809
1810   def _SAVE : InstSI <
1811     (outs),
1812     (ins sgpr_class:$src, i32imm:$frame_idx),
1813     "", []
1814   >;
1815
1816   def _RESTORE : InstSI <
1817     (outs sgpr_class:$dst),
1818     (ins i32imm:$frame_idx),
1819     "", []
1820   >;
1821
1822 }
1823
1824 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
1825 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1826 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1827 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1828 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1829
1830 multiclass SI_SPILL_VGPR <RegisterClass vgpr_class> {
1831   def _SAVE : InstSI <
1832     (outs),
1833     (ins vgpr_class:$src, i32imm:$frame_idx),
1834     "", []
1835   >;
1836
1837   def _RESTORE : InstSI <
1838     (outs vgpr_class:$dst),
1839     (ins i32imm:$frame_idx),
1840     "", []
1841   >;
1842 }
1843
1844 defm SI_SPILL_V32  : SI_SPILL_VGPR <VReg_32>;
1845 defm SI_SPILL_V64  : SI_SPILL_VGPR <VReg_64>;
1846 defm SI_SPILL_V96  : SI_SPILL_VGPR <VReg_96>;
1847 defm SI_SPILL_V128 : SI_SPILL_VGPR <VReg_128>;
1848 defm SI_SPILL_V256 : SI_SPILL_VGPR <VReg_256>;
1849 defm SI_SPILL_V512 : SI_SPILL_VGPR <VReg_512>;
1850
1851 let Defs = [SCC] in {
1852
1853 def SI_CONSTDATA_PTR : InstSI <
1854   (outs SReg_64:$dst),
1855   (ins),
1856   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
1857 >;
1858
1859 } // End Defs = [SCC]
1860
1861 } // end IsCodeGenOnly, isPseudo
1862
1863 } // end SubtargetPredicate = SI
1864
1865 let Predicates = [isSI] in {
1866
1867 def : Pat<
1868   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1869   (V_CNDMASK_B32_e64 $src2, $src1,
1870                      (V_CMP_GT_F32_e64 SRCMODS.NONE, 0, SRCMODS.NONE, $src0,
1871                                        DSTCLAMP.NONE, DSTOMOD.NONE))
1872 >;
1873
1874 def : Pat <
1875   (int_AMDGPU_kilp),
1876   (SI_KILL 0xbf800000)
1877 >;
1878
1879 /* int_SI_vs_load_input */
1880 def : Pat<
1881   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
1882   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1883 >;
1884
1885 /* int_SI_export */
1886 def : Pat <
1887   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1888                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1889   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1890        $src0, $src1, $src2, $src3)
1891 >;
1892
1893 //===----------------------------------------------------------------------===//
1894 // SMRD Patterns
1895 //===----------------------------------------------------------------------===//
1896
1897 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1898
1899   // 1. Offset as 8bit DWORD immediate
1900   def : Pat <
1901     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1902     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1903   >;
1904
1905   // 2. Offset loaded in an 32bit SGPR
1906   def : Pat <
1907     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1908     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1909   >;
1910
1911   // 3. No offset at all
1912   def : Pat <
1913     (constant_load i64:$sbase),
1914     (vt (Instr_IMM $sbase, 0))
1915   >;
1916 }
1917
1918 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1919 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1920 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1921 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1922 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1923 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1924 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1925
1926 // 1. Offset as 8bit DWORD immediate
1927 def : Pat <
1928   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1929   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1930 >;
1931
1932 // 2. Offset loaded in an 32bit SGPR
1933 def : Pat <
1934   (SIload_constant v4i32:$sbase, imm:$offset),
1935   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1936 >;
1937
1938 } // Predicates = [isSI] in {
1939
1940 //===----------------------------------------------------------------------===//
1941 // SOP1 Patterns
1942 //===----------------------------------------------------------------------===//
1943
1944 def : Pat <
1945   (i64 (ctpop i64:$src)),
1946   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1947     (S_BCNT1_I32_B64 $src), sub0),
1948     (S_MOV_B32 0), sub1)
1949 >;
1950
1951 //===----------------------------------------------------------------------===//
1952 // SOP2 Patterns
1953 //===----------------------------------------------------------------------===//
1954
1955 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
1956 // case, the sgpr-copies pass will fix this to use the vector version.
1957 def : Pat <
1958   (i32 (addc i32:$src0, i32:$src1)),
1959   (S_ADD_U32 $src0, $src1)
1960 >;
1961
1962 let  Predicates = [isSI] in {
1963
1964 //===----------------------------------------------------------------------===//
1965 // SOPP Patterns
1966 //===----------------------------------------------------------------------===//
1967
1968 def : Pat <
1969   (int_AMDGPU_barrier_global),
1970   (S_BARRIER)
1971 >;
1972
1973 //===----------------------------------------------------------------------===//
1974 // VOP1 Patterns
1975 //===----------------------------------------------------------------------===//
1976
1977 let Predicates = [UnsafeFPMath] in {
1978 def : RcpPat<V_RCP_F64_e32, f64>;
1979 defm : RsqPat<V_RSQ_F64_e32, f64>;
1980 defm : RsqPat<V_RSQ_F32_e32, f32>;
1981 }
1982
1983 //===----------------------------------------------------------------------===//
1984 // VOP2 Patterns
1985 //===----------------------------------------------------------------------===//
1986
1987 class BinOp64Pat <SDNode node, Instruction inst> : Pat <
1988   (node i64:$src0, i64:$src1),
1989   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1990     (inst  (EXTRACT_SUBREG i64:$src0, sub0),
1991                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1992     (inst (EXTRACT_SUBREG i64:$src0, sub1),
1993                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1994 >;
1995
1996 def : BinOp64Pat <and, V_AND_B32_e64>;
1997 def : BinOp64Pat <or, V_OR_B32_e64>;
1998 def : BinOp64Pat <xor, V_XOR_B32_e64>;
1999
2000 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
2001   (sext_inreg i32:$src0, vt),
2002   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
2003 >;
2004
2005 def : SextInReg <i8, 24>;
2006 def : SextInReg <i16, 16>;
2007
2008 def : Pat <
2009   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2010   (V_BCNT_U32_B32_e64 $popcnt, $val)
2011 >;
2012
2013 def : Pat <
2014    (i32 (ctpop i32:$popcnt)),
2015    (V_BCNT_U32_B32_e64 $popcnt, 0)
2016 >;
2017
2018 def : Pat <
2019   (i64 (ctpop i64:$src)),
2020   (INSERT_SUBREG
2021     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2022       (V_BCNT_U32_B32_e32 (EXTRACT_SUBREG $src, sub1),
2023         (V_BCNT_U32_B32_e64 (EXTRACT_SUBREG $src, sub0), 0)),
2024       sub0),
2025     (V_MOV_B32_e32 0), sub1)
2026 >;
2027
2028 def : Pat <
2029   (addc i32:$src0, i32:$src1),
2030   (V_ADD_I32_e64 $src0, $src1)
2031 >;
2032
2033 /********** ======================= **********/
2034 /********** Image sampling patterns **********/
2035 /********** ======================= **********/
2036
2037 // Image + sampler
2038 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2039   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
2040         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2041   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2042           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2043           $addr, $rsrc, $sampler)
2044 >;
2045
2046 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
2047   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2048   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2049   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2050   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
2051   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
2052 }
2053
2054 // Image only
2055 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2056   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
2057         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2058   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2059           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2060           $addr, $rsrc)
2061 >;
2062
2063 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
2064   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2065   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2066   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2067 }
2068
2069 // Basic sample
2070 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
2071 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
2072 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
2073 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
2074 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
2075 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
2076 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
2077 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
2078 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
2079 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
2080
2081 // Sample with comparison
2082 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
2083 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
2084 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
2085 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
2086 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
2087 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
2088 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
2089 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
2090 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
2091 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
2092
2093 // Sample with offsets
2094 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
2095 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
2096 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
2097 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
2098 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
2099 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
2100 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
2101 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
2102 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
2103 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
2104
2105 // Sample with comparison and offsets
2106 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
2107 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
2108 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
2109 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
2110 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
2111 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
2112 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
2113 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
2114 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
2115 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
2116
2117 // Gather opcodes
2118 // Only the variants which make sense are defined.
2119 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
2120 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
2121 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
2122 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
2123 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
2124 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
2125 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
2126 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
2127 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
2128
2129 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
2130 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
2131 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
2132 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
2133 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
2134 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
2135 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
2136 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
2137 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
2138
2139 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
2140 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
2141 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
2142 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
2143 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
2144 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
2145 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
2146 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
2147 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
2148
2149 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2150 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2151 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2152 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2153 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2154 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2155 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2156 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2157
2158 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2159 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2160 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2161
2162 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2163 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2164 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2165
2166 /* SIsample for simple 1D texture lookup */
2167 def : Pat <
2168   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2169   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2170 >;
2171
2172 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2173     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2174     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2175 >;
2176
2177 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2178     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2179     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2180 >;
2181
2182 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2183     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2184     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2185 >;
2186
2187 class SampleShadowPattern<SDNode name, MIMG opcode,
2188                           ValueType vt> : Pat <
2189     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2190     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2191 >;
2192
2193 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2194                                ValueType vt> : Pat <
2195     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2196     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2197 >;
2198
2199 /* SIsample* for texture lookups consuming more address parameters */
2200 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2201                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2202 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2203   def : SamplePattern <SIsample, sample, addr_type>;
2204   def : SampleRectPattern <SIsample, sample, addr_type>;
2205   def : SampleArrayPattern <SIsample, sample, addr_type>;
2206   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2207   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2208
2209   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2210   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2211   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2212   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2213
2214   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2215   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2216   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2217   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2218
2219   def : SamplePattern <SIsampled, sample_d, addr_type>;
2220   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2221   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2222   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2223 }
2224
2225 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2226                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2227                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2228                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2229                       v2i32>;
2230 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2231                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2232                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2233                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2234                       v4i32>;
2235 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2236                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2237                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2238                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2239                       v8i32>;
2240 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2241                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2242                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2243                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2244                       v16i32>;
2245
2246 /* int_SI_imageload for texture fetches consuming varying address parameters */
2247 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2248     (name addr_type:$addr, v32i8:$rsrc, imm),
2249     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2250 >;
2251
2252 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2253     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2254     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2255 >;
2256
2257 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2258     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2259     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2260 >;
2261
2262 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2263     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2264     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2265 >;
2266
2267 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2268   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2269   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2270 }
2271
2272 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2273   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2274   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2275 }
2276
2277 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2278 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2279
2280 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2281 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2282
2283 /* Image resource information */
2284 def : Pat <
2285   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2286   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2287 >;
2288
2289 def : Pat <
2290   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2291   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2292 >;
2293
2294 def : Pat <
2295   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2296   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2297 >;
2298
2299 /********** ============================================ **********/
2300 /********** Extraction, Insertion, Building and Casting  **********/
2301 /********** ============================================ **********/
2302
2303 foreach Index = 0-2 in {
2304   def Extract_Element_v2i32_#Index : Extract_Element <
2305     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2306   >;
2307   def Insert_Element_v2i32_#Index : Insert_Element <
2308     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2309   >;
2310
2311   def Extract_Element_v2f32_#Index : Extract_Element <
2312     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2313   >;
2314   def Insert_Element_v2f32_#Index : Insert_Element <
2315     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2316   >;
2317 }
2318
2319 foreach Index = 0-3 in {
2320   def Extract_Element_v4i32_#Index : Extract_Element <
2321     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2322   >;
2323   def Insert_Element_v4i32_#Index : Insert_Element <
2324     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2325   >;
2326
2327   def Extract_Element_v4f32_#Index : Extract_Element <
2328     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2329   >;
2330   def Insert_Element_v4f32_#Index : Insert_Element <
2331     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2332   >;
2333 }
2334
2335 foreach Index = 0-7 in {
2336   def Extract_Element_v8i32_#Index : Extract_Element <
2337     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2338   >;
2339   def Insert_Element_v8i32_#Index : Insert_Element <
2340     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2341   >;
2342
2343   def Extract_Element_v8f32_#Index : Extract_Element <
2344     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2345   >;
2346   def Insert_Element_v8f32_#Index : Insert_Element <
2347     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2348   >;
2349 }
2350
2351 foreach Index = 0-15 in {
2352   def Extract_Element_v16i32_#Index : Extract_Element <
2353     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2354   >;
2355   def Insert_Element_v16i32_#Index : Insert_Element <
2356     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2357   >;
2358
2359   def Extract_Element_v16f32_#Index : Extract_Element <
2360     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2361   >;
2362   def Insert_Element_v16f32_#Index : Insert_Element <
2363     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2364   >;
2365 }
2366
2367 def : BitConvert <i32, f32, SReg_32>;
2368 def : BitConvert <i32, f32, VReg_32>;
2369
2370 def : BitConvert <f32, i32, SReg_32>;
2371 def : BitConvert <f32, i32, VReg_32>;
2372
2373 def : BitConvert <i64, f64, VReg_64>;
2374
2375 def : BitConvert <f64, i64, VReg_64>;
2376
2377 def : BitConvert <v2f32, v2i32, VReg_64>;
2378 def : BitConvert <v2i32, v2f32, VReg_64>;
2379 def : BitConvert <v2i32, i64, VReg_64>;
2380 def : BitConvert <i64, v2i32, VReg_64>;
2381 def : BitConvert <v2f32, i64, VReg_64>;
2382 def : BitConvert <i64, v2f32, VReg_64>;
2383 def : BitConvert <v2i32, f64, VReg_64>;
2384 def : BitConvert <f64, v2i32, VReg_64>;
2385 def : BitConvert <v4f32, v4i32, VReg_128>;
2386 def : BitConvert <v4i32, v4f32, VReg_128>;
2387
2388 def : BitConvert <v8f32, v8i32, SReg_256>;
2389 def : BitConvert <v8i32, v8f32, SReg_256>;
2390 def : BitConvert <v8i32, v32i8, SReg_256>;
2391 def : BitConvert <v32i8, v8i32, SReg_256>;
2392 def : BitConvert <v8i32, v32i8, VReg_256>;
2393 def : BitConvert <v8i32, v8f32, VReg_256>;
2394 def : BitConvert <v8f32, v8i32, VReg_256>;
2395 def : BitConvert <v32i8, v8i32, VReg_256>;
2396
2397 def : BitConvert <v16i32, v16f32, VReg_512>;
2398 def : BitConvert <v16f32, v16i32, VReg_512>;
2399
2400 /********** =================== **********/
2401 /********** Src & Dst modifiers **********/
2402 /********** =================== **********/
2403
2404 def FCLAMP_SI : AMDGPUShaderInst <
2405   (outs VReg_32:$dst),
2406   (ins VSrc_32:$src0),
2407   "FCLAMP_SI $dst, $src0",
2408   []
2409 > {
2410   let usesCustomInserter = 1;
2411 }
2412
2413 def : Pat <
2414   (AMDGPUclamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
2415   (FCLAMP_SI f32:$src)
2416 >;
2417
2418 /********** ================================ **********/
2419 /********** Floating point absolute/negative **********/
2420 /********** ================================ **********/
2421
2422 // Prevent expanding both fneg and fabs.
2423
2424 // FIXME: Should use S_OR_B32
2425 def : Pat <
2426   (fneg (fabs f32:$src)),
2427   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2428 >;
2429
2430 // FIXME: Should use S_OR_B32
2431 def : Pat <
2432   (fneg (fabs f64:$src)),
2433     (f64 (INSERT_SUBREG
2434       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2435        (i32 (EXTRACT_SUBREG f64:$src, sub0)), sub0),
2436     (V_OR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2437                   (V_MOV_B32_e32 0x80000000)), sub1)) // Set sign bit.
2438 >;
2439
2440 def : Pat <
2441   (fabs f32:$src),
2442   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff))
2443 >;
2444
2445 def : Pat <
2446   (fneg f32:$src),
2447   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000))
2448 >;
2449
2450 def : Pat <
2451   (fabs f64:$src),
2452     (f64 (INSERT_SUBREG
2453       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2454        (i32 (EXTRACT_SUBREG f64:$src, sub0)), sub0),
2455     (V_AND_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2456                     (V_MOV_B32_e32 0x7fffffff)), sub1)) // Set sign bit.
2457 >;
2458
2459 def : Pat <
2460   (fneg f64:$src),
2461     (f64 (INSERT_SUBREG
2462       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2463        (i32 (EXTRACT_SUBREG f64:$src, sub0)), sub0),
2464     (V_XOR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2465                     (V_MOV_B32_e32 0x80000000)), sub1))
2466 >;
2467
2468 /********** ================== **********/
2469 /********** Immediate Patterns **********/
2470 /********** ================== **********/
2471
2472 def : Pat <
2473   (SGPRImm<(i32 imm)>:$imm),
2474   (S_MOV_B32 imm:$imm)
2475 >;
2476
2477 def : Pat <
2478   (SGPRImm<(f32 fpimm)>:$imm),
2479   (S_MOV_B32 fpimm:$imm)
2480 >;
2481
2482 def : Pat <
2483   (i32 imm:$imm),
2484   (V_MOV_B32_e32 imm:$imm)
2485 >;
2486
2487 def : Pat <
2488   (f32 fpimm:$imm),
2489   (V_MOV_B32_e32 fpimm:$imm)
2490 >;
2491
2492 def : Pat <
2493   (i64 InlineImm<i64>:$imm),
2494   (S_MOV_B64 InlineImm<i64>:$imm)
2495 >;
2496
2497 /********** ===================== **********/
2498 /********** Interpolation Paterns **********/
2499 /********** ===================== **********/
2500
2501 def : Pat <
2502   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2503   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
2504 >;
2505
2506 def : Pat <
2507   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
2508   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2509                                     imm:$attr_chan, imm:$attr, i32:$params),
2510                    (EXTRACT_SUBREG $ij, sub1),
2511                    imm:$attr_chan, imm:$attr, $params)
2512 >;
2513
2514 /********** ================== **********/
2515 /********** Intrinsic Patterns **********/
2516 /********** ================== **********/
2517
2518 /* llvm.AMDGPU.pow */
2519 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2520
2521 def : Pat <
2522   (int_AMDGPU_div f32:$src0, f32:$src1),
2523   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2524 >;
2525
2526 def : Pat<
2527   (fdiv f64:$src0, f64:$src1),
2528   (V_MUL_F64 0 /* src0_modifiers */, $src0,
2529              0 /* src1_modifiers */, (V_RCP_F64_e32 $src1),
2530              0 /* clamp */, 0 /* omod */)
2531 >;
2532
2533 def : Pat <
2534   (int_AMDGPU_cube v4f32:$src),
2535   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2536     (V_CUBETC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2537                   0 /* src1_modifiers */, (EXTRACT_SUBREG $src, sub1),
2538                   0 /* src2_modifiers */, (EXTRACT_SUBREG $src, sub2),
2539                   0 /* clamp */, 0 /* omod */),
2540                   sub0),
2541     (V_CUBESC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2542                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2543                   0 /* src2_modifiers */,(EXTRACT_SUBREG $src, sub2),
2544                   0 /* clamp */, 0 /* omod */),
2545                   sub1),
2546     (V_CUBEMA_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2547                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2548                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2549                   0 /* clamp */, 0 /* omod */),
2550                   sub2),
2551     (V_CUBEID_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2552                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2553                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2554                   0 /* clamp */, 0 /* omod */),
2555                   sub3)
2556 >;
2557
2558 def : Pat <
2559   (i32 (sext i1:$src0)),
2560   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2561 >;
2562
2563 class Ext32Pat <SDNode ext> : Pat <
2564   (i32 (ext i1:$src0)),
2565   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2566 >;
2567
2568 def : Ext32Pat <zext>;
2569 def : Ext32Pat <anyext>;
2570
2571 // Offset in an 32Bit VGPR
2572 def : Pat <
2573   (SIload_constant v4i32:$sbase, i32:$voff),
2574   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0, 0)
2575 >;
2576
2577 // The multiplication scales from [0,1] to the unsigned integer range
2578 def : Pat <
2579   (AMDGPUurecip i32:$src0),
2580   (V_CVT_U32_F32_e32
2581     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2582                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2583 >;
2584
2585 def : Pat <
2586   (int_SI_tid),
2587   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2588                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0))
2589 >;
2590
2591 //===----------------------------------------------------------------------===//
2592 // VOP3 Patterns
2593 //===----------------------------------------------------------------------===//
2594
2595 def : IMad24Pat<V_MAD_I32_I24>;
2596 def : UMad24Pat<V_MAD_U32_U24>;
2597
2598 def : Pat <
2599   (mul i32:$src0, i32:$src1),
2600   (V_MUL_LO_I32 $src0, $src1)
2601 >;
2602
2603 def : Pat <
2604   (mulhu i32:$src0, i32:$src1),
2605   (V_MUL_HI_U32 $src0, $src1)
2606 >;
2607
2608 def : Pat <
2609   (mulhs i32:$src0, i32:$src1),
2610   (V_MUL_HI_I32 $src0, $src1)
2611 >;
2612
2613 def : Vop3ModPat<V_MAD_F32, VOP_F32_F32_F32_F32, AMDGPUmad>;
2614
2615
2616 defm : BFIPatterns <V_BFI_B32, S_MOV_B32>;
2617 def : ROTRPattern <V_ALIGNBIT_B32>;
2618
2619 /********** ======================= **********/
2620 /**********   Load/Store Patterns   **********/
2621 /********** ======================= **********/
2622
2623 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
2624   (vt (frag (DS1Addr1Offset i32:$ptr, i32:$offset))),
2625   (inst (i1 0), $ptr, (as_i16imm $offset))
2626 >;
2627
2628 def : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2629 def : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2630 def : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2631 def : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2632 def : DSReadPat <DS_READ_B32, i32, local_load>;
2633
2634 let AddedComplexity = 100 in {
2635
2636 def : DSReadPat <DS_READ_B64, v2i32, local_load_aligned8bytes>;
2637
2638 } // End AddedComplexity = 100
2639
2640 def : Pat <
2641   (v2i32 (local_load (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2642                                                     i8:$offset1))),
2643   (DS_READ2_B32 (i1 0), $ptr, $offset0, $offset1)
2644 >;
2645
2646 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
2647   (frag vt:$value, (DS1Addr1Offset i32:$ptr, i32:$offset)),
2648   (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2649 >;
2650
2651 def : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2652 def : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2653 def : DSWritePat <DS_WRITE_B32, i32, local_store>;
2654
2655 let AddedComplexity = 100 in {
2656
2657 def : DSWritePat <DS_WRITE_B64, v2i32, local_store_aligned8bytes>;
2658 } // End AddedComplexity = 100
2659
2660 def : Pat <
2661   (local_store v2i32:$value, (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2662                                                             i8:$offset1)),
2663   (DS_WRITE2_B32 (i1 0), $ptr, (EXTRACT_SUBREG $value, sub0),
2664                         (EXTRACT_SUBREG $value, sub1), $offset0, $offset1)
2665 >;
2666
2667 class DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> : Pat <
2668   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$value),
2669   (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2670 >;
2671
2672 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2673 //
2674 // We need to use something for the data0, so we set a register to
2675 // -1. For the non-rtn variants, the manual says it does
2676 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2677 // will always do the increment so I'm assuming it's the same.
2678 //
2679 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2680 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2681 // easier since there is no v_mov_b64.
2682 class DSAtomicIncRetPat<DS inst, ValueType vt,
2683                         Instruction LoadImm, PatFrag frag> : Pat <
2684   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), (vt 1)),
2685   (inst (i1 0), $ptr, (LoadImm (vt -1)), (as_i16imm $offset))
2686 >;
2687
2688
2689 class DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> : Pat <
2690   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$cmp, vt:$swap),
2691   (inst (i1 0), $ptr, $cmp, $swap, (as_i16imm $offset))
2692 >;
2693
2694
2695 // 32-bit atomics.
2696 def : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2697                         S_MOV_B32, atomic_load_add_local>;
2698 def : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2699                         S_MOV_B32, atomic_load_sub_local>;
2700
2701 def : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2702 def : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2703 def : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2704 def : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2705 def : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2706 def : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2707 def : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2708 def : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2709 def : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2710 def : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2711
2712 def : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2713
2714 // 64-bit atomics.
2715 def : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2716                         S_MOV_B64, atomic_load_add_local>;
2717 def : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2718                         S_MOV_B64, atomic_load_sub_local>;
2719
2720 def : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2721 def : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2722 def : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2723 def : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2724 def : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2725 def : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2726 def : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2727 def : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2728 def : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2729 def : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2730
2731 def : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2732
2733
2734 //===----------------------------------------------------------------------===//
2735 // MUBUF Patterns
2736 //===----------------------------------------------------------------------===//
2737
2738 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2739                               PatFrag constant_ld> {
2740   def : Pat <
2741      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2742      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2743   >;
2744
2745 }
2746
2747 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2748 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2749 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2750 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2751 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32, constant_load>;
2752 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32, constant_load>;
2753 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32, constant_load>;
2754
2755 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
2756   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
2757                         i32:$soffset, u16imm:$offset))),
2758   (Instr $srsrc, $vaddr, $soffset, $offset, 0, 0, 0)
2759 >;
2760
2761 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
2762 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
2763 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
2764 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
2765 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
2766 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
2767 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
2768
2769 // BUFFER_LOAD_DWORD*, addr64=0
2770 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2771                              MUBUF bothen> {
2772
2773   def : Pat <
2774     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2775                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2776                                   imm:$tfe)),
2777     (offset $rsrc, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2778             (as_i1imm $slc), (as_i1imm $tfe))
2779   >;
2780
2781   def : Pat <
2782     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2783                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
2784                                   imm:$tfe)),
2785     (offen $rsrc, $vaddr, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2786            (as_i1imm $tfe))
2787   >;
2788
2789   def : Pat <
2790     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2791                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2792                                   imm:$tfe)),
2793     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2794            (as_i1imm $slc), (as_i1imm $tfe))
2795   >;
2796
2797   def : Pat <
2798     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2799                                   imm, 1, 1, imm:$glc, imm:$slc,
2800                                   imm:$tfe)),
2801     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2802             (as_i1imm $tfe))
2803   >;
2804 }
2805
2806 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2807                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2808 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2809                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2810 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2811                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2812
2813 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2814   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i32:$vaddr, i32:$soffset,
2815                                u16imm:$offset)),
2816   (Instr $value, $srsrc, $vaddr, $soffset, $offset, 0, 0, 0)
2817 >;
2818
2819 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE_OFFEN, i32, truncstorei8_private>;
2820 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT_OFFEN, i32, truncstorei16_private>;
2821 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD_OFFEN, i32, store_private>;
2822 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2_OFFEN, v2i32, store_private>;
2823 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4_OFFEN, v4i32, store_private>;
2824
2825 /*
2826 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2827   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
2828   (Instr $value, $srsrc, $vaddr, $offset)
2829 >;
2830
2831 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
2832 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
2833 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
2834 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
2835 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
2836
2837 */
2838
2839 //===----------------------------------------------------------------------===//
2840 // MTBUF Patterns
2841 //===----------------------------------------------------------------------===//
2842
2843 // TBUFFER_STORE_FORMAT_*, addr64=0
2844 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2845   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2846                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2847                    imm:$nfmt, imm:$offen, imm:$idxen,
2848                    imm:$glc, imm:$slc, imm:$tfe),
2849   (opcode
2850     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2851     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2852     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2853 >;
2854
2855 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2856 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2857 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2858 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2859
2860 let SubtargetPredicate = isCI in {
2861
2862 // Sea island new arithmetic instructinos
2863 defm V_TRUNC_F64 : VOP1Inst <0x00000017, "V_TRUNC_F64",
2864   VOP_F64_F64, ftrunc
2865 >;
2866 defm V_CEIL_F64 : VOP1Inst <0x00000018, "V_CEIL_F64",
2867   VOP_F64_F64, fceil
2868 >;
2869 defm V_FLOOR_F64 : VOP1Inst <0x0000001A, "V_FLOOR_F64",
2870   VOP_F64_F64, ffloor
2871 >;
2872 defm V_RNDNE_F64 : VOP1Inst <0x00000019, "V_RNDNE_F64",
2873   VOP_F64_F64, frint
2874 >;
2875
2876 defm V_QSAD_PK_U16_U8 : VOP3Inst <0x00000173, "V_QSAD_PK_U16_U8",
2877   VOP_I32_I32_I32
2878 >;
2879 defm V_MQSAD_U16_U8 : VOP3Inst <0x000000172, "V_MQSAD_U16_U8",
2880   VOP_I32_I32_I32
2881 >;
2882 defm V_MQSAD_U32_U8 : VOP3Inst <0x00000175, "V_MQSAD_U32_U8",
2883   VOP_I32_I32_I32
2884 >;
2885 defm V_MAD_U64_U32 : VOP3Inst <0x00000176, "V_MAD_U64_U32",
2886   VOP_I64_I32_I32_I64
2887 >;
2888
2889 // XXX - Does this set VCC?
2890 defm V_MAD_I64_I32 : VOP3Inst <0x00000177, "V_MAD_I64_I32",
2891   VOP_I64_I32_I32_I64
2892 >;
2893
2894 // Remaining instructions:
2895 // FLAT_*
2896 // S_CBRANCH_CDBGUSER
2897 // S_CBRANCH_CDBGSYS
2898 // S_CBRANCH_CDBGSYS_OR_USER
2899 // S_CBRANCH_CDBGSYS_AND_USER
2900 // S_DCACHE_INV_VOL
2901 // V_EXP_LEGACY_F32
2902 // V_LOG_LEGACY_F32
2903 // DS_NOP
2904 // DS_GWS_SEMA_RELEASE_ALL
2905 // DS_WRAP_RTN_B32
2906 // DS_CNDXCHG32_RTN_B64
2907 // DS_WRITE_B96
2908 // DS_WRITE_B128
2909 // DS_CONDXCHG32_RTN_B128
2910 // DS_READ_B96
2911 // DS_READ_B128
2912 // BUFFER_LOAD_DWORDX3
2913 // BUFFER_STORE_DWORDX3
2914
2915 } // End iSCI
2916
2917 //===----------------------------------------------------------------------===//
2918 // Flat Patterns
2919 //===----------------------------------------------------------------------===//
2920
2921 class FLATLoad_Pattern <FLAT Instr_ADDR64, ValueType vt,
2922                              PatFrag flat_ld> :
2923   Pat <(vt (flat_ld i64:$ptr)),
2924        (Instr_ADDR64 $ptr)
2925 >;
2926
2927 def : FLATLoad_Pattern <FLAT_LOAD_SBYTE, i32, sextloadi8_flat>;
2928 def : FLATLoad_Pattern <FLAT_LOAD_UBYTE, i32, az_extloadi8_flat>;
2929 def : FLATLoad_Pattern <FLAT_LOAD_SSHORT, i32, sextloadi16_flat>;
2930 def : FLATLoad_Pattern <FLAT_LOAD_USHORT, i32, az_extloadi16_flat>;
2931 def : FLATLoad_Pattern <FLAT_LOAD_DWORD, i32, flat_load>;
2932 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, flat_load>;
2933 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, i64, az_extloadi32_flat>;
2934 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX2, v2i32, flat_load>;
2935 def : FLATLoad_Pattern <FLAT_LOAD_DWORDX4, v4i32, flat_load>;
2936
2937 class FLATStore_Pattern <FLAT Instr, ValueType vt, PatFrag st> :
2938   Pat <(st vt:$value, i64:$ptr),
2939         (Instr $value, $ptr)
2940   >;
2941
2942 def : FLATStore_Pattern <FLAT_STORE_BYTE, i32, truncstorei8_flat>;
2943 def : FLATStore_Pattern <FLAT_STORE_SHORT, i32, truncstorei16_flat>;
2944 def : FLATStore_Pattern <FLAT_STORE_DWORD, i32, flat_store>;
2945 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, i64, flat_store>;
2946 def : FLATStore_Pattern <FLAT_STORE_DWORDX2, v2i32, flat_store>;
2947 def : FLATStore_Pattern <FLAT_STORE_DWORDX4, v4i32, flat_store>;
2948
2949 /********** ====================== **********/
2950 /**********   Indirect adressing   **********/
2951 /********** ====================== **********/
2952
2953 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2954
2955   // 1. Extract with offset
2956   def : Pat<
2957     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2958     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2959   >;
2960
2961   // 2. Extract without offset
2962   def : Pat<
2963     (vector_extract vt:$vec, i32:$idx),
2964     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2965   >;
2966
2967   // 3. Insert with offset
2968   def : Pat<
2969     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2970     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2971   >;
2972
2973   // 4. Insert without offset
2974   def : Pat<
2975     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2976     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2977   >;
2978 }
2979
2980 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2981 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2982 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2983 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2984
2985 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2986 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2987 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2988 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2989
2990 //===----------------------------------------------------------------------===//
2991 // Conversion Patterns
2992 //===----------------------------------------------------------------------===//
2993
2994 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2995   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2996
2997 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2998 // might not be worth the effort, and will need to expand to shifts when
2999 // fixing SGPR copies.
3000
3001 // Handle sext_inreg in i64
3002 def : Pat <
3003   (i64 (sext_inreg i64:$src, i1)),
3004   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
3005     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
3006     (S_MOV_B32 -1), sub1)
3007 >;
3008
3009 def : Pat <
3010   (i64 (sext_inreg i64:$src, i8)),
3011   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
3012     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
3013     (S_MOV_B32 -1), sub1)
3014 >;
3015
3016 def : Pat <
3017   (i64 (sext_inreg i64:$src, i16)),
3018   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
3019     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
3020     (S_MOV_B32 -1), sub1)
3021 >;
3022
3023 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
3024   (i64 (ext i32:$src)),
3025   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
3026     (S_MOV_B32 0), sub1)
3027 >;
3028
3029 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
3030   (i64 (ext i1:$src)),
3031   (INSERT_SUBREG
3032     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
3033       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0),
3034     (S_MOV_B32 0), sub1)
3035 >;
3036
3037
3038 def : ZExt_i64_i32_Pat<zext>;
3039 def : ZExt_i64_i32_Pat<anyext>;
3040 def : ZExt_i64_i1_Pat<zext>;
3041 def : ZExt_i64_i1_Pat<anyext>;
3042
3043 def : Pat <
3044   (i64 (sext i32:$src)),
3045     (INSERT_SUBREG
3046       (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
3047       (S_ASHR_I32 $src, 31), sub1)
3048 >;
3049
3050 def : Pat <
3051   (i64 (sext i1:$src)),
3052   (INSERT_SUBREG
3053     (INSERT_SUBREG
3054       (i64 (IMPLICIT_DEF)),
3055       (V_CNDMASK_B32_e64 0, -1, $src), sub0),
3056     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
3057 >;
3058
3059 def : Pat <
3060   (f32 (sint_to_fp i1:$src)),
3061   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
3062 >;
3063
3064 def : Pat <
3065   (f32 (uint_to_fp i1:$src)),
3066   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
3067 >;
3068
3069 def : Pat <
3070   (f64 (sint_to_fp i1:$src)),
3071     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
3072 >;
3073
3074 def : Pat <
3075   (f64 (uint_to_fp i1:$src)),
3076   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
3077 >;
3078
3079 //===----------------------------------------------------------------------===//
3080 // Miscellaneous Patterns
3081 //===----------------------------------------------------------------------===//
3082
3083 def : Pat <
3084   (i32 (trunc i64:$a)),
3085   (EXTRACT_SUBREG $a, sub0)
3086 >;
3087
3088 def : Pat <
3089   (i1 (trunc i32:$a)),
3090   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1), $a), 1)
3091 >;
3092
3093 //============================================================================//
3094 // Miscellaneous Optimization Patterns
3095 //============================================================================//
3096
3097 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e64>;
3098
3099 } // End isSI predicate