lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 class vop {
  11   field bits<9> SI3;
  12   field bits<10> VI3;
  13 }
  14
  15 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  16   field bits<8> SI = si;
  17   field bits<8> VI = vi;
  18
  19   field bits<9>  SI3 = {0, si{7-0}};
  20   field bits<10> VI3 = {0, 0, vi{7-0}};
  21 }
  22
  23 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  24   field bits<8> SI = si;
  25   field bits<8> VI = vi;
  26
  27   field bits<9>  SI3 = {1, 1, si{6-0}};
  28   field bits<10> VI3 = !add(0x140, vi);
  29 }
  30
  31 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  32   field bits<6> SI = si;
  33   field bits<6> VI = vi;
  34
  35   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  36   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  37 }
  38
  39 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  40 // that doesn't have VOP2 encoding on VI
  41 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  42   let VI3 = vi;
  43 }
  44
  45 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  46   let SI3 = si;
  47   let VI3 = vi;
  48 }
  49
  50 class sop1 <bits<8> si, bits<8> vi = si> {
  51   field bits<8> SI = si;
  52   field bits<8> VI = vi;
  53 }
  54
  55 class sop2 <bits<7> si, bits<7> vi = si> {
  56   field bits<7> SI = si;
  57   field bits<7> VI = vi;
  58 }
  59
  60 class sopk <bits<5> si, bits<5> vi = si> {
  61   field bits<5> SI = si;
  62   field bits<5> VI = vi;
  63 }
  64
  65 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  66 // in AMDGPUInstrInfo.cpp
  67 def SISubtarget {
  68   int NONE = -1;
  69   int SI = 0;
  70   int VI = 1;
  71 }
  72
  73 //===----------------------------------------------------------------------===//
  74 // SI DAG Nodes
  75 //===----------------------------------------------------------------------===//
  76
  77 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  78   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  79                       [SDNPMayLoad, SDNPMemOperand]
  80 >;
  81
  82 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  83   SDTypeProfile<0, 13,
  84     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  85      SDTCisVT<1, iAny>,   // vdata(VGPR)
  86      SDTCisVT<2, i32>,    // num_channels(imm)
  87      SDTCisVT<3, i32>,    // vaddr(VGPR)
  88      SDTCisVT<4, i32>,    // soffset(SGPR)
  89      SDTCisVT<5, i32>,    // inst_offset(imm)
  90      SDTCisVT<6, i32>,    // dfmt(imm)
  91      SDTCisVT<7, i32>,    // nfmt(imm)
  92      SDTCisVT<8, i32>,    // offen(imm)
  93      SDTCisVT<9, i32>,    // idxen(imm)
  94      SDTCisVT<10, i32>,   // glc(imm)
  95      SDTCisVT<11, i32>,   // slc(imm)
  96      SDTCisVT<12, i32>    // tfe(imm)
  97     ]>,
  98   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  99 >;
 100
 101 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 102   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 103                        SDTCisVT<3, i32>]>
 104 >;
 105
 106 class SDSample<string opcode> : SDNode <opcode,
 107   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 108                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 109 >;
 110
 111 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 112 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 113 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 114 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 115
 116 def SIconstdata_ptr : SDNode<
 117   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 118 >;
 119
 120 // Transformation function, extract the lower 32bit of a 64bit immediate
 121 def LO32 : SDNodeXForm<imm, [{
 122   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, MVT::i32);
 123 }]>;
 124
 125 def LO32f : SDNodeXForm<fpimm, [{
 126   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 127   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 128 }]>;
 129
 130 // Transformation function, extract the upper 32bit of a 64bit immediate
 131 def HI32 : SDNodeXForm<imm, [{
 132   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, MVT::i32);
 133 }]>;
 134
 135 def HI32f : SDNodeXForm<fpimm, [{
 136   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 137   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 138 }]>;
 139
 140 def IMM8bitDWORD : PatLeaf <(imm),
 141   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 142 >;
 143
 144 def as_dword_i32imm : SDNodeXForm<imm, [{
 145   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, MVT::i32);
 146 }]>;
 147
 148 def as_i1imm : SDNodeXForm<imm, [{
 149   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i1);
 150 }]>;
 151
 152 def as_i8imm : SDNodeXForm<imm, [{
 153   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i8);
 154 }]>;
 155
 156 def as_i16imm : SDNodeXForm<imm, [{
 157   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i16);
 158 }]>;
 159
 160 def as_i32imm: SDNodeXForm<imm, [{
 161   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i32);
 162 }]>;
 163
 164 def as_i64imm: SDNodeXForm<imm, [{
 165   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i64);
 166 }]>;
 167
 168 // Copied from the AArch64 backend:
 169 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 170 return CurDAG->getTargetConstant(
 171   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i32);
 172 }]>;
 173
 174 // Copied from the AArch64 backend:
 175 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 176 return CurDAG->getTargetConstant(
 177   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i64);
 178 }]>;
 179
 180 def IMM8bit : PatLeaf <(imm),
 181   [{return isUInt<8>(N->getZExtValue());}]
 182 >;
 183
 184 def IMM12bit : PatLeaf <(imm),
 185   [{return isUInt<12>(N->getZExtValue());}]
 186 >;
 187
 188 def IMM16bit : PatLeaf <(imm),
 189   [{return isUInt<16>(N->getZExtValue());}]
 190 >;
 191
 192 def IMM20bit : PatLeaf <(imm),
 193   [{return isUInt<20>(N->getZExtValue());}]
 194 >;
 195
 196 def IMM32bit : PatLeaf <(imm),
 197   [{return isUInt<32>(N->getZExtValue());}]
 198 >;
 199
 200 def mubuf_vaddr_offset : PatFrag<
 201   (ops node:$ptr, node:$offset, node:$imm_offset),
 202   (add (add node:$ptr, node:$offset), node:$imm_offset)
 203 >;
 204
 205 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 206   return isInlineImmediate(N);
 207 }]>;
 208
 209 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 210   return isInlineImmediate(N);
 211 }]>;
 212
 213 class SGPRImm <dag frag> : PatLeaf<frag, [{
 214   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 215     return false;
 216   }
 217   const SIRegisterInfo *SIRI =
 218       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 219   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 220                                                 U != E; ++U) {
 221     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 222       return true;
 223     }
 224   }
 225   return false;
 226 }]>;
 227
 228 //===----------------------------------------------------------------------===//
 229 // Custom Operands
 230 //===----------------------------------------------------------------------===//
 231
 232 def FRAMEri32 : Operand<iPTR> {
 233   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 234 }
 235
 236 def sopp_brtarget : Operand<OtherVT> {
 237   let EncoderMethod = "getSOPPBrEncoding";
 238   let OperandType = "OPERAND_PCREL";
 239 }
 240
 241 include "SIInstrFormats.td"
 242 include "VIInstrFormats.td"
 243
 244 let OperandType = "OPERAND_IMMEDIATE" in {
 245
 246 def offen : Operand<i1> {
 247   let PrintMethod = "printOffen";
 248 }
 249 def idxen : Operand<i1> {
 250   let PrintMethod = "printIdxen";
 251 }
 252 def addr64 : Operand<i1> {
 253   let PrintMethod = "printAddr64";
 254 }
 255 def mbuf_offset : Operand<i16> {
 256   let PrintMethod = "printMBUFOffset";
 257 }
 258 def ds_offset : Operand<i16> {
 259   let PrintMethod = "printDSOffset";
 260 }
 261 def ds_offset0 : Operand<i8> {
 262   let PrintMethod = "printDSOffset0";
 263 }
 264 def ds_offset1 : Operand<i8> {
 265   let PrintMethod = "printDSOffset1";
 266 }
 267 def gds : Operand <i1> {
 268   let PrintMethod = "printGDS";
 269 }
 270 def glc : Operand <i1> {
 271   let PrintMethod = "printGLC";
 272 }
 273 def slc : Operand <i1> {
 274   let PrintMethod = "printSLC";
 275 }
 276 def tfe : Operand <i1> {
 277   let PrintMethod = "printTFE";
 278 }
 279
 280 def omod : Operand <i32> {
 281   let PrintMethod = "printOModSI";
 282 }
 283
 284 def ClampMod : Operand <i1> {
 285   let PrintMethod = "printClampSI";
 286 }
 287
 288 } // End OperandType = "OPERAND_IMMEDIATE"
 289
 290 def VOPDstS64 : VOPDstOperand <SReg_64>;
 291
 292 //===----------------------------------------------------------------------===//
 293 // Complex patterns
 294 //===----------------------------------------------------------------------===//
 295
 296 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 297 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 298
 299 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 300 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 301 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 302 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 303 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 304 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 305
 306 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 307 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 308 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 309 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 310
 311 //===----------------------------------------------------------------------===//
 312 // SI assembler operands
 313 //===----------------------------------------------------------------------===//
 314
 315 def SIOperand {
 316   int ZERO = 0x80;
 317   int VCC = 0x6A;
 318   int FLAT_SCR = 0x68;
 319 }
 320
 321 def SRCMODS {
 322   int NONE = 0;
 323 }
 324
 325 def DSTCLAMP {
 326   int NONE = 0;
 327 }
 328
 329 def DSTOMOD {
 330   int NONE = 0;
 331 }
 332
 333 //===----------------------------------------------------------------------===//
 334 //
 335 // SI Instruction multiclass helpers.
 336 //
 337 // Instructions with _32 take 32-bit operands.
 338 // Instructions with _64 take 64-bit operands.
 339 //
 340 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 341 // encoding is the standard encoding, but instruction that make use of
 342 // any of the instruction modifiers must use the 64-bit encoding.
 343 //
 344 // Instructions with _e32 use the 32-bit encoding.
 345 // Instructions with _e64 use the 64-bit encoding.
 346 //
 347 //===----------------------------------------------------------------------===//
 348
 349 class SIMCInstr <string pseudo, int subtarget> {
 350   string PseudoInstr = pseudo;
 351   int Subtarget = subtarget;
 352 }
 353
 354 //===----------------------------------------------------------------------===//
 355 // EXP classes
 356 //===----------------------------------------------------------------------===//
 357
 358 class EXPCommon : InstSI<
 359   (outs),
 360   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 361        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 362   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 363   [] > {
 364
 365   let EXP_CNT = 1;
 366   let Uses = [EXEC];
 367 }
 368
 369 multiclass EXP_m {
 370
 371   let isPseudo = 1, isCodeGenOnly = 1 in {
 372     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 373   }
 374
 375   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 376
 377   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 378 }
 379
 380 //===----------------------------------------------------------------------===//
 381 // Scalar classes
 382 //===----------------------------------------------------------------------===//
 383
 384 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 385   SOP1 <outs, ins, "", pattern>,
 386   SIMCInstr<opName, SISubtarget.NONE> {
 387   let isPseudo = 1;
 388   let isCodeGenOnly = 1;
 389 }
 390
 391 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 392   SOP1 <outs, ins, asm, []>,
 393   SOP1e <op.SI>,
 394   SIMCInstr<opName, SISubtarget.SI>;
 395
 396 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 397   SOP1 <outs, ins, asm, []>,
 398   SOP1e <op.VI>,
 399   SIMCInstr<opName, SISubtarget.VI>;
 400
 401 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 402                    list<dag> pattern> {
 403
 404   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 405
 406   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 407
 408   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 409
 410 }
 411
 412 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 413     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 414     opName#" $dst, $src0", pattern
 415 >;
 416
 417 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 418     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 419     opName#" $dst, $src0", pattern
 420 >;
 421
 422 // no input, 64-bit output.
 423 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 424   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 425
 426   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 427     opName#" $dst"> {
 428     let ssrc0 = 0;
 429   }
 430
 431   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 432     opName#" $dst"> {
 433     let ssrc0 = 0;
 434   }
 435 }
 436
 437 // 64-bit input, no output
 438 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 439   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 440
 441   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 442     opName#" $src0"> {
 443     let sdst = 0;
 444   }
 445
 446   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 447     opName#" $src0"> {
 448     let sdst = 0;
 449   }
 450 }
 451
 452 // 64-bit input, 32-bit output.
 453 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 454     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 455     opName#" $dst, $src0", pattern
 456 >;
 457
 458 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 459   SOP2<outs, ins, "", pattern>,
 460   SIMCInstr<opName, SISubtarget.NONE> {
 461   let isPseudo = 1;
 462   let isCodeGenOnly = 1;
 463   let Size = 4;
 464
 465   // Pseudo instructions have no encodings, but adding this field here allows
 466   // us to do:
 467   // let sdst = xxx in {
 468   // for multiclasses that include both real and pseudo instructions.
 469   field bits<7> sdst = 0;
 470 }
 471
 472 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 473   SOP2<outs, ins, asm, []>,
 474   SOP2e<op.SI>,
 475   SIMCInstr<opName, SISubtarget.SI>;
 476
 477 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 478   SOP2<outs, ins, asm, []>,
 479   SOP2e<op.VI>,
 480   SIMCInstr<opName, SISubtarget.VI>;
 481
 482 multiclass SOP2_SELECT_32 <sop2 op, string opName, list<dag> pattern> {
 483   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 484     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc), pattern>;
 485
 486   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 487     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 488     opName#" $dst, $src0, $src1 [$scc]">;
 489
 490   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 491     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 492     opName#" $dst, $src0, $src1 [$scc]">;
 493 }
 494
 495 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 496                    list<dag> pattern> {
 497
 498   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 499
 500   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 501
 502   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 503
 504 }
 505
 506 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 507     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 508     opName#" $dst, $src0, $src1", pattern
 509 >;
 510
 511 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 512     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 513     opName#" $dst, $src0, $src1", pattern
 514 >;
 515
 516 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 517     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 518     opName#" $dst, $src0, $src1", pattern
 519 >;
 520
 521 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 522                     string opName, PatLeaf cond> : SOPC <
 523   op, (outs SCCReg:$dst), (ins rc:$src0, rc:$src1),
 524   opName#" $src0, $src1", []>;
 525
 526 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 527   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 528
 529 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 530   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 531
 532 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 533   SOPK <outs, ins, "", pattern>,
 534   SIMCInstr<opName, SISubtarget.NONE> {
 535   let isPseudo = 1;
 536   let isCodeGenOnly = 1;
 537 }
 538
 539 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 540   SOPK <outs, ins, asm, []>,
 541   SOPKe <op.SI>,
 542   SIMCInstr<opName, SISubtarget.SI>;
 543
 544 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 545   SOPK <outs, ins, asm, []>,
 546   SOPKe <op.VI>,
 547   SIMCInstr<opName, SISubtarget.VI>;
 548
 549 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 550   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 551     pattern>;
 552
 553   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 554     opName#" $dst, $src0">;
 555
 556   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 557     opName#" $dst, $src0">;
 558 }
 559
 560 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 561   def "" : SOPK_Pseudo <opName, (outs SCCReg:$dst),
 562     (ins SReg_32:$src0, u16imm:$src1), pattern>;
 563
 564   def _si : SOPK_Real_si <op, opName, (outs SCCReg:$dst),
 565     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0">;
 566
 567   def _vi : SOPK_Real_vi <op, opName, (outs SCCReg:$dst),
 568     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0">;
 569 }
 570
 571 //===----------------------------------------------------------------------===//
 572 // SMRD classes
 573 //===----------------------------------------------------------------------===//
 574
 575 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 576   SMRD <outs, ins, "", pattern>,
 577   SIMCInstr<opName, SISubtarget.NONE> {
 578   let isPseudo = 1;
 579   let isCodeGenOnly = 1;
 580 }
 581
 582 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 583                     string asm> :
 584   SMRD <outs, ins, asm, []>,
 585   SMRDe <op, imm>,
 586   SIMCInstr<opName, SISubtarget.SI>;
 587
 588 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 589                     string asm> :
 590   SMRD <outs, ins, asm, []>,
 591   SMEMe_vi <op, imm>,
 592   SIMCInstr<opName, SISubtarget.VI>;
 593
 594 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 595                    string asm, list<dag> pattern> {
 596
 597   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 598
 599   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 600
 601   // glc is only applicable to scalar stores, which are not yet
 602   // implemented.
 603   let glc = 0 in {
 604     def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 605   }
 606 }
 607
 608 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 609                         RegisterClass dstClass> {
 610   defm _IMM : SMRD_m <
 611     op, opName#"_IMM", 1, (outs dstClass:$dst),
 612     (ins baseClass:$sbase, u32imm:$offset),
 613     opName#" $dst, $sbase, $offset", []
 614   >;
 615
 616   defm _SGPR : SMRD_m <
 617     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 618     (ins baseClass:$sbase, SReg_32:$soff),
 619     opName#" $dst, $sbase, $soff", []
 620   >;
 621 }
 622
 623 //===----------------------------------------------------------------------===//
 624 // Vector ALU classes
 625 //===----------------------------------------------------------------------===//
 626
 627 // This must always be right before the operand being input modified.
 628 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 629   let PrintMethod = "printOperandAndMods";
 630 }
 631 def InputModsNoDefault : Operand <i32> {
 632   let PrintMethod = "printOperandAndMods";
 633 }
 634
 635 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 636   int ret =
 637     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 638          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 639                                               3)); // VOP3
 640 }
 641
 642 // Returns the register class to use for the destination of VOP[123C]
 643 // instructions for the given VT.
 644 class getVALUDstForVT<ValueType VT> {
 645   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
 646                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
 647                             VOPDstOperand<SReg_64>)); // else VT == i1
 648 }
 649
 650 // Returns the register class to use for source 0 of VOP[12C]
 651 // instructions for the given VT.
 652 class getVOPSrc0ForVT<ValueType VT> {
 653   RegisterOperand ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 654 }
 655
 656 // Returns the register class to use for source 1 of VOP[12C] for the
 657 // given VT.
 658 class getVOPSrc1ForVT<ValueType VT> {
 659   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32, VReg_64);
 660 }
 661
 662 // Returns the register class to use for sources of VOP3 instructions for the
 663 // given VT.
 664 class getVOP3SrcForVT<ValueType VT> {
 665   RegisterOperand ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 666 }
 667
 668 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 669 class hasModifiers<ValueType SrcVT> {
 670   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 671             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 672 }
 673
 674 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 675 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 676   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 677             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 678                                     (ins)));
 679 }
 680
 681 // Returns the input arguments for VOP3 instructions for the given SrcVT.
 682 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
 683                 RegisterOperand Src2RC, int NumSrcArgs,
 684                 bit HasModifiers> {
 685
 686   dag ret =
 687     !if (!eq(NumSrcArgs, 1),
 688       !if (!eq(HasModifiers, 1),
 689         // VOP1 with modifiers
 690         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 691              ClampMod:$clamp, omod:$omod)
 692       /* else */,
 693         // VOP1 without modifiers
 694         (ins Src0RC:$src0)
 695       /* endif */ ),
 696     !if (!eq(NumSrcArgs, 2),
 697       !if (!eq(HasModifiers, 1),
 698         // VOP 2 with modifiers
 699         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 700              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 701              ClampMod:$clamp, omod:$omod)
 702       /* else */,
 703         // VOP2 without modifiers
 704         (ins Src0RC:$src0, Src1RC:$src1)
 705       /* endif */ )
 706     /* NumSrcArgs == 3 */,
 707       !if (!eq(HasModifiers, 1),
 708         // VOP3 with modifiers
 709         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 710              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 711              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
 712              ClampMod:$clamp, omod:$omod)
 713       /* else */,
 714         // VOP3 without modifiers
 715         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
 716       /* endif */ )));
 717 }
 718
 719 // Returns the assembly string for the inputs and outputs of a VOP[12C]
 720 // instruction.  This does not add the _e32 suffix, so it can be reused
 721 // by getAsm64.
 722 class getAsm32 <int NumSrcArgs> {
 723   string src1 = ", $src1";
 724   string src2 = ", $src2";
 725   string ret = "$dst, $src0"#
 726                !if(!eq(NumSrcArgs, 1), "", src1)#
 727                !if(!eq(NumSrcArgs, 3), src2, "");
 728 }
 729
 730 // Returns the assembly string for the inputs and outputs of a VOP3
 731 // instruction.
 732 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
 733   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
 734   string src1 = !if(!eq(NumSrcArgs, 1), "",
 735                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
 736                                            " $src1_modifiers,"));
 737   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
 738   string ret =
 739   !if(!eq(HasModifiers, 0),
 740       getAsm32<NumSrcArgs>.ret,
 741       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
 742 }
 743
 744
 745 class VOPProfile <list<ValueType> _ArgVT> {
 746
 747   field list<ValueType> ArgVT = _ArgVT;
 748
 749   field ValueType DstVT = ArgVT[0];
 750   field ValueType Src0VT = ArgVT[1];
 751   field ValueType Src1VT = ArgVT[2];
 752   field ValueType Src2VT = ArgVT[3];
 753   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
 754   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
 755   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
 756   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
 757   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
 758   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
 759
 760   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
 761   field bit HasModifiers = hasModifiers<Src0VT>.ret;
 762
 763   field dag Outs = (outs DstRC:$dst);
 764
 765   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
 766   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
 767                              HasModifiers>.ret;
 768
 769   field string Asm32 = getAsm32<NumSrcArgs>.ret;
 770   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
 771 }
 772
 773 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
 774 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
 775 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
 776 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
 777 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
 778 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
 779 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
 780 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
 781 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
 782
 783 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
 784 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
 785 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
 786 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
 787 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
 788 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
 789 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
 790 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
 791   let Src0RC32 = VCSrc_32;
 792 }
 793
 794 def VOP_I1_F32_I32 : VOPProfile <[i1, f32, i32, untyped]> {
 795   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 796   let Asm64 = "$dst, $src0_modifiers, $src1";
 797 }
 798
 799 def VOP_I1_F64_I32 : VOPProfile <[i1, f64, i32, untyped]> {
 800   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 801   let Asm64 = "$dst, $src0_modifiers, $src1";
 802 }
 803
 804 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
 805 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
 806 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
 807 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
 808   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VCCReg:$src2);
 809   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
 810   let Asm64 = "$dst, $src0, $src1, $src2";
 811 }
 812
 813 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
 814 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
 815   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
 816   field string Asm = "$dst, $src0, $vsrc1, $src2";
 817 }
 818 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
 819 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
 820 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
 821
 822
 823 class VOP <string opName> {
 824   string OpName = opName;
 825 }
 826
 827 class VOP2_REV <string revOp, bit isOrig> {
 828   string RevOp = revOp;
 829   bit IsOrig = isOrig;
 830 }
 831
 832 class AtomicNoRet <string noRetOp, bit isRet> {
 833   string NoRetOp = noRetOp;
 834   bit IsRet = isRet;
 835 }
 836
 837 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 838   VOP1Common <outs, ins, "", pattern>,
 839   VOP <opName>,
 840   SIMCInstr <opName#"_e32", SISubtarget.NONE> {
 841   let isPseudo = 1;
 842   let isCodeGenOnly = 1;
 843
 844   field bits<8> vdst;
 845   field bits<9> src0;
 846 }
 847
 848 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
 849   VOP1<op.SI, outs, ins, asm, []>,
 850   SIMCInstr <opName#"_e32", SISubtarget.SI>;
 851
 852 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
 853   VOP1<op.VI, outs, ins, asm, []>,
 854   SIMCInstr <opName#"_e32", SISubtarget.VI>;
 855
 856 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
 857                    string opName> {
 858   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
 859
 860   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
 861
 862   def _vi : VOP1_Real_vi <opName, op, outs, ins, asm>;
 863 }
 864
 865 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
 866                    string opName> {
 867   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
 868
 869   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
 870 }
 871
 872 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 873   VOP2Common <outs, ins, "", pattern>,
 874   VOP <opName>,
 875   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
 876   let isPseudo = 1;
 877   let isCodeGenOnly = 1;
 878 }
 879
 880 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
 881                      string opName, string revOp> {
 882   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
 883            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
 884
 885   def _si : VOP2 <op.SI, outs, ins, opName#asm, []>,
 886             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 887 }
 888
 889 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
 890                    string opName, string revOp> {
 891   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
 892            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
 893
 894   def _si : VOP2 <op.SI, outs, ins, opName#asm, []>,
 895             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 896   def _vi : VOP2 <op.VI, outs, ins, opName#asm, []>,
 897             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 898 }
 899
 900 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
 901
 902   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
 903   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
 904   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
 905   bits<2> omod = !if(HasModifiers, ?, 0);
 906   bits<1> clamp = !if(HasModifiers, ?, 0);
 907   bits<9> src1 = !if(HasSrc1, ?, 0);
 908   bits<9> src2 = !if(HasSrc2, ?, 0);
 909 }
 910
 911 class VOP3DisableModFields <bit HasSrc0Mods,
 912                             bit HasSrc1Mods = 0,
 913                             bit HasSrc2Mods = 0,
 914                             bit HasOutputMods = 0> {
 915   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
 916   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
 917   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
 918   bits<2> omod = !if(HasOutputMods, ?, 0);
 919   bits<1> clamp = !if(HasOutputMods, ?, 0);
 920 }
 921
 922 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 923   VOP3Common <outs, ins, "", pattern>,
 924   VOP <opName>,
 925   SIMCInstr<opName#"_e64", SISubtarget.NONE> {
 926   let isPseudo = 1;
 927   let isCodeGenOnly = 1;
 928 }
 929
 930 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
 931   VOP3Common <outs, ins, asm, []>,
 932   VOP3e <op>,
 933   SIMCInstr<opName#"_e64", SISubtarget.SI>;
 934
 935 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
 936   VOP3Common <outs, ins, asm, []>,
 937   VOP3e_vi <op>,
 938   SIMCInstr <opName#"_e64", SISubtarget.VI>;
 939
 940 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
 941   VOP3Common <outs, ins, asm, []>,
 942   VOP3be <op>,
 943   SIMCInstr<opName#"_e64", SISubtarget.SI>;
 944
 945 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
 946   VOP3Common <outs, ins, asm, []>,
 947   VOP3be_vi <op>,
 948   SIMCInstr <opName#"_e64", SISubtarget.VI>;
 949
 950 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 951                    string opName, int NumSrcArgs, bit HasMods = 1> {
 952
 953   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 954
 955   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 956             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 957                               !if(!eq(NumSrcArgs, 2), 0, 1),
 958                               HasMods>;
 959   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 960             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 961                               !if(!eq(NumSrcArgs, 2), 0, 1),
 962                               HasMods>;
 963 }
 964
 965 // VOP3_m without source modifiers
 966 multiclass VOP3_m_nomods <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 967                    string opName, int NumSrcArgs, bit HasMods = 1> {
 968
 969   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 970
 971   let src0_modifiers = 0,
 972       src1_modifiers = 0,
 973       src2_modifiers = 0,
 974       clamp = 0,
 975       omod = 0 in {
 976     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
 977     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
 978   }
 979 }
 980
 981 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
 982                      list<dag> pattern, string opName, bit HasMods = 1> {
 983
 984   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 985
 986   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 987             VOP3DisableFields<0, 0, HasMods>;
 988
 989   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 990             VOP3DisableFields<0, 0, HasMods>;
 991 }
 992
 993 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
 994                      list<dag> pattern, string opName, bit HasMods = 1> {
 995
 996   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 997
 998   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 999             VOP3DisableFields<0, 0, HasMods>;
1000   // No VI instruction. This class is for SI only.
1001 }
1002
1003 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1004                      list<dag> pattern, string opName, string revOp,
1005                      bit HasMods = 1, bit UseFullOp = 0> {
1006
1007   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1008            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1009
1010   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1011             VOP3DisableFields<1, 0, HasMods>;
1012
1013   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1014             VOP3DisableFields<1, 0, HasMods>;
1015 }
1016
1017 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1018                      list<dag> pattern, string opName, string revOp,
1019                      bit HasMods = 1, bit UseFullOp = 0> {
1020
1021   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1022            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1023
1024   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1025             VOP3DisableFields<1, 0, HasMods>;
1026
1027   // No VI instruction. This class is for SI only.
1028 }
1029
1030 // XXX - Is v_div_scale_{f32|f64} only available in vop3b without
1031 // option of implicit vcc use?
1032 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
1033                       list<dag> pattern, string opName, string revOp,
1034                       bit HasMods = 1, bit UseFullOp = 0> {
1035   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1036            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1037
1038   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
1039   // can write it into any SGPR. We currently don't use the carry out,
1040   // so for now hardcode it to VCC as well.
1041   let sdst = SIOperand.VCC, Defs = [VCC] in {
1042     def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1043               VOP3DisableFields<1, 0, HasMods>;
1044
1045     def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1046               VOP3DisableFields<1, 0, HasMods>;
1047   } // End sdst = SIOperand.VCC, Defs = [VCC]
1048 }
1049
1050 multiclass VOP3b_3_m <vop op, dag outs, dag ins, string asm,
1051                       list<dag> pattern, string opName, string revOp,
1052                       bit HasMods = 1, bit UseFullOp = 0> {
1053   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1054
1055
1056   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1057             VOP3DisableFields<1, 1, HasMods>;
1058
1059   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1060             VOP3DisableFields<1, 1, HasMods>;
1061 }
1062
1063 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1064                      list<dag> pattern, string opName,
1065                      bit HasMods, bit defExec> {
1066
1067   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1068
1069   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1070             VOP3DisableFields<1, 0, HasMods> {
1071     let Defs = !if(defExec, [EXEC], []);
1072   }
1073
1074   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1075             VOP3DisableFields<1, 0, HasMods> {
1076     let Defs = !if(defExec, [EXEC], []);
1077   }
1078 }
1079
1080 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1081 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1082                          string asm, list<dag> pattern = []> {
1083   let isPseudo = 1, isCodeGenOnly = 1 in {
1084     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1085              SIMCInstr<opName, SISubtarget.NONE>;
1086   }
1087
1088   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1089             SIMCInstr <opName, SISubtarget.SI>;
1090
1091   def _vi : VOP3Common <outs, ins, asm, []>,
1092             VOP3e_vi <op.VI3>,
1093             VOP3DisableFields <1, 0, 0>,
1094             SIMCInstr <opName, SISubtarget.VI>;
1095 }
1096
1097 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1098                         dag ins32, string asm32, list<dag> pat32,
1099                         dag ins64, string asm64, list<dag> pat64,
1100                         bit HasMods> {
1101
1102   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1103
1104   defm _e64 : VOP3_1_m <op, outs, ins64, opName#asm64, pat64, opName, HasMods>;
1105 }
1106
1107 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1108                      SDPatternOperator node = null_frag> : VOP1_Helper <
1109   op, opName, P.Outs,
1110   P.Ins32, P.Asm32, [],
1111   P.Ins64, P.Asm64,
1112   !if(P.HasModifiers,
1113       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1114                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1115       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1116   P.HasModifiers
1117 >;
1118
1119 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1120                        SDPatternOperator node = null_frag> {
1121
1122   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1123
1124   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1125     !if(P.HasModifiers,
1126       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1127                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1128       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1129     opName, P.HasModifiers>;
1130 }
1131
1132 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1133                         dag ins32, string asm32, list<dag> pat32,
1134                         dag ins64, string asm64, list<dag> pat64,
1135                         string revOp, bit HasMods> {
1136   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1137
1138   defm _e64 : VOP3_2_m <op,
1139     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1140   >;
1141 }
1142
1143 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1144                      SDPatternOperator node = null_frag,
1145                      string revOp = opName> : VOP2_Helper <
1146   op, opName, P.Outs,
1147   P.Ins32, P.Asm32, [],
1148   P.Ins64, P.Asm64,
1149   !if(P.HasModifiers,
1150       [(set P.DstVT:$dst,
1151            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1152                                       i1:$clamp, i32:$omod)),
1153                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1154       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1155   revOp, P.HasModifiers
1156 >;
1157
1158 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1159                        SDPatternOperator node = null_frag,
1160                        string revOp = opName> {
1161   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1162
1163   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1164     !if(P.HasModifiers,
1165         [(set P.DstVT:$dst,
1166              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1167                                         i1:$clamp, i32:$omod)),
1168                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1169         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1170     opName, revOp, P.HasModifiers>;
1171 }
1172
1173 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1174                          dag ins32, string asm32, list<dag> pat32,
1175                          dag ins64, string asm64, list<dag> pat64,
1176                          string revOp, bit HasMods> {
1177
1178   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1179
1180   defm _e64 : VOP3b_2_m <op,
1181     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1182   >;
1183 }
1184
1185 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1186                       SDPatternOperator node = null_frag,
1187                       string revOp = opName> : VOP2b_Helper <
1188   op, opName, P.Outs,
1189   P.Ins32, P.Asm32, [],
1190   P.Ins64, P.Asm64,
1191   !if(P.HasModifiers,
1192       [(set P.DstVT:$dst,
1193            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1194                                       i1:$clamp, i32:$omod)),
1195                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1196       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1197   revOp, P.HasModifiers
1198 >;
1199
1200 // A VOP2 instruction that is VOP3-only on VI.
1201 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1202                             dag ins32, string asm32, list<dag> pat32,
1203                             dag ins64, string asm64, list<dag> pat64,
1204                             string revOp, bit HasMods> {
1205   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1206
1207   defm _e64 : VOP3_2_m <op, outs, ins64, opName#asm64, pat64, opName,
1208                         revOp, HasMods>;
1209 }
1210
1211 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1212                           SDPatternOperator node = null_frag,
1213                           string revOp = opName>
1214                           : VOP2_VI3_Helper <
1215   op, opName, P.Outs,
1216   P.Ins32, P.Asm32, [],
1217   P.Ins64, P.Asm64,
1218   !if(P.HasModifiers,
1219       [(set P.DstVT:$dst,
1220            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1221                                       i1:$clamp, i32:$omod)),
1222                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1223       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1224   revOp, P.HasModifiers
1225 >;
1226
1227 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1228
1229   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1230
1231 let isCodeGenOnly = 0 in {
1232   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1233                         !strconcat(opName, VOP_MADK.Asm), []>,
1234             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1235             VOP2_MADKe <op.SI>;
1236
1237   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1238                         !strconcat(opName, VOP_MADK.Asm), []>,
1239             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1240             VOP2_MADKe <op.VI>;
1241 } // End isCodeGenOnly = 0
1242 }
1243
1244 class VOPC_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1245   VOPCCommon <ins, "", pattern>,
1246   VOP <opName>,
1247   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1248   let isPseudo = 1;
1249   let isCodeGenOnly = 1;
1250 }
1251
1252 multiclass VOPC_m <vopc op, dag outs, dag ins, string asm, list<dag> pattern,
1253                    string opName, bit DefExec> {
1254   def "" : VOPC_Pseudo <outs, ins, pattern, opName>;
1255
1256   def _si : VOPC<op.SI, ins, asm, []>,
1257             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1258     let Defs = !if(DefExec, [EXEC], []);
1259   }
1260
1261   def _vi : VOPC<op.VI, ins, asm, []>,
1262             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1263     let Defs = !if(DefExec, [EXEC], []);
1264   }
1265 }
1266
1267 multiclass VOPC_Helper <vopc op, string opName,
1268                         dag ins32, string asm32, list<dag> pat32,
1269                         dag out64, dag ins64, string asm64, list<dag> pat64,
1270                         bit HasMods, bit DefExec> {
1271   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1272
1273   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1274                         opName, HasMods, DefExec>;
1275 }
1276
1277 // Special case for class instructions which only have modifiers on
1278 // the 1st source operand.
1279 multiclass VOPC_Class_Helper <vopc op, string opName,
1280                              dag ins32, string asm32, list<dag> pat32,
1281                              dag out64, dag ins64, string asm64, list<dag> pat64,
1282                              bit HasMods, bit DefExec> {
1283   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1284
1285   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1286                         opName, HasMods, DefExec>,
1287                         VOP3DisableModFields<1, 0, 0>;
1288 }
1289
1290 multiclass VOPCInst <vopc op, string opName,
1291                      VOPProfile P, PatLeaf cond = COND_NULL,
1292                      bit DefExec = 0> : VOPC_Helper <
1293   op, opName,
1294   P.Ins32, P.Asm32, [],
1295   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1296   !if(P.HasModifiers,
1297       [(set i1:$dst,
1298           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1299                                       i1:$clamp, i32:$omod)),
1300                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1301                  cond))],
1302       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1303   P.HasModifiers, DefExec
1304 >;
1305
1306 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1307                      bit DefExec = 0> : VOPC_Class_Helper <
1308   op, opName,
1309   P.Ins32, P.Asm32, [],
1310   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1311   !if(P.HasModifiers,
1312       [(set i1:$dst,
1313           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1314       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1315   P.HasModifiers, DefExec
1316 >;
1317
1318
1319 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1320   VOPCInst <op, opName, VOP_F32_F32_F32, cond>;
1321
1322 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1323   VOPCInst <op, opName, VOP_F64_F64_F64, cond>;
1324
1325 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1326   VOPCInst <op, opName, VOP_I32_I32_I32, cond>;
1327
1328 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1329   VOPCInst <op, opName, VOP_I64_I64_I64, cond>;
1330
1331
1332 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1333                   PatLeaf cond = COND_NULL>
1334   : VOPCInst <op, opName, P, cond, 1>;
1335
1336 multiclass VOPCX_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1337   VOPCX <op, opName, VOP_F32_F32_F32, cond>;
1338
1339 multiclass VOPCX_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1340   VOPCX <op, opName, VOP_F64_F64_F64, cond>;
1341
1342 multiclass VOPCX_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1343   VOPCX <op, opName, VOP_I32_I32_I32, cond>;
1344
1345 multiclass VOPCX_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1346   VOPCX <op, opName, VOP_I64_I64_I64, cond>;
1347
1348 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1349                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1350     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1351 >;
1352
1353 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1354   VOPCClassInst <op, opName, VOP_I1_F32_I32, 0>;
1355
1356 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1357   VOPCClassInst <op, opName, VOP_I1_F32_I32, 1>;
1358
1359 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1360   VOPCClassInst <op, opName, VOP_I1_F64_I32, 0>;
1361
1362 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1363   VOPCClassInst <op, opName, VOP_I1_F64_I32, 1>;
1364
1365 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1366                      SDPatternOperator node = null_frag> : VOP3_Helper <
1367   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1368   !if(!eq(P.NumSrcArgs, 3),
1369     !if(P.HasModifiers,
1370         [(set P.DstVT:$dst,
1371             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1372                                        i1:$clamp, i32:$omod)),
1373                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1374                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1375         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1376                                   P.Src2VT:$src2))]),
1377   !if(!eq(P.NumSrcArgs, 2),
1378     !if(P.HasModifiers,
1379         [(set P.DstVT:$dst,
1380             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1381                                        i1:$clamp, i32:$omod)),
1382                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1383         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1384   /* P.NumSrcArgs == 1 */,
1385     !if(P.HasModifiers,
1386         [(set P.DstVT:$dst,
1387             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1388                                        i1:$clamp, i32:$omod))))],
1389         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1390   P.NumSrcArgs, P.HasModifiers
1391 >;
1392
1393 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1394 // only VOP instruction that implicitly reads VCC.
1395 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1396                           VOPProfile P,
1397                           SDPatternOperator node = null_frag> : VOP3_Helper <
1398   op, opName,
1399   (outs P.DstRC.RegClass:$dst),
1400   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1401        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1402        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1403        ClampMod:$clamp,
1404        omod:$omod),
1405   " $dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1406   [(set P.DstVT:$dst,
1407             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1408                                        i1:$clamp, i32:$omod)),
1409                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1410                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1411                   (i1 VCC)))],
1412   3, 1
1413 >;
1414
1415 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1416                     string opName, list<dag> pattern> :
1417   VOP3b_3_m <
1418   op, (outs vrc:$vdst, SReg_64:$sdst),
1419       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1420            InputModsNoDefault:$src1_modifiers, arc:$src1,
1421            InputModsNoDefault:$src2_modifiers, arc:$src2,
1422            ClampMod:$clamp, omod:$omod),
1423   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1424   opName, opName, 1, 1
1425 >;
1426
1427 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1428   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1429
1430 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1431   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1432
1433
1434 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1435   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1436         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1437         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1438   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1439         i32:$src1_modifiers, P.Src1VT:$src1,
1440         i32:$src2_modifiers, P.Src2VT:$src2,
1441         i1:$clamp,
1442         i32:$omod)>;
1443
1444 //===----------------------------------------------------------------------===//
1445 // Interpolation opcodes
1446 //===----------------------------------------------------------------------===//
1447
1448 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1449   VINTRPCommon <outs, ins, "", pattern>,
1450   SIMCInstr<opName, SISubtarget.NONE> {
1451   let isPseudo = 1;
1452   let isCodeGenOnly = 1;
1453 }
1454
1455 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1456                       string asm> :
1457   VINTRPCommon <outs, ins, asm, []>,
1458   VINTRPe <op>,
1459   SIMCInstr<opName, SISubtarget.SI>;
1460
1461 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1462                       string asm> :
1463   VINTRPCommon <outs, ins, asm, []>,
1464   VINTRPe_vi <op>,
1465   SIMCInstr<opName, SISubtarget.VI>;
1466
1467 multiclass VINTRP_m <bits <2> op, string opName, dag outs, dag ins, string asm,
1468                      string disableEncoding = "", string constraints = "",
1469                      list<dag> pattern = []> {
1470   let DisableEncoding = disableEncoding,
1471       Constraints = constraints in {
1472     def "" : VINTRP_Pseudo <opName, outs, ins, pattern>;
1473
1474     def _si : VINTRP_Real_si <op, opName, outs, ins, asm>;
1475
1476     def _vi : VINTRP_Real_vi <op, opName, outs, ins, asm>;
1477   }
1478 }
1479
1480 //===----------------------------------------------------------------------===//
1481 // Vector I/O classes
1482 //===----------------------------------------------------------------------===//
1483
1484 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1485   DS <outs, ins, "", pattern>,
1486   SIMCInstr <opName, SISubtarget.NONE> {
1487   let isPseudo = 1;
1488   let isCodeGenOnly = 1;
1489 }
1490
1491 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1492   DS <outs, ins, asm, []>,
1493   DSe <op>,
1494   SIMCInstr <opName, SISubtarget.SI>;
1495
1496 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1497   DS <outs, ins, asm, []>,
1498   DSe_vi <op>,
1499   SIMCInstr <opName, SISubtarget.VI>;
1500
1501 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1502   DS_Real_si <op,opName, outs, ins, asm> {
1503
1504   // Single load interpret the 2 i8imm operands as a single i16 offset.
1505   bits<16> offset;
1506   let offset0 = offset{7-0};
1507   let offset1 = offset{15-8};
1508 }
1509
1510 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1511   DS_Real_vi <op, opName, outs, ins, asm> {
1512
1513   // Single load interpret the 2 i8imm operands as a single i16 offset.
1514   bits<16> offset;
1515   let offset0 = offset{7-0};
1516   let offset1 = offset{15-8};
1517 }
1518
1519 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
1520   dag outs = (outs rc:$vdst),
1521   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds, M0Reg:$m0),
1522   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
1523
1524   def "" : DS_Pseudo <opName, outs, ins, []>;
1525
1526   let data0 = 0, data1 = 0 in {
1527     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1528     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1529   }
1530 }
1531
1532 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
1533   dag outs = (outs rc:$vdst),
1534   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1535                  gds:$gds, M0Reg:$m0),
1536   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
1537
1538   def "" : DS_Pseudo <opName, outs, ins, []>;
1539
1540   let data0 = 0, data1 = 0 in {
1541     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1542     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1543   }
1544 }
1545
1546 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
1547   dag outs = (outs),
1548   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds,
1549                  M0Reg:$m0),
1550   string asm = opName#" $addr, $data0"#"$offset$gds"> {
1551
1552   def "" : DS_Pseudo <opName, outs, ins, []>,
1553            AtomicNoRet<opName, 0>;
1554
1555   let data1 = 0, vdst = 0 in {
1556     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1557     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1558   }
1559 }
1560
1561 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
1562   dag outs = (outs),
1563   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1564               ds_offset0:$offset0, ds_offset1:$offset1, gds:$gds, M0Reg:$m0),
1565   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
1566
1567   def "" : DS_Pseudo <opName, outs, ins, []>;
1568
1569   let vdst = 0 in {
1570     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1571     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1572   }
1573 }
1574
1575 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
1576                         string noRetOp = "",
1577   dag outs = (outs rc:$vdst),
1578   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds,
1579                  M0Reg:$m0),
1580   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
1581
1582   def "" : DS_Pseudo <opName, outs, ins, []>,
1583            AtomicNoRet<noRetOp, 1>;
1584
1585   let data1 = 0 in {
1586     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1587     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1588   }
1589 }
1590
1591 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
1592                           string noRetOp = "", dag ins,
1593   dag outs = (outs rc:$vdst),
1594   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
1595
1596   def "" : DS_Pseudo <opName, outs, ins, []>,
1597            AtomicNoRet<noRetOp, 1>;
1598
1599   def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1600   def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1601 }
1602
1603 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
1604                         string noRetOp = "", RegisterClass src = rc> :
1605   DS_1A2D_RET_m <op, asm, rc, noRetOp,
1606                  (ins VGPR_32:$addr, src:$data0, src:$data1,
1607                       ds_offset:$offset, gds:$gds, M0Reg:$m0)
1608 >;
1609
1610 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
1611                           string noRetOp = opName,
1612   dag outs = (outs),
1613   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
1614                  ds_offset:$offset, gds:$gds, M0Reg:$m0),
1615   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
1616
1617   def "" : DS_Pseudo <opName, outs, ins, []>,
1618            AtomicNoRet<noRetOp, 0>;
1619
1620   let vdst = 0 in {
1621     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1622     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1623   }
1624 }
1625
1626 multiclass DS_0A_RET <bits<8> op, string opName,
1627   dag outs = (outs VGPR_32:$vdst),
1628   dag ins = (ins ds_offset:$offset, gds:$gds, M0Reg:$m0),
1629   string asm = opName#" $vdst"#"$offset"#"$gds"> {
1630
1631   let mayLoad = 1, mayStore = 1 in {
1632     def "" : DS_Pseudo <opName, outs, ins, []>;
1633
1634     let addr = 0, data0 = 0, data1 = 0 in {
1635       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1636       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1637     } // end addr = 0, data0 = 0, data1 = 0
1638   } // end mayLoad = 1, mayStore = 1
1639 }
1640
1641 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
1642   dag outs = (outs VGPR_32:$vdst),
1643   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, M0Reg:$m0),
1644   string asm = opName#" $vdst, $addr"#"$offset gds"> {
1645
1646   def "" : DS_Pseudo <opName, outs, ins, []>;
1647
1648   let data0 = 0, data1 = 0, gds = 1 in {
1649     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1650     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1651   } // end data0 = 0, data1 = 0, gds = 1
1652 }
1653
1654 multiclass DS_1A_GDS <bits<8> op, string opName,
1655   dag outs = (outs),
1656   dag ins = (ins VGPR_32:$addr, M0Reg:$m0),
1657   string asm = opName#" $addr gds"> {
1658
1659   def "" : DS_Pseudo <opName, outs, ins, []>;
1660
1661   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
1662     def _si : DS_Real_si <op, opName, outs, ins, asm>;
1663     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1664   } // end vdst = 0, data = 0, data1 = 0, gds = 1
1665 }
1666
1667 multiclass DS_1A <bits<8> op, string opName,
1668   dag outs = (outs),
1669   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, M0Reg:$m0, gds:$gds),
1670   string asm = opName#" $addr"#"$offset"#"$gds"> {
1671
1672   let mayLoad = 1, mayStore = 1 in {
1673     def "" : DS_Pseudo <opName, outs, ins, []>;
1674
1675     let vdst = 0, data0 = 0, data1 = 0 in {
1676       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
1677       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
1678     } // let vdst = 0, data0 = 0, data1 = 0
1679   } // end mayLoad = 1, mayStore = 1
1680 }
1681
1682 //===----------------------------------------------------------------------===//
1683 // MTBUF classes
1684 //===----------------------------------------------------------------------===//
1685
1686 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1687   MTBUF <outs, ins, "", pattern>,
1688   SIMCInstr<opName, SISubtarget.NONE> {
1689   let isPseudo = 1;
1690   let isCodeGenOnly = 1;
1691 }
1692
1693 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
1694                     string asm> :
1695   MTBUF <outs, ins, asm, []>,
1696   MTBUFe <op>,
1697   SIMCInstr<opName, SISubtarget.SI>;
1698
1699 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
1700   MTBUF <outs, ins, asm, []>,
1701   MTBUFe_vi <op>,
1702   SIMCInstr <opName, SISubtarget.VI>;
1703
1704 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
1705                     list<dag> pattern> {
1706
1707   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
1708
1709   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
1710
1711   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
1712
1713 }
1714
1715 let mayStore = 1, mayLoad = 0 in {
1716
1717 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
1718                                RegisterClass regClass> : MTBUF_m <
1719   op, opName, (outs),
1720   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
1721    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
1722    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1723   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1724         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1725 >;
1726
1727 } // mayStore = 1, mayLoad = 0
1728
1729 let mayLoad = 1, mayStore = 0 in {
1730
1731 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
1732                               RegisterClass regClass> : MTBUF_m <
1733   op, opName, (outs regClass:$dst),
1734   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
1735        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
1736        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1737   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1738         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1739 >;
1740
1741 } // mayLoad = 1, mayStore = 0
1742
1743 //===----------------------------------------------------------------------===//
1744 // MUBUF classes
1745 //===----------------------------------------------------------------------===//
1746
1747 class mubuf <bits<7> si, bits<7> vi = si> {
1748   field bits<7> SI = si;
1749   field bits<7> VI = vi;
1750 }
1751
1752 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
1753   bit IsAddr64 = is_addr64;
1754   string OpName = NAME # suffix;
1755 }
1756
1757 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1758   MUBUF <outs, ins, "", pattern>,
1759   SIMCInstr<opName, SISubtarget.NONE> {
1760   let isPseudo = 1;
1761   let isCodeGenOnly = 1;
1762
1763   // dummy fields, so that we can use let statements around multiclasses
1764   bits<1> offen;
1765   bits<1> idxen;
1766   bits<8> vaddr;
1767   bits<1> glc;
1768   bits<1> slc;
1769   bits<1> tfe;
1770   bits<8> soffset;
1771 }
1772
1773 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
1774                      string asm> :
1775   MUBUF <outs, ins, asm, []>,
1776   MUBUFe <op.SI>,
1777   SIMCInstr<opName, SISubtarget.SI> {
1778   let lds = 0;
1779 }
1780
1781 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
1782                      string asm> :
1783   MUBUF <outs, ins, asm, []>,
1784   MUBUFe_vi <op.VI>,
1785   SIMCInstr<opName, SISubtarget.VI> {
1786   let lds = 0;
1787 }
1788
1789 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
1790                     list<dag> pattern> {
1791
1792   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1793            MUBUFAddr64Table <0>;
1794
1795   let addr64 = 0 in {
1796     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1797   }
1798
1799   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
1800 }
1801
1802 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
1803                           dag ins, string asm, list<dag> pattern> {
1804
1805   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1806            MUBUFAddr64Table <1>;
1807
1808   let addr64 = 1 in {
1809     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1810   }
1811
1812   // There is no VI version. If the pseudo is selected, it should be lowered
1813   // for VI appropriately.
1814 }
1815
1816 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1817   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
1818   let lds = 0;
1819 }
1820
1821 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
1822                                 string asm, list<dag> pattern, bit is_return> {
1823
1824   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1825            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
1826            AtomicNoRet<NAME#"_OFFSET", is_return>;
1827
1828   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
1829     let addr64 = 0 in {
1830       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1831     }
1832
1833     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
1834   }
1835 }
1836
1837 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
1838                                 string asm, list<dag> pattern, bit is_return> {
1839
1840   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1841            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
1842            AtomicNoRet<NAME#"_ADDR64", is_return>;
1843
1844   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
1845     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1846   }
1847
1848   // There is no VI version. If the pseudo is selected, it should be lowered
1849   // for VI appropriately.
1850 }
1851
1852 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
1853                          ValueType vt, SDPatternOperator atomic> {
1854
1855   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
1856
1857     // No return variants
1858     let glc = 0 in {
1859
1860       defm _ADDR64 : MUBUFAtomicAddr64_m <
1861         op, name#"_addr64", (outs),
1862         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
1863              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
1864         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
1865       >;
1866
1867       defm _OFFSET : MUBUFAtomicOffset_m <
1868         op, name#"_offset", (outs),
1869         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
1870              slc:$slc),
1871         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
1872       >;
1873     } // glc = 0
1874
1875     // Variant that return values
1876     let glc = 1, Constraints = "$vdata = $vdata_in",
1877         DisableEncoding = "$vdata_in"  in {
1878
1879       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
1880         op, name#"_rtn_addr64", (outs rc:$vdata),
1881         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
1882              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
1883         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
1884         [(set vt:$vdata,
1885          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
1886                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
1887       >;
1888
1889       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
1890         op, name#"_rtn_offset", (outs rc:$vdata),
1891         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
1892              mbuf_offset:$offset, slc:$slc),
1893         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
1894         [(set vt:$vdata,
1895          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
1896                                     i1:$slc), vt:$vdata_in))], 1
1897       >;
1898
1899     } // glc = 1
1900
1901   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
1902 }
1903
1904 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
1905                               ValueType load_vt = i32,
1906                               SDPatternOperator ld = null_frag> {
1907
1908   let mayLoad = 1, mayStore = 0 in {
1909     let offen = 0, idxen = 0, vaddr = 0 in {
1910       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
1911                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
1912                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1913                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1914                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
1915                                                      i32:$soffset, i16:$offset,
1916                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
1917     }
1918
1919     let offen = 1, idxen = 0  in {
1920       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
1921                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
1922                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
1923                            tfe:$tfe),
1924                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1925     }
1926
1927     let offen = 0, idxen = 1 in {
1928       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
1929                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
1930                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
1931                            slc:$slc, tfe:$tfe),
1932                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1933     }
1934
1935     let offen = 1, idxen = 1 in {
1936       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
1937                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
1938                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1939                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1940     }
1941
1942     let offen = 0, idxen = 0 in {
1943       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
1944                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
1945                                 SCSrc_32:$soffset, mbuf_offset:$offset,
1946                                 glc:$glc, slc:$slc, tfe:$tfe),
1947                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
1948                                 "$glc"#"$slc"#"$tfe",
1949                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
1950                                                   i64:$vaddr, i32:$soffset,
1951                                                   i16:$offset, i1:$glc, i1:$slc,
1952                                                   i1:$tfe)))]>;
1953     }
1954   }
1955 }
1956
1957 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
1958                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
1959   let mayLoad = 0, mayStore = 1 in {
1960     defm : MUBUF_m <op, name, (outs),
1961                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
1962                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
1963                     tfe:$tfe),
1964                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
1965                          "$glc"#"$slc"#"$tfe", []>;
1966
1967     let offen = 0, idxen = 0, vaddr = 0 in {
1968       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
1969                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
1970                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1971                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1972                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
1973                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
1974     } // offen = 0, idxen = 0, vaddr = 0
1975
1976     let offen = 1, idxen = 0  in {
1977       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
1978                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
1979                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
1980                               slc:$slc, tfe:$tfe),
1981                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
1982                              "$glc"#"$slc"#"$tfe", []>;
1983     } // end offen = 1, idxen = 0
1984
1985     let offen = 0, idxen = 1 in {
1986       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
1987                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
1988                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
1989                            slc:$slc, tfe:$tfe),
1990                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1991     }
1992
1993     let offen = 1, idxen = 1 in {
1994       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
1995                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
1996                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1997                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1998     }
1999
2000     let offen = 0, idxen = 0 in {
2001       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2002                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2003                                          SCSrc_32:$soffset,
2004                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2005                                          tfe:$tfe),
2006                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2007                                          "$offset"#"$glc"#"$slc"#"$tfe",
2008                                     [(st store_vt:$vdata,
2009                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2010                                                    i32:$soffset, i16:$offset,
2011                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2012     }
2013   } // End mayLoad = 0, mayStore = 1
2014 }
2015
2016 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2017       FLAT <op, (outs regClass:$vdst),
2018                 (ins VReg_64:$addr),
2019             asm#" $vdst, $addr, [M0, FLAT_SCRATCH]", []> {
2020   let glc = 0;
2021   let slc = 0;
2022   let tfe = 0;
2023   let data = 0;
2024   let mayLoad = 1;
2025 }
2026
2027 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2028       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr),
2029           name#" $data, $addr, [M0, FLAT_SCRATCH]",
2030          []> {
2031
2032   let mayLoad = 0;
2033   let mayStore = 1;
2034
2035   // Encoding
2036   let glc = 0;
2037   let slc = 0;
2038   let tfe = 0;
2039   let vdst = 0;
2040 }
2041
2042 class MIMG_Mask <string op, int channels> {
2043   string Op = op;
2044   int Channels = channels;
2045 }
2046
2047 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2048                              RegisterClass dst_rc,
2049                              RegisterClass src_rc> : MIMG <
2050   op,
2051   (outs dst_rc:$vdata),
2052   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2053        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2054        SReg_256:$srsrc),
2055   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2056      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2057   []> {
2058   let ssamp = 0;
2059   let mayLoad = 1;
2060   let mayStore = 0;
2061   let hasPostISelHook = 1;
2062 }
2063
2064 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2065                                       RegisterClass dst_rc,
2066                                       int channels> {
2067   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2068             MIMG_Mask<asm#"_V1", channels>;
2069   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2070             MIMG_Mask<asm#"_V2", channels>;
2071   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2072             MIMG_Mask<asm#"_V4", channels>;
2073 }
2074
2075 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2076   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2077   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2078   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2079   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2080 }
2081
2082 class MIMG_Sampler_Helper <bits<7> op, string asm,
2083                            RegisterClass dst_rc,
2084                            RegisterClass src_rc, int wqm> : MIMG <
2085   op,
2086   (outs dst_rc:$vdata),
2087   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2088        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2089        SReg_256:$srsrc, SReg_128:$ssamp),
2090   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2091      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2092   []> {
2093   let mayLoad = 1;
2094   let mayStore = 0;
2095   let hasPostISelHook = 1;
2096   let WQM = wqm;
2097 }
2098
2099 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2100                                     RegisterClass dst_rc,
2101                                     int channels, int wqm> {
2102   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2103             MIMG_Mask<asm#"_V1", channels>;
2104   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2105             MIMG_Mask<asm#"_V2", channels>;
2106   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2107             MIMG_Mask<asm#"_V4", channels>;
2108   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2109             MIMG_Mask<asm#"_V8", channels>;
2110   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2111             MIMG_Mask<asm#"_V16", channels>;
2112 }
2113
2114 multiclass MIMG_Sampler <bits<7> op, string asm> {
2115   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2116   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2117   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2118   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2119 }
2120
2121 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2122   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2123   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2124   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2125   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2126 }
2127
2128 class MIMG_Gather_Helper <bits<7> op, string asm,
2129                           RegisterClass dst_rc,
2130                           RegisterClass src_rc, int wqm> : MIMG <
2131   op,
2132   (outs dst_rc:$vdata),
2133   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2134        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2135        SReg_256:$srsrc, SReg_128:$ssamp),
2136   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2137      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2138   []> {
2139   let mayLoad = 1;
2140   let mayStore = 0;
2141
2142   // DMASK was repurposed for GATHER4. 4 components are always
2143   // returned and DMASK works like a swizzle - it selects
2144   // the component to fetch. The only useful DMASK values are
2145   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2146   // (red,red,red,red) etc.) The ISA document doesn't mention
2147   // this.
2148   // Therefore, disable all code which updates DMASK by setting these two:
2149   let MIMG = 0;
2150   let hasPostISelHook = 0;
2151   let WQM = wqm;
2152 }
2153
2154 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2155                                     RegisterClass dst_rc,
2156                                     int channels, int wqm> {
2157   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2158             MIMG_Mask<asm#"_V1", channels>;
2159   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2160             MIMG_Mask<asm#"_V2", channels>;
2161   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2162             MIMG_Mask<asm#"_V4", channels>;
2163   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2164             MIMG_Mask<asm#"_V8", channels>;
2165   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2166             MIMG_Mask<asm#"_V16", channels>;
2167 }
2168
2169 multiclass MIMG_Gather <bits<7> op, string asm> {
2170   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2171   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2172   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2173   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2174 }
2175
2176 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2177   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2178   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2179   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2180   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2181 }
2182
2183 //===----------------------------------------------------------------------===//
2184 // Vector instruction mappings
2185 //===----------------------------------------------------------------------===//
2186
2187 // Maps an opcode in e32 form to its e64 equivalent
2188 def getVOPe64 : InstrMapping {
2189   let FilterClass = "VOP";
2190   let RowFields = ["OpName"];
2191   let ColFields = ["Size"];
2192   let KeyCol = ["4"];
2193   let ValueCols = [["8"]];
2194 }
2195
2196 // Maps an opcode in e64 form to its e32 equivalent
2197 def getVOPe32 : InstrMapping {
2198   let FilterClass = "VOP";
2199   let RowFields = ["OpName"];
2200   let ColFields = ["Size"];
2201   let KeyCol = ["8"];
2202   let ValueCols = [["4"]];
2203 }
2204
2205 // Maps an original opcode to its commuted version
2206 def getCommuteRev : InstrMapping {
2207   let FilterClass = "VOP2_REV";
2208   let RowFields = ["RevOp"];
2209   let ColFields = ["IsOrig"];
2210   let KeyCol = ["1"];
2211   let ValueCols = [["0"]];
2212 }
2213
2214 def getMaskedMIMGOp : InstrMapping {
2215   let FilterClass = "MIMG_Mask";
2216   let RowFields = ["Op"];
2217   let ColFields = ["Channels"];
2218   let KeyCol = ["4"];
2219   let ValueCols = [["1"], ["2"], ["3"] ];
2220 }
2221
2222 // Maps an commuted opcode to its original version
2223 def getCommuteOrig : InstrMapping {
2224   let FilterClass = "VOP2_REV";
2225   let RowFields = ["RevOp"];
2226   let ColFields = ["IsOrig"];
2227   let KeyCol = ["0"];
2228   let ValueCols = [["1"]];
2229 }
2230
2231 def getMCOpcodeGen : InstrMapping {
2232   let FilterClass = "SIMCInstr";
2233   let RowFields = ["PseudoInstr"];
2234   let ColFields = ["Subtarget"];
2235   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2236   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2237 }
2238
2239 def getAddr64Inst : InstrMapping {
2240   let FilterClass = "MUBUFAddr64Table";
2241   let RowFields = ["OpName"];
2242   let ColFields = ["IsAddr64"];
2243   let KeyCol = ["0"];
2244   let ValueCols = [["1"]];
2245 }
2246
2247 // Maps an atomic opcode to its version with a return value.
2248 def getAtomicRetOp : InstrMapping {
2249   let FilterClass = "AtomicNoRet";
2250   let RowFields = ["NoRetOp"];
2251   let ColFields = ["IsRet"];
2252   let KeyCol = ["0"];
2253   let ValueCols = [["1"]];
2254 }
2255
2256 // Maps an atomic opcode to its returnless version.
2257 def getAtomicNoRetOp : InstrMapping {
2258   let FilterClass = "AtomicNoRet";
2259   let RowFields = ["NoRetOp"];
2260   let ColFields = ["IsRet"];
2261   let KeyCol = ["1"];
2262   let ValueCols = [["0"]];
2263 }
2264
2265 include "SIInstructions.td"
2266 include "CIInstructions.td"
2267 include "VIInstructions.td"