lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  11 // in AMDGPUMCInstLower.h
  12 def SISubtarget {
  13   int NONE = -1;
  14   int SI = 0;
  15 }
  16
  17 //===----------------------------------------------------------------------===//
  18 // SI DAG Nodes
  19 //===----------------------------------------------------------------------===//
  20
  21 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  22   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  23                       [SDNPMayLoad, SDNPMemOperand]
  24 >;
  25
  26 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  27   SDTypeProfile<0, 13,
  28     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  29      SDTCisVT<1, iAny>,   // vdata(VGPR)
  30      SDTCisVT<2, i32>,    // num_channels(imm)
  31      SDTCisVT<3, i32>,    // vaddr(VGPR)
  32      SDTCisVT<4, i32>,    // soffset(SGPR)
  33      SDTCisVT<5, i32>,    // inst_offset(imm)
  34      SDTCisVT<6, i32>,    // dfmt(imm)
  35      SDTCisVT<7, i32>,    // nfmt(imm)
  36      SDTCisVT<8, i32>,    // offen(imm)
  37      SDTCisVT<9, i32>,    // idxen(imm)
  38      SDTCisVT<10, i32>,   // glc(imm)
  39      SDTCisVT<11, i32>,   // slc(imm)
  40      SDTCisVT<12, i32>    // tfe(imm)
  41     ]>,
  42   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  43 >;
  44
  45 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
  46   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
  47                        SDTCisVT<3, i32>]>
  48 >;
  49
  50 class SDSample<string opcode> : SDNode <opcode,
  51   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
  52                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
  53 >;
  54
  55 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
  56 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
  57 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
  58 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
  59
  60 def SIconstdata_ptr : SDNode<
  61   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
  62 >;
  63
  64 // Transformation function, extract the lower 32bit of a 64bit immediate
  65 def LO32 : SDNodeXForm<imm, [{
  66   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, MVT::i32);
  67 }]>;
  68
  69 def LO32f : SDNodeXForm<fpimm, [{
  70   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
  71   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
  72 }]>;
  73
  74 // Transformation function, extract the upper 32bit of a 64bit immediate
  75 def HI32 : SDNodeXForm<imm, [{
  76   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, MVT::i32);
  77 }]>;
  78
  79 def HI32f : SDNodeXForm<fpimm, [{
  80   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
  81   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
  82 }]>;
  83
  84 def IMM8bitDWORD : PatLeaf <(imm),
  85   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
  86 >;
  87
  88 def as_dword_i32imm : SDNodeXForm<imm, [{
  89   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, MVT::i32);
  90 }]>;
  91
  92 def as_i1imm : SDNodeXForm<imm, [{
  93   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i1);
  94 }]>;
  95
  96 def as_i8imm : SDNodeXForm<imm, [{
  97   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i8);
  98 }]>;
  99
 100 def as_i16imm : SDNodeXForm<imm, [{
 101   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i16);
 102 }]>;
 103
 104 def as_i32imm: SDNodeXForm<imm, [{
 105   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i32);
 106 }]>;
 107
 108 def IMM8bit : PatLeaf <(imm),
 109   [{return isUInt<8>(N->getZExtValue());}]
 110 >;
 111
 112 def IMM12bit : PatLeaf <(imm),
 113   [{return isUInt<12>(N->getZExtValue());}]
 114 >;
 115
 116 def IMM16bit : PatLeaf <(imm),
 117   [{return isUInt<16>(N->getZExtValue());}]
 118 >;
 119
 120 def IMM32bit : PatLeaf <(imm),
 121   [{return isUInt<32>(N->getZExtValue());}]
 122 >;
 123
 124 def mubuf_vaddr_offset : PatFrag<
 125   (ops node:$ptr, node:$offset, node:$imm_offset),
 126   (add (add node:$ptr, node:$offset), node:$imm_offset)
 127 >;
 128
 129 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 130   return isInlineImmediate(N);
 131 }]>;
 132
 133 class SGPRImm <dag frag> : PatLeaf<frag, [{
 134   if (TM.getSubtarget<AMDGPUSubtarget>().getGeneration() <
 135       AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 136     return false;
 137   }
 138   const SIRegisterInfo *SIRI =
 139                        static_cast<const SIRegisterInfo*>(TM.getSubtargetImpl()->getRegisterInfo());
 140   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 141                                                 U != E; ++U) {
 142     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 143       return true;
 144     }
 145   }
 146   return false;
 147 }]>;
 148
 149 //===----------------------------------------------------------------------===//
 150 // Custom Operands
 151 //===----------------------------------------------------------------------===//
 152
 153 def FRAMEri32 : Operand<iPTR> {
 154   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 155 }
 156
 157 def sopp_brtarget : Operand<OtherVT> {
 158   let EncoderMethod = "getSOPPBrEncoding";
 159   let OperandType = "OPERAND_PCREL";
 160 }
 161
 162 include "SIInstrFormats.td"
 163
 164 let OperandType = "OPERAND_IMMEDIATE" in {
 165
 166 def offen : Operand<i1> {
 167   let PrintMethod = "printOffen";
 168 }
 169 def idxen : Operand<i1> {
 170   let PrintMethod = "printIdxen";
 171 }
 172 def addr64 : Operand<i1> {
 173   let PrintMethod = "printAddr64";
 174 }
 175 def mbuf_offset : Operand<i16> {
 176   let PrintMethod = "printMBUFOffset";
 177 }
 178 def glc : Operand <i1> {
 179   let PrintMethod = "printGLC";
 180 }
 181 def slc : Operand <i1> {
 182   let PrintMethod = "printSLC";
 183 }
 184 def tfe : Operand <i1> {
 185   let PrintMethod = "printTFE";
 186 }
 187
 188 } // End OperandType = "OPERAND_IMMEDIATE"
 189
 190 //===----------------------------------------------------------------------===//
 191 // Complex patterns
 192 //===----------------------------------------------------------------------===//
 193
 194 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 195 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 196
 197 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 198 def MUBUFAddr64 : ComplexPattern<i64, 3, "SelectMUBUFAddr64">;
 199 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 200 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 201
 202 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 203 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 204
 205 //===----------------------------------------------------------------------===//
 206 // SI assembler operands
 207 //===----------------------------------------------------------------------===//
 208
 209 def SIOperand {
 210   int ZERO = 0x80;
 211   int VCC = 0x6A;
 212 }
 213
 214 def SRCMODS {
 215   int NONE = 0;
 216 }
 217
 218 def DSTCLAMP {
 219   int NONE = 0;
 220 }
 221
 222 def DSTOMOD {
 223   int NONE = 0;
 224 }
 225
 226 //===----------------------------------------------------------------------===//
 227 //
 228 // SI Instruction multiclass helpers.
 229 //
 230 // Instructions with _32 take 32-bit operands.
 231 // Instructions with _64 take 64-bit operands.
 232 //
 233 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 234 // encoding is the standard encoding, but instruction that make use of
 235 // any of the instruction modifiers must use the 64-bit encoding.
 236 //
 237 // Instructions with _e32 use the 32-bit encoding.
 238 // Instructions with _e64 use the 64-bit encoding.
 239 //
 240 //===----------------------------------------------------------------------===//
 241
 242 //===----------------------------------------------------------------------===//
 243 // Scalar classes
 244 //===----------------------------------------------------------------------===//
 245
 246 class SOP1_32 <bits<8> op, string opName, list<dag> pattern> : SOP1 <
 247   op, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 248   opName#" $dst, $src0", pattern
 249 >;
 250
 251 class SOP1_64 <bits<8> op, string opName, list<dag> pattern> : SOP1 <
 252   op, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 253   opName#" $dst, $src0", pattern
 254 >;
 255
 256 // 64-bit input, 32-bit output.
 257 class SOP1_32_64 <bits<8> op, string opName, list<dag> pattern> : SOP1 <
 258   op, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 259   opName#" $dst, $src0", pattern
 260 >;
 261
 262 class SOP2_32 <bits<7> op, string opName, list<dag> pattern> : SOP2 <
 263   op, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 264   opName#" $dst, $src0, $src1", pattern
 265 >;
 266
 267 class SOP2_64 <bits<7> op, string opName, list<dag> pattern> : SOP2 <
 268   op, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 269   opName#" $dst, $src0, $src1", pattern
 270 >;
 271
 272 class SOP2_SHIFT_64 <bits<7> op, string opName, list<dag> pattern> : SOP2 <
 273   op, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 274   opName#" $dst, $src0, $src1", pattern
 275 >;
 276
 277
 278 class SOPC_Helper <bits<7> op, RegisterClass rc, ValueType vt,
 279                     string opName, PatLeaf cond> : SOPC <
 280   op, (outs SCCReg:$dst), (ins rc:$src0, rc:$src1),
 281   opName#" $dst, $src0, $src1", []>;
 282
 283 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 284   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 285
 286 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 287   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 288
 289 class SOPK_32 <bits<5> op, string opName, list<dag> pattern> : SOPK <
 290   op, (outs SReg_32:$dst), (ins i16imm:$src0),
 291   opName#" $dst, $src0", pattern
 292 >;
 293
 294 class SOPK_64 <bits<5> op, string opName, list<dag> pattern> : SOPK <
 295   op, (outs SReg_64:$dst), (ins i16imm:$src0),
 296   opName#" $dst, $src0", pattern
 297 >;
 298
 299 multiclass SMRD_Helper <bits<5> op, string asm, RegisterClass baseClass,
 300                         RegisterClass dstClass> {
 301   def _IMM : SMRD <
 302     op, 1, (outs dstClass:$dst),
 303     (ins baseClass:$sbase, u32imm:$offset),
 304     asm#" $dst, $sbase, $offset", []
 305   >;
 306
 307   def _SGPR : SMRD <
 308     op, 0, (outs dstClass:$dst),
 309     (ins baseClass:$sbase, SReg_32:$soff),
 310     asm#" $dst, $sbase, $soff", []
 311   >;
 312 }
 313
 314 //===----------------------------------------------------------------------===//
 315 // Vector ALU classes
 316 //===----------------------------------------------------------------------===//
 317
 318 // This must always be right before the operand being input modified.
 319 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 320   let PrintMethod = "printOperandAndMods";
 321 }
 322 def InputModsNoDefault : Operand <i32> {
 323   let PrintMethod = "printOperandAndMods";
 324 }
 325
 326 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 327   int ret =
 328     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 329          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 330                                               3)); // VOP3
 331 }
 332
 333 // Returns the register class to use for the destination of VOP[123C]
 334 // instructions for the given VT.
 335 class getVALUDstForVT<ValueType VT> {
 336   RegisterClass ret = !if(!eq(VT.Size, 32), VReg_32, VReg_64);
 337 }
 338
 339 // Returns the register class to use for source 0 of VOP[12C]
 340 // instructions for the given VT.
 341 class getVOPSrc0ForVT<ValueType VT> {
 342   RegisterClass ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 343 }
 344
 345 // Returns the register class to use for source 1 of VOP[12C] for the
 346 // given VT.
 347 class getVOPSrc1ForVT<ValueType VT> {
 348   RegisterClass ret = !if(!eq(VT.Size, 32), VReg_32, VReg_64);
 349 }
 350
 351 // Returns the register classes for the source arguments of a VOP[12C]
 352 // instruction for the given SrcVTs.
 353 class getInRC32 <list<ValueType> SrcVT> {
 354   list<RegisterClass> ret = [
 355     getVOPSrc0ForVT<SrcVT[0]>.ret,
 356     getVOPSrc1ForVT<SrcVT[1]>.ret
 357   ];
 358 }
 359
 360 // Returns the register class to use for sources of VOP3 instructions for the
 361 // given VT.
 362 class getVOP3SrcForVT<ValueType VT> {
 363   RegisterClass ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 364 }
 365
 366 // Returns the register classes for the source arguments of a VOP3
 367 // instruction for the given SrcVTs.
 368 class getInRC64 <list<ValueType> SrcVT> {
 369   list<RegisterClass> ret = [
 370     getVOP3SrcForVT<SrcVT[0]>.ret,
 371     getVOP3SrcForVT<SrcVT[1]>.ret,
 372     getVOP3SrcForVT<SrcVT[2]>.ret
 373   ];
 374 }
 375
 376 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 377 class hasModifiers<ValueType SrcVT> {
 378   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 379             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 380 }
 381
 382 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 383 class getIns32 <RegisterClass Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 384   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 385             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 386                                     (ins)));
 387 }
 388
 389 // Returns the input arguments for VOP3 instructions for the given SrcVT.
 390 class getIns64 <RegisterClass Src0RC, RegisterClass Src1RC,
 391                 RegisterClass Src2RC, int NumSrcArgs,
 392                 bit HasModifiers> {
 393
 394   dag ret =
 395     !if (!eq(NumSrcArgs, 1),
 396       !if (!eq(HasModifiers, 1),
 397         // VOP1 with modifiers
 398         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 399              i32imm:$clamp, i32imm:$omod)
 400       /* else */,
 401         // VOP1 without modifiers
 402         (ins Src0RC:$src0)
 403       /* endif */ ),
 404     !if (!eq(NumSrcArgs, 2),
 405       !if (!eq(HasModifiers, 1),
 406         // VOP 2 with modifiers
 407         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 408              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 409              i32imm:$clamp, i32imm:$omod)
 410       /* else */,
 411         // VOP2 without modifiers
 412         (ins Src0RC:$src0, Src1RC:$src1)
 413       /* endif */ )
 414     /* NumSrcArgs == 3 */,
 415       !if (!eq(HasModifiers, 1),
 416         // VOP3 with modifiers
 417         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 418              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 419              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
 420              i32imm:$clamp, i32imm:$omod)
 421       /* else */,
 422         // VOP3 without modifiers
 423         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
 424       /* endif */ )));
 425 }
 426
 427 // Returns the assembly string for the inputs and outputs of a VOP[12C]
 428 // instruction.  This does not add the _e32 suffix, so it can be reused
 429 // by getAsm64.
 430 class getAsm32 <int NumSrcArgs> {
 431   string src1 = ", $src1";
 432   string src2 = ", $src2";
 433   string ret = " $dst, $src0"#
 434                !if(!eq(NumSrcArgs, 1), "", src1)#
 435                !if(!eq(NumSrcArgs, 3), src2, "");
 436 }
 437
 438 // Returns the assembly string for the inputs and outputs of a VOP3
 439 // instruction.
 440 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
 441   string src0 = "$src0_modifiers,";
 442   string src1 = !if(!eq(NumSrcArgs, 1), "", " $src1_modifiers,");
 443   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers,", "");
 444   string ret =
 445   !if(!eq(HasModifiers, 0),
 446       getAsm32<NumSrcArgs>.ret,
 447       " $dst, "#src0#src1#src2#" $clamp, $omod");
 448 }
 449
 450
 451 class VOPProfile <list<ValueType> _ArgVT> {
 452
 453   field list<ValueType> ArgVT = _ArgVT;
 454
 455   field ValueType DstVT = ArgVT[0];
 456   field ValueType Src0VT = ArgVT[1];
 457   field ValueType Src1VT = ArgVT[2];
 458   field ValueType Src2VT = ArgVT[3];
 459   field RegisterClass DstRC = getVALUDstForVT<DstVT>.ret;
 460   field RegisterClass Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
 461   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
 462   field RegisterClass Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
 463   field RegisterClass Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
 464   field RegisterClass Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
 465
 466   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
 467   field bit HasModifiers = hasModifiers<Src0VT>.ret;
 468
 469   field dag Outs = (outs DstRC:$dst);
 470
 471   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
 472   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
 473                              HasModifiers>.ret;
 474
 475   field string Asm32 = "_e32"#getAsm32<NumSrcArgs>.ret;
 476   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
 477 }
 478
 479 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
 480 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
 481 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
 482 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
 483 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
 484 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
 485 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
 486 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
 487 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
 488
 489 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
 490 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
 491 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
 492 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
 493 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
 494 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
 495 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
 496   let Src0RC32 = VReg_32;
 497 }
 498 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
 499 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
 500
 501 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
 502 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
 503 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
 504 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
 505
 506
 507 class VOP <string opName> {
 508   string OpName = opName;
 509 }
 510
 511 class VOP2_REV <string revOp, bit isOrig> {
 512   string RevOp = revOp;
 513   bit IsOrig = isOrig;
 514 }
 515
 516 class AtomicNoRet <string noRetOp, bit isRet> {
 517   string NoRetOp = noRetOp;
 518   bit IsRet = isRet;
 519 }
 520
 521 class SIMCInstr <string pseudo, int subtarget> {
 522   string PseudoInstr = pseudo;
 523   int Subtarget = subtarget;
 524 }
 525
 526 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
 527
 528   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
 529   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
 530   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ? ,0) ,0);
 531   bits<2> omod = !if(HasModifiers, ?, 0);
 532   bits<1> clamp = !if(HasModifiers, ?, 0);
 533   bits<9> src1 = !if(HasSrc1, ?, 0);
 534   bits<9> src2 = !if(HasSrc2, ?, 0);
 535 }
 536
 537 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 538   VOP3Common <outs, ins, "", pattern>,
 539   VOP <opName>,
 540   SIMCInstr<opName, SISubtarget.NONE> {
 541   let isPseudo = 1;
 542 }
 543
 544 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
 545   VOP3 <op, outs, ins, asm, []>,
 546   SIMCInstr<opName, SISubtarget.SI>;
 547
 548 multiclass VOP3_m <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern,
 549                    string opName, int NumSrcArgs, bit HasMods = 1> {
 550
 551   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 552
 553   def _si : VOP3_Real_si <op, outs, ins, asm, opName>,
 554             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 555                               !if(!eq(NumSrcArgs, 2), 0, 1),
 556                               HasMods>;
 557
 558 }
 559
 560 multiclass VOP3_1_m <bits<8> op, dag outs, dag ins, string asm,
 561                      list<dag> pattern, string opName, bit HasMods = 1> {
 562
 563   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 564
 565   def _si : VOP3_Real_si <
 566               {1, 1, op{6}, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
 567               outs, ins, asm, opName>,
 568             VOP3DisableFields<0, 0, HasMods>;
 569 }
 570
 571 multiclass VOP3_2_m <bits<9> op, dag outs, dag ins, string asm,
 572                      list<dag> pattern, string opName, string revOp,
 573                      bit HasMods = 1, bit UseFullOp = 0> {
 574
 575   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 576            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
 577
 578   def _si : VOP3_Real_si <op,
 579               outs, ins, asm, opName>,
 580             VOP2_REV<revOp#"_e64_si", !eq(revOp, opName)>,
 581             VOP3DisableFields<1, 0, HasMods>;
 582 }
 583
 584 multiclass VOP3b_2_m <bits<9> op, dag outs, dag ins, string asm,
 585                       list<dag> pattern, string opName, string revOp,
 586                       bit HasMods = 1, bit UseFullOp = 0> {
 587   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 588            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
 589
 590   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
 591   // can write it into any SGPR. We currently don't use the carry out,
 592   // so for now hardcode it to VCC as well.
 593   let sdst = SIOperand.VCC, Defs = [VCC] in {
 594     def _si : VOP3b <op, outs, ins, asm, pattern>,
 595               VOP3DisableFields<1, 0, HasMods>,
 596               SIMCInstr<opName, SISubtarget.SI>,
 597               VOP2_REV<revOp#"_e64_si", !eq(revOp, opName)>;
 598   } // End sdst = SIOperand.VCC, Defs = [VCC]
 599 }
 600
 601 multiclass VOP3_C_m <bits<8> op, dag outs, dag ins, string asm,
 602                      list<dag> pattern, string opName,
 603                      bit HasMods, bit defExec> {
 604
 605   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 606
 607     def _si : VOP3_Real_si <
 608                 {0, op{7}, op{6}, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
 609                 outs, ins, asm, opName>,
 610               VOP3DisableFields<1, 0, HasMods> {
 611   let Defs = !if(defExec, [EXEC], []);
 612   }
 613 }
 614
 615 multiclass VOP1_Helper <bits<8> op, string opName, dag outs,
 616                         dag ins32, string asm32, list<dag> pat32,
 617                         dag ins64, string asm64, list<dag> pat64,
 618                         bit HasMods> {
 619
 620   def _e32 : VOP1 <op, outs, ins32, opName#asm32, pat32>, VOP<opName>;
 621
 622   defm _e64 : VOP3_1_m <op, outs, ins64, opName#"_e64"#asm64, pat64, opName, HasMods>;
 623 }
 624
 625 multiclass VOP1Inst <bits<8> op, string opName, VOPProfile P,
 626                      SDPatternOperator node = null_frag> : VOP1_Helper <
 627   op, opName, P.Outs,
 628   P.Ins32, P.Asm32, [],
 629   P.Ins64, P.Asm64,
 630   !if(P.HasModifiers,
 631       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
 632                                 i32:$src0_modifiers, i32:$clamp, i32:$omod))))],
 633       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
 634   P.HasModifiers
 635 >;
 636
 637 class VOP2_e32 <bits<6> op, string opName, dag outs, dag ins, string asm,
 638                 list<dag> pattern, string revOp> :
 639   VOP2 <op, outs, ins, opName#asm, pattern>,
 640   VOP <opName>,
 641   VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
 642
 643 multiclass VOP2_Helper <bits<6> op, string opName, dag outs,
 644                         dag ins32, string asm32, list<dag> pat32,
 645                         dag ins64, string asm64, list<dag> pat64,
 646                         string revOp, bit HasMods> {
 647   def _e32 : VOP2_e32 <op, opName, outs, ins32, asm32, pat32, revOp>;
 648
 649   defm _e64 : VOP3_2_m <
 650     {1, 0, 0, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
 651     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOp, HasMods
 652   >;
 653 }
 654
 655 multiclass VOP2Inst <bits<6> op, string opName, VOPProfile P,
 656                      SDPatternOperator node = null_frag,
 657                      string revOp = opName> : VOP2_Helper <
 658   op, opName, P.Outs,
 659   P.Ins32, P.Asm32, [],
 660   P.Ins64, P.Asm64,
 661   !if(P.HasModifiers,
 662       [(set P.DstVT:$dst,
 663            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
 664                                       i32:$clamp, i32:$omod)),
 665                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
 666       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
 667   revOp, P.HasModifiers
 668 >;
 669
 670 multiclass VOP2b_Helper <bits<6> op, string opName, dag outs,
 671                          dag ins32, string asm32, list<dag> pat32,
 672                          dag ins64, string asm64, list<dag> pat64,
 673                          string revOp, bit HasMods> {
 674
 675   def _e32 : VOP2_e32 <op, opName, outs, ins32, asm32, pat32, revOp>;
 676
 677   defm _e64 : VOP3b_2_m <
 678     {1, 0, 0, op{5}, op{4}, op{3}, op{2}, op{1}, op{0}},
 679     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOp, HasMods
 680   >;
 681 }
 682
 683 multiclass VOP2bInst <bits<6> op, string opName, VOPProfile P,
 684                       SDPatternOperator node = null_frag,
 685                       string revOp = opName> : VOP2b_Helper <
 686   op, opName, P.Outs,
 687   P.Ins32, P.Asm32, [],
 688   P.Ins64, P.Asm64,
 689   !if(P.HasModifiers,
 690       [(set P.DstVT:$dst,
 691            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
 692                                       i32:$clamp, i32:$omod)),
 693                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
 694       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
 695   revOp, P.HasModifiers
 696 >;
 697
 698 multiclass VOPC_Helper <bits<8> op, string opName,
 699                         dag ins32, string asm32, list<dag> pat32,
 700                         dag out64, dag ins64, string asm64, list<dag> pat64,
 701                         bit HasMods, bit DefExec> {
 702   def _e32 : VOPC <op, ins32, opName#asm32, pat32>, VOP <opName> {
 703     let Defs = !if(DefExec, [EXEC], []);
 704   }
 705
 706   defm _e64 : VOP3_C_m <op, out64, ins64, opName#"_e64"#asm64, pat64, opName,
 707                         HasMods, DefExec>;
 708 }
 709
 710 multiclass VOPCInst <bits<8> op, string opName,
 711                      VOPProfile P, PatLeaf cond = COND_NULL,
 712                      bit DefExec = 0> : VOPC_Helper <
 713   op, opName,
 714   P.Ins32, P.Asm32, [],
 715   (outs SReg_64:$dst), P.Ins64, P.Asm64,
 716   !if(P.HasModifiers,
 717       [(set i1:$dst,
 718           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
 719                                       i32:$clamp, i32:$omod)),
 720                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
 721                  cond))],
 722       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
 723   P.HasModifiers, DefExec
 724 >;
 725
 726 multiclass VOPC_F32 <bits<8> op, string opName, PatLeaf cond = COND_NULL> :
 727   VOPCInst <op, opName, VOP_F32_F32_F32, cond>;
 728
 729 multiclass VOPC_F64 <bits<8> op, string opName, PatLeaf cond = COND_NULL> :
 730   VOPCInst <op, opName, VOP_F64_F64_F64, cond>;
 731
 732 multiclass VOPC_I32 <bits<8> op, string opName, PatLeaf cond = COND_NULL> :
 733   VOPCInst <op, opName, VOP_I32_I32_I32, cond>;
 734
 735 multiclass VOPC_I64 <bits<8> op, string opName, PatLeaf cond = COND_NULL> :
 736   VOPCInst <op, opName, VOP_I64_I64_I64, cond>;
 737
 738
 739 multiclass VOPCX <bits<8> op, string opName, VOPProfile P,
 740                   PatLeaf cond = COND_NULL>
 741   : VOPCInst <op, opName, P, cond, 1>;
 742
 743 multiclass VOPCX_F32 <bits<8> op, string opName, PatLeaf cond = COND_NULL> :
 744   VOPCX <op, opName, VOP_F32_F32_F32, cond>;
 745
 746 multiclass VOPCX_F64 <bits<8> op, string opName, PatLeaf cond = COND_NULL> :
 747   VOPCX <op, opName, VOP_F64_F64_F64, cond>;
 748
 749 multiclass VOPCX_I32 <bits<8> op, string opName, PatLeaf cond = COND_NULL> :
 750   VOPCX <op, opName, VOP_I32_I32_I32, cond>;
 751
 752 multiclass VOPCX_I64 <bits<8> op, string opName, PatLeaf cond = COND_NULL> :
 753   VOPCX <op, opName, VOP_I64_I64_I64, cond>;
 754
 755 multiclass VOP3_Helper <bits<9> op, string opName, dag outs, dag ins, string asm,
 756                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
 757     op, outs, ins, opName#asm, pat, opName, NumSrcArgs, HasMods
 758 >;
 759
 760 multiclass VOP3Inst <bits<9> op, string opName, VOPProfile P,
 761                      SDPatternOperator node = null_frag> : VOP3_Helper <
 762   op, opName, P.Outs, P.Ins64, P.Asm64,
 763   !if(!eq(P.NumSrcArgs, 3),
 764     !if(P.HasModifiers,
 765         [(set P.DstVT:$dst,
 766             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
 767                                        i32:$clamp, i32:$omod)),
 768                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
 769                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
 770         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
 771                                   P.Src2VT:$src2))]),
 772   !if(!eq(P.NumSrcArgs, 2),
 773     !if(P.HasModifiers,
 774         [(set P.DstVT:$dst,
 775             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
 776                                        i32:$clamp, i32:$omod)),
 777                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
 778         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
 779   /* P.NumSrcArgs == 1 */,
 780     !if(P.HasModifiers,
 781         [(set P.DstVT:$dst,
 782             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
 783                                        i32:$clamp, i32:$omod))))],
 784         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
 785   P.NumSrcArgs, P.HasModifiers
 786 >;
 787
 788 multiclass VOP3b_Helper <bits<9> op, RegisterClass vrc, RegisterClass arc,
 789                     string opName, list<dag> pattern> :
 790   VOP3b_2_m <
 791   op, (outs vrc:$dst0, SReg_64:$dst1),
 792   (ins arc:$src0, arc:$src1, arc:$src2,
 793    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 794   opName#" $dst0, $dst1, $src0, $src1, $src2, $abs, $clamp, $omod, $neg", pattern,
 795   opName, opName, 1, 1
 796 >;
 797
 798 multiclass VOP3b_64 <bits<9> op, string opName, list<dag> pattern> :
 799   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
 800
 801 multiclass VOP3b_32 <bits<9> op, string opName, list<dag> pattern> :
 802   VOP3b_Helper <op, VReg_32, VSrc_32, opName, pattern>;
 803
 804
 805 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
 806   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i32:$clamp, i32:$omod)),
 807         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
 808         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
 809   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
 810         i32:$src1_modifiers, P.Src1VT:$src1,
 811         i32:$src2_modifiers, P.Src2VT:$src2,
 812         i32:$clamp,
 813         i32:$omod)>;
 814
 815 //===----------------------------------------------------------------------===//
 816 // Vector I/O classes
 817 //===----------------------------------------------------------------------===//
 818
 819 class DS_1A <bits<8> op, dag outs, dag ins, string asm, list<dag> pat> :
 820     DS <op, outs, ins, asm, pat> {
 821   bits<16> offset;
 822
 823   // Single load interpret the 2 i8imm operands as a single i16 offset.
 824   let offset0 = offset{7-0};
 825   let offset1 = offset{15-8};
 826 }
 827
 828 class DS_Load_Helper <bits<8> op, string asm, RegisterClass regClass> : DS_1A <
 829   op,
 830   (outs regClass:$vdst),
 831   (ins i1imm:$gds, VReg_32:$addr, u16imm:$offset),
 832   asm#" $vdst, $addr, $offset, [M0]",
 833   []> {
 834   let data0 = 0;
 835   let data1 = 0;
 836   let mayLoad = 1;
 837   let mayStore = 0;
 838 }
 839
 840 class DS_Load2_Helper <bits<8> op, string asm, RegisterClass regClass> : DS <
 841   op,
 842   (outs regClass:$vdst),
 843   (ins i1imm:$gds, VReg_32:$addr, u8imm:$offset0, u8imm:$offset1),
 844   asm#" $vdst, $addr, $offset0, $offset1, [M0]",
 845   []> {
 846   let data0 = 0;
 847   let data1 = 0;
 848   let mayLoad = 1;
 849   let mayStore = 0;
 850 }
 851
 852 class DS_Store_Helper <bits<8> op, string asm, RegisterClass regClass> : DS_1A <
 853   op,
 854   (outs),
 855   (ins i1imm:$gds, VReg_32:$addr, regClass:$data0, u16imm:$offset),
 856   asm#" $addr, $data0, $offset [M0]",
 857   []> {
 858   let data1 = 0;
 859   let mayStore = 1;
 860   let mayLoad = 0;
 861   let vdst = 0;
 862 }
 863
 864 class DS_Store2_Helper <bits<8> op, string asm, RegisterClass regClass> : DS <
 865   op,
 866   (outs),
 867   (ins i1imm:$gds, VReg_32:$addr, regClass:$data0, regClass:$data1,
 868        u8imm:$offset0, u8imm:$offset1),
 869   asm#" $addr, $data0, $data1, $offset0, $offset1 [M0]",
 870   []> {
 871   let mayStore = 1;
 872   let mayLoad = 0;
 873   let vdst = 0;
 874 }
 875
 876 // 1 address, 1 data.
 877 class DS_1A1D_RET <bits<8> op, string asm, RegisterClass rc, string noRetOp = ""> : DS_1A <
 878   op,
 879   (outs rc:$vdst),
 880   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, u16imm:$offset),
 881   asm#" $vdst, $addr, $data0, $offset, [M0]", []>,
 882   AtomicNoRet<noRetOp, 1> {
 883
 884   let data1 = 0;
 885   let mayStore = 1;
 886   let mayLoad = 1;
 887 }
 888
 889 // 1 address, 2 data.
 890 class DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc, string noRetOp = ""> : DS_1A <
 891   op,
 892   (outs rc:$vdst),
 893   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, rc:$data1, u16imm:$offset),
 894   asm#" $vdst, $addr, $data0, $data1, $offset, [M0]",
 895   []>,
 896   AtomicNoRet<noRetOp, 1> {
 897   let mayStore = 1;
 898   let mayLoad = 1;
 899 }
 900
 901 // 1 address, 2 data.
 902 class DS_1A2D_NORET <bits<8> op, string asm, RegisterClass rc, string noRetOp = asm> : DS_1A <
 903   op,
 904   (outs),
 905   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, rc:$data1, u16imm:$offset),
 906   asm#" $addr, $data0, $data1, $offset, [M0]",
 907   []>,
 908   AtomicNoRet<noRetOp, 0> {
 909   let mayStore = 1;
 910   let mayLoad = 1;
 911 }
 912
 913 // 1 address, 1 data.
 914 class DS_1A1D_NORET <bits<8> op, string asm, RegisterClass rc, string noRetOp = asm> : DS_1A <
 915   op,
 916   (outs),
 917   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, u16imm:$offset),
 918   asm#" $addr, $data0, $offset, [M0]",
 919   []>,
 920   AtomicNoRet<noRetOp, 0> {
 921
 922   let data1 = 0;
 923   let mayStore = 1;
 924   let mayLoad = 1;
 925 }
 926
 927 class MUBUFAddr64Table <bit is_addr64> {
 928
 929   bit IsAddr64 = is_addr64;
 930 }
 931
 932 class MTBUF_Store_Helper <bits<3> op, string asm, RegisterClass regClass> : MTBUF <
 933   op,
 934   (outs),
 935   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
 936    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr,
 937    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SSrc_32:$soffset),
 938   asm#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
 939      #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset",
 940   []> {
 941   let mayStore = 1;
 942   let mayLoad = 0;
 943 }
 944
 945 multiclass MUBUF_Load_Helper <bits<7> op, string asm, RegisterClass regClass,
 946                               ValueType load_vt = i32,
 947                               SDPatternOperator ld = null_frag> {
 948
 949   let lds = 0, mayLoad = 1 in {
 950
 951     let addr64 = 0 in {
 952
 953       let offen = 0, idxen = 0, vaddr = 0 in {
 954         def _OFFSET : MUBUF <op, (outs regClass:$vdata),
 955                              (ins SReg_128:$srsrc,
 956                              mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
 957                              slc:$slc, tfe:$tfe),
 958                              asm#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
 959                              [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
 960                                                        i32:$soffset, i16:$offset,
 961                                                        i1:$glc, i1:$slc, i1:$tfe)))]>,
 962                      MUBUFAddr64Table<0>;
 963       }
 964
 965       let offen = 1, idxen = 0  in {
 966         def _OFFEN  : MUBUF <op, (outs regClass:$vdata),
 967                              (ins SReg_128:$srsrc, VReg_32:$vaddr,
 968                              SSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
 969                              tfe:$tfe),
 970                              asm#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
 971       }
 972
 973       let offen = 0, idxen = 1 in {
 974         def _IDXEN  : MUBUF <op, (outs regClass:$vdata),
 975                              (ins SReg_128:$srsrc, VReg_32:$vaddr,
 976                              mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
 977                              slc:$slc, tfe:$tfe),
 978                              asm#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
 979       }
 980
 981       let offen = 1, idxen = 1 in {
 982         def _BOTHEN : MUBUF <op, (outs regClass:$vdata),
 983                              (ins SReg_128:$srsrc, VReg_64:$vaddr,
 984                              SSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
 985                              asm#" $vdata, $vaddr, $srsrc, $soffset, idxen offen"#"$glc"#"$slc"#"$tfe", []>;
 986       }
 987     }
 988
 989     let offen = 0, idxen = 0, addr64 = 1, glc = 0, slc = 0, tfe = 0, soffset = 128 /* ZERO */ in {
 990       def _ADDR64 : MUBUF <op, (outs regClass:$vdata),
 991                            (ins SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
 992                            asm#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
 993                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
 994                                                   i64:$vaddr, i16:$offset)))]>, MUBUFAddr64Table<1>;
 995     }
 996   }
 997 }
 998
 999 multiclass MUBUF_Store_Helper <bits<7> op, string name, RegisterClass vdataClass,
1000                           ValueType store_vt, SDPatternOperator st> {
1001
1002   let addr64 = 0, lds = 0 in {
1003
1004     def "" : MUBUF <
1005       op, (outs),
1006       (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_32:$vaddr, SSrc_32:$soffset,
1007            mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
1008            tfe:$tfe),
1009       name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
1010            "$glc"#"$slc"#"$tfe",
1011       []
1012     >;
1013
1014     let offen = 0, idxen = 0, vaddr = 0 in {
1015       def _OFFSET : MUBUF <
1016         op, (outs),
1017         (ins vdataClass:$vdata, SReg_128:$srsrc, mbuf_offset:$offset,
1018               SSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1019         name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1020         [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
1021                                            i16:$offset, i1:$glc, i1:$slc,
1022                                            i1:$tfe))]
1023       >, MUBUFAddr64Table<0>;
1024     } // offen = 0, idxen = 0, vaddr = 0
1025
1026     let offen = 1, idxen = 0  in {
1027       def _OFFEN  : MUBUF <
1028         op, (outs),
1029         (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_32:$vaddr, SSrc_32:$soffset,
1030              mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1031         name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
1032             "$glc"#"$slc"#"$tfe",
1033         []
1034       >;
1035     } // end offen = 1, idxen = 0
1036
1037   } // End addr64 = 0, lds = 0
1038
1039   def _ADDR64 : MUBUF <
1040     op, (outs),
1041     (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
1042     name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
1043     [(st store_vt:$vdata,
1044      (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i16:$offset))]>, MUBUFAddr64Table<1>
1045      {
1046
1047       let mayLoad = 0;
1048       let mayStore = 1;
1049
1050       // Encoding
1051       let offen = 0;
1052       let idxen = 0;
1053       let glc = 0;
1054       let addr64 = 1;
1055       let lds = 0;
1056       let slc = 0;
1057       let tfe = 0;
1058       let soffset = 128; // ZERO
1059    }
1060 }
1061
1062 class MTBUF_Load_Helper <bits<3> op, string asm, RegisterClass regClass> : MTBUF <
1063   op,
1064   (outs regClass:$dst),
1065   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
1066        i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr, SReg_128:$srsrc,
1067        i1imm:$slc, i1imm:$tfe, SSrc_32:$soffset),
1068   asm#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1069      #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset",
1070   []> {
1071   let mayLoad = 1;
1072   let mayStore = 0;
1073 }
1074
1075 class MIMG_Mask <string op, int channels> {
1076   string Op = op;
1077   int Channels = channels;
1078 }
1079
1080 class MIMG_NoSampler_Helper <bits<7> op, string asm,
1081                              RegisterClass dst_rc,
1082                              RegisterClass src_rc> : MIMG <
1083   op,
1084   (outs dst_rc:$vdata),
1085   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1086        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1087        SReg_256:$srsrc),
1088   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1089      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
1090   []> {
1091   let SSAMP = 0;
1092   let mayLoad = 1;
1093   let mayStore = 0;
1094   let hasPostISelHook = 1;
1095 }
1096
1097 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
1098                                       RegisterClass dst_rc,
1099                                       int channels> {
1100   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_32>,
1101             MIMG_Mask<asm#"_V1", channels>;
1102   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
1103             MIMG_Mask<asm#"_V2", channels>;
1104   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
1105             MIMG_Mask<asm#"_V4", channels>;
1106 }
1107
1108 multiclass MIMG_NoSampler <bits<7> op, string asm> {
1109   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VReg_32, 1>;
1110   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
1111   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
1112   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
1113 }
1114
1115 class MIMG_Sampler_Helper <bits<7> op, string asm,
1116                            RegisterClass dst_rc,
1117                            RegisterClass src_rc> : MIMG <
1118   op,
1119   (outs dst_rc:$vdata),
1120   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1121        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1122        SReg_256:$srsrc, SReg_128:$ssamp),
1123   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1124      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1125   []> {
1126   let mayLoad = 1;
1127   let mayStore = 0;
1128   let hasPostISelHook = 1;
1129 }
1130
1131 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
1132                                     RegisterClass dst_rc,
1133                                     int channels> {
1134   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_32>,
1135             MIMG_Mask<asm#"_V1", channels>;
1136   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64>,
1137             MIMG_Mask<asm#"_V2", channels>;
1138   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128>,
1139             MIMG_Mask<asm#"_V4", channels>;
1140   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256>,
1141             MIMG_Mask<asm#"_V8", channels>;
1142   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512>,
1143             MIMG_Mask<asm#"_V16", channels>;
1144 }
1145
1146 multiclass MIMG_Sampler <bits<7> op, string asm> {
1147   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VReg_32, 1>;
1148   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2>;
1149   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3>;
1150   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4>;
1151 }
1152
1153 class MIMG_Gather_Helper <bits<7> op, string asm,
1154                           RegisterClass dst_rc,
1155                           RegisterClass src_rc> : MIMG <
1156   op,
1157   (outs dst_rc:$vdata),
1158   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1159        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1160        SReg_256:$srsrc, SReg_128:$ssamp),
1161   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1162      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1163   []> {
1164   let mayLoad = 1;
1165   let mayStore = 0;
1166
1167   // DMASK was repurposed for GATHER4. 4 components are always
1168   // returned and DMASK works like a swizzle - it selects
1169   // the component to fetch. The only useful DMASK values are
1170   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
1171   // (red,red,red,red) etc.) The ISA document doesn't mention
1172   // this.
1173   // Therefore, disable all code which updates DMASK by setting these two:
1174   let MIMG = 0;
1175   let hasPostISelHook = 0;
1176 }
1177
1178 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
1179                                     RegisterClass dst_rc,
1180                                     int channels> {
1181   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_32>,
1182             MIMG_Mask<asm#"_V1", channels>;
1183   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64>,
1184             MIMG_Mask<asm#"_V2", channels>;
1185   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128>,
1186             MIMG_Mask<asm#"_V4", channels>;
1187   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256>,
1188             MIMG_Mask<asm#"_V8", channels>;
1189   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512>,
1190             MIMG_Mask<asm#"_V16", channels>;
1191 }
1192
1193 multiclass MIMG_Gather <bits<7> op, string asm> {
1194   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VReg_32, 1>;
1195   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2>;
1196   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3>;
1197   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4>;
1198 }
1199
1200 //===----------------------------------------------------------------------===//
1201 // Vector instruction mappings
1202 //===----------------------------------------------------------------------===//
1203
1204 // Maps an opcode in e32 form to its e64 equivalent
1205 def getVOPe64 : InstrMapping {
1206   let FilterClass = "VOP";
1207   let RowFields = ["OpName"];
1208   let ColFields = ["Size"];
1209   let KeyCol = ["4"];
1210   let ValueCols = [["8"]];
1211 }
1212
1213 // Maps an opcode in e64 form to its e32 equivalent
1214 def getVOPe32 : InstrMapping {
1215   let FilterClass = "VOP";
1216   let RowFields = ["OpName"];
1217   let ColFields = ["Size"];
1218   let KeyCol = ["8"];
1219   let ValueCols = [["4"]];
1220 }
1221
1222 // Maps an original opcode to its commuted version
1223 def getCommuteRev : InstrMapping {
1224   let FilterClass = "VOP2_REV";
1225   let RowFields = ["RevOp"];
1226   let ColFields = ["IsOrig"];
1227   let KeyCol = ["1"];
1228   let ValueCols = [["0"]];
1229 }
1230
1231 def getMaskedMIMGOp : InstrMapping {
1232   let FilterClass = "MIMG_Mask";
1233   let RowFields = ["Op"];
1234   let ColFields = ["Channels"];
1235   let KeyCol = ["4"];
1236   let ValueCols = [["1"], ["2"], ["3"] ];
1237 }
1238
1239 // Maps an commuted opcode to its original version
1240 def getCommuteOrig : InstrMapping {
1241   let FilterClass = "VOP2_REV";
1242   let RowFields = ["RevOp"];
1243   let ColFields = ["IsOrig"];
1244   let KeyCol = ["0"];
1245   let ValueCols = [["1"]];
1246 }
1247
1248 def isDS : InstrMapping {
1249   let FilterClass = "DS";
1250   let RowFields = ["Inst"];
1251   let ColFields = ["Size"];
1252   let KeyCol = ["8"];
1253   let ValueCols = [["8"]];
1254 }
1255
1256 def getMCOpcode : InstrMapping {
1257   let FilterClass = "SIMCInstr";
1258   let RowFields = ["PseudoInstr"];
1259   let ColFields = ["Subtarget"];
1260   let KeyCol = [!cast<string>(SISubtarget.NONE)];
1261   let ValueCols = [[!cast<string>(SISubtarget.SI)]];
1262 }
1263
1264 def getAddr64Inst : InstrMapping {
1265   let FilterClass = "MUBUFAddr64Table";
1266   let RowFields = ["NAME"];
1267   let ColFields = ["IsAddr64"];
1268   let KeyCol = ["0"];
1269   let ValueCols = [["1"]];
1270 }
1271
1272 // Maps an atomic opcode to its version with a return value.
1273 def getAtomicRetOp : InstrMapping {
1274   let FilterClass = "AtomicNoRet";
1275   let RowFields = ["NoRetOp"];
1276   let ColFields = ["IsRet"];
1277   let KeyCol = ["0"];
1278   let ValueCols = [["1"]];
1279 }
1280
1281 // Maps an atomic opcode to its returnless version.
1282 def getAtomicNoRetOp : InstrMapping {
1283   let FilterClass = "AtomicNoRet";
1284   let RowFields = ["NoRetOp"];
1285   let ColFields = ["IsRet"];
1286   let KeyCol = ["1"];
1287   let ValueCols = [["0"]];
1288 }
1289
1290 include "SIInstructions.td"