lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 class vop {
  11   field bits<9> SI3;
  12   field bits<10> VI3;
  13 }
  14
  15 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  16   field bits<8> SI = si;
  17   field bits<8> VI = vi;
  18
  19   field bits<9>  SI3 = {0, si{7-0}};
  20   field bits<10> VI3 = {0, 0, vi{7-0}};
  21 }
  22
  23 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  24   field bits<8> SI = si;
  25   field bits<8> VI = vi;
  26
  27   field bits<9>  SI3 = {1, 1, si{6-0}};
  28   field bits<10> VI3 = !add(0x140, vi);
  29 }
  30
  31 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  32   field bits<6> SI = si;
  33   field bits<6> VI = vi;
  34
  35   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  36   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  37 }
  38
  39 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  40 // that doesn't have VOP2 encoding on VI
  41 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  42   let VI3 = vi;
  43 }
  44
  45 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  46   let SI3 = si;
  47   let VI3 = vi;
  48 }
  49
  50 class sop1 <bits<8> si, bits<8> vi = si> {
  51   field bits<8> SI = si;
  52   field bits<8> VI = vi;
  53 }
  54
  55 class sop2 <bits<7> si, bits<7> vi = si> {
  56   field bits<7> SI = si;
  57   field bits<7> VI = vi;
  58 }
  59
  60 class sopk <bits<5> si, bits<5> vi = si> {
  61   field bits<5> SI = si;
  62   field bits<5> VI = vi;
  63 }
  64
  65 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  66 // in AMDGPUInstrInfo.cpp
  67 def SISubtarget {
  68   int NONE = -1;
  69   int SI = 0;
  70   int VI = 1;
  71 }
  72
  73 //===----------------------------------------------------------------------===//
  74 // SI DAG Nodes
  75 //===----------------------------------------------------------------------===//
  76
  77 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  78   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  79                       [SDNPMayLoad, SDNPMemOperand]
  80 >;
  81
  82 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  83   SDTypeProfile<0, 13,
  84     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  85      SDTCisVT<1, iAny>,   // vdata(VGPR)
  86      SDTCisVT<2, i32>,    // num_channels(imm)
  87      SDTCisVT<3, i32>,    // vaddr(VGPR)
  88      SDTCisVT<4, i32>,    // soffset(SGPR)
  89      SDTCisVT<5, i32>,    // inst_offset(imm)
  90      SDTCisVT<6, i32>,    // dfmt(imm)
  91      SDTCisVT<7, i32>,    // nfmt(imm)
  92      SDTCisVT<8, i32>,    // offen(imm)
  93      SDTCisVT<9, i32>,    // idxen(imm)
  94      SDTCisVT<10, i32>,   // glc(imm)
  95      SDTCisVT<11, i32>,   // slc(imm)
  96      SDTCisVT<12, i32>    // tfe(imm)
  97     ]>,
  98   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  99 >;
 100
 101 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 102   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 103                        SDTCisVT<3, i32>]>
 104 >;
 105
 106 class SDSample<string opcode> : SDNode <opcode,
 107   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 108                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 109 >;
 110
 111 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 112 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 113 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 114 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 115
 116 def SIconstdata_ptr : SDNode<
 117   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 118 >;
 119
 120 // Transformation function, extract the lower 32bit of a 64bit immediate
 121 def LO32 : SDNodeXForm<imm, [{
 122   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, MVT::i32);
 123 }]>;
 124
 125 def LO32f : SDNodeXForm<fpimm, [{
 126   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 127   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 128 }]>;
 129
 130 // Transformation function, extract the upper 32bit of a 64bit immediate
 131 def HI32 : SDNodeXForm<imm, [{
 132   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, MVT::i32);
 133 }]>;
 134
 135 def HI32f : SDNodeXForm<fpimm, [{
 136   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 137   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 138 }]>;
 139
 140 def IMM8bitDWORD : PatLeaf <(imm),
 141   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 142 >;
 143
 144 def as_dword_i32imm : SDNodeXForm<imm, [{
 145   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, MVT::i32);
 146 }]>;
 147
 148 def as_i1imm : SDNodeXForm<imm, [{
 149   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i1);
 150 }]>;
 151
 152 def as_i8imm : SDNodeXForm<imm, [{
 153   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i8);
 154 }]>;
 155
 156 def as_i16imm : SDNodeXForm<imm, [{
 157   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i16);
 158 }]>;
 159
 160 def as_i32imm: SDNodeXForm<imm, [{
 161   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i32);
 162 }]>;
 163
 164 def as_i64imm: SDNodeXForm<imm, [{
 165   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i64);
 166 }]>;
 167
 168 // Copied from the AArch64 backend:
 169 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 170 return CurDAG->getTargetConstant(
 171   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i32);
 172 }]>;
 173
 174 // Copied from the AArch64 backend:
 175 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 176 return CurDAG->getTargetConstant(
 177   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i64);
 178 }]>;
 179
 180 def IMM8bit : PatLeaf <(imm),
 181   [{return isUInt<8>(N->getZExtValue());}]
 182 >;
 183
 184 def IMM12bit : PatLeaf <(imm),
 185   [{return isUInt<12>(N->getZExtValue());}]
 186 >;
 187
 188 def IMM16bit : PatLeaf <(imm),
 189   [{return isUInt<16>(N->getZExtValue());}]
 190 >;
 191
 192 def IMM20bit : PatLeaf <(imm),
 193   [{return isUInt<20>(N->getZExtValue());}]
 194 >;
 195
 196 def IMM32bit : PatLeaf <(imm),
 197   [{return isUInt<32>(N->getZExtValue());}]
 198 >;
 199
 200 def mubuf_vaddr_offset : PatFrag<
 201   (ops node:$ptr, node:$offset, node:$imm_offset),
 202   (add (add node:$ptr, node:$offset), node:$imm_offset)
 203 >;
 204
 205 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 206   return isInlineImmediate(N);
 207 }]>;
 208
 209 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 210   return isInlineImmediate(N);
 211 }]>;
 212
 213 class SGPRImm <dag frag> : PatLeaf<frag, [{
 214   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 215     return false;
 216   }
 217   const SIRegisterInfo *SIRI =
 218       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 219   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 220                                                 U != E; ++U) {
 221     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 222       return true;
 223     }
 224   }
 225   return false;
 226 }]>;
 227
 228 //===----------------------------------------------------------------------===//
 229 // Custom Operands
 230 //===----------------------------------------------------------------------===//
 231
 232 def FRAMEri32 : Operand<iPTR> {
 233   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 234 }
 235
 236 def sopp_brtarget : Operand<OtherVT> {
 237   let EncoderMethod = "getSOPPBrEncoding";
 238   let OperandType = "OPERAND_PCREL";
 239 }
 240
 241 include "SIInstrFormats.td"
 242 include "VIInstrFormats.td"
 243
 244 let OperandType = "OPERAND_IMMEDIATE" in {
 245
 246 def offen : Operand<i1> {
 247   let PrintMethod = "printOffen";
 248 }
 249 def idxen : Operand<i1> {
 250   let PrintMethod = "printIdxen";
 251 }
 252 def addr64 : Operand<i1> {
 253   let PrintMethod = "printAddr64";
 254 }
 255 def mbuf_offset : Operand<i16> {
 256   let PrintMethod = "printMBUFOffset";
 257 }
 258 def ds_offset : Operand<i16> {
 259   let PrintMethod = "printDSOffset";
 260 }
 261 def ds_offset0 : Operand<i8> {
 262   let PrintMethod = "printDSOffset0";
 263 }
 264 def ds_offset1 : Operand<i8> {
 265   let PrintMethod = "printDSOffset1";
 266 }
 267 def glc : Operand <i1> {
 268   let PrintMethod = "printGLC";
 269 }
 270 def slc : Operand <i1> {
 271   let PrintMethod = "printSLC";
 272 }
 273 def tfe : Operand <i1> {
 274   let PrintMethod = "printTFE";
 275 }
 276
 277 def omod : Operand <i32> {
 278   let PrintMethod = "printOModSI";
 279 }
 280
 281 def ClampMod : Operand <i1> {
 282   let PrintMethod = "printClampSI";
 283 }
 284
 285 } // End OperandType = "OPERAND_IMMEDIATE"
 286
 287 //===----------------------------------------------------------------------===//
 288 // Complex patterns
 289 //===----------------------------------------------------------------------===//
 290
 291 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 292 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 293
 294 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 295 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 296 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 297 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 298 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 299 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 300
 301 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 302 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 303 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 304 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 305
 306 //===----------------------------------------------------------------------===//
 307 // SI assembler operands
 308 //===----------------------------------------------------------------------===//
 309
 310 def SIOperand {
 311   int ZERO = 0x80;
 312   int VCC = 0x6A;
 313   int FLAT_SCR = 0x68;
 314 }
 315
 316 def SRCMODS {
 317   int NONE = 0;
 318 }
 319
 320 def DSTCLAMP {
 321   int NONE = 0;
 322 }
 323
 324 def DSTOMOD {
 325   int NONE = 0;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 //
 330 // SI Instruction multiclass helpers.
 331 //
 332 // Instructions with _32 take 32-bit operands.
 333 // Instructions with _64 take 64-bit operands.
 334 //
 335 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 336 // encoding is the standard encoding, but instruction that make use of
 337 // any of the instruction modifiers must use the 64-bit encoding.
 338 //
 339 // Instructions with _e32 use the 32-bit encoding.
 340 // Instructions with _e64 use the 64-bit encoding.
 341 //
 342 //===----------------------------------------------------------------------===//
 343
 344 class SIMCInstr <string pseudo, int subtarget> {
 345   string PseudoInstr = pseudo;
 346   int Subtarget = subtarget;
 347 }
 348
 349 //===----------------------------------------------------------------------===//
 350 // EXP classes
 351 //===----------------------------------------------------------------------===//
 352
 353 class EXPCommon : InstSI<
 354   (outs),
 355   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 356        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 357   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 358   [] > {
 359
 360   let EXP_CNT = 1;
 361   let Uses = [EXEC];
 362 }
 363
 364 multiclass EXP_m {
 365
 366   let isPseudo = 1, isCodeGenOnly = 1 in {
 367     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 368   }
 369
 370   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 371
 372   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // Scalar classes
 377 //===----------------------------------------------------------------------===//
 378
 379 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 380   SOP1 <outs, ins, "", pattern>,
 381   SIMCInstr<opName, SISubtarget.NONE> {
 382   let isPseudo = 1;
 383   let isCodeGenOnly = 1;
 384 }
 385
 386 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 387   SOP1 <outs, ins, asm, []>,
 388   SOP1e <op.SI>,
 389   SIMCInstr<opName, SISubtarget.SI>;
 390
 391 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 392   SOP1 <outs, ins, asm, []>,
 393   SOP1e <op.VI>,
 394   SIMCInstr<opName, SISubtarget.VI>;
 395
 396 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 397                    list<dag> pattern> {
 398
 399   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 400
 401   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 402
 403   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 404
 405 }
 406
 407 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 408     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 409     opName#" $dst, $src0", pattern
 410 >;
 411
 412 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 413     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 414     opName#" $dst, $src0", pattern
 415 >;
 416
 417 // no input, 64-bit output.
 418 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 419   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 420
 421   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 422     opName#" $dst"> {
 423     let ssrc0 = 0;
 424   }
 425
 426   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 427     opName#" $dst"> {
 428     let ssrc0 = 0;
 429   }
 430 }
 431
 432 // 64-bit input, no output
 433 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 434   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 435
 436   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 437     opName#" $src0"> {
 438     let sdst = 0;
 439   }
 440
 441   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 442     opName#" $src0"> {
 443     let sdst = 0;
 444   }
 445 }
 446
 447 // 64-bit input, 32-bit output.
 448 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 449     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 450     opName#" $dst, $src0", pattern
 451 >;
 452
 453 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 454   SOP2<outs, ins, "", pattern>,
 455   SIMCInstr<opName, SISubtarget.NONE> {
 456   let isPseudo = 1;
 457   let isCodeGenOnly = 1;
 458   let Size = 4;
 459
 460   // Pseudo instructions have no encodings, but adding this field here allows
 461   // us to do:
 462   // let sdst = xxx in {
 463   // for multiclasses that include both real and pseudo instructions.
 464   field bits<7> sdst = 0;
 465 }
 466
 467 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 468   SOP2<outs, ins, asm, []>,
 469   SOP2e<op.SI>,
 470   SIMCInstr<opName, SISubtarget.SI>;
 471
 472 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 473   SOP2<outs, ins, asm, []>,
 474   SOP2e<op.VI>,
 475   SIMCInstr<opName, SISubtarget.VI>;
 476
 477 multiclass SOP2_SELECT_32 <sop2 op, string opName, list<dag> pattern> {
 478   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 479     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc), pattern>;
 480
 481   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 482     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 483     opName#" $dst, $src0, $src1 [$scc]">;
 484
 485   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 486     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 487     opName#" $dst, $src0, $src1 [$scc]">;
 488 }
 489
 490 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 491                    list<dag> pattern> {
 492
 493   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 494
 495   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 496
 497   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 498
 499 }
 500
 501 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 502     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 503     opName#" $dst, $src0, $src1", pattern
 504 >;
 505
 506 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 507     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 508     opName#" $dst, $src0, $src1", pattern
 509 >;
 510
 511 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 512     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 513     opName#" $dst, $src0, $src1", pattern
 514 >;
 515
 516 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 517                     string opName, PatLeaf cond> : SOPC <
 518   op, (outs SCCReg:$dst), (ins rc:$src0, rc:$src1),
 519   opName#" $dst, $src0, $src1", []>;
 520
 521 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 522   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 523
 524 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 525   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 526
 527 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 528   SOPK <outs, ins, "", pattern>,
 529   SIMCInstr<opName, SISubtarget.NONE> {
 530   let isPseudo = 1;
 531   let isCodeGenOnly = 1;
 532 }
 533
 534 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 535   SOPK <outs, ins, asm, []>,
 536   SOPKe <op.SI>,
 537   SIMCInstr<opName, SISubtarget.SI>;
 538
 539 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 540   SOPK <outs, ins, asm, []>,
 541   SOPKe <op.VI>,
 542   SIMCInstr<opName, SISubtarget.VI>;
 543
 544 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 545   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 546     pattern>;
 547
 548   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 549     opName#" $dst, $src0">;
 550
 551   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 552     opName#" $dst, $src0">;
 553 }
 554
 555 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 556   def "" : SOPK_Pseudo <opName, (outs SCCReg:$dst),
 557     (ins SReg_32:$src0, u16imm:$src1), pattern>;
 558
 559   def _si : SOPK_Real_si <op, opName, (outs SCCReg:$dst),
 560     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0">;
 561
 562   def _vi : SOPK_Real_vi <op, opName, (outs SCCReg:$dst),
 563     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0">;
 564 }
 565
 566 //===----------------------------------------------------------------------===//
 567 // SMRD classes
 568 //===----------------------------------------------------------------------===//
 569
 570 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 571   SMRD <outs, ins, "", pattern>,
 572   SIMCInstr<opName, SISubtarget.NONE> {
 573   let isPseudo = 1;
 574   let isCodeGenOnly = 1;
 575 }
 576
 577 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 578                     string asm> :
 579   SMRD <outs, ins, asm, []>,
 580   SMRDe <op, imm>,
 581   SIMCInstr<opName, SISubtarget.SI>;
 582
 583 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 584                     string asm> :
 585   SMRD <outs, ins, asm, []>,
 586   SMEMe_vi <op, imm>,
 587   SIMCInstr<opName, SISubtarget.VI>;
 588
 589 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 590                    string asm, list<dag> pattern> {
 591
 592   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 593
 594   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 595
 596   // glc is only applicable to scalar stores, which are not yet
 597   // implemented.
 598   let glc = 0 in {
 599     def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 600   }
 601 }
 602
 603 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 604                         RegisterClass dstClass> {
 605   defm _IMM : SMRD_m <
 606     op, opName#"_IMM", 1, (outs dstClass:$dst),
 607     (ins baseClass:$sbase, u32imm:$offset),
 608     opName#" $dst, $sbase, $offset", []
 609   >;
 610
 611   defm _SGPR : SMRD_m <
 612     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 613     (ins baseClass:$sbase, SReg_32:$soff),
 614     opName#" $dst, $sbase, $soff", []
 615   >;
 616 }
 617
 618 //===----------------------------------------------------------------------===//
 619 // Vector ALU classes
 620 //===----------------------------------------------------------------------===//
 621
 622 // This must always be right before the operand being input modified.
 623 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 624   let PrintMethod = "printOperandAndMods";
 625 }
 626 def InputModsNoDefault : Operand <i32> {
 627   let PrintMethod = "printOperandAndMods";
 628 }
 629
 630 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 631   int ret =
 632     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 633          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 634                                               3)); // VOP3
 635 }
 636
 637 // Returns the register class to use for the destination of VOP[123C]
 638 // instructions for the given VT.
 639 class getVALUDstForVT<ValueType VT> {
 640   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32,
 641                           !if(!eq(VT.Size, 64), VReg_64,
 642                             SReg_64)); // else VT == i1
 643 }
 644
 645 // Returns the register class to use for source 0 of VOP[12C]
 646 // instructions for the given VT.
 647 class getVOPSrc0ForVT<ValueType VT> {
 648   RegisterOperand ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 649 }
 650
 651 // Returns the register class to use for source 1 of VOP[12C] for the
 652 // given VT.
 653 class getVOPSrc1ForVT<ValueType VT> {
 654   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32, VReg_64);
 655 }
 656
 657 // Returns the register class to use for sources of VOP3 instructions for the
 658 // given VT.
 659 class getVOP3SrcForVT<ValueType VT> {
 660   RegisterOperand ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 661 }
 662
 663 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 664 class hasModifiers<ValueType SrcVT> {
 665   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 666             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 667 }
 668
 669 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 670 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 671   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 672             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 673                                     (ins)));
 674 }
 675
 676 // Returns the input arguments for VOP3 instructions for the given SrcVT.
 677 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
 678                 RegisterOperand Src2RC, int NumSrcArgs,
 679                 bit HasModifiers> {
 680
 681   dag ret =
 682     !if (!eq(NumSrcArgs, 1),
 683       !if (!eq(HasModifiers, 1),
 684         // VOP1 with modifiers
 685         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 686              ClampMod:$clamp, omod:$omod)
 687       /* else */,
 688         // VOP1 without modifiers
 689         (ins Src0RC:$src0)
 690       /* endif */ ),
 691     !if (!eq(NumSrcArgs, 2),
 692       !if (!eq(HasModifiers, 1),
 693         // VOP 2 with modifiers
 694         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 695              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 696              ClampMod:$clamp, omod:$omod)
 697       /* else */,
 698         // VOP2 without modifiers
 699         (ins Src0RC:$src0, Src1RC:$src1)
 700       /* endif */ )
 701     /* NumSrcArgs == 3 */,
 702       !if (!eq(HasModifiers, 1),
 703         // VOP3 with modifiers
 704         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 705              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 706              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
 707              ClampMod:$clamp, omod:$omod)
 708       /* else */,
 709         // VOP3 without modifiers
 710         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
 711       /* endif */ )));
 712 }
 713
 714 // Returns the assembly string for the inputs and outputs of a VOP[12C]
 715 // instruction.  This does not add the _e32 suffix, so it can be reused
 716 // by getAsm64.
 717 class getAsm32 <int NumSrcArgs> {
 718   string src1 = ", $src1";
 719   string src2 = ", $src2";
 720   string ret = " $dst, $src0"#
 721                !if(!eq(NumSrcArgs, 1), "", src1)#
 722                !if(!eq(NumSrcArgs, 3), src2, "");
 723 }
 724
 725 // Returns the assembly string for the inputs and outputs of a VOP3
 726 // instruction.
 727 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
 728   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
 729   string src1 = !if(!eq(NumSrcArgs, 1), "",
 730                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
 731                                            " $src1_modifiers,"));
 732   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
 733   string ret =
 734   !if(!eq(HasModifiers, 0),
 735       getAsm32<NumSrcArgs>.ret,
 736       " $dst, "#src0#src1#src2#"$clamp"#"$omod");
 737 }
 738
 739
 740 class VOPProfile <list<ValueType> _ArgVT> {
 741
 742   field list<ValueType> ArgVT = _ArgVT;
 743
 744   field ValueType DstVT = ArgVT[0];
 745   field ValueType Src0VT = ArgVT[1];
 746   field ValueType Src1VT = ArgVT[2];
 747   field ValueType Src2VT = ArgVT[3];
 748   field RegisterClass DstRC = getVALUDstForVT<DstVT>.ret;
 749   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
 750   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
 751   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
 752   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
 753   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
 754
 755   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
 756   field bit HasModifiers = hasModifiers<Src0VT>.ret;
 757
 758   field dag Outs = (outs DstRC:$dst);
 759
 760   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
 761   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
 762                              HasModifiers>.ret;
 763
 764   field string Asm32 = "_e32"#getAsm32<NumSrcArgs>.ret;
 765   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
 766 }
 767
 768 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
 769 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
 770 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
 771 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
 772 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
 773 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
 774 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
 775 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
 776 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
 777
 778 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
 779 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
 780 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
 781 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
 782 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
 783 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
 784 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
 785 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
 786   let Src0RC32 = VCSrc_32;
 787 }
 788
 789 def VOP_I1_F32_I32 : VOPProfile <[i1, f32, i32, untyped]> {
 790   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 791   let Asm64 = " $dst, $src0_modifiers, $src1";
 792 }
 793
 794 def VOP_I1_F64_I32 : VOPProfile <[i1, f64, i32, untyped]> {
 795   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 796   let Asm64 = " $dst, $src0_modifiers, $src1";
 797 }
 798
 799 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
 800 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
 801 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
 802
 803 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
 804 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
 805   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
 806   field string Asm = " $dst, $src0, $vsrc1, $src2";
 807 }
 808 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
 809 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
 810 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
 811
 812
 813 class VOP <string opName> {
 814   string OpName = opName;
 815 }
 816
 817 class VOP2_REV <string revOp, bit isOrig> {
 818   string RevOp = revOp;
 819   bit IsOrig = isOrig;
 820 }
 821
 822 class AtomicNoRet <string noRetOp, bit isRet> {
 823   string NoRetOp = noRetOp;
 824   bit IsRet = isRet;
 825 }
 826
 827 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 828   VOP1Common <outs, ins, "", pattern>,
 829   VOP <opName>,
 830   SIMCInstr <opName#"_e32", SISubtarget.NONE> {
 831   let isPseudo = 1;
 832   let isCodeGenOnly = 1;
 833
 834   field bits<8> vdst;
 835   field bits<9> src0;
 836 }
 837
 838 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
 839                    string opName> {
 840   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
 841
 842   def _si : VOP1<op.SI, outs, ins, asm, []>,
 843             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 844   def _vi : VOP1<op.VI, outs, ins, asm, []>,
 845             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 846 }
 847
 848 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
 849                    string opName> {
 850   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
 851
 852   def _si : VOP1<op.SI, outs, ins, asm, []>,
 853             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 854   // No VI instruction. This class is for SI only.
 855 }
 856
 857 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 858   VOP2Common <outs, ins, "", pattern>,
 859   VOP <opName>,
 860   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
 861   let isPseudo = 1;
 862   let isCodeGenOnly = 1;
 863 }
 864
 865 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
 866                      string opName, string revOp> {
 867   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
 868            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
 869
 870   def _si : VOP2 <op.SI, outs, ins, opName#asm, []>,
 871             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 872 }
 873
 874 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
 875                    string opName, string revOp> {
 876   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
 877            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
 878
 879   def _si : VOP2 <op.SI, outs, ins, opName#asm, []>,
 880             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 881   def _vi : VOP2 <op.VI, outs, ins, opName#asm, []>,
 882             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 883 }
 884
 885 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
 886
 887   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
 888   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
 889   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
 890   bits<2> omod = !if(HasModifiers, ?, 0);
 891   bits<1> clamp = !if(HasModifiers, ?, 0);
 892   bits<9> src1 = !if(HasSrc1, ?, 0);
 893   bits<9> src2 = !if(HasSrc2, ?, 0);
 894 }
 895
 896 class VOP3DisableModFields <bit HasSrc0Mods,
 897                             bit HasSrc1Mods = 0,
 898                             bit HasSrc2Mods = 0,
 899                             bit HasOutputMods = 0> {
 900   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
 901   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
 902   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
 903   bits<2> omod = !if(HasOutputMods, ?, 0);
 904   bits<1> clamp = !if(HasOutputMods, ?, 0);
 905 }
 906
 907 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 908   VOP3Common <outs, ins, "", pattern>,
 909   VOP <opName>,
 910   SIMCInstr<opName#"_e64", SISubtarget.NONE> {
 911   let isPseudo = 1;
 912   let isCodeGenOnly = 1;
 913 }
 914
 915 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
 916   VOP3Common <outs, ins, asm, []>,
 917   VOP3e <op>,
 918   SIMCInstr<opName#"_e64", SISubtarget.SI>;
 919
 920 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
 921   VOP3Common <outs, ins, asm, []>,
 922   VOP3e_vi <op>,
 923   SIMCInstr <opName#"_e64", SISubtarget.VI>;
 924
 925 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
 926   VOP3Common <outs, ins, asm, []>,
 927   VOP3be <op>,
 928   SIMCInstr<opName#"_e64", SISubtarget.SI>;
 929
 930 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
 931   VOP3Common <outs, ins, asm, []>,
 932   VOP3be_vi <op>,
 933   SIMCInstr <opName#"_e64", SISubtarget.VI>;
 934
 935 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 936                    string opName, int NumSrcArgs, bit HasMods = 1> {
 937
 938   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 939
 940   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 941             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 942                               !if(!eq(NumSrcArgs, 2), 0, 1),
 943                               HasMods>;
 944   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 945             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 946                               !if(!eq(NumSrcArgs, 2), 0, 1),
 947                               HasMods>;
 948 }
 949
 950 // VOP3_m without source modifiers
 951 multiclass VOP3_m_nomods <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 952                    string opName, int NumSrcArgs, bit HasMods = 1> {
 953
 954   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 955
 956   let src0_modifiers = 0,
 957       src1_modifiers = 0,
 958       src2_modifiers = 0,
 959       clamp = 0,
 960       omod = 0 in {
 961     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
 962     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
 963   }
 964 }
 965
 966 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
 967                      list<dag> pattern, string opName, bit HasMods = 1> {
 968
 969   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 970
 971   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 972             VOP3DisableFields<0, 0, HasMods>;
 973
 974   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 975             VOP3DisableFields<0, 0, HasMods>;
 976 }
 977
 978 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
 979                      list<dag> pattern, string opName, bit HasMods = 1> {
 980
 981   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 982
 983   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 984             VOP3DisableFields<0, 0, HasMods>;
 985   // No VI instruction. This class is for SI only.
 986 }
 987
 988 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
 989                      list<dag> pattern, string opName, string revOp,
 990                      bit HasMods = 1, bit UseFullOp = 0> {
 991
 992   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 993            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
 994
 995   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 996             VOP3DisableFields<1, 0, HasMods>;
 997
 998   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 999             VOP3DisableFields<1, 0, HasMods>;
1000 }
1001
1002 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1003                      list<dag> pattern, string opName, string revOp,
1004                      bit HasMods = 1, bit UseFullOp = 0> {
1005
1006   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1007            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1008
1009   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1010             VOP3DisableFields<1, 0, HasMods>;
1011
1012   // No VI instruction. This class is for SI only.
1013 }
1014
1015 // XXX - Is v_div_scale_{f32|f64} only available in vop3b without
1016 // option of implicit vcc use?
1017 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
1018                       list<dag> pattern, string opName, string revOp,
1019                       bit HasMods = 1, bit UseFullOp = 0> {
1020   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1021            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1022
1023   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
1024   // can write it into any SGPR. We currently don't use the carry out,
1025   // so for now hardcode it to VCC as well.
1026   let sdst = SIOperand.VCC, Defs = [VCC] in {
1027     def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1028               VOP3DisableFields<1, 0, HasMods>;
1029
1030     def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1031               VOP3DisableFields<1, 0, HasMods>;
1032   } // End sdst = SIOperand.VCC, Defs = [VCC]
1033 }
1034
1035 multiclass VOP3b_3_m <vop op, dag outs, dag ins, string asm,
1036                       list<dag> pattern, string opName, string revOp,
1037                       bit HasMods = 1, bit UseFullOp = 0> {
1038   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1039
1040
1041   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1042             VOP3DisableFields<1, 1, HasMods>;
1043
1044   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1045             VOP3DisableFields<1, 1, HasMods>;
1046 }
1047
1048 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1049                      list<dag> pattern, string opName,
1050                      bit HasMods, bit defExec> {
1051
1052   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1053
1054   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1055             VOP3DisableFields<1, 0, HasMods> {
1056     let Defs = !if(defExec, [EXEC], []);
1057   }
1058
1059   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1060             VOP3DisableFields<1, 0, HasMods> {
1061     let Defs = !if(defExec, [EXEC], []);
1062   }
1063 }
1064
1065 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1066 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1067                          string asm, list<dag> pattern = []> {
1068   let isPseudo = 1, isCodeGenOnly = 1 in {
1069     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1070              SIMCInstr<opName, SISubtarget.NONE>;
1071   }
1072
1073   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1074             SIMCInstr <opName, SISubtarget.SI>;
1075
1076   def _vi : VOP3Common <outs, ins, asm, []>,
1077             VOP3e_vi <op.VI3>,
1078             VOP3DisableFields <1, 0, 0>,
1079             SIMCInstr <opName, SISubtarget.VI>;
1080 }
1081
1082 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1083                         dag ins32, string asm32, list<dag> pat32,
1084                         dag ins64, string asm64, list<dag> pat64,
1085                         bit HasMods> {
1086
1087   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1088
1089   defm _e64 : VOP3_1_m <op, outs, ins64, opName#"_e64"#asm64, pat64, opName, HasMods>;
1090 }
1091
1092 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1093                      SDPatternOperator node = null_frag> : VOP1_Helper <
1094   op, opName, P.Outs,
1095   P.Ins32, P.Asm32, [],
1096   P.Ins64, P.Asm64,
1097   !if(P.HasModifiers,
1098       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1099                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1100       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1101   P.HasModifiers
1102 >;
1103
1104 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1105                        SDPatternOperator node = null_frag> {
1106
1107   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1108
1109   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1110     !if(P.HasModifiers,
1111       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1112                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1113       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1114     opName, P.HasModifiers>;
1115 }
1116
1117 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1118                         dag ins32, string asm32, list<dag> pat32,
1119                         dag ins64, string asm64, list<dag> pat64,
1120                         string revOp, bit HasMods> {
1121   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1122
1123   defm _e64 : VOP3_2_m <op,
1124     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOp, HasMods
1125   >;
1126 }
1127
1128 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1129                      SDPatternOperator node = null_frag,
1130                      string revOp = opName> : VOP2_Helper <
1131   op, opName, P.Outs,
1132   P.Ins32, P.Asm32, [],
1133   P.Ins64, P.Asm64,
1134   !if(P.HasModifiers,
1135       [(set P.DstVT:$dst,
1136            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1137                                       i1:$clamp, i32:$omod)),
1138                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1139       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1140   revOp, P.HasModifiers
1141 >;
1142
1143 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1144                        SDPatternOperator node = null_frag,
1145                        string revOp = opName> {
1146   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1147
1148   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#"_e64"#P.Asm64,
1149     !if(P.HasModifiers,
1150         [(set P.DstVT:$dst,
1151              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1152                                         i1:$clamp, i32:$omod)),
1153                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1154         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1155     opName, revOp, P.HasModifiers>;
1156 }
1157
1158 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1159                          dag ins32, string asm32, list<dag> pat32,
1160                          dag ins64, string asm64, list<dag> pat64,
1161                          string revOp, bit HasMods> {
1162
1163   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1164
1165   defm _e64 : VOP3b_2_m <op,
1166     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOp, HasMods
1167   >;
1168 }
1169
1170 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1171                       SDPatternOperator node = null_frag,
1172                       string revOp = opName> : VOP2b_Helper <
1173   op, opName, P.Outs,
1174   P.Ins32, P.Asm32, [],
1175   P.Ins64, P.Asm64,
1176   !if(P.HasModifiers,
1177       [(set P.DstVT:$dst,
1178            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1179                                       i1:$clamp, i32:$omod)),
1180                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1181       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1182   revOp, P.HasModifiers
1183 >;
1184
1185 // A VOP2 instruction that is VOP3-only on VI.
1186 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1187                             dag ins32, string asm32, list<dag> pat32,
1188                             dag ins64, string asm64, list<dag> pat64,
1189                             string revOp, bit HasMods> {
1190   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1191
1192   defm _e64 : VOP3_2_m <op, outs, ins64, opName#"_e64"#asm64, pat64, opName,
1193                         revOp, HasMods>;
1194 }
1195
1196 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1197                           SDPatternOperator node = null_frag,
1198                           string revOp = opName>
1199                           : VOP2_VI3_Helper <
1200   op, opName, P.Outs,
1201   P.Ins32, P.Asm32, [],
1202   P.Ins64, P.Asm64,
1203   !if(P.HasModifiers,
1204       [(set P.DstVT:$dst,
1205            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1206                                       i1:$clamp, i32:$omod)),
1207                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1208       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1209   revOp, P.HasModifiers
1210 >;
1211
1212 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1213
1214   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1215
1216 let isCodeGenOnly = 0 in {
1217   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1218                         !strconcat(opName, VOP_MADK.Asm), []>,
1219             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1220             VOP2_MADKe <op.SI>;
1221
1222   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1223                         !strconcat(opName, VOP_MADK.Asm), []>,
1224             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1225             VOP2_MADKe <op.VI>;
1226 } // End isCodeGenOnly = 0
1227 }
1228
1229 class VOPC_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1230   VOPCCommon <ins, "", pattern>,
1231   VOP <opName>,
1232   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1233   let isPseudo = 1;
1234   let isCodeGenOnly = 1;
1235 }
1236
1237 multiclass VOPC_m <vopc op, dag outs, dag ins, string asm, list<dag> pattern,
1238                    string opName, bit DefExec> {
1239   def "" : VOPC_Pseudo <outs, ins, pattern, opName>;
1240
1241   def _si : VOPC<op.SI, ins, asm, []>,
1242             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1243     let Defs = !if(DefExec, [EXEC], []);
1244   }
1245
1246   def _vi : VOPC<op.VI, ins, asm, []>,
1247             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1248     let Defs = !if(DefExec, [EXEC], []);
1249   }
1250 }
1251
1252 multiclass VOPC_Helper <vopc op, string opName,
1253                         dag ins32, string asm32, list<dag> pat32,
1254                         dag out64, dag ins64, string asm64, list<dag> pat64,
1255                         bit HasMods, bit DefExec> {
1256   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1257
1258   defm _e64 : VOP3_C_m <op, out64, ins64, opName#"_e64"#asm64, pat64,
1259                         opName, HasMods, DefExec>;
1260 }
1261
1262 // Special case for class instructions which only have modifiers on
1263 // the 1st source operand.
1264 multiclass VOPC_Class_Helper <vopc op, string opName,
1265                              dag ins32, string asm32, list<dag> pat32,
1266                              dag out64, dag ins64, string asm64, list<dag> pat64,
1267                              bit HasMods, bit DefExec> {
1268   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1269
1270   defm _e64 : VOP3_C_m <op, out64, ins64, opName#"_e64"#asm64, pat64,
1271                         opName, HasMods, DefExec>,
1272                         VOP3DisableModFields<1, 0, 0>;
1273 }
1274
1275 multiclass VOPCInst <vopc op, string opName,
1276                      VOPProfile P, PatLeaf cond = COND_NULL,
1277                      bit DefExec = 0> : VOPC_Helper <
1278   op, opName,
1279   P.Ins32, P.Asm32, [],
1280   (outs SReg_64:$dst), P.Ins64, P.Asm64,
1281   !if(P.HasModifiers,
1282       [(set i1:$dst,
1283           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1284                                       i1:$clamp, i32:$omod)),
1285                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1286                  cond))],
1287       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1288   P.HasModifiers, DefExec
1289 >;
1290
1291 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1292                      bit DefExec = 0> : VOPC_Class_Helper <
1293   op, opName,
1294   P.Ins32, P.Asm32, [],
1295   (outs SReg_64:$dst), P.Ins64, P.Asm64,
1296   !if(P.HasModifiers,
1297       [(set i1:$dst,
1298           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1299       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1300   P.HasModifiers, DefExec
1301 >;
1302
1303
1304 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1305   VOPCInst <op, opName, VOP_F32_F32_F32, cond>;
1306
1307 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1308   VOPCInst <op, opName, VOP_F64_F64_F64, cond>;
1309
1310 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1311   VOPCInst <op, opName, VOP_I32_I32_I32, cond>;
1312
1313 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1314   VOPCInst <op, opName, VOP_I64_I64_I64, cond>;
1315
1316
1317 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1318                   PatLeaf cond = COND_NULL>
1319   : VOPCInst <op, opName, P, cond, 1>;
1320
1321 multiclass VOPCX_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1322   VOPCX <op, opName, VOP_F32_F32_F32, cond>;
1323
1324 multiclass VOPCX_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1325   VOPCX <op, opName, VOP_F64_F64_F64, cond>;
1326
1327 multiclass VOPCX_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1328   VOPCX <op, opName, VOP_I32_I32_I32, cond>;
1329
1330 multiclass VOPCX_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1331   VOPCX <op, opName, VOP_I64_I64_I64, cond>;
1332
1333 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1334                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1335     op, outs, ins, opName#asm, pat, opName, NumSrcArgs, HasMods
1336 >;
1337
1338 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1339   VOPCClassInst <op, opName, VOP_I1_F32_I32, 0>;
1340
1341 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1342   VOPCClassInst <op, opName, VOP_I1_F32_I32, 1>;
1343
1344 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1345   VOPCClassInst <op, opName, VOP_I1_F64_I32, 0>;
1346
1347 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1348   VOPCClassInst <op, opName, VOP_I1_F64_I32, 1>;
1349
1350 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1351                      SDPatternOperator node = null_frag> : VOP3_Helper <
1352   op, opName, P.Outs, P.Ins64, P.Asm64,
1353   !if(!eq(P.NumSrcArgs, 3),
1354     !if(P.HasModifiers,
1355         [(set P.DstVT:$dst,
1356             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1357                                        i1:$clamp, i32:$omod)),
1358                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1359                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1360         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1361                                   P.Src2VT:$src2))]),
1362   !if(!eq(P.NumSrcArgs, 2),
1363     !if(P.HasModifiers,
1364         [(set P.DstVT:$dst,
1365             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1366                                        i1:$clamp, i32:$omod)),
1367                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1368         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1369   /* P.NumSrcArgs == 1 */,
1370     !if(P.HasModifiers,
1371         [(set P.DstVT:$dst,
1372             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1373                                        i1:$clamp, i32:$omod))))],
1374         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1375   P.NumSrcArgs, P.HasModifiers
1376 >;
1377
1378 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1379 // only VOP instruction that implicitly reads VCC.
1380 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1381                           VOPProfile P,
1382                           SDPatternOperator node = null_frag> : VOP3_Helper <
1383   op, opName,
1384   P.Outs,
1385   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1386        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1387        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1388        ClampMod:$clamp,
1389        omod:$omod),
1390   " $dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1391   [(set P.DstVT:$dst,
1392             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1393                                        i1:$clamp, i32:$omod)),
1394                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1395                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1396                   (i1 VCC)))],
1397   3, 1
1398 >;
1399
1400 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1401                     string opName, list<dag> pattern> :
1402   VOP3b_3_m <
1403   op, (outs vrc:$vdst, SReg_64:$sdst),
1404       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1405            InputModsNoDefault:$src1_modifiers, arc:$src1,
1406            InputModsNoDefault:$src2_modifiers, arc:$src2,
1407            ClampMod:$clamp, omod:$omod),
1408   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1409   opName, opName, 1, 1
1410 >;
1411
1412 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1413   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1414
1415 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1416   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1417
1418
1419 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1420   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1421         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1422         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1423   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1424         i32:$src1_modifiers, P.Src1VT:$src1,
1425         i32:$src2_modifiers, P.Src2VT:$src2,
1426         i1:$clamp,
1427         i32:$omod)>;
1428
1429 //===----------------------------------------------------------------------===//
1430 // Interpolation opcodes
1431 //===----------------------------------------------------------------------===//
1432
1433 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1434   VINTRPCommon <outs, ins, "", pattern>,
1435   SIMCInstr<opName, SISubtarget.NONE> {
1436   let isPseudo = 1;
1437   let isCodeGenOnly = 1;
1438 }
1439
1440 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1441                       string asm> :
1442   VINTRPCommon <outs, ins, asm, []>,
1443   VINTRPe <op>,
1444   SIMCInstr<opName, SISubtarget.SI>;
1445
1446 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1447                       string asm> :
1448   VINTRPCommon <outs, ins, asm, []>,
1449   VINTRPe_vi <op>,
1450   SIMCInstr<opName, SISubtarget.VI>;
1451
1452 multiclass VINTRP_m <bits <2> op, string opName, dag outs, dag ins, string asm,
1453                      string disableEncoding = "", string constraints = "",
1454                      list<dag> pattern = []> {
1455   let DisableEncoding = disableEncoding,
1456       Constraints = constraints in {
1457     def "" : VINTRP_Pseudo <opName, outs, ins, pattern>;
1458
1459     def _si : VINTRP_Real_si <op, opName, outs, ins, asm>;
1460
1461     def _vi : VINTRP_Real_vi <op, opName, outs, ins, asm>;
1462   }
1463 }
1464
1465 //===----------------------------------------------------------------------===//
1466 // Vector I/O classes
1467 //===----------------------------------------------------------------------===//
1468
1469 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1470   DS <outs, ins, "", pattern>,
1471   SIMCInstr <opName, SISubtarget.NONE> {
1472   let isPseudo = 1;
1473   let isCodeGenOnly = 1;
1474 }
1475
1476 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1477   DS <outs, ins, asm, []>,
1478   DSe <op>,
1479   SIMCInstr <opName, SISubtarget.SI>;
1480
1481 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1482   DS <outs, ins, asm, []>,
1483   DSe_vi <op>,
1484   SIMCInstr <opName, SISubtarget.VI>;
1485
1486 class DS_1A_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1487   DS <outs, ins, asm, []>,
1488   DSe <op>,
1489   SIMCInstr <opName, SISubtarget.SI> {
1490
1491   // Single load interpret the 2 i8imm operands as a single i16 offset.
1492   bits<16> offset;
1493   let offset0 = offset{7-0};
1494   let offset1 = offset{15-8};
1495 }
1496
1497 class DS_1A_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1498   DS <outs, ins, asm, []>,
1499   DSe_vi <op>,
1500   SIMCInstr <opName, SISubtarget.VI> {
1501
1502   // Single load interpret the 2 i8imm operands as a single i16 offset.
1503   bits<16> offset;
1504   let offset0 = offset{7-0};
1505   let offset1 = offset{15-8};
1506 }
1507
1508 multiclass DS_1A_Load_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1509                          list<dag> pat> {
1510   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1511     def "" : DS_Pseudo <opName, outs, ins, pat>;
1512
1513     let data0 = 0, data1 = 0 in {
1514       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1515       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1516     }
1517   }
1518 }
1519
1520 multiclass DS_Load_Helper <bits<8> op, string asm, RegisterClass regClass>
1521     : DS_1A_Load_m <
1522   op,
1523   asm,
1524   (outs regClass:$vdst),
1525   (ins i1imm:$gds, VGPR_32:$addr, ds_offset:$offset, M0Reg:$m0),
1526   asm#" $vdst, $addr"#"$offset",
1527   []>;
1528
1529 multiclass DS_Load2_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1530                        list<dag> pat> {
1531   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1532     def "" : DS_Pseudo <opName, outs, ins, pat>;
1533
1534     let data0 = 0, data1 = 0 in {
1535       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1536       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1537     }
1538   }
1539 }
1540
1541 multiclass DS_Load2_Helper <bits<8> op, string asm, RegisterClass regClass>
1542     : DS_Load2_m <
1543   op,
1544   asm,
1545   (outs regClass:$vdst),
1546   (ins i1imm:$gds, VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1547         M0Reg:$m0),
1548   asm#" $vdst, $addr"#"$offset0"#"$offset1",
1549   []>;
1550
1551 multiclass DS_1A_Store_m <bits<8> op, string opName, dag outs, dag ins,
1552                           string asm, list<dag> pat> {
1553   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1554     def "" : DS_Pseudo <opName, outs, ins, pat>;
1555
1556     let data1 = 0, vdst = 0 in {
1557       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1558       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1559     }
1560   }
1561 }
1562
1563 multiclass DS_Store_Helper <bits<8> op, string asm, RegisterClass regClass>
1564     : DS_1A_Store_m <
1565   op,
1566   asm,
1567   (outs),
1568   (ins i1imm:$gds, VGPR_32:$addr, regClass:$data0, ds_offset:$offset, M0Reg:$m0),
1569   asm#" $addr, $data0"#"$offset",
1570   []>;
1571
1572 multiclass DS_Store_m <bits<8> op, string opName, dag outs, dag ins,
1573                        string asm, list<dag> pat> {
1574   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1575     def "" : DS_Pseudo <opName, outs, ins, pat>;
1576
1577     let vdst = 0 in {
1578       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1579       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1580     }
1581   }
1582 }
1583
1584 multiclass DS_Store2_Helper <bits<8> op, string asm, RegisterClass regClass>
1585     : DS_Store_m <
1586   op,
1587   asm,
1588   (outs),
1589   (ins i1imm:$gds, VGPR_32:$addr, regClass:$data0, regClass:$data1,
1590        ds_offset0:$offset0, ds_offset1:$offset1, M0Reg:$m0),
1591   asm#" $addr, $data0, $data1"#"$offset0"#"$offset1",
1592   []>;
1593
1594 // 1 address, 1 data.
1595 multiclass DS_1A1D_RET_m <bits<8> op, string opName, dag outs, dag ins,
1596                           string asm, list<dag> pat, string noRetOp> {
1597   let mayLoad = 1, mayStore = 1,
1598       hasPostISelHook = 1 // Adjusted to no return version.
1599       in {
1600     def "" : DS_Pseudo <opName, outs, ins, pat>,
1601              AtomicNoRet<noRetOp, 1>;
1602
1603     let data1 = 0 in {
1604       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1605       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1606     }
1607   }
1608 }
1609
1610 multiclass DS_1A1D_RET <bits<8> op, string asm, RegisterClass rc,
1611                         string noRetOp = ""> : DS_1A1D_RET_m <
1612   op, asm,
1613   (outs rc:$vdst),
1614   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1615   asm#" $vdst, $addr, $data0"#"$offset", [], noRetOp>;
1616
1617 // 1 address, 2 data.
1618 multiclass DS_1A2D_RET_m <bits<8> op, string opName, dag outs, dag ins,
1619                           string asm, list<dag> pat, string noRetOp> {
1620   let mayLoad = 1, mayStore = 1,
1621       hasPostISelHook = 1 // Adjusted to no return version.
1622       in {
1623     def "" : DS_Pseudo <opName, outs, ins, pat>,
1624              AtomicNoRet<noRetOp, 1>;
1625
1626     def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1627     def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1628   }
1629 }
1630
1631 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
1632                    string noRetOp = ""> : DS_1A2D_RET_m <
1633   op, asm,
1634   (outs rc:$vdst),
1635   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1636   asm#" $vdst, $addr, $data0, $data1"#"$offset",
1637   [], noRetOp>;
1638
1639 // 1 address, 2 data.
1640 multiclass DS_1A2D_NORET_m <bits<8> op, string opName, dag outs, dag ins,
1641                             string asm, list<dag> pat, string noRetOp> {
1642   let mayLoad = 1, mayStore = 1 in {
1643     def "" : DS_Pseudo <opName, outs, ins, pat>,
1644              AtomicNoRet<noRetOp, 0>;
1645
1646     let vdst = 0 in {
1647       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1648       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1649     }
1650   }
1651 }
1652
1653 multiclass DS_1A2D_NORET <bits<8> op, string asm, RegisterClass rc,
1654                      string noRetOp = asm> : DS_1A2D_NORET_m <
1655   op, asm,
1656   (outs),
1657   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1658   asm#" $addr, $data0, $data1"#"$offset",
1659   [], noRetOp>;
1660
1661 // 1 address, 1 data.
1662 multiclass DS_1A1D_NORET_m <bits<8> op, string opName, dag outs, dag ins,
1663                             string asm, list<dag> pat, string noRetOp> {
1664   let mayLoad = 1, mayStore = 1 in {
1665     def "" : DS_Pseudo <opName, outs, ins, pat>,
1666              AtomicNoRet<noRetOp, 0>;
1667
1668     let data1 = 0, vdst = 0 in {
1669       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1670       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1671     }
1672   }
1673 }
1674
1675 multiclass DS_1A1D_NORET <bits<8> op, string asm, RegisterClass rc,
1676                           string noRetOp = asm> : DS_1A1D_NORET_m <
1677   op, asm,
1678   (outs),
1679   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1680   asm#" $addr, $data0"#"$offset",
1681   [], noRetOp>;
1682
1683 //===----------------------------------------------------------------------===//
1684 // MTBUF classes
1685 //===----------------------------------------------------------------------===//
1686
1687 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1688   MTBUF <outs, ins, "", pattern>,
1689   SIMCInstr<opName, SISubtarget.NONE> {
1690   let isPseudo = 1;
1691   let isCodeGenOnly = 1;
1692 }
1693
1694 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
1695                     string asm> :
1696   MTBUF <outs, ins, asm, []>,
1697   MTBUFe <op>,
1698   SIMCInstr<opName, SISubtarget.SI>;
1699
1700 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
1701   MTBUF <outs, ins, asm, []>,
1702   MTBUFe_vi <op>,
1703   SIMCInstr <opName, SISubtarget.VI>;
1704
1705 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
1706                     list<dag> pattern> {
1707
1708   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
1709
1710   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
1711
1712   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
1713
1714 }
1715
1716 let mayStore = 1, mayLoad = 0 in {
1717
1718 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
1719                                RegisterClass regClass> : MTBUF_m <
1720   op, opName, (outs),
1721   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
1722    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
1723    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1724   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1725         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1726 >;
1727
1728 } // mayStore = 1, mayLoad = 0
1729
1730 let mayLoad = 1, mayStore = 0 in {
1731
1732 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
1733                               RegisterClass regClass> : MTBUF_m <
1734   op, opName, (outs regClass:$dst),
1735   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
1736        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
1737        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1738   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1739         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1740 >;
1741
1742 } // mayLoad = 1, mayStore = 0
1743
1744 //===----------------------------------------------------------------------===//
1745 // MUBUF classes
1746 //===----------------------------------------------------------------------===//
1747
1748 class mubuf <bits<7> si, bits<7> vi = si> {
1749   field bits<7> SI = si;
1750   field bits<7> VI = vi;
1751 }
1752
1753 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
1754   bit IsAddr64 = is_addr64;
1755   string OpName = NAME # suffix;
1756 }
1757
1758 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1759   MUBUF <outs, ins, "", pattern>,
1760   SIMCInstr<opName, SISubtarget.NONE> {
1761   let isPseudo = 1;
1762   let isCodeGenOnly = 1;
1763
1764   // dummy fields, so that we can use let statements around multiclasses
1765   bits<1> offen;
1766   bits<1> idxen;
1767   bits<8> vaddr;
1768   bits<1> glc;
1769   bits<1> slc;
1770   bits<1> tfe;
1771   bits<8> soffset;
1772 }
1773
1774 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
1775                      string asm> :
1776   MUBUF <outs, ins, asm, []>,
1777   MUBUFe <op.SI>,
1778   SIMCInstr<opName, SISubtarget.SI> {
1779   let lds = 0;
1780 }
1781
1782 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
1783                      string asm> :
1784   MUBUF <outs, ins, asm, []>,
1785   MUBUFe_vi <op.VI>,
1786   SIMCInstr<opName, SISubtarget.VI> {
1787   let lds = 0;
1788 }
1789
1790 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
1791                     list<dag> pattern> {
1792
1793   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1794            MUBUFAddr64Table <0>;
1795
1796   let addr64 = 0 in {
1797     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1798   }
1799
1800   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
1801 }
1802
1803 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
1804                           dag ins, string asm, list<dag> pattern> {
1805
1806   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1807            MUBUFAddr64Table <1>;
1808
1809   let addr64 = 1 in {
1810     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1811   }
1812
1813   // There is no VI version. If the pseudo is selected, it should be lowered
1814   // for VI appropriately.
1815 }
1816
1817 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1818   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
1819   let lds = 0;
1820 }
1821
1822 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
1823                                 string asm, list<dag> pattern, bit is_return> {
1824
1825   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1826            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
1827            AtomicNoRet<NAME#"_OFFSET", is_return>;
1828
1829   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
1830     let addr64 = 0 in {
1831       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1832     }
1833
1834     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
1835   }
1836 }
1837
1838 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
1839                                 string asm, list<dag> pattern, bit is_return> {
1840
1841   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1842            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
1843            AtomicNoRet<NAME#"_ADDR64", is_return>;
1844
1845   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
1846     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1847   }
1848
1849   // There is no VI version. If the pseudo is selected, it should be lowered
1850   // for VI appropriately.
1851 }
1852
1853 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
1854                          ValueType vt, SDPatternOperator atomic> {
1855
1856   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
1857
1858     // No return variants
1859     let glc = 0 in {
1860
1861       defm _ADDR64 : MUBUFAtomicAddr64_m <
1862         op, name#"_addr64", (outs),
1863         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
1864              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
1865         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
1866       >;
1867
1868       defm _OFFSET : MUBUFAtomicOffset_m <
1869         op, name#"_offset", (outs),
1870         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
1871              slc:$slc),
1872         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
1873       >;
1874     } // glc = 0
1875
1876     // Variant that return values
1877     let glc = 1, Constraints = "$vdata = $vdata_in",
1878         DisableEncoding = "$vdata_in"  in {
1879
1880       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
1881         op, name#"_rtn_addr64", (outs rc:$vdata),
1882         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
1883              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
1884         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
1885         [(set vt:$vdata,
1886          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
1887                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
1888       >;
1889
1890       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
1891         op, name#"_rtn_offset", (outs rc:$vdata),
1892         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
1893              mbuf_offset:$offset, slc:$slc),
1894         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
1895         [(set vt:$vdata,
1896          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
1897                                     i1:$slc), vt:$vdata_in))], 1
1898       >;
1899
1900     } // glc = 1
1901
1902   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
1903 }
1904
1905 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
1906                               ValueType load_vt = i32,
1907                               SDPatternOperator ld = null_frag> {
1908
1909   let mayLoad = 1, mayStore = 0 in {
1910     let offen = 0, idxen = 0, vaddr = 0 in {
1911       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
1912                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
1913                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1914                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1915                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
1916                                                      i32:$soffset, i16:$offset,
1917                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
1918     }
1919
1920     let offen = 1, idxen = 0  in {
1921       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
1922                            (ins SReg_128:$srsrc, VGPR_32:$vaddr,
1923                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
1924                            tfe:$tfe),
1925                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1926     }
1927
1928     let offen = 0, idxen = 1 in {
1929       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
1930                            (ins SReg_128:$srsrc, VGPR_32:$vaddr,
1931                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
1932                            slc:$slc, tfe:$tfe),
1933                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1934     }
1935
1936     let offen = 1, idxen = 1 in {
1937       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
1938                            (ins SReg_128:$srsrc, VReg_64:$vaddr, SCSrc_32:$soffset,
1939                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1940                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1941     }
1942
1943     let offen = 0, idxen = 0 in {
1944       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
1945                            (ins SReg_128:$srsrc, VReg_64:$vaddr,
1946                                 SCSrc_32:$soffset, mbuf_offset:$offset,
1947                                 glc:$glc, slc:$slc, tfe:$tfe),
1948                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
1949                                 "$glc"#"$slc"#"$tfe",
1950                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
1951                                                   i64:$vaddr, i32:$soffset,
1952                                                   i16:$offset, i1:$glc, i1:$slc,
1953                                                   i1:$tfe)))]>;
1954     }
1955   }
1956 }
1957
1958 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
1959                           ValueType store_vt, SDPatternOperator st> {
1960   let mayLoad = 0, mayStore = 1 in {
1961     defm : MUBUF_m <op, name, (outs),
1962                     (ins vdataClass:$vdata, SReg_128:$srsrc, VGPR_32:$vaddr, SCSrc_32:$soffset,
1963                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
1964                     tfe:$tfe),
1965                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
1966                          "$glc"#"$slc"#"$tfe", []>;
1967
1968     let offen = 0, idxen = 0, vaddr = 0 in {
1969       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
1970                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
1971                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1972                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1973                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
1974                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
1975     } // offen = 0, idxen = 0, vaddr = 0
1976
1977     let offen = 1, idxen = 0  in {
1978       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
1979                              (ins vdataClass:$vdata, SReg_128:$srsrc, VGPR_32:$vaddr,
1980                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
1981                               slc:$slc, tfe:$tfe),
1982                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
1983                              "$glc"#"$slc"#"$tfe", []>;
1984     } // end offen = 1, idxen = 0
1985
1986     let offen = 0, idxen = 0 in {
1987       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
1988                                     (ins vdataClass:$vdata, SReg_128:$srsrc,
1989                                          VReg_64:$vaddr, SCSrc_32:$soffset,
1990                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
1991                                          tfe:$tfe),
1992                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
1993                                          "$offset"#"$glc"#"$slc"#"$tfe",
1994                                     [(st store_vt:$vdata,
1995                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
1996                                                    i32:$soffset, i16:$offset,
1997                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
1998     }
1999   } // End mayLoad = 0, mayStore = 1
2000 }
2001
2002 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2003       FLAT <op, (outs regClass:$vdst),
2004                 (ins VReg_64:$addr),
2005             asm#" $vdst, $addr, [M0, FLAT_SCRATCH]", []> {
2006   let glc = 0;
2007   let slc = 0;
2008   let tfe = 0;
2009   let data = 0;
2010   let mayLoad = 1;
2011 }
2012
2013 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2014       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr),
2015           name#" $data, $addr, [M0, FLAT_SCRATCH]",
2016          []> {
2017
2018   let mayLoad = 0;
2019   let mayStore = 1;
2020
2021   // Encoding
2022   let glc = 0;
2023   let slc = 0;
2024   let tfe = 0;
2025   let vdst = 0;
2026 }
2027
2028 class MIMG_Mask <string op, int channels> {
2029   string Op = op;
2030   int Channels = channels;
2031 }
2032
2033 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2034                              RegisterClass dst_rc,
2035                              RegisterClass src_rc> : MIMG <
2036   op,
2037   (outs dst_rc:$vdata),
2038   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2039        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2040        SReg_256:$srsrc),
2041   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2042      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2043   []> {
2044   let ssamp = 0;
2045   let mayLoad = 1;
2046   let mayStore = 0;
2047   let hasPostISelHook = 1;
2048 }
2049
2050 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2051                                       RegisterClass dst_rc,
2052                                       int channels> {
2053   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2054             MIMG_Mask<asm#"_V1", channels>;
2055   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2056             MIMG_Mask<asm#"_V2", channels>;
2057   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2058             MIMG_Mask<asm#"_V4", channels>;
2059 }
2060
2061 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2062   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2063   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2064   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2065   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2066 }
2067
2068 class MIMG_Sampler_Helper <bits<7> op, string asm,
2069                            RegisterClass dst_rc,
2070                            RegisterClass src_rc, int wqm> : MIMG <
2071   op,
2072   (outs dst_rc:$vdata),
2073   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2074        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2075        SReg_256:$srsrc, SReg_128:$ssamp),
2076   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2077      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2078   []> {
2079   let mayLoad = 1;
2080   let mayStore = 0;
2081   let hasPostISelHook = 1;
2082   let WQM = wqm;
2083 }
2084
2085 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2086                                     RegisterClass dst_rc,
2087                                     int channels, int wqm> {
2088   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2089             MIMG_Mask<asm#"_V1", channels>;
2090   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2091             MIMG_Mask<asm#"_V2", channels>;
2092   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2093             MIMG_Mask<asm#"_V4", channels>;
2094   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2095             MIMG_Mask<asm#"_V8", channels>;
2096   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2097             MIMG_Mask<asm#"_V16", channels>;
2098 }
2099
2100 multiclass MIMG_Sampler <bits<7> op, string asm> {
2101   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2102   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2103   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2104   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2105 }
2106
2107 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2108   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2109   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2110   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2111   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2112 }
2113
2114 class MIMG_Gather_Helper <bits<7> op, string asm,
2115                           RegisterClass dst_rc,
2116                           RegisterClass src_rc, int wqm> : MIMG <
2117   op,
2118   (outs dst_rc:$vdata),
2119   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2120        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2121        SReg_256:$srsrc, SReg_128:$ssamp),
2122   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2123      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2124   []> {
2125   let mayLoad = 1;
2126   let mayStore = 0;
2127
2128   // DMASK was repurposed for GATHER4. 4 components are always
2129   // returned and DMASK works like a swizzle - it selects
2130   // the component to fetch. The only useful DMASK values are
2131   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2132   // (red,red,red,red) etc.) The ISA document doesn't mention
2133   // this.
2134   // Therefore, disable all code which updates DMASK by setting these two:
2135   let MIMG = 0;
2136   let hasPostISelHook = 0;
2137   let WQM = wqm;
2138 }
2139
2140 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2141                                     RegisterClass dst_rc,
2142                                     int channels, int wqm> {
2143   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2144             MIMG_Mask<asm#"_V1", channels>;
2145   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2146             MIMG_Mask<asm#"_V2", channels>;
2147   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2148             MIMG_Mask<asm#"_V4", channels>;
2149   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2150             MIMG_Mask<asm#"_V8", channels>;
2151   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2152             MIMG_Mask<asm#"_V16", channels>;
2153 }
2154
2155 multiclass MIMG_Gather <bits<7> op, string asm> {
2156   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2157   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2158   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2159   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2160 }
2161
2162 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2163   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2164   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2165   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2166   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2167 }
2168
2169 //===----------------------------------------------------------------------===//
2170 // Vector instruction mappings
2171 //===----------------------------------------------------------------------===//
2172
2173 // Maps an opcode in e32 form to its e64 equivalent
2174 def getVOPe64 : InstrMapping {
2175   let FilterClass = "VOP";
2176   let RowFields = ["OpName"];
2177   let ColFields = ["Size"];
2178   let KeyCol = ["4"];
2179   let ValueCols = [["8"]];
2180 }
2181
2182 // Maps an opcode in e64 form to its e32 equivalent
2183 def getVOPe32 : InstrMapping {
2184   let FilterClass = "VOP";
2185   let RowFields = ["OpName"];
2186   let ColFields = ["Size"];
2187   let KeyCol = ["8"];
2188   let ValueCols = [["4"]];
2189 }
2190
2191 // Maps an original opcode to its commuted version
2192 def getCommuteRev : InstrMapping {
2193   let FilterClass = "VOP2_REV";
2194   let RowFields = ["RevOp"];
2195   let ColFields = ["IsOrig"];
2196   let KeyCol = ["1"];
2197   let ValueCols = [["0"]];
2198 }
2199
2200 def getMaskedMIMGOp : InstrMapping {
2201   let FilterClass = "MIMG_Mask";
2202   let RowFields = ["Op"];
2203   let ColFields = ["Channels"];
2204   let KeyCol = ["4"];
2205   let ValueCols = [["1"], ["2"], ["3"] ];
2206 }
2207
2208 // Maps an commuted opcode to its original version
2209 def getCommuteOrig : InstrMapping {
2210   let FilterClass = "VOP2_REV";
2211   let RowFields = ["RevOp"];
2212   let ColFields = ["IsOrig"];
2213   let KeyCol = ["0"];
2214   let ValueCols = [["1"]];
2215 }
2216
2217 def getMCOpcodeGen : InstrMapping {
2218   let FilterClass = "SIMCInstr";
2219   let RowFields = ["PseudoInstr"];
2220   let ColFields = ["Subtarget"];
2221   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2222   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2223 }
2224
2225 def getAddr64Inst : InstrMapping {
2226   let FilterClass = "MUBUFAddr64Table";
2227   let RowFields = ["OpName"];
2228   let ColFields = ["IsAddr64"];
2229   let KeyCol = ["0"];
2230   let ValueCols = [["1"]];
2231 }
2232
2233 // Maps an atomic opcode to its version with a return value.
2234 def getAtomicRetOp : InstrMapping {
2235   let FilterClass = "AtomicNoRet";
2236   let RowFields = ["NoRetOp"];
2237   let ColFields = ["IsRet"];
2238   let KeyCol = ["0"];
2239   let ValueCols = [["1"]];
2240 }
2241
2242 // Maps an atomic opcode to its returnless version.
2243 def getAtomicNoRetOp : InstrMapping {
2244   let FilterClass = "AtomicNoRet";
2245   let RowFields = ["NoRetOp"];
2246   let ColFields = ["IsRet"];
2247   let KeyCol = ["1"];
2248   let ValueCols = [["0"]];
2249 }
2250
2251 include "SIInstructions.td"
2252 include "CIInstructions.td"
2253 include "VIInstructions.td"