lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 class vop {
  11   field bits<9> SI3;
  12   field bits<10> VI3;
  13 }
  14
  15 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  16   field bits<8> SI = si;
  17   field bits<8> VI = vi;
  18
  19   field bits<9>  SI3 = {0, si{7-0}};
  20   field bits<10> VI3 = {0, 0, vi{7-0}};
  21 }
  22
  23 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  24   field bits<8> SI = si;
  25   field bits<8> VI = vi;
  26
  27   field bits<9>  SI3 = {1, 1, si{6-0}};
  28   field bits<10> VI3 = !add(0x140, vi);
  29 }
  30
  31 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  32   field bits<6> SI = si;
  33   field bits<6> VI = vi;
  34
  35   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  36   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  37 }
  38
  39 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  40   let SI3 = si;
  41   let VI3 = vi;
  42 }
  43
  44 class sop1 <bits<8> si, bits<8> vi = si> {
  45   field bits<8> SI = si;
  46   field bits<8> VI = vi;
  47 }
  48
  49 class sop2 <bits<7> si, bits<7> vi = si> {
  50   field bits<7> SI = si;
  51   field bits<7> VI = vi;
  52 }
  53
  54 class sopk <bits<5> si, bits<5> vi = si> {
  55   field bits<5> SI = si;
  56   field bits<5> VI = vi;
  57 }
  58
  59 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  60 // in AMDGPUMCInstLower.h
  61 def SISubtarget {
  62   int NONE = -1;
  63   int SI = 0;
  64   int VI = 1;
  65 }
  66
  67 //===----------------------------------------------------------------------===//
  68 // SI DAG Nodes
  69 //===----------------------------------------------------------------------===//
  70
  71 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  72   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  73                       [SDNPMayLoad, SDNPMemOperand]
  74 >;
  75
  76 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  77   SDTypeProfile<0, 13,
  78     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  79      SDTCisVT<1, iAny>,   // vdata(VGPR)
  80      SDTCisVT<2, i32>,    // num_channels(imm)
  81      SDTCisVT<3, i32>,    // vaddr(VGPR)
  82      SDTCisVT<4, i32>,    // soffset(SGPR)
  83      SDTCisVT<5, i32>,    // inst_offset(imm)
  84      SDTCisVT<6, i32>,    // dfmt(imm)
  85      SDTCisVT<7, i32>,    // nfmt(imm)
  86      SDTCisVT<8, i32>,    // offen(imm)
  87      SDTCisVT<9, i32>,    // idxen(imm)
  88      SDTCisVT<10, i32>,   // glc(imm)
  89      SDTCisVT<11, i32>,   // slc(imm)
  90      SDTCisVT<12, i32>    // tfe(imm)
  91     ]>,
  92   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  93 >;
  94
  95 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
  96   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
  97                        SDTCisVT<3, i32>]>
  98 >;
  99
 100 class SDSample<string opcode> : SDNode <opcode,
 101   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 102                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 103 >;
 104
 105 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 106 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 107 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 108 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 109
 110 def SIconstdata_ptr : SDNode<
 111   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 112 >;
 113
 114 // Transformation function, extract the lower 32bit of a 64bit immediate
 115 def LO32 : SDNodeXForm<imm, [{
 116   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, MVT::i32);
 117 }]>;
 118
 119 def LO32f : SDNodeXForm<fpimm, [{
 120   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 121   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 122 }]>;
 123
 124 // Transformation function, extract the upper 32bit of a 64bit immediate
 125 def HI32 : SDNodeXForm<imm, [{
 126   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, MVT::i32);
 127 }]>;
 128
 129 def HI32f : SDNodeXForm<fpimm, [{
 130   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 131   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 132 }]>;
 133
 134 def IMM8bitDWORD : PatLeaf <(imm),
 135   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 136 >;
 137
 138 def as_dword_i32imm : SDNodeXForm<imm, [{
 139   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, MVT::i32);
 140 }]>;
 141
 142 def as_i1imm : SDNodeXForm<imm, [{
 143   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i1);
 144 }]>;
 145
 146 def as_i8imm : SDNodeXForm<imm, [{
 147   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i8);
 148 }]>;
 149
 150 def as_i16imm : SDNodeXForm<imm, [{
 151   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i16);
 152 }]>;
 153
 154 def as_i32imm: SDNodeXForm<imm, [{
 155   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i32);
 156 }]>;
 157
 158 def as_i64imm: SDNodeXForm<imm, [{
 159   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i64);
 160 }]>;
 161
 162 def IMM8bit : PatLeaf <(imm),
 163   [{return isUInt<8>(N->getZExtValue());}]
 164 >;
 165
 166 def IMM12bit : PatLeaf <(imm),
 167   [{return isUInt<12>(N->getZExtValue());}]
 168 >;
 169
 170 def IMM16bit : PatLeaf <(imm),
 171   [{return isUInt<16>(N->getZExtValue());}]
 172 >;
 173
 174 def IMM20bit : PatLeaf <(imm),
 175   [{return isUInt<20>(N->getZExtValue());}]
 176 >;
 177
 178 def IMM32bit : PatLeaf <(imm),
 179   [{return isUInt<32>(N->getZExtValue());}]
 180 >;
 181
 182 def mubuf_vaddr_offset : PatFrag<
 183   (ops node:$ptr, node:$offset, node:$imm_offset),
 184   (add (add node:$ptr, node:$offset), node:$imm_offset)
 185 >;
 186
 187 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 188   return isInlineImmediate(N);
 189 }]>;
 190
 191 class SGPRImm <dag frag> : PatLeaf<frag, [{
 192   if (TM.getSubtarget<AMDGPUSubtarget>().getGeneration() <
 193       AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 194     return false;
 195   }
 196   const SIRegisterInfo *SIRI =
 197                        static_cast<const SIRegisterInfo*>(TM.getSubtargetImpl()->getRegisterInfo());
 198   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 199                                                 U != E; ++U) {
 200     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 201       return true;
 202     }
 203   }
 204   return false;
 205 }]>;
 206
 207 //===----------------------------------------------------------------------===//
 208 // Custom Operands
 209 //===----------------------------------------------------------------------===//
 210
 211 def FRAMEri32 : Operand<iPTR> {
 212   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 213 }
 214
 215 def sopp_brtarget : Operand<OtherVT> {
 216   let EncoderMethod = "getSOPPBrEncoding";
 217   let OperandType = "OPERAND_PCREL";
 218 }
 219
 220 include "SIInstrFormats.td"
 221 include "VIInstrFormats.td"
 222
 223 let OperandType = "OPERAND_IMMEDIATE" in {
 224
 225 def offen : Operand<i1> {
 226   let PrintMethod = "printOffen";
 227 }
 228 def idxen : Operand<i1> {
 229   let PrintMethod = "printIdxen";
 230 }
 231 def addr64 : Operand<i1> {
 232   let PrintMethod = "printAddr64";
 233 }
 234 def mbuf_offset : Operand<i16> {
 235   let PrintMethod = "printMBUFOffset";
 236 }
 237 def ds_offset : Operand<i16> {
 238   let PrintMethod = "printDSOffset";
 239 }
 240 def ds_offset0 : Operand<i8> {
 241   let PrintMethod = "printDSOffset0";
 242 }
 243 def ds_offset1 : Operand<i8> {
 244   let PrintMethod = "printDSOffset1";
 245 }
 246 def glc : Operand <i1> {
 247   let PrintMethod = "printGLC";
 248 }
 249 def slc : Operand <i1> {
 250   let PrintMethod = "printSLC";
 251 }
 252 def tfe : Operand <i1> {
 253   let PrintMethod = "printTFE";
 254 }
 255
 256 def omod : Operand <i32> {
 257   let PrintMethod = "printOModSI";
 258 }
 259
 260 def ClampMod : Operand <i1> {
 261   let PrintMethod = "printClampSI";
 262 }
 263
 264 } // End OperandType = "OPERAND_IMMEDIATE"
 265
 266 //===----------------------------------------------------------------------===//
 267 // Complex patterns
 268 //===----------------------------------------------------------------------===//
 269
 270 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 271 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 272
 273 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 274 def MUBUFAddr64 : ComplexPattern<i64, 3, "SelectMUBUFAddr64">;
 275 def MUBUFAddr64Atomic : ComplexPattern<i64, 4, "SelectMUBUFAddr64">;
 276 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 277 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 278 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 279
 280 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 281 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 282 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 283
 284 //===----------------------------------------------------------------------===//
 285 // SI assembler operands
 286 //===----------------------------------------------------------------------===//
 287
 288 def SIOperand {
 289   int ZERO = 0x80;
 290   int VCC = 0x6A;
 291   int FLAT_SCR = 0x68;
 292 }
 293
 294 def SRCMODS {
 295   int NONE = 0;
 296 }
 297
 298 def DSTCLAMP {
 299   int NONE = 0;
 300 }
 301
 302 def DSTOMOD {
 303   int NONE = 0;
 304 }
 305
 306 //===----------------------------------------------------------------------===//
 307 //
 308 // SI Instruction multiclass helpers.
 309 //
 310 // Instructions with _32 take 32-bit operands.
 311 // Instructions with _64 take 64-bit operands.
 312 //
 313 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 314 // encoding is the standard encoding, but instruction that make use of
 315 // any of the instruction modifiers must use the 64-bit encoding.
 316 //
 317 // Instructions with _e32 use the 32-bit encoding.
 318 // Instructions with _e64 use the 64-bit encoding.
 319 //
 320 //===----------------------------------------------------------------------===//
 321
 322 class SIMCInstr <string pseudo, int subtarget> {
 323   string PseudoInstr = pseudo;
 324   int Subtarget = subtarget;
 325 }
 326
 327 //===----------------------------------------------------------------------===//
 328 // EXP classes
 329 //===----------------------------------------------------------------------===//
 330
 331 class EXPCommon : InstSI<
 332   (outs),
 333   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 334        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 335   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 336   [] > {
 337
 338   let EXP_CNT = 1;
 339   let Uses = [EXEC];
 340 }
 341
 342 multiclass EXP_m {
 343
 344   let isPseudo = 1 in {
 345     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 346   }
 347
 348   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 349
 350   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 351 }
 352
 353 //===----------------------------------------------------------------------===//
 354 // Scalar classes
 355 //===----------------------------------------------------------------------===//
 356
 357 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 358   SOP1 <outs, ins, "", pattern>,
 359   SIMCInstr<opName, SISubtarget.NONE> {
 360   let isPseudo = 1;
 361 }
 362
 363 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm,
 364                     list<dag> pattern> :
 365   SOP1 <outs, ins, asm, pattern>,
 366   SOP1e <op.SI>,
 367   SIMCInstr<opName, SISubtarget.SI>;
 368
 369 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm,
 370                     list<dag> pattern> :
 371   SOP1 <outs, ins, asm, pattern>,
 372   SOP1e <op.VI>,
 373   SIMCInstr<opName, SISubtarget.VI>;
 374
 375 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> {
 376   def "" : SOP1_Pseudo <opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 377     pattern>;
 378
 379   def _si : SOP1_Real_si <op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 380     opName#" $dst, $src0", pattern>;
 381
 382   def _vi : SOP1_Real_vi <op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 383     opName#" $dst, $src0", pattern>;
 384 }
 385
 386 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> {
 387   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 388     pattern>;
 389
 390   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 391     opName#" $dst, $src0", pattern>;
 392
 393   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 394     opName#" $dst, $src0", pattern>;
 395 }
 396
 397 // no input, 64-bit output.
 398 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 399   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 400
 401   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 402     opName#" $dst", pattern> {
 403     let SSRC0 = 0;
 404   }
 405
 406   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 407     opName#" $dst", pattern> {
 408     let SSRC0 = 0;
 409   }
 410 }
 411
 412 // 64-bit input, 32-bit output.
 413 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> {
 414   def "" : SOP1_Pseudo <opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 415     pattern>;
 416
 417   def _si : SOP1_Real_si <op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 418     opName#" $dst, $src0", pattern>;
 419
 420   def _vi : SOP1_Real_vi <op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 421     opName#" $dst, $src0", pattern>;
 422 }
 423
 424 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 425   SOP2<outs, ins, "", pattern>,
 426   SIMCInstr<opName, SISubtarget.NONE> {
 427   let isPseudo = 1;
 428   let Size = 4;
 429 }
 430
 431 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm,
 432                    list<dag> pattern> :
 433   SOP2<outs, ins, asm, pattern>,
 434   SOP2e<op.SI>,
 435   SIMCInstr<opName, SISubtarget.SI>;
 436
 437 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm,
 438                    list<dag> pattern> :
 439   SOP2<outs, ins, asm, pattern>,
 440   SOP2e<op.VI>,
 441   SIMCInstr<opName, SISubtarget.VI>;
 442
 443 multiclass SOP2_SELECT_32 <sop2 op, string opName, list<dag> pattern> {
 444   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 445     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc), pattern>;
 446
 447   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 448     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 449     opName#" $dst, $src0, $src1 [$scc]", pattern>;
 450
 451   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 452     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 453     opName#" $dst, $src0, $src1 [$scc]", pattern>;
 454 }
 455
 456 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> {
 457   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 458     (ins SSrc_32:$src0, SSrc_32:$src1), pattern>;
 459
 460   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 461     (ins SSrc_32:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 462
 463   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 464     (ins SSrc_32:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 465 }
 466
 467 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> {
 468   def "" : SOP2_Pseudo <opName, (outs SReg_64:$dst),
 469     (ins SSrc_64:$src0, SSrc_64:$src1), pattern>;
 470
 471   def _si : SOP2_Real_si <op, opName, (outs SReg_64:$dst),
 472     (ins SSrc_64:$src0, SSrc_64:$src1), opName#" $dst, $src0, $src1", pattern>;
 473
 474   def _vi : SOP2_Real_vi <op, opName, (outs SReg_64:$dst),
 475     (ins SSrc_64:$src0, SSrc_64:$src1), opName#" $dst, $src0, $src1", pattern>;
 476 }
 477
 478 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> {
 479   def "" : SOP2_Pseudo <opName, (outs SReg_64:$dst),
 480     (ins SSrc_64:$src0, SSrc_32:$src1), pattern>;
 481
 482   def _si : SOP2_Real_si <op, opName, (outs SReg_64:$dst),
 483     (ins SSrc_64:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 484
 485   def _vi : SOP2_Real_vi <op, opName, (outs SReg_64:$dst),
 486     (ins SSrc_64:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 487 }
 488
 489
 490 class SOPC_Helper <bits<7> op, RegisterClass rc, ValueType vt,
 491                     string opName, PatLeaf cond> : SOPC <
 492   op, (outs SCCReg:$dst), (ins rc:$src0, rc:$src1),
 493   opName#" $dst, $src0, $src1", []>;
 494
 495 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 496   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 497
 498 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 499   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 500
 501 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 502   SOPK <outs, ins, "", pattern>,
 503   SIMCInstr<opName, SISubtarget.NONE> {
 504   let isPseudo = 1;
 505 }
 506
 507 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm,
 508                     list<dag> pattern> :
 509   SOPK <outs, ins, asm, pattern>,
 510   SOPKe <op.SI>,
 511   SIMCInstr<opName, SISubtarget.SI>;
 512
 513 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm,
 514                     list<dag> pattern> :
 515   SOPK <outs, ins, asm, pattern>,
 516   SOPKe <op.VI>,
 517   SIMCInstr<opName, SISubtarget.VI>;
 518
 519 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 520   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 521     pattern>;
 522
 523   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 524     opName#" $dst, $src0", pattern>;
 525
 526   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 527     opName#" $dst, $src0", pattern>;
 528 }
 529
 530 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 531   def "" : SOPK_Pseudo <opName, (outs SCCReg:$dst),
 532     (ins SReg_32:$src0, u16imm:$src1), pattern>;
 533
 534   def _si : SOPK_Real_si <op, opName, (outs SCCReg:$dst),
 535     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0", pattern>;
 536
 537   def _vi : SOPK_Real_vi <op, opName, (outs SCCReg:$dst),
 538     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0", pattern>;
 539 }
 540
 541 //===----------------------------------------------------------------------===//
 542 // SMRD classes
 543 //===----------------------------------------------------------------------===//
 544
 545 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 546   SMRD <outs, ins, "", pattern>,
 547   SIMCInstr<opName, SISubtarget.NONE> {
 548   let isPseudo = 1;
 549 }
 550
 551 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 552                     string asm> :
 553   SMRD <outs, ins, asm, []>,
 554   SMRDe <op, imm>,
 555   SIMCInstr<opName, SISubtarget.SI>;
 556
 557 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 558                     string asm> :
 559   SMRD <outs, ins, asm, []>,
 560   SMEMe_vi <op, imm>,
 561   SIMCInstr<opName, SISubtarget.VI>;
 562
 563 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 564                    string asm, list<dag> pattern> {
 565
 566   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 567
 568   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 569
 570   def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 571 }
 572
 573 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 574                         RegisterClass dstClass> {
 575   defm _IMM : SMRD_m <
 576     op, opName#"_IMM", 1, (outs dstClass:$dst),
 577     (ins baseClass:$sbase, u32imm:$offset),
 578     opName#" $dst, $sbase, $offset", []
 579   >;
 580
 581   defm _SGPR : SMRD_m <
 582     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 583     (ins baseClass:$sbase, SReg_32:$soff),
 584     opName#" $dst, $sbase, $soff", []
 585   >;
 586 }
 587
 588 //===----------------------------------------------------------------------===//
 589 // Vector ALU classes
 590 //===----------------------------------------------------------------------===//
 591
 592 // This must always be right before the operand being input modified.
 593 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 594   let PrintMethod = "printOperandAndMods";
 595 }
 596 def InputModsNoDefault : Operand <i32> {
 597   let PrintMethod = "printOperandAndMods";
 598 }
 599
 600 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 601   int ret =
 602     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 603          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 604                                               3)); // VOP3
 605 }
 606
 607 // Returns the register class to use for the destination of VOP[123C]
 608 // instructions for the given VT.
 609 class getVALUDstForVT<ValueType VT> {
 610   RegisterClass ret = !if(!eq(VT.Size, 32), VReg_32, VReg_64);
 611 }
 612
 613 // Returns the register class to use for source 0 of VOP[12C]
 614 // instructions for the given VT.
 615 class getVOPSrc0ForVT<ValueType VT> {
 616   RegisterClass ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 617 }
 618
 619 // Returns the register class to use for source 1 of VOP[12C] for the
 620 // given VT.
 621 class getVOPSrc1ForVT<ValueType VT> {
 622   RegisterClass ret = !if(!eq(VT.Size, 32), VReg_32, VReg_64);
 623 }
 624
 625 // Returns the register classes for the source arguments of a VOP[12C]
 626 // instruction for the given SrcVTs.
 627 class getInRC32 <list<ValueType> SrcVT> {
 628   list<RegisterClass> ret = [
 629     getVOPSrc0ForVT<SrcVT[0]>.ret,
 630     getVOPSrc1ForVT<SrcVT[1]>.ret
 631   ];
 632 }
 633
 634 // Returns the register class to use for sources of VOP3 instructions for the
 635 // given VT.
 636 class getVOP3SrcForVT<ValueType VT> {
 637   RegisterClass ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 638 }
 639
 640 // Returns the register classes for the source arguments of a VOP3
 641 // instruction for the given SrcVTs.
 642 class getInRC64 <list<ValueType> SrcVT> {
 643   list<RegisterClass> ret = [
 644     getVOP3SrcForVT<SrcVT[0]>.ret,
 645     getVOP3SrcForVT<SrcVT[1]>.ret,
 646     getVOP3SrcForVT<SrcVT[2]>.ret
 647   ];
 648 }
 649
 650 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 651 class hasModifiers<ValueType SrcVT> {
 652   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 653             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 654 }
 655
 656 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 657 class getIns32 <RegisterClass Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 658   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 659             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 660                                     (ins)));
 661 }
 662
 663 // Returns the input arguments for VOP3 instructions for the given SrcVT.
 664 class getIns64 <RegisterClass Src0RC, RegisterClass Src1RC,
 665                 RegisterClass Src2RC, int NumSrcArgs,
 666                 bit HasModifiers> {
 667
 668   dag ret =
 669     !if (!eq(NumSrcArgs, 1),
 670       !if (!eq(HasModifiers, 1),
 671         // VOP1 with modifiers
 672         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 673              ClampMod:$clamp, omod:$omod)
 674       /* else */,
 675         // VOP1 without modifiers
 676         (ins Src0RC:$src0)
 677       /* endif */ ),
 678     !if (!eq(NumSrcArgs, 2),
 679       !if (!eq(HasModifiers, 1),
 680         // VOP 2 with modifiers
 681         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 682              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 683              ClampMod:$clamp, omod:$omod)
 684       /* else */,
 685         // VOP2 without modifiers
 686         (ins Src0RC:$src0, Src1RC:$src1)
 687       /* endif */ )
 688     /* NumSrcArgs == 3 */,
 689       !if (!eq(HasModifiers, 1),
 690         // VOP3 with modifiers
 691         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 692              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 693              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
 694              ClampMod:$clamp, omod:$omod)
 695       /* else */,
 696         // VOP3 without modifiers
 697         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
 698       /* endif */ )));
 699 }
 700
 701 // Returns the assembly string for the inputs and outputs of a VOP[12C]
 702 // instruction.  This does not add the _e32 suffix, so it can be reused
 703 // by getAsm64.
 704 class getAsm32 <int NumSrcArgs> {
 705   string src1 = ", $src1";
 706   string src2 = ", $src2";
 707   string ret = " $dst, $src0"#
 708                !if(!eq(NumSrcArgs, 1), "", src1)#
 709                !if(!eq(NumSrcArgs, 3), src2, "");
 710 }
 711
 712 // Returns the assembly string for the inputs and outputs of a VOP3
 713 // instruction.
 714 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
 715   string src0 = "$src0_modifiers,";
 716   string src1 = !if(!eq(NumSrcArgs, 1), "",
 717                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
 718                                            " $src1_modifiers,"));
 719   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
 720   string ret =
 721   !if(!eq(HasModifiers, 0),
 722       getAsm32<NumSrcArgs>.ret,
 723       " $dst, "#src0#src1#src2#"$clamp"#"$omod");
 724 }
 725
 726
 727 class VOPProfile <list<ValueType> _ArgVT> {
 728
 729   field list<ValueType> ArgVT = _ArgVT;
 730
 731   field ValueType DstVT = ArgVT[0];
 732   field ValueType Src0VT = ArgVT[1];
 733   field ValueType Src1VT = ArgVT[2];
 734   field ValueType Src2VT = ArgVT[3];
 735   field RegisterClass DstRC = getVALUDstForVT<DstVT>.ret;
 736   field RegisterClass Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
 737   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
 738   field RegisterClass Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
 739   field RegisterClass Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
 740   field RegisterClass Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
 741
 742   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
 743   field bit HasModifiers = hasModifiers<Src0VT>.ret;
 744
 745   field dag Outs = (outs DstRC:$dst);
 746
 747   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
 748   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
 749                              HasModifiers>.ret;
 750
 751   field string Asm32 = "_e32"#getAsm32<NumSrcArgs>.ret;
 752   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
 753 }
 754
 755 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
 756 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
 757 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
 758 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
 759 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
 760 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
 761 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
 762 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
 763 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
 764
 765 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
 766 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
 767 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
 768 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
 769 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
 770 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
 771 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
 772   let Src0RC32 = VCSrc_32;
 773 }
 774 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
 775 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
 776
 777 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
 778 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
 779 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
 780 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
 781
 782
 783 class VOP <string opName> {
 784   string OpName = opName;
 785 }
 786
 787 class VOP2_REV <string revOp, bit isOrig> {
 788   string RevOp = revOp;
 789   bit IsOrig = isOrig;
 790 }
 791
 792 class AtomicNoRet <string noRetOp, bit isRet> {
 793   string NoRetOp = noRetOp;
 794   bit IsRet = isRet;
 795 }
 796
 797 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 798   VOP1Common <outs, ins, "", pattern>,
 799   VOP <opName>,
 800   SIMCInstr <opName#"_e32", SISubtarget.NONE> {
 801   let isPseudo = 1;
 802 }
 803
 804 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
 805                    string opName> {
 806   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
 807
 808   def _si : VOP1<op.SI, outs, ins, asm, []>,
 809             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 810   def _vi : VOP1<op.VI, outs, ins, asm, []>,
 811             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 812 }
 813
 814 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 815   VOP2Common <outs, ins, "", pattern>,
 816   VOP <opName>,
 817   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
 818   let isPseudo = 1;
 819 }
 820
 821 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
 822                    string opName, string revOpSI, string revOpVI> {
 823   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
 824            VOP2_REV<revOpSI#"_e32", !eq(revOpSI, opName)>;
 825
 826   def _si : VOP2 <op.SI, outs, ins, opName#asm, []>,
 827             VOP2_REV<revOpSI#"_e32_si", !eq(revOpSI, opName)>,
 828             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 829   def _vi : VOP2 <op.VI, outs, ins, opName#asm, []>,
 830             VOP2_REV<revOpVI#"_e32_vi", !eq(revOpVI, opName)>,
 831             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 832 }
 833
 834 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
 835
 836   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
 837   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
 838   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ? ,0) ,0);
 839   bits<2> omod = !if(HasModifiers, ?, 0);
 840   bits<1> clamp = !if(HasModifiers, ?, 0);
 841   bits<9> src1 = !if(HasSrc1, ?, 0);
 842   bits<9> src2 = !if(HasSrc2, ?, 0);
 843 }
 844
 845 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 846   VOP3Common <outs, ins, "", pattern>,
 847   VOP <opName>,
 848   SIMCInstr<opName#"_e64", SISubtarget.NONE> {
 849   let isPseudo = 1;
 850 }
 851
 852 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
 853   VOP3Common <outs, ins, asm, []>,
 854   VOP3e <op>,
 855   SIMCInstr<opName#"_e64", SISubtarget.SI>;
 856
 857 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
 858   VOP3Common <outs, ins, asm, []>,
 859   VOP3e_vi <op>,
 860   SIMCInstr <opName#"_e64", SISubtarget.VI>;
 861
 862 // VI only instruction
 863 class VOP3_vi <bits<10> op, string opName, dag outs, dag ins, string asm,
 864                list<dag> pattern, int NumSrcArgs, bit HasMods = 1> :
 865   VOP3Common <outs, ins, asm, pattern>,
 866   VOP <opName>,
 867   VOP3e_vi <op>,
 868   VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 869                     !if(!eq(NumSrcArgs, 2), 0, 1),
 870                     HasMods>;
 871
 872 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 873                    string opName, int NumSrcArgs, bit HasMods = 1> {
 874
 875   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 876
 877   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 878             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 879                               !if(!eq(NumSrcArgs, 2), 0, 1),
 880                               HasMods>;
 881   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 882             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 883                               !if(!eq(NumSrcArgs, 2), 0, 1),
 884                               HasMods>;
 885 }
 886
 887 // VOP3_m without source modifiers
 888 multiclass VOP3_m_nosrcmod <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 889                    string opName, int NumSrcArgs, bit HasMods = 1> {
 890
 891   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 892
 893   let src0_modifiers = 0,
 894       src1_modifiers = 0,
 895       src2_modifiers = 0 in {
 896     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
 897     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
 898   }
 899 }
 900
 901 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
 902                      list<dag> pattern, string opName, bit HasMods = 1> {
 903
 904   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 905
 906   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 907             VOP3DisableFields<0, 0, HasMods>;
 908
 909   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 910             VOP3DisableFields<0, 0, HasMods>;
 911 }
 912
 913 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
 914                      list<dag> pattern, string opName, string revOpSI, string revOpVI,
 915                      bit HasMods = 1, bit UseFullOp = 0> {
 916
 917   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 918            VOP2_REV<revOpSI#"_e64", !eq(revOpSI, opName)>;
 919
 920   def _si : VOP3_Real_si <op.SI3,
 921               outs, ins, asm, opName>,
 922             VOP2_REV<revOpSI#"_e64_si", !eq(revOpSI, opName)>,
 923             VOP3DisableFields<1, 0, HasMods>;
 924
 925   def _vi : VOP3_Real_vi <op.VI3,
 926               outs, ins, asm, opName>,
 927             VOP2_REV<revOpVI#"_e64_vi", !eq(revOpVI, opName)>,
 928             VOP3DisableFields<1, 0, HasMods>;
 929 }
 930
 931 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
 932                       list<dag> pattern, string opName, string revOp,
 933                       bit HasMods = 1, bit UseFullOp = 0> {
 934   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 935            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
 936
 937   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
 938   // can write it into any SGPR. We currently don't use the carry out,
 939   // so for now hardcode it to VCC as well.
 940   let sdst = SIOperand.VCC, Defs = [VCC] in {
 941     def _si : VOP3b <op.SI3, outs, ins, asm, pattern>,
 942               VOP3DisableFields<1, 0, HasMods>,
 943               SIMCInstr<opName#"_e64", SISubtarget.SI>,
 944               VOP2_REV<revOp#"_e64_si", !eq(revOp, opName)>;
 945
 946     // TODO: Do we need this VI variant here?
 947     /*def _vi : VOP3b_vi <op.VI3, outs, ins, asm, pattern>,
 948               VOP3DisableFields<1, 0, HasMods>,
 949               SIMCInstr<opName#"_e64", SISubtarget.VI>,
 950               VOP2_REV<revOp#"_e64_vi", !eq(revOp, opName)>;*/
 951   } // End sdst = SIOperand.VCC, Defs = [VCC]
 952 }
 953
 954 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
 955                      list<dag> pattern, string opName,
 956                      bit HasMods, bit defExec> {
 957
 958   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 959
 960   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 961             VOP3DisableFields<1, 0, HasMods> {
 962     let Defs = !if(defExec, [EXEC], []);
 963   }
 964
 965   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 966             VOP3DisableFields<1, 0, HasMods> {
 967     let Defs = !if(defExec, [EXEC], []);
 968   }
 969 }
 970
 971 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
 972                         dag ins32, string asm32, list<dag> pat32,
 973                         dag ins64, string asm64, list<dag> pat64,
 974                         bit HasMods> {
 975
 976   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
 977
 978   defm _e64 : VOP3_1_m <op, outs, ins64, opName#"_e64"#asm64, pat64, opName, HasMods>;
 979 }
 980
 981 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
 982                      SDPatternOperator node = null_frag> : VOP1_Helper <
 983   op, opName, P.Outs,
 984   P.Ins32, P.Asm32, [],
 985   P.Ins64, P.Asm64,
 986   !if(P.HasModifiers,
 987       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
 988                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
 989       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
 990   P.HasModifiers
 991 >;
 992
 993 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
 994                        SDPatternOperator node = null_frag> {
 995
 996   def _e32 : VOP1 <op.SI, P.Outs, P.Ins32, opName#P.Asm32, []>,
 997              VOP <opName>;
 998
 999   def _e64 : VOP3Common <P.Outs, P.Ins64, opName#P.Asm64,
1000     !if(P.HasModifiers,
1001       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1002                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1003       [(set P.DstVT:$dst, (node P.Src0VT:$src0))])>,
1004             VOP <opName>,
1005             VOP3e <op.SI3>,
1006             VOP3DisableFields<0, 0, P.HasModifiers>;
1007 }
1008
1009 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1010                         dag ins32, string asm32, list<dag> pat32,
1011                         dag ins64, string asm64, list<dag> pat64,
1012                         string revOpSI, string revOpVI, bit HasMods> {
1013   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOpSI, revOpVI>;
1014
1015   defm _e64 : VOP3_2_m <op,
1016     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOpSI, revOpVI, HasMods
1017   >;
1018 }
1019
1020 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1021                      SDPatternOperator node = null_frag,
1022                      string revOpSI = opName, string revOpVI = revOpSI> : VOP2_Helper <
1023   op, opName, P.Outs,
1024   P.Ins32, P.Asm32, [],
1025   P.Ins64, P.Asm64,
1026   !if(P.HasModifiers,
1027       [(set P.DstVT:$dst,
1028            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1029                                       i1:$clamp, i32:$omod)),
1030                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1031       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1032   revOpSI, revOpVI, P.HasModifiers
1033 >;
1034
1035 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1036                          dag ins32, string asm32, list<dag> pat32,
1037                          dag ins64, string asm64, list<dag> pat64,
1038                          string revOp, bit HasMods> {
1039
1040   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp, revOp>;
1041
1042   defm _e64 : VOP3b_2_m <op,
1043     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOp, HasMods
1044   >;
1045 }
1046
1047 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1048                       SDPatternOperator node = null_frag,
1049                       string revOp = opName> : VOP2b_Helper <
1050   op, opName, P.Outs,
1051   P.Ins32, P.Asm32, [],
1052   P.Ins64, P.Asm64,
1053   !if(P.HasModifiers,
1054       [(set P.DstVT:$dst,
1055            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1056                                       i1:$clamp, i32:$omod)),
1057                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1058       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1059   revOp, P.HasModifiers
1060 >;
1061
1062 class VOPC_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1063   VOPCCommon <ins, "", pattern>,
1064   VOP <opName>,
1065   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1066   let isPseudo = 1;
1067 }
1068
1069 multiclass VOPC_m <vopc op, dag outs, dag ins, string asm, list<dag> pattern,
1070                    string opName, bit DefExec> {
1071   def "" : VOPC_Pseudo <outs, ins, pattern, opName>;
1072
1073   def _si : VOPC<op.SI, ins, asm, []>,
1074             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1075     let Defs = !if(DefExec, [EXEC], []);
1076   }
1077
1078   def _vi : VOPC<op.VI, ins, asm, []>,
1079             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1080     let Defs = !if(DefExec, [EXEC], []);
1081   }
1082 }
1083
1084 multiclass VOPC_Helper <vopc op, string opName,
1085                         dag ins32, string asm32, list<dag> pat32,
1086                         dag out64, dag ins64, string asm64, list<dag> pat64,
1087                         bit HasMods, bit DefExec> {
1088   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1089
1090   defm _e64 : VOP3_C_m <op, out64, ins64, opName#"_e64"#asm64, pat64,
1091                         opName, HasMods, DefExec>;
1092 }
1093
1094 multiclass VOPCInst <vopc op, string opName,
1095                      VOPProfile P, PatLeaf cond = COND_NULL,
1096                      bit DefExec = 0> : VOPC_Helper <
1097   op, opName,
1098   P.Ins32, P.Asm32, [],
1099   (outs SReg_64:$dst), P.Ins64, P.Asm64,
1100   !if(P.HasModifiers,
1101       [(set i1:$dst,
1102           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1103                                       i1:$clamp, i32:$omod)),
1104                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1105                  cond))],
1106       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1107   P.HasModifiers, DefExec
1108 >;
1109
1110 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1111   VOPCInst <op, opName, VOP_F32_F32_F32, cond>;
1112
1113 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1114   VOPCInst <op, opName, VOP_F64_F64_F64, cond>;
1115
1116 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1117   VOPCInst <op, opName, VOP_I32_I32_I32, cond>;
1118
1119 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1120   VOPCInst <op, opName, VOP_I64_I64_I64, cond>;
1121
1122
1123 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1124                   PatLeaf cond = COND_NULL>
1125   : VOPCInst <op, opName, P, cond, 1>;
1126
1127 multiclass VOPCX_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1128   VOPCX <op, opName, VOP_F32_F32_F32, cond>;
1129
1130 multiclass VOPCX_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1131   VOPCX <op, opName, VOP_F64_F64_F64, cond>;
1132
1133 multiclass VOPCX_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1134   VOPCX <op, opName, VOP_I32_I32_I32, cond>;
1135
1136 multiclass VOPCX_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1137   VOPCX <op, opName, VOP_I64_I64_I64, cond>;
1138
1139 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1140                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1141     op, outs, ins, opName#asm, pat, opName, NumSrcArgs, HasMods
1142 >;
1143
1144 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1145                      SDPatternOperator node = null_frag> : VOP3_Helper <
1146   op, opName, P.Outs, P.Ins64, P.Asm64,
1147   !if(!eq(P.NumSrcArgs, 3),
1148     !if(P.HasModifiers,
1149         [(set P.DstVT:$dst,
1150             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1151                                        i1:$clamp, i32:$omod)),
1152                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1153                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1154         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1155                                   P.Src2VT:$src2))]),
1156   !if(!eq(P.NumSrcArgs, 2),
1157     !if(P.HasModifiers,
1158         [(set P.DstVT:$dst,
1159             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1160                                        i1:$clamp, i32:$omod)),
1161                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1162         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1163   /* P.NumSrcArgs == 1 */,
1164     !if(P.HasModifiers,
1165         [(set P.DstVT:$dst,
1166             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1167                                        i1:$clamp, i32:$omod))))],
1168         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1169   P.NumSrcArgs, P.HasModifiers
1170 >;
1171
1172 class VOP3InstVI <bits<10> op, string opName, VOPProfile P,
1173                   SDPatternOperator node = null_frag> : VOP3_vi <
1174   op, opName#"_vi", P.Outs, P.Ins64, opName#P.Asm64,
1175   !if(!eq(P.NumSrcArgs, 3),
1176     !if(P.HasModifiers,
1177         [(set P.DstVT:$dst,
1178             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1179                                        i1:$clamp, i32:$omod)),
1180                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1181                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1182         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1183                                   P.Src2VT:$src2))]),
1184   !if(!eq(P.NumSrcArgs, 2),
1185     !if(P.HasModifiers,
1186         [(set P.DstVT:$dst,
1187             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1188                                        i1:$clamp, i32:$omod)),
1189                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1190         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1191   /* P.NumSrcArgs == 1 */,
1192     !if(P.HasModifiers,
1193         [(set P.DstVT:$dst,
1194             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1195                                        i1:$clamp, i32:$omod))))],
1196         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1197   P.NumSrcArgs, P.HasModifiers
1198 >;
1199
1200 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterClass arc,
1201                     string opName, list<dag> pattern> :
1202   VOP3b_2_m <
1203   op, (outs vrc:$vdst, SReg_64:$sdst),
1204       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1205            InputModsNoDefault:$src1_modifiers, arc:$src1,
1206            InputModsNoDefault:$src2_modifiers, arc:$src2,
1207            ClampMod:$clamp, omod:$omod),
1208   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1209   opName, opName, 1, 1
1210 >;
1211
1212 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1213   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1214
1215 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1216   VOP3b_Helper <op, VReg_32, VSrc_32, opName, pattern>;
1217
1218
1219 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1220   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1221         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1222         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1223   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1224         i32:$src1_modifiers, P.Src1VT:$src1,
1225         i32:$src2_modifiers, P.Src2VT:$src2,
1226         i1:$clamp,
1227         i32:$omod)>;
1228
1229 //===----------------------------------------------------------------------===//
1230 // Interpolation opcodes
1231 //===----------------------------------------------------------------------===//
1232
1233 class VINTRP_Pseudo <string opName, dag outs, dag ins, string asm,
1234                      list<dag> pattern> :
1235   VINTRPCommon <outs, ins, asm, pattern>,
1236   SIMCInstr<opName, SISubtarget.NONE> {
1237   let isPseudo = 1;
1238 }
1239
1240 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1241                       string asm, list<dag> pattern> :
1242   VINTRPCommon <outs, ins, asm, pattern>,
1243   VINTRPe <op>,
1244   SIMCInstr<opName, SISubtarget.SI>;
1245
1246 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1247                       string asm, list<dag> pattern> :
1248   VINTRPCommon <outs, ins, asm, pattern>,
1249   VINTRPe_vi <op>,
1250   SIMCInstr<opName, SISubtarget.VI>;
1251
1252 multiclass VINTRP_m <bits <2> op, string opName, dag outs, dag ins, string asm,
1253                      string disableEncoding = "", string constraints = "",
1254                      list<dag> pattern = []> {
1255   let DisableEncoding = disableEncoding,
1256       Constraints = constraints in {
1257     def "" : VINTRP_Pseudo <opName, outs, ins, asm, pattern>;
1258
1259     def _si : VINTRP_Real_si <op, opName, outs, ins, asm, pattern>;
1260
1261     def _vi : VINTRP_Real_vi <op, opName, outs, ins, asm, pattern>;
1262   }
1263 }
1264
1265 //===----------------------------------------------------------------------===//
1266 // Vector I/O classes
1267 //===----------------------------------------------------------------------===//
1268
1269 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1270   DS <outs, ins, "", pattern>,
1271   SIMCInstr <opName, SISubtarget.NONE> {
1272   let isPseudo = 1;
1273 }
1274
1275 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1276   DS <outs, ins, asm, []>,
1277   DSe <op>,
1278   SIMCInstr <opName, SISubtarget.SI>;
1279
1280 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1281   DS <outs, ins, asm, []>,
1282   DSe_vi <op>,
1283   SIMCInstr <opName, SISubtarget.VI>;
1284
1285 class DS_1A_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1286   DS <outs, ins, asm, []>,
1287   DSe <op>,
1288   SIMCInstr <opName, SISubtarget.SI> {
1289
1290   // Single load interpret the 2 i8imm operands as a single i16 offset.
1291   bits<16> offset;
1292   let offset0 = offset{7-0};
1293   let offset1 = offset{15-8};
1294 }
1295
1296 class DS_1A_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1297   DS <outs, ins, asm, []>,
1298   DSe_vi <op>,
1299   SIMCInstr <opName, SISubtarget.VI> {
1300
1301   // Single load interpret the 2 i8imm operands as a single i16 offset.
1302   bits<16> offset;
1303   let offset0 = offset{7-0};
1304   let offset1 = offset{15-8};
1305 }
1306
1307 multiclass DS_1A_Load_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1308                          list<dag> pat> {
1309   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1310     def "" : DS_Pseudo <opName, outs, ins, pat>;
1311
1312     let data0 = 0, data1 = 0 in {
1313       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1314       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1315     }
1316   }
1317 }
1318
1319 multiclass DS_Load_Helper <bits<8> op, string asm, RegisterClass regClass>
1320     : DS_1A_Load_m <
1321   op,
1322   asm,
1323   (outs regClass:$vdst),
1324   (ins i1imm:$gds, VReg_32:$addr, ds_offset:$offset, M0Reg:$m0),
1325   asm#" $vdst, $addr"#"$offset"#" [M0]",
1326   []>;
1327
1328 multiclass DS_Load2_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1329                        list<dag> pat> {
1330   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1331     def "" : DS_Pseudo <opName, outs, ins, pat>;
1332
1333     let data0 = 0, data1 = 0 in {
1334       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1335       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1336     }
1337   }
1338 }
1339
1340 multiclass DS_Load2_Helper <bits<8> op, string asm, RegisterClass regClass>
1341     : DS_Load2_m <
1342   op,
1343   asm,
1344   (outs regClass:$vdst),
1345   (ins i1imm:$gds, VReg_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1346         M0Reg:$m0),
1347   asm#" $vdst, $addr"#"$offset0"#"$offset1 [M0]",
1348   []>;
1349
1350 multiclass DS_1A_Store_m <bits<8> op, string opName, dag outs, dag ins,
1351                           string asm, list<dag> pat> {
1352   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1353     def "" : DS_Pseudo <opName, outs, ins, pat>;
1354
1355     let data1 = 0, vdst = 0 in {
1356       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1357       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1358     }
1359   }
1360 }
1361
1362 multiclass DS_Store_Helper <bits<8> op, string asm, RegisterClass regClass>
1363     : DS_1A_Store_m <
1364   op,
1365   asm,
1366   (outs),
1367   (ins i1imm:$gds, VReg_32:$addr, regClass:$data0, ds_offset:$offset, M0Reg:$m0),
1368   asm#" $addr, $data0"#"$offset"#" [M0]",
1369   []>;
1370
1371 multiclass DS_Store_m <bits<8> op, string opName, dag outs, dag ins,
1372                        string asm, list<dag> pat> {
1373   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1374     def "" : DS_Pseudo <opName, outs, ins, pat>;
1375
1376     let vdst = 0 in {
1377       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1378       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1379     }
1380   }
1381 }
1382
1383 multiclass DS_Store2_Helper <bits<8> op, string asm, RegisterClass regClass>
1384     : DS_Store_m <
1385   op,
1386   asm,
1387   (outs),
1388   (ins i1imm:$gds, VReg_32:$addr, regClass:$data0, regClass:$data1,
1389        ds_offset0:$offset0, ds_offset1:$offset1, M0Reg:$m0),
1390   asm#" $addr, $data0, $data1"#"$offset0"#"$offset1 [M0]",
1391   []>;
1392
1393 class DS_1A_si <bits<8> op, dag outs, dag ins, string asm, list<dag> pat> :
1394     DS_si <op, outs, ins, asm, pat> {
1395   bits<16> offset;
1396
1397   // Single load interpret the 2 i8imm operands as a single i16 offset.
1398   let offset0 = offset{7-0};
1399   let offset1 = offset{15-8};
1400
1401   let hasSideEffects = 0;
1402 }
1403
1404 // 1 address, 1 data.
1405 class DS_1A1D_RET <bits<8> op, string asm, RegisterClass rc, string noRetOp = ""> : DS_1A_si <
1406   op,
1407   (outs rc:$vdst),
1408   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1409   asm#" $vdst, $addr, $data0"#"$offset"#" [M0]", []>,
1410   AtomicNoRet<noRetOp, 1> {
1411
1412   let data1 = 0;
1413   let mayStore = 1;
1414   let mayLoad = 1;
1415
1416   let hasPostISelHook = 1; // Adjusted to no return version.
1417 }
1418
1419 // 1 address, 2 data.
1420 class DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc, string noRetOp = ""> : DS_1A_si <
1421   op,
1422   (outs rc:$vdst),
1423   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1424   asm#" $vdst, $addr, $data0, $data1"#"$offset"#" [M0]",
1425   []>,
1426   AtomicNoRet<noRetOp, 1> {
1427   let mayStore = 1;
1428   let mayLoad = 1;
1429   let hasPostISelHook = 1; // Adjusted to no return version.
1430 }
1431
1432 // 1 address, 2 data.
1433 class DS_1A2D_NORET <bits<8> op, string asm, RegisterClass rc, string noRetOp = asm> : DS_1A_si <
1434   op,
1435   (outs),
1436   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1437   asm#" $addr, $data0, $data1"#"$offset"#" [M0]",
1438   []>,
1439   AtomicNoRet<noRetOp, 0> {
1440   let mayStore = 1;
1441   let mayLoad = 1;
1442 }
1443
1444 // 1 address, 1 data.
1445 class DS_1A1D_NORET <bits<8> op, string asm, RegisterClass rc, string noRetOp = asm> : DS_1A_si <
1446   op,
1447   (outs),
1448   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1449   asm#" $addr, $data0"#"$offset"#" [M0]",
1450   []>,
1451   AtomicNoRet<noRetOp, 0> {
1452
1453   let data1 = 0;
1454   let mayStore = 1;
1455   let mayLoad = 1;
1456 }
1457
1458 //===----------------------------------------------------------------------===//
1459 // MTBUF classes
1460 //===----------------------------------------------------------------------===//
1461
1462 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1463   MTBUF <outs, ins, "", pattern>,
1464   SIMCInstr<opName, SISubtarget.NONE> {
1465   let isPseudo = 1;
1466 }
1467
1468 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
1469                     string asm> :
1470   MTBUF <outs, ins, asm, []>,
1471   MTBUFe <op>,
1472   SIMCInstr<opName, SISubtarget.SI>;
1473
1474 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
1475   MTBUF <outs, ins, asm, []>,
1476   MTBUFe_vi <op>,
1477   SIMCInstr <opName, SISubtarget.VI>;
1478
1479 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
1480                     list<dag> pattern> {
1481
1482   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
1483
1484   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
1485
1486   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
1487
1488 }
1489
1490 let mayStore = 1, mayLoad = 0 in {
1491
1492 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
1493                                RegisterClass regClass> : MTBUF_m <
1494   op, opName, (outs),
1495   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
1496    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr,
1497    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SSrc_32:$soffset),
1498   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1499         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1500 >;
1501
1502 } // mayStore = 1, mayLoad = 0
1503
1504 let mayLoad = 1, mayStore = 0 in {
1505
1506 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
1507                               RegisterClass regClass> : MTBUF_m <
1508   op, opName, (outs regClass:$dst),
1509   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
1510        i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr, SReg_128:$srsrc,
1511        i1imm:$slc, i1imm:$tfe, SSrc_32:$soffset),
1512   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1513         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1514 >;
1515
1516 } // mayLoad = 1, mayStore = 0
1517
1518 //===----------------------------------------------------------------------===//
1519 // MUBUF classes
1520 //===----------------------------------------------------------------------===//
1521
1522 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1523   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
1524   let lds  = 0;
1525 }
1526
1527 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1528   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
1529   let lds = 0;
1530 }
1531
1532 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
1533
1534   bit IsAddr64 = is_addr64;
1535   string OpName = NAME # suffix;
1536 }
1537
1538 class MUBUFAtomicAddr64 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern>
1539     : MUBUF_si <op, outs, ins, asm, pattern> {
1540
1541   let offen = 0;
1542   let idxen = 0;
1543   let addr64 = 1;
1544   let tfe = 0;
1545   let lds = 0;
1546   let soffset = 128;
1547 }
1548
1549 class MUBUFAtomicOffset <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern>
1550     : MUBUF_si <op, outs, ins, asm, pattern> {
1551
1552   let offen = 0;
1553   let idxen = 0;
1554   let addr64 = 0;
1555   let tfe = 0;
1556   let lds = 0;
1557   let vaddr = 0;
1558 }
1559
1560 multiclass MUBUF_Atomic <bits<7> op, string name, RegisterClass rc,
1561                          ValueType vt, SDPatternOperator atomic> {
1562
1563   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
1564
1565     // No return variants
1566     let glc = 0 in {
1567
1568       def _ADDR64 : MUBUFAtomicAddr64 <
1569         op, (outs),
1570         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
1571              mbuf_offset:$offset, slc:$slc),
1572         name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset"#"$slc", []
1573       >, MUBUFAddr64Table<1>, AtomicNoRet<NAME#"_ADDR64", 0>;
1574
1575       def _OFFSET : MUBUFAtomicOffset <
1576         op, (outs),
1577         (ins rc:$vdata, SReg_128:$srsrc, mbuf_offset:$offset,
1578              SSrc_32:$soffset, slc:$slc),
1579         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", []
1580       >, MUBUFAddr64Table<0>, AtomicNoRet<NAME#"_OFFSET", 0>;
1581     } // glc = 0
1582
1583     // Variant that return values
1584     let glc = 1, Constraints = "$vdata = $vdata_in",
1585         DisableEncoding = "$vdata_in"  in {
1586
1587       def _RTN_ADDR64 : MUBUFAtomicAddr64 <
1588         op, (outs rc:$vdata),
1589         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
1590              mbuf_offset:$offset, slc:$slc),
1591         name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset"#" glc"#"$slc",
1592         [(set vt:$vdata,
1593          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i16:$offset,
1594                                     i1:$slc), vt:$vdata_in))]
1595       >, MUBUFAddr64Table<1, "_RTN">, AtomicNoRet<NAME#"_ADDR64", 1>;
1596
1597       def _RTN_OFFSET : MUBUFAtomicOffset <
1598         op, (outs rc:$vdata),
1599         (ins rc:$vdata_in, SReg_128:$srsrc, mbuf_offset:$offset,
1600              SSrc_32:$soffset, slc:$slc),
1601         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
1602         [(set vt:$vdata,
1603          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
1604                                     i1:$slc), vt:$vdata_in))]
1605       >, MUBUFAddr64Table<0, "_RTN">, AtomicNoRet<NAME#"_OFFSET", 1>;
1606
1607     } // glc = 1
1608
1609   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
1610 }
1611
1612 multiclass MUBUF_Load_Helper <bits<7> op, string asm, RegisterClass regClass,
1613                               ValueType load_vt = i32,
1614                               SDPatternOperator ld = null_frag> {
1615
1616   let mayLoad = 1, mayStore = 0 in {
1617
1618     let addr64 = 0 in {
1619
1620       let offen = 0, idxen = 0, vaddr = 0 in {
1621         def _OFFSET : MUBUF_si <op, (outs regClass:$vdata),
1622                              (ins SReg_128:$srsrc,
1623                              mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
1624                              slc:$slc, tfe:$tfe),
1625                              asm#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1626                              [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
1627                                                        i32:$soffset, i16:$offset,
1628                                                        i1:$glc, i1:$slc, i1:$tfe)))]>,
1629                      MUBUFAddr64Table<0>;
1630       }
1631
1632       let offen = 1, idxen = 0  in {
1633         def _OFFEN  : MUBUF_si <op, (outs regClass:$vdata),
1634                              (ins SReg_128:$srsrc, VReg_32:$vaddr,
1635                              SSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
1636                              tfe:$tfe),
1637                              asm#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1638       }
1639
1640       let offen = 0, idxen = 1 in {
1641         def _IDXEN  : MUBUF_si <op, (outs regClass:$vdata),
1642                              (ins SReg_128:$srsrc, VReg_32:$vaddr,
1643                              mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
1644                              slc:$slc, tfe:$tfe),
1645                              asm#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1646       }
1647
1648       let offen = 1, idxen = 1 in {
1649         def _BOTHEN : MUBUF_si <op, (outs regClass:$vdata),
1650                              (ins SReg_128:$srsrc, VReg_64:$vaddr,
1651                              SSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1652                              asm#" $vdata, $vaddr, $srsrc, $soffset, idxen offen"#"$glc"#"$slc"#"$tfe", []>;
1653       }
1654     }
1655
1656     let offen = 0, idxen = 0, addr64 = 1, glc = 0, slc = 0, tfe = 0, soffset = 128 /* ZERO */ in {
1657       def _ADDR64 : MUBUF_si <op, (outs regClass:$vdata),
1658                            (ins SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
1659                            asm#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
1660                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
1661                                                   i64:$vaddr, i16:$offset)))]>, MUBUFAddr64Table<1>;
1662     }
1663   }
1664 }
1665
1666 multiclass MUBUF_Load_Helper_vi <bits<7> op, string asm, RegisterClass regClass,
1667                               ValueType load_vt = i32,
1668                               SDPatternOperator ld = null_frag> {
1669
1670   let lds = 0, mayLoad = 1 in {
1671     let offen = 0, idxen = 0, vaddr = 0 in {
1672       def _OFFSET : MUBUF_vi <op, (outs regClass:$vdata),
1673                            (ins SReg_128:$srsrc,
1674                            mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
1675                            slc:$slc, tfe:$tfe),
1676                            asm#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1677                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
1678                                                      i32:$soffset, i16:$offset,
1679                                                      i1:$glc, i1:$slc, i1:$tfe)))]>,
1680                            MUBUFAddr64Table<0>;
1681     }
1682
1683     let offen = 1, idxen = 0  in {
1684       def _OFFEN  : MUBUF_vi <op, (outs regClass:$vdata),
1685                            (ins SReg_128:$srsrc, VReg_32:$vaddr,
1686                            SSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
1687                            tfe:$tfe),
1688                            asm#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1689     }
1690
1691     let offen = 0, idxen = 1 in {
1692       def _IDXEN  : MUBUF_vi <op, (outs regClass:$vdata),
1693                            (ins SReg_128:$srsrc, VReg_32:$vaddr,
1694                            mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
1695                            slc:$slc, tfe:$tfe),
1696                            asm#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1697     }
1698
1699     let offen = 1, idxen = 1 in {
1700       def _BOTHEN : MUBUF_vi <op, (outs regClass:$vdata),
1701                            (ins SReg_128:$srsrc, VReg_64:$vaddr,
1702                            SSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1703                            asm#" $vdata, $vaddr, $srsrc, $soffset, idxen offen"#"$glc"#"$slc"#"$tfe", []>;
1704     }
1705   }
1706 }
1707
1708 multiclass MUBUF_Store_Helper <bits<7> op, string name, RegisterClass vdataClass,
1709                           ValueType store_vt, SDPatternOperator st> {
1710
1711   let addr64 = 0 in {
1712
1713     def "" : MUBUF_si <
1714       op, (outs),
1715       (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_32:$vaddr, SSrc_32:$soffset,
1716            mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
1717            tfe:$tfe),
1718       name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
1719            "$glc"#"$slc"#"$tfe",
1720       []
1721     >;
1722
1723     let offen = 0, idxen = 0, vaddr = 0 in {
1724       def _OFFSET : MUBUF_si <
1725         op, (outs),
1726         (ins vdataClass:$vdata, SReg_128:$srsrc, mbuf_offset:$offset,
1727               SSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1728         name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1729         [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
1730                                            i16:$offset, i1:$glc, i1:$slc,
1731                                            i1:$tfe))]
1732       >, MUBUFAddr64Table<0>;
1733     } // offen = 0, idxen = 0, vaddr = 0
1734
1735     let offen = 1, idxen = 0  in {
1736       def _OFFEN  : MUBUF_si <
1737         op, (outs),
1738         (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_32:$vaddr, SSrc_32:$soffset,
1739              mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1740         name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
1741             "$glc"#"$slc"#"$tfe",
1742         []
1743       >;
1744     } // end offen = 1, idxen = 0
1745
1746   } // End addr64 = 0
1747
1748   def _ADDR64 : MUBUF_si <
1749     op, (outs),
1750     (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
1751     name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
1752     [(st store_vt:$vdata,
1753      (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i16:$offset))]>, MUBUFAddr64Table<1>
1754      {
1755
1756       let mayLoad = 0;
1757       let mayStore = 1;
1758
1759       // Encoding
1760       let offen = 0;
1761       let idxen = 0;
1762       let glc = 0;
1763       let addr64 = 1;
1764       let slc = 0;
1765       let tfe = 0;
1766       let soffset = 128; // ZERO
1767    }
1768 }
1769
1770 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
1771       FLAT <op, (outs regClass:$data),
1772                 (ins VReg_64:$addr),
1773             asm#" $data, $addr, [M0, FLAT_SCRATCH]", []> {
1774   let glc = 0;
1775   let slc = 0;
1776   let tfe = 0;
1777   let mayLoad = 1;
1778 }
1779
1780 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
1781       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr),
1782           name#" $data, $addr, [M0, FLAT_SCRATCH]",
1783          []> {
1784
1785   let mayLoad = 0;
1786   let mayStore = 1;
1787
1788   // Encoding
1789   let glc = 0;
1790   let slc = 0;
1791   let tfe = 0;
1792 }
1793
1794 class MIMG_Mask <string op, int channels> {
1795   string Op = op;
1796   int Channels = channels;
1797 }
1798
1799 class MIMG_NoSampler_Helper <bits<7> op, string asm,
1800                              RegisterClass dst_rc,
1801                              RegisterClass src_rc> : MIMG <
1802   op,
1803   (outs dst_rc:$vdata),
1804   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1805        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1806        SReg_256:$srsrc),
1807   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1808      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
1809   []> {
1810   let SSAMP = 0;
1811   let mayLoad = 1;
1812   let mayStore = 0;
1813   let hasPostISelHook = 1;
1814 }
1815
1816 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
1817                                       RegisterClass dst_rc,
1818                                       int channels> {
1819   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_32>,
1820             MIMG_Mask<asm#"_V1", channels>;
1821   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
1822             MIMG_Mask<asm#"_V2", channels>;
1823   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
1824             MIMG_Mask<asm#"_V4", channels>;
1825 }
1826
1827 multiclass MIMG_NoSampler <bits<7> op, string asm> {
1828   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VReg_32, 1>;
1829   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
1830   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
1831   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
1832 }
1833
1834 class MIMG_Sampler_Helper <bits<7> op, string asm,
1835                            RegisterClass dst_rc,
1836                            RegisterClass src_rc> : MIMG <
1837   op,
1838   (outs dst_rc:$vdata),
1839   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1840        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1841        SReg_256:$srsrc, SReg_128:$ssamp),
1842   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1843      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1844   []> {
1845   let mayLoad = 1;
1846   let mayStore = 0;
1847   let hasPostISelHook = 1;
1848 }
1849
1850 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
1851                                     RegisterClass dst_rc,
1852                                     int channels> {
1853   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_32>,
1854             MIMG_Mask<asm#"_V1", channels>;
1855   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64>,
1856             MIMG_Mask<asm#"_V2", channels>;
1857   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128>,
1858             MIMG_Mask<asm#"_V4", channels>;
1859   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256>,
1860             MIMG_Mask<asm#"_V8", channels>;
1861   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512>,
1862             MIMG_Mask<asm#"_V16", channels>;
1863 }
1864
1865 multiclass MIMG_Sampler <bits<7> op, string asm> {
1866   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VReg_32, 1>;
1867   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2>;
1868   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3>;
1869   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4>;
1870 }
1871
1872 class MIMG_Gather_Helper <bits<7> op, string asm,
1873                           RegisterClass dst_rc,
1874                           RegisterClass src_rc> : MIMG <
1875   op,
1876   (outs dst_rc:$vdata),
1877   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1878        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1879        SReg_256:$srsrc, SReg_128:$ssamp),
1880   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1881      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1882   []> {
1883   let mayLoad = 1;
1884   let mayStore = 0;
1885
1886   // DMASK was repurposed for GATHER4. 4 components are always
1887   // returned and DMASK works like a swizzle - it selects
1888   // the component to fetch. The only useful DMASK values are
1889   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
1890   // (red,red,red,red) etc.) The ISA document doesn't mention
1891   // this.
1892   // Therefore, disable all code which updates DMASK by setting these two:
1893   let MIMG = 0;
1894   let hasPostISelHook = 0;
1895 }
1896
1897 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
1898                                     RegisterClass dst_rc,
1899                                     int channels> {
1900   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_32>,
1901             MIMG_Mask<asm#"_V1", channels>;
1902   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64>,
1903             MIMG_Mask<asm#"_V2", channels>;
1904   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128>,
1905             MIMG_Mask<asm#"_V4", channels>;
1906   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256>,
1907             MIMG_Mask<asm#"_V8", channels>;
1908   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512>,
1909             MIMG_Mask<asm#"_V16", channels>;
1910 }
1911
1912 multiclass MIMG_Gather <bits<7> op, string asm> {
1913   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VReg_32, 1>;
1914   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2>;
1915   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3>;
1916   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4>;
1917 }
1918
1919 //===----------------------------------------------------------------------===//
1920 // Vector instruction mappings
1921 //===----------------------------------------------------------------------===//
1922
1923 // Maps an opcode in e32 form to its e64 equivalent
1924 def getVOPe64 : InstrMapping {
1925   let FilterClass = "VOP";
1926   let RowFields = ["OpName"];
1927   let ColFields = ["Size"];
1928   let KeyCol = ["4"];
1929   let ValueCols = [["8"]];
1930 }
1931
1932 // Maps an opcode in e64 form to its e32 equivalent
1933 def getVOPe32 : InstrMapping {
1934   let FilterClass = "VOP";
1935   let RowFields = ["OpName"];
1936   let ColFields = ["Size"];
1937   let KeyCol = ["8"];
1938   let ValueCols = [["4"]];
1939 }
1940
1941 // Maps an original opcode to its commuted version
1942 def getCommuteRev : InstrMapping {
1943   let FilterClass = "VOP2_REV";
1944   let RowFields = ["RevOp"];
1945   let ColFields = ["IsOrig"];
1946   let KeyCol = ["1"];
1947   let ValueCols = [["0"]];
1948 }
1949
1950 def getMaskedMIMGOp : InstrMapping {
1951   let FilterClass = "MIMG_Mask";
1952   let RowFields = ["Op"];
1953   let ColFields = ["Channels"];
1954   let KeyCol = ["4"];
1955   let ValueCols = [["1"], ["2"], ["3"] ];
1956 }
1957
1958 // Maps an commuted opcode to its original version
1959 def getCommuteOrig : InstrMapping {
1960   let FilterClass = "VOP2_REV";
1961   let RowFields = ["RevOp"];
1962   let ColFields = ["IsOrig"];
1963   let KeyCol = ["0"];
1964   let ValueCols = [["1"]];
1965 }
1966
1967 def getMCOpcodeGen : InstrMapping {
1968   let FilterClass = "SIMCInstr";
1969   let RowFields = ["PseudoInstr"];
1970   let ColFields = ["Subtarget"];
1971   let KeyCol = [!cast<string>(SISubtarget.NONE)];
1972   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
1973 }
1974
1975 def getAddr64Inst : InstrMapping {
1976   let FilterClass = "MUBUFAddr64Table";
1977   let RowFields = ["OpName"];
1978   let ColFields = ["IsAddr64"];
1979   let KeyCol = ["0"];
1980   let ValueCols = [["1"]];
1981 }
1982
1983 // Maps an atomic opcode to its version with a return value.
1984 def getAtomicRetOp : InstrMapping {
1985   let FilterClass = "AtomicNoRet";
1986   let RowFields = ["NoRetOp"];
1987   let ColFields = ["IsRet"];
1988   let KeyCol = ["0"];
1989   let ValueCols = [["1"]];
1990 }
1991
1992 // Maps an atomic opcode to its returnless version.
1993 def getAtomicNoRetOp : InstrMapping {
1994   let FilterClass = "AtomicNoRet";
1995   let RowFields = ["NoRetOp"];
1996   let ColFields = ["IsRet"];
1997   let KeyCol = ["1"];
1998   let ValueCols = [["0"]];
1999 }
2000
2001 include "SIInstructions.td"
2002 include "CIInstructions.td"
2003 include "VIInstructions.td"