lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 class vop {
  11   field bits<9> SI3;
  12   field bits<10> VI3;
  13 }
  14
  15 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  16   field bits<8> SI = si;
  17   field bits<8> VI = vi;
  18
  19   field bits<9>  SI3 = {0, si{7-0}};
  20   field bits<10> VI3 = {0, 0, vi{7-0}};
  21 }
  22
  23 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  24   field bits<8> SI = si;
  25   field bits<8> VI = vi;
  26
  27   field bits<9>  SI3 = {1, 1, si{6-0}};
  28   field bits<10> VI3 = !add(0x140, vi);
  29 }
  30
  31 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  32   field bits<6> SI = si;
  33   field bits<6> VI = vi;
  34
  35   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  36   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  37 }
  38
  39 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  40   let SI3 = si;
  41   let VI3 = vi;
  42 }
  43
  44 class sop1 <bits<8> si, bits<8> vi = si> {
  45   field bits<8> SI = si;
  46   field bits<8> VI = vi;
  47 }
  48
  49 class sop2 <bits<7> si, bits<7> vi = si> {
  50   field bits<7> SI = si;
  51   field bits<7> VI = vi;
  52 }
  53
  54 class sopk <bits<5> si, bits<5> vi = si> {
  55   field bits<5> SI = si;
  56   field bits<5> VI = vi;
  57 }
  58
  59 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  60 // in AMDGPUMCInstLower.h
  61 def SISubtarget {
  62   int NONE = -1;
  63   int SI = 0;
  64   int VI = 1;
  65 }
  66
  67 //===----------------------------------------------------------------------===//
  68 // SI DAG Nodes
  69 //===----------------------------------------------------------------------===//
  70
  71 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  72   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  73                       [SDNPMayLoad, SDNPMemOperand]
  74 >;
  75
  76 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  77   SDTypeProfile<0, 13,
  78     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  79      SDTCisVT<1, iAny>,   // vdata(VGPR)
  80      SDTCisVT<2, i32>,    // num_channels(imm)
  81      SDTCisVT<3, i32>,    // vaddr(VGPR)
  82      SDTCisVT<4, i32>,    // soffset(SGPR)
  83      SDTCisVT<5, i32>,    // inst_offset(imm)
  84      SDTCisVT<6, i32>,    // dfmt(imm)
  85      SDTCisVT<7, i32>,    // nfmt(imm)
  86      SDTCisVT<8, i32>,    // offen(imm)
  87      SDTCisVT<9, i32>,    // idxen(imm)
  88      SDTCisVT<10, i32>,   // glc(imm)
  89      SDTCisVT<11, i32>,   // slc(imm)
  90      SDTCisVT<12, i32>    // tfe(imm)
  91     ]>,
  92   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  93 >;
  94
  95 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
  96   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
  97                        SDTCisVT<3, i32>]>
  98 >;
  99
 100 class SDSample<string opcode> : SDNode <opcode,
 101   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 102                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 103 >;
 104
 105 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 106 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 107 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 108 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 109
 110 def SIconstdata_ptr : SDNode<
 111   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 112 >;
 113
 114 // Transformation function, extract the lower 32bit of a 64bit immediate
 115 def LO32 : SDNodeXForm<imm, [{
 116   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, MVT::i32);
 117 }]>;
 118
 119 def LO32f : SDNodeXForm<fpimm, [{
 120   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 121   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 122 }]>;
 123
 124 // Transformation function, extract the upper 32bit of a 64bit immediate
 125 def HI32 : SDNodeXForm<imm, [{
 126   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, MVT::i32);
 127 }]>;
 128
 129 def HI32f : SDNodeXForm<fpimm, [{
 130   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 131   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 132 }]>;
 133
 134 def IMM8bitDWORD : PatLeaf <(imm),
 135   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 136 >;
 137
 138 def as_dword_i32imm : SDNodeXForm<imm, [{
 139   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, MVT::i32);
 140 }]>;
 141
 142 def as_i1imm : SDNodeXForm<imm, [{
 143   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i1);
 144 }]>;
 145
 146 def as_i8imm : SDNodeXForm<imm, [{
 147   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i8);
 148 }]>;
 149
 150 def as_i16imm : SDNodeXForm<imm, [{
 151   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i16);
 152 }]>;
 153
 154 def as_i32imm: SDNodeXForm<imm, [{
 155   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i32);
 156 }]>;
 157
 158 def as_i64imm: SDNodeXForm<imm, [{
 159   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i64);
 160 }]>;
 161
 162 def IMM8bit : PatLeaf <(imm),
 163   [{return isUInt<8>(N->getZExtValue());}]
 164 >;
 165
 166 def IMM12bit : PatLeaf <(imm),
 167   [{return isUInt<12>(N->getZExtValue());}]
 168 >;
 169
 170 def IMM16bit : PatLeaf <(imm),
 171   [{return isUInt<16>(N->getZExtValue());}]
 172 >;
 173
 174 def IMM32bit : PatLeaf <(imm),
 175   [{return isUInt<32>(N->getZExtValue());}]
 176 >;
 177
 178 def mubuf_vaddr_offset : PatFrag<
 179   (ops node:$ptr, node:$offset, node:$imm_offset),
 180   (add (add node:$ptr, node:$offset), node:$imm_offset)
 181 >;
 182
 183 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 184   return isInlineImmediate(N);
 185 }]>;
 186
 187 class SGPRImm <dag frag> : PatLeaf<frag, [{
 188   if (TM.getSubtarget<AMDGPUSubtarget>().getGeneration() <
 189       AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 190     return false;
 191   }
 192   const SIRegisterInfo *SIRI =
 193                        static_cast<const SIRegisterInfo*>(TM.getSubtargetImpl()->getRegisterInfo());
 194   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 195                                                 U != E; ++U) {
 196     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 197       return true;
 198     }
 199   }
 200   return false;
 201 }]>;
 202
 203 //===----------------------------------------------------------------------===//
 204 // Custom Operands
 205 //===----------------------------------------------------------------------===//
 206
 207 def FRAMEri32 : Operand<iPTR> {
 208   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 209 }
 210
 211 def sopp_brtarget : Operand<OtherVT> {
 212   let EncoderMethod = "getSOPPBrEncoding";
 213   let OperandType = "OPERAND_PCREL";
 214 }
 215
 216 include "SIInstrFormats.td"
 217 include "VIInstrFormats.td"
 218
 219 let OperandType = "OPERAND_IMMEDIATE" in {
 220
 221 def offen : Operand<i1> {
 222   let PrintMethod = "printOffen";
 223 }
 224 def idxen : Operand<i1> {
 225   let PrintMethod = "printIdxen";
 226 }
 227 def addr64 : Operand<i1> {
 228   let PrintMethod = "printAddr64";
 229 }
 230 def mbuf_offset : Operand<i16> {
 231   let PrintMethod = "printMBUFOffset";
 232 }
 233 def ds_offset : Operand<i16> {
 234   let PrintMethod = "printDSOffset";
 235 }
 236 def ds_offset0 : Operand<i8> {
 237   let PrintMethod = "printDSOffset0";
 238 }
 239 def ds_offset1 : Operand<i8> {
 240   let PrintMethod = "printDSOffset1";
 241 }
 242 def glc : Operand <i1> {
 243   let PrintMethod = "printGLC";
 244 }
 245 def slc : Operand <i1> {
 246   let PrintMethod = "printSLC";
 247 }
 248 def tfe : Operand <i1> {
 249   let PrintMethod = "printTFE";
 250 }
 251
 252 def omod : Operand <i32> {
 253   let PrintMethod = "printOModSI";
 254 }
 255
 256 def ClampMod : Operand <i1> {
 257   let PrintMethod = "printClampSI";
 258 }
 259
 260 } // End OperandType = "OPERAND_IMMEDIATE"
 261
 262 //===----------------------------------------------------------------------===//
 263 // Complex patterns
 264 //===----------------------------------------------------------------------===//
 265
 266 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 267 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 268
 269 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 270 def MUBUFAddr64 : ComplexPattern<i64, 3, "SelectMUBUFAddr64">;
 271 def MUBUFAddr64Atomic : ComplexPattern<i64, 4, "SelectMUBUFAddr64">;
 272 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 273 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 274 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 275
 276 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 277 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 278 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 279
 280 //===----------------------------------------------------------------------===//
 281 // SI assembler operands
 282 //===----------------------------------------------------------------------===//
 283
 284 def SIOperand {
 285   int ZERO = 0x80;
 286   int VCC = 0x6A;
 287   int FLAT_SCR = 0x68;
 288 }
 289
 290 def SRCMODS {
 291   int NONE = 0;
 292 }
 293
 294 def DSTCLAMP {
 295   int NONE = 0;
 296 }
 297
 298 def DSTOMOD {
 299   int NONE = 0;
 300 }
 301
 302 //===----------------------------------------------------------------------===//
 303 //
 304 // SI Instruction multiclass helpers.
 305 //
 306 // Instructions with _32 take 32-bit operands.
 307 // Instructions with _64 take 64-bit operands.
 308 //
 309 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 310 // encoding is the standard encoding, but instruction that make use of
 311 // any of the instruction modifiers must use the 64-bit encoding.
 312 //
 313 // Instructions with _e32 use the 32-bit encoding.
 314 // Instructions with _e64 use the 64-bit encoding.
 315 //
 316 //===----------------------------------------------------------------------===//
 317
 318 class SIMCInstr <string pseudo, int subtarget> {
 319   string PseudoInstr = pseudo;
 320   int Subtarget = subtarget;
 321 }
 322
 323 //===----------------------------------------------------------------------===//
 324 // EXP classes
 325 //===----------------------------------------------------------------------===//
 326
 327 class EXPCommon : InstSI<
 328   (outs),
 329   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 330        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 331   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 332   [] > {
 333
 334   let EXP_CNT = 1;
 335   let Uses = [EXEC];
 336 }
 337
 338 multiclass EXP_m {
 339
 340   let isPseudo = 1 in {
 341     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 342   }
 343
 344   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 345
 346   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 347 }
 348
 349 //===----------------------------------------------------------------------===//
 350 // Scalar classes
 351 //===----------------------------------------------------------------------===//
 352
 353 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 354   SOP1 <outs, ins, "", pattern>,
 355   SIMCInstr<opName, SISubtarget.NONE> {
 356   let isPseudo = 1;
 357 }
 358
 359 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm,
 360                     list<dag> pattern> :
 361   SOP1 <outs, ins, asm, pattern>,
 362   SOP1e <op.SI>,
 363   SIMCInstr<opName, SISubtarget.SI>;
 364
 365 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm,
 366                     list<dag> pattern> :
 367   SOP1 <outs, ins, asm, pattern>,
 368   SOP1e <op.VI>,
 369   SIMCInstr<opName, SISubtarget.VI>;
 370
 371 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> {
 372   def "" : SOP1_Pseudo <opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 373     pattern>;
 374
 375   def _si : SOP1_Real_si <op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 376     opName#" $dst, $src0", pattern>;
 377
 378   def _vi : SOP1_Real_vi <op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 379     opName#" $dst, $src0", pattern>;
 380 }
 381
 382 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> {
 383   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 384     pattern>;
 385
 386   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 387     opName#" $dst, $src0", pattern>;
 388
 389   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 390     opName#" $dst, $src0", pattern>;
 391 }
 392
 393 // no input, 64-bit output.
 394 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 395   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 396
 397   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 398     opName#" $dst", pattern> {
 399     let SSRC0 = 0;
 400   }
 401
 402   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 403     opName#" $dst", pattern> {
 404     let SSRC0 = 0;
 405   }
 406 }
 407
 408 // 64-bit input, 32-bit output.
 409 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> {
 410   def "" : SOP1_Pseudo <opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 411     pattern>;
 412
 413   def _si : SOP1_Real_si <op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 414     opName#" $dst, $src0", pattern>;
 415
 416   def _vi : SOP1_Real_vi <op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 417     opName#" $dst, $src0", pattern>;
 418 }
 419
 420 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 421   SOP2<outs, ins, "", pattern>,
 422   SIMCInstr<opName, SISubtarget.NONE> {
 423   let isPseudo = 1;
 424   let Size = 4;
 425 }
 426
 427 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm,
 428                    list<dag> pattern> :
 429   SOP2<outs, ins, asm, pattern>,
 430   SOP2e<op.SI>,
 431   SIMCInstr<opName, SISubtarget.SI>;
 432
 433 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm,
 434                    list<dag> pattern> :
 435   SOP2<outs, ins, asm, pattern>,
 436   SOP2e<op.VI>,
 437   SIMCInstr<opName, SISubtarget.VI>;
 438
 439 multiclass SOP2_SELECT_32 <sop2 op, string opName, list<dag> pattern> {
 440   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 441     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc), pattern>;
 442
 443   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 444     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 445     opName#" $dst, $src0, $src1 [$scc]", pattern>;
 446
 447   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 448     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 449     opName#" $dst, $src0, $src1 [$scc]", pattern>;
 450 }
 451
 452 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> {
 453   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 454     (ins SSrc_32:$src0, SSrc_32:$src1), pattern>;
 455
 456   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 457     (ins SSrc_32:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 458
 459   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 460     (ins SSrc_32:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 461 }
 462
 463 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> {
 464   def "" : SOP2_Pseudo <opName, (outs SReg_64:$dst),
 465     (ins SSrc_64:$src0, SSrc_64:$src1), pattern>;
 466
 467   def _si : SOP2_Real_si <op, opName, (outs SReg_64:$dst),
 468     (ins SSrc_64:$src0, SSrc_64:$src1), opName#" $dst, $src0, $src1", pattern>;
 469
 470   def _vi : SOP2_Real_vi <op, opName, (outs SReg_64:$dst),
 471     (ins SSrc_64:$src0, SSrc_64:$src1), opName#" $dst, $src0, $src1", pattern>;
 472 }
 473
 474 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> {
 475   def "" : SOP2_Pseudo <opName, (outs SReg_64:$dst),
 476     (ins SSrc_64:$src0, SSrc_32:$src1), pattern>;
 477
 478   def _si : SOP2_Real_si <op, opName, (outs SReg_64:$dst),
 479     (ins SSrc_64:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 480
 481   def _vi : SOP2_Real_vi <op, opName, (outs SReg_64:$dst),
 482     (ins SSrc_64:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 483 }
 484
 485
 486 class SOPC_Helper <bits<7> op, RegisterClass rc, ValueType vt,
 487                     string opName, PatLeaf cond> : SOPC <
 488   op, (outs SCCReg:$dst), (ins rc:$src0, rc:$src1),
 489   opName#" $dst, $src0, $src1", []>;
 490
 491 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 492   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 493
 494 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 495   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 496
 497 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 498   SOPK <outs, ins, "", pattern>,
 499   SIMCInstr<opName, SISubtarget.NONE> {
 500   let isPseudo = 1;
 501 }
 502
 503 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm,
 504                     list<dag> pattern> :
 505   SOPK <outs, ins, asm, pattern>,
 506   SOPKe <op.SI>,
 507   SIMCInstr<opName, SISubtarget.SI>;
 508
 509 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm,
 510                     list<dag> pattern> :
 511   SOPK <outs, ins, asm, pattern>,
 512   SOPKe <op.VI>,
 513   SIMCInstr<opName, SISubtarget.VI>;
 514
 515 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 516   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 517     pattern>;
 518
 519   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 520     opName#" $dst, $src0", pattern>;
 521
 522   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 523     opName#" $dst, $src0", pattern>;
 524 }
 525
 526 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 527   def "" : SOPK_Pseudo <opName, (outs SCCReg:$dst),
 528     (ins SReg_32:$src0, u16imm:$src1), pattern>;
 529
 530   def _si : SOPK_Real_si <op, opName, (outs SCCReg:$dst),
 531     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0", pattern>;
 532
 533   def _vi : SOPK_Real_vi <op, opName, (outs SCCReg:$dst),
 534     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0", pattern>;
 535 }
 536
 537 //===----------------------------------------------------------------------===//
 538 // SMRD classes
 539 //===----------------------------------------------------------------------===//
 540
 541 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 542   SMRD <outs, ins, "", pattern>,
 543   SIMCInstr<opName, SISubtarget.NONE> {
 544   let isPseudo = 1;
 545 }
 546
 547 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 548                     string asm> :
 549   SMRD <outs, ins, asm, []>,
 550   SMRDe <op, imm>,
 551   SIMCInstr<opName, SISubtarget.SI>;
 552
 553 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 554                     string asm> :
 555   SMRD <outs, ins, asm, []>,
 556   SMEMe_vi <op, imm>,
 557   SIMCInstr<opName, SISubtarget.VI>;
 558
 559 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 560                    string asm, list<dag> pattern> {
 561
 562   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 563
 564   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 565
 566   def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 567 }
 568
 569 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 570                         RegisterClass dstClass> {
 571   defm _IMM : SMRD_m <
 572     op, opName#"_IMM", 1, (outs dstClass:$dst),
 573     (ins baseClass:$sbase, u32imm:$offset),
 574     opName#" $dst, $sbase, $offset", []
 575   >;
 576
 577   defm _SGPR : SMRD_m <
 578     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 579     (ins baseClass:$sbase, SReg_32:$soff),
 580     opName#" $dst, $sbase, $soff", []
 581   >;
 582 }
 583
 584 //===----------------------------------------------------------------------===//
 585 // Vector ALU classes
 586 //===----------------------------------------------------------------------===//
 587
 588 // This must always be right before the operand being input modified.
 589 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 590   let PrintMethod = "printOperandAndMods";
 591 }
 592 def InputModsNoDefault : Operand <i32> {
 593   let PrintMethod = "printOperandAndMods";
 594 }
 595
 596 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 597   int ret =
 598     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 599          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 600                                               3)); // VOP3
 601 }
 602
 603 // Returns the register class to use for the destination of VOP[123C]
 604 // instructions for the given VT.
 605 class getVALUDstForVT<ValueType VT> {
 606   RegisterClass ret = !if(!eq(VT.Size, 32), VReg_32, VReg_64);
 607 }
 608
 609 // Returns the register class to use for source 0 of VOP[12C]
 610 // instructions for the given VT.
 611 class getVOPSrc0ForVT<ValueType VT> {
 612   RegisterClass ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 613 }
 614
 615 // Returns the register class to use for source 1 of VOP[12C] for the
 616 // given VT.
 617 class getVOPSrc1ForVT<ValueType VT> {
 618   RegisterClass ret = !if(!eq(VT.Size, 32), VReg_32, VReg_64);
 619 }
 620
 621 // Returns the register classes for the source arguments of a VOP[12C]
 622 // instruction for the given SrcVTs.
 623 class getInRC32 <list<ValueType> SrcVT> {
 624   list<RegisterClass> ret = [
 625     getVOPSrc0ForVT<SrcVT[0]>.ret,
 626     getVOPSrc1ForVT<SrcVT[1]>.ret
 627   ];
 628 }
 629
 630 // Returns the register class to use for sources of VOP3 instructions for the
 631 // given VT.
 632 class getVOP3SrcForVT<ValueType VT> {
 633   RegisterClass ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 634 }
 635
 636 // Returns the register classes for the source arguments of a VOP3
 637 // instruction for the given SrcVTs.
 638 class getInRC64 <list<ValueType> SrcVT> {
 639   list<RegisterClass> ret = [
 640     getVOP3SrcForVT<SrcVT[0]>.ret,
 641     getVOP3SrcForVT<SrcVT[1]>.ret,
 642     getVOP3SrcForVT<SrcVT[2]>.ret
 643   ];
 644 }
 645
 646 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 647 class hasModifiers<ValueType SrcVT> {
 648   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 649             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 650 }
 651
 652 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 653 class getIns32 <RegisterClass Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 654   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 655             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 656                                     (ins)));
 657 }
 658
 659 // Returns the input arguments for VOP3 instructions for the given SrcVT.
 660 class getIns64 <RegisterClass Src0RC, RegisterClass Src1RC,
 661                 RegisterClass Src2RC, int NumSrcArgs,
 662                 bit HasModifiers> {
 663
 664   dag ret =
 665     !if (!eq(NumSrcArgs, 1),
 666       !if (!eq(HasModifiers, 1),
 667         // VOP1 with modifiers
 668         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 669              ClampMod:$clamp, omod:$omod)
 670       /* else */,
 671         // VOP1 without modifiers
 672         (ins Src0RC:$src0)
 673       /* endif */ ),
 674     !if (!eq(NumSrcArgs, 2),
 675       !if (!eq(HasModifiers, 1),
 676         // VOP 2 with modifiers
 677         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 678              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 679              ClampMod:$clamp, omod:$omod)
 680       /* else */,
 681         // VOP2 without modifiers
 682         (ins Src0RC:$src0, Src1RC:$src1)
 683       /* endif */ )
 684     /* NumSrcArgs == 3 */,
 685       !if (!eq(HasModifiers, 1),
 686         // VOP3 with modifiers
 687         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 688              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 689              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
 690              ClampMod:$clamp, omod:$omod)
 691       /* else */,
 692         // VOP3 without modifiers
 693         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
 694       /* endif */ )));
 695 }
 696
 697 // Returns the assembly string for the inputs and outputs of a VOP[12C]
 698 // instruction.  This does not add the _e32 suffix, so it can be reused
 699 // by getAsm64.
 700 class getAsm32 <int NumSrcArgs> {
 701   string src1 = ", $src1";
 702   string src2 = ", $src2";
 703   string ret = " $dst, $src0"#
 704                !if(!eq(NumSrcArgs, 1), "", src1)#
 705                !if(!eq(NumSrcArgs, 3), src2, "");
 706 }
 707
 708 // Returns the assembly string for the inputs and outputs of a VOP3
 709 // instruction.
 710 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
 711   string src0 = "$src0_modifiers,";
 712   string src1 = !if(!eq(NumSrcArgs, 1), "",
 713                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
 714                                            " $src1_modifiers,"));
 715   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
 716   string ret =
 717   !if(!eq(HasModifiers, 0),
 718       getAsm32<NumSrcArgs>.ret,
 719       " $dst, "#src0#src1#src2#"$clamp"#"$omod");
 720 }
 721
 722
 723 class VOPProfile <list<ValueType> _ArgVT> {
 724
 725   field list<ValueType> ArgVT = _ArgVT;
 726
 727   field ValueType DstVT = ArgVT[0];
 728   field ValueType Src0VT = ArgVT[1];
 729   field ValueType Src1VT = ArgVT[2];
 730   field ValueType Src2VT = ArgVT[3];
 731   field RegisterClass DstRC = getVALUDstForVT<DstVT>.ret;
 732   field RegisterClass Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
 733   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
 734   field RegisterClass Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
 735   field RegisterClass Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
 736   field RegisterClass Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
 737
 738   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
 739   field bit HasModifiers = hasModifiers<Src0VT>.ret;
 740
 741   field dag Outs = (outs DstRC:$dst);
 742
 743   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
 744   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
 745                              HasModifiers>.ret;
 746
 747   field string Asm32 = "_e32"#getAsm32<NumSrcArgs>.ret;
 748   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
 749 }
 750
 751 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
 752 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
 753 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
 754 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
 755 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
 756 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
 757 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
 758 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
 759 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
 760
 761 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
 762 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
 763 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
 764 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
 765 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
 766 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
 767 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
 768   let Src0RC32 = VCSrc_32;
 769 }
 770 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
 771 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
 772
 773 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
 774 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
 775 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
 776 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
 777
 778
 779 class VOP <string opName> {
 780   string OpName = opName;
 781 }
 782
 783 class VOP2_REV <string revOp, bit isOrig> {
 784   string RevOp = revOp;
 785   bit IsOrig = isOrig;
 786 }
 787
 788 class AtomicNoRet <string noRetOp, bit isRet> {
 789   string NoRetOp = noRetOp;
 790   bit IsRet = isRet;
 791 }
 792
 793 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 794   VOP1Common <outs, ins, "", pattern>,
 795   VOP <opName>,
 796   SIMCInstr <opName#"_e32", SISubtarget.NONE> {
 797   let isPseudo = 1;
 798 }
 799
 800 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
 801                    string opName> {
 802   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
 803
 804   def _si : VOP1<op.SI, outs, ins, asm, []>,
 805             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 806   def _vi : VOP1<op.VI, outs, ins, asm, []>,
 807             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 808 }
 809
 810 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 811   VOP2Common <outs, ins, "", pattern>,
 812   VOP <opName>,
 813   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
 814   let isPseudo = 1;
 815 }
 816
 817 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
 818                    string opName, string revOpSI, string revOpVI> {
 819   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
 820            VOP2_REV<revOpSI#"_e32", !eq(revOpSI, opName)>;
 821
 822   def _si : VOP2 <op.SI, outs, ins, opName#asm, []>,
 823             VOP2_REV<revOpSI#"_e32_si", !eq(revOpSI, opName)>,
 824             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 825   def _vi : VOP2 <op.VI, outs, ins, opName#asm, []>,
 826             VOP2_REV<revOpVI#"_e32_vi", !eq(revOpVI, opName)>,
 827             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 828 }
 829
 830 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
 831
 832   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
 833   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
 834   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ? ,0) ,0);
 835   bits<2> omod = !if(HasModifiers, ?, 0);
 836   bits<1> clamp = !if(HasModifiers, ?, 0);
 837   bits<9> src1 = !if(HasSrc1, ?, 0);
 838   bits<9> src2 = !if(HasSrc2, ?, 0);
 839 }
 840
 841 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 842   VOP3Common <outs, ins, "", pattern>,
 843   VOP <opName>,
 844   SIMCInstr<opName#"_e64", SISubtarget.NONE> {
 845   let isPseudo = 1;
 846 }
 847
 848 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
 849   VOP3Common <outs, ins, asm, []>,
 850   VOP3e <op>,
 851   SIMCInstr<opName#"_e64", SISubtarget.SI>;
 852
 853 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
 854   VOP3Common <outs, ins, asm, []>,
 855   VOP3e_vi <op>,
 856   SIMCInstr <opName#"_e64", SISubtarget.VI>;
 857
 858 // VI only instruction
 859 class VOP3_vi <bits<10> op, string opName, dag outs, dag ins, string asm,
 860                list<dag> pattern, int NumSrcArgs, bit HasMods = 1> :
 861   VOP3Common <outs, ins, asm, pattern>,
 862   VOP <opName>,
 863   VOP3e_vi <op>,
 864   VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 865                     !if(!eq(NumSrcArgs, 2), 0, 1),
 866                     HasMods>;
 867
 868 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 869                    string opName, int NumSrcArgs, bit HasMods = 1> {
 870
 871   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 872
 873   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 874             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 875                               !if(!eq(NumSrcArgs, 2), 0, 1),
 876                               HasMods>;
 877   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 878             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 879                               !if(!eq(NumSrcArgs, 2), 0, 1),
 880                               HasMods>;
 881 }
 882
 883 // VOP3_m without source modifiers
 884 multiclass VOP3_m_nosrcmod <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 885                    string opName, int NumSrcArgs, bit HasMods = 1> {
 886
 887   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 888
 889   let src0_modifiers = 0,
 890       src1_modifiers = 0,
 891       src2_modifiers = 0 in {
 892     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
 893     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
 894   }
 895 }
 896
 897 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
 898                      list<dag> pattern, string opName, bit HasMods = 1> {
 899
 900   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 901
 902   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 903             VOP3DisableFields<0, 0, HasMods>;
 904
 905   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 906             VOP3DisableFields<0, 0, HasMods>;
 907 }
 908
 909 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
 910                      list<dag> pattern, string opName, string revOpSI, string revOpVI,
 911                      bit HasMods = 1, bit UseFullOp = 0> {
 912
 913   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 914            VOP2_REV<revOpSI#"_e64", !eq(revOpSI, opName)>;
 915
 916   def _si : VOP3_Real_si <op.SI3,
 917               outs, ins, asm, opName>,
 918             VOP2_REV<revOpSI#"_e64_si", !eq(revOpSI, opName)>,
 919             VOP3DisableFields<1, 0, HasMods>;
 920
 921   def _vi : VOP3_Real_vi <op.VI3,
 922               outs, ins, asm, opName>,
 923             VOP2_REV<revOpVI#"_e64_vi", !eq(revOpVI, opName)>,
 924             VOP3DisableFields<1, 0, HasMods>;
 925 }
 926
 927 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
 928                       list<dag> pattern, string opName, string revOp,
 929                       bit HasMods = 1, bit UseFullOp = 0> {
 930   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 931            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
 932
 933   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
 934   // can write it into any SGPR. We currently don't use the carry out,
 935   // so for now hardcode it to VCC as well.
 936   let sdst = SIOperand.VCC, Defs = [VCC] in {
 937     def _si : VOP3b <op.SI3, outs, ins, asm, pattern>,
 938               VOP3DisableFields<1, 0, HasMods>,
 939               SIMCInstr<opName#"_e64", SISubtarget.SI>,
 940               VOP2_REV<revOp#"_e64_si", !eq(revOp, opName)>;
 941
 942     // TODO: Do we need this VI variant here?
 943     /*def _vi : VOP3b_vi <op.VI3, outs, ins, asm, pattern>,
 944               VOP3DisableFields<1, 0, HasMods>,
 945               SIMCInstr<opName#"_e64", SISubtarget.VI>,
 946               VOP2_REV<revOp#"_e64_vi", !eq(revOp, opName)>;*/
 947   } // End sdst = SIOperand.VCC, Defs = [VCC]
 948 }
 949
 950 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
 951                      list<dag> pattern, string opName,
 952                      bit HasMods, bit defExec> {
 953
 954   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 955
 956   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 957             VOP3DisableFields<1, 0, HasMods> {
 958     let Defs = !if(defExec, [EXEC], []);
 959   }
 960
 961   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 962             VOP3DisableFields<1, 0, HasMods> {
 963     let Defs = !if(defExec, [EXEC], []);
 964   }
 965 }
 966
 967 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
 968                         dag ins32, string asm32, list<dag> pat32,
 969                         dag ins64, string asm64, list<dag> pat64,
 970                         bit HasMods> {
 971
 972   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
 973
 974   defm _e64 : VOP3_1_m <op, outs, ins64, opName#"_e64"#asm64, pat64, opName, HasMods>;
 975 }
 976
 977 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
 978                      SDPatternOperator node = null_frag> : VOP1_Helper <
 979   op, opName, P.Outs,
 980   P.Ins32, P.Asm32, [],
 981   P.Ins64, P.Asm64,
 982   !if(P.HasModifiers,
 983       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
 984                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
 985       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
 986   P.HasModifiers
 987 >;
 988
 989 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
 990                        SDPatternOperator node = null_frag> {
 991
 992   def _e32 : VOP1 <op.SI, P.Outs, P.Ins32, opName#P.Asm32, []>,
 993              VOP <opName>;
 994
 995   def _e64 : VOP3Common <P.Outs, P.Ins64, opName#P.Asm64,
 996     !if(P.HasModifiers,
 997       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
 998                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
 999       [(set P.DstVT:$dst, (node P.Src0VT:$src0))])>,
1000             VOP <opName>,
1001             VOP3e <op.SI3>,
1002             VOP3DisableFields<0, 0, P.HasModifiers>;
1003 }
1004
1005 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1006                         dag ins32, string asm32, list<dag> pat32,
1007                         dag ins64, string asm64, list<dag> pat64,
1008                         string revOpSI, string revOpVI, bit HasMods> {
1009   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOpSI, revOpVI>;
1010
1011   defm _e64 : VOP3_2_m <op,
1012     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOpSI, revOpVI, HasMods
1013   >;
1014 }
1015
1016 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1017                      SDPatternOperator node = null_frag,
1018                      string revOpSI = opName, string revOpVI = revOpSI> : VOP2_Helper <
1019   op, opName, P.Outs,
1020   P.Ins32, P.Asm32, [],
1021   P.Ins64, P.Asm64,
1022   !if(P.HasModifiers,
1023       [(set P.DstVT:$dst,
1024            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1025                                       i1:$clamp, i32:$omod)),
1026                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1027       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1028   revOpSI, revOpVI, P.HasModifiers
1029 >;
1030
1031 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1032                          dag ins32, string asm32, list<dag> pat32,
1033                          dag ins64, string asm64, list<dag> pat64,
1034                          string revOp, bit HasMods> {
1035
1036   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp, revOp>;
1037
1038   defm _e64 : VOP3b_2_m <op,
1039     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOp, HasMods
1040   >;
1041 }
1042
1043 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1044                       SDPatternOperator node = null_frag,
1045                       string revOp = opName> : VOP2b_Helper <
1046   op, opName, P.Outs,
1047   P.Ins32, P.Asm32, [],
1048   P.Ins64, P.Asm64,
1049   !if(P.HasModifiers,
1050       [(set P.DstVT:$dst,
1051            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1052                                       i1:$clamp, i32:$omod)),
1053                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1054       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1055   revOp, P.HasModifiers
1056 >;
1057
1058 class VOPC_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1059   VOPCCommon <ins, "", pattern>,
1060   VOP <opName>,
1061   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1062   let isPseudo = 1;
1063 }
1064
1065 multiclass VOPC_m <vopc op, dag outs, dag ins, string asm, list<dag> pattern,
1066                    string opName, bit DefExec> {
1067   def "" : VOPC_Pseudo <outs, ins, pattern, opName>;
1068
1069   def _si : VOPC<op.SI, ins, asm, []>,
1070             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1071     let Defs = !if(DefExec, [EXEC], []);
1072   }
1073
1074   def _vi : VOPC<op.VI, ins, asm, []>,
1075             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1076     let Defs = !if(DefExec, [EXEC], []);
1077   }
1078 }
1079
1080 multiclass VOPC_Helper <vopc op, string opName,
1081                         dag ins32, string asm32, list<dag> pat32,
1082                         dag out64, dag ins64, string asm64, list<dag> pat64,
1083                         bit HasMods, bit DefExec> {
1084   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1085
1086   defm _e64 : VOP3_C_m <op, out64, ins64, opName#"_e64"#asm64, pat64,
1087                         opName, HasMods, DefExec>;
1088 }
1089
1090 multiclass VOPCInst <vopc op, string opName,
1091                      VOPProfile P, PatLeaf cond = COND_NULL,
1092                      bit DefExec = 0> : VOPC_Helper <
1093   op, opName,
1094   P.Ins32, P.Asm32, [],
1095   (outs SReg_64:$dst), P.Ins64, P.Asm64,
1096   !if(P.HasModifiers,
1097       [(set i1:$dst,
1098           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1099                                       i1:$clamp, i32:$omod)),
1100                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1101                  cond))],
1102       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1103   P.HasModifiers, DefExec
1104 >;
1105
1106 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1107   VOPCInst <op, opName, VOP_F32_F32_F32, cond>;
1108
1109 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1110   VOPCInst <op, opName, VOP_F64_F64_F64, cond>;
1111
1112 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1113   VOPCInst <op, opName, VOP_I32_I32_I32, cond>;
1114
1115 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1116   VOPCInst <op, opName, VOP_I64_I64_I64, cond>;
1117
1118
1119 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1120                   PatLeaf cond = COND_NULL>
1121   : VOPCInst <op, opName, P, cond, 1>;
1122
1123 multiclass VOPCX_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1124   VOPCX <op, opName, VOP_F32_F32_F32, cond>;
1125
1126 multiclass VOPCX_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1127   VOPCX <op, opName, VOP_F64_F64_F64, cond>;
1128
1129 multiclass VOPCX_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1130   VOPCX <op, opName, VOP_I32_I32_I32, cond>;
1131
1132 multiclass VOPCX_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1133   VOPCX <op, opName, VOP_I64_I64_I64, cond>;
1134
1135 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1136                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1137     op, outs, ins, opName#asm, pat, opName, NumSrcArgs, HasMods
1138 >;
1139
1140 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1141                      SDPatternOperator node = null_frag> : VOP3_Helper <
1142   op, opName, P.Outs, P.Ins64, P.Asm64,
1143   !if(!eq(P.NumSrcArgs, 3),
1144     !if(P.HasModifiers,
1145         [(set P.DstVT:$dst,
1146             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1147                                        i1:$clamp, i32:$omod)),
1148                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1149                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1150         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1151                                   P.Src2VT:$src2))]),
1152   !if(!eq(P.NumSrcArgs, 2),
1153     !if(P.HasModifiers,
1154         [(set P.DstVT:$dst,
1155             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1156                                        i1:$clamp, i32:$omod)),
1157                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1158         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1159   /* P.NumSrcArgs == 1 */,
1160     !if(P.HasModifiers,
1161         [(set P.DstVT:$dst,
1162             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1163                                        i1:$clamp, i32:$omod))))],
1164         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1165   P.NumSrcArgs, P.HasModifiers
1166 >;
1167
1168 class VOP3InstVI <bits<10> op, string opName, VOPProfile P,
1169                   SDPatternOperator node = null_frag> : VOP3_vi <
1170   op, opName#"_vi", P.Outs, P.Ins64, opName#P.Asm64,
1171   !if(!eq(P.NumSrcArgs, 3),
1172     !if(P.HasModifiers,
1173         [(set P.DstVT:$dst,
1174             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1175                                        i1:$clamp, i32:$omod)),
1176                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1177                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1178         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1179                                   P.Src2VT:$src2))]),
1180   !if(!eq(P.NumSrcArgs, 2),
1181     !if(P.HasModifiers,
1182         [(set P.DstVT:$dst,
1183             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1184                                        i1:$clamp, i32:$omod)),
1185                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1186         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1187   /* P.NumSrcArgs == 1 */,
1188     !if(P.HasModifiers,
1189         [(set P.DstVT:$dst,
1190             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1191                                        i1:$clamp, i32:$omod))))],
1192         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1193   P.NumSrcArgs, P.HasModifiers
1194 >;
1195
1196 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterClass arc,
1197                     string opName, list<dag> pattern> :
1198   VOP3b_2_m <
1199   op, (outs vrc:$vdst, SReg_64:$sdst),
1200       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1201            InputModsNoDefault:$src1_modifiers, arc:$src1,
1202            InputModsNoDefault:$src2_modifiers, arc:$src2,
1203            ClampMod:$clamp, omod:$omod),
1204   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1205   opName, opName, 1, 1
1206 >;
1207
1208 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1209   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1210
1211 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1212   VOP3b_Helper <op, VReg_32, VSrc_32, opName, pattern>;
1213
1214
1215 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1216   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1217         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1218         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1219   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1220         i32:$src1_modifiers, P.Src1VT:$src1,
1221         i32:$src2_modifiers, P.Src2VT:$src2,
1222         i1:$clamp,
1223         i32:$omod)>;
1224
1225 //===----------------------------------------------------------------------===//
1226 // Interpolation opcodes
1227 //===----------------------------------------------------------------------===//
1228
1229 class VINTRP_Pseudo <string opName, dag outs, dag ins, string asm,
1230                      list<dag> pattern> :
1231   VINTRPCommon <outs, ins, asm, pattern>,
1232   SIMCInstr<opName, SISubtarget.NONE> {
1233   let isPseudo = 1;
1234 }
1235
1236 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1237                       string asm, list<dag> pattern> :
1238   VINTRPCommon <outs, ins, asm, pattern>,
1239   VINTRPe <op>,
1240   SIMCInstr<opName, SISubtarget.SI>;
1241
1242 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1243                       string asm, list<dag> pattern> :
1244   VINTRPCommon <outs, ins, asm, pattern>,
1245   VINTRPe_vi <op>,
1246   SIMCInstr<opName, SISubtarget.VI>;
1247
1248 multiclass VINTRP_m <bits <2> op, string opName, dag outs, dag ins, string asm,
1249                      string disableEncoding = "", string constraints = "",
1250                      list<dag> pattern = []> {
1251   let DisableEncoding = disableEncoding,
1252       Constraints = constraints in {
1253     def "" : VINTRP_Pseudo <opName, outs, ins, asm, pattern>;
1254
1255     def _si : VINTRP_Real_si <op, opName, outs, ins, asm, pattern>;
1256
1257     def _vi : VINTRP_Real_vi <op, opName, outs, ins, asm, pattern>;
1258   }
1259 }
1260
1261 //===----------------------------------------------------------------------===//
1262 // Vector I/O classes
1263 //===----------------------------------------------------------------------===//
1264
1265 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1266   DS <outs, ins, "", pattern>,
1267   SIMCInstr <opName, SISubtarget.NONE> {
1268   let isPseudo = 1;
1269 }
1270
1271 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1272   DS <outs, ins, asm, []>,
1273   DSe <op>,
1274   SIMCInstr <opName, SISubtarget.SI>;
1275
1276 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1277   DS <outs, ins, asm, []>,
1278   DSe_vi <op>,
1279   SIMCInstr <opName, SISubtarget.VI>;
1280
1281 class DS_1A_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1282   DS <outs, ins, asm, []>,
1283   DSe <op>,
1284   SIMCInstr <opName, SISubtarget.SI> {
1285
1286   // Single load interpret the 2 i8imm operands as a single i16 offset.
1287   bits<16> offset;
1288   let offset0 = offset{7-0};
1289   let offset1 = offset{15-8};
1290 }
1291
1292 class DS_1A_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1293   DS <outs, ins, asm, []>,
1294   DSe_vi <op>,
1295   SIMCInstr <opName, SISubtarget.VI> {
1296
1297   // Single load interpret the 2 i8imm operands as a single i16 offset.
1298   bits<16> offset;
1299   let offset0 = offset{7-0};
1300   let offset1 = offset{15-8};
1301 }
1302
1303 multiclass DS_1A_Load_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1304                          list<dag> pat> {
1305   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1306     def "" : DS_Pseudo <opName, outs, ins, pat>;
1307
1308     let data0 = 0, data1 = 0 in {
1309       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1310       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1311     }
1312   }
1313 }
1314
1315 multiclass DS_Load_Helper <bits<8> op, string asm, RegisterClass regClass>
1316     : DS_1A_Load_m <
1317   op,
1318   asm,
1319   (outs regClass:$vdst),
1320   (ins i1imm:$gds, VReg_32:$addr, ds_offset:$offset, M0Reg:$m0),
1321   asm#" $vdst, $addr"#"$offset"#" [M0]",
1322   []>;
1323
1324 multiclass DS_Load2_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1325                        list<dag> pat> {
1326   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1327     def "" : DS_Pseudo <opName, outs, ins, pat>;
1328
1329     let data0 = 0, data1 = 0 in {
1330       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1331       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1332     }
1333   }
1334 }
1335
1336 multiclass DS_Load2_Helper <bits<8> op, string asm, RegisterClass regClass>
1337     : DS_Load2_m <
1338   op,
1339   asm,
1340   (outs regClass:$vdst),
1341   (ins i1imm:$gds, VReg_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1342         M0Reg:$m0),
1343   asm#" $vdst, $addr"#"$offset0"#"$offset1 [M0]",
1344   []>;
1345
1346 multiclass DS_1A_Store_m <bits<8> op, string opName, dag outs, dag ins,
1347                           string asm, list<dag> pat> {
1348   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1349     def "" : DS_Pseudo <opName, outs, ins, pat>;
1350
1351     let data1 = 0, vdst = 0 in {
1352       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1353       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1354     }
1355   }
1356 }
1357
1358 multiclass DS_Store_Helper <bits<8> op, string asm, RegisterClass regClass>
1359     : DS_1A_Store_m <
1360   op,
1361   asm,
1362   (outs),
1363   (ins i1imm:$gds, VReg_32:$addr, regClass:$data0, ds_offset:$offset, M0Reg:$m0),
1364   asm#" $addr, $data0"#"$offset"#" [M0]",
1365   []>;
1366
1367 multiclass DS_Store_m <bits<8> op, string opName, dag outs, dag ins,
1368                        string asm, list<dag> pat> {
1369   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1370     def "" : DS_Pseudo <opName, outs, ins, pat>;
1371
1372     let vdst = 0 in {
1373       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1374       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1375     }
1376   }
1377 }
1378
1379 multiclass DS_Store2_Helper <bits<8> op, string asm, RegisterClass regClass>
1380     : DS_Store_m <
1381   op,
1382   asm,
1383   (outs),
1384   (ins i1imm:$gds, VReg_32:$addr, regClass:$data0, regClass:$data1,
1385        ds_offset0:$offset0, ds_offset1:$offset1, M0Reg:$m0),
1386   asm#" $addr, $data0, $data1"#"$offset0"#"$offset1 [M0]",
1387   []>;
1388
1389 class DS_1A_si <bits<8> op, dag outs, dag ins, string asm, list<dag> pat> :
1390     DS_si <op, outs, ins, asm, pat> {
1391   bits<16> offset;
1392
1393   // Single load interpret the 2 i8imm operands as a single i16 offset.
1394   let offset0 = offset{7-0};
1395   let offset1 = offset{15-8};
1396
1397   let hasSideEffects = 0;
1398 }
1399
1400 // 1 address, 1 data.
1401 class DS_1A1D_RET <bits<8> op, string asm, RegisterClass rc, string noRetOp = ""> : DS_1A_si <
1402   op,
1403   (outs rc:$vdst),
1404   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1405   asm#" $vdst, $addr, $data0"#"$offset"#" [M0]", []>,
1406   AtomicNoRet<noRetOp, 1> {
1407
1408   let data1 = 0;
1409   let mayStore = 1;
1410   let mayLoad = 1;
1411
1412   let hasPostISelHook = 1; // Adjusted to no return version.
1413 }
1414
1415 // 1 address, 2 data.
1416 class DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc, string noRetOp = ""> : DS_1A_si <
1417   op,
1418   (outs rc:$vdst),
1419   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1420   asm#" $vdst, $addr, $data0, $data1"#"$offset"#" [M0]",
1421   []>,
1422   AtomicNoRet<noRetOp, 1> {
1423   let mayStore = 1;
1424   let mayLoad = 1;
1425   let hasPostISelHook = 1; // Adjusted to no return version.
1426 }
1427
1428 // 1 address, 2 data.
1429 class DS_1A2D_NORET <bits<8> op, string asm, RegisterClass rc, string noRetOp = asm> : DS_1A_si <
1430   op,
1431   (outs),
1432   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1433   asm#" $addr, $data0, $data1"#"$offset"#" [M0]",
1434   []>,
1435   AtomicNoRet<noRetOp, 0> {
1436   let mayStore = 1;
1437   let mayLoad = 1;
1438 }
1439
1440 // 1 address, 1 data.
1441 class DS_1A1D_NORET <bits<8> op, string asm, RegisterClass rc, string noRetOp = asm> : DS_1A_si <
1442   op,
1443   (outs),
1444   (ins i1imm:$gds, VReg_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1445   asm#" $addr, $data0"#"$offset"#" [M0]",
1446   []>,
1447   AtomicNoRet<noRetOp, 0> {
1448
1449   let data1 = 0;
1450   let mayStore = 1;
1451   let mayLoad = 1;
1452 }
1453
1454 //===----------------------------------------------------------------------===//
1455 // MTBUF classes
1456 //===----------------------------------------------------------------------===//
1457
1458 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1459   MTBUF <outs, ins, "", pattern>,
1460   SIMCInstr<opName, SISubtarget.NONE> {
1461   let isPseudo = 1;
1462 }
1463
1464 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
1465                     string asm> :
1466   MTBUF <outs, ins, asm, []>,
1467   MTBUFe <op>,
1468   SIMCInstr<opName, SISubtarget.SI>;
1469
1470 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
1471   MTBUF <outs, ins, asm, []>,
1472   MTBUFe_vi <op>,
1473   SIMCInstr <opName, SISubtarget.VI>;
1474
1475 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
1476                     list<dag> pattern> {
1477
1478   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
1479
1480   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
1481
1482   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
1483
1484 }
1485
1486 let mayStore = 1, mayLoad = 0 in {
1487
1488 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
1489                                RegisterClass regClass> : MTBUF_m <
1490   op, opName, (outs),
1491   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
1492    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr,
1493    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SSrc_32:$soffset),
1494   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1495         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1496 >;
1497
1498 } // mayStore = 1, mayLoad = 0
1499
1500 let mayLoad = 1, mayStore = 0 in {
1501
1502 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
1503                               RegisterClass regClass> : MTBUF_m <
1504   op, opName, (outs regClass:$dst),
1505   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
1506        i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr, SReg_128:$srsrc,
1507        i1imm:$slc, i1imm:$tfe, SSrc_32:$soffset),
1508   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1509         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1510 >;
1511
1512 } // mayLoad = 1, mayStore = 0
1513
1514 //===----------------------------------------------------------------------===//
1515 // MUBUF classes
1516 //===----------------------------------------------------------------------===//
1517
1518 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1519   MUBUF <outs, ins, asm, pattern>, MUBUFe <op>;
1520
1521 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1522   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op>;
1523
1524 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
1525
1526   bit IsAddr64 = is_addr64;
1527   string OpName = NAME # suffix;
1528 }
1529
1530 class MUBUFAtomicAddr64 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern>
1531     : MUBUF_si <op, outs, ins, asm, pattern> {
1532
1533   let offen = 0;
1534   let idxen = 0;
1535   let addr64 = 1;
1536   let tfe = 0;
1537   let lds = 0;
1538   let soffset = 128;
1539 }
1540
1541 class MUBUFAtomicOffset <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern>
1542     : MUBUF_si <op, outs, ins, asm, pattern> {
1543
1544   let offen = 0;
1545   let idxen = 0;
1546   let addr64 = 0;
1547   let tfe = 0;
1548   let lds = 0;
1549   let vaddr = 0;
1550 }
1551
1552 multiclass MUBUF_Atomic <bits<7> op, string name, RegisterClass rc,
1553                          ValueType vt, SDPatternOperator atomic> {
1554
1555   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
1556
1557     // No return variants
1558     let glc = 0 in {
1559
1560       def _ADDR64 : MUBUFAtomicAddr64 <
1561         op, (outs),
1562         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
1563              mbuf_offset:$offset, slc:$slc),
1564         name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset"#"$slc", []
1565       >, MUBUFAddr64Table<1>, AtomicNoRet<NAME#"_ADDR64", 0>;
1566
1567       def _OFFSET : MUBUFAtomicOffset <
1568         op, (outs),
1569         (ins rc:$vdata, SReg_128:$srsrc, mbuf_offset:$offset,
1570              SSrc_32:$soffset, slc:$slc),
1571         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", []
1572       >, MUBUFAddr64Table<0>, AtomicNoRet<NAME#"_OFFSET", 0>;
1573     } // glc = 0
1574
1575     // Variant that return values
1576     let glc = 1, Constraints = "$vdata = $vdata_in",
1577         DisableEncoding = "$vdata_in"  in {
1578
1579       def _RTN_ADDR64 : MUBUFAtomicAddr64 <
1580         op, (outs rc:$vdata),
1581         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
1582              mbuf_offset:$offset, slc:$slc),
1583         name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset"#" glc"#"$slc",
1584         [(set vt:$vdata,
1585          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i16:$offset,
1586                                     i1:$slc), vt:$vdata_in))]
1587       >, MUBUFAddr64Table<1, "_RTN">, AtomicNoRet<NAME#"_ADDR64", 1>;
1588
1589       def _RTN_OFFSET : MUBUFAtomicOffset <
1590         op, (outs rc:$vdata),
1591         (ins rc:$vdata_in, SReg_128:$srsrc, mbuf_offset:$offset,
1592              SSrc_32:$soffset, slc:$slc),
1593         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
1594         [(set vt:$vdata,
1595          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
1596                                     i1:$slc), vt:$vdata_in))]
1597       >, MUBUFAddr64Table<0, "_RTN">, AtomicNoRet<NAME#"_OFFSET", 1>;
1598
1599     } // glc = 1
1600
1601   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
1602 }
1603
1604 multiclass MUBUF_Load_Helper <bits<7> op, string asm, RegisterClass regClass,
1605                               ValueType load_vt = i32,
1606                               SDPatternOperator ld = null_frag> {
1607
1608   let lds = 0, mayLoad = 1 in {
1609
1610     let addr64 = 0 in {
1611
1612       let offen = 0, idxen = 0, vaddr = 0 in {
1613         def _OFFSET : MUBUF_si <op, (outs regClass:$vdata),
1614                              (ins SReg_128:$srsrc,
1615                              mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
1616                              slc:$slc, tfe:$tfe),
1617                              asm#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1618                              [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
1619                                                        i32:$soffset, i16:$offset,
1620                                                        i1:$glc, i1:$slc, i1:$tfe)))]>,
1621                      MUBUFAddr64Table<0>;
1622       }
1623
1624       let offen = 1, idxen = 0  in {
1625         def _OFFEN  : MUBUF_si <op, (outs regClass:$vdata),
1626                              (ins SReg_128:$srsrc, VReg_32:$vaddr,
1627                              SSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
1628                              tfe:$tfe),
1629                              asm#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1630       }
1631
1632       let offen = 0, idxen = 1 in {
1633         def _IDXEN  : MUBUF_si <op, (outs regClass:$vdata),
1634                              (ins SReg_128:$srsrc, VReg_32:$vaddr,
1635                              mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
1636                              slc:$slc, tfe:$tfe),
1637                              asm#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1638       }
1639
1640       let offen = 1, idxen = 1 in {
1641         def _BOTHEN : MUBUF_si <op, (outs regClass:$vdata),
1642                              (ins SReg_128:$srsrc, VReg_64:$vaddr,
1643                              SSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1644                              asm#" $vdata, $vaddr, $srsrc, $soffset, idxen offen"#"$glc"#"$slc"#"$tfe", []>;
1645       }
1646     }
1647
1648     let offen = 0, idxen = 0, addr64 = 1, glc = 0, slc = 0, tfe = 0, soffset = 128 /* ZERO */ in {
1649       def _ADDR64 : MUBUF_si <op, (outs regClass:$vdata),
1650                            (ins SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
1651                            asm#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
1652                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
1653                                                   i64:$vaddr, i16:$offset)))]>, MUBUFAddr64Table<1>;
1654     }
1655   }
1656 }
1657
1658 multiclass MUBUF_Load_Helper_vi <bits<7> op, string asm, RegisterClass regClass,
1659                               ValueType load_vt = i32,
1660                               SDPatternOperator ld = null_frag> {
1661
1662   let lds = 0, mayLoad = 1 in {
1663     let offen = 0, idxen = 0, vaddr = 0 in {
1664       def _OFFSET : MUBUF_vi <op, (outs regClass:$vdata),
1665                            (ins SReg_128:$srsrc,
1666                            mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
1667                            slc:$slc, tfe:$tfe),
1668                            asm#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1669                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
1670                                                      i32:$soffset, i16:$offset,
1671                                                      i1:$glc, i1:$slc, i1:$tfe)))]>,
1672                            MUBUFAddr64Table<0>;
1673     }
1674
1675     let offen = 1, idxen = 0  in {
1676       def _OFFEN  : MUBUF_vi <op, (outs regClass:$vdata),
1677                            (ins SReg_128:$srsrc, VReg_32:$vaddr,
1678                            SSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
1679                            tfe:$tfe),
1680                            asm#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1681     }
1682
1683     let offen = 0, idxen = 1 in {
1684       def _IDXEN  : MUBUF_vi <op, (outs regClass:$vdata),
1685                            (ins SReg_128:$srsrc, VReg_32:$vaddr,
1686                            mbuf_offset:$offset, SSrc_32:$soffset, glc:$glc,
1687                            slc:$slc, tfe:$tfe),
1688                            asm#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1689     }
1690
1691     let offen = 1, idxen = 1 in {
1692       def _BOTHEN : MUBUF_vi <op, (outs regClass:$vdata),
1693                            (ins SReg_128:$srsrc, VReg_64:$vaddr,
1694                            SSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1695                            asm#" $vdata, $vaddr, $srsrc, $soffset, idxen offen"#"$glc"#"$slc"#"$tfe", []>;
1696     }
1697   }
1698 }
1699
1700 multiclass MUBUF_Store_Helper <bits<7> op, string name, RegisterClass vdataClass,
1701                           ValueType store_vt, SDPatternOperator st> {
1702
1703   let addr64 = 0, lds = 0 in {
1704
1705     def "" : MUBUF_si <
1706       op, (outs),
1707       (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_32:$vaddr, SSrc_32:$soffset,
1708            mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
1709            tfe:$tfe),
1710       name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
1711            "$glc"#"$slc"#"$tfe",
1712       []
1713     >;
1714
1715     let offen = 0, idxen = 0, vaddr = 0 in {
1716       def _OFFSET : MUBUF_si <
1717         op, (outs),
1718         (ins vdataClass:$vdata, SReg_128:$srsrc, mbuf_offset:$offset,
1719               SSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1720         name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1721         [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
1722                                            i16:$offset, i1:$glc, i1:$slc,
1723                                            i1:$tfe))]
1724       >, MUBUFAddr64Table<0>;
1725     } // offen = 0, idxen = 0, vaddr = 0
1726
1727     let offen = 1, idxen = 0  in {
1728       def _OFFEN  : MUBUF_si <
1729         op, (outs),
1730         (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_32:$vaddr, SSrc_32:$soffset,
1731              mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1732         name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
1733             "$glc"#"$slc"#"$tfe",
1734         []
1735       >;
1736     } // end offen = 1, idxen = 0
1737
1738   } // End addr64 = 0, lds = 0
1739
1740   def _ADDR64 : MUBUF_si <
1741     op, (outs),
1742     (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
1743     name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
1744     [(st store_vt:$vdata,
1745      (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i16:$offset))]>, MUBUFAddr64Table<1>
1746      {
1747
1748       let mayLoad = 0;
1749       let mayStore = 1;
1750
1751       // Encoding
1752       let offen = 0;
1753       let idxen = 0;
1754       let glc = 0;
1755       let addr64 = 1;
1756       let lds = 0;
1757       let slc = 0;
1758       let tfe = 0;
1759       let soffset = 128; // ZERO
1760    }
1761 }
1762
1763 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
1764       FLAT <op, (outs regClass:$data),
1765                 (ins VReg_64:$addr),
1766             asm#" $data, $addr, [M0, FLAT_SCRATCH]", []> {
1767   let glc = 0;
1768   let slc = 0;
1769   let tfe = 0;
1770   let mayLoad = 1;
1771 }
1772
1773 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
1774       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr),
1775           name#" $data, $addr, [M0, FLAT_SCRATCH]",
1776          []> {
1777
1778   let mayLoad = 0;
1779   let mayStore = 1;
1780
1781   // Encoding
1782   let glc = 0;
1783   let slc = 0;
1784   let tfe = 0;
1785 }
1786
1787 class MIMG_Mask <string op, int channels> {
1788   string Op = op;
1789   int Channels = channels;
1790 }
1791
1792 class MIMG_NoSampler_Helper <bits<7> op, string asm,
1793                              RegisterClass dst_rc,
1794                              RegisterClass src_rc> : MIMG <
1795   op,
1796   (outs dst_rc:$vdata),
1797   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1798        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1799        SReg_256:$srsrc),
1800   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1801      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
1802   []> {
1803   let SSAMP = 0;
1804   let mayLoad = 1;
1805   let mayStore = 0;
1806   let hasPostISelHook = 1;
1807 }
1808
1809 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
1810                                       RegisterClass dst_rc,
1811                                       int channels> {
1812   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_32>,
1813             MIMG_Mask<asm#"_V1", channels>;
1814   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
1815             MIMG_Mask<asm#"_V2", channels>;
1816   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
1817             MIMG_Mask<asm#"_V4", channels>;
1818 }
1819
1820 multiclass MIMG_NoSampler <bits<7> op, string asm> {
1821   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VReg_32, 1>;
1822   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
1823   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
1824   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
1825 }
1826
1827 class MIMG_Sampler_Helper <bits<7> op, string asm,
1828                            RegisterClass dst_rc,
1829                            RegisterClass src_rc> : MIMG <
1830   op,
1831   (outs dst_rc:$vdata),
1832   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1833        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1834        SReg_256:$srsrc, SReg_128:$ssamp),
1835   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1836      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1837   []> {
1838   let mayLoad = 1;
1839   let mayStore = 0;
1840   let hasPostISelHook = 1;
1841 }
1842
1843 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
1844                                     RegisterClass dst_rc,
1845                                     int channels> {
1846   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_32>,
1847             MIMG_Mask<asm#"_V1", channels>;
1848   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64>,
1849             MIMG_Mask<asm#"_V2", channels>;
1850   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128>,
1851             MIMG_Mask<asm#"_V4", channels>;
1852   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256>,
1853             MIMG_Mask<asm#"_V8", channels>;
1854   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512>,
1855             MIMG_Mask<asm#"_V16", channels>;
1856 }
1857
1858 multiclass MIMG_Sampler <bits<7> op, string asm> {
1859   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VReg_32, 1>;
1860   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2>;
1861   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3>;
1862   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4>;
1863 }
1864
1865 class MIMG_Gather_Helper <bits<7> op, string asm,
1866                           RegisterClass dst_rc,
1867                           RegisterClass src_rc> : MIMG <
1868   op,
1869   (outs dst_rc:$vdata),
1870   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1871        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1872        SReg_256:$srsrc, SReg_128:$ssamp),
1873   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1874      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1875   []> {
1876   let mayLoad = 1;
1877   let mayStore = 0;
1878
1879   // DMASK was repurposed for GATHER4. 4 components are always
1880   // returned and DMASK works like a swizzle - it selects
1881   // the component to fetch. The only useful DMASK values are
1882   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
1883   // (red,red,red,red) etc.) The ISA document doesn't mention
1884   // this.
1885   // Therefore, disable all code which updates DMASK by setting these two:
1886   let MIMG = 0;
1887   let hasPostISelHook = 0;
1888 }
1889
1890 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
1891                                     RegisterClass dst_rc,
1892                                     int channels> {
1893   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_32>,
1894             MIMG_Mask<asm#"_V1", channels>;
1895   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64>,
1896             MIMG_Mask<asm#"_V2", channels>;
1897   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128>,
1898             MIMG_Mask<asm#"_V4", channels>;
1899   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256>,
1900             MIMG_Mask<asm#"_V8", channels>;
1901   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512>,
1902             MIMG_Mask<asm#"_V16", channels>;
1903 }
1904
1905 multiclass MIMG_Gather <bits<7> op, string asm> {
1906   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VReg_32, 1>;
1907   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2>;
1908   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3>;
1909   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4>;
1910 }
1911
1912 //===----------------------------------------------------------------------===//
1913 // Vector instruction mappings
1914 //===----------------------------------------------------------------------===//
1915
1916 // Maps an opcode in e32 form to its e64 equivalent
1917 def getVOPe64 : InstrMapping {
1918   let FilterClass = "VOP";
1919   let RowFields = ["OpName"];
1920   let ColFields = ["Size"];
1921   let KeyCol = ["4"];
1922   let ValueCols = [["8"]];
1923 }
1924
1925 // Maps an opcode in e64 form to its e32 equivalent
1926 def getVOPe32 : InstrMapping {
1927   let FilterClass = "VOP";
1928   let RowFields = ["OpName"];
1929   let ColFields = ["Size"];
1930   let KeyCol = ["8"];
1931   let ValueCols = [["4"]];
1932 }
1933
1934 // Maps an original opcode to its commuted version
1935 def getCommuteRev : InstrMapping {
1936   let FilterClass = "VOP2_REV";
1937   let RowFields = ["RevOp"];
1938   let ColFields = ["IsOrig"];
1939   let KeyCol = ["1"];
1940   let ValueCols = [["0"]];
1941 }
1942
1943 def getMaskedMIMGOp : InstrMapping {
1944   let FilterClass = "MIMG_Mask";
1945   let RowFields = ["Op"];
1946   let ColFields = ["Channels"];
1947   let KeyCol = ["4"];
1948   let ValueCols = [["1"], ["2"], ["3"] ];
1949 }
1950
1951 // Maps an commuted opcode to its original version
1952 def getCommuteOrig : InstrMapping {
1953   let FilterClass = "VOP2_REV";
1954   let RowFields = ["RevOp"];
1955   let ColFields = ["IsOrig"];
1956   let KeyCol = ["0"];
1957   let ValueCols = [["1"]];
1958 }
1959
1960 def getMCOpcodeGen : InstrMapping {
1961   let FilterClass = "SIMCInstr";
1962   let RowFields = ["PseudoInstr"];
1963   let ColFields = ["Subtarget"];
1964   let KeyCol = [!cast<string>(SISubtarget.NONE)];
1965   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
1966 }
1967
1968 def getAddr64Inst : InstrMapping {
1969   let FilterClass = "MUBUFAddr64Table";
1970   let RowFields = ["OpName"];
1971   let ColFields = ["IsAddr64"];
1972   let KeyCol = ["0"];
1973   let ValueCols = [["1"]];
1974 }
1975
1976 // Maps an atomic opcode to its version with a return value.
1977 def getAtomicRetOp : InstrMapping {
1978   let FilterClass = "AtomicNoRet";
1979   let RowFields = ["NoRetOp"];
1980   let ColFields = ["IsRet"];
1981   let KeyCol = ["0"];
1982   let ValueCols = [["1"]];
1983 }
1984
1985 // Maps an atomic opcode to its returnless version.
1986 def getAtomicNoRetOp : InstrMapping {
1987   let FilterClass = "AtomicNoRet";
1988   let RowFields = ["NoRetOp"];
1989   let ColFields = ["IsRet"];
1990   let KeyCol = ["1"];
1991   let ValueCols = [["0"]];
1992 }
1993
1994 include "SIInstructions.td"
1995 include "CIInstructions.td"
1996 include "VIInstructions.td"