lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 class vop {
  11   field bits<9> SI3;
  12   field bits<10> VI3;
  13 }
  14
  15 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  16   field bits<8> SI = si;
  17   field bits<8> VI = vi;
  18
  19   field bits<9>  SI3 = {0, si{7-0}};
  20   field bits<10> VI3 = {0, 0, vi{7-0}};
  21 }
  22
  23 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  24   field bits<8> SI = si;
  25   field bits<8> VI = vi;
  26
  27   field bits<9>  SI3 = {1, 1, si{6-0}};
  28   field bits<10> VI3 = !add(0x140, vi);
  29 }
  30
  31 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  32   field bits<6> SI = si;
  33   field bits<6> VI = vi;
  34
  35   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  36   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  37 }
  38
  39 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  40   let SI3 = si;
  41   let VI3 = vi;
  42 }
  43
  44 class sop1 <bits<8> si, bits<8> vi = si> {
  45   field bits<8> SI = si;
  46   field bits<8> VI = vi;
  47 }
  48
  49 class sop2 <bits<7> si, bits<7> vi = si> {
  50   field bits<7> SI = si;
  51   field bits<7> VI = vi;
  52 }
  53
  54 class sopk <bits<5> si, bits<5> vi = si> {
  55   field bits<5> SI = si;
  56   field bits<5> VI = vi;
  57 }
  58
  59 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  60 // in AMDGPUInstrInfo.cpp
  61 def SISubtarget {
  62   int NONE = -1;
  63   int SI = 0;
  64   int VI = 1;
  65 }
  66
  67 //===----------------------------------------------------------------------===//
  68 // SI DAG Nodes
  69 //===----------------------------------------------------------------------===//
  70
  71 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  72   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  73                       [SDNPMayLoad, SDNPMemOperand]
  74 >;
  75
  76 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  77   SDTypeProfile<0, 13,
  78     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  79      SDTCisVT<1, iAny>,   // vdata(VGPR)
  80      SDTCisVT<2, i32>,    // num_channels(imm)
  81      SDTCisVT<3, i32>,    // vaddr(VGPR)
  82      SDTCisVT<4, i32>,    // soffset(SGPR)
  83      SDTCisVT<5, i32>,    // inst_offset(imm)
  84      SDTCisVT<6, i32>,    // dfmt(imm)
  85      SDTCisVT<7, i32>,    // nfmt(imm)
  86      SDTCisVT<8, i32>,    // offen(imm)
  87      SDTCisVT<9, i32>,    // idxen(imm)
  88      SDTCisVT<10, i32>,   // glc(imm)
  89      SDTCisVT<11, i32>,   // slc(imm)
  90      SDTCisVT<12, i32>    // tfe(imm)
  91     ]>,
  92   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  93 >;
  94
  95 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
  96   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
  97                        SDTCisVT<3, i32>]>
  98 >;
  99
 100 class SDSample<string opcode> : SDNode <opcode,
 101   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 102                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 103 >;
 104
 105 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 106 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 107 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 108 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 109
 110 def SIconstdata_ptr : SDNode<
 111   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 112 >;
 113
 114 // Transformation function, extract the lower 32bit of a 64bit immediate
 115 def LO32 : SDNodeXForm<imm, [{
 116   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, MVT::i32);
 117 }]>;
 118
 119 def LO32f : SDNodeXForm<fpimm, [{
 120   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 121   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 122 }]>;
 123
 124 // Transformation function, extract the upper 32bit of a 64bit immediate
 125 def HI32 : SDNodeXForm<imm, [{
 126   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, MVT::i32);
 127 }]>;
 128
 129 def HI32f : SDNodeXForm<fpimm, [{
 130   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 131   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 132 }]>;
 133
 134 def IMM8bitDWORD : PatLeaf <(imm),
 135   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 136 >;
 137
 138 def as_dword_i32imm : SDNodeXForm<imm, [{
 139   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, MVT::i32);
 140 }]>;
 141
 142 def as_i1imm : SDNodeXForm<imm, [{
 143   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i1);
 144 }]>;
 145
 146 def as_i8imm : SDNodeXForm<imm, [{
 147   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i8);
 148 }]>;
 149
 150 def as_i16imm : SDNodeXForm<imm, [{
 151   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i16);
 152 }]>;
 153
 154 def as_i32imm: SDNodeXForm<imm, [{
 155   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i32);
 156 }]>;
 157
 158 def as_i64imm: SDNodeXForm<imm, [{
 159   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i64);
 160 }]>;
 161
 162 // Copied from the AArch64 backend:
 163 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 164 return CurDAG->getTargetConstant(
 165   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i32);
 166 }]>;
 167
 168 // Copied from the AArch64 backend:
 169 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 170 return CurDAG->getTargetConstant(
 171   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i64);
 172 }]>;
 173
 174 def IMM8bit : PatLeaf <(imm),
 175   [{return isUInt<8>(N->getZExtValue());}]
 176 >;
 177
 178 def IMM12bit : PatLeaf <(imm),
 179   [{return isUInt<12>(N->getZExtValue());}]
 180 >;
 181
 182 def IMM16bit : PatLeaf <(imm),
 183   [{return isUInt<16>(N->getZExtValue());}]
 184 >;
 185
 186 def IMM20bit : PatLeaf <(imm),
 187   [{return isUInt<20>(N->getZExtValue());}]
 188 >;
 189
 190 def IMM32bit : PatLeaf <(imm),
 191   [{return isUInt<32>(N->getZExtValue());}]
 192 >;
 193
 194 def mubuf_vaddr_offset : PatFrag<
 195   (ops node:$ptr, node:$offset, node:$imm_offset),
 196   (add (add node:$ptr, node:$offset), node:$imm_offset)
 197 >;
 198
 199 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 200   return isInlineImmediate(N);
 201 }]>;
 202
 203 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 204   return isInlineImmediate(N);
 205 }]>;
 206
 207 class SGPRImm <dag frag> : PatLeaf<frag, [{
 208   if (TM.getSubtarget<AMDGPUSubtarget>().getGeneration() <
 209       AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 210     return false;
 211   }
 212   const SIRegisterInfo *SIRI =
 213                        static_cast<const SIRegisterInfo*>(TM.getSubtargetImpl()->getRegisterInfo());
 214   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 215                                                 U != E; ++U) {
 216     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 217       return true;
 218     }
 219   }
 220   return false;
 221 }]>;
 222
 223 //===----------------------------------------------------------------------===//
 224 // Custom Operands
 225 //===----------------------------------------------------------------------===//
 226
 227 def FRAMEri32 : Operand<iPTR> {
 228   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 229 }
 230
 231 def sopp_brtarget : Operand<OtherVT> {
 232   let EncoderMethod = "getSOPPBrEncoding";
 233   let OperandType = "OPERAND_PCREL";
 234 }
 235
 236 include "SIInstrFormats.td"
 237 include "VIInstrFormats.td"
 238
 239 let OperandType = "OPERAND_IMMEDIATE" in {
 240
 241 def offen : Operand<i1> {
 242   let PrintMethod = "printOffen";
 243 }
 244 def idxen : Operand<i1> {
 245   let PrintMethod = "printIdxen";
 246 }
 247 def addr64 : Operand<i1> {
 248   let PrintMethod = "printAddr64";
 249 }
 250 def mbuf_offset : Operand<i16> {
 251   let PrintMethod = "printMBUFOffset";
 252 }
 253 def ds_offset : Operand<i16> {
 254   let PrintMethod = "printDSOffset";
 255 }
 256 def ds_offset0 : Operand<i8> {
 257   let PrintMethod = "printDSOffset0";
 258 }
 259 def ds_offset1 : Operand<i8> {
 260   let PrintMethod = "printDSOffset1";
 261 }
 262 def glc : Operand <i1> {
 263   let PrintMethod = "printGLC";
 264 }
 265 def slc : Operand <i1> {
 266   let PrintMethod = "printSLC";
 267 }
 268 def tfe : Operand <i1> {
 269   let PrintMethod = "printTFE";
 270 }
 271
 272 def omod : Operand <i32> {
 273   let PrintMethod = "printOModSI";
 274 }
 275
 276 def ClampMod : Operand <i1> {
 277   let PrintMethod = "printClampSI";
 278 }
 279
 280 } // End OperandType = "OPERAND_IMMEDIATE"
 281
 282 //===----------------------------------------------------------------------===//
 283 // Complex patterns
 284 //===----------------------------------------------------------------------===//
 285
 286 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 287 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 288
 289 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 290 def MUBUFAddr64 : ComplexPattern<i64, 3, "SelectMUBUFAddr64">;
 291 def MUBUFAddr64Atomic : ComplexPattern<i64, 4, "SelectMUBUFAddr64">;
 292 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 293 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 294 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 295
 296 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 297 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 298 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 299 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 300
 301 //===----------------------------------------------------------------------===//
 302 // SI assembler operands
 303 //===----------------------------------------------------------------------===//
 304
 305 def SIOperand {
 306   int ZERO = 0x80;
 307   int VCC = 0x6A;
 308   int FLAT_SCR = 0x68;
 309 }
 310
 311 def SRCMODS {
 312   int NONE = 0;
 313 }
 314
 315 def DSTCLAMP {
 316   int NONE = 0;
 317 }
 318
 319 def DSTOMOD {
 320   int NONE = 0;
 321 }
 322
 323 //===----------------------------------------------------------------------===//
 324 //
 325 // SI Instruction multiclass helpers.
 326 //
 327 // Instructions with _32 take 32-bit operands.
 328 // Instructions with _64 take 64-bit operands.
 329 //
 330 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 331 // encoding is the standard encoding, but instruction that make use of
 332 // any of the instruction modifiers must use the 64-bit encoding.
 333 //
 334 // Instructions with _e32 use the 32-bit encoding.
 335 // Instructions with _e64 use the 64-bit encoding.
 336 //
 337 //===----------------------------------------------------------------------===//
 338
 339 class SIMCInstr <string pseudo, int subtarget> {
 340   string PseudoInstr = pseudo;
 341   int Subtarget = subtarget;
 342 }
 343
 344 //===----------------------------------------------------------------------===//
 345 // EXP classes
 346 //===----------------------------------------------------------------------===//
 347
 348 class EXPCommon : InstSI<
 349   (outs),
 350   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 351        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 352   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 353   [] > {
 354
 355   let EXP_CNT = 1;
 356   let Uses = [EXEC];
 357 }
 358
 359 multiclass EXP_m {
 360
 361   let isPseudo = 1 in {
 362     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 363   }
 364
 365   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 366
 367   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // Scalar classes
 372 //===----------------------------------------------------------------------===//
 373
 374 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 375   SOP1 <outs, ins, "", pattern>,
 376   SIMCInstr<opName, SISubtarget.NONE> {
 377   let isPseudo = 1;
 378 }
 379
 380 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm,
 381                     list<dag> pattern> :
 382   SOP1 <outs, ins, asm, pattern>,
 383   SOP1e <op.SI>,
 384   SIMCInstr<opName, SISubtarget.SI>;
 385
 386 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm,
 387                     list<dag> pattern> :
 388   SOP1 <outs, ins, asm, pattern>,
 389   SOP1e <op.VI>,
 390   SIMCInstr<opName, SISubtarget.VI>;
 391
 392 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> {
 393   def "" : SOP1_Pseudo <opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 394     pattern>;
 395
 396   def _si : SOP1_Real_si <op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 397     opName#" $dst, $src0", pattern>;
 398
 399   def _vi : SOP1_Real_vi <op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 400     opName#" $dst, $src0", pattern>;
 401 }
 402
 403 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> {
 404   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 405     pattern>;
 406
 407   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 408     opName#" $dst, $src0", pattern>;
 409
 410   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 411     opName#" $dst, $src0", pattern>;
 412 }
 413
 414 // no input, 64-bit output.
 415 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 416   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 417
 418   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 419     opName#" $dst", pattern> {
 420     let SSRC0 = 0;
 421   }
 422
 423   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 424     opName#" $dst", pattern> {
 425     let SSRC0 = 0;
 426   }
 427 }
 428
 429 // 64-bit input, 32-bit output.
 430 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> {
 431   def "" : SOP1_Pseudo <opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 432     pattern>;
 433
 434   def _si : SOP1_Real_si <op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 435     opName#" $dst, $src0", pattern>;
 436
 437   def _vi : SOP1_Real_vi <op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 438     opName#" $dst, $src0", pattern>;
 439 }
 440
 441 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 442   SOP2<outs, ins, "", pattern>,
 443   SIMCInstr<opName, SISubtarget.NONE> {
 444   let isPseudo = 1;
 445   let Size = 4;
 446 }
 447
 448 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm,
 449                    list<dag> pattern> :
 450   SOP2<outs, ins, asm, pattern>,
 451   SOP2e<op.SI>,
 452   SIMCInstr<opName, SISubtarget.SI>;
 453
 454 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm,
 455                    list<dag> pattern> :
 456   SOP2<outs, ins, asm, pattern>,
 457   SOP2e<op.VI>,
 458   SIMCInstr<opName, SISubtarget.VI>;
 459
 460 multiclass SOP2_SELECT_32 <sop2 op, string opName, list<dag> pattern> {
 461   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 462     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc), pattern>;
 463
 464   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 465     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 466     opName#" $dst, $src0, $src1 [$scc]", pattern>;
 467
 468   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 469     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 470     opName#" $dst, $src0, $src1 [$scc]", pattern>;
 471 }
 472
 473 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> {
 474   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 475     (ins SSrc_32:$src0, SSrc_32:$src1), pattern>;
 476
 477   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 478     (ins SSrc_32:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 479
 480   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 481     (ins SSrc_32:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 482 }
 483
 484 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> {
 485   def "" : SOP2_Pseudo <opName, (outs SReg_64:$dst),
 486     (ins SSrc_64:$src0, SSrc_64:$src1), pattern>;
 487
 488   def _si : SOP2_Real_si <op, opName, (outs SReg_64:$dst),
 489     (ins SSrc_64:$src0, SSrc_64:$src1), opName#" $dst, $src0, $src1", pattern>;
 490
 491   def _vi : SOP2_Real_vi <op, opName, (outs SReg_64:$dst),
 492     (ins SSrc_64:$src0, SSrc_64:$src1), opName#" $dst, $src0, $src1", pattern>;
 493 }
 494
 495 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> {
 496   def "" : SOP2_Pseudo <opName, (outs SReg_64:$dst),
 497     (ins SSrc_64:$src0, SSrc_32:$src1), pattern>;
 498
 499   def _si : SOP2_Real_si <op, opName, (outs SReg_64:$dst),
 500     (ins SSrc_64:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 501
 502   def _vi : SOP2_Real_vi <op, opName, (outs SReg_64:$dst),
 503     (ins SSrc_64:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1", pattern>;
 504 }
 505
 506
 507 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 508                     string opName, PatLeaf cond> : SOPC <
 509   op, (outs SCCReg:$dst), (ins rc:$src0, rc:$src1),
 510   opName#" $dst, $src0, $src1", []>;
 511
 512 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 513   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 514
 515 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 516   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 517
 518 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 519   SOPK <outs, ins, "", pattern>,
 520   SIMCInstr<opName, SISubtarget.NONE> {
 521   let isPseudo = 1;
 522 }
 523
 524 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm,
 525                     list<dag> pattern> :
 526   SOPK <outs, ins, asm, pattern>,
 527   SOPKe <op.SI>,
 528   SIMCInstr<opName, SISubtarget.SI>;
 529
 530 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm,
 531                     list<dag> pattern> :
 532   SOPK <outs, ins, asm, pattern>,
 533   SOPKe <op.VI>,
 534   SIMCInstr<opName, SISubtarget.VI>;
 535
 536 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 537   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 538     pattern>;
 539
 540   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 541     opName#" $dst, $src0", pattern>;
 542
 543   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 544     opName#" $dst, $src0", pattern>;
 545 }
 546
 547 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 548   def "" : SOPK_Pseudo <opName, (outs SCCReg:$dst),
 549     (ins SReg_32:$src0, u16imm:$src1), pattern>;
 550
 551   def _si : SOPK_Real_si <op, opName, (outs SCCReg:$dst),
 552     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0", pattern>;
 553
 554   def _vi : SOPK_Real_vi <op, opName, (outs SCCReg:$dst),
 555     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0", pattern>;
 556 }
 557
 558 //===----------------------------------------------------------------------===//
 559 // SMRD classes
 560 //===----------------------------------------------------------------------===//
 561
 562 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 563   SMRD <outs, ins, "", pattern>,
 564   SIMCInstr<opName, SISubtarget.NONE> {
 565   let isPseudo = 1;
 566 }
 567
 568 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 569                     string asm> :
 570   SMRD <outs, ins, asm, []>,
 571   SMRDe <op, imm>,
 572   SIMCInstr<opName, SISubtarget.SI>;
 573
 574 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 575                     string asm> :
 576   SMRD <outs, ins, asm, []>,
 577   SMEMe_vi <op, imm>,
 578   SIMCInstr<opName, SISubtarget.VI>;
 579
 580 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 581                    string asm, list<dag> pattern> {
 582
 583   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 584
 585   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 586
 587   def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 588 }
 589
 590 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 591                         RegisterClass dstClass> {
 592   defm _IMM : SMRD_m <
 593     op, opName#"_IMM", 1, (outs dstClass:$dst),
 594     (ins baseClass:$sbase, u32imm:$offset),
 595     opName#" $dst, $sbase, $offset", []
 596   >;
 597
 598   defm _SGPR : SMRD_m <
 599     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 600     (ins baseClass:$sbase, SReg_32:$soff),
 601     opName#" $dst, $sbase, $soff", []
 602   >;
 603 }
 604
 605 //===----------------------------------------------------------------------===//
 606 // Vector ALU classes
 607 //===----------------------------------------------------------------------===//
 608
 609 // This must always be right before the operand being input modified.
 610 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 611   let PrintMethod = "printOperandAndMods";
 612 }
 613 def InputModsNoDefault : Operand <i32> {
 614   let PrintMethod = "printOperandAndMods";
 615 }
 616
 617 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 618   int ret =
 619     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 620          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 621                                               3)); // VOP3
 622 }
 623
 624 // Returns the register class to use for the destination of VOP[123C]
 625 // instructions for the given VT.
 626 class getVALUDstForVT<ValueType VT> {
 627   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32,
 628                           !if(!eq(VT.Size, 64), VReg_64,
 629                             SReg_64)); // else VT == i1
 630 }
 631
 632 // Returns the register class to use for source 0 of VOP[12C]
 633 // instructions for the given VT.
 634 class getVOPSrc0ForVT<ValueType VT> {
 635   RegisterOperand ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 636 }
 637
 638 // Returns the register class to use for source 1 of VOP[12C] for the
 639 // given VT.
 640 class getVOPSrc1ForVT<ValueType VT> {
 641   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32, VReg_64);
 642 }
 643
 644 // Returns the register classes for the source arguments of a VOP[12C]
 645 // instruction for the given SrcVTs.
 646 class getInRC32 <list<ValueType> SrcVT> {
 647   list<DAGOperand> ret = [
 648     getVOPSrc0ForVT<SrcVT[0]>.ret,
 649     getVOPSrc1ForVT<SrcVT[1]>.ret
 650   ];
 651 }
 652
 653 // Returns the register class to use for sources of VOP3 instructions for the
 654 // given VT.
 655 class getVOP3SrcForVT<ValueType VT> {
 656   RegisterOperand ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 657 }
 658
 659 // Returns the register classes for the source arguments of a VOP3
 660 // instruction for the given SrcVTs.
 661 class getInRC64 <list<ValueType> SrcVT> {
 662   list<DAGOperand> ret = [
 663     getVOP3SrcForVT<SrcVT[0]>.ret,
 664     getVOP3SrcForVT<SrcVT[1]>.ret,
 665     getVOP3SrcForVT<SrcVT[2]>.ret
 666   ];
 667 }
 668
 669 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 670 class hasModifiers<ValueType SrcVT> {
 671   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 672             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 673 }
 674
 675 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 676 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 677   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 678             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 679                                     (ins)));
 680 }
 681
 682 // Returns the input arguments for VOP3 instructions for the given SrcVT.
 683 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
 684                 RegisterOperand Src2RC, int NumSrcArgs,
 685                 bit HasModifiers> {
 686
 687   dag ret =
 688     !if (!eq(NumSrcArgs, 1),
 689       !if (!eq(HasModifiers, 1),
 690         // VOP1 with modifiers
 691         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 692              ClampMod:$clamp, omod:$omod)
 693       /* else */,
 694         // VOP1 without modifiers
 695         (ins Src0RC:$src0)
 696       /* endif */ ),
 697     !if (!eq(NumSrcArgs, 2),
 698       !if (!eq(HasModifiers, 1),
 699         // VOP 2 with modifiers
 700         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 701              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 702              ClampMod:$clamp, omod:$omod)
 703       /* else */,
 704         // VOP2 without modifiers
 705         (ins Src0RC:$src0, Src1RC:$src1)
 706       /* endif */ )
 707     /* NumSrcArgs == 3 */,
 708       !if (!eq(HasModifiers, 1),
 709         // VOP3 with modifiers
 710         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 711              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 712              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
 713              ClampMod:$clamp, omod:$omod)
 714       /* else */,
 715         // VOP3 without modifiers
 716         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
 717       /* endif */ )));
 718 }
 719
 720 // Returns the assembly string for the inputs and outputs of a VOP[12C]
 721 // instruction.  This does not add the _e32 suffix, so it can be reused
 722 // by getAsm64.
 723 class getAsm32 <int NumSrcArgs> {
 724   string src1 = ", $src1";
 725   string src2 = ", $src2";
 726   string ret = " $dst, $src0"#
 727                !if(!eq(NumSrcArgs, 1), "", src1)#
 728                !if(!eq(NumSrcArgs, 3), src2, "");
 729 }
 730
 731 // Returns the assembly string for the inputs and outputs of a VOP3
 732 // instruction.
 733 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
 734   string src0 = "$src0_modifiers,";
 735   string src1 = !if(!eq(NumSrcArgs, 1), "",
 736                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
 737                                            " $src1_modifiers,"));
 738   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
 739   string ret =
 740   !if(!eq(HasModifiers, 0),
 741       getAsm32<NumSrcArgs>.ret,
 742       " $dst, "#src0#src1#src2#"$clamp"#"$omod");
 743 }
 744
 745
 746 class VOPProfile <list<ValueType> _ArgVT> {
 747
 748   field list<ValueType> ArgVT = _ArgVT;
 749
 750   field ValueType DstVT = ArgVT[0];
 751   field ValueType Src0VT = ArgVT[1];
 752   field ValueType Src1VT = ArgVT[2];
 753   field ValueType Src2VT = ArgVT[3];
 754   field RegisterClass DstRC = getVALUDstForVT<DstVT>.ret;
 755   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
 756   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
 757   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
 758   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
 759   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
 760
 761   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
 762   field bit HasModifiers = hasModifiers<Src0VT>.ret;
 763
 764   field dag Outs = (outs DstRC:$dst);
 765
 766   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
 767   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
 768                              HasModifiers>.ret;
 769
 770   field string Asm32 = "_e32"#getAsm32<NumSrcArgs>.ret;
 771   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
 772 }
 773
 774 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
 775 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
 776 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
 777 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
 778 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
 779 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
 780 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
 781 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
 782 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
 783
 784 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
 785 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
 786 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
 787 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
 788 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
 789 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
 790 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
 791   let Src0RC32 = VCSrc_32;
 792 }
 793
 794 def VOP_I1_F32_I32 : VOPProfile <[i1, f32, i32, untyped]> {
 795   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 796   let Asm64 = " $dst, $src0_modifiers, $src1";
 797 }
 798
 799 def VOP_I1_F64_I32 : VOPProfile <[i1, f64, i32, untyped]> {
 800   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 801   let Asm64 = " $dst, $src0_modifiers, $src1";
 802 }
 803
 804 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
 805 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
 806
 807 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
 808 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
 809 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
 810 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
 811
 812
 813 class VOP <string opName> {
 814   string OpName = opName;
 815 }
 816
 817 class VOP2_REV <string revOp, bit isOrig> {
 818   string RevOp = revOp;
 819   bit IsOrig = isOrig;
 820 }
 821
 822 class AtomicNoRet <string noRetOp, bit isRet> {
 823   string NoRetOp = noRetOp;
 824   bit IsRet = isRet;
 825 }
 826
 827 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 828   VOP1Common <outs, ins, "", pattern>,
 829   VOP <opName>,
 830   SIMCInstr <opName#"_e32", SISubtarget.NONE> {
 831   let isPseudo = 1;
 832 }
 833
 834 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
 835                    string opName> {
 836   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
 837
 838   def _si : VOP1<op.SI, outs, ins, asm, []>,
 839             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 840   def _vi : VOP1<op.VI, outs, ins, asm, []>,
 841             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 842 }
 843
 844 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 845   VOP2Common <outs, ins, "", pattern>,
 846   VOP <opName>,
 847   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
 848   let isPseudo = 1;
 849 }
 850
 851 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
 852                    string opName, string revOpSI, string revOpVI> {
 853   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
 854            VOP2_REV<revOpSI#"_e32", !eq(revOpSI, opName)>;
 855
 856   def _si : VOP2 <op.SI, outs, ins, opName#asm, []>,
 857             VOP2_REV<revOpSI#"_e32_si", !eq(revOpSI, opName)>,
 858             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 859   def _vi : VOP2 <op.VI, outs, ins, opName#asm, []>,
 860             VOP2_REV<revOpVI#"_e32_vi", !eq(revOpVI, opName)>,
 861             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 862 }
 863
 864 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
 865
 866   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
 867   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
 868   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ? ,0) ,0);
 869   bits<2> omod = !if(HasModifiers, ?, 0);
 870   bits<1> clamp = !if(HasModifiers, ?, 0);
 871   bits<9> src1 = !if(HasSrc1, ?, 0);
 872   bits<9> src2 = !if(HasSrc2, ?, 0);
 873 }
 874
 875 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 876   VOP3Common <outs, ins, "", pattern>,
 877   VOP <opName>,
 878   SIMCInstr<opName#"_e64", SISubtarget.NONE> {
 879   let isPseudo = 1;
 880 }
 881
 882 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
 883   VOP3Common <outs, ins, asm, []>,
 884   VOP3e <op>,
 885   SIMCInstr<opName#"_e64", SISubtarget.SI>;
 886
 887 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
 888   VOP3Common <outs, ins, asm, []>,
 889   VOP3e_vi <op>,
 890   SIMCInstr <opName#"_e64", SISubtarget.VI>;
 891
 892 // VI only instruction
 893 class VOP3_vi <bits<10> op, string opName, dag outs, dag ins, string asm,
 894                list<dag> pattern, int NumSrcArgs, bit HasMods = 1> :
 895   VOP3Common <outs, ins, asm, pattern>,
 896   VOP <opName>,
 897   VOP3e_vi <op>,
 898   VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 899                     !if(!eq(NumSrcArgs, 2), 0, 1),
 900                     HasMods>;
 901
 902 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 903                    string opName, int NumSrcArgs, bit HasMods = 1> {
 904
 905   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 906
 907   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 908             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 909                               !if(!eq(NumSrcArgs, 2), 0, 1),
 910                               HasMods>;
 911   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 912             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 913                               !if(!eq(NumSrcArgs, 2), 0, 1),
 914                               HasMods>;
 915 }
 916
 917 // VOP3_m without source modifiers
 918 multiclass VOP3_m_nosrcmod <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 919                    string opName, int NumSrcArgs, bit HasMods = 1> {
 920
 921   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 922
 923   let src0_modifiers = 0,
 924       src1_modifiers = 0,
 925       src2_modifiers = 0 in {
 926     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
 927     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
 928   }
 929 }
 930
 931 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
 932                      list<dag> pattern, string opName, bit HasMods = 1> {
 933
 934   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 935
 936   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 937             VOP3DisableFields<0, 0, HasMods>;
 938
 939   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 940             VOP3DisableFields<0, 0, HasMods>;
 941 }
 942
 943 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
 944                      list<dag> pattern, string opName, string revOpSI, string revOpVI,
 945                      bit HasMods = 1, bit UseFullOp = 0> {
 946
 947   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 948            VOP2_REV<revOpSI#"_e64", !eq(revOpSI, opName)>;
 949
 950   def _si : VOP3_Real_si <op.SI3,
 951               outs, ins, asm, opName>,
 952             VOP2_REV<revOpSI#"_e64_si", !eq(revOpSI, opName)>,
 953             VOP3DisableFields<1, 0, HasMods>;
 954
 955   def _vi : VOP3_Real_vi <op.VI3,
 956               outs, ins, asm, opName>,
 957             VOP2_REV<revOpVI#"_e64_vi", !eq(revOpVI, opName)>,
 958             VOP3DisableFields<1, 0, HasMods>;
 959 }
 960
 961 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
 962                       list<dag> pattern, string opName, string revOp,
 963                       bit HasMods = 1, bit UseFullOp = 0> {
 964   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 965            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
 966
 967   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
 968   // can write it into any SGPR. We currently don't use the carry out,
 969   // so for now hardcode it to VCC as well.
 970   let sdst = SIOperand.VCC, Defs = [VCC] in {
 971     def _si : VOP3b <op.SI3, outs, ins, asm, pattern>,
 972               VOP3DisableFields<1, 0, HasMods>,
 973               SIMCInstr<opName#"_e64", SISubtarget.SI>,
 974               VOP2_REV<revOp#"_e64_si", !eq(revOp, opName)>;
 975
 976     // TODO: Do we need this VI variant here?
 977     /*def _vi : VOP3b_vi <op.VI3, outs, ins, asm, pattern>,
 978               VOP3DisableFields<1, 0, HasMods>,
 979               SIMCInstr<opName#"_e64", SISubtarget.VI>,
 980               VOP2_REV<revOp#"_e64_vi", !eq(revOp, opName)>;*/
 981   } // End sdst = SIOperand.VCC, Defs = [VCC]
 982 }
 983
 984 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
 985                      list<dag> pattern, string opName,
 986                      bit HasMods, bit defExec> {
 987
 988   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 989
 990   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 991             VOP3DisableFields<1, 0, HasMods> {
 992     let Defs = !if(defExec, [EXEC], []);
 993   }
 994
 995   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 996             VOP3DisableFields<1, 0, HasMods> {
 997     let Defs = !if(defExec, [EXEC], []);
 998   }
 999 }
1000
1001 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1002 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1003                          string asm, list<dag> pattern = []> {
1004   let isPseudo = 1 in {
1005     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1006              SIMCInstr<opName, SISubtarget.NONE>;
1007   }
1008
1009   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1010             SIMCInstr <opName, SISubtarget.SI>;
1011
1012   def _vi : VOP3Common <outs, ins, asm, []>,
1013             VOP3e_vi <op.VI3>,
1014             VOP3DisableFields <1, 0, 0>,
1015             SIMCInstr <opName, SISubtarget.VI>;
1016 }
1017
1018 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1019                         dag ins32, string asm32, list<dag> pat32,
1020                         dag ins64, string asm64, list<dag> pat64,
1021                         bit HasMods> {
1022
1023   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1024
1025   defm _e64 : VOP3_1_m <op, outs, ins64, opName#"_e64"#asm64, pat64, opName, HasMods>;
1026 }
1027
1028 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1029                      SDPatternOperator node = null_frag> : VOP1_Helper <
1030   op, opName, P.Outs,
1031   P.Ins32, P.Asm32, [],
1032   P.Ins64, P.Asm64,
1033   !if(P.HasModifiers,
1034       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1035                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1036       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1037   P.HasModifiers
1038 >;
1039
1040 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1041                        SDPatternOperator node = null_frag> {
1042
1043   def _e32 : VOP1 <op.SI, P.Outs, P.Ins32, opName#P.Asm32, []>,
1044              VOP <opName>;
1045
1046   def _e64 : VOP3Common <P.Outs, P.Ins64, opName#P.Asm64,
1047     !if(P.HasModifiers,
1048       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1049                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1050       [(set P.DstVT:$dst, (node P.Src0VT:$src0))])>,
1051             VOP <opName>,
1052             VOP3e <op.SI3>,
1053             VOP3DisableFields<0, 0, P.HasModifiers>;
1054 }
1055
1056 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1057                         dag ins32, string asm32, list<dag> pat32,
1058                         dag ins64, string asm64, list<dag> pat64,
1059                         string revOpSI, string revOpVI, bit HasMods> {
1060   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOpSI, revOpVI>;
1061
1062   defm _e64 : VOP3_2_m <op,
1063     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOpSI, revOpVI, HasMods
1064   >;
1065 }
1066
1067 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1068                      SDPatternOperator node = null_frag,
1069                      string revOpSI = opName, string revOpVI = revOpSI> : VOP2_Helper <
1070   op, opName, P.Outs,
1071   P.Ins32, P.Asm32, [],
1072   P.Ins64, P.Asm64,
1073   !if(P.HasModifiers,
1074       [(set P.DstVT:$dst,
1075            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1076                                       i1:$clamp, i32:$omod)),
1077                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1078       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1079   revOpSI, revOpVI, P.HasModifiers
1080 >;
1081
1082 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1083                          dag ins32, string asm32, list<dag> pat32,
1084                          dag ins64, string asm64, list<dag> pat64,
1085                          string revOp, bit HasMods> {
1086
1087   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp, revOp>;
1088
1089   defm _e64 : VOP3b_2_m <op,
1090     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOp, HasMods
1091   >;
1092 }
1093
1094 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1095                       SDPatternOperator node = null_frag,
1096                       string revOp = opName> : VOP2b_Helper <
1097   op, opName, P.Outs,
1098   P.Ins32, P.Asm32, [],
1099   P.Ins64, P.Asm64,
1100   !if(P.HasModifiers,
1101       [(set P.DstVT:$dst,
1102            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1103                                       i1:$clamp, i32:$omod)),
1104                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1105       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1106   revOp, P.HasModifiers
1107 >;
1108
1109 class VOPC_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1110   VOPCCommon <ins, "", pattern>,
1111   VOP <opName>,
1112   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1113   let isPseudo = 1;
1114 }
1115
1116 multiclass VOPC_m <vopc op, dag outs, dag ins, string asm, list<dag> pattern,
1117                    string opName, bit DefExec> {
1118   def "" : VOPC_Pseudo <outs, ins, pattern, opName>;
1119
1120   def _si : VOPC<op.SI, ins, asm, []>,
1121             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1122     let Defs = !if(DefExec, [EXEC], []);
1123   }
1124
1125   def _vi : VOPC<op.VI, ins, asm, []>,
1126             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1127     let Defs = !if(DefExec, [EXEC], []);
1128   }
1129 }
1130
1131 multiclass VOPC_Helper <vopc op, string opName,
1132                         dag ins32, string asm32, list<dag> pat32,
1133                         dag out64, dag ins64, string asm64, list<dag> pat64,
1134                         bit HasMods, bit DefExec> {
1135   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1136
1137   defm _e64 : VOP3_C_m <op, out64, ins64, opName#"_e64"#asm64, pat64,
1138                         opName, HasMods, DefExec>;
1139 }
1140
1141 multiclass VOPCInst <vopc op, string opName,
1142                      VOPProfile P, PatLeaf cond = COND_NULL,
1143                      bit DefExec = 0> : VOPC_Helper <
1144   op, opName,
1145   P.Ins32, P.Asm32, [],
1146   (outs SReg_64:$dst), P.Ins64, P.Asm64,
1147   !if(P.HasModifiers,
1148       [(set i1:$dst,
1149           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1150                                       i1:$clamp, i32:$omod)),
1151                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1152                  cond))],
1153       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1154   P.HasModifiers, DefExec
1155 >;
1156
1157 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1158                      bit DefExec = 0> : VOPC_Helper <
1159   op, opName,
1160   P.Ins32, P.Asm32, [],
1161   (outs SReg_64:$dst), P.Ins64, P.Asm64,
1162   !if(P.HasModifiers,
1163       [(set i1:$dst,
1164           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1165       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1166   P.HasModifiers, DefExec
1167 >;
1168
1169
1170 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1171   VOPCInst <op, opName, VOP_F32_F32_F32, cond>;
1172
1173 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1174   VOPCInst <op, opName, VOP_F64_F64_F64, cond>;
1175
1176 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1177   VOPCInst <op, opName, VOP_I32_I32_I32, cond>;
1178
1179 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1180   VOPCInst <op, opName, VOP_I64_I64_I64, cond>;
1181
1182
1183 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1184                   PatLeaf cond = COND_NULL>
1185   : VOPCInst <op, opName, P, cond, 1>;
1186
1187 multiclass VOPCX_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1188   VOPCX <op, opName, VOP_F32_F32_F32, cond>;
1189
1190 multiclass VOPCX_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1191   VOPCX <op, opName, VOP_F64_F64_F64, cond>;
1192
1193 multiclass VOPCX_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1194   VOPCX <op, opName, VOP_I32_I32_I32, cond>;
1195
1196 multiclass VOPCX_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1197   VOPCX <op, opName, VOP_I64_I64_I64, cond>;
1198
1199 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1200                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1201     op, outs, ins, opName#asm, pat, opName, NumSrcArgs, HasMods
1202 >;
1203
1204 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1205   VOPCClassInst <op, opName, VOP_I1_F32_I32, 0>;
1206
1207 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1208   VOPCClassInst <op, opName, VOP_I1_F32_I32, 1>;
1209
1210 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1211   VOPCClassInst <op, opName, VOP_I1_F64_I32, 0>;
1212
1213 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1214   VOPCClassInst <op, opName, VOP_I1_F64_I32, 1>;
1215
1216 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1217                      SDPatternOperator node = null_frag> : VOP3_Helper <
1218   op, opName, P.Outs, P.Ins64, P.Asm64,
1219   !if(!eq(P.NumSrcArgs, 3),
1220     !if(P.HasModifiers,
1221         [(set P.DstVT:$dst,
1222             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1223                                        i1:$clamp, i32:$omod)),
1224                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1225                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1226         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1227                                   P.Src2VT:$src2))]),
1228   !if(!eq(P.NumSrcArgs, 2),
1229     !if(P.HasModifiers,
1230         [(set P.DstVT:$dst,
1231             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1232                                        i1:$clamp, i32:$omod)),
1233                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1234         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1235   /* P.NumSrcArgs == 1 */,
1236     !if(P.HasModifiers,
1237         [(set P.DstVT:$dst,
1238             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1239                                        i1:$clamp, i32:$omod))))],
1240         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1241   P.NumSrcArgs, P.HasModifiers
1242 >;
1243
1244 class VOP3InstVI <bits<10> op, string opName, VOPProfile P,
1245                   SDPatternOperator node = null_frag> : VOP3_vi <
1246   op, opName#"_vi", P.Outs, P.Ins64, opName#P.Asm64,
1247   !if(!eq(P.NumSrcArgs, 3),
1248     !if(P.HasModifiers,
1249         [(set P.DstVT:$dst,
1250             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1251                                        i1:$clamp, i32:$omod)),
1252                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1253                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1254         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1255                                   P.Src2VT:$src2))]),
1256   !if(!eq(P.NumSrcArgs, 2),
1257     !if(P.HasModifiers,
1258         [(set P.DstVT:$dst,
1259             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1260                                        i1:$clamp, i32:$omod)),
1261                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1262         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1263   /* P.NumSrcArgs == 1 */,
1264     !if(P.HasModifiers,
1265         [(set P.DstVT:$dst,
1266             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1267                                        i1:$clamp, i32:$omod))))],
1268         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1269   P.NumSrcArgs, P.HasModifiers
1270 >;
1271
1272 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1273                     string opName, list<dag> pattern> :
1274   VOP3b_2_m <
1275   op, (outs vrc:$vdst, SReg_64:$sdst),
1276       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1277            InputModsNoDefault:$src1_modifiers, arc:$src1,
1278            InputModsNoDefault:$src2_modifiers, arc:$src2,
1279            ClampMod:$clamp, omod:$omod),
1280   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1281   opName, opName, 1, 1
1282 >;
1283
1284 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1285   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1286
1287 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1288   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1289
1290
1291 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1292   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1293         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1294         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1295   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1296         i32:$src1_modifiers, P.Src1VT:$src1,
1297         i32:$src2_modifiers, P.Src2VT:$src2,
1298         i1:$clamp,
1299         i32:$omod)>;
1300
1301 //===----------------------------------------------------------------------===//
1302 // Interpolation opcodes
1303 //===----------------------------------------------------------------------===//
1304
1305 class VINTRP_Pseudo <string opName, dag outs, dag ins, string asm,
1306                      list<dag> pattern> :
1307   VINTRPCommon <outs, ins, asm, pattern>,
1308   SIMCInstr<opName, SISubtarget.NONE> {
1309   let isPseudo = 1;
1310 }
1311
1312 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1313                       string asm, list<dag> pattern> :
1314   VINTRPCommon <outs, ins, asm, pattern>,
1315   VINTRPe <op>,
1316   SIMCInstr<opName, SISubtarget.SI>;
1317
1318 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1319                       string asm, list<dag> pattern> :
1320   VINTRPCommon <outs, ins, asm, pattern>,
1321   VINTRPe_vi <op>,
1322   SIMCInstr<opName, SISubtarget.VI>;
1323
1324 multiclass VINTRP_m <bits <2> op, string opName, dag outs, dag ins, string asm,
1325                      string disableEncoding = "", string constraints = "",
1326                      list<dag> pattern = []> {
1327   let DisableEncoding = disableEncoding,
1328       Constraints = constraints in {
1329     def "" : VINTRP_Pseudo <opName, outs, ins, asm, pattern>;
1330
1331     def _si : VINTRP_Real_si <op, opName, outs, ins, asm, pattern>;
1332
1333     def _vi : VINTRP_Real_vi <op, opName, outs, ins, asm, pattern>;
1334   }
1335 }
1336
1337 //===----------------------------------------------------------------------===//
1338 // Vector I/O classes
1339 //===----------------------------------------------------------------------===//
1340
1341 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1342   DS <outs, ins, "", pattern>,
1343   SIMCInstr <opName, SISubtarget.NONE> {
1344   let isPseudo = 1;
1345 }
1346
1347 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1348   DS <outs, ins, asm, []>,
1349   DSe <op>,
1350   SIMCInstr <opName, SISubtarget.SI>;
1351
1352 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1353   DS <outs, ins, asm, []>,
1354   DSe_vi <op>,
1355   SIMCInstr <opName, SISubtarget.VI>;
1356
1357 class DS_1A_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1358   DS <outs, ins, asm, []>,
1359   DSe <op>,
1360   SIMCInstr <opName, SISubtarget.SI> {
1361
1362   // Single load interpret the 2 i8imm operands as a single i16 offset.
1363   bits<16> offset;
1364   let offset0 = offset{7-0};
1365   let offset1 = offset{15-8};
1366 }
1367
1368 class DS_1A_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1369   DS <outs, ins, asm, []>,
1370   DSe_vi <op>,
1371   SIMCInstr <opName, SISubtarget.VI> {
1372
1373   // Single load interpret the 2 i8imm operands as a single i16 offset.
1374   bits<16> offset;
1375   let offset0 = offset{7-0};
1376   let offset1 = offset{15-8};
1377 }
1378
1379 multiclass DS_1A_Load_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1380                          list<dag> pat> {
1381   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1382     def "" : DS_Pseudo <opName, outs, ins, pat>;
1383
1384     let data0 = 0, data1 = 0 in {
1385       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1386       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1387     }
1388   }
1389 }
1390
1391 multiclass DS_Load_Helper <bits<8> op, string asm, RegisterClass regClass>
1392     : DS_1A_Load_m <
1393   op,
1394   asm,
1395   (outs regClass:$vdst),
1396   (ins i1imm:$gds, VGPR_32:$addr, ds_offset:$offset, M0Reg:$m0),
1397   asm#" $vdst, $addr"#"$offset"#" [M0]",
1398   []>;
1399
1400 multiclass DS_Load2_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1401                        list<dag> pat> {
1402   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1403     def "" : DS_Pseudo <opName, outs, ins, pat>;
1404
1405     let data0 = 0, data1 = 0 in {
1406       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1407       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1408     }
1409   }
1410 }
1411
1412 multiclass DS_Load2_Helper <bits<8> op, string asm, RegisterClass regClass>
1413     : DS_Load2_m <
1414   op,
1415   asm,
1416   (outs regClass:$vdst),
1417   (ins i1imm:$gds, VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1418         M0Reg:$m0),
1419   asm#" $vdst, $addr"#"$offset0"#"$offset1 [M0]",
1420   []>;
1421
1422 multiclass DS_1A_Store_m <bits<8> op, string opName, dag outs, dag ins,
1423                           string asm, list<dag> pat> {
1424   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1425     def "" : DS_Pseudo <opName, outs, ins, pat>;
1426
1427     let data1 = 0, vdst = 0 in {
1428       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1429       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1430     }
1431   }
1432 }
1433
1434 multiclass DS_Store_Helper <bits<8> op, string asm, RegisterClass regClass>
1435     : DS_1A_Store_m <
1436   op,
1437   asm,
1438   (outs),
1439   (ins i1imm:$gds, VGPR_32:$addr, regClass:$data0, ds_offset:$offset, M0Reg:$m0),
1440   asm#" $addr, $data0"#"$offset"#" [M0]",
1441   []>;
1442
1443 multiclass DS_Store_m <bits<8> op, string opName, dag outs, dag ins,
1444                        string asm, list<dag> pat> {
1445   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1446     def "" : DS_Pseudo <opName, outs, ins, pat>;
1447
1448     let vdst = 0 in {
1449       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1450       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1451     }
1452   }
1453 }
1454
1455 multiclass DS_Store2_Helper <bits<8> op, string asm, RegisterClass regClass>
1456     : DS_Store_m <
1457   op,
1458   asm,
1459   (outs),
1460   (ins i1imm:$gds, VGPR_32:$addr, regClass:$data0, regClass:$data1,
1461        ds_offset0:$offset0, ds_offset1:$offset1, M0Reg:$m0),
1462   asm#" $addr, $data0, $data1"#"$offset0"#"$offset1 [M0]",
1463   []>;
1464
1465 class DS_1A_si <bits<8> op, dag outs, dag ins, string asm, list<dag> pat> :
1466     DS_si <op, outs, ins, asm, pat> {
1467   bits<16> offset;
1468
1469   // Single load interpret the 2 i8imm operands as a single i16 offset.
1470   let offset0 = offset{7-0};
1471   let offset1 = offset{15-8};
1472
1473   let hasSideEffects = 0;
1474 }
1475
1476 // 1 address, 1 data.
1477 class DS_1A1D_RET <bits<8> op, string asm, RegisterClass rc, string noRetOp = ""> : DS_1A_si <
1478   op,
1479   (outs rc:$vdst),
1480   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1481   asm#" $vdst, $addr, $data0"#"$offset"#" [M0]", []>,
1482   AtomicNoRet<noRetOp, 1> {
1483
1484   let data1 = 0;
1485   let mayStore = 1;
1486   let mayLoad = 1;
1487
1488   let hasPostISelHook = 1; // Adjusted to no return version.
1489 }
1490
1491 // 1 address, 2 data.
1492 class DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc, string noRetOp = ""> : DS_1A_si <
1493   op,
1494   (outs rc:$vdst),
1495   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1496   asm#" $vdst, $addr, $data0, $data1"#"$offset"#" [M0]",
1497   []>,
1498   AtomicNoRet<noRetOp, 1> {
1499   let mayStore = 1;
1500   let mayLoad = 1;
1501   let hasPostISelHook = 1; // Adjusted to no return version.
1502 }
1503
1504 // 1 address, 2 data.
1505 class DS_1A2D_NORET <bits<8> op, string asm, RegisterClass rc, string noRetOp = asm> : DS_1A_si <
1506   op,
1507   (outs),
1508   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1509   asm#" $addr, $data0, $data1"#"$offset"#" [M0]",
1510   []>,
1511   AtomicNoRet<noRetOp, 0> {
1512   let mayStore = 1;
1513   let mayLoad = 1;
1514 }
1515
1516 // 1 address, 1 data.
1517 class DS_1A1D_NORET <bits<8> op, string asm, RegisterClass rc, string noRetOp = asm> : DS_1A_si <
1518   op,
1519   (outs),
1520   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1521   asm#" $addr, $data0"#"$offset"#" [M0]",
1522   []>,
1523   AtomicNoRet<noRetOp, 0> {
1524
1525   let data1 = 0;
1526   let mayStore = 1;
1527   let mayLoad = 1;
1528 }
1529
1530 //===----------------------------------------------------------------------===//
1531 // MTBUF classes
1532 //===----------------------------------------------------------------------===//
1533
1534 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1535   MTBUF <outs, ins, "", pattern>,
1536   SIMCInstr<opName, SISubtarget.NONE> {
1537   let isPseudo = 1;
1538 }
1539
1540 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
1541                     string asm> :
1542   MTBUF <outs, ins, asm, []>,
1543   MTBUFe <op>,
1544   SIMCInstr<opName, SISubtarget.SI>;
1545
1546 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
1547   MTBUF <outs, ins, asm, []>,
1548   MTBUFe_vi <op>,
1549   SIMCInstr <opName, SISubtarget.VI>;
1550
1551 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
1552                     list<dag> pattern> {
1553
1554   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
1555
1556   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
1557
1558   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
1559
1560 }
1561
1562 let mayStore = 1, mayLoad = 0 in {
1563
1564 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
1565                                RegisterClass regClass> : MTBUF_m <
1566   op, opName, (outs),
1567   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
1568    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
1569    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1570   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1571         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1572 >;
1573
1574 } // mayStore = 1, mayLoad = 0
1575
1576 let mayLoad = 1, mayStore = 0 in {
1577
1578 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
1579                               RegisterClass regClass> : MTBUF_m <
1580   op, opName, (outs regClass:$dst),
1581   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
1582        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
1583        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1584   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1585         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1586 >;
1587
1588 } // mayLoad = 1, mayStore = 0
1589
1590 //===----------------------------------------------------------------------===//
1591 // MUBUF classes
1592 //===----------------------------------------------------------------------===//
1593
1594 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1595   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
1596   let lds  = 0;
1597 }
1598
1599 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1600   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
1601   let lds = 0;
1602 }
1603
1604 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
1605
1606   bit IsAddr64 = is_addr64;
1607   string OpName = NAME # suffix;
1608 }
1609
1610 class MUBUFAtomicAddr64 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern>
1611     : MUBUF_si <op, outs, ins, asm, pattern> {
1612
1613   let offen = 0;
1614   let idxen = 0;
1615   let addr64 = 1;
1616   let tfe = 0;
1617   let lds = 0;
1618   let soffset = 128;
1619 }
1620
1621 class MUBUFAtomicOffset <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern>
1622     : MUBUF_si <op, outs, ins, asm, pattern> {
1623
1624   let offen = 0;
1625   let idxen = 0;
1626   let addr64 = 0;
1627   let tfe = 0;
1628   let lds = 0;
1629   let vaddr = 0;
1630 }
1631
1632 multiclass MUBUF_Atomic <bits<7> op, string name, RegisterClass rc,
1633                          ValueType vt, SDPatternOperator atomic> {
1634
1635   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
1636
1637     // No return variants
1638     let glc = 0 in {
1639
1640       def _ADDR64 : MUBUFAtomicAddr64 <
1641         op, (outs),
1642         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
1643              mbuf_offset:$offset, slc:$slc),
1644         name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset"#"$slc", []
1645       >, MUBUFAddr64Table<1>, AtomicNoRet<NAME#"_ADDR64", 0>;
1646
1647       def _OFFSET : MUBUFAtomicOffset <
1648         op, (outs),
1649         (ins rc:$vdata, SReg_128:$srsrc, mbuf_offset:$offset,
1650              SCSrc_32:$soffset, slc:$slc),
1651         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", []
1652       >, MUBUFAddr64Table<0>, AtomicNoRet<NAME#"_OFFSET", 0>;
1653     } // glc = 0
1654
1655     // Variant that return values
1656     let glc = 1, Constraints = "$vdata = $vdata_in",
1657         DisableEncoding = "$vdata_in"  in {
1658
1659       def _RTN_ADDR64 : MUBUFAtomicAddr64 <
1660         op, (outs rc:$vdata),
1661         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
1662              mbuf_offset:$offset, slc:$slc),
1663         name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset"#" glc"#"$slc",
1664         [(set vt:$vdata,
1665          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i16:$offset,
1666                                     i1:$slc), vt:$vdata_in))]
1667       >, MUBUFAddr64Table<1, "_RTN">, AtomicNoRet<NAME#"_ADDR64", 1>;
1668
1669       def _RTN_OFFSET : MUBUFAtomicOffset <
1670         op, (outs rc:$vdata),
1671         (ins rc:$vdata_in, SReg_128:$srsrc, mbuf_offset:$offset,
1672              SCSrc_32:$soffset, slc:$slc),
1673         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
1674         [(set vt:$vdata,
1675          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
1676                                     i1:$slc), vt:$vdata_in))]
1677       >, MUBUFAddr64Table<0, "_RTN">, AtomicNoRet<NAME#"_OFFSET", 1>;
1678
1679     } // glc = 1
1680
1681   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
1682 }
1683
1684 multiclass MUBUF_Load_Helper <bits<7> op, string asm, RegisterClass regClass,
1685                               ValueType load_vt = i32,
1686                               SDPatternOperator ld = null_frag> {
1687
1688   let mayLoad = 1, mayStore = 0 in {
1689
1690     let addr64 = 0 in {
1691
1692       let offen = 0, idxen = 0, vaddr = 0 in {
1693         def _OFFSET : MUBUF_si <op, (outs regClass:$vdata),
1694                              (ins SReg_128:$srsrc,
1695                              mbuf_offset:$offset, SCSrc_32:$soffset, glc:$glc,
1696                              slc:$slc, tfe:$tfe),
1697                              asm#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1698                              [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
1699                                                        i32:$soffset, i16:$offset,
1700                                                        i1:$glc, i1:$slc, i1:$tfe)))]>,
1701                      MUBUFAddr64Table<0>;
1702       }
1703
1704       let offen = 1, idxen = 0  in {
1705         def _OFFEN  : MUBUF_si <op, (outs regClass:$vdata),
1706                              (ins SReg_128:$srsrc, VGPR_32:$vaddr,
1707                              SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
1708                              tfe:$tfe),
1709                              asm#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1710       }
1711
1712       let offen = 0, idxen = 1 in {
1713         def _IDXEN  : MUBUF_si <op, (outs regClass:$vdata),
1714                              (ins SReg_128:$srsrc, VGPR_32:$vaddr,
1715                              mbuf_offset:$offset, SCSrc_32:$soffset, glc:$glc,
1716                              slc:$slc, tfe:$tfe),
1717                              asm#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1718       }
1719
1720       let offen = 1, idxen = 1 in {
1721         def _BOTHEN : MUBUF_si <op, (outs regClass:$vdata),
1722                              (ins SReg_128:$srsrc, VReg_64:$vaddr,
1723                              SCSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1724                              asm#" $vdata, $vaddr, $srsrc, $soffset, idxen offen"#"$glc"#"$slc"#"$tfe", []>;
1725       }
1726     }
1727
1728     let offen = 0, idxen = 0, addr64 = 1, glc = 0, slc = 0, tfe = 0, soffset = 128 /* ZERO */ in {
1729       def _ADDR64 : MUBUF_si <op, (outs regClass:$vdata),
1730                            (ins SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
1731                            asm#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
1732                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
1733                                                   i64:$vaddr, i16:$offset)))]>, MUBUFAddr64Table<1>;
1734     }
1735   }
1736 }
1737
1738 multiclass MUBUF_Load_Helper_vi <bits<7> op, string asm, RegisterClass regClass,
1739                               ValueType load_vt = i32,
1740                               SDPatternOperator ld = null_frag> {
1741
1742   let lds = 0, mayLoad = 1 in {
1743     let offen = 0, idxen = 0, vaddr = 0 in {
1744       def _OFFSET : MUBUF_vi <op, (outs regClass:$vdata),
1745                            (ins SReg_128:$srsrc,
1746                            mbuf_offset:$offset, SCSrc_32:$soffset, glc:$glc,
1747                            slc:$slc, tfe:$tfe),
1748                            asm#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1749                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
1750                                                      i32:$soffset, i16:$offset,
1751                                                      i1:$glc, i1:$slc, i1:$tfe)))]>,
1752                            MUBUFAddr64Table<0>;
1753     }
1754
1755     let offen = 1, idxen = 0  in {
1756       def _OFFEN  : MUBUF_vi <op, (outs regClass:$vdata),
1757                            (ins SReg_128:$srsrc, VGPR_32:$vaddr,
1758                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
1759                            tfe:$tfe),
1760                            asm#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1761     }
1762
1763     let offen = 0, idxen = 1 in {
1764       def _IDXEN  : MUBUF_vi <op, (outs regClass:$vdata),
1765                            (ins SReg_128:$srsrc, VGPR_32:$vaddr,
1766                            mbuf_offset:$offset, SCSrc_32:$soffset, glc:$glc,
1767                            slc:$slc, tfe:$tfe),
1768                            asm#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1769     }
1770
1771     let offen = 1, idxen = 1 in {
1772       def _BOTHEN : MUBUF_vi <op, (outs regClass:$vdata),
1773                            (ins SReg_128:$srsrc, VReg_64:$vaddr,
1774                            SCSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1775                            asm#" $vdata, $vaddr, $srsrc, $soffset, idxen offen"#"$glc"#"$slc"#"$tfe", []>;
1776     }
1777   }
1778 }
1779
1780 multiclass MUBUF_Store_Helper <bits<7> op, string name, RegisterClass vdataClass,
1781                           ValueType store_vt, SDPatternOperator st> {
1782
1783   let mayLoad = 0, mayStore = 1 in {
1784   let addr64 = 0 in {
1785
1786     def "" : MUBUF_si <
1787       op, (outs),
1788       (ins vdataClass:$vdata, SReg_128:$srsrc, VGPR_32:$vaddr, SCSrc_32:$soffset,
1789            mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
1790            tfe:$tfe),
1791       name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
1792            "$glc"#"$slc"#"$tfe",
1793       []
1794     >;
1795
1796     let offen = 0, idxen = 0, vaddr = 0 in {
1797       def _OFFSET : MUBUF_si <
1798         op, (outs),
1799         (ins vdataClass:$vdata, SReg_128:$srsrc, mbuf_offset:$offset,
1800               SCSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1801         name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1802         [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
1803                                            i16:$offset, i1:$glc, i1:$slc,
1804                                            i1:$tfe))]
1805       >, MUBUFAddr64Table<0>;
1806     } // offen = 0, idxen = 0, vaddr = 0
1807
1808     let offen = 1, idxen = 0  in {
1809       def _OFFEN  : MUBUF_si <
1810         op, (outs),
1811         (ins vdataClass:$vdata, SReg_128:$srsrc, VGPR_32:$vaddr, SCSrc_32:$soffset,
1812              mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1813         name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
1814             "$glc"#"$slc"#"$tfe",
1815         []
1816       >;
1817     } // end offen = 1, idxen = 0
1818
1819   } // End addr64 = 0
1820
1821   def _ADDR64 : MUBUF_si <
1822     op, (outs),
1823     (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
1824     name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
1825     [(st store_vt:$vdata,
1826      (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i16:$offset))]>, MUBUFAddr64Table<1>
1827      {
1828
1829       let mayLoad = 0;
1830       let mayStore = 1;
1831
1832       // Encoding
1833       let offen = 0;
1834       let idxen = 0;
1835       let glc = 0;
1836       let addr64 = 1;
1837       let slc = 0;
1838       let tfe = 0;
1839       let soffset = 128; // ZERO
1840    }
1841    } // End mayLoad = 0, mayStore = 1
1842 }
1843
1844 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
1845       FLAT <op, (outs regClass:$data),
1846                 (ins VReg_64:$addr),
1847             asm#" $data, $addr, [M0, FLAT_SCRATCH]", []> {
1848   let glc = 0;
1849   let slc = 0;
1850   let tfe = 0;
1851   let mayLoad = 1;
1852 }
1853
1854 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
1855       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr),
1856           name#" $data, $addr, [M0, FLAT_SCRATCH]",
1857          []> {
1858
1859   let mayLoad = 0;
1860   let mayStore = 1;
1861
1862   // Encoding
1863   let glc = 0;
1864   let slc = 0;
1865   let tfe = 0;
1866 }
1867
1868 class MIMG_Mask <string op, int channels> {
1869   string Op = op;
1870   int Channels = channels;
1871 }
1872
1873 class MIMG_NoSampler_Helper <bits<7> op, string asm,
1874                              RegisterClass dst_rc,
1875                              RegisterClass src_rc> : MIMG <
1876   op,
1877   (outs dst_rc:$vdata),
1878   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1879        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1880        SReg_256:$srsrc),
1881   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1882      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
1883   []> {
1884   let SSAMP = 0;
1885   let mayLoad = 1;
1886   let mayStore = 0;
1887   let hasPostISelHook = 1;
1888 }
1889
1890 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
1891                                       RegisterClass dst_rc,
1892                                       int channels> {
1893   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
1894             MIMG_Mask<asm#"_V1", channels>;
1895   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
1896             MIMG_Mask<asm#"_V2", channels>;
1897   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
1898             MIMG_Mask<asm#"_V4", channels>;
1899 }
1900
1901 multiclass MIMG_NoSampler <bits<7> op, string asm> {
1902   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
1903   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
1904   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
1905   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
1906 }
1907
1908 class MIMG_Sampler_Helper <bits<7> op, string asm,
1909                            RegisterClass dst_rc,
1910                            RegisterClass src_rc> : MIMG <
1911   op,
1912   (outs dst_rc:$vdata),
1913   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1914        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1915        SReg_256:$srsrc, SReg_128:$ssamp),
1916   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1917      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1918   []> {
1919   let mayLoad = 1;
1920   let mayStore = 0;
1921   let hasPostISelHook = 1;
1922 }
1923
1924 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
1925                                     RegisterClass dst_rc,
1926                                     int channels> {
1927   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32>,
1928             MIMG_Mask<asm#"_V1", channels>;
1929   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64>,
1930             MIMG_Mask<asm#"_V2", channels>;
1931   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128>,
1932             MIMG_Mask<asm#"_V4", channels>;
1933   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256>,
1934             MIMG_Mask<asm#"_V8", channels>;
1935   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512>,
1936             MIMG_Mask<asm#"_V16", channels>;
1937 }
1938
1939 multiclass MIMG_Sampler <bits<7> op, string asm> {
1940   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1>;
1941   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2>;
1942   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3>;
1943   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4>;
1944 }
1945
1946 class MIMG_Gather_Helper <bits<7> op, string asm,
1947                           RegisterClass dst_rc,
1948                           RegisterClass src_rc> : MIMG <
1949   op,
1950   (outs dst_rc:$vdata),
1951   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1952        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1953        SReg_256:$srsrc, SReg_128:$ssamp),
1954   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1955      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1956   []> {
1957   let mayLoad = 1;
1958   let mayStore = 0;
1959
1960   // DMASK was repurposed for GATHER4. 4 components are always
1961   // returned and DMASK works like a swizzle - it selects
1962   // the component to fetch. The only useful DMASK values are
1963   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
1964   // (red,red,red,red) etc.) The ISA document doesn't mention
1965   // this.
1966   // Therefore, disable all code which updates DMASK by setting these two:
1967   let MIMG = 0;
1968   let hasPostISelHook = 0;
1969 }
1970
1971 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
1972                                     RegisterClass dst_rc,
1973                                     int channels> {
1974   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32>,
1975             MIMG_Mask<asm#"_V1", channels>;
1976   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64>,
1977             MIMG_Mask<asm#"_V2", channels>;
1978   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128>,
1979             MIMG_Mask<asm#"_V4", channels>;
1980   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256>,
1981             MIMG_Mask<asm#"_V8", channels>;
1982   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512>,
1983             MIMG_Mask<asm#"_V16", channels>;
1984 }
1985
1986 multiclass MIMG_Gather <bits<7> op, string asm> {
1987   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1>;
1988   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2>;
1989   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3>;
1990   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4>;
1991 }
1992
1993 //===----------------------------------------------------------------------===//
1994 // Vector instruction mappings
1995 //===----------------------------------------------------------------------===//
1996
1997 // Maps an opcode in e32 form to its e64 equivalent
1998 def getVOPe64 : InstrMapping {
1999   let FilterClass = "VOP";
2000   let RowFields = ["OpName"];
2001   let ColFields = ["Size"];
2002   let KeyCol = ["4"];
2003   let ValueCols = [["8"]];
2004 }
2005
2006 // Maps an opcode in e64 form to its e32 equivalent
2007 def getVOPe32 : InstrMapping {
2008   let FilterClass = "VOP";
2009   let RowFields = ["OpName"];
2010   let ColFields = ["Size"];
2011   let KeyCol = ["8"];
2012   let ValueCols = [["4"]];
2013 }
2014
2015 // Maps an original opcode to its commuted version
2016 def getCommuteRev : InstrMapping {
2017   let FilterClass = "VOP2_REV";
2018   let RowFields = ["RevOp"];
2019   let ColFields = ["IsOrig"];
2020   let KeyCol = ["1"];
2021   let ValueCols = [["0"]];
2022 }
2023
2024 def getMaskedMIMGOp : InstrMapping {
2025   let FilterClass = "MIMG_Mask";
2026   let RowFields = ["Op"];
2027   let ColFields = ["Channels"];
2028   let KeyCol = ["4"];
2029   let ValueCols = [["1"], ["2"], ["3"] ];
2030 }
2031
2032 // Maps an commuted opcode to its original version
2033 def getCommuteOrig : InstrMapping {
2034   let FilterClass = "VOP2_REV";
2035   let RowFields = ["RevOp"];
2036   let ColFields = ["IsOrig"];
2037   let KeyCol = ["0"];
2038   let ValueCols = [["1"]];
2039 }
2040
2041 def getMCOpcodeGen : InstrMapping {
2042   let FilterClass = "SIMCInstr";
2043   let RowFields = ["PseudoInstr"];
2044   let ColFields = ["Subtarget"];
2045   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2046   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2047 }
2048
2049 def getAddr64Inst : InstrMapping {
2050   let FilterClass = "MUBUFAddr64Table";
2051   let RowFields = ["OpName"];
2052   let ColFields = ["IsAddr64"];
2053   let KeyCol = ["0"];
2054   let ValueCols = [["1"]];
2055 }
2056
2057 // Maps an atomic opcode to its version with a return value.
2058 def getAtomicRetOp : InstrMapping {
2059   let FilterClass = "AtomicNoRet";
2060   let RowFields = ["NoRetOp"];
2061   let ColFields = ["IsRet"];
2062   let KeyCol = ["0"];
2063   let ValueCols = [["1"]];
2064 }
2065
2066 // Maps an atomic opcode to its returnless version.
2067 def getAtomicNoRetOp : InstrMapping {
2068   let FilterClass = "AtomicNoRet";
2069   let RowFields = ["NoRetOp"];
2070   let ColFields = ["IsRet"];
2071   let KeyCol = ["1"];
2072   let ValueCols = [["0"]];
2073 }
2074
2075 include "SIInstructions.td"
2076 include "CIInstructions.td"
2077 include "VIInstructions.td"