lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 class vop {
  11   field bits<9> SI3;
  12   field bits<10> VI3;
  13 }
  14
  15 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  16   field bits<8> SI = si;
  17   field bits<8> VI = vi;
  18
  19   field bits<9>  SI3 = {0, si{7-0}};
  20   field bits<10> VI3 = {0, 0, vi{7-0}};
  21 }
  22
  23 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  24   field bits<8> SI = si;
  25   field bits<8> VI = vi;
  26
  27   field bits<9>  SI3 = {1, 1, si{6-0}};
  28   field bits<10> VI3 = !add(0x140, vi);
  29 }
  30
  31 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  32   field bits<6> SI = si;
  33   field bits<6> VI = vi;
  34
  35   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  36   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  37 }
  38
  39 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  40 // that doesn't have VOP2 encoding on VI
  41 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  42   let VI3 = vi;
  43 }
  44
  45 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  46   let SI3 = si;
  47   let VI3 = vi;
  48 }
  49
  50 class sop1 <bits<8> si, bits<8> vi = si> {
  51   field bits<8> SI = si;
  52   field bits<8> VI = vi;
  53 }
  54
  55 class sop2 <bits<7> si, bits<7> vi = si> {
  56   field bits<7> SI = si;
  57   field bits<7> VI = vi;
  58 }
  59
  60 class sopk <bits<5> si, bits<5> vi = si> {
  61   field bits<5> SI = si;
  62   field bits<5> VI = vi;
  63 }
  64
  65 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  66 // in AMDGPUInstrInfo.cpp
  67 def SISubtarget {
  68   int NONE = -1;
  69   int SI = 0;
  70   int VI = 1;
  71 }
  72
  73 //===----------------------------------------------------------------------===//
  74 // SI DAG Nodes
  75 //===----------------------------------------------------------------------===//
  76
  77 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  78   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  79                       [SDNPMayLoad, SDNPMemOperand]
  80 >;
  81
  82 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
  83   SDTypeProfile<0, 13,
  84     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
  85      SDTCisVT<1, iAny>,   // vdata(VGPR)
  86      SDTCisVT<2, i32>,    // num_channels(imm)
  87      SDTCisVT<3, i32>,    // vaddr(VGPR)
  88      SDTCisVT<4, i32>,    // soffset(SGPR)
  89      SDTCisVT<5, i32>,    // inst_offset(imm)
  90      SDTCisVT<6, i32>,    // dfmt(imm)
  91      SDTCisVT<7, i32>,    // nfmt(imm)
  92      SDTCisVT<8, i32>,    // offen(imm)
  93      SDTCisVT<9, i32>,    // idxen(imm)
  94      SDTCisVT<10, i32>,   // glc(imm)
  95      SDTCisVT<11, i32>,   // slc(imm)
  96      SDTCisVT<12, i32>    // tfe(imm)
  97     ]>,
  98   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
  99 >;
 100
 101 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 102   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 103                        SDTCisVT<3, i32>]>
 104 >;
 105
 106 class SDSample<string opcode> : SDNode <opcode,
 107   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 108                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 109 >;
 110
 111 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 112 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 113 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 114 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 115
 116 def SIconstdata_ptr : SDNode<
 117   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 118 >;
 119
 120 // Transformation function, extract the lower 32bit of a 64bit immediate
 121 def LO32 : SDNodeXForm<imm, [{
 122   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, MVT::i32);
 123 }]>;
 124
 125 def LO32f : SDNodeXForm<fpimm, [{
 126   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 127   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 128 }]>;
 129
 130 // Transformation function, extract the upper 32bit of a 64bit immediate
 131 def HI32 : SDNodeXForm<imm, [{
 132   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, MVT::i32);
 133 }]>;
 134
 135 def HI32f : SDNodeXForm<fpimm, [{
 136   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 137   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 138 }]>;
 139
 140 def IMM8bitDWORD : PatLeaf <(imm),
 141   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 142 >;
 143
 144 def as_dword_i32imm : SDNodeXForm<imm, [{
 145   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, MVT::i32);
 146 }]>;
 147
 148 def as_i1imm : SDNodeXForm<imm, [{
 149   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i1);
 150 }]>;
 151
 152 def as_i8imm : SDNodeXForm<imm, [{
 153   return CurDAG->getTargetConstant(N->getZExtValue(), MVT::i8);
 154 }]>;
 155
 156 def as_i16imm : SDNodeXForm<imm, [{
 157   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i16);
 158 }]>;
 159
 160 def as_i32imm: SDNodeXForm<imm, [{
 161   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i32);
 162 }]>;
 163
 164 def as_i64imm: SDNodeXForm<imm, [{
 165   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i64);
 166 }]>;
 167
 168 // Copied from the AArch64 backend:
 169 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 170 return CurDAG->getTargetConstant(
 171   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i32);
 172 }]>;
 173
 174 // Copied from the AArch64 backend:
 175 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 176 return CurDAG->getTargetConstant(
 177   N->getValueAPF().bitcastToAPInt().getZExtValue(), MVT::i64);
 178 }]>;
 179
 180 def IMM8bit : PatLeaf <(imm),
 181   [{return isUInt<8>(N->getZExtValue());}]
 182 >;
 183
 184 def IMM12bit : PatLeaf <(imm),
 185   [{return isUInt<12>(N->getZExtValue());}]
 186 >;
 187
 188 def IMM16bit : PatLeaf <(imm),
 189   [{return isUInt<16>(N->getZExtValue());}]
 190 >;
 191
 192 def IMM20bit : PatLeaf <(imm),
 193   [{return isUInt<20>(N->getZExtValue());}]
 194 >;
 195
 196 def IMM32bit : PatLeaf <(imm),
 197   [{return isUInt<32>(N->getZExtValue());}]
 198 >;
 199
 200 def mubuf_vaddr_offset : PatFrag<
 201   (ops node:$ptr, node:$offset, node:$imm_offset),
 202   (add (add node:$ptr, node:$offset), node:$imm_offset)
 203 >;
 204
 205 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 206   return isInlineImmediate(N);
 207 }]>;
 208
 209 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 210   return isInlineImmediate(N);
 211 }]>;
 212
 213 class SGPRImm <dag frag> : PatLeaf<frag, [{
 214   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 215     return false;
 216   }
 217   const SIRegisterInfo *SIRI =
 218       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 219   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 220                                                 U != E; ++U) {
 221     if (SIRI->isSGPRClass(getOperandRegClass(*U, U.getOperandNo()))) {
 222       return true;
 223     }
 224   }
 225   return false;
 226 }]>;
 227
 228 //===----------------------------------------------------------------------===//
 229 // Custom Operands
 230 //===----------------------------------------------------------------------===//
 231
 232 def FRAMEri32 : Operand<iPTR> {
 233   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 234 }
 235
 236 def sopp_brtarget : Operand<OtherVT> {
 237   let EncoderMethod = "getSOPPBrEncoding";
 238   let OperandType = "OPERAND_PCREL";
 239 }
 240
 241 include "SIInstrFormats.td"
 242 include "VIInstrFormats.td"
 243
 244 let OperandType = "OPERAND_IMMEDIATE" in {
 245
 246 def offen : Operand<i1> {
 247   let PrintMethod = "printOffen";
 248 }
 249 def idxen : Operand<i1> {
 250   let PrintMethod = "printIdxen";
 251 }
 252 def addr64 : Operand<i1> {
 253   let PrintMethod = "printAddr64";
 254 }
 255 def mbuf_offset : Operand<i16> {
 256   let PrintMethod = "printMBUFOffset";
 257 }
 258 def ds_offset : Operand<i16> {
 259   let PrintMethod = "printDSOffset";
 260 }
 261 def ds_offset0 : Operand<i8> {
 262   let PrintMethod = "printDSOffset0";
 263 }
 264 def ds_offset1 : Operand<i8> {
 265   let PrintMethod = "printDSOffset1";
 266 }
 267 def glc : Operand <i1> {
 268   let PrintMethod = "printGLC";
 269 }
 270 def slc : Operand <i1> {
 271   let PrintMethod = "printSLC";
 272 }
 273 def tfe : Operand <i1> {
 274   let PrintMethod = "printTFE";
 275 }
 276
 277 def omod : Operand <i32> {
 278   let PrintMethod = "printOModSI";
 279 }
 280
 281 def ClampMod : Operand <i1> {
 282   let PrintMethod = "printClampSI";
 283 }
 284
 285 } // End OperandType = "OPERAND_IMMEDIATE"
 286
 287 //===----------------------------------------------------------------------===//
 288 // Complex patterns
 289 //===----------------------------------------------------------------------===//
 290
 291 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 292 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 293
 294 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 295 def MUBUFAddr64 : ComplexPattern<i64, 3, "SelectMUBUFAddr64">;
 296 def MUBUFAddr64Atomic : ComplexPattern<i64, 4, "SelectMUBUFAddr64">;
 297 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 298 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 299 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 300
 301 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 302 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 303 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 304 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 305
 306 //===----------------------------------------------------------------------===//
 307 // SI assembler operands
 308 //===----------------------------------------------------------------------===//
 309
 310 def SIOperand {
 311   int ZERO = 0x80;
 312   int VCC = 0x6A;
 313   int FLAT_SCR = 0x68;
 314 }
 315
 316 def SRCMODS {
 317   int NONE = 0;
 318 }
 319
 320 def DSTCLAMP {
 321   int NONE = 0;
 322 }
 323
 324 def DSTOMOD {
 325   int NONE = 0;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 //
 330 // SI Instruction multiclass helpers.
 331 //
 332 // Instructions with _32 take 32-bit operands.
 333 // Instructions with _64 take 64-bit operands.
 334 //
 335 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 336 // encoding is the standard encoding, but instruction that make use of
 337 // any of the instruction modifiers must use the 64-bit encoding.
 338 //
 339 // Instructions with _e32 use the 32-bit encoding.
 340 // Instructions with _e64 use the 64-bit encoding.
 341 //
 342 //===----------------------------------------------------------------------===//
 343
 344 class SIMCInstr <string pseudo, int subtarget> {
 345   string PseudoInstr = pseudo;
 346   int Subtarget = subtarget;
 347 }
 348
 349 //===----------------------------------------------------------------------===//
 350 // EXP classes
 351 //===----------------------------------------------------------------------===//
 352
 353 class EXPCommon : InstSI<
 354   (outs),
 355   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 356        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 357   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 358   [] > {
 359
 360   let EXP_CNT = 1;
 361   let Uses = [EXEC];
 362 }
 363
 364 multiclass EXP_m {
 365
 366   let isPseudo = 1 in {
 367     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 368   }
 369
 370   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 371
 372   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // Scalar classes
 377 //===----------------------------------------------------------------------===//
 378
 379 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 380   SOP1 <outs, ins, "", pattern>,
 381   SIMCInstr<opName, SISubtarget.NONE> {
 382   let isPseudo = 1;
 383 }
 384
 385 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 386   SOP1 <outs, ins, asm, []>,
 387   SOP1e <op.SI>,
 388   SIMCInstr<opName, SISubtarget.SI>;
 389
 390 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 391   SOP1 <outs, ins, asm, []>,
 392   SOP1e <op.VI>,
 393   SIMCInstr<opName, SISubtarget.VI>;
 394
 395 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> {
 396   def "" : SOP1_Pseudo <opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 397     pattern>;
 398
 399   def _si : SOP1_Real_si <op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 400     opName#" $dst, $src0">;
 401
 402   def _vi : SOP1_Real_vi <op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 403     opName#" $dst, $src0">;
 404 }
 405
 406 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> {
 407   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 408     pattern>;
 409
 410   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 411     opName#" $dst, $src0">;
 412
 413   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 414     opName#" $dst, $src0">;
 415 }
 416
 417 // no input, 64-bit output.
 418 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 419   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 420
 421   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 422     opName#" $dst"> {
 423     let SSRC0 = 0;
 424   }
 425
 426   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 427     opName#" $dst"> {
 428     let SSRC0 = 0;
 429   }
 430 }
 431
 432 // 64-bit input, 32-bit output.
 433 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> {
 434   def "" : SOP1_Pseudo <opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 435     pattern>;
 436
 437   def _si : SOP1_Real_si <op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 438     opName#" $dst, $src0">;
 439
 440   def _vi : SOP1_Real_vi <op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 441     opName#" $dst, $src0">;
 442 }
 443
 444 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 445   SOP2<outs, ins, "", pattern>,
 446   SIMCInstr<opName, SISubtarget.NONE> {
 447   let isPseudo = 1;
 448   let Size = 4;
 449 }
 450
 451 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 452   SOP2<outs, ins, asm, []>,
 453   SOP2e<op.SI>,
 454   SIMCInstr<opName, SISubtarget.SI>;
 455
 456 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 457   SOP2<outs, ins, asm, []>,
 458   SOP2e<op.VI>,
 459   SIMCInstr<opName, SISubtarget.VI>;
 460
 461 multiclass SOP2_SELECT_32 <sop2 op, string opName, list<dag> pattern> {
 462   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 463     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc), pattern>;
 464
 465   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 466     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 467     opName#" $dst, $src0, $src1 [$scc]">;
 468
 469   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 470     (ins SSrc_32:$src0, SSrc_32:$src1, SCCReg:$scc),
 471     opName#" $dst, $src0, $src1 [$scc]">;
 472 }
 473
 474 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> {
 475   def "" : SOP2_Pseudo <opName, (outs SReg_32:$dst),
 476     (ins SSrc_32:$src0, SSrc_32:$src1), pattern>;
 477
 478   def _si : SOP2_Real_si <op, opName, (outs SReg_32:$dst),
 479     (ins SSrc_32:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1">;
 480
 481   def _vi : SOP2_Real_vi <op, opName, (outs SReg_32:$dst),
 482     (ins SSrc_32:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1">;
 483 }
 484
 485 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> {
 486   def "" : SOP2_Pseudo <opName, (outs SReg_64:$dst),
 487     (ins SSrc_64:$src0, SSrc_64:$src1), pattern>;
 488
 489   def _si : SOP2_Real_si <op, opName, (outs SReg_64:$dst),
 490     (ins SSrc_64:$src0, SSrc_64:$src1), opName#" $dst, $src0, $src1">;
 491
 492   def _vi : SOP2_Real_vi <op, opName, (outs SReg_64:$dst),
 493     (ins SSrc_64:$src0, SSrc_64:$src1), opName#" $dst, $src0, $src1">;
 494 }
 495
 496 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> {
 497   def "" : SOP2_Pseudo <opName, (outs SReg_64:$dst),
 498     (ins SSrc_64:$src0, SSrc_32:$src1), pattern>;
 499
 500   def _si : SOP2_Real_si <op, opName, (outs SReg_64:$dst),
 501     (ins SSrc_64:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1">;
 502
 503   def _vi : SOP2_Real_vi <op, opName, (outs SReg_64:$dst),
 504     (ins SSrc_64:$src0, SSrc_32:$src1), opName#" $dst, $src0, $src1">;
 505 }
 506
 507
 508 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 509                     string opName, PatLeaf cond> : SOPC <
 510   op, (outs SCCReg:$dst), (ins rc:$src0, rc:$src1),
 511   opName#" $dst, $src0, $src1", []>;
 512
 513 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 514   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 515
 516 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 517   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 518
 519 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 520   SOPK <outs, ins, "", pattern>,
 521   SIMCInstr<opName, SISubtarget.NONE> {
 522   let isPseudo = 1;
 523 }
 524
 525 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 526   SOPK <outs, ins, asm, []>,
 527   SOPKe <op.SI>,
 528   SIMCInstr<opName, SISubtarget.SI>;
 529
 530 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 531   SOPK <outs, ins, asm, []>,
 532   SOPKe <op.VI>,
 533   SIMCInstr<opName, SISubtarget.VI>;
 534
 535 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 536   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 537     pattern>;
 538
 539   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 540     opName#" $dst, $src0">;
 541
 542   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 543     opName#" $dst, $src0">;
 544 }
 545
 546 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 547   def "" : SOPK_Pseudo <opName, (outs SCCReg:$dst),
 548     (ins SReg_32:$src0, u16imm:$src1), pattern>;
 549
 550   def _si : SOPK_Real_si <op, opName, (outs SCCReg:$dst),
 551     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0">;
 552
 553   def _vi : SOPK_Real_vi <op, opName, (outs SCCReg:$dst),
 554     (ins SReg_32:$src0, u16imm:$src1), opName#" $dst, $src0">;
 555 }
 556
 557 //===----------------------------------------------------------------------===//
 558 // SMRD classes
 559 //===----------------------------------------------------------------------===//
 560
 561 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 562   SMRD <outs, ins, "", pattern>,
 563   SIMCInstr<opName, SISubtarget.NONE> {
 564   let isPseudo = 1;
 565 }
 566
 567 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 568                     string asm> :
 569   SMRD <outs, ins, asm, []>,
 570   SMRDe <op, imm>,
 571   SIMCInstr<opName, SISubtarget.SI>;
 572
 573 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 574                     string asm> :
 575   SMRD <outs, ins, asm, []>,
 576   SMEMe_vi <op, imm>,
 577   SIMCInstr<opName, SISubtarget.VI>;
 578
 579 multiclass SMRD_m <bits<5> op, string opName, bit imm, dag outs, dag ins,
 580                    string asm, list<dag> pattern> {
 581
 582   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 583
 584   def _si : SMRD_Real_si <op, opName, imm, outs, ins, asm>;
 585
 586   def _vi : SMRD_Real_vi <{0, 0, 0, op}, opName, imm, outs, ins, asm>;
 587 }
 588
 589 multiclass SMRD_Helper <bits<5> op, string opName, RegisterClass baseClass,
 590                         RegisterClass dstClass> {
 591   defm _IMM : SMRD_m <
 592     op, opName#"_IMM", 1, (outs dstClass:$dst),
 593     (ins baseClass:$sbase, u32imm:$offset),
 594     opName#" $dst, $sbase, $offset", []
 595   >;
 596
 597   defm _SGPR : SMRD_m <
 598     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 599     (ins baseClass:$sbase, SReg_32:$soff),
 600     opName#" $dst, $sbase, $soff", []
 601   >;
 602 }
 603
 604 //===----------------------------------------------------------------------===//
 605 // Vector ALU classes
 606 //===----------------------------------------------------------------------===//
 607
 608 // This must always be right before the operand being input modified.
 609 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 610   let PrintMethod = "printOperandAndMods";
 611 }
 612 def InputModsNoDefault : Operand <i32> {
 613   let PrintMethod = "printOperandAndMods";
 614 }
 615
 616 class getNumSrcArgs<ValueType Src1, ValueType Src2> {
 617   int ret =
 618     !if (!eq(Src1.Value, untyped.Value),      1,   // VOP1
 619          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 620                                               3)); // VOP3
 621 }
 622
 623 // Returns the register class to use for the destination of VOP[123C]
 624 // instructions for the given VT.
 625 class getVALUDstForVT<ValueType VT> {
 626   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32,
 627                           !if(!eq(VT.Size, 64), VReg_64,
 628                             SReg_64)); // else VT == i1
 629 }
 630
 631 // Returns the register class to use for source 0 of VOP[12C]
 632 // instructions for the given VT.
 633 class getVOPSrc0ForVT<ValueType VT> {
 634   RegisterOperand ret = !if(!eq(VT.Size, 32), VSrc_32, VSrc_64);
 635 }
 636
 637 // Returns the register class to use for source 1 of VOP[12C] for the
 638 // given VT.
 639 class getVOPSrc1ForVT<ValueType VT> {
 640   RegisterClass ret = !if(!eq(VT.Size, 32), VGPR_32, VReg_64);
 641 }
 642
 643 // Returns the register classes for the source arguments of a VOP[12C]
 644 // instruction for the given SrcVTs.
 645 class getInRC32 <list<ValueType> SrcVT> {
 646   list<DAGOperand> ret = [
 647     getVOPSrc0ForVT<SrcVT[0]>.ret,
 648     getVOPSrc1ForVT<SrcVT[1]>.ret
 649   ];
 650 }
 651
 652 // Returns the register class to use for sources of VOP3 instructions for the
 653 // given VT.
 654 class getVOP3SrcForVT<ValueType VT> {
 655   RegisterOperand ret = !if(!eq(VT.Size, 32), VCSrc_32, VCSrc_64);
 656 }
 657
 658 // Returns the register classes for the source arguments of a VOP3
 659 // instruction for the given SrcVTs.
 660 class getInRC64 <list<ValueType> SrcVT> {
 661   list<DAGOperand> ret = [
 662     getVOP3SrcForVT<SrcVT[0]>.ret,
 663     getVOP3SrcForVT<SrcVT[1]>.ret,
 664     getVOP3SrcForVT<SrcVT[2]>.ret
 665   ];
 666 }
 667
 668 // Returns 1 if the source arguments have modifiers, 0 if they do not.
 669 class hasModifiers<ValueType SrcVT> {
 670   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
 671             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
 672 }
 673
 674 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
 675 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
 676   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
 677             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
 678                                     (ins)));
 679 }
 680
 681 // Returns the input arguments for VOP3 instructions for the given SrcVT.
 682 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
 683                 RegisterOperand Src2RC, int NumSrcArgs,
 684                 bit HasModifiers> {
 685
 686   dag ret =
 687     !if (!eq(NumSrcArgs, 1),
 688       !if (!eq(HasModifiers, 1),
 689         // VOP1 with modifiers
 690         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 691              ClampMod:$clamp, omod:$omod)
 692       /* else */,
 693         // VOP1 without modifiers
 694         (ins Src0RC:$src0)
 695       /* endif */ ),
 696     !if (!eq(NumSrcArgs, 2),
 697       !if (!eq(HasModifiers, 1),
 698         // VOP 2 with modifiers
 699         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 700              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 701              ClampMod:$clamp, omod:$omod)
 702       /* else */,
 703         // VOP2 without modifiers
 704         (ins Src0RC:$src0, Src1RC:$src1)
 705       /* endif */ )
 706     /* NumSrcArgs == 3 */,
 707       !if (!eq(HasModifiers, 1),
 708         // VOP3 with modifiers
 709         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
 710              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
 711              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
 712              ClampMod:$clamp, omod:$omod)
 713       /* else */,
 714         // VOP3 without modifiers
 715         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
 716       /* endif */ )));
 717 }
 718
 719 // Returns the assembly string for the inputs and outputs of a VOP[12C]
 720 // instruction.  This does not add the _e32 suffix, so it can be reused
 721 // by getAsm64.
 722 class getAsm32 <int NumSrcArgs> {
 723   string src1 = ", $src1";
 724   string src2 = ", $src2";
 725   string ret = " $dst, $src0"#
 726                !if(!eq(NumSrcArgs, 1), "", src1)#
 727                !if(!eq(NumSrcArgs, 3), src2, "");
 728 }
 729
 730 // Returns the assembly string for the inputs and outputs of a VOP3
 731 // instruction.
 732 class getAsm64 <int NumSrcArgs, bit HasModifiers> {
 733   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
 734   string src1 = !if(!eq(NumSrcArgs, 1), "",
 735                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
 736                                            " $src1_modifiers,"));
 737   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
 738   string ret =
 739   !if(!eq(HasModifiers, 0),
 740       getAsm32<NumSrcArgs>.ret,
 741       " $dst, "#src0#src1#src2#"$clamp"#"$omod");
 742 }
 743
 744
 745 class VOPProfile <list<ValueType> _ArgVT> {
 746
 747   field list<ValueType> ArgVT = _ArgVT;
 748
 749   field ValueType DstVT = ArgVT[0];
 750   field ValueType Src0VT = ArgVT[1];
 751   field ValueType Src1VT = ArgVT[2];
 752   field ValueType Src2VT = ArgVT[3];
 753   field RegisterClass DstRC = getVALUDstForVT<DstVT>.ret;
 754   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
 755   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
 756   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
 757   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
 758   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
 759
 760   field int NumSrcArgs = getNumSrcArgs<Src1VT, Src2VT>.ret;
 761   field bit HasModifiers = hasModifiers<Src0VT>.ret;
 762
 763   field dag Outs = (outs DstRC:$dst);
 764
 765   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
 766   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
 767                              HasModifiers>.ret;
 768
 769   field string Asm32 = "_e32"#getAsm32<NumSrcArgs>.ret;
 770   field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
 771 }
 772
 773 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
 774 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
 775 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
 776 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
 777 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
 778 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
 779 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
 780 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
 781 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
 782
 783 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
 784 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
 785 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
 786 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
 787 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
 788 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
 789 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
 790 def VOP_I32_I32_I32_VCC : VOPProfile <[i32, i32, i32, untyped]> {
 791   let Src0RC32 = VCSrc_32;
 792 }
 793
 794 def VOP_I1_F32_I32 : VOPProfile <[i1, f32, i32, untyped]> {
 795   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 796   let Asm64 = " $dst, $src0_modifiers, $src1";
 797 }
 798
 799 def VOP_I1_F64_I32 : VOPProfile <[i1, f64, i32, untyped]> {
 800   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
 801   let Asm64 = " $dst, $src0_modifiers, $src1";
 802 }
 803
 804 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
 805 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
 806
 807 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
 808 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
 809 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
 810 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
 811
 812
 813 class VOP <string opName> {
 814   string OpName = opName;
 815 }
 816
 817 class VOP2_REV <string revOp, bit isOrig> {
 818   string RevOp = revOp;
 819   bit IsOrig = isOrig;
 820 }
 821
 822 class AtomicNoRet <string noRetOp, bit isRet> {
 823   string NoRetOp = noRetOp;
 824   bit IsRet = isRet;
 825 }
 826
 827 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 828   VOP1Common <outs, ins, "", pattern>,
 829   VOP <opName>,
 830   SIMCInstr <opName#"_e32", SISubtarget.NONE> {
 831   let isPseudo = 1;
 832 }
 833
 834 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
 835                    string opName> {
 836   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
 837
 838   def _si : VOP1<op.SI, outs, ins, asm, []>,
 839             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 840   def _vi : VOP1<op.VI, outs, ins, asm, []>,
 841             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 842 }
 843
 844 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 845   VOP2Common <outs, ins, "", pattern>,
 846   VOP <opName>,
 847   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
 848   let isPseudo = 1;
 849 }
 850
 851 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
 852                      string opName, string revOp> {
 853   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
 854            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
 855
 856   def _si : VOP2 <op.SI, outs, ins, opName#asm, []>,
 857             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 858 }
 859
 860 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
 861                    string opName, string revOp> {
 862   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
 863            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
 864
 865   def _si : VOP2 <op.SI, outs, ins, opName#asm, []>,
 866             SIMCInstr <opName#"_e32", SISubtarget.SI>;
 867   def _vi : VOP2 <op.VI, outs, ins, opName#asm, []>,
 868             SIMCInstr <opName#"_e32", SISubtarget.VI>;
 869 }
 870
 871 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
 872
 873   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
 874   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
 875   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ? ,0) ,0);
 876   bits<2> omod = !if(HasModifiers, ?, 0);
 877   bits<1> clamp = !if(HasModifiers, ?, 0);
 878   bits<9> src1 = !if(HasSrc1, ?, 0);
 879   bits<9> src2 = !if(HasSrc2, ?, 0);
 880 }
 881
 882 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
 883   VOP3Common <outs, ins, "", pattern>,
 884   VOP <opName>,
 885   SIMCInstr<opName#"_e64", SISubtarget.NONE> {
 886   let isPseudo = 1;
 887 }
 888
 889 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
 890   VOP3Common <outs, ins, asm, []>,
 891   VOP3e <op>,
 892   SIMCInstr<opName#"_e64", SISubtarget.SI>;
 893
 894 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
 895   VOP3Common <outs, ins, asm, []>,
 896   VOP3e_vi <op>,
 897   SIMCInstr <opName#"_e64", SISubtarget.VI>;
 898
 899 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 900                    string opName, int NumSrcArgs, bit HasMods = 1> {
 901
 902   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 903
 904   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 905             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 906                               !if(!eq(NumSrcArgs, 2), 0, 1),
 907                               HasMods>;
 908   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 909             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
 910                               !if(!eq(NumSrcArgs, 2), 0, 1),
 911                               HasMods>;
 912 }
 913
 914 // VOP3_m without source modifiers
 915 multiclass VOP3_m_nosrcmod <vop op, dag outs, dag ins, string asm, list<dag> pattern,
 916                    string opName, int NumSrcArgs, bit HasMods = 1> {
 917
 918   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 919
 920   let src0_modifiers = 0,
 921       src1_modifiers = 0,
 922       src2_modifiers = 0 in {
 923     def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>;
 924     def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>;
 925   }
 926 }
 927
 928 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
 929                      list<dag> pattern, string opName, bit HasMods = 1> {
 930
 931   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 932
 933   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 934             VOP3DisableFields<0, 0, HasMods>;
 935
 936   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 937             VOP3DisableFields<0, 0, HasMods>;
 938 }
 939
 940 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
 941                      list<dag> pattern, string opName, string revOp,
 942                      bit HasMods = 1, bit UseFullOp = 0> {
 943
 944   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 945            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
 946
 947   def _si : VOP3_Real_si <op.SI3,
 948               outs, ins, asm, opName>,
 949             VOP3DisableFields<1, 0, HasMods>;
 950
 951   def _vi : VOP3_Real_vi <op.VI3,
 952               outs, ins, asm, opName>,
 953             VOP3DisableFields<1, 0, HasMods>;
 954 }
 955
 956 multiclass VOP3b_2_m <vop op, dag outs, dag ins, string asm,
 957                       list<dag> pattern, string opName, string revOp,
 958                       bit HasMods = 1, bit UseFullOp = 0> {
 959   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
 960            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
 961
 962   // The VOP2 variant puts the carry out into VCC, the VOP3 variant
 963   // can write it into any SGPR. We currently don't use the carry out,
 964   // so for now hardcode it to VCC as well.
 965   let sdst = SIOperand.VCC, Defs = [VCC] in {
 966     def _si : VOP3b <op.SI3, outs, ins, asm, []>,
 967               VOP3DisableFields<1, 0, HasMods>,
 968               SIMCInstr<opName#"_e64", SISubtarget.SI>;
 969
 970     // TODO: Do we need this VI variant here?
 971     /*def _vi : VOP3b_vi <op.VI3, outs, ins, asm, []>,
 972               VOP3DisableFields<1, 0, HasMods>,
 973               SIMCInstr<opName#"_e64", SISubtarget.VI>;*/
 974   } // End sdst = SIOperand.VCC, Defs = [VCC]
 975 }
 976
 977 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
 978                      list<dag> pattern, string opName,
 979                      bit HasMods, bit defExec> {
 980
 981   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
 982
 983   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
 984             VOP3DisableFields<1, 0, HasMods> {
 985     let Defs = !if(defExec, [EXEC], []);
 986   }
 987
 988   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
 989             VOP3DisableFields<1, 0, HasMods> {
 990     let Defs = !if(defExec, [EXEC], []);
 991   }
 992 }
 993
 994 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
 995 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
 996                          string asm, list<dag> pattern = []> {
 997   let isPseudo = 1 in {
 998     def "" : VOPAnyCommon <outs, ins, "", pattern>,
 999              SIMCInstr<opName, SISubtarget.NONE>;
1000   }
1001
1002   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1003             SIMCInstr <opName, SISubtarget.SI>;
1004
1005   def _vi : VOP3Common <outs, ins, asm, []>,
1006             VOP3e_vi <op.VI3>,
1007             VOP3DisableFields <1, 0, 0>,
1008             SIMCInstr <opName, SISubtarget.VI>;
1009 }
1010
1011 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1012                         dag ins32, string asm32, list<dag> pat32,
1013                         dag ins64, string asm64, list<dag> pat64,
1014                         bit HasMods> {
1015
1016   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1017
1018   defm _e64 : VOP3_1_m <op, outs, ins64, opName#"_e64"#asm64, pat64, opName, HasMods>;
1019 }
1020
1021 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1022                      SDPatternOperator node = null_frag> : VOP1_Helper <
1023   op, opName, P.Outs,
1024   P.Ins32, P.Asm32, [],
1025   P.Ins64, P.Asm64,
1026   !if(P.HasModifiers,
1027       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1028                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1029       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1030   P.HasModifiers
1031 >;
1032
1033 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1034                        SDPatternOperator node = null_frag> {
1035
1036   def _e32 : VOP1 <op.SI, P.Outs, P.Ins32, opName#P.Asm32, []>,
1037              VOP <opName>;
1038
1039   def _e64 : VOP3Common <P.Outs, P.Ins64, opName#P.Asm64,
1040     !if(P.HasModifiers,
1041       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1042                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1043       [(set P.DstVT:$dst, (node P.Src0VT:$src0))])>,
1044             VOP <opName>,
1045             VOP3e <op.SI3>,
1046             VOP3DisableFields<0, 0, P.HasModifiers>;
1047 }
1048
1049 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1050                         dag ins32, string asm32, list<dag> pat32,
1051                         dag ins64, string asm64, list<dag> pat64,
1052                         string revOp, bit HasMods> {
1053   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1054
1055   defm _e64 : VOP3_2_m <op,
1056     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOp, HasMods
1057   >;
1058 }
1059
1060 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1061                      SDPatternOperator node = null_frag,
1062                      string revOp = opName> : VOP2_Helper <
1063   op, opName, P.Outs,
1064   P.Ins32, P.Asm32, [],
1065   P.Ins64, P.Asm64,
1066   !if(P.HasModifiers,
1067       [(set P.DstVT:$dst,
1068            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1069                                       i1:$clamp, i32:$omod)),
1070                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1071       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1072   revOp, P.HasModifiers
1073 >;
1074
1075 multiclass VOP2b_Helper <vop2 op, string opName, dag outs,
1076                          dag ins32, string asm32, list<dag> pat32,
1077                          dag ins64, string asm64, list<dag> pat64,
1078                          string revOp, bit HasMods> {
1079
1080   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1081
1082   defm _e64 : VOP3b_2_m <op,
1083     outs, ins64, opName#"_e64"#asm64, pat64, opName, revOp, HasMods
1084   >;
1085 }
1086
1087 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1088                       SDPatternOperator node = null_frag,
1089                       string revOp = opName> : VOP2b_Helper <
1090   op, opName, P.Outs,
1091   P.Ins32, P.Asm32, [],
1092   P.Ins64, P.Asm64,
1093   !if(P.HasModifiers,
1094       [(set P.DstVT:$dst,
1095            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1096                                       i1:$clamp, i32:$omod)),
1097                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1098       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1099   revOp, P.HasModifiers
1100 >;
1101
1102 // A VOP2 instruction that is VOP3-only on VI.
1103 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1104                             dag ins32, string asm32, list<dag> pat32,
1105                             dag ins64, string asm64, list<dag> pat64,
1106                             string revOp, bit HasMods> {
1107   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1108
1109   defm _e64 : VOP3_2_m <op, outs, ins64, opName#"_e64"#asm64, pat64, opName,
1110                         revOp, HasMods>;
1111 }
1112
1113 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1114                           SDPatternOperator node = null_frag,
1115                           string revOp = opName>
1116                           : VOP2_VI3_Helper <
1117   op, opName, P.Outs,
1118   P.Ins32, P.Asm32, [],
1119   P.Ins64, P.Asm64,
1120   !if(P.HasModifiers,
1121       [(set P.DstVT:$dst,
1122            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1123                                       i1:$clamp, i32:$omod)),
1124                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1125       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1126   revOp, P.HasModifiers
1127 >;
1128
1129 class VOPC_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1130   VOPCCommon <ins, "", pattern>,
1131   VOP <opName>,
1132   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1133   let isPseudo = 1;
1134 }
1135
1136 multiclass VOPC_m <vopc op, dag outs, dag ins, string asm, list<dag> pattern,
1137                    string opName, bit DefExec> {
1138   def "" : VOPC_Pseudo <outs, ins, pattern, opName>;
1139
1140   def _si : VOPC<op.SI, ins, asm, []>,
1141             SIMCInstr <opName#"_e32", SISubtarget.SI> {
1142     let Defs = !if(DefExec, [EXEC], []);
1143   }
1144
1145   def _vi : VOPC<op.VI, ins, asm, []>,
1146             SIMCInstr <opName#"_e32", SISubtarget.VI> {
1147     let Defs = !if(DefExec, [EXEC], []);
1148   }
1149 }
1150
1151 multiclass VOPC_Helper <vopc op, string opName,
1152                         dag ins32, string asm32, list<dag> pat32,
1153                         dag out64, dag ins64, string asm64, list<dag> pat64,
1154                         bit HasMods, bit DefExec> {
1155   defm _e32 : VOPC_m <op, (outs), ins32, opName#asm32, pat32, opName, DefExec>;
1156
1157   defm _e64 : VOP3_C_m <op, out64, ins64, opName#"_e64"#asm64, pat64,
1158                         opName, HasMods, DefExec>;
1159 }
1160
1161 multiclass VOPCInst <vopc op, string opName,
1162                      VOPProfile P, PatLeaf cond = COND_NULL,
1163                      bit DefExec = 0> : VOPC_Helper <
1164   op, opName,
1165   P.Ins32, P.Asm32, [],
1166   (outs SReg_64:$dst), P.Ins64, P.Asm64,
1167   !if(P.HasModifiers,
1168       [(set i1:$dst,
1169           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1170                                       i1:$clamp, i32:$omod)),
1171                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1172                  cond))],
1173       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1174   P.HasModifiers, DefExec
1175 >;
1176
1177 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1178                      bit DefExec = 0> : VOPC_Helper <
1179   op, opName,
1180   P.Ins32, P.Asm32, [],
1181   (outs SReg_64:$dst), P.Ins64, P.Asm64,
1182   !if(P.HasModifiers,
1183       [(set i1:$dst,
1184           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1185       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1186   P.HasModifiers, DefExec
1187 >;
1188
1189
1190 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1191   VOPCInst <op, opName, VOP_F32_F32_F32, cond>;
1192
1193 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1194   VOPCInst <op, opName, VOP_F64_F64_F64, cond>;
1195
1196 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1197   VOPCInst <op, opName, VOP_I32_I32_I32, cond>;
1198
1199 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1200   VOPCInst <op, opName, VOP_I64_I64_I64, cond>;
1201
1202
1203 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1204                   PatLeaf cond = COND_NULL>
1205   : VOPCInst <op, opName, P, cond, 1>;
1206
1207 multiclass VOPCX_F32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1208   VOPCX <op, opName, VOP_F32_F32_F32, cond>;
1209
1210 multiclass VOPCX_F64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1211   VOPCX <op, opName, VOP_F64_F64_F64, cond>;
1212
1213 multiclass VOPCX_I32 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1214   VOPCX <op, opName, VOP_I32_I32_I32, cond>;
1215
1216 multiclass VOPCX_I64 <vopc op, string opName, PatLeaf cond = COND_NULL> :
1217   VOPCX <op, opName, VOP_I64_I64_I64, cond>;
1218
1219 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1220                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1221     op, outs, ins, opName#asm, pat, opName, NumSrcArgs, HasMods
1222 >;
1223
1224 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1225   VOPCClassInst <op, opName, VOP_I1_F32_I32, 0>;
1226
1227 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1228   VOPCClassInst <op, opName, VOP_I1_F32_I32, 1>;
1229
1230 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1231   VOPCClassInst <op, opName, VOP_I1_F64_I32, 0>;
1232
1233 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1234   VOPCClassInst <op, opName, VOP_I1_F64_I32, 1>;
1235
1236 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1237                      SDPatternOperator node = null_frag> : VOP3_Helper <
1238   op, opName, P.Outs, P.Ins64, P.Asm64,
1239   !if(!eq(P.NumSrcArgs, 3),
1240     !if(P.HasModifiers,
1241         [(set P.DstVT:$dst,
1242             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1243                                        i1:$clamp, i32:$omod)),
1244                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1245                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1246         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1247                                   P.Src2VT:$src2))]),
1248   !if(!eq(P.NumSrcArgs, 2),
1249     !if(P.HasModifiers,
1250         [(set P.DstVT:$dst,
1251             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1252                                        i1:$clamp, i32:$omod)),
1253                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1254         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1255   /* P.NumSrcArgs == 1 */,
1256     !if(P.HasModifiers,
1257         [(set P.DstVT:$dst,
1258             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1259                                        i1:$clamp, i32:$omod))))],
1260         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1261   P.NumSrcArgs, P.HasModifiers
1262 >;
1263
1264 multiclass VOP3b_Helper <vop op, RegisterClass vrc, RegisterOperand arc,
1265                     string opName, list<dag> pattern> :
1266   VOP3b_2_m <
1267   op, (outs vrc:$vdst, SReg_64:$sdst),
1268       (ins InputModsNoDefault:$src0_modifiers, arc:$src0,
1269            InputModsNoDefault:$src1_modifiers, arc:$src1,
1270            InputModsNoDefault:$src2_modifiers, arc:$src2,
1271            ClampMod:$clamp, omod:$omod),
1272   opName#" $vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod", pattern,
1273   opName, opName, 1, 1
1274 >;
1275
1276 multiclass VOP3b_64 <vop3 op, string opName, list<dag> pattern> :
1277   VOP3b_Helper <op, VReg_64, VSrc_64, opName, pattern>;
1278
1279 multiclass VOP3b_32 <vop3 op, string opName, list<dag> pattern> :
1280   VOP3b_Helper <op, VGPR_32, VSrc_32, opName, pattern>;
1281
1282
1283 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1284   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1285         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1286         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1287   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1288         i32:$src1_modifiers, P.Src1VT:$src1,
1289         i32:$src2_modifiers, P.Src2VT:$src2,
1290         i1:$clamp,
1291         i32:$omod)>;
1292
1293 //===----------------------------------------------------------------------===//
1294 // Interpolation opcodes
1295 //===----------------------------------------------------------------------===//
1296
1297 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1298   VINTRPCommon <outs, ins, "", pattern>,
1299   SIMCInstr<opName, SISubtarget.NONE> {
1300   let isPseudo = 1;
1301 }
1302
1303 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1304                       string asm> :
1305   VINTRPCommon <outs, ins, asm, []>,
1306   VINTRPe <op>,
1307   SIMCInstr<opName, SISubtarget.SI>;
1308
1309 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1310                       string asm> :
1311   VINTRPCommon <outs, ins, asm, []>,
1312   VINTRPe_vi <op>,
1313   SIMCInstr<opName, SISubtarget.VI>;
1314
1315 multiclass VINTRP_m <bits <2> op, string opName, dag outs, dag ins, string asm,
1316                      string disableEncoding = "", string constraints = "",
1317                      list<dag> pattern = []> {
1318   let DisableEncoding = disableEncoding,
1319       Constraints = constraints in {
1320     def "" : VINTRP_Pseudo <opName, outs, ins, pattern>;
1321
1322     def _si : VINTRP_Real_si <op, opName, outs, ins, asm>;
1323
1324     def _vi : VINTRP_Real_vi <op, opName, outs, ins, asm>;
1325   }
1326 }
1327
1328 //===----------------------------------------------------------------------===//
1329 // Vector I/O classes
1330 //===----------------------------------------------------------------------===//
1331
1332 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1333   DS <outs, ins, "", pattern>,
1334   SIMCInstr <opName, SISubtarget.NONE> {
1335   let isPseudo = 1;
1336 }
1337
1338 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1339   DS <outs, ins, asm, []>,
1340   DSe <op>,
1341   SIMCInstr <opName, SISubtarget.SI>;
1342
1343 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1344   DS <outs, ins, asm, []>,
1345   DSe_vi <op>,
1346   SIMCInstr <opName, SISubtarget.VI>;
1347
1348 class DS_1A_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
1349   DS <outs, ins, asm, []>,
1350   DSe <op>,
1351   SIMCInstr <opName, SISubtarget.SI> {
1352
1353   // Single load interpret the 2 i8imm operands as a single i16 offset.
1354   bits<16> offset;
1355   let offset0 = offset{7-0};
1356   let offset1 = offset{15-8};
1357 }
1358
1359 class DS_1A_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
1360   DS <outs, ins, asm, []>,
1361   DSe_vi <op>,
1362   SIMCInstr <opName, SISubtarget.VI> {
1363
1364   // Single load interpret the 2 i8imm operands as a single i16 offset.
1365   bits<16> offset;
1366   let offset0 = offset{7-0};
1367   let offset1 = offset{15-8};
1368 }
1369
1370 multiclass DS_1A_Load_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1371                          list<dag> pat> {
1372   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1373     def "" : DS_Pseudo <opName, outs, ins, pat>;
1374
1375     let data0 = 0, data1 = 0 in {
1376       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1377       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1378     }
1379   }
1380 }
1381
1382 multiclass DS_Load_Helper <bits<8> op, string asm, RegisterClass regClass>
1383     : DS_1A_Load_m <
1384   op,
1385   asm,
1386   (outs regClass:$vdst),
1387   (ins i1imm:$gds, VGPR_32:$addr, ds_offset:$offset, M0Reg:$m0),
1388   asm#" $vdst, $addr"#"$offset"#" [M0]",
1389   []>;
1390
1391 multiclass DS_Load2_m <bits<8> op, string opName, dag outs, dag ins, string asm,
1392                        list<dag> pat> {
1393   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
1394     def "" : DS_Pseudo <opName, outs, ins, pat>;
1395
1396     let data0 = 0, data1 = 0 in {
1397       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1398       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1399     }
1400   }
1401 }
1402
1403 multiclass DS_Load2_Helper <bits<8> op, string asm, RegisterClass regClass>
1404     : DS_Load2_m <
1405   op,
1406   asm,
1407   (outs regClass:$vdst),
1408   (ins i1imm:$gds, VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
1409         M0Reg:$m0),
1410   asm#" $vdst, $addr"#"$offset0"#"$offset1 [M0]",
1411   []>;
1412
1413 multiclass DS_1A_Store_m <bits<8> op, string opName, dag outs, dag ins,
1414                           string asm, list<dag> pat> {
1415   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1416     def "" : DS_Pseudo <opName, outs, ins, pat>;
1417
1418     let data1 = 0, vdst = 0 in {
1419       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1420       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1421     }
1422   }
1423 }
1424
1425 multiclass DS_Store_Helper <bits<8> op, string asm, RegisterClass regClass>
1426     : DS_1A_Store_m <
1427   op,
1428   asm,
1429   (outs),
1430   (ins i1imm:$gds, VGPR_32:$addr, regClass:$data0, ds_offset:$offset, M0Reg:$m0),
1431   asm#" $addr, $data0"#"$offset"#" [M0]",
1432   []>;
1433
1434 multiclass DS_Store_m <bits<8> op, string opName, dag outs, dag ins,
1435                        string asm, list<dag> pat> {
1436   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
1437     def "" : DS_Pseudo <opName, outs, ins, pat>;
1438
1439     let vdst = 0 in {
1440       def _si : DS_Real_si <op, opName, outs, ins, asm>;
1441       def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
1442     }
1443   }
1444 }
1445
1446 multiclass DS_Store2_Helper <bits<8> op, string asm, RegisterClass regClass>
1447     : DS_Store_m <
1448   op,
1449   asm,
1450   (outs),
1451   (ins i1imm:$gds, VGPR_32:$addr, regClass:$data0, regClass:$data1,
1452        ds_offset0:$offset0, ds_offset1:$offset1, M0Reg:$m0),
1453   asm#" $addr, $data0, $data1"#"$offset0"#"$offset1 [M0]",
1454   []>;
1455
1456 // 1 address, 1 data.
1457 multiclass DS_1A1D_RET_m <bits<8> op, string opName, dag outs, dag ins,
1458                           string asm, list<dag> pat, string noRetOp> {
1459   let mayLoad = 1, mayStore = 1,
1460       hasPostISelHook = 1 // Adjusted to no return version.
1461       in {
1462     def "" : DS_Pseudo <opName, outs, ins, pat>,
1463              AtomicNoRet<noRetOp, 1>;
1464
1465     let data1 = 0 in {
1466       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1467       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1468     }
1469   }
1470 }
1471
1472 multiclass DS_1A1D_RET <bits<8> op, string asm, RegisterClass rc,
1473                         string noRetOp = ""> : DS_1A1D_RET_m <
1474   op, asm,
1475   (outs rc:$vdst),
1476   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1477   asm#" $vdst, $addr, $data0"#"$offset"#" [M0]", [], noRetOp>;
1478
1479 // 1 address, 2 data.
1480 multiclass DS_1A2D_RET_m <bits<8> op, string opName, dag outs, dag ins,
1481                           string asm, list<dag> pat, string noRetOp> {
1482   let mayLoad = 1, mayStore = 1,
1483       hasPostISelHook = 1 // Adjusted to no return version.
1484       in {
1485     def "" : DS_Pseudo <opName, outs, ins, pat>,
1486              AtomicNoRet<noRetOp, 1>;
1487
1488     def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1489     def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1490   }
1491 }
1492
1493 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
1494                    string noRetOp = ""> : DS_1A2D_RET_m <
1495   op, asm,
1496   (outs rc:$vdst),
1497   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1498   asm#" $vdst, $addr, $data0, $data1"#"$offset"#" [M0]",
1499   [], noRetOp>;
1500
1501 // 1 address, 2 data.
1502 multiclass DS_1A2D_NORET_m <bits<8> op, string opName, dag outs, dag ins,
1503                             string asm, list<dag> pat, string noRetOp> {
1504   let mayLoad = 1, mayStore = 1 in {
1505     def "" : DS_Pseudo <opName, outs, ins, pat>,
1506              AtomicNoRet<noRetOp, 0>;
1507
1508     def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1509     def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1510   }
1511 }
1512
1513 multiclass DS_1A2D_NORET <bits<8> op, string asm, RegisterClass rc,
1514                      string noRetOp = asm> : DS_1A2D_NORET_m <
1515   op, asm,
1516   (outs),
1517   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, rc:$data1, ds_offset:$offset, M0Reg:$m0),
1518   asm#" $addr, $data0, $data1"#"$offset"#" [M0]",
1519   [], noRetOp>;
1520
1521 // 1 address, 1 data.
1522 multiclass DS_1A1D_NORET_m <bits<8> op, string opName, dag outs, dag ins,
1523                             string asm, list<dag> pat, string noRetOp> {
1524   let mayLoad = 1, mayStore = 1 in {
1525     def "" : DS_Pseudo <opName, outs, ins, pat>,
1526              AtomicNoRet<noRetOp, 0>;
1527
1528     let data1 = 0 in {
1529       def _si : DS_1A_Real_si <op, opName, outs, ins, asm>;
1530       def _vi : DS_1A_Real_vi <op, opName, outs, ins, asm>;
1531     }
1532   }
1533 }
1534
1535 multiclass DS_1A1D_NORET <bits<8> op, string asm, RegisterClass rc,
1536                           string noRetOp = asm> : DS_1A1D_NORET_m <
1537   op, asm,
1538   (outs),
1539   (ins i1imm:$gds, VGPR_32:$addr, rc:$data0, ds_offset:$offset, M0Reg:$m0),
1540   asm#" $addr, $data0"#"$offset"#" [M0]",
1541   [], noRetOp>;
1542
1543 //===----------------------------------------------------------------------===//
1544 // MTBUF classes
1545 //===----------------------------------------------------------------------===//
1546
1547 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1548   MTBUF <outs, ins, "", pattern>,
1549   SIMCInstr<opName, SISubtarget.NONE> {
1550   let isPseudo = 1;
1551 }
1552
1553 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
1554                     string asm> :
1555   MTBUF <outs, ins, asm, []>,
1556   MTBUFe <op>,
1557   SIMCInstr<opName, SISubtarget.SI>;
1558
1559 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
1560   MTBUF <outs, ins, asm, []>,
1561   MTBUFe_vi <op>,
1562   SIMCInstr <opName, SISubtarget.VI>;
1563
1564 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
1565                     list<dag> pattern> {
1566
1567   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
1568
1569   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
1570
1571   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
1572
1573 }
1574
1575 let mayStore = 1, mayLoad = 0 in {
1576
1577 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
1578                                RegisterClass regClass> : MTBUF_m <
1579   op, opName, (outs),
1580   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
1581    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
1582    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1583   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1584         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1585 >;
1586
1587 } // mayStore = 1, mayLoad = 0
1588
1589 let mayLoad = 1, mayStore = 0 in {
1590
1591 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
1592                               RegisterClass regClass> : MTBUF_m <
1593   op, opName, (outs regClass:$dst),
1594   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
1595        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
1596        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
1597   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
1598         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
1599 >;
1600
1601 } // mayLoad = 1, mayStore = 0
1602
1603 //===----------------------------------------------------------------------===//
1604 // MUBUF classes
1605 //===----------------------------------------------------------------------===//
1606
1607 class mubuf <bits<7> si, bits<7> vi = si> {
1608   field bits<7> SI = si;
1609   field bits<7> VI = vi;
1610 }
1611
1612 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
1613   bit IsAddr64 = is_addr64;
1614   string OpName = NAME # suffix;
1615 }
1616
1617 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1618   MUBUF <outs, ins, "", pattern>,
1619   SIMCInstr<opName, SISubtarget.NONE> {
1620   let isPseudo = 1;
1621
1622   // dummy fields, so that we can use let statements around multiclasses
1623   bits<1> offen;
1624   bits<1> idxen;
1625   bits<8> vaddr;
1626   bits<1> glc;
1627   bits<1> slc;
1628   bits<1> tfe;
1629   bits<8> soffset;
1630 }
1631
1632 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
1633                      string asm> :
1634   MUBUF <outs, ins, asm, []>,
1635   MUBUFe <op.SI>,
1636   SIMCInstr<opName, SISubtarget.SI> {
1637   let lds = 0;
1638 }
1639
1640 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
1641                      string asm> :
1642   MUBUF <outs, ins, asm, []>,
1643   MUBUFe_vi <op.VI>,
1644   SIMCInstr<opName, SISubtarget.VI> {
1645   let lds = 0;
1646 }
1647
1648 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
1649                     list<dag> pattern> {
1650
1651   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1652            MUBUFAddr64Table <0>;
1653
1654   let addr64 = 0 in {
1655     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1656   }
1657
1658   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
1659 }
1660
1661 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
1662                           dag ins, string asm, list<dag> pattern> {
1663
1664   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1665            MUBUFAddr64Table <1>;
1666
1667   let addr64 = 1 in {
1668     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1669   }
1670
1671   // There is no VI version. If the pseudo is selected, it should be lowered
1672   // for VI appropriately.
1673 }
1674
1675 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
1676   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
1677   let lds = 0;
1678 }
1679
1680 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
1681                                 string asm, list<dag> pattern, bit is_return> {
1682
1683   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1684            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
1685            AtomicNoRet<NAME#"_OFFSET", is_return>;
1686
1687   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
1688     let addr64 = 0 in {
1689       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1690     }
1691
1692     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
1693   }
1694 }
1695
1696 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
1697                                 string asm, list<dag> pattern, bit is_return> {
1698
1699   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
1700            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
1701            AtomicNoRet<NAME#"_ADDR64", is_return>;
1702
1703   let offen = 0, idxen = 0, addr64 = 1, tfe = 0, soffset = 128 in {
1704     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
1705   }
1706
1707   // There is no VI version. If the pseudo is selected, it should be lowered
1708   // for VI appropriately.
1709 }
1710
1711 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
1712                          ValueType vt, SDPatternOperator atomic> {
1713
1714   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
1715
1716     // No return variants
1717     let glc = 0 in {
1718
1719       defm _ADDR64 : MUBUFAtomicAddr64_m <
1720         op, name#"_addr64", (outs),
1721         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
1722              mbuf_offset:$offset, slc:$slc),
1723         name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset"#"$slc", [], 0
1724       >;
1725
1726       defm _OFFSET : MUBUFAtomicOffset_m <
1727         op, name#"_offset", (outs),
1728         (ins rc:$vdata, SReg_128:$srsrc, mbuf_offset:$offset,
1729              SCSrc_32:$soffset, slc:$slc),
1730         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
1731       >;
1732     } // glc = 0
1733
1734     // Variant that return values
1735     let glc = 1, Constraints = "$vdata = $vdata_in",
1736         DisableEncoding = "$vdata_in"  in {
1737
1738       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
1739         op, name#"_rtn_addr64", (outs rc:$vdata),
1740         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
1741              mbuf_offset:$offset, slc:$slc),
1742         name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset"#" glc"#"$slc",
1743         [(set vt:$vdata,
1744          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i16:$offset,
1745                                     i1:$slc), vt:$vdata_in))], 1
1746       >;
1747
1748       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
1749         op, name#"_rtn_offset", (outs rc:$vdata),
1750         (ins rc:$vdata_in, SReg_128:$srsrc, mbuf_offset:$offset,
1751              SCSrc_32:$soffset, slc:$slc),
1752         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc $slc",
1753         [(set vt:$vdata,
1754          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
1755                                     i1:$slc), vt:$vdata_in))], 1
1756       >;
1757
1758     } // glc = 1
1759
1760   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
1761 }
1762
1763 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
1764                               ValueType load_vt = i32,
1765                               SDPatternOperator ld = null_frag> {
1766
1767   let mayLoad = 1, mayStore = 0 in {
1768     let offen = 0, idxen = 0, vaddr = 0 in {
1769       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
1770                            (ins SReg_128:$srsrc,
1771                            mbuf_offset:$offset, SCSrc_32:$soffset, glc:$glc,
1772                            slc:$slc, tfe:$tfe),
1773                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1774                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
1775                                                      i32:$soffset, i16:$offset,
1776                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
1777     }
1778
1779     let offen = 1, idxen = 0  in {
1780       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
1781                            (ins SReg_128:$srsrc, VGPR_32:$vaddr,
1782                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
1783                            tfe:$tfe),
1784                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1785     }
1786
1787     let offen = 0, idxen = 1 in {
1788       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
1789                            (ins SReg_128:$srsrc, VGPR_32:$vaddr,
1790                            mbuf_offset:$offset, SCSrc_32:$soffset, glc:$glc,
1791                            slc:$slc, tfe:$tfe),
1792                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
1793     }
1794
1795     let offen = 1, idxen = 1 in {
1796       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
1797                            (ins SReg_128:$srsrc, VReg_64:$vaddr,
1798                            SCSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1799                            name#" $vdata, $vaddr, $srsrc, $soffset, idxen offen"#"$glc"#"$slc"#"$tfe", []>;
1800     }
1801
1802     let offen = 0, idxen = 0, glc = 0, slc = 0, tfe = 0, soffset = 128 /* ZERO */ in {
1803       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
1804                            (ins SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
1805                            name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
1806                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
1807                                                   i64:$vaddr, i16:$offset)))]>;
1808     }
1809   }
1810 }
1811
1812 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
1813                           ValueType store_vt, SDPatternOperator st> {
1814   let mayLoad = 0, mayStore = 1 in {
1815     defm : MUBUF_m <op, name, (outs),
1816                     (ins vdataClass:$vdata, SReg_128:$srsrc, VGPR_32:$vaddr, SCSrc_32:$soffset,
1817                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
1818                     tfe:$tfe),
1819                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
1820                     "$glc"#"$slc"#"$tfe", []>;
1821
1822     let offen = 0, idxen = 0, vaddr = 0 in {
1823       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
1824                               (ins vdataClass:$vdata, SReg_128:$srsrc, mbuf_offset:$offset,
1825                               SCSrc_32:$soffset, glc:$glc, slc:$slc, tfe:$tfe),
1826                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
1827                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
1828                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
1829     } // offen = 0, idxen = 0, vaddr = 0
1830
1831     let offen = 1, idxen = 0  in {
1832       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
1833                              (ins vdataClass:$vdata, SReg_128:$srsrc, VGPR_32:$vaddr, SCSrc_32:$soffset,
1834                              mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
1835                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
1836                              "$glc"#"$slc"#"$tfe", []>;
1837     } // end offen = 1, idxen = 0
1838
1839     let offen = 0, idxen = 0, glc = 0, slc = 0, tfe = 0,
1840         soffset = 128 /* ZERO */ in {
1841       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
1842                                     (ins vdataClass:$vdata, SReg_128:$srsrc, VReg_64:$vaddr, mbuf_offset:$offset),
1843                                     name#" $vdata, $vaddr, $srsrc, 0 addr64"#"$offset",
1844                                     [(st store_vt:$vdata,
1845                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i16:$offset))]>;
1846     }
1847   } // End mayLoad = 0, mayStore = 1
1848 }
1849
1850 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
1851       FLAT <op, (outs regClass:$data),
1852                 (ins VReg_64:$addr),
1853             asm#" $data, $addr, [M0, FLAT_SCRATCH]", []> {
1854   let glc = 0;
1855   let slc = 0;
1856   let tfe = 0;
1857   let mayLoad = 1;
1858 }
1859
1860 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
1861       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr),
1862           name#" $data, $addr, [M0, FLAT_SCRATCH]",
1863          []> {
1864
1865   let mayLoad = 0;
1866   let mayStore = 1;
1867
1868   // Encoding
1869   let glc = 0;
1870   let slc = 0;
1871   let tfe = 0;
1872 }
1873
1874 class MIMG_Mask <string op, int channels> {
1875   string Op = op;
1876   int Channels = channels;
1877 }
1878
1879 class MIMG_NoSampler_Helper <bits<7> op, string asm,
1880                              RegisterClass dst_rc,
1881                              RegisterClass src_rc> : MIMG <
1882   op,
1883   (outs dst_rc:$vdata),
1884   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1885        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1886        SReg_256:$srsrc),
1887   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1888      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
1889   []> {
1890   let SSAMP = 0;
1891   let mayLoad = 1;
1892   let mayStore = 0;
1893   let hasPostISelHook = 1;
1894 }
1895
1896 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
1897                                       RegisterClass dst_rc,
1898                                       int channels> {
1899   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
1900             MIMG_Mask<asm#"_V1", channels>;
1901   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
1902             MIMG_Mask<asm#"_V2", channels>;
1903   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
1904             MIMG_Mask<asm#"_V4", channels>;
1905 }
1906
1907 multiclass MIMG_NoSampler <bits<7> op, string asm> {
1908   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
1909   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
1910   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
1911   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
1912 }
1913
1914 class MIMG_Sampler_Helper <bits<7> op, string asm,
1915                            RegisterClass dst_rc,
1916                            RegisterClass src_rc> : MIMG <
1917   op,
1918   (outs dst_rc:$vdata),
1919   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1920        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1921        SReg_256:$srsrc, SReg_128:$ssamp),
1922   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1923      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1924   []> {
1925   let mayLoad = 1;
1926   let mayStore = 0;
1927   let hasPostISelHook = 1;
1928 }
1929
1930 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
1931                                     RegisterClass dst_rc,
1932                                     int channels> {
1933   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32>,
1934             MIMG_Mask<asm#"_V1", channels>;
1935   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64>,
1936             MIMG_Mask<asm#"_V2", channels>;
1937   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128>,
1938             MIMG_Mask<asm#"_V4", channels>;
1939   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256>,
1940             MIMG_Mask<asm#"_V8", channels>;
1941   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512>,
1942             MIMG_Mask<asm#"_V16", channels>;
1943 }
1944
1945 multiclass MIMG_Sampler <bits<7> op, string asm> {
1946   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1>;
1947   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2>;
1948   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3>;
1949   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4>;
1950 }
1951
1952 class MIMG_Gather_Helper <bits<7> op, string asm,
1953                           RegisterClass dst_rc,
1954                           RegisterClass src_rc> : MIMG <
1955   op,
1956   (outs dst_rc:$vdata),
1957   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
1958        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
1959        SReg_256:$srsrc, SReg_128:$ssamp),
1960   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
1961      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
1962   []> {
1963   let mayLoad = 1;
1964   let mayStore = 0;
1965
1966   // DMASK was repurposed for GATHER4. 4 components are always
1967   // returned and DMASK works like a swizzle - it selects
1968   // the component to fetch. The only useful DMASK values are
1969   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
1970   // (red,red,red,red) etc.) The ISA document doesn't mention
1971   // this.
1972   // Therefore, disable all code which updates DMASK by setting these two:
1973   let MIMG = 0;
1974   let hasPostISelHook = 0;
1975 }
1976
1977 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
1978                                     RegisterClass dst_rc,
1979                                     int channels> {
1980   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32>,
1981             MIMG_Mask<asm#"_V1", channels>;
1982   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64>,
1983             MIMG_Mask<asm#"_V2", channels>;
1984   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128>,
1985             MIMG_Mask<asm#"_V4", channels>;
1986   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256>,
1987             MIMG_Mask<asm#"_V8", channels>;
1988   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512>,
1989             MIMG_Mask<asm#"_V16", channels>;
1990 }
1991
1992 multiclass MIMG_Gather <bits<7> op, string asm> {
1993   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1>;
1994   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2>;
1995   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3>;
1996   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4>;
1997 }
1998
1999 //===----------------------------------------------------------------------===//
2000 // Vector instruction mappings
2001 //===----------------------------------------------------------------------===//
2002
2003 // Maps an opcode in e32 form to its e64 equivalent
2004 def getVOPe64 : InstrMapping {
2005   let FilterClass = "VOP";
2006   let RowFields = ["OpName"];
2007   let ColFields = ["Size"];
2008   let KeyCol = ["4"];
2009   let ValueCols = [["8"]];
2010 }
2011
2012 // Maps an opcode in e64 form to its e32 equivalent
2013 def getVOPe32 : InstrMapping {
2014   let FilterClass = "VOP";
2015   let RowFields = ["OpName"];
2016   let ColFields = ["Size"];
2017   let KeyCol = ["8"];
2018   let ValueCols = [["4"]];
2019 }
2020
2021 // Maps an original opcode to its commuted version
2022 def getCommuteRev : InstrMapping {
2023   let FilterClass = "VOP2_REV";
2024   let RowFields = ["RevOp"];
2025   let ColFields = ["IsOrig"];
2026   let KeyCol = ["1"];
2027   let ValueCols = [["0"]];
2028 }
2029
2030 def getMaskedMIMGOp : InstrMapping {
2031   let FilterClass = "MIMG_Mask";
2032   let RowFields = ["Op"];
2033   let ColFields = ["Channels"];
2034   let KeyCol = ["4"];
2035   let ValueCols = [["1"], ["2"], ["3"] ];
2036 }
2037
2038 // Maps an commuted opcode to its original version
2039 def getCommuteOrig : InstrMapping {
2040   let FilterClass = "VOP2_REV";
2041   let RowFields = ["RevOp"];
2042   let ColFields = ["IsOrig"];
2043   let KeyCol = ["0"];
2044   let ValueCols = [["1"]];
2045 }
2046
2047 def getMCOpcodeGen : InstrMapping {
2048   let FilterClass = "SIMCInstr";
2049   let RowFields = ["PseudoInstr"];
2050   let ColFields = ["Subtarget"];
2051   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2052   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2053 }
2054
2055 def getAddr64Inst : InstrMapping {
2056   let FilterClass = "MUBUFAddr64Table";
2057   let RowFields = ["OpName"];
2058   let ColFields = ["IsAddr64"];
2059   let KeyCol = ["0"];
2060   let ValueCols = [["1"]];
2061 }
2062
2063 // Maps an atomic opcode to its version with a return value.
2064 def getAtomicRetOp : InstrMapping {
2065   let FilterClass = "AtomicNoRet";
2066   let RowFields = ["NoRetOp"];
2067   let ColFields = ["IsRet"];
2068   let KeyCol = ["0"];
2069   let ValueCols = [["1"]];
2070 }
2071
2072 // Maps an atomic opcode to its returnless version.
2073 def getAtomicNoRetOp : InstrMapping {
2074   let FilterClass = "AtomicNoRet";
2075   let RowFields = ["NoRetOp"];
2076   let ColFields = ["IsRet"];
2077   let KeyCol = ["1"];
2078   let ValueCols = [["0"]];
2079 }
2080
2081 include "SIInstructions.td"
2082 include "CIInstructions.td"
2083 include "VIInstructions.td"