lib/Target/R600/SIInstrInfo.h

   1 //===-- SIInstrInfo.h - SI Instruction Info Interface -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for SIInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #ifndef SIINSTRINFO_H
  17 #define SIINSTRINFO_H
  18
  19 #include "AMDGPUInstrInfo.h"
  20 #include "SIRegisterInfo.h"
  21
  22 namespace llvm {
  23
  24 class SIInstrInfo : public AMDGPUInstrInfo {
  25 private:
  26   const SIRegisterInfo RI;
  27
  28   unsigned buildExtractSubReg(MachineBasicBlock::iterator MI,
  29                               MachineRegisterInfo &MRI,
  30                               MachineOperand &SuperReg,
  31                               const TargetRegisterClass *SuperRC,
  32                               unsigned SubIdx,
  33                               const TargetRegisterClass *SubRC) const;
  34   MachineOperand buildExtractSubRegOrImm(MachineBasicBlock::iterator MI,
  35                                          MachineRegisterInfo &MRI,
  36                                          MachineOperand &SuperReg,
  37                                          const TargetRegisterClass *SuperRC,
  38                                          unsigned SubIdx,
  39                                          const TargetRegisterClass *SubRC) const;
  40
  41   unsigned split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
  42                          MachineBasicBlock::iterator MI,
  43                          MachineRegisterInfo &MRI,
  44                          const TargetRegisterClass *RC,
  45                          const MachineOperand &Op) const;
  46
  47   void splitScalar64BitOp(SmallVectorImpl<MachineInstr *> & Worklist,
  48                           MachineInstr *Inst, unsigned Opcode) const;
  49
  50   void addDescImplicitUseDef(const MCInstrDesc &Desc, MachineInstr *MI) const;
  51
  52 public:
  53   explicit SIInstrInfo(AMDGPUTargetMachine &tm);
  54
  55   const SIRegisterInfo &getRegisterInfo() const {
  56     return RI;
  57   }
  58
  59   virtual void copyPhysReg(MachineBasicBlock &MBB,
  60                            MachineBasicBlock::iterator MI, DebugLoc DL,
  61                            unsigned DestReg, unsigned SrcReg,
  62                            bool KillSrc) const;
  63
  64   void storeRegToStackSlot(MachineBasicBlock &MBB,
  65                            MachineBasicBlock::iterator MI,
  66                            unsigned SrcReg, bool isKill, int FrameIndex,
  67                            const TargetRegisterClass *RC,
  68                            const TargetRegisterInfo *TRI) const;
  69
  70   void loadRegFromStackSlot(MachineBasicBlock &MBB,
  71                             MachineBasicBlock::iterator MI,
  72                             unsigned DestReg, int FrameIndex,
  73                             const TargetRegisterClass *RC,
  74                             const TargetRegisterInfo *TRI) const;
  75
  76   unsigned commuteOpcode(unsigned Opcode) const;
  77
  78   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
  79                                            bool NewMI=false) const;
  80
  81   bool isTriviallyReMaterializable(const MachineInstr *MI,
  82                                    AliasAnalysis *AA = nullptr) const;
  83
  84   virtual unsigned getIEQOpcode() const {
  85     llvm_unreachable("Unimplemented");
  86   }
  87
  88   MachineInstr *buildMovInstr(MachineBasicBlock *MBB,
  89                               MachineBasicBlock::iterator I,
  90                               unsigned DstReg, unsigned SrcReg) const;
  91   virtual bool isMov(unsigned Opcode) const;
  92
  93   virtual bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const;
  94   bool isDS(uint16_t Opcode) const;
  95   int isMIMG(uint16_t Opcode) const;
  96   int isSMRD(uint16_t Opcode) const;
  97   bool isVOP1(uint16_t Opcode) const;
  98   bool isVOP2(uint16_t Opcode) const;
  99   bool isVOP3(uint16_t Opcode) const;
 100   bool isVOPC(uint16_t Opcode) const;
 101   bool isInlineConstant(const APInt &Imm) const;
 102   bool isInlineConstant(const MachineOperand &MO) const;
 103   bool isLiteralConstant(const MachineOperand &MO) const;
 104
 105   virtual bool verifyInstruction(const MachineInstr *MI,
 106                                  StringRef &ErrInfo) const;
 107
 108   bool isSALUInstr(const MachineInstr &MI) const;
 109   static unsigned getVALUOp(const MachineInstr &MI);
 110
 111   bool isSALUOpSupportedOnVALU(const MachineInstr &MI) const;
 112
 113   /// \brief Return the correct register class for \p OpNo.  For target-specific
 114   /// instructions, this will return the register class that has been defined
 115   /// in tablegen.  For generic instructions, like REG_SEQUENCE it will return
 116   /// the register class of its machine operand.
 117   /// to infer the correct register class base on the other operands.
 118   const TargetRegisterClass *getOpRegClass(const MachineInstr &MI,
 119                                            unsigned OpNo) const;\
 120
 121   /// \returns true if it is legal for the operand at index \p OpNo
 122   /// to read a VGPR.
 123   bool canReadVGPR(const MachineInstr &MI, unsigned OpNo) const;
 124
 125   /// \brief Legalize the \p OpIndex operand of this instruction by inserting
 126   /// a MOV.  For example:
 127   /// ADD_I32_e32 VGPR0, 15
 128   /// to
 129   /// MOV VGPR1, 15
 130   /// ADD_I32_e32 VGPR0, VGPR1
 131   ///
 132   /// If the operand being legalized is a register, then a COPY will be used
 133   /// instead of MOV.
 134   void legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const;
 135
 136   /// \brief Legalize all operands in this instruction.  This function may
 137   /// create new instruction and insert them before \p MI.
 138   void legalizeOperands(MachineInstr *MI) const;
 139
 140   /// \brief Replace this instruction's opcode with the equivalent VALU
 141   /// opcode.  This function will also move the users of \p MI to the
 142   /// VALU if necessary.
 143   void moveToVALU(MachineInstr &MI) const;
 144
 145   virtual unsigned calculateIndirectAddress(unsigned RegIndex,
 146                                             unsigned Channel) const;
 147
 148   virtual const TargetRegisterClass *getIndirectAddrRegClass() const;
 149
 150   virtual MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 151                                                  MachineBasicBlock::iterator I,
 152                                                  unsigned ValueReg,
 153                                                  unsigned Address,
 154                                                  unsigned OffsetReg) const;
 155
 156   virtual MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 157                                                 MachineBasicBlock::iterator I,
 158                                                 unsigned ValueReg,
 159                                                 unsigned Address,
 160                                                 unsigned OffsetReg) const;
 161   void reserveIndirectRegisters(BitVector &Reserved,
 162                                 const MachineFunction &MF) const;
 163
 164   void LoadM0(MachineInstr *MoveRel, MachineBasicBlock::iterator I,
 165               unsigned SavReg, unsigned IndexReg) const;
 166 };
 167
 168 namespace AMDGPU {
 169
 170   int getVOPe64(uint16_t Opcode);
 171   int getCommuteRev(uint16_t Opcode);
 172   int getCommuteOrig(uint16_t Opcode);
 173
 174   const uint64_t RSRC_DATA_FORMAT = 0xf00000000000LL;
 175
 176
 177 } // End namespace AMDGPU
 178
 179 } // End namespace llvm
 180
 181 namespace SIInstrFlags {
 182   enum Flags {
 183     // First 4 bits are the instruction encoding
 184     VM_CNT = 1 << 0,
 185     EXP_CNT = 1 << 1,
 186     LGKM_CNT = 1 << 2
 187   };
 188 }
 189
 190 #endif //SIINSTRINFO_H