lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31   : AMDGPUInstrInfo(st),
  32     RI(st) { }
  33
  34 //===----------------------------------------------------------------------===//
  35 // TargetInstrInfo callbacks
  36 //===----------------------------------------------------------------------===//
  37
  38 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  39   unsigned N = Node->getNumOperands();
  40   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  41     --N;
  42   return N;
  43 }
  44
  45 static SDValue findChainOperand(SDNode *Load) {
  46   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  47   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  48   return LastOp;
  49 }
  50
  51 /// \brief Returns true if both nodes have the same value for the given
  52 ///        operand \p Op, or if both nodes do not have this operand.
  53 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  54   unsigned Opc0 = N0->getMachineOpcode();
  55   unsigned Opc1 = N1->getMachineOpcode();
  56
  57   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  58   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  59
  60   if (Op0Idx == -1 && Op1Idx == -1)
  61     return true;
  62
  63
  64   if ((Op0Idx == -1 && Op1Idx != -1) ||
  65       (Op1Idx == -1 && Op0Idx != -1))
  66     return false;
  67
  68   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  69   // which includes the result as the first operand. We are indexing into the
  70   // MachineSDNode's operands, so we need to skip the result operand to get
  71   // the real index.
  72   --Op0Idx;
  73   --Op1Idx;
  74
  75   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  76 }
  77
  78 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  79                                           int64_t &Offset0,
  80                                           int64_t &Offset1) const {
  81   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  82     return false;
  83
  84   unsigned Opc0 = Load0->getMachineOpcode();
  85   unsigned Opc1 = Load1->getMachineOpcode();
  86
  87   // Make sure both are actually loads.
  88   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  89     return false;
  90
  91   if (isDS(Opc0) && isDS(Opc1)) {
  92
  93     // FIXME: Handle this case:
  94     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  95       return false;
  96
  97     // Check base reg.
  98     if (Load0->getOperand(1) != Load1->getOperand(1))
  99       return false;
 100
 101     // Check chain.
 102     if (findChainOperand(Load0) != findChainOperand(Load1))
 103       return false;
 104
 105     // Skip read2 / write2 variants for simplicity.
 106     // TODO: We should report true if the used offsets are adjacent (excluded
 107     // st64 versions).
 108     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 109         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 110       return false;
 111
 112     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 113     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 114     return true;
 115   }
 116
 117   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 118     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 119
 120     // Check base reg.
 121     if (Load0->getOperand(0) != Load1->getOperand(0))
 122       return false;
 123
 124     // Check chain.
 125     if (findChainOperand(Load0) != findChainOperand(Load1))
 126       return false;
 127
 128     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 129     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 130     return true;
 131   }
 132
 133   // MUBUF and MTBUF can access the same addresses.
 134   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 135
 136     // MUBUF and MTBUF have vaddr at different indices.
 137     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 138         findChainOperand(Load0) != findChainOperand(Load1) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 140         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 141       return false;
 142
 143     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 144     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 145
 146     if (OffIdx0 == -1 || OffIdx1 == -1)
 147       return false;
 148
 149     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 150     // inlcude the output in the operand list, but SDNodes don't, we need to
 151     // subtract the index by one.
 152     --OffIdx0;
 153     --OffIdx1;
 154
 155     SDValue Off0 = Load0->getOperand(OffIdx0);
 156     SDValue Off1 = Load1->getOperand(OffIdx1);
 157
 158     // The offset might be a FrameIndexSDNode.
 159     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 160       return false;
 161
 162     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 163     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 164     return true;
 165   }
 166
 167   return false;
 168 }
 169
 170 static bool isStride64(unsigned Opc) {
 171   switch (Opc) {
 172   case AMDGPU::DS_READ2ST64_B32:
 173   case AMDGPU::DS_READ2ST64_B64:
 174   case AMDGPU::DS_WRITE2ST64_B32:
 175   case AMDGPU::DS_WRITE2ST64_B64:
 176     return true;
 177   default:
 178     return false;
 179   }
 180 }
 181
 182 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 183                                        unsigned &BaseReg, unsigned &Offset,
 184                                        const TargetRegisterInfo *TRI) const {
 185   unsigned Opc = LdSt->getOpcode();
 186   if (isDS(Opc)) {
 187     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 188                                                       AMDGPU::OpName::offset);
 189     if (OffsetImm) {
 190       // Normal, single offset LDS instruction.
 191       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 192                                                       AMDGPU::OpName::addr);
 193
 194       BaseReg = AddrReg->getReg();
 195       Offset = OffsetImm->getImm();
 196       return true;
 197     }
 198
 199     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 200     // these as a load with a single offset if the 2 offsets are consecutive. We
 201     // will use this for some partially aligned loads.
 202     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 203                                                        AMDGPU::OpName::offset0);
 204     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 205                                                        AMDGPU::OpName::offset1);
 206
 207     uint8_t Offset0 = Offset0Imm->getImm();
 208     uint8_t Offset1 = Offset1Imm->getImm();
 209     assert(Offset1 > Offset0);
 210
 211     if (Offset1 - Offset0 == 1) {
 212       // Each of these offsets is in element sized units, so we need to convert
 213       // to bytes of the individual reads.
 214
 215       unsigned EltSize;
 216       if (LdSt->mayLoad())
 217         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 218       else {
 219         assert(LdSt->mayStore());
 220         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 221         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 222       }
 223
 224       if (isStride64(Opc))
 225         EltSize *= 64;
 226
 227       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 228                                                       AMDGPU::OpName::addr);
 229       BaseReg = AddrReg->getReg();
 230       Offset = EltSize * Offset0;
 231       return true;
 232     }
 233
 234     return false;
 235   }
 236
 237   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 238     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 239       return false;
 240
 241     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 242                                                     AMDGPU::OpName::vaddr);
 243     if (!AddrReg)
 244       return false;
 245
 246     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 247                                                       AMDGPU::OpName::offset);
 248     BaseReg = AddrReg->getReg();
 249     Offset = OffsetImm->getImm();
 250     return true;
 251   }
 252
 253   if (isSMRD(Opc)) {
 254     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 255                                                       AMDGPU::OpName::offset);
 256     if (!OffsetImm)
 257       return false;
 258
 259     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 260                                                      AMDGPU::OpName::sbase);
 261     BaseReg = SBaseReg->getReg();
 262     Offset = OffsetImm->getImm();
 263     return true;
 264   }
 265
 266   return false;
 267 }
 268
 269 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 270                                      MachineInstr *SecondLdSt,
 271                                      unsigned NumLoads) const {
 272   unsigned Opc0 = FirstLdSt->getOpcode();
 273   unsigned Opc1 = SecondLdSt->getOpcode();
 274
 275   // TODO: This needs finer tuning
 276   if (NumLoads > 4)
 277     return false;
 278
 279   if (isDS(Opc0) && isDS(Opc1))
 280     return true;
 281
 282   if (isSMRD(Opc0) && isSMRD(Opc1))
 283     return true;
 284
 285   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 286     return true;
 287
 288   return false;
 289 }
 290
 291 void
 292 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 293                          MachineBasicBlock::iterator MI, DebugLoc DL,
 294                          unsigned DestReg, unsigned SrcReg,
 295                          bool KillSrc) const {
 296
 297   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 298   // the backend.  While it may be theoretically possible to do this, it should
 299   // never be necessary.
 300   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 301
 302   static const int16_t Sub0_15[] = {
 303     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 304     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 305     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 306     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 307   };
 308
 309   static const int16_t Sub0_7[] = {
 310     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 311     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 312   };
 313
 314   static const int16_t Sub0_3[] = {
 315     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 316   };
 317
 318   static const int16_t Sub0_2[] = {
 319     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 320   };
 321
 322   static const int16_t Sub0_1[] = {
 323     AMDGPU::sub0, AMDGPU::sub1, 0
 324   };
 325
 326   unsigned Opcode;
 327   const int16_t *SubIndices;
 328
 329   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 330     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 331     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 332             .addReg(SrcReg, getKillRegState(KillSrc));
 333     return;
 334
 335   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 336     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 337     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 338             .addReg(SrcReg, getKillRegState(KillSrc));
 339     return;
 340
 341   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 342     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 343     Opcode = AMDGPU::S_MOV_B32;
 344     SubIndices = Sub0_3;
 345
 346   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 347     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 348     Opcode = AMDGPU::S_MOV_B32;
 349     SubIndices = Sub0_7;
 350
 351   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 352     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 353     Opcode = AMDGPU::S_MOV_B32;
 354     SubIndices = Sub0_15;
 355
 356   } else if (AMDGPU::VGPR_32RegClass.contains(DestReg)) {
 357     assert(AMDGPU::VGPR_32RegClass.contains(SrcReg) ||
 358            AMDGPU::SReg_32RegClass.contains(SrcReg));
 359     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 360             .addReg(SrcReg, getKillRegState(KillSrc));
 361     return;
 362
 363   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 364     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 365            AMDGPU::SReg_64RegClass.contains(SrcReg));
 366     Opcode = AMDGPU::V_MOV_B32_e32;
 367     SubIndices = Sub0_1;
 368
 369   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 370     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 371     Opcode = AMDGPU::V_MOV_B32_e32;
 372     SubIndices = Sub0_2;
 373
 374   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 375     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 376            AMDGPU::SReg_128RegClass.contains(SrcReg));
 377     Opcode = AMDGPU::V_MOV_B32_e32;
 378     SubIndices = Sub0_3;
 379
 380   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 381     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 382            AMDGPU::SReg_256RegClass.contains(SrcReg));
 383     Opcode = AMDGPU::V_MOV_B32_e32;
 384     SubIndices = Sub0_7;
 385
 386   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 387     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 388            AMDGPU::SReg_512RegClass.contains(SrcReg));
 389     Opcode = AMDGPU::V_MOV_B32_e32;
 390     SubIndices = Sub0_15;
 391
 392   } else {
 393     llvm_unreachable("Can't copy register!");
 394   }
 395
 396   while (unsigned SubIdx = *SubIndices++) {
 397     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 398       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 399
 400     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 401
 402     if (*SubIndices)
 403       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 404   }
 405 }
 406
 407 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 408   int NewOpc;
 409
 410   // Try to map original to commuted opcode
 411   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 412     return NewOpc;
 413
 414   // Try to map commuted to original opcode
 415   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 416     return NewOpc;
 417
 418   return Opcode;
 419 }
 420
 421 unsigned SIInstrInfo::getMovOpcode(const TargetRegisterClass *DstRC) const {
 422
 423   if (DstRC->getSize() == 4) {
 424     return RI.isSGPRClass(DstRC) ? AMDGPU::S_MOV_B32 : AMDGPU::V_MOV_B32_e32;
 425   } else if (DstRC->getSize() == 8 && RI.isSGPRClass(DstRC)) {
 426     return AMDGPU::S_MOV_B64;
 427   } else if (DstRC->getSize() == 8 && !RI.isSGPRClass(DstRC)) {
 428     return  AMDGPU::V_MOV_B64_PSEUDO;
 429   }
 430   return AMDGPU::COPY;
 431 }
 432
 433 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 434
 435   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 436
 437   // FIXME: Implement spilling for other shader types.
 438   return MFI->getShaderType() == ShaderType::COMPUTE;
 439
 440 }
 441
 442 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 443                                       MachineBasicBlock::iterator MI,
 444                                       unsigned SrcReg, bool isKill,
 445                                       int FrameIndex,
 446                                       const TargetRegisterClass *RC,
 447                                       const TargetRegisterInfo *TRI) const {
 448   MachineFunction *MF = MBB.getParent();
 449   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 450   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 451   DebugLoc DL = MBB.findDebugLoc(MI);
 452   int Opcode = -1;
 453
 454   if (RI.isSGPRClass(RC)) {
 455     // We are only allowed to create one new instruction when spilling
 456     // registers, so we need to use pseudo instruction for spilling
 457     // SGPRs.
 458     switch (RC->getSize() * 8) {
 459       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 460       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 461       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 462       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 463       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 464     }
 465   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 466     MFI->setHasSpilledVGPRs();
 467
 468     switch(RC->getSize() * 8) {
 469       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 470       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 471       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 472       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 473       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 474       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 475     }
 476   }
 477
 478   if (Opcode != -1) {
 479     FrameInfo->setObjectAlignment(FrameIndex, 4);
 480     BuildMI(MBB, MI, DL, get(Opcode))
 481             .addReg(SrcReg)
 482             .addFrameIndex(FrameIndex)
 483             // Place-holder registers, these will be filled in by
 484             // SIPrepareScratchRegs.
 485             .addReg(AMDGPU::SGPR0_SGPR1, RegState::Undef)
 486             .addReg(AMDGPU::SGPR0, RegState::Undef);
 487   } else {
 488     LLVMContext &Ctx = MF->getFunction()->getContext();
 489     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 490                   " spill register");
 491     BuildMI(MBB, MI, DL, get(AMDGPU::KILL))
 492             .addReg(SrcReg);
 493   }
 494 }
 495
 496 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 497                                        MachineBasicBlock::iterator MI,
 498                                        unsigned DestReg, int FrameIndex,
 499                                        const TargetRegisterClass *RC,
 500                                        const TargetRegisterInfo *TRI) const {
 501   MachineFunction *MF = MBB.getParent();
 502   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 503   DebugLoc DL = MBB.findDebugLoc(MI);
 504   int Opcode = -1;
 505
 506   if (RI.isSGPRClass(RC)){
 507     switch(RC->getSize() * 8) {
 508       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 509       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 510       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 511       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 512       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 513     }
 514   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 515     switch(RC->getSize() * 8) {
 516       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 517       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 518       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 519       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 520       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 521       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 522     }
 523   }
 524
 525   if (Opcode != -1) {
 526     FrameInfo->setObjectAlignment(FrameIndex, 4);
 527     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 528             .addFrameIndex(FrameIndex)
 529             // Place-holder registers, these will be filled in by
 530             // SIPrepareScratchRegs.
 531             .addReg(AMDGPU::SGPR0_SGPR1, RegState::Undef)
 532             .addReg(AMDGPU::SGPR0, RegState::Undef);
 533
 534   } else {
 535     LLVMContext &Ctx = MF->getFunction()->getContext();
 536     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 537                   " restore register");
 538     BuildMI(MBB, MI, DL, get(AMDGPU::IMPLICIT_DEF), DestReg);
 539   }
 540 }
 541
 542 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 543 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 544                                                MachineBasicBlock::iterator MI,
 545                                                RegScavenger *RS, unsigned TmpReg,
 546                                                unsigned FrameOffset,
 547                                                unsigned Size) const {
 548   MachineFunction *MF = MBB.getParent();
 549   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 550   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 551   const SIRegisterInfo *TRI =
 552       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 553   DebugLoc DL = MBB.findDebugLoc(MI);
 554   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 555   unsigned WavefrontSize = ST.getWavefrontSize();
 556
 557   unsigned TIDReg = MFI->getTIDReg();
 558   if (!MFI->hasCalculatedTID()) {
 559     MachineBasicBlock &Entry = MBB.getParent()->front();
 560     MachineBasicBlock::iterator Insert = Entry.front();
 561     DebugLoc DL = Insert->getDebugLoc();
 562
 563     TIDReg = RI.findUnusedRegister(MF->getRegInfo(), &AMDGPU::VGPR_32RegClass);
 564     if (TIDReg == AMDGPU::NoRegister)
 565       return TIDReg;
 566
 567
 568     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 569         WorkGroupSize > WavefrontSize) {
 570
 571       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 572       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 573       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 574       unsigned InputPtrReg =
 575           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 576       static const unsigned TIDIGRegs[3] = {
 577         TIDIGXReg, TIDIGYReg, TIDIGZReg
 578       };
 579       for (unsigned Reg : TIDIGRegs) {
 580         if (!Entry.isLiveIn(Reg))
 581           Entry.addLiveIn(Reg);
 582       }
 583
 584       RS->enterBasicBlock(&Entry);
 585       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 586       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 587       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 588               .addReg(InputPtrReg)
 589               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 590       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 591               .addReg(InputPtrReg)
 592               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 593
 594       // NGROUPS.X * NGROUPS.Y
 595       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 596               .addReg(STmp1)
 597               .addReg(STmp0);
 598       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 599       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 600               .addReg(STmp1)
 601               .addReg(TIDIGXReg);
 602       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 603       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 604               .addReg(STmp0)
 605               .addReg(TIDIGYReg)
 606               .addReg(TIDReg);
 607       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 608       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 609               .addReg(TIDReg)
 610               .addReg(TIDIGZReg);
 611     } else {
 612       // Get the wave id
 613       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 614               TIDReg)
 615               .addImm(-1)
 616               .addImm(0);
 617
 618       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e64),
 619               TIDReg)
 620               .addImm(-1)
 621               .addReg(TIDReg);
 622     }
 623
 624     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 625             TIDReg)
 626             .addImm(2)
 627             .addReg(TIDReg);
 628     MFI->setTIDReg(TIDReg);
 629   }
 630
 631   // Add FrameIndex to LDS offset
 632   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 633   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 634           .addImm(LDSOffset)
 635           .addReg(TIDReg);
 636
 637   return TmpReg;
 638 }
 639
 640 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 641                              int Count) const {
 642   while (Count > 0) {
 643     int Arg;
 644     if (Count >= 8)
 645       Arg = 7;
 646     else
 647       Arg = Count - 1;
 648     Count -= 8;
 649     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 650             .addImm(Arg);
 651   }
 652 }
 653
 654 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 655   MachineBasicBlock &MBB = *MI->getParent();
 656   DebugLoc DL = MBB.findDebugLoc(MI);
 657   switch (MI->getOpcode()) {
 658   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 659
 660   case AMDGPU::SI_CONSTDATA_PTR: {
 661     unsigned Reg = MI->getOperand(0).getReg();
 662     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 663     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 664
 665     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 666
 667     // Add 32-bit offset from this instruction to the start of the constant data.
 668     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 669             .addReg(RegLo)
 670             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 671             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 672     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 673             .addReg(RegHi)
 674             .addImm(0)
 675             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 676             .addReg(AMDGPU::SCC, RegState::Implicit);
 677     MI->eraseFromParent();
 678     break;
 679   }
 680   case AMDGPU::SGPR_USE:
 681     // This is just a placeholder for register allocation.
 682     MI->eraseFromParent();
 683     break;
 684
 685   case AMDGPU::V_MOV_B64_PSEUDO: {
 686     unsigned Dst = MI->getOperand(0).getReg();
 687     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 688     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 689
 690     const MachineOperand &SrcOp = MI->getOperand(1);
 691     // FIXME: Will this work for 64-bit floating point immediates?
 692     assert(!SrcOp.isFPImm());
 693     if (SrcOp.isImm()) {
 694       APInt Imm(64, SrcOp.getImm());
 695       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 696               .addImm(Imm.getLoBits(32).getZExtValue())
 697               .addReg(Dst, RegState::Implicit);
 698       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 699               .addImm(Imm.getHiBits(32).getZExtValue())
 700               .addReg(Dst, RegState::Implicit);
 701     } else {
 702       assert(SrcOp.isReg());
 703       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 704               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub0))
 705               .addReg(Dst, RegState::Implicit);
 706       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 707               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub1))
 708               .addReg(Dst, RegState::Implicit);
 709     }
 710     MI->eraseFromParent();
 711     break;
 712   }
 713   }
 714   return true;
 715 }
 716
 717 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 718                                               bool NewMI) const {
 719
 720   if (MI->getNumOperands() < 3)
 721     return nullptr;
 722
 723   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 724                                            AMDGPU::OpName::src0);
 725   assert(Src0Idx != -1 && "Should always have src0 operand");
 726
 727   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 728   if (!Src0.isReg())
 729     return nullptr;
 730
 731   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 732                                            AMDGPU::OpName::src1);
 733   if (Src1Idx == -1)
 734     return nullptr;
 735
 736   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 737
 738   // Make sure it's legal to commute operands for VOP2.
 739   if (isVOP2(MI->getOpcode()) &&
 740       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 741        !isOperandLegal(MI, Src1Idx, &Src0))) {
 742     return nullptr;
 743     }
 744
 745   if (!Src1.isReg()) {
 746     // Allow commuting instructions with Imm operands.
 747     if (NewMI || !Src1.isImm() ||
 748        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 749       return nullptr;
 750     }
 751
 752     // Be sure to copy the source modifiers to the right place.
 753     if (MachineOperand *Src0Mods
 754           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 755       MachineOperand *Src1Mods
 756         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 757
 758       int Src0ModsVal = Src0Mods->getImm();
 759       if (!Src1Mods && Src0ModsVal != 0)
 760         return nullptr;
 761
 762       // XXX - This assert might be a lie. It might be useful to have a neg
 763       // modifier with 0.0.
 764       int Src1ModsVal = Src1Mods->getImm();
 765       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 766
 767       Src1Mods->setImm(Src0ModsVal);
 768       Src0Mods->setImm(Src1ModsVal);
 769     }
 770
 771     unsigned Reg = Src0.getReg();
 772     unsigned SubReg = Src0.getSubReg();
 773     if (Src1.isImm())
 774       Src0.ChangeToImmediate(Src1.getImm());
 775     else
 776       llvm_unreachable("Should only have immediates");
 777
 778     Src1.ChangeToRegister(Reg, false);
 779     Src1.setSubReg(SubReg);
 780   } else {
 781     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 782   }
 783
 784   if (MI)
 785     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 786
 787   return MI;
 788 }
 789
 790 // This needs to be implemented because the source modifiers may be inserted
 791 // between the true commutable operands, and the base
 792 // TargetInstrInfo::commuteInstruction uses it.
 793 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 794                                         unsigned &SrcOpIdx1,
 795                                         unsigned &SrcOpIdx2) const {
 796   const MCInstrDesc &MCID = MI->getDesc();
 797   if (!MCID.isCommutable())
 798     return false;
 799
 800   unsigned Opc = MI->getOpcode();
 801   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 802   if (Src0Idx == -1)
 803     return false;
 804
 805   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 806   // immediate.
 807   if (!MI->getOperand(Src0Idx).isReg())
 808     return false;
 809
 810   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 811   if (Src1Idx == -1)
 812     return false;
 813
 814   if (!MI->getOperand(Src1Idx).isReg())
 815     return false;
 816
 817   // If any source modifiers are set, the generic instruction commuting won't
 818   // understand how to copy the source modifiers.
 819   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 820       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 821     return false;
 822
 823   SrcOpIdx1 = Src0Idx;
 824   SrcOpIdx2 = Src1Idx;
 825   return true;
 826 }
 827
 828 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 829                                          MachineBasicBlock::iterator I,
 830                                          unsigned DstReg,
 831                                          unsigned SrcReg) const {
 832   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 833                  DstReg) .addReg(SrcReg);
 834 }
 835
 836 bool SIInstrInfo::isMov(unsigned Opcode) const {
 837   switch(Opcode) {
 838   default: return false;
 839   case AMDGPU::S_MOV_B32:
 840   case AMDGPU::S_MOV_B64:
 841   case AMDGPU::V_MOV_B32_e32:
 842   case AMDGPU::V_MOV_B32_e64:
 843     return true;
 844   }
 845 }
 846
 847 bool
 848 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 849   return RC != &AMDGPU::EXECRegRegClass;
 850 }
 851
 852 bool
 853 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 854                                          AliasAnalysis *AA) const {
 855   switch(MI->getOpcode()) {
 856   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 857   case AMDGPU::S_MOV_B32:
 858   case AMDGPU::S_MOV_B64:
 859   case AMDGPU::V_MOV_B32_e32:
 860     return MI->getOperand(1).isImm();
 861   }
 862 }
 863
 864 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
 865                                 int WidthB, int OffsetB) {
 866   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
 867   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
 868   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
 869   return LowOffset + LowWidth <= HighOffset;
 870 }
 871
 872 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
 873                                                MachineInstr *MIb) const {
 874   unsigned BaseReg0, Offset0;
 875   unsigned BaseReg1, Offset1;
 876
 877   if (getLdStBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
 878       getLdStBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
 879     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
 880            "read2 / write2 not expected here yet");
 881     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
 882     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
 883     if (BaseReg0 == BaseReg1 &&
 884         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
 885       return true;
 886     }
 887   }
 888
 889   return false;
 890 }
 891
 892 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
 893                                                   MachineInstr *MIb,
 894                                                   AliasAnalysis *AA) const {
 895   unsigned Opc0 = MIa->getOpcode();
 896   unsigned Opc1 = MIb->getOpcode();
 897
 898   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
 899          "MIa must load from or modify a memory location");
 900   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
 901          "MIb must load from or modify a memory location");
 902
 903   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
 904     return false;
 905
 906   // XXX - Can we relax this between address spaces?
 907   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
 908     return false;
 909
 910   // TODO: Should we check the address space from the MachineMemOperand? That
 911   // would allow us to distinguish objects we know don't alias based on the
 912   // underlying addres space, even if it was lowered to a different one,
 913   // e.g. private accesses lowered to use MUBUF instructions on a scratch
 914   // buffer.
 915   if (isDS(Opc0)) {
 916     if (isDS(Opc1))
 917       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 918
 919     return !isFLAT(Opc1);
 920   }
 921
 922   if (isMUBUF(Opc0) || isMTBUF(Opc0)) {
 923     if (isMUBUF(Opc1) || isMTBUF(Opc1))
 924       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 925
 926     return !isFLAT(Opc1) && !isSMRD(Opc1);
 927   }
 928
 929   if (isSMRD(Opc0)) {
 930     if (isSMRD(Opc1))
 931       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 932
 933     return !isFLAT(Opc1) && !isMUBUF(Opc0) && !isMTBUF(Opc0);
 934   }
 935
 936   if (isFLAT(Opc0)) {
 937     if (isFLAT(Opc1))
 938       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 939
 940     return false;
 941   }
 942
 943   return false;
 944 }
 945
 946 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 947   int64_t SVal = Imm.getSExtValue();
 948   if (SVal >= -16 && SVal <= 64)
 949     return true;
 950
 951   if (Imm.getBitWidth() == 64) {
 952     uint64_t Val = Imm.getZExtValue();
 953     return (DoubleToBits(0.0) == Val) ||
 954            (DoubleToBits(1.0) == Val) ||
 955            (DoubleToBits(-1.0) == Val) ||
 956            (DoubleToBits(0.5) == Val) ||
 957            (DoubleToBits(-0.5) == Val) ||
 958            (DoubleToBits(2.0) == Val) ||
 959            (DoubleToBits(-2.0) == Val) ||
 960            (DoubleToBits(4.0) == Val) ||
 961            (DoubleToBits(-4.0) == Val);
 962   }
 963
 964   // The actual type of the operand does not seem to matter as long
 965   // as the bits match one of the inline immediate values.  For example:
 966   //
 967   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 968   // so it is a legal inline immediate.
 969   //
 970   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 971   // floating-point, so it is a legal inline immediate.
 972   uint32_t Val = Imm.getZExtValue();
 973
 974   return (FloatToBits(0.0f) == Val) ||
 975          (FloatToBits(1.0f) == Val) ||
 976          (FloatToBits(-1.0f) == Val) ||
 977          (FloatToBits(0.5f) == Val) ||
 978          (FloatToBits(-0.5f) == Val) ||
 979          (FloatToBits(2.0f) == Val) ||
 980          (FloatToBits(-2.0f) == Val) ||
 981          (FloatToBits(4.0f) == Val) ||
 982          (FloatToBits(-4.0f) == Val);
 983 }
 984
 985 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 986   if (MO.isImm())
 987     return isInlineConstant(APInt(32, MO.getImm(), true));
 988
 989   return false;
 990 }
 991
 992 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 993   return MO.isImm() && !isInlineConstant(MO);
 994 }
 995
 996 static bool compareMachineOp(const MachineOperand &Op0,
 997                              const MachineOperand &Op1) {
 998   if (Op0.getType() != Op1.getType())
 999     return false;
1000
1001   switch (Op0.getType()) {
1002   case MachineOperand::MO_Register:
1003     return Op0.getReg() == Op1.getReg();
1004   case MachineOperand::MO_Immediate:
1005     return Op0.getImm() == Op1.getImm();
1006   default:
1007     llvm_unreachable("Didn't expect to be comparing these operand types");
1008   }
1009 }
1010
1011 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
1012                                  const MachineOperand &MO) const {
1013   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
1014
1015   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1016
1017   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
1018     return true;
1019
1020   if (OpInfo.RegClass < 0)
1021     return false;
1022
1023   if (isLiteralConstant(MO))
1024     return RI.opCanUseLiteralConstant(OpInfo.OperandType);
1025
1026   return RI.opCanUseInlineConstant(OpInfo.OperandType);
1027 }
1028
1029 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) const {
1030   switch (AS) {
1031   case AMDGPUAS::GLOBAL_ADDRESS: {
1032     // MUBUF instructions a 12-bit offset in bytes.
1033     return isUInt<12>(OffsetSize);
1034   }
1035   case AMDGPUAS::CONSTANT_ADDRESS: {
1036     // SMRD instructions have an 8-bit offset in dwords on SI and
1037     // a 20-bit offset in bytes on VI.
1038     if (RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1039       return isUInt<20>(OffsetSize);
1040     else
1041       return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
1042   }
1043   case AMDGPUAS::LOCAL_ADDRESS:
1044   case AMDGPUAS::REGION_ADDRESS: {
1045     // The single offset versions have a 16-bit offset in bytes.
1046     return isUInt<16>(OffsetSize);
1047   }
1048   case AMDGPUAS::PRIVATE_ADDRESS:
1049     // Indirect register addressing does not use any offsets.
1050   default:
1051     return 0;
1052   }
1053 }
1054
1055 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1056   int Op32 = AMDGPU::getVOPe32(Opcode);
1057   if (Op32 == -1)
1058     return false;
1059
1060   return pseudoToMCOpcode(Op32) != -1;
1061 }
1062
1063 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1064   // The src0_modifier operand is present on all instructions
1065   // that have modifiers.
1066
1067   return AMDGPU::getNamedOperandIdx(Opcode,
1068                                     AMDGPU::OpName::src0_modifiers) != -1;
1069 }
1070
1071 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1072                                   unsigned OpName) const {
1073   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1074   return Mods && Mods->getImm();
1075 }
1076
1077 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1078                                   const MachineOperand &MO) const {
1079   // Literal constants use the constant bus.
1080   if (isLiteralConstant(MO))
1081     return true;
1082
1083   if (!MO.isReg() || !MO.isUse())
1084     return false;
1085
1086   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1087     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1088
1089   // FLAT_SCR is just an SGPR pair.
1090   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1091     return true;
1092
1093   // EXEC register uses the constant bus.
1094   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1095     return true;
1096
1097   // SGPRs use the constant bus
1098   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1099       (!MO.isImplicit() &&
1100       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1101        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1102     return true;
1103   }
1104
1105   return false;
1106 }
1107
1108 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1109                                     StringRef &ErrInfo) const {
1110   uint16_t Opcode = MI->getOpcode();
1111   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1112   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1113   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1114   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1115
1116   // Make sure the number of operands is correct.
1117   const MCInstrDesc &Desc = get(Opcode);
1118   if (!Desc.isVariadic() &&
1119       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1120      ErrInfo = "Instruction has wrong number of operands.";
1121      return false;
1122   }
1123
1124   // Make sure the register classes are correct
1125   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1126     if (MI->getOperand(i).isFPImm()) {
1127       ErrInfo = "FPImm Machine Operands are not supported. ISel should bitcast "
1128                 "all fp values to integers.";
1129       return false;
1130     }
1131
1132     switch (Desc.OpInfo[i].OperandType) {
1133     case MCOI::OPERAND_REGISTER:
1134       if (MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) {
1135         ErrInfo = "Illegal immediate value for operand.";
1136         return false;
1137       }
1138       break;
1139     case AMDGPU::OPERAND_REG_IMM32:
1140       break;
1141     case AMDGPU::OPERAND_REG_INLINE_C:
1142       if (MI->getOperand(i).isImm() && !isInlineConstant(MI->getOperand(i))) {
1143         ErrInfo = "Illegal immediate value for operand.";
1144         return false;
1145       }
1146       break;
1147     case MCOI::OPERAND_IMMEDIATE:
1148       // Check if this operand is an immediate.
1149       // FrameIndex operands will be replaced by immediates, so they are
1150       // allowed.
1151       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFI()) {
1152         ErrInfo = "Expected immediate, but got non-immediate";
1153         return false;
1154       }
1155       // Fall-through
1156     default:
1157       continue;
1158     }
1159
1160     if (!MI->getOperand(i).isReg())
1161       continue;
1162
1163     int RegClass = Desc.OpInfo[i].RegClass;
1164     if (RegClass != -1) {
1165       unsigned Reg = MI->getOperand(i).getReg();
1166       if (TargetRegisterInfo::isVirtualRegister(Reg))
1167         continue;
1168
1169       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1170       if (!RC->contains(Reg)) {
1171         ErrInfo = "Operand has incorrect register class.";
1172         return false;
1173       }
1174     }
1175   }
1176
1177
1178   // Verify VOP*
1179   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1180     // Only look at the true operands. Only a real operand can use the constant
1181     // bus, and we don't want to check pseudo-operands like the source modifier
1182     // flags.
1183     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1184
1185     unsigned ConstantBusCount = 0;
1186     unsigned SGPRUsed = AMDGPU::NoRegister;
1187     for (int OpIdx : OpIndices) {
1188       if (OpIdx == -1)
1189         break;
1190
1191       const MachineOperand &MO = MI->getOperand(OpIdx);
1192       if (usesConstantBus(MRI, MO)) {
1193         if (MO.isReg()) {
1194           if (MO.getReg() != SGPRUsed)
1195             ++ConstantBusCount;
1196           SGPRUsed = MO.getReg();
1197         } else {
1198           ++ConstantBusCount;
1199         }
1200       }
1201     }
1202     if (ConstantBusCount > 1) {
1203       ErrInfo = "VOP* instruction uses the constant bus more than once";
1204       return false;
1205     }
1206   }
1207
1208   // Verify SRC1 for VOP2 and VOPC
1209   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1210     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1211     if (Src1.isImm()) {
1212       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1213       return false;
1214     }
1215   }
1216
1217   // Verify VOP3
1218   if (isVOP3(Opcode)) {
1219     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1220       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1221       return false;
1222     }
1223     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1224       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1225       return false;
1226     }
1227     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1228       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1229       return false;
1230     }
1231   }
1232
1233   // Verify misc. restrictions on specific instructions.
1234   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1235       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1236     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1237     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1238     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1239     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1240       if (!compareMachineOp(Src0, Src1) &&
1241           !compareMachineOp(Src0, Src2)) {
1242         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1243         return false;
1244       }
1245     }
1246   }
1247
1248   return true;
1249 }
1250
1251 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1252   switch (MI.getOpcode()) {
1253   default: return AMDGPU::INSTRUCTION_LIST_END;
1254   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1255   case AMDGPU::COPY: return AMDGPU::COPY;
1256   case AMDGPU::PHI: return AMDGPU::PHI;
1257   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1258   case AMDGPU::S_MOV_B32:
1259     return MI.getOperand(1).isReg() ?
1260            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1261   case AMDGPU::S_ADD_I32:
1262   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1263   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1264   case AMDGPU::S_SUB_I32:
1265   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1266   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1267   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1268   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1269   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1270   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1271   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1272   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1273   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1274   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1275   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1276   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1277   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1278   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1279   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1280   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1281   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1282   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1283   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1284   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1285   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1286   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1287   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1288   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1289   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1290   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1291   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1292   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1293   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1294   case AMDGPU::S_LOAD_DWORD_IMM:
1295   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1296   case AMDGPU::S_LOAD_DWORDX2_IMM:
1297   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1298   case AMDGPU::S_LOAD_DWORDX4_IMM:
1299   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1300   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e64;
1301   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1302   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1303   }
1304 }
1305
1306 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1307   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1308 }
1309
1310 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1311                                                       unsigned OpNo) const {
1312   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1313   const MCInstrDesc &Desc = get(MI.getOpcode());
1314   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1315       Desc.OpInfo[OpNo].RegClass == -1) {
1316     unsigned Reg = MI.getOperand(OpNo).getReg();
1317
1318     if (TargetRegisterInfo::isVirtualRegister(Reg))
1319       return MRI.getRegClass(Reg);
1320     return RI.getRegClass(Reg);
1321   }
1322
1323   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1324   return RI.getRegClass(RCID);
1325 }
1326
1327 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1328   switch (MI.getOpcode()) {
1329   case AMDGPU::COPY:
1330   case AMDGPU::REG_SEQUENCE:
1331   case AMDGPU::PHI:
1332   case AMDGPU::INSERT_SUBREG:
1333     return RI.hasVGPRs(getOpRegClass(MI, 0));
1334   default:
1335     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1336   }
1337 }
1338
1339 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1340   MachineBasicBlock::iterator I = MI;
1341   MachineBasicBlock *MBB = MI->getParent();
1342   MachineOperand &MO = MI->getOperand(OpIdx);
1343   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1344   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1345   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1346   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1347   if (MO.isReg())
1348     Opcode = AMDGPU::COPY;
1349   else if (RI.isSGPRClass(RC))
1350     Opcode = AMDGPU::S_MOV_B32;
1351
1352
1353   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1354   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1355     VRC = &AMDGPU::VReg_64RegClass;
1356   else
1357     VRC = &AMDGPU::VGPR_32RegClass;
1358
1359   unsigned Reg = MRI.createVirtualRegister(VRC);
1360   DebugLoc DL = MBB->findDebugLoc(I);
1361   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1362     .addOperand(MO);
1363   MO.ChangeToRegister(Reg, false);
1364 }
1365
1366 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1367                                          MachineRegisterInfo &MRI,
1368                                          MachineOperand &SuperReg,
1369                                          const TargetRegisterClass *SuperRC,
1370                                          unsigned SubIdx,
1371                                          const TargetRegisterClass *SubRC)
1372                                          const {
1373   assert(SuperReg.isReg());
1374
1375   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1376   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1377
1378   // Just in case the super register is itself a sub-register, copy it to a new
1379   // value so we don't need to worry about merging its subreg index with the
1380   // SubIdx passed to this function. The register coalescer should be able to
1381   // eliminate this extra copy.
1382   MachineBasicBlock *MBB = MI->getParent();
1383   DebugLoc DL = MI->getDebugLoc();
1384
1385   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1386     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1387
1388   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1389     .addReg(NewSuperReg, 0, SubIdx);
1390
1391   return SubReg;
1392 }
1393
1394 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1395   MachineBasicBlock::iterator MII,
1396   MachineRegisterInfo &MRI,
1397   MachineOperand &Op,
1398   const TargetRegisterClass *SuperRC,
1399   unsigned SubIdx,
1400   const TargetRegisterClass *SubRC) const {
1401   if (Op.isImm()) {
1402     // XXX - Is there a better way to do this?
1403     if (SubIdx == AMDGPU::sub0)
1404       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1405     if (SubIdx == AMDGPU::sub1)
1406       return MachineOperand::CreateImm(Op.getImm() >> 32);
1407
1408     llvm_unreachable("Unhandled register index for immediate");
1409   }
1410
1411   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1412                                        SubIdx, SubRC);
1413   return MachineOperand::CreateReg(SubReg, false);
1414 }
1415
1416 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1417                                     MachineBasicBlock::iterator MI,
1418                                     MachineRegisterInfo &MRI,
1419                                     const TargetRegisterClass *RC,
1420                                     const MachineOperand &Op) const {
1421   MachineBasicBlock *MBB = MI->getParent();
1422   DebugLoc DL = MI->getDebugLoc();
1423   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1424   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1425   unsigned Dst = MRI.createVirtualRegister(RC);
1426
1427   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1428                              LoDst)
1429     .addImm(Op.getImm() & 0xFFFFFFFF);
1430   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1431                              HiDst)
1432     .addImm(Op.getImm() >> 32);
1433
1434   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1435     .addReg(LoDst)
1436     .addImm(AMDGPU::sub0)
1437     .addReg(HiDst)
1438     .addImm(AMDGPU::sub1);
1439
1440   Worklist.push_back(Lo);
1441   Worklist.push_back(Hi);
1442
1443   return Dst;
1444 }
1445
1446 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1447 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1448   assert(Inst->getNumExplicitOperands() == 3);
1449   MachineOperand Op1 = Inst->getOperand(1);
1450   Inst->RemoveOperand(1);
1451   Inst->addOperand(Op1);
1452 }
1453
1454 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1455                                  const MachineOperand *MO) const {
1456   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1457   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1458   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1459   const TargetRegisterClass *DefinedRC =
1460       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1461   if (!MO)
1462     MO = &MI->getOperand(OpIdx);
1463
1464   if (isVALU(InstDesc.Opcode) && usesConstantBus(MRI, *MO)) {
1465     unsigned SGPRUsed =
1466         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1467     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1468       if (i == OpIdx)
1469         continue;
1470       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1471           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1472         return false;
1473       }
1474     }
1475   }
1476
1477   if (MO->isReg()) {
1478     assert(DefinedRC);
1479     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1480
1481     // In order to be legal, the common sub-class must be equal to the
1482     // class of the current operand.  For example:
1483     //
1484     // v_mov_b32 s0 ; Operand defined as vsrc_32
1485     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1486     //
1487     // s_sendmsg 0, s0 ; Operand defined as m0reg
1488     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1489
1490     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1491   }
1492
1493
1494   // Handle non-register types that are treated like immediates.
1495   assert(MO->isImm() || MO->isTargetIndex() || MO->isFI());
1496
1497   if (!DefinedRC) {
1498     // This operand expects an immediate.
1499     return true;
1500   }
1501
1502   return isImmOperandLegal(MI, OpIdx, *MO);
1503 }
1504
1505 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1506   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1507
1508   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1509                                            AMDGPU::OpName::src0);
1510   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1511                                            AMDGPU::OpName::src1);
1512   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1513                                            AMDGPU::OpName::src2);
1514
1515   // Legalize VOP2
1516   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1517     // Legalize src0
1518     if (!isOperandLegal(MI, Src0Idx))
1519       legalizeOpWithMove(MI, Src0Idx);
1520
1521     // Legalize src1
1522     if (isOperandLegal(MI, Src1Idx))
1523       return;
1524
1525     // Usually src0 of VOP2 instructions allow more types of inputs
1526     // than src1, so try to commute the instruction to decrease our
1527     // chances of having to insert a MOV instruction to legalize src1.
1528     if (MI->isCommutable()) {
1529       if (commuteInstruction(MI))
1530         // If we are successful in commuting, then we know MI is legal, so
1531         // we are done.
1532         return;
1533     }
1534
1535     legalizeOpWithMove(MI, Src1Idx);
1536     return;
1537   }
1538
1539   // XXX - Do any VOP3 instructions read VCC?
1540   // Legalize VOP3
1541   if (isVOP3(MI->getOpcode())) {
1542     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1543
1544     // Find the one SGPR operand we are allowed to use.
1545     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1546
1547     for (unsigned i = 0; i < 3; ++i) {
1548       int Idx = VOP3Idx[i];
1549       if (Idx == -1)
1550         break;
1551       MachineOperand &MO = MI->getOperand(Idx);
1552
1553       if (MO.isReg()) {
1554         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1555           continue; // VGPRs are legal
1556
1557         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1558
1559         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1560           SGPRReg = MO.getReg();
1561           // We can use one SGPR in each VOP3 instruction.
1562           continue;
1563         }
1564       } else if (!isLiteralConstant(MO)) {
1565         // If it is not a register and not a literal constant, then it must be
1566         // an inline constant which is always legal.
1567         continue;
1568       }
1569       // If we make it this far, then the operand is not legal and we must
1570       // legalize it.
1571       legalizeOpWithMove(MI, Idx);
1572     }
1573   }
1574
1575   // Legalize REG_SEQUENCE and PHI
1576   // The register class of the operands much be the same type as the register
1577   // class of the output.
1578   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1579       MI->getOpcode() == AMDGPU::PHI) {
1580     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1581     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1582       if (!MI->getOperand(i).isReg() ||
1583           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1584         continue;
1585       const TargetRegisterClass *OpRC =
1586               MRI.getRegClass(MI->getOperand(i).getReg());
1587       if (RI.hasVGPRs(OpRC)) {
1588         VRC = OpRC;
1589       } else {
1590         SRC = OpRC;
1591       }
1592     }
1593
1594     // If any of the operands are VGPR registers, then they all most be
1595     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1596     // them.
1597     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1598       if (!VRC) {
1599         assert(SRC);
1600         VRC = RI.getEquivalentVGPRClass(SRC);
1601       }
1602       RC = VRC;
1603     } else {
1604       RC = SRC;
1605     }
1606
1607     // Update all the operands so they have the same type.
1608     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1609       if (!MI->getOperand(i).isReg() ||
1610           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1611         continue;
1612       unsigned DstReg = MRI.createVirtualRegister(RC);
1613       MachineBasicBlock *InsertBB;
1614       MachineBasicBlock::iterator Insert;
1615       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1616         InsertBB = MI->getParent();
1617         Insert = MI;
1618       } else {
1619         // MI is a PHI instruction.
1620         InsertBB = MI->getOperand(i + 1).getMBB();
1621         Insert = InsertBB->getFirstTerminator();
1622       }
1623       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1624               get(AMDGPU::COPY), DstReg)
1625               .addOperand(MI->getOperand(i));
1626       MI->getOperand(i).setReg(DstReg);
1627     }
1628   }
1629
1630   // Legalize INSERT_SUBREG
1631   // src0 must have the same register class as dst
1632   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1633     unsigned Dst = MI->getOperand(0).getReg();
1634     unsigned Src0 = MI->getOperand(1).getReg();
1635     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1636     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1637     if (DstRC != Src0RC) {
1638       MachineBasicBlock &MBB = *MI->getParent();
1639       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1640       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1641               .addReg(Src0);
1642       MI->getOperand(1).setReg(NewSrc0);
1643     }
1644     return;
1645   }
1646
1647   // Legalize MUBUF* instructions
1648   // FIXME: If we start using the non-addr64 instructions for compute, we
1649   // may need to legalize them here.
1650   int SRsrcIdx =
1651       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1652   if (SRsrcIdx != -1) {
1653     // We have an MUBUF instruction
1654     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1655     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1656     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1657                                              RI.getRegClass(SRsrcRC))) {
1658       // The operands are legal.
1659       // FIXME: We may need to legalize operands besided srsrc.
1660       return;
1661     }
1662
1663     MachineBasicBlock &MBB = *MI->getParent();
1664     // Extract the the ptr from the resource descriptor.
1665
1666     // SRsrcPtrLo = srsrc:sub0
1667     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1668         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VGPR_32RegClass);
1669
1670     // SRsrcPtrHi = srsrc:sub1
1671     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1672         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VGPR_32RegClass);
1673
1674     // Create an empty resource descriptor
1675     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1676     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1677     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1678     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1679     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1680
1681     // Zero64 = 0
1682     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1683             Zero64)
1684             .addImm(0);
1685
1686     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1687     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1688             SRsrcFormatLo)
1689             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1690
1691     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1692     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1693             SRsrcFormatHi)
1694             .addImm(RsrcDataFormat >> 32);
1695
1696     // NewSRsrc = {Zero64, SRsrcFormat}
1697     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1698             NewSRsrc)
1699             .addReg(Zero64)
1700             .addImm(AMDGPU::sub0_sub1)
1701             .addReg(SRsrcFormatLo)
1702             .addImm(AMDGPU::sub2)
1703             .addReg(SRsrcFormatHi)
1704             .addImm(AMDGPU::sub3);
1705
1706     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1707     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1708     unsigned NewVAddrLo;
1709     unsigned NewVAddrHi;
1710     if (VAddr) {
1711       // This is already an ADDR64 instruction so we need to add the pointer
1712       // extracted from the resource descriptor to the current value of VAddr.
1713       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1714       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1715
1716       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1717       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1718               NewVAddrLo)
1719               .addReg(SRsrcPtrLo)
1720               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1721               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1722
1723       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1724       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1725               NewVAddrHi)
1726               .addReg(SRsrcPtrHi)
1727               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1728               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1729               .addReg(AMDGPU::VCC, RegState::Implicit);
1730
1731     } else {
1732       // This instructions is the _OFFSET variant, so we need to convert it to
1733       // ADDR64.
1734       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1735       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1736       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1737       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1738              "with non-zero soffset is not implemented");
1739       (void)SOffset;
1740
1741       // Create the new instruction.
1742       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1743       MachineInstr *Addr64 =
1744           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1745                   .addOperand(*VData)
1746                   .addOperand(*SRsrc)
1747                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1748                                               // This will be replaced later
1749                                               // with the new value of vaddr.
1750                   .addOperand(*Offset);
1751
1752       MI->removeFromParent();
1753       MI = Addr64;
1754
1755       NewVAddrLo = SRsrcPtrLo;
1756       NewVAddrHi = SRsrcPtrHi;
1757       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1758       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1759     }
1760
1761     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1762     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1763             NewVAddr)
1764             .addReg(NewVAddrLo)
1765             .addImm(AMDGPU::sub0)
1766             .addReg(NewVAddrHi)
1767             .addImm(AMDGPU::sub1);
1768
1769
1770     // Update the instruction to use NewVaddr
1771     VAddr->setReg(NewVAddr);
1772     // Update the instruction to use NewSRsrc
1773     SRsrc->setReg(NewSRsrc);
1774   }
1775 }
1776
1777 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1778                             const TargetRegisterClass *HalfRC,
1779                             unsigned HalfImmOp, unsigned HalfSGPROp,
1780                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1781
1782   DebugLoc DL = MI->getDebugLoc();
1783   MachineBasicBlock *MBB = MI->getParent();
1784   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1785   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1786   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1787   unsigned HalfSize = HalfRC->getSize();
1788   const MachineOperand *OffOp =
1789       getNamedOperand(*MI, AMDGPU::OpName::offset);
1790   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1791
1792   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
1793   // on VI.
1794   if (OffOp) {
1795     bool isVI = RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS;
1796     unsigned OffScale = isVI ? 1 : 4;
1797     // Handle the _IMM variant
1798     unsigned LoOffset = OffOp->getImm() * OffScale;
1799     unsigned HiOffset = LoOffset + HalfSize;
1800     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1801                   .addOperand(*SBase)
1802                   .addImm(LoOffset / OffScale);
1803
1804     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
1805       unsigned OffsetSGPR =
1806           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1807       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1808               .addImm(HiOffset); // The offset in register is in bytes.
1809       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1810                     .addOperand(*SBase)
1811                     .addReg(OffsetSGPR);
1812     } else {
1813       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1814                      .addOperand(*SBase)
1815                      .addImm(HiOffset / OffScale);
1816     }
1817   } else {
1818     // Handle the _SGPR variant
1819     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1820     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1821                   .addOperand(*SBase)
1822                   .addOperand(*SOff);
1823     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1824     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1825             .addOperand(*SOff)
1826             .addImm(HalfSize);
1827     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1828                   .addOperand(*SBase)
1829                   .addReg(OffsetSGPR);
1830   }
1831
1832   unsigned SubLo, SubHi;
1833   switch (HalfSize) {
1834     case 4:
1835       SubLo = AMDGPU::sub0;
1836       SubHi = AMDGPU::sub1;
1837       break;
1838     case 8:
1839       SubLo = AMDGPU::sub0_sub1;
1840       SubHi = AMDGPU::sub2_sub3;
1841       break;
1842     case 16:
1843       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1844       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1845       break;
1846     case 32:
1847       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1848       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1849       break;
1850     default:
1851       llvm_unreachable("Unhandled HalfSize");
1852   }
1853
1854   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1855           .addOperand(MI->getOperand(0))
1856           .addReg(RegLo)
1857           .addImm(SubLo)
1858           .addReg(RegHi)
1859           .addImm(SubHi);
1860 }
1861
1862 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1863   MachineBasicBlock *MBB = MI->getParent();
1864   switch (MI->getOpcode()) {
1865     case AMDGPU::S_LOAD_DWORD_IMM:
1866     case AMDGPU::S_LOAD_DWORD_SGPR:
1867     case AMDGPU::S_LOAD_DWORDX2_IMM:
1868     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1869     case AMDGPU::S_LOAD_DWORDX4_IMM:
1870     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1871       unsigned NewOpcode = getVALUOp(*MI);
1872       unsigned RegOffset;
1873       unsigned ImmOffset;
1874
1875       if (MI->getOperand(2).isReg()) {
1876         RegOffset = MI->getOperand(2).getReg();
1877         ImmOffset = 0;
1878       } else {
1879         assert(MI->getOperand(2).isImm());
1880         // SMRD instructions take a dword offsets on SI and byte offset on VI
1881         // and MUBUF instructions always take a byte offset.
1882         ImmOffset = MI->getOperand(2).getImm();
1883         if (RI.ST.getGeneration() <= AMDGPUSubtarget::SEA_ISLANDS)
1884           ImmOffset <<= 2;
1885         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1886
1887         if (isUInt<12>(ImmOffset)) {
1888           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1889                   RegOffset)
1890                   .addImm(0);
1891         } else {
1892           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1893                   RegOffset)
1894                   .addImm(ImmOffset);
1895           ImmOffset = 0;
1896         }
1897       }
1898
1899       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1900       unsigned DWord0 = RegOffset;
1901       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1902       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1903       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1904       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1905
1906       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1907               .addImm(0);
1908       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1909               .addImm(RsrcDataFormat & 0xFFFFFFFF);
1910       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1911               .addImm(RsrcDataFormat >> 32);
1912       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1913               .addReg(DWord0)
1914               .addImm(AMDGPU::sub0)
1915               .addReg(DWord1)
1916               .addImm(AMDGPU::sub1)
1917               .addReg(DWord2)
1918               .addImm(AMDGPU::sub2)
1919               .addReg(DWord3)
1920               .addImm(AMDGPU::sub3);
1921       MI->setDesc(get(NewOpcode));
1922       if (MI->getOperand(2).isReg()) {
1923         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1924       } else {
1925         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1926       }
1927       MI->getOperand(1).setReg(SRsrc);
1928       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1929
1930       const TargetRegisterClass *NewDstRC =
1931           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1932
1933       unsigned DstReg = MI->getOperand(0).getReg();
1934       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1935       MRI.replaceRegWith(DstReg, NewDstReg);
1936       break;
1937     }
1938     case AMDGPU::S_LOAD_DWORDX8_IMM:
1939     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1940       MachineInstr *Lo, *Hi;
1941       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1942                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1943       MI->eraseFromParent();
1944       moveSMRDToVALU(Lo, MRI);
1945       moveSMRDToVALU(Hi, MRI);
1946       break;
1947     }
1948
1949     case AMDGPU::S_LOAD_DWORDX16_IMM:
1950     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1951       MachineInstr *Lo, *Hi;
1952       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1953                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1954       MI->eraseFromParent();
1955       moveSMRDToVALU(Lo, MRI);
1956       moveSMRDToVALU(Hi, MRI);
1957       break;
1958     }
1959   }
1960 }
1961
1962 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1963   SmallVector<MachineInstr *, 128> Worklist;
1964   Worklist.push_back(&TopInst);
1965
1966   while (!Worklist.empty()) {
1967     MachineInstr *Inst = Worklist.pop_back_val();
1968     MachineBasicBlock *MBB = Inst->getParent();
1969     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1970
1971     unsigned Opcode = Inst->getOpcode();
1972     unsigned NewOpcode = getVALUOp(*Inst);
1973
1974     // Handle some special cases
1975     switch (Opcode) {
1976     default:
1977       if (isSMRD(Inst->getOpcode())) {
1978         moveSMRDToVALU(Inst, MRI);
1979       }
1980       break;
1981     case AMDGPU::S_MOV_B64: {
1982       DebugLoc DL = Inst->getDebugLoc();
1983
1984       // If the source operand is a register we can replace this with a
1985       // copy.
1986       if (Inst->getOperand(1).isReg()) {
1987         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1988           .addOperand(Inst->getOperand(0))
1989           .addOperand(Inst->getOperand(1));
1990         Worklist.push_back(Copy);
1991       } else {
1992         // Otherwise, we need to split this into two movs, because there is
1993         // no 64-bit VALU move instruction.
1994         unsigned Reg = Inst->getOperand(0).getReg();
1995         unsigned Dst = split64BitImm(Worklist,
1996                                      Inst,
1997                                      MRI,
1998                                      MRI.getRegClass(Reg),
1999                                      Inst->getOperand(1));
2000         MRI.replaceRegWith(Reg, Dst);
2001       }
2002       Inst->eraseFromParent();
2003       continue;
2004     }
2005     case AMDGPU::S_AND_B64:
2006       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
2007       Inst->eraseFromParent();
2008       continue;
2009
2010     case AMDGPU::S_OR_B64:
2011       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
2012       Inst->eraseFromParent();
2013       continue;
2014
2015     case AMDGPU::S_XOR_B64:
2016       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
2017       Inst->eraseFromParent();
2018       continue;
2019
2020     case AMDGPU::S_NOT_B64:
2021       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
2022       Inst->eraseFromParent();
2023       continue;
2024
2025     case AMDGPU::S_BCNT1_I32_B64:
2026       splitScalar64BitBCNT(Worklist, Inst);
2027       Inst->eraseFromParent();
2028       continue;
2029
2030     case AMDGPU::S_BFE_I64: {
2031       splitScalar64BitBFE(Worklist, Inst);
2032       Inst->eraseFromParent();
2033       continue;
2034     }
2035
2036     case AMDGPU::S_LSHL_B32:
2037       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2038         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
2039         swapOperands(Inst);
2040       }
2041       break;
2042     case AMDGPU::S_ASHR_I32:
2043       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2044         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
2045         swapOperands(Inst);
2046       }
2047       break;
2048     case AMDGPU::S_LSHR_B32:
2049       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2050         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
2051         swapOperands(Inst);
2052       }
2053       break;
2054
2055     case AMDGPU::S_BFE_U64:
2056     case AMDGPU::S_BFM_B64:
2057       llvm_unreachable("Moving this op to VALU not implemented");
2058     }
2059
2060     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
2061       // We cannot move this instruction to the VALU, so we should try to
2062       // legalize its operands instead.
2063       legalizeOperands(Inst);
2064       continue;
2065     }
2066
2067     // Use the new VALU Opcode.
2068     const MCInstrDesc &NewDesc = get(NewOpcode);
2069     Inst->setDesc(NewDesc);
2070
2071     // Remove any references to SCC. Vector instructions can't read from it, and
2072     // We're just about to add the implicit use / defs of VCC, and we don't want
2073     // both.
2074     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2075       MachineOperand &Op = Inst->getOperand(i);
2076       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2077         Inst->RemoveOperand(i);
2078     }
2079
2080     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2081       // We are converting these to a BFE, so we need to add the missing
2082       // operands for the size and offset.
2083       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2084       Inst->addOperand(MachineOperand::CreateImm(0));
2085       Inst->addOperand(MachineOperand::CreateImm(Size));
2086
2087     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2088       // The VALU version adds the second operand to the result, so insert an
2089       // extra 0 operand.
2090       Inst->addOperand(MachineOperand::CreateImm(0));
2091     }
2092
2093     addDescImplicitUseDef(NewDesc, Inst);
2094
2095     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2096       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2097       // If we need to move this to VGPRs, we need to unpack the second operand
2098       // back into the 2 separate ones for bit offset and width.
2099       assert(OffsetWidthOp.isImm() &&
2100              "Scalar BFE is only implemented for constant width and offset");
2101       uint32_t Imm = OffsetWidthOp.getImm();
2102
2103       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2104       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2105       Inst->RemoveOperand(2); // Remove old immediate.
2106       Inst->addOperand(MachineOperand::CreateImm(Offset));
2107       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2108     }
2109
2110     // Update the destination register class.
2111
2112     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
2113
2114     switch (Opcode) {
2115       // For target instructions, getOpRegClass just returns the virtual
2116       // register class associated with the operand, so we need to find an
2117       // equivalent VGPR register class in order to move the instruction to the
2118       // VALU.
2119     case AMDGPU::COPY:
2120     case AMDGPU::PHI:
2121     case AMDGPU::REG_SEQUENCE:
2122     case AMDGPU::INSERT_SUBREG:
2123       if (RI.hasVGPRs(NewDstRC))
2124         continue;
2125       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2126       if (!NewDstRC)
2127         continue;
2128       break;
2129     default:
2130       break;
2131     }
2132
2133     unsigned DstReg = Inst->getOperand(0).getReg();
2134     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2135     MRI.replaceRegWith(DstReg, NewDstReg);
2136
2137     // Legalize the operands
2138     legalizeOperands(Inst);
2139
2140     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
2141            E = MRI.use_end(); I != E; ++I) {
2142       MachineInstr &UseMI = *I->getParent();
2143       if (!canReadVGPR(UseMI, I.getOperandNo())) {
2144         Worklist.push_back(&UseMI);
2145       }
2146     }
2147   }
2148 }
2149
2150 //===----------------------------------------------------------------------===//
2151 // Indirect addressing callbacks
2152 //===----------------------------------------------------------------------===//
2153
2154 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2155                                                  unsigned Channel) const {
2156   assert(Channel == 0);
2157   return RegIndex;
2158 }
2159
2160 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2161   return &AMDGPU::VGPR_32RegClass;
2162 }
2163
2164 void SIInstrInfo::splitScalar64BitUnaryOp(
2165   SmallVectorImpl<MachineInstr *> &Worklist,
2166   MachineInstr *Inst,
2167   unsigned Opcode) const {
2168   MachineBasicBlock &MBB = *Inst->getParent();
2169   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2170
2171   MachineOperand &Dest = Inst->getOperand(0);
2172   MachineOperand &Src0 = Inst->getOperand(1);
2173   DebugLoc DL = Inst->getDebugLoc();
2174
2175   MachineBasicBlock::iterator MII = Inst;
2176
2177   const MCInstrDesc &InstDesc = get(Opcode);
2178   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2179     MRI.getRegClass(Src0.getReg()) :
2180     &AMDGPU::SGPR_32RegClass;
2181
2182   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2183
2184   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2185                                                        AMDGPU::sub0, Src0SubRC);
2186
2187   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2188   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2189
2190   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2191   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2192     .addOperand(SrcReg0Sub0);
2193
2194   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2195                                                        AMDGPU::sub1, Src0SubRC);
2196
2197   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2198   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2199     .addOperand(SrcReg0Sub1);
2200
2201   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2202   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2203     .addReg(DestSub0)
2204     .addImm(AMDGPU::sub0)
2205     .addReg(DestSub1)
2206     .addImm(AMDGPU::sub1);
2207
2208   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2209
2210   // Try to legalize the operands in case we need to swap the order to keep it
2211   // valid.
2212   Worklist.push_back(LoHalf);
2213   Worklist.push_back(HiHalf);
2214 }
2215
2216 void SIInstrInfo::splitScalar64BitBinaryOp(
2217   SmallVectorImpl<MachineInstr *> &Worklist,
2218   MachineInstr *Inst,
2219   unsigned Opcode) const {
2220   MachineBasicBlock &MBB = *Inst->getParent();
2221   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2222
2223   MachineOperand &Dest = Inst->getOperand(0);
2224   MachineOperand &Src0 = Inst->getOperand(1);
2225   MachineOperand &Src1 = Inst->getOperand(2);
2226   DebugLoc DL = Inst->getDebugLoc();
2227
2228   MachineBasicBlock::iterator MII = Inst;
2229
2230   const MCInstrDesc &InstDesc = get(Opcode);
2231   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2232     MRI.getRegClass(Src0.getReg()) :
2233     &AMDGPU::SGPR_32RegClass;
2234
2235   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2236   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2237     MRI.getRegClass(Src1.getReg()) :
2238     &AMDGPU::SGPR_32RegClass;
2239
2240   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2241
2242   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2243                                                        AMDGPU::sub0, Src0SubRC);
2244   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2245                                                        AMDGPU::sub0, Src1SubRC);
2246
2247   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2248   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2249
2250   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2251   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2252     .addOperand(SrcReg0Sub0)
2253     .addOperand(SrcReg1Sub0);
2254
2255   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2256                                                        AMDGPU::sub1, Src0SubRC);
2257   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2258                                                        AMDGPU::sub1, Src1SubRC);
2259
2260   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2261   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2262     .addOperand(SrcReg0Sub1)
2263     .addOperand(SrcReg1Sub1);
2264
2265   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2266   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2267     .addReg(DestSub0)
2268     .addImm(AMDGPU::sub0)
2269     .addReg(DestSub1)
2270     .addImm(AMDGPU::sub1);
2271
2272   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2273
2274   // Try to legalize the operands in case we need to swap the order to keep it
2275   // valid.
2276   Worklist.push_back(LoHalf);
2277   Worklist.push_back(HiHalf);
2278 }
2279
2280 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2281                                        MachineInstr *Inst) const {
2282   MachineBasicBlock &MBB = *Inst->getParent();
2283   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2284
2285   MachineBasicBlock::iterator MII = Inst;
2286   DebugLoc DL = Inst->getDebugLoc();
2287
2288   MachineOperand &Dest = Inst->getOperand(0);
2289   MachineOperand &Src = Inst->getOperand(1);
2290
2291   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e64);
2292   const TargetRegisterClass *SrcRC = Src.isReg() ?
2293     MRI.getRegClass(Src.getReg()) :
2294     &AMDGPU::SGPR_32RegClass;
2295
2296   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2297   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2298
2299   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2300
2301   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2302                                                       AMDGPU::sub0, SrcSubRC);
2303   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2304                                                       AMDGPU::sub1, SrcSubRC);
2305
2306   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2307     .addOperand(SrcRegSub0)
2308     .addImm(0);
2309
2310   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2311     .addOperand(SrcRegSub1)
2312     .addReg(MidReg);
2313
2314   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2315
2316   Worklist.push_back(First);
2317   Worklist.push_back(Second);
2318 }
2319
2320 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2321                                       MachineInstr *Inst) const {
2322   MachineBasicBlock &MBB = *Inst->getParent();
2323   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2324   MachineBasicBlock::iterator MII = Inst;
2325   DebugLoc DL = Inst->getDebugLoc();
2326
2327   MachineOperand &Dest = Inst->getOperand(0);
2328   uint32_t Imm = Inst->getOperand(2).getImm();
2329   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2330   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2331
2332   (void) Offset;
2333
2334   // Only sext_inreg cases handled.
2335   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2336          BitWidth <= 32 &&
2337          Offset == 0 &&
2338          "Not implemented");
2339
2340   if (BitWidth < 32) {
2341     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2342     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2343     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2344
2345     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2346       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2347       .addImm(0)
2348       .addImm(BitWidth);
2349
2350     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2351       .addImm(31)
2352       .addReg(MidRegLo);
2353
2354     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2355       .addReg(MidRegLo)
2356       .addImm(AMDGPU::sub0)
2357       .addReg(MidRegHi)
2358       .addImm(AMDGPU::sub1);
2359
2360     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2361     return;
2362   }
2363
2364   MachineOperand &Src = Inst->getOperand(1);
2365   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2366   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2367
2368   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2369     .addImm(31)
2370     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2371
2372   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2373     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2374     .addImm(AMDGPU::sub0)
2375     .addReg(TmpReg)
2376     .addImm(AMDGPU::sub1);
2377
2378   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2379 }
2380
2381 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2382                                         MachineInstr *Inst) const {
2383   // Add the implict and explicit register definitions.
2384   if (NewDesc.ImplicitUses) {
2385     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2386       unsigned Reg = NewDesc.ImplicitUses[i];
2387       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2388     }
2389   }
2390
2391   if (NewDesc.ImplicitDefs) {
2392     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2393       unsigned Reg = NewDesc.ImplicitDefs[i];
2394       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2395     }
2396   }
2397 }
2398
2399 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2400                                    int OpIndices[3]) const {
2401   const MCInstrDesc &Desc = get(MI->getOpcode());
2402
2403   // Find the one SGPR operand we are allowed to use.
2404   unsigned SGPRReg = AMDGPU::NoRegister;
2405
2406   // First we need to consider the instruction's operand requirements before
2407   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2408   // of VCC, but we are still bound by the constant bus requirement to only use
2409   // one.
2410   //
2411   // If the operand's class is an SGPR, we can never move it.
2412
2413   for (const MachineOperand &MO : MI->implicit_operands()) {
2414     // We only care about reads.
2415     if (MO.isDef())
2416       continue;
2417
2418     if (MO.getReg() == AMDGPU::VCC)
2419       return AMDGPU::VCC;
2420
2421     if (MO.getReg() == AMDGPU::FLAT_SCR)
2422       return AMDGPU::FLAT_SCR;
2423   }
2424
2425   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2426   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2427
2428   for (unsigned i = 0; i < 3; ++i) {
2429     int Idx = OpIndices[i];
2430     if (Idx == -1)
2431       break;
2432
2433     const MachineOperand &MO = MI->getOperand(Idx);
2434     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2435       SGPRReg = MO.getReg();
2436
2437     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2438       UsedSGPRs[i] = MO.getReg();
2439   }
2440
2441   if (SGPRReg != AMDGPU::NoRegister)
2442     return SGPRReg;
2443
2444   // We don't have a required SGPR operand, so we have a bit more freedom in
2445   // selecting operands to move.
2446
2447   // Try to select the most used SGPR. If an SGPR is equal to one of the
2448   // others, we choose that.
2449   //
2450   // e.g.
2451   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2452   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2453
2454   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2455     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2456       SGPRReg = UsedSGPRs[0];
2457   }
2458
2459   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2460     if (UsedSGPRs[1] == UsedSGPRs[2])
2461       SGPRReg = UsedSGPRs[1];
2462   }
2463
2464   return SGPRReg;
2465 }
2466
2467 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2468                                    MachineBasicBlock *MBB,
2469                                    MachineBasicBlock::iterator I,
2470                                    unsigned ValueReg,
2471                                    unsigned Address, unsigned OffsetReg) const {
2472   const DebugLoc &DL = MBB->findDebugLoc(I);
2473   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2474                                       getIndirectIndexBegin(*MBB->getParent()));
2475
2476   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2477           .addReg(IndirectBaseReg, RegState::Define)
2478           .addOperand(I->getOperand(0))
2479           .addReg(IndirectBaseReg)
2480           .addReg(OffsetReg)
2481           .addImm(0)
2482           .addReg(ValueReg);
2483 }
2484
2485 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2486                                    MachineBasicBlock *MBB,
2487                                    MachineBasicBlock::iterator I,
2488                                    unsigned ValueReg,
2489                                    unsigned Address, unsigned OffsetReg) const {
2490   const DebugLoc &DL = MBB->findDebugLoc(I);
2491   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2492                                       getIndirectIndexBegin(*MBB->getParent()));
2493
2494   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2495           .addOperand(I->getOperand(0))
2496           .addOperand(I->getOperand(1))
2497           .addReg(IndirectBaseReg)
2498           .addReg(OffsetReg)
2499           .addImm(0);
2500
2501 }
2502
2503 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2504                                             const MachineFunction &MF) const {
2505   int End = getIndirectIndexEnd(MF);
2506   int Begin = getIndirectIndexBegin(MF);
2507
2508   if (End == -1)
2509     return;
2510
2511
2512   for (int Index = Begin; Index <= End; ++Index)
2513     Reserved.set(AMDGPU::VGPR_32RegClass.getRegister(Index));
2514
2515   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2516     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2517
2518   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2519     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2520
2521   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2522     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2523
2524   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2525     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2526
2527   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2528     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2529 }
2530
2531 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2532                                              unsigned OperandName) const {
2533   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2534   if (Idx == -1)
2535     return nullptr;
2536
2537   return &MI.getOperand(Idx);
2538 }
2539
2540 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2541   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2542   if (ST.isAmdHsaOS())
2543     RsrcDataFormat |= (1ULL << 56);
2544
2545   return RsrcDataFormat;
2546 }