lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/IR/Function.h"
  23 #include "llvm/MC/MCInstrDesc.h"
  24
  25 using namespace llvm;
  26
  27 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  28   : AMDGPUInstrInfo(st),
  29     RI(st) { }
  30
  31 //===----------------------------------------------------------------------===//
  32 // TargetInstrInfo callbacks
  33 //===----------------------------------------------------------------------===//
  34
  35 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
  36                                        unsigned &BaseReg, unsigned &Offset,
  37                                        const TargetRegisterInfo *TRI) const {
  38   unsigned Opc = LdSt->getOpcode();
  39   if (isDS(Opc)) {
  40     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
  41                                                       AMDGPU::OpName::offset);
  42     if (OffsetImm) {
  43       // Normal, single offset LDS instruction.
  44       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
  45                                                       AMDGPU::OpName::addr);
  46
  47       BaseReg = AddrReg->getReg();
  48       Offset = OffsetImm->getImm();
  49       return true;
  50     }
  51
  52     // The 2 offset instructions use offset0 and offset1 instead. We can treat
  53     // these as a load with a single offset if the 2 offsets are consecutive. We
  54     // will use this for some partially aligned loads.
  55     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
  56                                                        AMDGPU::OpName::offset0);
  57     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
  58                                                        AMDGPU::OpName::offset1);
  59
  60     uint8_t Offset0 = Offset0Imm->getImm();
  61     uint8_t Offset1 = Offset1Imm->getImm();
  62     assert(Offset1 > Offset0);
  63
  64     if (Offset1 - Offset0 == 1) {
  65       // Each of these offsets is in element sized units, so we need to convert
  66       // to bytes of the individual reads.
  67
  68       unsigned EltSize;
  69       if (LdSt->mayLoad())
  70         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
  71       else {
  72         assert(LdSt->mayStore());
  73         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
  74         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
  75       }
  76
  77       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
  78                                                       AMDGPU::OpName::addr);
  79       BaseReg = AddrReg->getReg();
  80       Offset = EltSize * Offset0;
  81       return true;
  82     }
  83
  84     return false;
  85   }
  86
  87   if (isMUBUF(Opc) || isMTBUF(Opc)) {
  88     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
  89       return false;
  90
  91     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
  92                                                     AMDGPU::OpName::vaddr);
  93     if (!AddrReg)
  94       return false;
  95
  96     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
  97                                                       AMDGPU::OpName::offset);
  98     BaseReg = AddrReg->getReg();
  99     Offset = OffsetImm->getImm();
 100     return true;
 101   }
 102
 103   if (isSMRD(Opc)) {
 104     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 105                                                       AMDGPU::OpName::offset);
 106     if (!OffsetImm)
 107       return false;
 108
 109     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 110                                                      AMDGPU::OpName::sbase);
 111     BaseReg = SBaseReg->getReg();
 112     Offset = OffsetImm->getImm();
 113     return true;
 114   }
 115
 116   return false;
 117 }
 118
 119 void
 120 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 121                          MachineBasicBlock::iterator MI, DebugLoc DL,
 122                          unsigned DestReg, unsigned SrcReg,
 123                          bool KillSrc) const {
 124
 125   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 126   // the backend.  While it may be theoretically possible to do this, it should
 127   // never be necessary.
 128   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 129
 130   static const int16_t Sub0_15[] = {
 131     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 132     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 133     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 134     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 135   };
 136
 137   static const int16_t Sub0_7[] = {
 138     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 139     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 140   };
 141
 142   static const int16_t Sub0_3[] = {
 143     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 144   };
 145
 146   static const int16_t Sub0_2[] = {
 147     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 148   };
 149
 150   static const int16_t Sub0_1[] = {
 151     AMDGPU::sub0, AMDGPU::sub1, 0
 152   };
 153
 154   unsigned Opcode;
 155   const int16_t *SubIndices;
 156
 157   if (AMDGPU::M0 == DestReg) {
 158     // Check if M0 isn't already set to this value
 159     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 160       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 161
 162       if (!I->definesRegister(AMDGPU::M0))
 163         continue;
 164
 165       unsigned Opc = I->getOpcode();
 166       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 167         break;
 168
 169       if (!I->readsRegister(SrcReg))
 170         break;
 171
 172       // The copy isn't necessary
 173       return;
 174     }
 175   }
 176
 177   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 178     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 179     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 180             .addReg(SrcReg, getKillRegState(KillSrc));
 181     return;
 182
 183   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 184     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 185     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 186             .addReg(SrcReg, getKillRegState(KillSrc));
 187     return;
 188
 189   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 190     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 191     Opcode = AMDGPU::S_MOV_B32;
 192     SubIndices = Sub0_3;
 193
 194   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 195     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 196     Opcode = AMDGPU::S_MOV_B32;
 197     SubIndices = Sub0_7;
 198
 199   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 200     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 201     Opcode = AMDGPU::S_MOV_B32;
 202     SubIndices = Sub0_15;
 203
 204   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 205     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 206            AMDGPU::SReg_32RegClass.contains(SrcReg));
 207     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 208             .addReg(SrcReg, getKillRegState(KillSrc));
 209     return;
 210
 211   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 212     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 213            AMDGPU::SReg_64RegClass.contains(SrcReg));
 214     Opcode = AMDGPU::V_MOV_B32_e32;
 215     SubIndices = Sub0_1;
 216
 217   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 218     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 219     Opcode = AMDGPU::V_MOV_B32_e32;
 220     SubIndices = Sub0_2;
 221
 222   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 223     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 224            AMDGPU::SReg_128RegClass.contains(SrcReg));
 225     Opcode = AMDGPU::V_MOV_B32_e32;
 226     SubIndices = Sub0_3;
 227
 228   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 229     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 230            AMDGPU::SReg_256RegClass.contains(SrcReg));
 231     Opcode = AMDGPU::V_MOV_B32_e32;
 232     SubIndices = Sub0_7;
 233
 234   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 235     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 236            AMDGPU::SReg_512RegClass.contains(SrcReg));
 237     Opcode = AMDGPU::V_MOV_B32_e32;
 238     SubIndices = Sub0_15;
 239
 240   } else {
 241     llvm_unreachable("Can't copy register!");
 242   }
 243
 244   while (unsigned SubIdx = *SubIndices++) {
 245     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 246       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 247
 248     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 249
 250     if (*SubIndices)
 251       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 252   }
 253 }
 254
 255 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 256   int NewOpc;
 257
 258   // Try to map original to commuted opcode
 259   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 260     return NewOpc;
 261
 262   // Try to map commuted to original opcode
 263   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 264     return NewOpc;
 265
 266   return Opcode;
 267 }
 268
 269 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 270                                       MachineBasicBlock::iterator MI,
 271                                       unsigned SrcReg, bool isKill,
 272                                       int FrameIndex,
 273                                       const TargetRegisterClass *RC,
 274                                       const TargetRegisterInfo *TRI) const {
 275   MachineFunction *MF = MBB.getParent();
 276   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 277   MachineRegisterInfo &MRI = MF->getRegInfo();
 278   DebugLoc DL = MBB.findDebugLoc(MI);
 279   unsigned KillFlag = isKill ? RegState::Kill : 0;
 280
 281   if (RI.hasVGPRs(RC)) {
 282     LLVMContext &Ctx = MF->getFunction()->getContext();
 283     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Can't spill VGPR!");
 284     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 285             .addReg(SrcReg);
 286   } else if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
 287     unsigned Lane = MFI->SpillTracker.reserveLanes(MRI, MF);
 288     unsigned TgtReg = MFI->SpillTracker.LaneVGPR;
 289
 290     BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32), TgtReg)
 291             .addReg(SrcReg, KillFlag)
 292             .addImm(Lane);
 293     MFI->SpillTracker.addSpilledReg(FrameIndex, TgtReg, Lane);
 294   } else if (RI.isSGPRClass(RC)) {
 295     // We are only allowed to create one new instruction when spilling
 296     // registers, so we need to use pseudo instruction for vector
 297     // registers.
 298     //
 299     // Reserve a spot in the spill tracker for each sub-register of
 300     // the vector register.
 301     unsigned NumSubRegs = RC->getSize() / 4;
 302     unsigned FirstLane = MFI->SpillTracker.reserveLanes(MRI, MF, NumSubRegs);
 303     MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
 304                                     FirstLane);
 305
 306     unsigned Opcode;
 307     switch (RC->getSize() * 8) {
 308     case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 309     case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 310     case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 311     case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 312     default: llvm_unreachable("Cannot spill register class");
 313     }
 314
 315     BuildMI(MBB, MI, DL, get(Opcode), MFI->SpillTracker.LaneVGPR)
 316             .addReg(SrcReg)
 317             .addImm(FrameIndex);
 318   } else {
 319     llvm_unreachable("VGPR spilling not supported");
 320   }
 321 }
 322
 323 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 324                                        MachineBasicBlock::iterator MI,
 325                                        unsigned DestReg, int FrameIndex,
 326                                        const TargetRegisterClass *RC,
 327                                        const TargetRegisterInfo *TRI) const {
 328   MachineFunction *MF = MBB.getParent();
 329   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 330   DebugLoc DL = MBB.findDebugLoc(MI);
 331
 332   if (RI.hasVGPRs(RC)) {
 333     LLVMContext &Ctx = MF->getFunction()->getContext();
 334     Ctx.emitError("SIInstrInfo::loadRegToStackSlot - Can't retrieve spilled VGPR!");
 335     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 336             .addImm(0);
 337   } else if (RI.isSGPRClass(RC)){
 338     unsigned Opcode;
 339     switch(RC->getSize() * 8) {
 340     case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 341     case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 342     case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 343     case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 344     case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 345     default: llvm_unreachable("Cannot spill register class");
 346     }
 347
 348     SIMachineFunctionInfo::SpilledReg Spill =
 349         MFI->SpillTracker.getSpilledReg(FrameIndex);
 350
 351     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 352             .addReg(Spill.VGPR)
 353             .addImm(FrameIndex);
 354   } else {
 355     llvm_unreachable("VGPR spilling not supported");
 356   }
 357 }
 358
 359 static unsigned getNumSubRegsForSpillOp(unsigned Op) {
 360
 361   switch (Op) {
 362   case AMDGPU::SI_SPILL_S512_SAVE:
 363   case AMDGPU::SI_SPILL_S512_RESTORE:
 364     return 16;
 365   case AMDGPU::SI_SPILL_S256_SAVE:
 366   case AMDGPU::SI_SPILL_S256_RESTORE:
 367     return 8;
 368   case AMDGPU::SI_SPILL_S128_SAVE:
 369   case AMDGPU::SI_SPILL_S128_RESTORE:
 370     return 4;
 371   case AMDGPU::SI_SPILL_S64_SAVE:
 372   case AMDGPU::SI_SPILL_S64_RESTORE:
 373     return 2;
 374   case AMDGPU::SI_SPILL_S32_RESTORE:
 375     return 1;
 376   default: llvm_unreachable("Invalid spill opcode");
 377   }
 378 }
 379
 380 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 381                              int Count) const {
 382   while (Count > 0) {
 383     int Arg;
 384     if (Count >= 8)
 385       Arg = 7;
 386     else
 387       Arg = Count - 1;
 388     Count -= 8;
 389     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 390             .addImm(Arg);
 391   }
 392 }
 393
 394 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 395   SIMachineFunctionInfo *MFI =
 396       MI->getParent()->getParent()->getInfo<SIMachineFunctionInfo>();
 397   MachineBasicBlock &MBB = *MI->getParent();
 398   DebugLoc DL = MBB.findDebugLoc(MI);
 399   switch (MI->getOpcode()) {
 400   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 401
 402   // SGPR register spill
 403   case AMDGPU::SI_SPILL_S512_SAVE:
 404   case AMDGPU::SI_SPILL_S256_SAVE:
 405   case AMDGPU::SI_SPILL_S128_SAVE:
 406   case AMDGPU::SI_SPILL_S64_SAVE: {
 407     unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 408     unsigned FrameIndex = MI->getOperand(2).getImm();
 409
 410     for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 411       SIMachineFunctionInfo::SpilledReg Spill;
 412       unsigned SubReg = RI.getPhysRegSubReg(MI->getOperand(1).getReg(),
 413                                             &AMDGPU::SGPR_32RegClass, i);
 414       Spill = MFI->SpillTracker.getSpilledReg(FrameIndex);
 415
 416       BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
 417               MI->getOperand(0).getReg())
 418               .addReg(SubReg)
 419               .addImm(Spill.Lane + i);
 420     }
 421     MI->eraseFromParent();
 422     break;
 423   }
 424
 425   // SGPR register restore
 426   case AMDGPU::SI_SPILL_S512_RESTORE:
 427   case AMDGPU::SI_SPILL_S256_RESTORE:
 428   case AMDGPU::SI_SPILL_S128_RESTORE:
 429   case AMDGPU::SI_SPILL_S64_RESTORE:
 430   case AMDGPU::SI_SPILL_S32_RESTORE: {
 431     unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 432
 433     for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 434       SIMachineFunctionInfo::SpilledReg Spill;
 435       unsigned FrameIndex = MI->getOperand(2).getImm();
 436       unsigned SubReg = RI.getPhysRegSubReg(MI->getOperand(0).getReg(),
 437                                    &AMDGPU::SGPR_32RegClass, i);
 438       Spill = MFI->SpillTracker.getSpilledReg(FrameIndex);
 439
 440       BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), SubReg)
 441               .addReg(MI->getOperand(1).getReg())
 442               .addImm(Spill.Lane + i);
 443     }
 444     insertNOPs(MI, 3);
 445     MI->eraseFromParent();
 446     break;
 447   }
 448   case AMDGPU::SI_CONSTDATA_PTR: {
 449     unsigned Reg = MI->getOperand(0).getReg();
 450     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 451     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 452
 453     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 454
 455     // Add 32-bit offset from this instruction to the start of the constant data.
 456     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_I32), RegLo)
 457             .addReg(RegLo)
 458             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 459             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 460     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 461             .addReg(RegHi)
 462             .addImm(0)
 463             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 464             .addReg(AMDGPU::SCC, RegState::Implicit);
 465     MI->eraseFromParent();
 466     break;
 467   }
 468   }
 469   return true;
 470 }
 471
 472 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 473                                               bool NewMI) const {
 474
 475   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 476   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 477     return nullptr;
 478
 479   // Cannot commute VOP2 if src0 is SGPR.
 480   if (isVOP2(MI->getOpcode()) && MI->getOperand(1).isReg() &&
 481       RI.isSGPRClass(MRI.getRegClass(MI->getOperand(1).getReg())))
 482    return nullptr;
 483
 484   if (!MI->getOperand(2).isReg()) {
 485     // XXX: Commute instructions with FPImm operands
 486     if (NewMI || MI->getOperand(2).isFPImm() ||
 487        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 488       return nullptr;
 489     }
 490
 491     // XXX: Commute VOP3 instructions with abs and neg set.
 492     if (isVOP3(MI->getOpcode()) &&
 493         (MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 494                         AMDGPU::OpName::abs)).getImm() ||
 495          MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 496                         AMDGPU::OpName::neg)).getImm()))
 497       return nullptr;
 498
 499     unsigned Reg = MI->getOperand(1).getReg();
 500     unsigned SubReg = MI->getOperand(1).getSubReg();
 501     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 502     MI->getOperand(2).ChangeToRegister(Reg, false);
 503     MI->getOperand(2).setSubReg(SubReg);
 504   } else {
 505     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 506   }
 507
 508   if (MI)
 509     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 510
 511   return MI;
 512 }
 513
 514 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 515                                          MachineBasicBlock::iterator I,
 516                                          unsigned DstReg,
 517                                          unsigned SrcReg) const {
 518   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 519                  DstReg) .addReg(SrcReg);
 520 }
 521
 522 bool SIInstrInfo::isMov(unsigned Opcode) const {
 523   switch(Opcode) {
 524   default: return false;
 525   case AMDGPU::S_MOV_B32:
 526   case AMDGPU::S_MOV_B64:
 527   case AMDGPU::V_MOV_B32_e32:
 528   case AMDGPU::V_MOV_B32_e64:
 529     return true;
 530   }
 531 }
 532
 533 bool
 534 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 535   return RC != &AMDGPU::EXECRegRegClass;
 536 }
 537
 538 bool
 539 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 540                                          AliasAnalysis *AA) const {
 541   switch(MI->getOpcode()) {
 542   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 543   case AMDGPU::S_MOV_B32:
 544   case AMDGPU::S_MOV_B64:
 545   case AMDGPU::V_MOV_B32_e32:
 546     return MI->getOperand(1).isImm();
 547   }
 548 }
 549
 550 namespace llvm {
 551 namespace AMDGPU {
 552 // Helper function generated by tablegen.  We are wrapping this with
 553 // an SIInstrInfo function that returns bool rather than int.
 554 int isDS(uint16_t Opcode);
 555 }
 556 }
 557
 558 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 559   return ::AMDGPU::isDS(Opcode) != -1;
 560 }
 561
 562 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 563   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 564 }
 565
 566 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 567   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 568 }
 569
 570 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 571   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 572 }
 573
 574 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 575   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 576 }
 577
 578 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 579   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 580 }
 581
 582 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 583   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 584 }
 585
 586 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 587   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 588 }
 589
 590 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 591   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 592 }
 593
 594 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 595   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 596 }
 597
 598 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 599   int32_t Val = Imm.getSExtValue();
 600   if (Val >= -16 && Val <= 64)
 601     return true;
 602
 603   // The actual type of the operand does not seem to matter as long
 604   // as the bits match one of the inline immediate values.  For example:
 605   //
 606   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 607   // so it is a legal inline immediate.
 608   //
 609   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 610   // floating-point, so it is a legal inline immediate.
 611
 612   return (APInt::floatToBits(0.0f) == Imm) ||
 613          (APInt::floatToBits(1.0f) == Imm) ||
 614          (APInt::floatToBits(-1.0f) == Imm) ||
 615          (APInt::floatToBits(0.5f) == Imm) ||
 616          (APInt::floatToBits(-0.5f) == Imm) ||
 617          (APInt::floatToBits(2.0f) == Imm) ||
 618          (APInt::floatToBits(-2.0f) == Imm) ||
 619          (APInt::floatToBits(4.0f) == Imm) ||
 620          (APInt::floatToBits(-4.0f) == Imm);
 621 }
 622
 623 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 624   if (MO.isImm())
 625     return isInlineConstant(APInt(32, MO.getImm(), true));
 626
 627   if (MO.isFPImm()) {
 628     APFloat FpImm = MO.getFPImm()->getValueAPF();
 629     return isInlineConstant(FpImm.bitcastToAPInt());
 630   }
 631
 632   return false;
 633 }
 634
 635 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 636   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 637 }
 638
 639 static bool compareMachineOp(const MachineOperand &Op0,
 640                              const MachineOperand &Op1) {
 641   if (Op0.getType() != Op1.getType())
 642     return false;
 643
 644   switch (Op0.getType()) {
 645   case MachineOperand::MO_Register:
 646     return Op0.getReg() == Op1.getReg();
 647   case MachineOperand::MO_Immediate:
 648     return Op0.getImm() == Op1.getImm();
 649   case MachineOperand::MO_FPImmediate:
 650     return Op0.getFPImm() == Op1.getFPImm();
 651   default:
 652     llvm_unreachable("Didn't expect to be comparing these operand types");
 653   }
 654 }
 655
 656 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 657                                  const MachineOperand &MO) const {
 658   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 659
 660   assert(MO.isImm() || MO.isFPImm());
 661
 662   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 663     return true;
 664
 665   if (OpInfo.RegClass < 0)
 666     return false;
 667
 668   return RI.regClassCanUseImmediate(OpInfo.RegClass);
 669 }
 670
 671 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 672   return AMDGPU::getVOPe32(Opcode) != -1;
 673 }
 674
 675 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 676                                     StringRef &ErrInfo) const {
 677   uint16_t Opcode = MI->getOpcode();
 678   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 679   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 680   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 681
 682   // Make sure the number of operands is correct.
 683   const MCInstrDesc &Desc = get(Opcode);
 684   if (!Desc.isVariadic() &&
 685       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 686      ErrInfo = "Instruction has wrong number of operands.";
 687      return false;
 688   }
 689
 690   // Make sure the register classes are correct
 691   for (unsigned i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 692     switch (Desc.OpInfo[i].OperandType) {
 693     case MCOI::OPERAND_REGISTER: {
 694       int RegClass = Desc.OpInfo[i].RegClass;
 695       if (!RI.regClassCanUseImmediate(RegClass) &&
 696           (MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm())) {
 697         ErrInfo = "Expected register, but got immediate";
 698         return false;
 699       }
 700     }
 701       break;
 702     case MCOI::OPERAND_IMMEDIATE:
 703       // Check if this operand is an immediate.
 704       // FrameIndex operands will be replaced by immediates, so they are
 705       // allowed.
 706       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
 707           !MI->getOperand(i).isFI()) {
 708         ErrInfo = "Expected immediate, but got non-immediate";
 709         return false;
 710       }
 711       // Fall-through
 712     default:
 713       continue;
 714     }
 715
 716     if (!MI->getOperand(i).isReg())
 717       continue;
 718
 719     int RegClass = Desc.OpInfo[i].RegClass;
 720     if (RegClass != -1) {
 721       unsigned Reg = MI->getOperand(i).getReg();
 722       if (TargetRegisterInfo::isVirtualRegister(Reg))
 723         continue;
 724
 725       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 726       if (!RC->contains(Reg)) {
 727         ErrInfo = "Operand has incorrect register class.";
 728         return false;
 729       }
 730     }
 731   }
 732
 733
 734   // Verify VOP*
 735   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 736     unsigned ConstantBusCount = 0;
 737     unsigned SGPRUsed = AMDGPU::NoRegister;
 738     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 739       const MachineOperand &MO = MI->getOperand(i);
 740       if (MO.isReg() && MO.isUse() &&
 741           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 742
 743         // EXEC register uses the constant bus.
 744         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 745           ++ConstantBusCount;
 746
 747         // SGPRs use the constant bus
 748         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 749             (!MO.isImplicit() &&
 750             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 751             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 752           if (SGPRUsed != MO.getReg()) {
 753             ++ConstantBusCount;
 754             SGPRUsed = MO.getReg();
 755           }
 756         }
 757       }
 758       // Literal constants use the constant bus.
 759       if (isLiteralConstant(MO))
 760         ++ConstantBusCount;
 761     }
 762     if (ConstantBusCount > 1) {
 763       ErrInfo = "VOP* instruction uses the constant bus more than once";
 764       return false;
 765     }
 766   }
 767
 768   // Verify SRC1 for VOP2 and VOPC
 769   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 770     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 771     if (Src1.isImm() || Src1.isFPImm()) {
 772       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 773       return false;
 774     }
 775   }
 776
 777   // Verify VOP3
 778   if (isVOP3(Opcode)) {
 779     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 780       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 781       return false;
 782     }
 783     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 784       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 785       return false;
 786     }
 787     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 788       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 789       return false;
 790     }
 791   }
 792
 793   // Verify misc. restrictions on specific instructions.
 794   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
 795       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
 796     MI->dump();
 797
 798     const MachineOperand &Src0 = MI->getOperand(2);
 799     const MachineOperand &Src1 = MI->getOperand(3);
 800     const MachineOperand &Src2 = MI->getOperand(4);
 801     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
 802       if (!compareMachineOp(Src0, Src1) &&
 803           !compareMachineOp(Src0, Src2)) {
 804         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
 805         return false;
 806       }
 807     }
 808   }
 809
 810   return true;
 811 }
 812
 813 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 814   switch (MI.getOpcode()) {
 815   default: return AMDGPU::INSTRUCTION_LIST_END;
 816   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 817   case AMDGPU::COPY: return AMDGPU::COPY;
 818   case AMDGPU::PHI: return AMDGPU::PHI;
 819   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
 820   case AMDGPU::S_MOV_B32:
 821     return MI.getOperand(1).isReg() ?
 822            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 823   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
 824   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 825   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
 826   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 827   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 828   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
 829   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
 830   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
 831   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
 832   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
 833   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
 834   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 835   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 836   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 837   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 838   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 839   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 840   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
 841   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
 842   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
 843   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
 844   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
 845   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
 846   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
 847   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
 848   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
 849   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
 850   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
 851   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
 852   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
 853   case AMDGPU::S_LOAD_DWORD_IMM:
 854   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
 855   case AMDGPU::S_LOAD_DWORDX2_IMM:
 856   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
 857   case AMDGPU::S_LOAD_DWORDX4_IMM:
 858   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
 859   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
 860   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
 861   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
 862   }
 863 }
 864
 865 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 866   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 867 }
 868
 869 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 870                                                       unsigned OpNo) const {
 871   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 872   const MCInstrDesc &Desc = get(MI.getOpcode());
 873   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 874       Desc.OpInfo[OpNo].RegClass == -1)
 875     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 876
 877   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 878   return RI.getRegClass(RCID);
 879 }
 880
 881 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 882   switch (MI.getOpcode()) {
 883   case AMDGPU::COPY:
 884   case AMDGPU::REG_SEQUENCE:
 885   case AMDGPU::PHI:
 886   case AMDGPU::INSERT_SUBREG:
 887     return RI.hasVGPRs(getOpRegClass(MI, 0));
 888   default:
 889     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 890   }
 891 }
 892
 893 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 894   MachineBasicBlock::iterator I = MI;
 895   MachineOperand &MO = MI->getOperand(OpIdx);
 896   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 897   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 898   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 899   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 900   if (MO.isReg()) {
 901     Opcode = AMDGPU::COPY;
 902   } else if (RI.isSGPRClass(RC)) {
 903     Opcode = AMDGPU::S_MOV_B32;
 904   }
 905
 906   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
 907   unsigned Reg = MRI.createVirtualRegister(VRC);
 908   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
 909           Reg).addOperand(MO);
 910   MO.ChangeToRegister(Reg, false);
 911 }
 912
 913 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
 914                                          MachineRegisterInfo &MRI,
 915                                          MachineOperand &SuperReg,
 916                                          const TargetRegisterClass *SuperRC,
 917                                          unsigned SubIdx,
 918                                          const TargetRegisterClass *SubRC)
 919                                          const {
 920   assert(SuperReg.isReg());
 921
 922   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
 923   unsigned SubReg = MRI.createVirtualRegister(SubRC);
 924
 925   // Just in case the super register is itself a sub-register, copy it to a new
 926   // value so we don't need to worry about merging its subreg index with the
 927   // SubIdx passed to this function. The register coalescer should be able to
 928   // eliminate this extra copy.
 929   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
 930           NewSuperReg)
 931           .addOperand(SuperReg);
 932
 933   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
 934           SubReg)
 935           .addReg(NewSuperReg, 0, SubIdx);
 936   return SubReg;
 937 }
 938
 939 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
 940   MachineBasicBlock::iterator MII,
 941   MachineRegisterInfo &MRI,
 942   MachineOperand &Op,
 943   const TargetRegisterClass *SuperRC,
 944   unsigned SubIdx,
 945   const TargetRegisterClass *SubRC) const {
 946   if (Op.isImm()) {
 947     // XXX - Is there a better way to do this?
 948     if (SubIdx == AMDGPU::sub0)
 949       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
 950     if (SubIdx == AMDGPU::sub1)
 951       return MachineOperand::CreateImm(Op.getImm() >> 32);
 952
 953     llvm_unreachable("Unhandled register index for immediate");
 954   }
 955
 956   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
 957                                        SubIdx, SubRC);
 958   return MachineOperand::CreateReg(SubReg, false);
 959 }
 960
 961 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
 962                                     MachineBasicBlock::iterator MI,
 963                                     MachineRegisterInfo &MRI,
 964                                     const TargetRegisterClass *RC,
 965                                     const MachineOperand &Op) const {
 966   MachineBasicBlock *MBB = MI->getParent();
 967   DebugLoc DL = MI->getDebugLoc();
 968   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 969   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 970   unsigned Dst = MRI.createVirtualRegister(RC);
 971
 972   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
 973                              LoDst)
 974     .addImm(Op.getImm() & 0xFFFFFFFF);
 975   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
 976                              HiDst)
 977     .addImm(Op.getImm() >> 32);
 978
 979   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
 980     .addReg(LoDst)
 981     .addImm(AMDGPU::sub0)
 982     .addReg(HiDst)
 983     .addImm(AMDGPU::sub1);
 984
 985   Worklist.push_back(Lo);
 986   Worklist.push_back(Hi);
 987
 988   return Dst;
 989 }
 990
 991 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
 992   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 993   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 994                                            AMDGPU::OpName::src0);
 995   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 996                                            AMDGPU::OpName::src1);
 997   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 998                                            AMDGPU::OpName::src2);
 999
1000   // Legalize VOP2
1001   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1002     MachineOperand &Src0 = MI->getOperand(Src0Idx);
1003     MachineOperand &Src1 = MI->getOperand(Src1Idx);
1004
1005     // If the instruction implicitly reads VCC, we can't have any SGPR operands,
1006     // so move any.
1007     bool ReadsVCC = MI->readsRegister(AMDGPU::VCC, &RI);
1008     if (ReadsVCC && Src0.isReg() &&
1009         RI.isSGPRClass(MRI.getRegClass(Src0.getReg()))) {
1010       legalizeOpWithMove(MI, Src0Idx);
1011       return;
1012     }
1013
1014     if (ReadsVCC && Src1.isReg() &&
1015         RI.isSGPRClass(MRI.getRegClass(Src1.getReg()))) {
1016       legalizeOpWithMove(MI, Src1Idx);
1017       return;
1018     }
1019
1020     // Legalize VOP2 instructions where src1 is not a VGPR. An SGPR input must
1021     // be the first operand, and there can only be one.
1022     if (Src1.isImm() || Src1.isFPImm() ||
1023         (Src1.isReg() && RI.isSGPRClass(MRI.getRegClass(Src1.getReg())))) {
1024       if (MI->isCommutable()) {
1025         if (commuteInstruction(MI))
1026           return;
1027       }
1028       legalizeOpWithMove(MI, Src1Idx);
1029     }
1030   }
1031
1032   // XXX - Do any VOP3 instructions read VCC?
1033   // Legalize VOP3
1034   if (isVOP3(MI->getOpcode())) {
1035     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
1036     unsigned SGPRReg = AMDGPU::NoRegister;
1037     for (unsigned i = 0; i < 3; ++i) {
1038       int Idx = VOP3Idx[i];
1039       if (Idx == -1)
1040         continue;
1041       MachineOperand &MO = MI->getOperand(Idx);
1042
1043       if (MO.isReg()) {
1044         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1045           continue; // VGPRs are legal
1046
1047         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1048
1049         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1050           SGPRReg = MO.getReg();
1051           // We can use one SGPR in each VOP3 instruction.
1052           continue;
1053         }
1054       } else if (!isLiteralConstant(MO)) {
1055         // If it is not a register and not a literal constant, then it must be
1056         // an inline constant which is always legal.
1057         continue;
1058       }
1059       // If we make it this far, then the operand is not legal and we must
1060       // legalize it.
1061       legalizeOpWithMove(MI, Idx);
1062     }
1063   }
1064
1065   // Legalize REG_SEQUENCE and PHI
1066   // The register class of the operands much be the same type as the register
1067   // class of the output.
1068   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1069       MI->getOpcode() == AMDGPU::PHI) {
1070     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1071     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1072       if (!MI->getOperand(i).isReg() ||
1073           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1074         continue;
1075       const TargetRegisterClass *OpRC =
1076               MRI.getRegClass(MI->getOperand(i).getReg());
1077       if (RI.hasVGPRs(OpRC)) {
1078         VRC = OpRC;
1079       } else {
1080         SRC = OpRC;
1081       }
1082     }
1083
1084     // If any of the operands are VGPR registers, then they all most be
1085     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1086     // them.
1087     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1088       if (!VRC) {
1089         assert(SRC);
1090         VRC = RI.getEquivalentVGPRClass(SRC);
1091       }
1092       RC = VRC;
1093     } else {
1094       RC = SRC;
1095     }
1096
1097     // Update all the operands so they have the same type.
1098     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1099       if (!MI->getOperand(i).isReg() ||
1100           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1101         continue;
1102       unsigned DstReg = MRI.createVirtualRegister(RC);
1103       MachineBasicBlock *InsertBB;
1104       MachineBasicBlock::iterator Insert;
1105       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1106         InsertBB = MI->getParent();
1107         Insert = MI;
1108       } else {
1109         // MI is a PHI instruction.
1110         InsertBB = MI->getOperand(i + 1).getMBB();
1111         Insert = InsertBB->getFirstTerminator();
1112       }
1113       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1114               get(AMDGPU::COPY), DstReg)
1115               .addOperand(MI->getOperand(i));
1116       MI->getOperand(i).setReg(DstReg);
1117     }
1118   }
1119
1120   // Legalize INSERT_SUBREG
1121   // src0 must have the same register class as dst
1122   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1123     unsigned Dst = MI->getOperand(0).getReg();
1124     unsigned Src0 = MI->getOperand(1).getReg();
1125     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1126     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1127     if (DstRC != Src0RC) {
1128       MachineBasicBlock &MBB = *MI->getParent();
1129       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1130       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1131               .addReg(Src0);
1132       MI->getOperand(1).setReg(NewSrc0);
1133     }
1134     return;
1135   }
1136
1137   // Legalize MUBUF* instructions
1138   // FIXME: If we start using the non-addr64 instructions for compute, we
1139   // may need to legalize them here.
1140
1141   int SRsrcIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1142                                             AMDGPU::OpName::srsrc);
1143   int VAddrIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1144                                              AMDGPU::OpName::vaddr);
1145   if (SRsrcIdx != -1 && VAddrIdx != -1) {
1146     const TargetRegisterClass *VAddrRC =
1147         RI.getRegClass(get(MI->getOpcode()).OpInfo[VAddrIdx].RegClass);
1148
1149     if(VAddrRC->getSize() == 8 &&
1150        MRI.getRegClass(MI->getOperand(SRsrcIdx).getReg()) != VAddrRC) {
1151       // We have a MUBUF instruction that uses a 64-bit vaddr register and
1152       // srsrc has the incorrect register class.  In order to fix this, we
1153       // need to extract the pointer from the resource descriptor (srsrc),
1154       // add it to the value of vadd,  then store the result in the vaddr
1155       // operand.  Then, we need to set the pointer field of the resource
1156       // descriptor to zero.
1157
1158       MachineBasicBlock &MBB = *MI->getParent();
1159       MachineOperand &SRsrcOp = MI->getOperand(SRsrcIdx);
1160       MachineOperand &VAddrOp = MI->getOperand(VAddrIdx);
1161       unsigned SRsrcPtrLo, SRsrcPtrHi, VAddrLo, VAddrHi;
1162       unsigned NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1163       unsigned NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1164       unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1165       unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1166       unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1167       unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1168       unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1169
1170       // SRsrcPtrLo = srsrc:sub0
1171       SRsrcPtrLo = buildExtractSubReg(MI, MRI, SRsrcOp,
1172           &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1173
1174       // SRsrcPtrHi = srsrc:sub1
1175       SRsrcPtrHi = buildExtractSubReg(MI, MRI, SRsrcOp,
1176           &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1177
1178       // VAddrLo = vaddr:sub0
1179       VAddrLo = buildExtractSubReg(MI, MRI, VAddrOp,
1180           &AMDGPU::VReg_64RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1181
1182       // VAddrHi = vaddr:sub1
1183       VAddrHi = buildExtractSubReg(MI, MRI, VAddrOp,
1184           &AMDGPU::VReg_64RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1185
1186       // NewVaddrLo = SRsrcPtrLo + VAddrLo
1187       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1188               NewVAddrLo)
1189               .addReg(SRsrcPtrLo)
1190               .addReg(VAddrLo)
1191               .addReg(AMDGPU::VCC, RegState::Define | RegState::Implicit);
1192
1193       // NewVaddrHi = SRsrcPtrHi + VAddrHi
1194       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1195               NewVAddrHi)
1196               .addReg(SRsrcPtrHi)
1197               .addReg(VAddrHi)
1198               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1199               .addReg(AMDGPU::VCC, RegState::Implicit);
1200
1201       // NewVaddr = {NewVaddrHi, NewVaddrLo}
1202       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1203               NewVAddr)
1204               .addReg(NewVAddrLo)
1205               .addImm(AMDGPU::sub0)
1206               .addReg(NewVAddrHi)
1207               .addImm(AMDGPU::sub1);
1208
1209       // Zero64 = 0
1210       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1211               Zero64)
1212               .addImm(0);
1213
1214       // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1215       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1216               SRsrcFormatLo)
1217               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1218
1219       // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1220       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1221               SRsrcFormatHi)
1222               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1223
1224       // NewSRsrc = {Zero64, SRsrcFormat}
1225       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1226               NewSRsrc)
1227               .addReg(Zero64)
1228               .addImm(AMDGPU::sub0_sub1)
1229               .addReg(SRsrcFormatLo)
1230               .addImm(AMDGPU::sub2)
1231               .addReg(SRsrcFormatHi)
1232               .addImm(AMDGPU::sub3);
1233
1234       // Update the instruction to use NewVaddr
1235       MI->getOperand(VAddrIdx).setReg(NewVAddr);
1236       // Update the instruction to use NewSRsrc
1237       MI->getOperand(SRsrcIdx).setReg(NewSRsrc);
1238     }
1239   }
1240 }
1241
1242 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1243   MachineBasicBlock *MBB = MI->getParent();
1244   switch (MI->getOpcode()) {
1245     case AMDGPU::S_LOAD_DWORD_IMM:
1246     case AMDGPU::S_LOAD_DWORD_SGPR:
1247     case AMDGPU::S_LOAD_DWORDX2_IMM:
1248     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1249     case AMDGPU::S_LOAD_DWORDX4_IMM:
1250     case AMDGPU::S_LOAD_DWORDX4_SGPR:
1251       unsigned NewOpcode = getVALUOp(*MI);
1252       unsigned RegOffset;
1253       unsigned ImmOffset;
1254
1255       if (MI->getOperand(2).isReg()) {
1256         RegOffset = MI->getOperand(2).getReg();
1257         ImmOffset = 0;
1258       } else {
1259         assert(MI->getOperand(2).isImm());
1260         // SMRD instructions take a dword offsets and MUBUF instructions
1261         // take a byte offset.
1262         ImmOffset = MI->getOperand(2).getImm() << 2;
1263         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1264         if (isUInt<12>(ImmOffset)) {
1265           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1266                   RegOffset)
1267                   .addImm(0);
1268         } else {
1269           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1270                   RegOffset)
1271                   .addImm(ImmOffset);
1272           ImmOffset = 0;
1273         }
1274       }
1275
1276       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1277       unsigned DWord0 = RegOffset;
1278       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1279       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1280       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1281
1282       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1283               .addImm(0);
1284       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1285               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1286       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1287               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1288       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1289               .addReg(DWord0)
1290               .addImm(AMDGPU::sub0)
1291               .addReg(DWord1)
1292               .addImm(AMDGPU::sub1)
1293               .addReg(DWord2)
1294               .addImm(AMDGPU::sub2)
1295               .addReg(DWord3)
1296               .addImm(AMDGPU::sub3);
1297      MI->setDesc(get(NewOpcode));
1298      if (MI->getOperand(2).isReg()) {
1299        MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1300      } else {
1301        MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1302      }
1303      MI->getOperand(1).setReg(SRsrc);
1304      MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1305   }
1306 }
1307
1308 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1309   SmallVector<MachineInstr *, 128> Worklist;
1310   Worklist.push_back(&TopInst);
1311
1312   while (!Worklist.empty()) {
1313     MachineInstr *Inst = Worklist.pop_back_val();
1314     MachineBasicBlock *MBB = Inst->getParent();
1315     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1316
1317     unsigned Opcode = Inst->getOpcode();
1318     unsigned NewOpcode = getVALUOp(*Inst);
1319
1320     // Handle some special cases
1321     switch (Opcode) {
1322     default:
1323       if (isSMRD(Inst->getOpcode())) {
1324         moveSMRDToVALU(Inst, MRI);
1325       }
1326       break;
1327     case AMDGPU::S_MOV_B64: {
1328       DebugLoc DL = Inst->getDebugLoc();
1329
1330       // If the source operand is a register we can replace this with a
1331       // copy.
1332       if (Inst->getOperand(1).isReg()) {
1333         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1334           .addOperand(Inst->getOperand(0))
1335           .addOperand(Inst->getOperand(1));
1336         Worklist.push_back(Copy);
1337       } else {
1338         // Otherwise, we need to split this into two movs, because there is
1339         // no 64-bit VALU move instruction.
1340         unsigned Reg = Inst->getOperand(0).getReg();
1341         unsigned Dst = split64BitImm(Worklist,
1342                                      Inst,
1343                                      MRI,
1344                                      MRI.getRegClass(Reg),
1345                                      Inst->getOperand(1));
1346         MRI.replaceRegWith(Reg, Dst);
1347       }
1348       Inst->eraseFromParent();
1349       continue;
1350     }
1351     case AMDGPU::S_AND_B64:
1352       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1353       Inst->eraseFromParent();
1354       continue;
1355
1356     case AMDGPU::S_OR_B64:
1357       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1358       Inst->eraseFromParent();
1359       continue;
1360
1361     case AMDGPU::S_XOR_B64:
1362       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1363       Inst->eraseFromParent();
1364       continue;
1365
1366     case AMDGPU::S_NOT_B64:
1367       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1368       Inst->eraseFromParent();
1369       continue;
1370
1371     case AMDGPU::S_BCNT1_I32_B64:
1372       splitScalar64BitBCNT(Worklist, Inst);
1373       Inst->eraseFromParent();
1374       continue;
1375
1376     case AMDGPU::S_BFE_U64:
1377     case AMDGPU::S_BFE_I64:
1378     case AMDGPU::S_BFM_B64:
1379       llvm_unreachable("Moving this op to VALU not implemented");
1380     }
1381
1382     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1383       // We cannot move this instruction to the VALU, so we should try to
1384       // legalize its operands instead.
1385       legalizeOperands(Inst);
1386       continue;
1387     }
1388
1389     // Use the new VALU Opcode.
1390     const MCInstrDesc &NewDesc = get(NewOpcode);
1391     Inst->setDesc(NewDesc);
1392
1393     // Remove any references to SCC. Vector instructions can't read from it, and
1394     // We're just about to add the implicit use / defs of VCC, and we don't want
1395     // both.
1396     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1397       MachineOperand &Op = Inst->getOperand(i);
1398       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1399         Inst->RemoveOperand(i);
1400     }
1401
1402     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1403       // We are converting these to a BFE, so we need to add the missing
1404       // operands for the size and offset.
1405       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1406       Inst->addOperand(Inst->getOperand(1));
1407       Inst->getOperand(1).ChangeToImmediate(0);
1408       Inst->addOperand(MachineOperand::CreateImm(0));
1409       Inst->addOperand(MachineOperand::CreateImm(0));
1410       Inst->addOperand(MachineOperand::CreateImm(0));
1411       Inst->addOperand(MachineOperand::CreateImm(Size));
1412
1413       // XXX - Other pointless operands. There are 4, but it seems you only need
1414       // 3 to not hit an assertion later in MCInstLower.
1415       Inst->addOperand(MachineOperand::CreateImm(0));
1416       Inst->addOperand(MachineOperand::CreateImm(0));
1417     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1418       // The VALU version adds the second operand to the result, so insert an
1419       // extra 0 operand.
1420       Inst->addOperand(MachineOperand::CreateImm(0));
1421     }
1422
1423     addDescImplicitUseDef(NewDesc, Inst);
1424
1425     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1426       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1427       // If we need to move this to VGPRs, we need to unpack the second operand
1428       // back into the 2 separate ones for bit offset and width.
1429       assert(OffsetWidthOp.isImm() &&
1430              "Scalar BFE is only implemented for constant width and offset");
1431       uint32_t Imm = OffsetWidthOp.getImm();
1432
1433       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1434       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1435
1436       Inst->RemoveOperand(2); // Remove old immediate.
1437       Inst->addOperand(Inst->getOperand(1));
1438       Inst->getOperand(1).ChangeToImmediate(0);
1439       Inst->addOperand(MachineOperand::CreateImm(0));
1440       Inst->addOperand(MachineOperand::CreateImm(Offset));
1441       Inst->addOperand(MachineOperand::CreateImm(0));
1442       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1443       Inst->addOperand(MachineOperand::CreateImm(0));
1444       Inst->addOperand(MachineOperand::CreateImm(0));
1445     }
1446
1447     // Update the destination register class.
1448
1449     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1450
1451     switch (Opcode) {
1452       // For target instructions, getOpRegClass just returns the virtual
1453       // register class associated with the operand, so we need to find an
1454       // equivalent VGPR register class in order to move the instruction to the
1455       // VALU.
1456     case AMDGPU::COPY:
1457     case AMDGPU::PHI:
1458     case AMDGPU::REG_SEQUENCE:
1459     case AMDGPU::INSERT_SUBREG:
1460       if (RI.hasVGPRs(NewDstRC))
1461         continue;
1462       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1463       if (!NewDstRC)
1464         continue;
1465       break;
1466     default:
1467       break;
1468     }
1469
1470     unsigned DstReg = Inst->getOperand(0).getReg();
1471     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1472     MRI.replaceRegWith(DstReg, NewDstReg);
1473
1474     // Legalize the operands
1475     legalizeOperands(Inst);
1476
1477     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1478            E = MRI.use_end(); I != E; ++I) {
1479       MachineInstr &UseMI = *I->getParent();
1480       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1481         Worklist.push_back(&UseMI);
1482       }
1483     }
1484   }
1485 }
1486
1487 //===----------------------------------------------------------------------===//
1488 // Indirect addressing callbacks
1489 //===----------------------------------------------------------------------===//
1490
1491 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1492                                                  unsigned Channel) const {
1493   assert(Channel == 0);
1494   return RegIndex;
1495 }
1496
1497 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1498   return &AMDGPU::VReg_32RegClass;
1499 }
1500
1501 void SIInstrInfo::splitScalar64BitUnaryOp(
1502   SmallVectorImpl<MachineInstr *> &Worklist,
1503   MachineInstr *Inst,
1504   unsigned Opcode) const {
1505   MachineBasicBlock &MBB = *Inst->getParent();
1506   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1507
1508   MachineOperand &Dest = Inst->getOperand(0);
1509   MachineOperand &Src0 = Inst->getOperand(1);
1510   DebugLoc DL = Inst->getDebugLoc();
1511
1512   MachineBasicBlock::iterator MII = Inst;
1513
1514   const MCInstrDesc &InstDesc = get(Opcode);
1515   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1516     MRI.getRegClass(Src0.getReg()) :
1517     &AMDGPU::SGPR_32RegClass;
1518
1519   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1520
1521   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1522                                                        AMDGPU::sub0, Src0SubRC);
1523
1524   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1525   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1526
1527   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1528   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1529     .addOperand(SrcReg0Sub0);
1530
1531   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1532                                                        AMDGPU::sub1, Src0SubRC);
1533
1534   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1535   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1536     .addOperand(SrcReg0Sub1);
1537
1538   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1539   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1540     .addReg(DestSub0)
1541     .addImm(AMDGPU::sub0)
1542     .addReg(DestSub1)
1543     .addImm(AMDGPU::sub1);
1544
1545   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1546
1547   // Try to legalize the operands in case we need to swap the order to keep it
1548   // valid.
1549   Worklist.push_back(LoHalf);
1550   Worklist.push_back(HiHalf);
1551 }
1552
1553 void SIInstrInfo::splitScalar64BitBinaryOp(
1554   SmallVectorImpl<MachineInstr *> &Worklist,
1555   MachineInstr *Inst,
1556   unsigned Opcode) const {
1557   MachineBasicBlock &MBB = *Inst->getParent();
1558   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1559
1560   MachineOperand &Dest = Inst->getOperand(0);
1561   MachineOperand &Src0 = Inst->getOperand(1);
1562   MachineOperand &Src1 = Inst->getOperand(2);
1563   DebugLoc DL = Inst->getDebugLoc();
1564
1565   MachineBasicBlock::iterator MII = Inst;
1566
1567   const MCInstrDesc &InstDesc = get(Opcode);
1568   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1569     MRI.getRegClass(Src0.getReg()) :
1570     &AMDGPU::SGPR_32RegClass;
1571
1572   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1573   const TargetRegisterClass *Src1RC = Src1.isReg() ?
1574     MRI.getRegClass(Src1.getReg()) :
1575     &AMDGPU::SGPR_32RegClass;
1576
1577   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
1578
1579   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1580                                                        AMDGPU::sub0, Src0SubRC);
1581   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1582                                                        AMDGPU::sub0, Src1SubRC);
1583
1584   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1585   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1586
1587   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1588   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1589     .addOperand(SrcReg0Sub0)
1590     .addOperand(SrcReg1Sub0);
1591
1592   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1593                                                        AMDGPU::sub1, Src0SubRC);
1594   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1595                                                        AMDGPU::sub1, Src1SubRC);
1596
1597   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1598   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1599     .addOperand(SrcReg0Sub1)
1600     .addOperand(SrcReg1Sub1);
1601
1602   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1603   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1604     .addReg(DestSub0)
1605     .addImm(AMDGPU::sub0)
1606     .addReg(DestSub1)
1607     .addImm(AMDGPU::sub1);
1608
1609   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1610
1611   // Try to legalize the operands in case we need to swap the order to keep it
1612   // valid.
1613   Worklist.push_back(LoHalf);
1614   Worklist.push_back(HiHalf);
1615 }
1616
1617 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
1618                                        MachineInstr *Inst) const {
1619   MachineBasicBlock &MBB = *Inst->getParent();
1620   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1621
1622   MachineBasicBlock::iterator MII = Inst;
1623   DebugLoc DL = Inst->getDebugLoc();
1624
1625   MachineOperand &Dest = Inst->getOperand(0);
1626   MachineOperand &Src = Inst->getOperand(1);
1627
1628   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
1629   const TargetRegisterClass *SrcRC = Src.isReg() ?
1630     MRI.getRegClass(Src.getReg()) :
1631     &AMDGPU::SGPR_32RegClass;
1632
1633   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1634   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1635
1636   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
1637
1638   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1639                                                       AMDGPU::sub0, SrcSubRC);
1640   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1641                                                       AMDGPU::sub1, SrcSubRC);
1642
1643   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
1644     .addOperand(SrcRegSub0)
1645     .addImm(0);
1646
1647   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
1648     .addOperand(SrcRegSub1)
1649     .addReg(MidReg);
1650
1651   MRI.replaceRegWith(Dest.getReg(), ResultReg);
1652
1653   Worklist.push_back(First);
1654   Worklist.push_back(Second);
1655 }
1656
1657 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
1658                                         MachineInstr *Inst) const {
1659   // Add the implict and explicit register definitions.
1660   if (NewDesc.ImplicitUses) {
1661     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
1662       unsigned Reg = NewDesc.ImplicitUses[i];
1663       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
1664     }
1665   }
1666
1667   if (NewDesc.ImplicitDefs) {
1668     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
1669       unsigned Reg = NewDesc.ImplicitDefs[i];
1670       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
1671     }
1672   }
1673 }
1674
1675 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1676                                    MachineBasicBlock *MBB,
1677                                    MachineBasicBlock::iterator I,
1678                                    unsigned ValueReg,
1679                                    unsigned Address, unsigned OffsetReg) const {
1680   const DebugLoc &DL = MBB->findDebugLoc(I);
1681   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1682                                       getIndirectIndexBegin(*MBB->getParent()));
1683
1684   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1685           .addReg(IndirectBaseReg, RegState::Define)
1686           .addOperand(I->getOperand(0))
1687           .addReg(IndirectBaseReg)
1688           .addReg(OffsetReg)
1689           .addImm(0)
1690           .addReg(ValueReg);
1691 }
1692
1693 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1694                                    MachineBasicBlock *MBB,
1695                                    MachineBasicBlock::iterator I,
1696                                    unsigned ValueReg,
1697                                    unsigned Address, unsigned OffsetReg) const {
1698   const DebugLoc &DL = MBB->findDebugLoc(I);
1699   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1700                                       getIndirectIndexBegin(*MBB->getParent()));
1701
1702   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
1703           .addOperand(I->getOperand(0))
1704           .addOperand(I->getOperand(1))
1705           .addReg(IndirectBaseReg)
1706           .addReg(OffsetReg)
1707           .addImm(0);
1708
1709 }
1710
1711 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1712                                             const MachineFunction &MF) const {
1713   int End = getIndirectIndexEnd(MF);
1714   int Begin = getIndirectIndexBegin(MF);
1715
1716   if (End == -1)
1717     return;
1718
1719
1720   for (int Index = Begin; Index <= End; ++Index)
1721     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
1722
1723   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
1724     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
1725
1726   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
1727     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
1728
1729   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
1730     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
1731
1732   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
1733     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
1734
1735   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
1736     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
1737 }
1738
1739 const MachineOperand *SIInstrInfo::getNamedOperand(const MachineInstr& MI,
1740                                                    unsigned OperandName) const {
1741   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
1742   if (Idx == -1)
1743     return nullptr;
1744
1745   return &MI.getOperand(Idx);
1746 }