lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26
  27 using namespace llvm;
  28
  29 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  30   : AMDGPUInstrInfo(st),
  31     RI(st) { }
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
  92
  93     // Check base reg.
  94     if (Load0->getOperand(1) != Load1->getOperand(1))
  95       return false;
  96
  97     // Check chain.
  98     if (findChainOperand(Load0) != findChainOperand(Load1))
  99       return false;
 100
 101     // Skip read2 / write2 variants for simplicity.
 102     // TODO: We should report true if the used offsets are adjacent (excluded
 103     // st64 versions).
 104     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 105         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 106       return false;
 107
 108     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 109     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 110     return true;
 111   }
 112
 113   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 114     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 115
 116     // Check base reg.
 117     if (Load0->getOperand(0) != Load1->getOperand(0))
 118       return false;
 119
 120     // Check chain.
 121     if (findChainOperand(Load0) != findChainOperand(Load1))
 122       return false;
 123
 124     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 125     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 126     return true;
 127   }
 128
 129   // MUBUF and MTBUF can access the same addresses.
 130   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 131
 132     // MUBUF and MTBUF have vaddr at different indices.
 133     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 134         findChainOperand(Load0) != findChainOperand(Load1) ||
 135         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 136         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 137       return false;
 138
 139     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 140     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 141
 142     if (OffIdx0 == -1 || OffIdx1 == -1)
 143       return false;
 144
 145     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 146     // inlcude the output in the operand list, but SDNodes don't, we need to
 147     // subtract the index by one.
 148     --OffIdx0;
 149     --OffIdx1;
 150
 151     SDValue Off0 = Load0->getOperand(OffIdx0);
 152     SDValue Off1 = Load1->getOperand(OffIdx1);
 153
 154     // The offset might be a FrameIndexSDNode.
 155     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 156       return false;
 157
 158     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 159     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 160     return true;
 161   }
 162
 163   return false;
 164 }
 165
 166 static bool isStride64(unsigned Opc) {
 167   switch (Opc) {
 168   case AMDGPU::DS_READ2ST64_B32:
 169   case AMDGPU::DS_READ2ST64_B64:
 170   case AMDGPU::DS_WRITE2ST64_B32:
 171   case AMDGPU::DS_WRITE2ST64_B64:
 172     return true;
 173   default:
 174     return false;
 175   }
 176 }
 177
 178 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 179                                        unsigned &BaseReg, unsigned &Offset,
 180                                        const TargetRegisterInfo *TRI) const {
 181   unsigned Opc = LdSt->getOpcode();
 182   if (isDS(Opc)) {
 183     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 184                                                       AMDGPU::OpName::offset);
 185     if (OffsetImm) {
 186       // Normal, single offset LDS instruction.
 187       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 188                                                       AMDGPU::OpName::addr);
 189
 190       BaseReg = AddrReg->getReg();
 191       Offset = OffsetImm->getImm();
 192       return true;
 193     }
 194
 195     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 196     // these as a load with a single offset if the 2 offsets are consecutive. We
 197     // will use this for some partially aligned loads.
 198     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 199                                                        AMDGPU::OpName::offset0);
 200     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 201                                                        AMDGPU::OpName::offset1);
 202
 203     uint8_t Offset0 = Offset0Imm->getImm();
 204     uint8_t Offset1 = Offset1Imm->getImm();
 205     assert(Offset1 > Offset0);
 206
 207     if (Offset1 - Offset0 == 1) {
 208       // Each of these offsets is in element sized units, so we need to convert
 209       // to bytes of the individual reads.
 210
 211       unsigned EltSize;
 212       if (LdSt->mayLoad())
 213         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 214       else {
 215         assert(LdSt->mayStore());
 216         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 217         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 218       }
 219
 220       if (isStride64(Opc))
 221         EltSize *= 64;
 222
 223       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 224                                                       AMDGPU::OpName::addr);
 225       BaseReg = AddrReg->getReg();
 226       Offset = EltSize * Offset0;
 227       return true;
 228     }
 229
 230     return false;
 231   }
 232
 233   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 234     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 235       return false;
 236
 237     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 238                                                     AMDGPU::OpName::vaddr);
 239     if (!AddrReg)
 240       return false;
 241
 242     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 243                                                       AMDGPU::OpName::offset);
 244     BaseReg = AddrReg->getReg();
 245     Offset = OffsetImm->getImm();
 246     return true;
 247   }
 248
 249   if (isSMRD(Opc)) {
 250     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 251                                                       AMDGPU::OpName::offset);
 252     if (!OffsetImm)
 253       return false;
 254
 255     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 256                                                      AMDGPU::OpName::sbase);
 257     BaseReg = SBaseReg->getReg();
 258     Offset = OffsetImm->getImm();
 259     return true;
 260   }
 261
 262   return false;
 263 }
 264
 265 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 266                                      MachineInstr *SecondLdSt,
 267                                      unsigned NumLoads) const {
 268   unsigned Opc0 = FirstLdSt->getOpcode();
 269   unsigned Opc1 = SecondLdSt->getOpcode();
 270
 271   // TODO: This needs finer tuning
 272   if (NumLoads > 4)
 273     return false;
 274
 275   if (isDS(Opc0) && isDS(Opc1))
 276     return true;
 277
 278   if (isSMRD(Opc0) && isSMRD(Opc1))
 279     return true;
 280
 281   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 282     return true;
 283
 284   return false;
 285 }
 286
 287 void
 288 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 289                          MachineBasicBlock::iterator MI, DebugLoc DL,
 290                          unsigned DestReg, unsigned SrcReg,
 291                          bool KillSrc) const {
 292
 293   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 294   // the backend.  While it may be theoretically possible to do this, it should
 295   // never be necessary.
 296   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 297
 298   static const int16_t Sub0_15[] = {
 299     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 300     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 301     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 302     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 303   };
 304
 305   static const int16_t Sub0_7[] = {
 306     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 307     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 308   };
 309
 310   static const int16_t Sub0_3[] = {
 311     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 312   };
 313
 314   static const int16_t Sub0_2[] = {
 315     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 316   };
 317
 318   static const int16_t Sub0_1[] = {
 319     AMDGPU::sub0, AMDGPU::sub1, 0
 320   };
 321
 322   unsigned Opcode;
 323   const int16_t *SubIndices;
 324
 325   if (AMDGPU::M0 == DestReg) {
 326     // Check if M0 isn't already set to this value
 327     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 328       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 329
 330       if (!I->definesRegister(AMDGPU::M0))
 331         continue;
 332
 333       unsigned Opc = I->getOpcode();
 334       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 335         break;
 336
 337       if (!I->readsRegister(SrcReg))
 338         break;
 339
 340       // The copy isn't necessary
 341       return;
 342     }
 343   }
 344
 345   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 346     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 347     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 348             .addReg(SrcReg, getKillRegState(KillSrc));
 349     return;
 350
 351   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 352     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 353     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 354             .addReg(SrcReg, getKillRegState(KillSrc));
 355     return;
 356
 357   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 358     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 359     Opcode = AMDGPU::S_MOV_B32;
 360     SubIndices = Sub0_3;
 361
 362   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 363     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 364     Opcode = AMDGPU::S_MOV_B32;
 365     SubIndices = Sub0_7;
 366
 367   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 368     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 369     Opcode = AMDGPU::S_MOV_B32;
 370     SubIndices = Sub0_15;
 371
 372   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 373     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 374            AMDGPU::SReg_32RegClass.contains(SrcReg));
 375     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 376             .addReg(SrcReg, getKillRegState(KillSrc));
 377     return;
 378
 379   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 380     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 381            AMDGPU::SReg_64RegClass.contains(SrcReg));
 382     Opcode = AMDGPU::V_MOV_B32_e32;
 383     SubIndices = Sub0_1;
 384
 385   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 386     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 387     Opcode = AMDGPU::V_MOV_B32_e32;
 388     SubIndices = Sub0_2;
 389
 390   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 391     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 392            AMDGPU::SReg_128RegClass.contains(SrcReg));
 393     Opcode = AMDGPU::V_MOV_B32_e32;
 394     SubIndices = Sub0_3;
 395
 396   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 397     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 398            AMDGPU::SReg_256RegClass.contains(SrcReg));
 399     Opcode = AMDGPU::V_MOV_B32_e32;
 400     SubIndices = Sub0_7;
 401
 402   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 403     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 404            AMDGPU::SReg_512RegClass.contains(SrcReg));
 405     Opcode = AMDGPU::V_MOV_B32_e32;
 406     SubIndices = Sub0_15;
 407
 408   } else {
 409     llvm_unreachable("Can't copy register!");
 410   }
 411
 412   while (unsigned SubIdx = *SubIndices++) {
 413     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 414       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 415
 416     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 417
 418     if (*SubIndices)
 419       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 420   }
 421 }
 422
 423 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 424   int NewOpc;
 425
 426   // Try to map original to commuted opcode
 427   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 428     return NewOpc;
 429
 430   // Try to map commuted to original opcode
 431   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 432     return NewOpc;
 433
 434   return Opcode;
 435 }
 436
 437 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 438
 439   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 440   const TargetMachine &TM = MF->getTarget();
 441
 442   // FIXME: Even though it can cause problems, we need to enable
 443   // spilling at -O0, since the fast register allocator always
 444   // spills registers that are live at the end of blocks.
 445   return MFI->getShaderType() == ShaderType::COMPUTE &&
 446          TM.getOptLevel() == CodeGenOpt::None;
 447
 448 }
 449
 450 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 451                                       MachineBasicBlock::iterator MI,
 452                                       unsigned SrcReg, bool isKill,
 453                                       int FrameIndex,
 454                                       const TargetRegisterClass *RC,
 455                                       const TargetRegisterInfo *TRI) const {
 456   MachineFunction *MF = MBB.getParent();
 457   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 458   DebugLoc DL = MBB.findDebugLoc(MI);
 459   int Opcode = -1;
 460
 461   if (RI.isSGPRClass(RC)) {
 462     // We are only allowed to create one new instruction when spilling
 463     // registers, so we need to use pseudo instruction for spilling
 464     // SGPRs.
 465     switch (RC->getSize() * 8) {
 466       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 467       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 468       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 469       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 470       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 471     }
 472   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 473     switch(RC->getSize() * 8) {
 474       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 475       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 476       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 477       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 478       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 479       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 480     }
 481   }
 482
 483   if (Opcode != -1) {
 484     FrameInfo->setObjectAlignment(FrameIndex, 4);
 485     BuildMI(MBB, MI, DL, get(Opcode))
 486             .addReg(SrcReg)
 487             .addFrameIndex(FrameIndex);
 488   } else {
 489     LLVMContext &Ctx = MF->getFunction()->getContext();
 490     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 491                   " spill register");
 492     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 493             .addReg(SrcReg);
 494   }
 495 }
 496
 497 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 498                                        MachineBasicBlock::iterator MI,
 499                                        unsigned DestReg, int FrameIndex,
 500                                        const TargetRegisterClass *RC,
 501                                        const TargetRegisterInfo *TRI) const {
 502   MachineFunction *MF = MBB.getParent();
 503   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 504   DebugLoc DL = MBB.findDebugLoc(MI);
 505   int Opcode = -1;
 506
 507   if (RI.isSGPRClass(RC)){
 508     switch(RC->getSize() * 8) {
 509       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 510       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 511       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 512       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 513       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 514     }
 515   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 516     switch(RC->getSize() * 8) {
 517       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 518       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 519       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 520       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 521       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 522       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 523     }
 524   }
 525
 526   if (Opcode != -1) {
 527     FrameInfo->setObjectAlignment(FrameIndex, 4);
 528     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 529             .addFrameIndex(FrameIndex);
 530   } else {
 531     LLVMContext &Ctx = MF->getFunction()->getContext();
 532     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 533                   " restore register");
 534     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 535             .addReg(AMDGPU::VGPR0);
 536   }
 537 }
 538
 539 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 540 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 541                                                MachineBasicBlock::iterator MI,
 542                                                RegScavenger *RS, unsigned TmpReg,
 543                                                unsigned FrameOffset,
 544                                                unsigned Size) const {
 545   MachineFunction *MF = MBB.getParent();
 546   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 547   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 548   const SIRegisterInfo *TRI =
 549       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 550   DebugLoc DL = MBB.findDebugLoc(MI);
 551   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 552   unsigned WavefrontSize = ST.getWavefrontSize();
 553
 554   unsigned TIDReg = MFI->getTIDReg();
 555   if (!MFI->hasCalculatedTID()) {
 556     MachineBasicBlock &Entry = MBB.getParent()->front();
 557     MachineBasicBlock::iterator Insert = Entry.front();
 558     DebugLoc DL = Insert->getDebugLoc();
 559
 560     TIDReg = RI.findUnusedVGPR(MF->getRegInfo());
 561     if (TIDReg == AMDGPU::NoRegister)
 562       return TIDReg;
 563
 564
 565     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 566         WorkGroupSize > WavefrontSize) {
 567
 568       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 569       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 570       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 571       unsigned InputPtrReg =
 572           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 573       static const unsigned TIDIGRegs[3] = {
 574         TIDIGXReg, TIDIGYReg, TIDIGZReg
 575       };
 576       for (unsigned Reg : TIDIGRegs) {
 577         if (!Entry.isLiveIn(Reg))
 578           Entry.addLiveIn(Reg);
 579       }
 580
 581       RS->enterBasicBlock(&Entry);
 582       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 583       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 584       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 585               .addReg(InputPtrReg)
 586               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 587       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 588               .addReg(InputPtrReg)
 589               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 590
 591       // NGROUPS.X * NGROUPS.Y
 592       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 593               .addReg(STmp1)
 594               .addReg(STmp0);
 595       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 596       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 597               .addReg(STmp1)
 598               .addReg(TIDIGXReg);
 599       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 600       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 601               .addReg(STmp0)
 602               .addReg(TIDIGYReg)
 603               .addReg(TIDReg);
 604       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 605       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 606               .addReg(TIDReg)
 607               .addReg(TIDIGZReg);
 608     } else {
 609       // Get the wave id
 610       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 611               TIDReg)
 612               .addImm(-1)
 613               .addImm(0);
 614
 615       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e32),
 616               TIDReg)
 617               .addImm(-1)
 618               .addReg(TIDReg);
 619     }
 620
 621     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 622             TIDReg)
 623             .addImm(2)
 624             .addReg(TIDReg);
 625     MFI->setTIDReg(TIDReg);
 626   }
 627
 628   // Add FrameIndex to LDS offset
 629   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 630   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 631           .addImm(LDSOffset)
 632           .addReg(TIDReg);
 633
 634   return TmpReg;
 635 }
 636
 637 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 638                              int Count) const {
 639   while (Count > 0) {
 640     int Arg;
 641     if (Count >= 8)
 642       Arg = 7;
 643     else
 644       Arg = Count - 1;
 645     Count -= 8;
 646     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 647             .addImm(Arg);
 648   }
 649 }
 650
 651 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 652   MachineBasicBlock &MBB = *MI->getParent();
 653   DebugLoc DL = MBB.findDebugLoc(MI);
 654   switch (MI->getOpcode()) {
 655   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 656
 657   case AMDGPU::SI_CONSTDATA_PTR: {
 658     unsigned Reg = MI->getOperand(0).getReg();
 659     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 660     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 661
 662     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 663
 664     // Add 32-bit offset from this instruction to the start of the constant data.
 665     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 666             .addReg(RegLo)
 667             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 668             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 669     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 670             .addReg(RegHi)
 671             .addImm(0)
 672             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 673             .addReg(AMDGPU::SCC, RegState::Implicit);
 674     MI->eraseFromParent();
 675     break;
 676   }
 677   case AMDGPU::SGPR_USE:
 678     // This is just a placeholder for register allocation.
 679     MI->eraseFromParent();
 680     break;
 681   }
 682   return true;
 683 }
 684
 685 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 686                                               bool NewMI) const {
 687   if (MI->getNumOperands() < 3)
 688     return nullptr;
 689
 690   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 691                                            AMDGPU::OpName::src0);
 692   assert(Src0Idx != -1 && "Should always have src0 operand");
 693
 694   if (!MI->getOperand(Src0Idx).isReg())
 695     return nullptr;
 696
 697   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 698                                            AMDGPU::OpName::src1);
 699
 700   // Make sure it s legal to commute operands for VOP2.
 701   if ((Src1Idx != -1) && isVOP2(MI->getOpcode()) &&
 702       (!isOperandLegal(MI, Src0Idx, &MI->getOperand(Src1Idx)) ||
 703        !isOperandLegal(MI, Src1Idx, &MI->getOperand(Src0Idx))))
 704     return nullptr;
 705
 706   if (Src1Idx != -1 && !MI->getOperand(Src1Idx).isReg()) {
 707     // XXX: Commute instructions with FPImm operands
 708     if (NewMI || !MI->getOperand(Src1Idx).isImm() ||
 709        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 710       return nullptr;
 711     }
 712
 713     // XXX: Commute VOP3 instructions with abs and neg set .
 714     const MachineOperand *Abs = getNamedOperand(*MI, AMDGPU::OpName::abs);
 715     const MachineOperand *Neg = getNamedOperand(*MI, AMDGPU::OpName::neg);
 716     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 717                                           AMDGPU::OpName::src0_modifiers);
 718     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 719                                           AMDGPU::OpName::src1_modifiers);
 720     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 721                                           AMDGPU::OpName::src2_modifiers);
 722
 723     if ((Abs && Abs->getImm()) || (Neg && Neg->getImm()) ||
 724         (Src0Mods && Src0Mods->getImm()) || (Src1Mods && Src1Mods->getImm()) ||
 725         (Src2Mods && Src2Mods->getImm()))
 726       return nullptr;
 727
 728     unsigned Reg = MI->getOperand(Src0Idx).getReg();
 729     unsigned SubReg = MI->getOperand(Src0Idx).getSubReg();
 730     MI->getOperand(Src0Idx).ChangeToImmediate(MI->getOperand(Src1Idx).getImm());
 731     MI->getOperand(Src1Idx).ChangeToRegister(Reg, false);
 732     MI->getOperand(Src1Idx).setSubReg(SubReg);
 733   } else {
 734     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 735   }
 736
 737   if (MI)
 738     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 739
 740   return MI;
 741 }
 742
 743 // This needs to be implemented because the source modifiers may be inserted
 744 // between the true commutable operands, and the base
 745 // TargetInstrInfo::commuteInstruction uses it.
 746 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 747                                         unsigned &SrcOpIdx1,
 748                                         unsigned &SrcOpIdx2) const {
 749   const MCInstrDesc &MCID = MI->getDesc();
 750   if (!MCID.isCommutable())
 751     return false;
 752
 753   unsigned Opc = MI->getOpcode();
 754   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 755   if (Src0Idx == -1)
 756     return false;
 757
 758   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 759   // immediate.
 760   if (!MI->getOperand(Src0Idx).isReg())
 761     return false;
 762
 763   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 764   if (Src1Idx == -1)
 765     return false;
 766
 767   if (!MI->getOperand(Src1Idx).isReg())
 768     return false;
 769
 770   SrcOpIdx1 = Src0Idx;
 771   SrcOpIdx2 = Src1Idx;
 772   return true;
 773 }
 774
 775 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 776                                          MachineBasicBlock::iterator I,
 777                                          unsigned DstReg,
 778                                          unsigned SrcReg) const {
 779   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 780                  DstReg) .addReg(SrcReg);
 781 }
 782
 783 bool SIInstrInfo::isMov(unsigned Opcode) const {
 784   switch(Opcode) {
 785   default: return false;
 786   case AMDGPU::S_MOV_B32:
 787   case AMDGPU::S_MOV_B64:
 788   case AMDGPU::V_MOV_B32_e32:
 789   case AMDGPU::V_MOV_B32_e64:
 790     return true;
 791   }
 792 }
 793
 794 bool
 795 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 796   return RC != &AMDGPU::EXECRegRegClass;
 797 }
 798
 799 bool
 800 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 801                                          AliasAnalysis *AA) const {
 802   switch(MI->getOpcode()) {
 803   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 804   case AMDGPU::S_MOV_B32:
 805   case AMDGPU::S_MOV_B64:
 806   case AMDGPU::V_MOV_B32_e32:
 807     return MI->getOperand(1).isImm();
 808   }
 809 }
 810
 811 namespace llvm {
 812 namespace AMDGPU {
 813 // Helper function generated by tablegen.  We are wrapping this with
 814 // an SIInstrInfo function that returns bool rather than int.
 815 int isDS(uint16_t Opcode);
 816 }
 817 }
 818
 819 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 820   return ::AMDGPU::isDS(Opcode) != -1;
 821 }
 822
 823 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 824   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 825 }
 826
 827 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 828   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 829 }
 830
 831 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 832   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 833 }
 834
 835 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 836   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 837 }
 838
 839 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 840   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 841 }
 842
 843 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 844   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 845 }
 846
 847 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 848   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 849 }
 850
 851 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 852   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 853 }
 854
 855 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 856   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 857 }
 858
 859 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 860   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 861 }
 862
 863 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 864   int32_t Val = Imm.getSExtValue();
 865   if (Val >= -16 && Val <= 64)
 866     return true;
 867
 868   // The actual type of the operand does not seem to matter as long
 869   // as the bits match one of the inline immediate values.  For example:
 870   //
 871   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 872   // so it is a legal inline immediate.
 873   //
 874   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 875   // floating-point, so it is a legal inline immediate.
 876
 877   return (APInt::floatToBits(0.0f) == Imm) ||
 878          (APInt::floatToBits(1.0f) == Imm) ||
 879          (APInt::floatToBits(-1.0f) == Imm) ||
 880          (APInt::floatToBits(0.5f) == Imm) ||
 881          (APInt::floatToBits(-0.5f) == Imm) ||
 882          (APInt::floatToBits(2.0f) == Imm) ||
 883          (APInt::floatToBits(-2.0f) == Imm) ||
 884          (APInt::floatToBits(4.0f) == Imm) ||
 885          (APInt::floatToBits(-4.0f) == Imm);
 886 }
 887
 888 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 889   if (MO.isImm())
 890     return isInlineConstant(APInt(32, MO.getImm(), true));
 891
 892   if (MO.isFPImm()) {
 893     APFloat FpImm = MO.getFPImm()->getValueAPF();
 894     return isInlineConstant(FpImm.bitcastToAPInt());
 895   }
 896
 897   return false;
 898 }
 899
 900 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 901   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 902 }
 903
 904 static bool compareMachineOp(const MachineOperand &Op0,
 905                              const MachineOperand &Op1) {
 906   if (Op0.getType() != Op1.getType())
 907     return false;
 908
 909   switch (Op0.getType()) {
 910   case MachineOperand::MO_Register:
 911     return Op0.getReg() == Op1.getReg();
 912   case MachineOperand::MO_Immediate:
 913     return Op0.getImm() == Op1.getImm();
 914   case MachineOperand::MO_FPImmediate:
 915     return Op0.getFPImm() == Op1.getFPImm();
 916   default:
 917     llvm_unreachable("Didn't expect to be comparing these operand types");
 918   }
 919 }
 920
 921 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 922                                  const MachineOperand &MO) const {
 923   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 924
 925   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 926
 927   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 928     return true;
 929
 930   if (OpInfo.RegClass < 0)
 931     return false;
 932
 933   if (isLiteralConstant(MO))
 934     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 935
 936   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 937 }
 938
 939 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 940   switch (AS) {
 941   case AMDGPUAS::GLOBAL_ADDRESS: {
 942     // MUBUF instructions a 12-bit offset in bytes.
 943     return isUInt<12>(OffsetSize);
 944   }
 945   case AMDGPUAS::CONSTANT_ADDRESS: {
 946     // SMRD instructions have an 8-bit offset in dwords.
 947     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 948   }
 949   case AMDGPUAS::LOCAL_ADDRESS:
 950   case AMDGPUAS::REGION_ADDRESS: {
 951     // The single offset versions have a 16-bit offset in bytes.
 952     return isUInt<16>(OffsetSize);
 953   }
 954   case AMDGPUAS::PRIVATE_ADDRESS:
 955     // Indirect register addressing does not use any offsets.
 956   default:
 957     return 0;
 958   }
 959 }
 960
 961 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 962   return AMDGPU::getVOPe32(Opcode) != -1;
 963 }
 964
 965 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 966   // The src0_modifier operand is present on all instructions
 967   // that have modifiers.
 968
 969   return AMDGPU::getNamedOperandIdx(Opcode,
 970                                     AMDGPU::OpName::src0_modifiers) != -1;
 971 }
 972
 973 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
 974                                   const MachineOperand &MO) const {
 975   // Literal constants use the constant bus.
 976   if (isLiteralConstant(MO))
 977     return true;
 978
 979   if (!MO.isReg() || !MO.isUse())
 980     return false;
 981
 982   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 983     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
 984
 985   // FLAT_SCR is just an SGPR pair.
 986   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
 987     return true;
 988
 989   // EXEC register uses the constant bus.
 990   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 991     return true;
 992
 993   // SGPRs use the constant bus
 994   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 995       (!MO.isImplicit() &&
 996       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 997        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 998     return true;
 999   }
1000
1001   return false;
1002 }
1003
1004 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1005                                     StringRef &ErrInfo) const {
1006   uint16_t Opcode = MI->getOpcode();
1007   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1008   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1009   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1010   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1011
1012   // Make sure the number of operands is correct.
1013   const MCInstrDesc &Desc = get(Opcode);
1014   if (!Desc.isVariadic() &&
1015       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1016      ErrInfo = "Instruction has wrong number of operands.";
1017      return false;
1018   }
1019
1020   // Make sure the register classes are correct
1021   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1022     switch (Desc.OpInfo[i].OperandType) {
1023     case MCOI::OPERAND_REGISTER: {
1024       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
1025           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
1026           ErrInfo = "Illegal immediate value for operand.";
1027           return false;
1028         }
1029       }
1030       break;
1031     case MCOI::OPERAND_IMMEDIATE:
1032       // Check if this operand is an immediate.
1033       // FrameIndex operands will be replaced by immediates, so they are
1034       // allowed.
1035       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
1036           !MI->getOperand(i).isFI()) {
1037         ErrInfo = "Expected immediate, but got non-immediate";
1038         return false;
1039       }
1040       // Fall-through
1041     default:
1042       continue;
1043     }
1044
1045     if (!MI->getOperand(i).isReg())
1046       continue;
1047
1048     int RegClass = Desc.OpInfo[i].RegClass;
1049     if (RegClass != -1) {
1050       unsigned Reg = MI->getOperand(i).getReg();
1051       if (TargetRegisterInfo::isVirtualRegister(Reg))
1052         continue;
1053
1054       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1055       if (!RC->contains(Reg)) {
1056         ErrInfo = "Operand has incorrect register class.";
1057         return false;
1058       }
1059     }
1060   }
1061
1062
1063   // Verify VOP*
1064   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1065     unsigned ConstantBusCount = 0;
1066     unsigned SGPRUsed = AMDGPU::NoRegister;
1067     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
1068       const MachineOperand &MO = MI->getOperand(i);
1069       if (usesConstantBus(MRI, MO)) {
1070         if (MO.isReg()) {
1071           if (MO.getReg() != SGPRUsed)
1072             ++ConstantBusCount;
1073           SGPRUsed = MO.getReg();
1074         } else {
1075           ++ConstantBusCount;
1076         }
1077       }
1078     }
1079     if (ConstantBusCount > 1) {
1080       ErrInfo = "VOP* instruction uses the constant bus more than once";
1081       return false;
1082     }
1083   }
1084
1085   // Verify SRC1 for VOP2 and VOPC
1086   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1087     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1088     if (Src1.isImm() || Src1.isFPImm()) {
1089       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1090       return false;
1091     }
1092   }
1093
1094   // Verify VOP3
1095   if (isVOP3(Opcode)) {
1096     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1097       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1098       return false;
1099     }
1100     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1101       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1102       return false;
1103     }
1104     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1105       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1106       return false;
1107     }
1108   }
1109
1110   // Verify misc. restrictions on specific instructions.
1111   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1112       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1113     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1114     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1115     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1116     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1117       if (!compareMachineOp(Src0, Src1) &&
1118           !compareMachineOp(Src0, Src2)) {
1119         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1120         return false;
1121       }
1122     }
1123   }
1124
1125   return true;
1126 }
1127
1128 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1129   switch (MI.getOpcode()) {
1130   default: return AMDGPU::INSTRUCTION_LIST_END;
1131   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1132   case AMDGPU::COPY: return AMDGPU::COPY;
1133   case AMDGPU::PHI: return AMDGPU::PHI;
1134   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1135   case AMDGPU::S_MOV_B32:
1136     return MI.getOperand(1).isReg() ?
1137            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1138   case AMDGPU::S_ADD_I32:
1139   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1140   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1141   case AMDGPU::S_SUB_I32:
1142   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1143   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1144   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1145   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1146   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1147   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1148   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1149   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1150   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1151   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1152   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1153   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1154   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1155   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1156   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1157   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1158   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1159   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1160   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1161   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1162   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1163   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1164   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1165   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1166   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1167   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1168   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1169   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1170   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1171   case AMDGPU::S_LOAD_DWORD_IMM:
1172   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1173   case AMDGPU::S_LOAD_DWORDX2_IMM:
1174   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1175   case AMDGPU::S_LOAD_DWORDX4_IMM:
1176   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1177   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1178   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1179   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1180   }
1181 }
1182
1183 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1184   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1185 }
1186
1187 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1188                                                       unsigned OpNo) const {
1189   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1190   const MCInstrDesc &Desc = get(MI.getOpcode());
1191   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1192       Desc.OpInfo[OpNo].RegClass == -1)
1193     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1194
1195   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1196   return RI.getRegClass(RCID);
1197 }
1198
1199 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1200   switch (MI.getOpcode()) {
1201   case AMDGPU::COPY:
1202   case AMDGPU::REG_SEQUENCE:
1203   case AMDGPU::PHI:
1204   case AMDGPU::INSERT_SUBREG:
1205     return RI.hasVGPRs(getOpRegClass(MI, 0));
1206   default:
1207     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1208   }
1209 }
1210
1211 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1212   MachineBasicBlock::iterator I = MI;
1213   MachineOperand &MO = MI->getOperand(OpIdx);
1214   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1215   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1216   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1217   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1218   if (MO.isReg()) {
1219     Opcode = AMDGPU::COPY;
1220   } else if (RI.isSGPRClass(RC)) {
1221     Opcode = AMDGPU::S_MOV_B32;
1222   }
1223
1224   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1225   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC)) {
1226     VRC = &AMDGPU::VReg_64RegClass;
1227   } else {
1228     VRC = &AMDGPU::VReg_32RegClass;
1229   }
1230   unsigned Reg = MRI.createVirtualRegister(VRC);
1231   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
1232           Reg).addOperand(MO);
1233   MO.ChangeToRegister(Reg, false);
1234 }
1235
1236 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1237                                          MachineRegisterInfo &MRI,
1238                                          MachineOperand &SuperReg,
1239                                          const TargetRegisterClass *SuperRC,
1240                                          unsigned SubIdx,
1241                                          const TargetRegisterClass *SubRC)
1242                                          const {
1243   assert(SuperReg.isReg());
1244
1245   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1246   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1247
1248   // Just in case the super register is itself a sub-register, copy it to a new
1249   // value so we don't need to worry about merging its subreg index with the
1250   // SubIdx passed to this function. The register coalescer should be able to
1251   // eliminate this extra copy.
1252   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1253           NewSuperReg)
1254           .addOperand(SuperReg);
1255
1256   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1257           SubReg)
1258           .addReg(NewSuperReg, 0, SubIdx);
1259   return SubReg;
1260 }
1261
1262 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1263   MachineBasicBlock::iterator MII,
1264   MachineRegisterInfo &MRI,
1265   MachineOperand &Op,
1266   const TargetRegisterClass *SuperRC,
1267   unsigned SubIdx,
1268   const TargetRegisterClass *SubRC) const {
1269   if (Op.isImm()) {
1270     // XXX - Is there a better way to do this?
1271     if (SubIdx == AMDGPU::sub0)
1272       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1273     if (SubIdx == AMDGPU::sub1)
1274       return MachineOperand::CreateImm(Op.getImm() >> 32);
1275
1276     llvm_unreachable("Unhandled register index for immediate");
1277   }
1278
1279   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1280                                        SubIdx, SubRC);
1281   return MachineOperand::CreateReg(SubReg, false);
1282 }
1283
1284 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1285                                     MachineBasicBlock::iterator MI,
1286                                     MachineRegisterInfo &MRI,
1287                                     const TargetRegisterClass *RC,
1288                                     const MachineOperand &Op) const {
1289   MachineBasicBlock *MBB = MI->getParent();
1290   DebugLoc DL = MI->getDebugLoc();
1291   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1292   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1293   unsigned Dst = MRI.createVirtualRegister(RC);
1294
1295   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1296                              LoDst)
1297     .addImm(Op.getImm() & 0xFFFFFFFF);
1298   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1299                              HiDst)
1300     .addImm(Op.getImm() >> 32);
1301
1302   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1303     .addReg(LoDst)
1304     .addImm(AMDGPU::sub0)
1305     .addReg(HiDst)
1306     .addImm(AMDGPU::sub1);
1307
1308   Worklist.push_back(Lo);
1309   Worklist.push_back(Hi);
1310
1311   return Dst;
1312 }
1313
1314 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1315                                  const MachineOperand *MO) const {
1316   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1317   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1318   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1319   const TargetRegisterClass *DefinedRC =
1320       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1321   if (!MO)
1322     MO = &MI->getOperand(OpIdx);
1323
1324   if (usesConstantBus(MRI, *MO)) {
1325     unsigned SGPRUsed =
1326         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1327     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1328       if (i == OpIdx)
1329         continue;
1330       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1331           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1332         return false;
1333       }
1334     }
1335   }
1336
1337   if (MO->isReg()) {
1338     assert(DefinedRC);
1339     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1340     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1341   }
1342
1343
1344   // Handle non-register types that are treated like immediates.
1345   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1346
1347   if (!DefinedRC) {
1348     // This operand expects an immediate.
1349     return true;
1350   }
1351
1352   return isImmOperandLegal(MI, OpIdx, *MO);
1353 }
1354
1355 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1356   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1357
1358   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1359                                            AMDGPU::OpName::src0);
1360   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1361                                            AMDGPU::OpName::src1);
1362   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1363                                            AMDGPU::OpName::src2);
1364
1365   // Legalize VOP2
1366   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1367     // Legalize src0
1368     if (!isOperandLegal(MI, Src0Idx))
1369       legalizeOpWithMove(MI, Src0Idx);
1370
1371     // Legalize src1
1372     if (isOperandLegal(MI, Src1Idx))
1373       return;
1374
1375     // Usually src0 of VOP2 instructions allow more types of inputs
1376     // than src1, so try to commute the instruction to decrease our
1377     // chances of having to insert a MOV instruction to legalize src1.
1378     if (MI->isCommutable()) {
1379       if (commuteInstruction(MI))
1380         // If we are successful in commuting, then we know MI is legal, so
1381         // we are done.
1382         return;
1383     }
1384
1385     legalizeOpWithMove(MI, Src1Idx);
1386     return;
1387   }
1388
1389   // XXX - Do any VOP3 instructions read VCC?
1390   // Legalize VOP3
1391   if (isVOP3(MI->getOpcode())) {
1392     const MCInstrDesc &Desc = get(MI->getOpcode());
1393     unsigned SGPRReg = AMDGPU::NoRegister;
1394
1395     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1396
1397     // First we need to consider the instruction's operand requirements before
1398     // legalizing. Some operands are required to be SGPRs, but we are still
1399     // bound by the constant bus requirement to only use one.
1400     //
1401     // If the operand's class is an SGPR, we can never move it.
1402     for (unsigned i = 0; i < 3; ++i) {
1403       int Idx = VOP3Idx[i];
1404       if (Idx == -1)
1405         break;
1406
1407       if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass)) {
1408         SGPRReg = MI->getOperand(Idx).getReg();
1409         break;
1410       }
1411     }
1412
1413     for (unsigned i = 0; i < 3; ++i) {
1414       int Idx = VOP3Idx[i];
1415       if (Idx == -1)
1416         continue;
1417       MachineOperand &MO = MI->getOperand(Idx);
1418
1419       if (MO.isReg()) {
1420         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1421           continue; // VGPRs are legal
1422
1423         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1424
1425         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1426           SGPRReg = MO.getReg();
1427           // We can use one SGPR in each VOP3 instruction.
1428           continue;
1429         }
1430       } else if (!isLiteralConstant(MO)) {
1431         // If it is not a register and not a literal constant, then it must be
1432         // an inline constant which is always legal.
1433         continue;
1434       }
1435       // If we make it this far, then the operand is not legal and we must
1436       // legalize it.
1437       legalizeOpWithMove(MI, Idx);
1438     }
1439   }
1440
1441   // Legalize REG_SEQUENCE and PHI
1442   // The register class of the operands much be the same type as the register
1443   // class of the output.
1444   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1445       MI->getOpcode() == AMDGPU::PHI) {
1446     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1447     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1448       if (!MI->getOperand(i).isReg() ||
1449           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1450         continue;
1451       const TargetRegisterClass *OpRC =
1452               MRI.getRegClass(MI->getOperand(i).getReg());
1453       if (RI.hasVGPRs(OpRC)) {
1454         VRC = OpRC;
1455       } else {
1456         SRC = OpRC;
1457       }
1458     }
1459
1460     // If any of the operands are VGPR registers, then they all most be
1461     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1462     // them.
1463     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1464       if (!VRC) {
1465         assert(SRC);
1466         VRC = RI.getEquivalentVGPRClass(SRC);
1467       }
1468       RC = VRC;
1469     } else {
1470       RC = SRC;
1471     }
1472
1473     // Update all the operands so they have the same type.
1474     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1475       if (!MI->getOperand(i).isReg() ||
1476           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1477         continue;
1478       unsigned DstReg = MRI.createVirtualRegister(RC);
1479       MachineBasicBlock *InsertBB;
1480       MachineBasicBlock::iterator Insert;
1481       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1482         InsertBB = MI->getParent();
1483         Insert = MI;
1484       } else {
1485         // MI is a PHI instruction.
1486         InsertBB = MI->getOperand(i + 1).getMBB();
1487         Insert = InsertBB->getFirstTerminator();
1488       }
1489       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1490               get(AMDGPU::COPY), DstReg)
1491               .addOperand(MI->getOperand(i));
1492       MI->getOperand(i).setReg(DstReg);
1493     }
1494   }
1495
1496   // Legalize INSERT_SUBREG
1497   // src0 must have the same register class as dst
1498   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1499     unsigned Dst = MI->getOperand(0).getReg();
1500     unsigned Src0 = MI->getOperand(1).getReg();
1501     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1502     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1503     if (DstRC != Src0RC) {
1504       MachineBasicBlock &MBB = *MI->getParent();
1505       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1506       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1507               .addReg(Src0);
1508       MI->getOperand(1).setReg(NewSrc0);
1509     }
1510     return;
1511   }
1512
1513   // Legalize MUBUF* instructions
1514   // FIXME: If we start using the non-addr64 instructions for compute, we
1515   // may need to legalize them here.
1516   int SRsrcIdx =
1517       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1518   if (SRsrcIdx != -1) {
1519     // We have an MUBUF instruction
1520     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1521     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1522     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1523                                              RI.getRegClass(SRsrcRC))) {
1524       // The operands are legal.
1525       // FIXME: We may need to legalize operands besided srsrc.
1526       return;
1527     }
1528
1529     MachineBasicBlock &MBB = *MI->getParent();
1530     // Extract the the ptr from the resource descriptor.
1531
1532     // SRsrcPtrLo = srsrc:sub0
1533     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1534         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1535
1536     // SRsrcPtrHi = srsrc:sub1
1537     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1538         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1539
1540     // Create an empty resource descriptor
1541     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1542     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1543     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1544     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1545
1546     // Zero64 = 0
1547     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1548             Zero64)
1549             .addImm(0);
1550
1551     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1552     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1553             SRsrcFormatLo)
1554             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1555
1556     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1557     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1558             SRsrcFormatHi)
1559             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1560
1561     // NewSRsrc = {Zero64, SRsrcFormat}
1562     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1563             NewSRsrc)
1564             .addReg(Zero64)
1565             .addImm(AMDGPU::sub0_sub1)
1566             .addReg(SRsrcFormatLo)
1567             .addImm(AMDGPU::sub2)
1568             .addReg(SRsrcFormatHi)
1569             .addImm(AMDGPU::sub3);
1570
1571     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1572     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1573     unsigned NewVAddrLo;
1574     unsigned NewVAddrHi;
1575     if (VAddr) {
1576       // This is already an ADDR64 instruction so we need to add the pointer
1577       // extracted from the resource descriptor to the current value of VAddr.
1578       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1579       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1580
1581       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1582       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1583               NewVAddrLo)
1584               .addReg(SRsrcPtrLo)
1585               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1586               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1587
1588       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1589       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1590               NewVAddrHi)
1591               .addReg(SRsrcPtrHi)
1592               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1593               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1594               .addReg(AMDGPU::VCC, RegState::Implicit);
1595
1596     } else {
1597       // This instructions is the _OFFSET variant, so we need to convert it to
1598       // ADDR64.
1599       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1600       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1601       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1602       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1603              "with non-zero soffset is not implemented");
1604       (void)SOffset;
1605
1606       // Create the new instruction.
1607       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1608       MachineInstr *Addr64 =
1609           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1610                   .addOperand(*VData)
1611                   .addOperand(*SRsrc)
1612                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1613                                               // This will be replaced later
1614                                               // with the new value of vaddr.
1615                   .addOperand(*Offset);
1616
1617       MI->removeFromParent();
1618       MI = Addr64;
1619
1620       NewVAddrLo = SRsrcPtrLo;
1621       NewVAddrHi = SRsrcPtrHi;
1622       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1623       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1624     }
1625
1626     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1627     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1628             NewVAddr)
1629             .addReg(NewVAddrLo)
1630             .addImm(AMDGPU::sub0)
1631             .addReg(NewVAddrHi)
1632             .addImm(AMDGPU::sub1);
1633
1634
1635     // Update the instruction to use NewVaddr
1636     VAddr->setReg(NewVAddr);
1637     // Update the instruction to use NewSRsrc
1638     SRsrc->setReg(NewSRsrc);
1639   }
1640 }
1641
1642 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1643                             const TargetRegisterClass *HalfRC,
1644                             unsigned HalfImmOp, unsigned HalfSGPROp,
1645                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1646
1647   DebugLoc DL = MI->getDebugLoc();
1648   MachineBasicBlock *MBB = MI->getParent();
1649   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1650   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1651   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1652   unsigned HalfSize = HalfRC->getSize();
1653   const MachineOperand *OffOp =
1654       getNamedOperand(*MI, AMDGPU::OpName::offset);
1655   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1656
1657   if (OffOp) {
1658     // Handle the _IMM variant
1659     unsigned LoOffset = OffOp->getImm();
1660     unsigned HiOffset = LoOffset + (HalfSize / 4);
1661     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1662                   .addOperand(*SBase)
1663                   .addImm(LoOffset);
1664
1665     if (!isUInt<8>(HiOffset)) {
1666       unsigned OffsetSGPR =
1667           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1668       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1669               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1670                                        // but offset in register is in bytes.
1671       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1672                     .addOperand(*SBase)
1673                     .addReg(OffsetSGPR);
1674     } else {
1675       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1676                      .addOperand(*SBase)
1677                      .addImm(HiOffset);
1678     }
1679   } else {
1680     // Handle the _SGPR variant
1681     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1682     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1683                   .addOperand(*SBase)
1684                   .addOperand(*SOff);
1685     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1686     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1687             .addOperand(*SOff)
1688             .addImm(HalfSize);
1689     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1690                   .addOperand(*SBase)
1691                   .addReg(OffsetSGPR);
1692   }
1693
1694   unsigned SubLo, SubHi;
1695   switch (HalfSize) {
1696     case 4:
1697       SubLo = AMDGPU::sub0;
1698       SubHi = AMDGPU::sub1;
1699       break;
1700     case 8:
1701       SubLo = AMDGPU::sub0_sub1;
1702       SubHi = AMDGPU::sub2_sub3;
1703       break;
1704     case 16:
1705       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1706       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1707       break;
1708     case 32:
1709       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1710       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1711       break;
1712     default:
1713       llvm_unreachable("Unhandled HalfSize");
1714   }
1715
1716   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1717           .addOperand(MI->getOperand(0))
1718           .addReg(RegLo)
1719           .addImm(SubLo)
1720           .addReg(RegHi)
1721           .addImm(SubHi);
1722 }
1723
1724 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1725   MachineBasicBlock *MBB = MI->getParent();
1726   switch (MI->getOpcode()) {
1727     case AMDGPU::S_LOAD_DWORD_IMM:
1728     case AMDGPU::S_LOAD_DWORD_SGPR:
1729     case AMDGPU::S_LOAD_DWORDX2_IMM:
1730     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1731     case AMDGPU::S_LOAD_DWORDX4_IMM:
1732     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1733       unsigned NewOpcode = getVALUOp(*MI);
1734       unsigned RegOffset;
1735       unsigned ImmOffset;
1736
1737       if (MI->getOperand(2).isReg()) {
1738         RegOffset = MI->getOperand(2).getReg();
1739         ImmOffset = 0;
1740       } else {
1741         assert(MI->getOperand(2).isImm());
1742         // SMRD instructions take a dword offsets and MUBUF instructions
1743         // take a byte offset.
1744         ImmOffset = MI->getOperand(2).getImm() << 2;
1745         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1746         if (isUInt<12>(ImmOffset)) {
1747           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1748                   RegOffset)
1749                   .addImm(0);
1750         } else {
1751           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1752                   RegOffset)
1753                   .addImm(ImmOffset);
1754           ImmOffset = 0;
1755         }
1756       }
1757
1758       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1759       unsigned DWord0 = RegOffset;
1760       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1761       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1762       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1763
1764       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1765               .addImm(0);
1766       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1767               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1768       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1769               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1770       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1771               .addReg(DWord0)
1772               .addImm(AMDGPU::sub0)
1773               .addReg(DWord1)
1774               .addImm(AMDGPU::sub1)
1775               .addReg(DWord2)
1776               .addImm(AMDGPU::sub2)
1777               .addReg(DWord3)
1778               .addImm(AMDGPU::sub3);
1779       MI->setDesc(get(NewOpcode));
1780       if (MI->getOperand(2).isReg()) {
1781         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1782       } else {
1783         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1784       }
1785       MI->getOperand(1).setReg(SRsrc);
1786       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1787
1788       const TargetRegisterClass *NewDstRC =
1789           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1790
1791       unsigned DstReg = MI->getOperand(0).getReg();
1792       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1793       MRI.replaceRegWith(DstReg, NewDstReg);
1794       break;
1795     }
1796     case AMDGPU::S_LOAD_DWORDX8_IMM:
1797     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1798       MachineInstr *Lo, *Hi;
1799       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1800                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1801       MI->eraseFromParent();
1802       moveSMRDToVALU(Lo, MRI);
1803       moveSMRDToVALU(Hi, MRI);
1804       break;
1805     }
1806
1807     case AMDGPU::S_LOAD_DWORDX16_IMM:
1808     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1809       MachineInstr *Lo, *Hi;
1810       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1811                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1812       MI->eraseFromParent();
1813       moveSMRDToVALU(Lo, MRI);
1814       moveSMRDToVALU(Hi, MRI);
1815       break;
1816     }
1817   }
1818 }
1819
1820 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1821   SmallVector<MachineInstr *, 128> Worklist;
1822   Worklist.push_back(&TopInst);
1823
1824   while (!Worklist.empty()) {
1825     MachineInstr *Inst = Worklist.pop_back_val();
1826     MachineBasicBlock *MBB = Inst->getParent();
1827     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1828
1829     unsigned Opcode = Inst->getOpcode();
1830     unsigned NewOpcode = getVALUOp(*Inst);
1831
1832     // Handle some special cases
1833     switch (Opcode) {
1834     default:
1835       if (isSMRD(Inst->getOpcode())) {
1836         moveSMRDToVALU(Inst, MRI);
1837       }
1838       break;
1839     case AMDGPU::S_MOV_B64: {
1840       DebugLoc DL = Inst->getDebugLoc();
1841
1842       // If the source operand is a register we can replace this with a
1843       // copy.
1844       if (Inst->getOperand(1).isReg()) {
1845         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1846           .addOperand(Inst->getOperand(0))
1847           .addOperand(Inst->getOperand(1));
1848         Worklist.push_back(Copy);
1849       } else {
1850         // Otherwise, we need to split this into two movs, because there is
1851         // no 64-bit VALU move instruction.
1852         unsigned Reg = Inst->getOperand(0).getReg();
1853         unsigned Dst = split64BitImm(Worklist,
1854                                      Inst,
1855                                      MRI,
1856                                      MRI.getRegClass(Reg),
1857                                      Inst->getOperand(1));
1858         MRI.replaceRegWith(Reg, Dst);
1859       }
1860       Inst->eraseFromParent();
1861       continue;
1862     }
1863     case AMDGPU::S_AND_B64:
1864       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1865       Inst->eraseFromParent();
1866       continue;
1867
1868     case AMDGPU::S_OR_B64:
1869       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1870       Inst->eraseFromParent();
1871       continue;
1872
1873     case AMDGPU::S_XOR_B64:
1874       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1875       Inst->eraseFromParent();
1876       continue;
1877
1878     case AMDGPU::S_NOT_B64:
1879       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1880       Inst->eraseFromParent();
1881       continue;
1882
1883     case AMDGPU::S_BCNT1_I32_B64:
1884       splitScalar64BitBCNT(Worklist, Inst);
1885       Inst->eraseFromParent();
1886       continue;
1887
1888     case AMDGPU::S_BFE_U64:
1889     case AMDGPU::S_BFE_I64:
1890     case AMDGPU::S_BFM_B64:
1891       llvm_unreachable("Moving this op to VALU not implemented");
1892     }
1893
1894     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1895       // We cannot move this instruction to the VALU, so we should try to
1896       // legalize its operands instead.
1897       legalizeOperands(Inst);
1898       continue;
1899     }
1900
1901     // Use the new VALU Opcode.
1902     const MCInstrDesc &NewDesc = get(NewOpcode);
1903     Inst->setDesc(NewDesc);
1904
1905     // Remove any references to SCC. Vector instructions can't read from it, and
1906     // We're just about to add the implicit use / defs of VCC, and we don't want
1907     // both.
1908     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1909       MachineOperand &Op = Inst->getOperand(i);
1910       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1911         Inst->RemoveOperand(i);
1912     }
1913
1914     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1915       // We are converting these to a BFE, so we need to add the missing
1916       // operands for the size and offset.
1917       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1918       Inst->addOperand(MachineOperand::CreateImm(0));
1919       Inst->addOperand(MachineOperand::CreateImm(Size));
1920
1921     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1922       // The VALU version adds the second operand to the result, so insert an
1923       // extra 0 operand.
1924       Inst->addOperand(MachineOperand::CreateImm(0));
1925     }
1926
1927     addDescImplicitUseDef(NewDesc, Inst);
1928
1929     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1930       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1931       // If we need to move this to VGPRs, we need to unpack the second operand
1932       // back into the 2 separate ones for bit offset and width.
1933       assert(OffsetWidthOp.isImm() &&
1934              "Scalar BFE is only implemented for constant width and offset");
1935       uint32_t Imm = OffsetWidthOp.getImm();
1936
1937       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1938       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1939       Inst->RemoveOperand(2); // Remove old immediate.
1940       Inst->addOperand(MachineOperand::CreateImm(Offset));
1941       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1942     }
1943
1944     // Update the destination register class.
1945
1946     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1947
1948     switch (Opcode) {
1949       // For target instructions, getOpRegClass just returns the virtual
1950       // register class associated with the operand, so we need to find an
1951       // equivalent VGPR register class in order to move the instruction to the
1952       // VALU.
1953     case AMDGPU::COPY:
1954     case AMDGPU::PHI:
1955     case AMDGPU::REG_SEQUENCE:
1956     case AMDGPU::INSERT_SUBREG:
1957       if (RI.hasVGPRs(NewDstRC))
1958         continue;
1959       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1960       if (!NewDstRC)
1961         continue;
1962       break;
1963     default:
1964       break;
1965     }
1966
1967     unsigned DstReg = Inst->getOperand(0).getReg();
1968     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1969     MRI.replaceRegWith(DstReg, NewDstReg);
1970
1971     // Legalize the operands
1972     legalizeOperands(Inst);
1973
1974     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1975            E = MRI.use_end(); I != E; ++I) {
1976       MachineInstr &UseMI = *I->getParent();
1977       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1978         Worklist.push_back(&UseMI);
1979       }
1980     }
1981   }
1982 }
1983
1984 //===----------------------------------------------------------------------===//
1985 // Indirect addressing callbacks
1986 //===----------------------------------------------------------------------===//
1987
1988 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1989                                                  unsigned Channel) const {
1990   assert(Channel == 0);
1991   return RegIndex;
1992 }
1993
1994 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1995   return &AMDGPU::VReg_32RegClass;
1996 }
1997
1998 void SIInstrInfo::splitScalar64BitUnaryOp(
1999   SmallVectorImpl<MachineInstr *> &Worklist,
2000   MachineInstr *Inst,
2001   unsigned Opcode) const {
2002   MachineBasicBlock &MBB = *Inst->getParent();
2003   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2004
2005   MachineOperand &Dest = Inst->getOperand(0);
2006   MachineOperand &Src0 = Inst->getOperand(1);
2007   DebugLoc DL = Inst->getDebugLoc();
2008
2009   MachineBasicBlock::iterator MII = Inst;
2010
2011   const MCInstrDesc &InstDesc = get(Opcode);
2012   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2013     MRI.getRegClass(Src0.getReg()) :
2014     &AMDGPU::SGPR_32RegClass;
2015
2016   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2017
2018   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2019                                                        AMDGPU::sub0, Src0SubRC);
2020
2021   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2022   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2023
2024   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2025   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2026     .addOperand(SrcReg0Sub0);
2027
2028   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2029                                                        AMDGPU::sub1, Src0SubRC);
2030
2031   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2032   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2033     .addOperand(SrcReg0Sub1);
2034
2035   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2036   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2037     .addReg(DestSub0)
2038     .addImm(AMDGPU::sub0)
2039     .addReg(DestSub1)
2040     .addImm(AMDGPU::sub1);
2041
2042   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2043
2044   // Try to legalize the operands in case we need to swap the order to keep it
2045   // valid.
2046   Worklist.push_back(LoHalf);
2047   Worklist.push_back(HiHalf);
2048 }
2049
2050 void SIInstrInfo::splitScalar64BitBinaryOp(
2051   SmallVectorImpl<MachineInstr *> &Worklist,
2052   MachineInstr *Inst,
2053   unsigned Opcode) const {
2054   MachineBasicBlock &MBB = *Inst->getParent();
2055   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2056
2057   MachineOperand &Dest = Inst->getOperand(0);
2058   MachineOperand &Src0 = Inst->getOperand(1);
2059   MachineOperand &Src1 = Inst->getOperand(2);
2060   DebugLoc DL = Inst->getDebugLoc();
2061
2062   MachineBasicBlock::iterator MII = Inst;
2063
2064   const MCInstrDesc &InstDesc = get(Opcode);
2065   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2066     MRI.getRegClass(Src0.getReg()) :
2067     &AMDGPU::SGPR_32RegClass;
2068
2069   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2070   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2071     MRI.getRegClass(Src1.getReg()) :
2072     &AMDGPU::SGPR_32RegClass;
2073
2074   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2075
2076   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2077                                                        AMDGPU::sub0, Src0SubRC);
2078   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2079                                                        AMDGPU::sub0, Src1SubRC);
2080
2081   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2082   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2083
2084   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2085   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2086     .addOperand(SrcReg0Sub0)
2087     .addOperand(SrcReg1Sub0);
2088
2089   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2090                                                        AMDGPU::sub1, Src0SubRC);
2091   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2092                                                        AMDGPU::sub1, Src1SubRC);
2093
2094   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2095   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2096     .addOperand(SrcReg0Sub1)
2097     .addOperand(SrcReg1Sub1);
2098
2099   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2100   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2101     .addReg(DestSub0)
2102     .addImm(AMDGPU::sub0)
2103     .addReg(DestSub1)
2104     .addImm(AMDGPU::sub1);
2105
2106   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2107
2108   // Try to legalize the operands in case we need to swap the order to keep it
2109   // valid.
2110   Worklist.push_back(LoHalf);
2111   Worklist.push_back(HiHalf);
2112 }
2113
2114 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2115                                        MachineInstr *Inst) const {
2116   MachineBasicBlock &MBB = *Inst->getParent();
2117   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2118
2119   MachineBasicBlock::iterator MII = Inst;
2120   DebugLoc DL = Inst->getDebugLoc();
2121
2122   MachineOperand &Dest = Inst->getOperand(0);
2123   MachineOperand &Src = Inst->getOperand(1);
2124
2125   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
2126   const TargetRegisterClass *SrcRC = Src.isReg() ?
2127     MRI.getRegClass(Src.getReg()) :
2128     &AMDGPU::SGPR_32RegClass;
2129
2130   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2131   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2132
2133   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2134
2135   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2136                                                       AMDGPU::sub0, SrcSubRC);
2137   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2138                                                       AMDGPU::sub1, SrcSubRC);
2139
2140   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2141     .addOperand(SrcRegSub0)
2142     .addImm(0);
2143
2144   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2145     .addOperand(SrcRegSub1)
2146     .addReg(MidReg);
2147
2148   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2149
2150   Worklist.push_back(First);
2151   Worklist.push_back(Second);
2152 }
2153
2154 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2155                                         MachineInstr *Inst) const {
2156   // Add the implict and explicit register definitions.
2157   if (NewDesc.ImplicitUses) {
2158     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2159       unsigned Reg = NewDesc.ImplicitUses[i];
2160       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2161     }
2162   }
2163
2164   if (NewDesc.ImplicitDefs) {
2165     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2166       unsigned Reg = NewDesc.ImplicitDefs[i];
2167       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2168     }
2169   }
2170 }
2171
2172 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2173                                    MachineBasicBlock *MBB,
2174                                    MachineBasicBlock::iterator I,
2175                                    unsigned ValueReg,
2176                                    unsigned Address, unsigned OffsetReg) const {
2177   const DebugLoc &DL = MBB->findDebugLoc(I);
2178   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2179                                       getIndirectIndexBegin(*MBB->getParent()));
2180
2181   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2182           .addReg(IndirectBaseReg, RegState::Define)
2183           .addOperand(I->getOperand(0))
2184           .addReg(IndirectBaseReg)
2185           .addReg(OffsetReg)
2186           .addImm(0)
2187           .addReg(ValueReg);
2188 }
2189
2190 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2191                                    MachineBasicBlock *MBB,
2192                                    MachineBasicBlock::iterator I,
2193                                    unsigned ValueReg,
2194                                    unsigned Address, unsigned OffsetReg) const {
2195   const DebugLoc &DL = MBB->findDebugLoc(I);
2196   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2197                                       getIndirectIndexBegin(*MBB->getParent()));
2198
2199   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2200           .addOperand(I->getOperand(0))
2201           .addOperand(I->getOperand(1))
2202           .addReg(IndirectBaseReg)
2203           .addReg(OffsetReg)
2204           .addImm(0);
2205
2206 }
2207
2208 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2209                                             const MachineFunction &MF) const {
2210   int End = getIndirectIndexEnd(MF);
2211   int Begin = getIndirectIndexBegin(MF);
2212
2213   if (End == -1)
2214     return;
2215
2216
2217   for (int Index = Begin; Index <= End; ++Index)
2218     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2219
2220   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2221     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2222
2223   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2224     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2225
2226   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2227     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2228
2229   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2230     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2231
2232   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2233     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2234 }
2235
2236 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2237                                                    unsigned OperandName) const {
2238   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2239   if (Idx == -1)
2240     return nullptr;
2241
2242   return &MI.getOperand(Idx);
2243 }