lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31     : AMDGPUInstrInfo(st), RI(st) {}
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91
  92     // FIXME: Handle this case:
  93     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  94       return false;
  95
  96     // Check base reg.
  97     if (Load0->getOperand(1) != Load1->getOperand(1))
  98       return false;
  99
 100     // Check chain.
 101     if (findChainOperand(Load0) != findChainOperand(Load1))
 102       return false;
 103
 104     // Skip read2 / write2 variants for simplicity.
 105     // TODO: We should report true if the used offsets are adjacent (excluded
 106     // st64 versions).
 107     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 108         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 109       return false;
 110
 111     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 112     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 113     return true;
 114   }
 115
 116   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 117     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 118
 119     // Check base reg.
 120     if (Load0->getOperand(0) != Load1->getOperand(0))
 121       return false;
 122
 123     // Check chain.
 124     if (findChainOperand(Load0) != findChainOperand(Load1))
 125       return false;
 126
 127     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 128     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 129     return true;
 130   }
 131
 132   // MUBUF and MTBUF can access the same addresses.
 133   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 134
 135     // MUBUF and MTBUF have vaddr at different indices.
 136     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 137         findChainOperand(Load0) != findChainOperand(Load1) ||
 138         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 140       return false;
 141
 142     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 143     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 144
 145     if (OffIdx0 == -1 || OffIdx1 == -1)
 146       return false;
 147
 148     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 149     // inlcude the output in the operand list, but SDNodes don't, we need to
 150     // subtract the index by one.
 151     --OffIdx0;
 152     --OffIdx1;
 153
 154     SDValue Off0 = Load0->getOperand(OffIdx0);
 155     SDValue Off1 = Load1->getOperand(OffIdx1);
 156
 157     // The offset might be a FrameIndexSDNode.
 158     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 159       return false;
 160
 161     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 162     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 163     return true;
 164   }
 165
 166   return false;
 167 }
 168
 169 static bool isStride64(unsigned Opc) {
 170   switch (Opc) {
 171   case AMDGPU::DS_READ2ST64_B32:
 172   case AMDGPU::DS_READ2ST64_B64:
 173   case AMDGPU::DS_WRITE2ST64_B32:
 174   case AMDGPU::DS_WRITE2ST64_B64:
 175     return true;
 176   default:
 177     return false;
 178   }
 179 }
 180
 181 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 182                                        unsigned &BaseReg, unsigned &Offset,
 183                                        const TargetRegisterInfo *TRI) const {
 184   unsigned Opc = LdSt->getOpcode();
 185   if (isDS(Opc)) {
 186     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::offset);
 188     if (OffsetImm) {
 189       // Normal, single offset LDS instruction.
 190       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 191                                                       AMDGPU::OpName::addr);
 192
 193       BaseReg = AddrReg->getReg();
 194       Offset = OffsetImm->getImm();
 195       return true;
 196     }
 197
 198     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 199     // these as a load with a single offset if the 2 offsets are consecutive. We
 200     // will use this for some partially aligned loads.
 201     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 202                                                        AMDGPU::OpName::offset0);
 203     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 204                                                        AMDGPU::OpName::offset1);
 205
 206     uint8_t Offset0 = Offset0Imm->getImm();
 207     uint8_t Offset1 = Offset1Imm->getImm();
 208     assert(Offset1 > Offset0);
 209
 210     if (Offset1 - Offset0 == 1) {
 211       // Each of these offsets is in element sized units, so we need to convert
 212       // to bytes of the individual reads.
 213
 214       unsigned EltSize;
 215       if (LdSt->mayLoad())
 216         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 217       else {
 218         assert(LdSt->mayStore());
 219         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 220         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 221       }
 222
 223       if (isStride64(Opc))
 224         EltSize *= 64;
 225
 226       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 227                                                       AMDGPU::OpName::addr);
 228       BaseReg = AddrReg->getReg();
 229       Offset = EltSize * Offset0;
 230       return true;
 231     }
 232
 233     return false;
 234   }
 235
 236   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 237     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 238       return false;
 239
 240     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 241                                                     AMDGPU::OpName::vaddr);
 242     if (!AddrReg)
 243       return false;
 244
 245     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 246                                                       AMDGPU::OpName::offset);
 247     BaseReg = AddrReg->getReg();
 248     Offset = OffsetImm->getImm();
 249     return true;
 250   }
 251
 252   if (isSMRD(Opc)) {
 253     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 254                                                       AMDGPU::OpName::offset);
 255     if (!OffsetImm)
 256       return false;
 257
 258     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 259                                                      AMDGPU::OpName::sbase);
 260     BaseReg = SBaseReg->getReg();
 261     Offset = OffsetImm->getImm();
 262     return true;
 263   }
 264
 265   return false;
 266 }
 267
 268 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 269                                      MachineInstr *SecondLdSt,
 270                                      unsigned NumLoads) const {
 271   unsigned Opc0 = FirstLdSt->getOpcode();
 272   unsigned Opc1 = SecondLdSt->getOpcode();
 273
 274   // TODO: This needs finer tuning
 275   if (NumLoads > 4)
 276     return false;
 277
 278   if (isDS(Opc0) && isDS(Opc1))
 279     return true;
 280
 281   if (isSMRD(Opc0) && isSMRD(Opc1))
 282     return true;
 283
 284   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 285     return true;
 286
 287   return false;
 288 }
 289
 290 void
 291 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 292                          MachineBasicBlock::iterator MI, DebugLoc DL,
 293                          unsigned DestReg, unsigned SrcReg,
 294                          bool KillSrc) const {
 295
 296   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 297   // the backend.  While it may be theoretically possible to do this, it should
 298   // never be necessary.
 299   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 300
 301   static const int16_t Sub0_15[] = {
 302     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 303     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 304     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 305     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 306   };
 307
 308   static const int16_t Sub0_7[] = {
 309     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 310     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 311   };
 312
 313   static const int16_t Sub0_3[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 315   };
 316
 317   static const int16_t Sub0_2[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 319   };
 320
 321   static const int16_t Sub0_1[] = {
 322     AMDGPU::sub0, AMDGPU::sub1, 0
 323   };
 324
 325   unsigned Opcode;
 326   const int16_t *SubIndices;
 327
 328   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 329     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 330     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 331             .addReg(SrcReg, getKillRegState(KillSrc));
 332     return;
 333
 334   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 335     if (DestReg == AMDGPU::VCC) {
 336       // FIXME: Hack until VReg_1 removed.
 337
 338       assert(AMDGPU::VGPR_32RegClass.contains(SrcReg));
 339       BuildMI(MBB, MI, DL, get(AMDGPU::V_CMP_NE_I32_e32), AMDGPU::VCC)
 340         .addImm(0)
 341         .addReg(SrcReg, getKillRegState(KillSrc));
 342       return;
 343     }
 344
 345     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 346     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 347             .addReg(SrcReg, getKillRegState(KillSrc));
 348     return;
 349
 350   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 351     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 352     Opcode = AMDGPU::S_MOV_B32;
 353     SubIndices = Sub0_3;
 354
 355   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 356     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 357     Opcode = AMDGPU::S_MOV_B32;
 358     SubIndices = Sub0_7;
 359
 360   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 361     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 362     Opcode = AMDGPU::S_MOV_B32;
 363     SubIndices = Sub0_15;
 364
 365   } else if (AMDGPU::VGPR_32RegClass.contains(DestReg)) {
 366     assert(AMDGPU::VGPR_32RegClass.contains(SrcReg) ||
 367            AMDGPU::SReg_32RegClass.contains(SrcReg));
 368     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 369             .addReg(SrcReg, getKillRegState(KillSrc));
 370     return;
 371
 372   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 373     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 374            AMDGPU::SReg_64RegClass.contains(SrcReg));
 375     Opcode = AMDGPU::V_MOV_B32_e32;
 376     SubIndices = Sub0_1;
 377
 378   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 379     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 380     Opcode = AMDGPU::V_MOV_B32_e32;
 381     SubIndices = Sub0_2;
 382
 383   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 384     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 385            AMDGPU::SReg_128RegClass.contains(SrcReg));
 386     Opcode = AMDGPU::V_MOV_B32_e32;
 387     SubIndices = Sub0_3;
 388
 389   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 390     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 391            AMDGPU::SReg_256RegClass.contains(SrcReg));
 392     Opcode = AMDGPU::V_MOV_B32_e32;
 393     SubIndices = Sub0_7;
 394
 395   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 396     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 397            AMDGPU::SReg_512RegClass.contains(SrcReg));
 398     Opcode = AMDGPU::V_MOV_B32_e32;
 399     SubIndices = Sub0_15;
 400
 401   } else {
 402     llvm_unreachable("Can't copy register!");
 403   }
 404
 405   while (unsigned SubIdx = *SubIndices++) {
 406     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 407       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 408
 409     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 410
 411     if (*SubIndices)
 412       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 413   }
 414 }
 415
 416 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 417   int NewOpc;
 418
 419   // Try to map original to commuted opcode
 420   NewOpc = AMDGPU::getCommuteRev(Opcode);
 421   // Check if the commuted (REV) opcode exists on the target.
 422   if (NewOpc != -1 && pseudoToMCOpcode(NewOpc) != -1)
 423     return NewOpc;
 424
 425   // Try to map commuted to original opcode
 426   NewOpc = AMDGPU::getCommuteOrig(Opcode);
 427   // Check if the original (non-REV) opcode exists on the target.
 428   if (NewOpc != -1 && pseudoToMCOpcode(NewOpc) != -1)
 429     return NewOpc;
 430
 431   return Opcode;
 432 }
 433
 434 unsigned SIInstrInfo::getMovOpcode(const TargetRegisterClass *DstRC) const {
 435
 436   if (DstRC->getSize() == 4) {
 437     return RI.isSGPRClass(DstRC) ? AMDGPU::S_MOV_B32 : AMDGPU::V_MOV_B32_e32;
 438   } else if (DstRC->getSize() == 8 && RI.isSGPRClass(DstRC)) {
 439     return AMDGPU::S_MOV_B64;
 440   } else if (DstRC->getSize() == 8 && !RI.isSGPRClass(DstRC)) {
 441     return  AMDGPU::V_MOV_B64_PSEUDO;
 442   }
 443   return AMDGPU::COPY;
 444 }
 445
 446 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 447                                       MachineBasicBlock::iterator MI,
 448                                       unsigned SrcReg, bool isKill,
 449                                       int FrameIndex,
 450                                       const TargetRegisterClass *RC,
 451                                       const TargetRegisterInfo *TRI) const {
 452   MachineFunction *MF = MBB.getParent();
 453   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 454   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 455   DebugLoc DL = MBB.findDebugLoc(MI);
 456   int Opcode = -1;
 457
 458   if (RI.isSGPRClass(RC)) {
 459     // We are only allowed to create one new instruction when spilling
 460     // registers, so we need to use pseudo instruction for spilling
 461     // SGPRs.
 462     switch (RC->getSize() * 8) {
 463       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 464       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 465       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 466       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 467       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 468     }
 469   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 470     MFI->setHasSpilledVGPRs();
 471
 472     switch(RC->getSize() * 8) {
 473       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 474       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 475       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 476       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 477       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 478       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 479     }
 480   }
 481
 482   if (Opcode != -1) {
 483     FrameInfo->setObjectAlignment(FrameIndex, 4);
 484     BuildMI(MBB, MI, DL, get(Opcode))
 485             .addReg(SrcReg)
 486             .addFrameIndex(FrameIndex)
 487             // Place-holder registers, these will be filled in by
 488             // SIPrepareScratchRegs.
 489             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 490             .addReg(AMDGPU::SGPR0, RegState::Undef);
 491   } else {
 492     LLVMContext &Ctx = MF->getFunction()->getContext();
 493     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 494                   " spill register");
 495     BuildMI(MBB, MI, DL, get(AMDGPU::KILL))
 496             .addReg(SrcReg);
 497   }
 498 }
 499
 500 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 501                                        MachineBasicBlock::iterator MI,
 502                                        unsigned DestReg, int FrameIndex,
 503                                        const TargetRegisterClass *RC,
 504                                        const TargetRegisterInfo *TRI) const {
 505   MachineFunction *MF = MBB.getParent();
 506   const SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 507   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 508   DebugLoc DL = MBB.findDebugLoc(MI);
 509   int Opcode = -1;
 510
 511   if (RI.isSGPRClass(RC)){
 512     switch(RC->getSize() * 8) {
 513       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 514       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 515       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 516       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 517       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 518     }
 519   } else if(RI.hasVGPRs(RC) && ST.isVGPRSpillingEnabled(MFI)) {
 520     switch(RC->getSize() * 8) {
 521       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 522       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 523       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 524       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 525       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 526       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 527     }
 528   }
 529
 530   if (Opcode != -1) {
 531     FrameInfo->setObjectAlignment(FrameIndex, 4);
 532     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 533             .addFrameIndex(FrameIndex)
 534             // Place-holder registers, these will be filled in by
 535             // SIPrepareScratchRegs.
 536             .addReg(AMDGPU::SGPR0_SGPR1_SGPR2_SGPR3, RegState::Undef)
 537             .addReg(AMDGPU::SGPR0, RegState::Undef);
 538
 539   } else {
 540     LLVMContext &Ctx = MF->getFunction()->getContext();
 541     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 542                   " restore register");
 543     BuildMI(MBB, MI, DL, get(AMDGPU::IMPLICIT_DEF), DestReg);
 544   }
 545 }
 546
 547 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 548 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 549                                                MachineBasicBlock::iterator MI,
 550                                                RegScavenger *RS, unsigned TmpReg,
 551                                                unsigned FrameOffset,
 552                                                unsigned Size) const {
 553   MachineFunction *MF = MBB.getParent();
 554   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 555   const AMDGPUSubtarget &ST = MF->getSubtarget<AMDGPUSubtarget>();
 556   const SIRegisterInfo *TRI =
 557       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 558   DebugLoc DL = MBB.findDebugLoc(MI);
 559   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 560   unsigned WavefrontSize = ST.getWavefrontSize();
 561
 562   unsigned TIDReg = MFI->getTIDReg();
 563   if (!MFI->hasCalculatedTID()) {
 564     MachineBasicBlock &Entry = MBB.getParent()->front();
 565     MachineBasicBlock::iterator Insert = Entry.front();
 566     DebugLoc DL = Insert->getDebugLoc();
 567
 568     TIDReg = RI.findUnusedRegister(MF->getRegInfo(), &AMDGPU::VGPR_32RegClass);
 569     if (TIDReg == AMDGPU::NoRegister)
 570       return TIDReg;
 571
 572
 573     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 574         WorkGroupSize > WavefrontSize) {
 575
 576       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 577       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 578       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 579       unsigned InputPtrReg =
 580           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 581       static const unsigned TIDIGRegs[3] = {
 582         TIDIGXReg, TIDIGYReg, TIDIGZReg
 583       };
 584       for (unsigned Reg : TIDIGRegs) {
 585         if (!Entry.isLiveIn(Reg))
 586           Entry.addLiveIn(Reg);
 587       }
 588
 589       RS->enterBasicBlock(&Entry);
 590       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 591       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 592       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 593               .addReg(InputPtrReg)
 594               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 595       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 596               .addReg(InputPtrReg)
 597               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 598
 599       // NGROUPS.X * NGROUPS.Y
 600       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 601               .addReg(STmp1)
 602               .addReg(STmp0);
 603       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 604       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 605               .addReg(STmp1)
 606               .addReg(TIDIGXReg);
 607       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 608       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 609               .addReg(STmp0)
 610               .addReg(TIDIGYReg)
 611               .addReg(TIDReg);
 612       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 613       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 614               .addReg(TIDReg)
 615               .addReg(TIDIGZReg);
 616     } else {
 617       // Get the wave id
 618       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 619               TIDReg)
 620               .addImm(-1)
 621               .addImm(0);
 622
 623       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e64),
 624               TIDReg)
 625               .addImm(-1)
 626               .addReg(TIDReg);
 627     }
 628
 629     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 630             TIDReg)
 631             .addImm(2)
 632             .addReg(TIDReg);
 633     MFI->setTIDReg(TIDReg);
 634   }
 635
 636   // Add FrameIndex to LDS offset
 637   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 638   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 639           .addImm(LDSOffset)
 640           .addReg(TIDReg);
 641
 642   return TmpReg;
 643 }
 644
 645 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 646                              int Count) const {
 647   while (Count > 0) {
 648     int Arg;
 649     if (Count >= 8)
 650       Arg = 7;
 651     else
 652       Arg = Count - 1;
 653     Count -= 8;
 654     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 655             .addImm(Arg);
 656   }
 657 }
 658
 659 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 660   MachineBasicBlock &MBB = *MI->getParent();
 661   DebugLoc DL = MBB.findDebugLoc(MI);
 662   switch (MI->getOpcode()) {
 663   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 664
 665   case AMDGPU::SI_CONSTDATA_PTR: {
 666     unsigned Reg = MI->getOperand(0).getReg();
 667     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 668     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 669
 670     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 671
 672     // Add 32-bit offset from this instruction to the start of the constant data.
 673     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 674             .addReg(RegLo)
 675             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 676             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 677     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 678             .addReg(RegHi)
 679             .addImm(0)
 680             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 681             .addReg(AMDGPU::SCC, RegState::Implicit);
 682     MI->eraseFromParent();
 683     break;
 684   }
 685   case AMDGPU::SGPR_USE:
 686     // This is just a placeholder for register allocation.
 687     MI->eraseFromParent();
 688     break;
 689
 690   case AMDGPU::V_MOV_B64_PSEUDO: {
 691     unsigned Dst = MI->getOperand(0).getReg();
 692     unsigned DstLo = RI.getSubReg(Dst, AMDGPU::sub0);
 693     unsigned DstHi = RI.getSubReg(Dst, AMDGPU::sub1);
 694
 695     const MachineOperand &SrcOp = MI->getOperand(1);
 696     // FIXME: Will this work for 64-bit floating point immediates?
 697     assert(!SrcOp.isFPImm());
 698     if (SrcOp.isImm()) {
 699       APInt Imm(64, SrcOp.getImm());
 700       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 701               .addImm(Imm.getLoBits(32).getZExtValue())
 702               .addReg(Dst, RegState::Implicit);
 703       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 704               .addImm(Imm.getHiBits(32).getZExtValue())
 705               .addReg(Dst, RegState::Implicit);
 706     } else {
 707       assert(SrcOp.isReg());
 708       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstLo)
 709               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub0))
 710               .addReg(Dst, RegState::Implicit);
 711       BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DstHi)
 712               .addReg(RI.getSubReg(SrcOp.getReg(), AMDGPU::sub1))
 713               .addReg(Dst, RegState::Implicit);
 714     }
 715     MI->eraseFromParent();
 716     break;
 717   }
 718   }
 719   return true;
 720 }
 721
 722 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 723                                               bool NewMI) const {
 724
 725   if (MI->getNumOperands() < 3)
 726     return nullptr;
 727
 728   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 729                                            AMDGPU::OpName::src0);
 730   assert(Src0Idx != -1 && "Should always have src0 operand");
 731
 732   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 733   if (!Src0.isReg())
 734     return nullptr;
 735
 736   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 737                                            AMDGPU::OpName::src1);
 738   if (Src1Idx == -1)
 739     return nullptr;
 740
 741   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 742
 743   // Make sure it's legal to commute operands for VOP2.
 744   if (isVOP2(MI->getOpcode()) &&
 745       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 746        !isOperandLegal(MI, Src1Idx, &Src0))) {
 747     return nullptr;
 748     }
 749
 750   if (!Src1.isReg()) {
 751     // Allow commuting instructions with Imm operands.
 752     if (NewMI || !Src1.isImm() ||
 753        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 754       return nullptr;
 755     }
 756
 757     // Be sure to copy the source modifiers to the right place.
 758     if (MachineOperand *Src0Mods
 759           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 760       MachineOperand *Src1Mods
 761         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 762
 763       int Src0ModsVal = Src0Mods->getImm();
 764       if (!Src1Mods && Src0ModsVal != 0)
 765         return nullptr;
 766
 767       // XXX - This assert might be a lie. It might be useful to have a neg
 768       // modifier with 0.0.
 769       int Src1ModsVal = Src1Mods->getImm();
 770       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 771
 772       Src1Mods->setImm(Src0ModsVal);
 773       Src0Mods->setImm(Src1ModsVal);
 774     }
 775
 776     unsigned Reg = Src0.getReg();
 777     unsigned SubReg = Src0.getSubReg();
 778     if (Src1.isImm())
 779       Src0.ChangeToImmediate(Src1.getImm());
 780     else
 781       llvm_unreachable("Should only have immediates");
 782
 783     Src1.ChangeToRegister(Reg, false);
 784     Src1.setSubReg(SubReg);
 785   } else {
 786     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 787   }
 788
 789   if (MI)
 790     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 791
 792   return MI;
 793 }
 794
 795 // This needs to be implemented because the source modifiers may be inserted
 796 // between the true commutable operands, and the base
 797 // TargetInstrInfo::commuteInstruction uses it.
 798 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 799                                         unsigned &SrcOpIdx1,
 800                                         unsigned &SrcOpIdx2) const {
 801   const MCInstrDesc &MCID = MI->getDesc();
 802   if (!MCID.isCommutable())
 803     return false;
 804
 805   unsigned Opc = MI->getOpcode();
 806   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 807   if (Src0Idx == -1)
 808     return false;
 809
 810   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 811   // immediate.
 812   if (!MI->getOperand(Src0Idx).isReg())
 813     return false;
 814
 815   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 816   if (Src1Idx == -1)
 817     return false;
 818
 819   if (!MI->getOperand(Src1Idx).isReg())
 820     return false;
 821
 822   // If any source modifiers are set, the generic instruction commuting won't
 823   // understand how to copy the source modifiers.
 824   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 825       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 826     return false;
 827
 828   SrcOpIdx1 = Src0Idx;
 829   SrcOpIdx2 = Src1Idx;
 830   return true;
 831 }
 832
 833 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 834                                          MachineBasicBlock::iterator I,
 835                                          unsigned DstReg,
 836                                          unsigned SrcReg) const {
 837   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 838                  DstReg) .addReg(SrcReg);
 839 }
 840
 841 bool SIInstrInfo::isMov(unsigned Opcode) const {
 842   switch(Opcode) {
 843   default: return false;
 844   case AMDGPU::S_MOV_B32:
 845   case AMDGPU::S_MOV_B64:
 846   case AMDGPU::V_MOV_B32_e32:
 847   case AMDGPU::V_MOV_B32_e64:
 848     return true;
 849   }
 850 }
 851
 852 bool
 853 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 854   return RC != &AMDGPU::EXECRegRegClass;
 855 }
 856
 857 bool
 858 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 859                                          AliasAnalysis *AA) const {
 860   switch(MI->getOpcode()) {
 861   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 862   case AMDGPU::S_MOV_B32:
 863   case AMDGPU::S_MOV_B64:
 864   case AMDGPU::V_MOV_B32_e32:
 865     return MI->getOperand(1).isImm();
 866   }
 867 }
 868
 869 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
 870                                 int WidthB, int OffsetB) {
 871   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
 872   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
 873   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
 874   return LowOffset + LowWidth <= HighOffset;
 875 }
 876
 877 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
 878                                                MachineInstr *MIb) const {
 879   unsigned BaseReg0, Offset0;
 880   unsigned BaseReg1, Offset1;
 881
 882   if (getLdStBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
 883       getLdStBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
 884     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
 885            "read2 / write2 not expected here yet");
 886     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
 887     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
 888     if (BaseReg0 == BaseReg1 &&
 889         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
 890       return true;
 891     }
 892   }
 893
 894   return false;
 895 }
 896
 897 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
 898                                                   MachineInstr *MIb,
 899                                                   AliasAnalysis *AA) const {
 900   unsigned Opc0 = MIa->getOpcode();
 901   unsigned Opc1 = MIb->getOpcode();
 902
 903   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
 904          "MIa must load from or modify a memory location");
 905   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
 906          "MIb must load from or modify a memory location");
 907
 908   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
 909     return false;
 910
 911   // XXX - Can we relax this between address spaces?
 912   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
 913     return false;
 914
 915   // TODO: Should we check the address space from the MachineMemOperand? That
 916   // would allow us to distinguish objects we know don't alias based on the
 917   // underlying addres space, even if it was lowered to a different one,
 918   // e.g. private accesses lowered to use MUBUF instructions on a scratch
 919   // buffer.
 920   if (isDS(Opc0)) {
 921     if (isDS(Opc1))
 922       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 923
 924     return !isFLAT(Opc1);
 925   }
 926
 927   if (isMUBUF(Opc0) || isMTBUF(Opc0)) {
 928     if (isMUBUF(Opc1) || isMTBUF(Opc1))
 929       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 930
 931     return !isFLAT(Opc1) && !isSMRD(Opc1);
 932   }
 933
 934   if (isSMRD(Opc0)) {
 935     if (isSMRD(Opc1))
 936       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 937
 938     return !isFLAT(Opc1) && !isMUBUF(Opc0) && !isMTBUF(Opc0);
 939   }
 940
 941   if (isFLAT(Opc0)) {
 942     if (isFLAT(Opc1))
 943       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 944
 945     return false;
 946   }
 947
 948   return false;
 949 }
 950
 951 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 952   int64_t SVal = Imm.getSExtValue();
 953   if (SVal >= -16 && SVal <= 64)
 954     return true;
 955
 956   if (Imm.getBitWidth() == 64) {
 957     uint64_t Val = Imm.getZExtValue();
 958     return (DoubleToBits(0.0) == Val) ||
 959            (DoubleToBits(1.0) == Val) ||
 960            (DoubleToBits(-1.0) == Val) ||
 961            (DoubleToBits(0.5) == Val) ||
 962            (DoubleToBits(-0.5) == Val) ||
 963            (DoubleToBits(2.0) == Val) ||
 964            (DoubleToBits(-2.0) == Val) ||
 965            (DoubleToBits(4.0) == Val) ||
 966            (DoubleToBits(-4.0) == Val);
 967   }
 968
 969   // The actual type of the operand does not seem to matter as long
 970   // as the bits match one of the inline immediate values.  For example:
 971   //
 972   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 973   // so it is a legal inline immediate.
 974   //
 975   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 976   // floating-point, so it is a legal inline immediate.
 977   uint32_t Val = Imm.getZExtValue();
 978
 979   return (FloatToBits(0.0f) == Val) ||
 980          (FloatToBits(1.0f) == Val) ||
 981          (FloatToBits(-1.0f) == Val) ||
 982          (FloatToBits(0.5f) == Val) ||
 983          (FloatToBits(-0.5f) == Val) ||
 984          (FloatToBits(2.0f) == Val) ||
 985          (FloatToBits(-2.0f) == Val) ||
 986          (FloatToBits(4.0f) == Val) ||
 987          (FloatToBits(-4.0f) == Val);
 988 }
 989
 990 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO,
 991                                    unsigned OpSize) const {
 992   if (MO.isImm()) {
 993     // MachineOperand provides no way to tell the true operand size, since it
 994     // only records a 64-bit value. We need to know the size to determine if a
 995     // 32-bit floating point immediate bit pattern is legal for an integer
 996     // immediate. It would be for any 32-bit integer operand, but would not be
 997     // for a 64-bit one.
 998
 999     unsigned BitSize = 8 * OpSize;
1000     return isInlineConstant(APInt(BitSize, MO.getImm(), true));
1001   }
1002
1003   return false;
1004 }
1005
1006 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO,
1007                                     unsigned OpSize) const {
1008   return MO.isImm() && !isInlineConstant(MO, OpSize);
1009 }
1010
1011 static bool compareMachineOp(const MachineOperand &Op0,
1012                              const MachineOperand &Op1) {
1013   if (Op0.getType() != Op1.getType())
1014     return false;
1015
1016   switch (Op0.getType()) {
1017   case MachineOperand::MO_Register:
1018     return Op0.getReg() == Op1.getReg();
1019   case MachineOperand::MO_Immediate:
1020     return Op0.getImm() == Op1.getImm();
1021   default:
1022     llvm_unreachable("Didn't expect to be comparing these operand types");
1023   }
1024 }
1025
1026 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
1027                                  const MachineOperand &MO) const {
1028   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
1029
1030   assert(MO.isImm() || MO.isTargetIndex() || MO.isFI());
1031
1032   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
1033     return true;
1034
1035   if (OpInfo.RegClass < 0)
1036     return false;
1037
1038   unsigned OpSize = RI.getRegClass(OpInfo.RegClass)->getSize();
1039   if (isLiteralConstant(MO, OpSize))
1040     return RI.opCanUseLiteralConstant(OpInfo.OperandType);
1041
1042   return RI.opCanUseInlineConstant(OpInfo.OperandType);
1043 }
1044
1045 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) const {
1046   switch (AS) {
1047   case AMDGPUAS::GLOBAL_ADDRESS: {
1048     // MUBUF instructions a 12-bit offset in bytes.
1049     return isUInt<12>(OffsetSize);
1050   }
1051   case AMDGPUAS::CONSTANT_ADDRESS: {
1052     // SMRD instructions have an 8-bit offset in dwords on SI and
1053     // a 20-bit offset in bytes on VI.
1054     if (RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1055       return isUInt<20>(OffsetSize);
1056     else
1057       return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
1058   }
1059   case AMDGPUAS::LOCAL_ADDRESS:
1060   case AMDGPUAS::REGION_ADDRESS: {
1061     // The single offset versions have a 16-bit offset in bytes.
1062     return isUInt<16>(OffsetSize);
1063   }
1064   case AMDGPUAS::PRIVATE_ADDRESS:
1065     // Indirect register addressing does not use any offsets.
1066   default:
1067     return 0;
1068   }
1069 }
1070
1071 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1072   int Op32 = AMDGPU::getVOPe32(Opcode);
1073   if (Op32 == -1)
1074     return false;
1075
1076   return pseudoToMCOpcode(Op32) != -1;
1077 }
1078
1079 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1080   // The src0_modifier operand is present on all instructions
1081   // that have modifiers.
1082
1083   return AMDGPU::getNamedOperandIdx(Opcode,
1084                                     AMDGPU::OpName::src0_modifiers) != -1;
1085 }
1086
1087 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1088                                   unsigned OpName) const {
1089   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1090   return Mods && Mods->getImm();
1091 }
1092
1093 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1094                                   const MachineOperand &MO,
1095                                   unsigned OpSize) const {
1096   // Literal constants use the constant bus.
1097   if (isLiteralConstant(MO, OpSize))
1098     return true;
1099
1100   if (!MO.isReg() || !MO.isUse())
1101     return false;
1102
1103   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1104     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1105
1106   // FLAT_SCR is just an SGPR pair.
1107   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1108     return true;
1109
1110   // EXEC register uses the constant bus.
1111   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1112     return true;
1113
1114   // SGPRs use the constant bus
1115   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1116       (!MO.isImplicit() &&
1117       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1118        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1119     return true;
1120   }
1121
1122   return false;
1123 }
1124
1125 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1126                                     StringRef &ErrInfo) const {
1127   uint16_t Opcode = MI->getOpcode();
1128   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1129   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1130   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1131   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1132
1133   // Make sure the number of operands is correct.
1134   const MCInstrDesc &Desc = get(Opcode);
1135   if (!Desc.isVariadic() &&
1136       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1137      ErrInfo = "Instruction has wrong number of operands.";
1138      return false;
1139   }
1140
1141   // Make sure the register classes are correct
1142   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1143     if (MI->getOperand(i).isFPImm()) {
1144       ErrInfo = "FPImm Machine Operands are not supported. ISel should bitcast "
1145                 "all fp values to integers.";
1146       return false;
1147     }
1148
1149     switch (Desc.OpInfo[i].OperandType) {
1150     case MCOI::OPERAND_REGISTER:
1151       if (MI->getOperand(i).isImm()) {
1152         ErrInfo = "Illegal immediate value for operand.";
1153         return false;
1154       }
1155       break;
1156     case AMDGPU::OPERAND_REG_IMM32:
1157       break;
1158     case AMDGPU::OPERAND_REG_INLINE_C:
1159       if (MI->getOperand(i).isImm()) {
1160         int RegClass = Desc.OpInfo[i].RegClass;
1161         const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1162         if (!isInlineConstant(MI->getOperand(i), RC->getSize())) {
1163           ErrInfo = "Illegal immediate value for operand.";
1164           return false;
1165         }
1166       }
1167       break;
1168     case MCOI::OPERAND_IMMEDIATE:
1169       // Check if this operand is an immediate.
1170       // FrameIndex operands will be replaced by immediates, so they are
1171       // allowed.
1172       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFI()) {
1173         ErrInfo = "Expected immediate, but got non-immediate";
1174         return false;
1175       }
1176       // Fall-through
1177     default:
1178       continue;
1179     }
1180
1181     if (!MI->getOperand(i).isReg())
1182       continue;
1183
1184     int RegClass = Desc.OpInfo[i].RegClass;
1185     if (RegClass != -1) {
1186       unsigned Reg = MI->getOperand(i).getReg();
1187       if (TargetRegisterInfo::isVirtualRegister(Reg))
1188         continue;
1189
1190       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1191       if (!RC->contains(Reg)) {
1192         ErrInfo = "Operand has incorrect register class.";
1193         return false;
1194       }
1195     }
1196   }
1197
1198
1199   // Verify VOP*
1200   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1201     // Only look at the true operands. Only a real operand can use the constant
1202     // bus, and we don't want to check pseudo-operands like the source modifier
1203     // flags.
1204     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1205
1206     unsigned ConstantBusCount = 0;
1207     unsigned SGPRUsed = AMDGPU::NoRegister;
1208     for (int OpIdx : OpIndices) {
1209       if (OpIdx == -1)
1210         break;
1211       const MachineOperand &MO = MI->getOperand(OpIdx);
1212       if (usesConstantBus(MRI, MO, getOpSize(Opcode, OpIdx))) {
1213         if (MO.isReg()) {
1214           if (MO.getReg() != SGPRUsed)
1215             ++ConstantBusCount;
1216           SGPRUsed = MO.getReg();
1217         } else {
1218           ++ConstantBusCount;
1219         }
1220       }
1221     }
1222     if (ConstantBusCount > 1) {
1223       ErrInfo = "VOP* instruction uses the constant bus more than once";
1224       return false;
1225     }
1226   }
1227
1228   // Verify SRC1 for VOP2 and VOPC
1229   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1230     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1231     if (Src1.isImm()) {
1232       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1233       return false;
1234     }
1235   }
1236
1237   // Verify VOP3
1238   if (isVOP3(Opcode)) {
1239     if (Src0Idx != -1 &&
1240         isLiteralConstant(MI->getOperand(Src0Idx), getOpSize(Opcode, Src0Idx))) {
1241       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1242       return false;
1243     }
1244     if (Src1Idx != -1 &&
1245         isLiteralConstant(MI->getOperand(Src1Idx), getOpSize(Opcode, Src1Idx))) {
1246       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1247       return false;
1248     }
1249     if (Src2Idx != -1 &&
1250         isLiteralConstant(MI->getOperand(Src2Idx), getOpSize(Opcode, Src2Idx))) {
1251       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1252       return false;
1253     }
1254   }
1255
1256   // Verify misc. restrictions on specific instructions.
1257   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1258       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1259     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1260     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1261     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1262     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1263       if (!compareMachineOp(Src0, Src1) &&
1264           !compareMachineOp(Src0, Src2)) {
1265         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1266         return false;
1267       }
1268     }
1269   }
1270
1271   return true;
1272 }
1273
1274 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1275   switch (MI.getOpcode()) {
1276   default: return AMDGPU::INSTRUCTION_LIST_END;
1277   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1278   case AMDGPU::COPY: return AMDGPU::COPY;
1279   case AMDGPU::PHI: return AMDGPU::PHI;
1280   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1281   case AMDGPU::S_MOV_B32:
1282     return MI.getOperand(1).isReg() ?
1283            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1284   case AMDGPU::S_ADD_I32:
1285   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1286   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1287   case AMDGPU::S_SUB_I32:
1288   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1289   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1290   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1291   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1292   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1293   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1294   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1295   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1296   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1297   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1298   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1299   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1300   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1301   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1302   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1303   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1304   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1305   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1306   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1307   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1308   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1309   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1310   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1311   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1312   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1313   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1314   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1315   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1316   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1317   case AMDGPU::S_LOAD_DWORD_IMM:
1318   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1319   case AMDGPU::S_LOAD_DWORDX2_IMM:
1320   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1321   case AMDGPU::S_LOAD_DWORDX4_IMM:
1322   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1323   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e64;
1324   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1325   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1326   }
1327 }
1328
1329 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1330   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1331 }
1332
1333 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1334                                                       unsigned OpNo) const {
1335   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1336   const MCInstrDesc &Desc = get(MI.getOpcode());
1337   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1338       Desc.OpInfo[OpNo].RegClass == -1) {
1339     unsigned Reg = MI.getOperand(OpNo).getReg();
1340
1341     if (TargetRegisterInfo::isVirtualRegister(Reg))
1342       return MRI.getRegClass(Reg);
1343     return RI.getPhysRegClass(Reg);
1344   }
1345
1346   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1347   return RI.getRegClass(RCID);
1348 }
1349
1350 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1351   switch (MI.getOpcode()) {
1352   case AMDGPU::COPY:
1353   case AMDGPU::REG_SEQUENCE:
1354   case AMDGPU::PHI:
1355   case AMDGPU::INSERT_SUBREG:
1356     return RI.hasVGPRs(getOpRegClass(MI, 0));
1357   default:
1358     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1359   }
1360 }
1361
1362 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1363   MachineBasicBlock::iterator I = MI;
1364   MachineBasicBlock *MBB = MI->getParent();
1365   MachineOperand &MO = MI->getOperand(OpIdx);
1366   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1367   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1368   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1369   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1370   if (MO.isReg())
1371     Opcode = AMDGPU::COPY;
1372   else if (RI.isSGPRClass(RC))
1373     Opcode = AMDGPU::S_MOV_B32;
1374
1375
1376   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1377   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1378     VRC = &AMDGPU::VReg_64RegClass;
1379   else
1380     VRC = &AMDGPU::VGPR_32RegClass;
1381
1382   unsigned Reg = MRI.createVirtualRegister(VRC);
1383   DebugLoc DL = MBB->findDebugLoc(I);
1384   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1385     .addOperand(MO);
1386   MO.ChangeToRegister(Reg, false);
1387 }
1388
1389 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1390                                          MachineRegisterInfo &MRI,
1391                                          MachineOperand &SuperReg,
1392                                          const TargetRegisterClass *SuperRC,
1393                                          unsigned SubIdx,
1394                                          const TargetRegisterClass *SubRC)
1395                                          const {
1396   assert(SuperReg.isReg());
1397
1398   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1399   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1400
1401   // Just in case the super register is itself a sub-register, copy it to a new
1402   // value so we don't need to worry about merging its subreg index with the
1403   // SubIdx passed to this function. The register coalescer should be able to
1404   // eliminate this extra copy.
1405   MachineBasicBlock *MBB = MI->getParent();
1406   DebugLoc DL = MI->getDebugLoc();
1407
1408   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1409     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1410
1411   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1412     .addReg(NewSuperReg, 0, SubIdx);
1413
1414   return SubReg;
1415 }
1416
1417 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1418   MachineBasicBlock::iterator MII,
1419   MachineRegisterInfo &MRI,
1420   MachineOperand &Op,
1421   const TargetRegisterClass *SuperRC,
1422   unsigned SubIdx,
1423   const TargetRegisterClass *SubRC) const {
1424   if (Op.isImm()) {
1425     // XXX - Is there a better way to do this?
1426     if (SubIdx == AMDGPU::sub0)
1427       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1428     if (SubIdx == AMDGPU::sub1)
1429       return MachineOperand::CreateImm(Op.getImm() >> 32);
1430
1431     llvm_unreachable("Unhandled register index for immediate");
1432   }
1433
1434   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1435                                        SubIdx, SubRC);
1436   return MachineOperand::CreateReg(SubReg, false);
1437 }
1438
1439 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1440                                     MachineBasicBlock::iterator MI,
1441                                     MachineRegisterInfo &MRI,
1442                                     const TargetRegisterClass *RC,
1443                                     const MachineOperand &Op) const {
1444   MachineBasicBlock *MBB = MI->getParent();
1445   DebugLoc DL = MI->getDebugLoc();
1446   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1447   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1448   unsigned Dst = MRI.createVirtualRegister(RC);
1449
1450   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1451                              LoDst)
1452     .addImm(Op.getImm() & 0xFFFFFFFF);
1453   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1454                              HiDst)
1455     .addImm(Op.getImm() >> 32);
1456
1457   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1458     .addReg(LoDst)
1459     .addImm(AMDGPU::sub0)
1460     .addReg(HiDst)
1461     .addImm(AMDGPU::sub1);
1462
1463   Worklist.push_back(Lo);
1464   Worklist.push_back(Hi);
1465
1466   return Dst;
1467 }
1468
1469 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1470 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1471   assert(Inst->getNumExplicitOperands() == 3);
1472   MachineOperand Op1 = Inst->getOperand(1);
1473   Inst->RemoveOperand(1);
1474   Inst->addOperand(Op1);
1475 }
1476
1477 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1478                                  const MachineOperand *MO) const {
1479   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1480   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1481   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1482   const TargetRegisterClass *DefinedRC =
1483       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1484   if (!MO)
1485     MO = &MI->getOperand(OpIdx);
1486
1487   if (isVALU(InstDesc.Opcode) &&
1488       usesConstantBus(MRI, *MO, DefinedRC->getSize())) {
1489     unsigned SGPRUsed =
1490         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1491     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1492       if (i == OpIdx)
1493         continue;
1494       const MachineOperand &Op = MI->getOperand(i);
1495       if (Op.isReg() && Op.getReg() != SGPRUsed &&
1496           usesConstantBus(MRI, Op, getOpSize(*MI, i))) {
1497         return false;
1498       }
1499     }
1500   }
1501
1502   if (MO->isReg()) {
1503     assert(DefinedRC);
1504     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1505
1506     // In order to be legal, the common sub-class must be equal to the
1507     // class of the current operand.  For example:
1508     //
1509     // v_mov_b32 s0 ; Operand defined as vsrc_32
1510     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1511     //
1512     // s_sendmsg 0, s0 ; Operand defined as m0reg
1513     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1514
1515     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1516   }
1517
1518
1519   // Handle non-register types that are treated like immediates.
1520   assert(MO->isImm() || MO->isTargetIndex() || MO->isFI());
1521
1522   if (!DefinedRC) {
1523     // This operand expects an immediate.
1524     return true;
1525   }
1526
1527   return isImmOperandLegal(MI, OpIdx, *MO);
1528 }
1529
1530 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1531   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1532
1533   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1534                                            AMDGPU::OpName::src0);
1535   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1536                                            AMDGPU::OpName::src1);
1537   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1538                                            AMDGPU::OpName::src2);
1539
1540   // Legalize VOP2
1541   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1542     // Legalize src0
1543     if (!isOperandLegal(MI, Src0Idx))
1544       legalizeOpWithMove(MI, Src0Idx);
1545
1546     // Legalize src1
1547     if (isOperandLegal(MI, Src1Idx))
1548       return;
1549
1550     // Usually src0 of VOP2 instructions allow more types of inputs
1551     // than src1, so try to commute the instruction to decrease our
1552     // chances of having to insert a MOV instruction to legalize src1.
1553     if (MI->isCommutable()) {
1554       if (commuteInstruction(MI))
1555         // If we are successful in commuting, then we know MI is legal, so
1556         // we are done.
1557         return;
1558     }
1559
1560     legalizeOpWithMove(MI, Src1Idx);
1561     return;
1562   }
1563
1564   // XXX - Do any VOP3 instructions read VCC?
1565   // Legalize VOP3
1566   if (isVOP3(MI->getOpcode())) {
1567     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1568
1569     // Find the one SGPR operand we are allowed to use.
1570     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1571
1572     for (unsigned i = 0; i < 3; ++i) {
1573       int Idx = VOP3Idx[i];
1574       if (Idx == -1)
1575         break;
1576       MachineOperand &MO = MI->getOperand(Idx);
1577
1578       if (MO.isReg()) {
1579         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1580           continue; // VGPRs are legal
1581
1582         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1583
1584         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1585           SGPRReg = MO.getReg();
1586           // We can use one SGPR in each VOP3 instruction.
1587           continue;
1588         }
1589       } else if (!isLiteralConstant(MO, getOpSize(MI->getOpcode(), Idx))) {
1590         // If it is not a register and not a literal constant, then it must be
1591         // an inline constant which is always legal.
1592         continue;
1593       }
1594       // If we make it this far, then the operand is not legal and we must
1595       // legalize it.
1596       legalizeOpWithMove(MI, Idx);
1597     }
1598   }
1599
1600   // Legalize REG_SEQUENCE and PHI
1601   // The register class of the operands much be the same type as the register
1602   // class of the output.
1603   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1604       MI->getOpcode() == AMDGPU::PHI) {
1605     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1606     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1607       if (!MI->getOperand(i).isReg() ||
1608           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1609         continue;
1610       const TargetRegisterClass *OpRC =
1611               MRI.getRegClass(MI->getOperand(i).getReg());
1612       if (RI.hasVGPRs(OpRC)) {
1613         VRC = OpRC;
1614       } else {
1615         SRC = OpRC;
1616       }
1617     }
1618
1619     // If any of the operands are VGPR registers, then they all most be
1620     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1621     // them.
1622     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1623       if (!VRC) {
1624         assert(SRC);
1625         VRC = RI.getEquivalentVGPRClass(SRC);
1626       }
1627       RC = VRC;
1628     } else {
1629       RC = SRC;
1630     }
1631
1632     // Update all the operands so they have the same type.
1633     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1634       if (!MI->getOperand(i).isReg() ||
1635           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1636         continue;
1637       unsigned DstReg = MRI.createVirtualRegister(RC);
1638       MachineBasicBlock *InsertBB;
1639       MachineBasicBlock::iterator Insert;
1640       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1641         InsertBB = MI->getParent();
1642         Insert = MI;
1643       } else {
1644         // MI is a PHI instruction.
1645         InsertBB = MI->getOperand(i + 1).getMBB();
1646         Insert = InsertBB->getFirstTerminator();
1647       }
1648       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1649               get(AMDGPU::COPY), DstReg)
1650               .addOperand(MI->getOperand(i));
1651       MI->getOperand(i).setReg(DstReg);
1652     }
1653   }
1654
1655   // Legalize INSERT_SUBREG
1656   // src0 must have the same register class as dst
1657   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1658     unsigned Dst = MI->getOperand(0).getReg();
1659     unsigned Src0 = MI->getOperand(1).getReg();
1660     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1661     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1662     if (DstRC != Src0RC) {
1663       MachineBasicBlock &MBB = *MI->getParent();
1664       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1665       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1666               .addReg(Src0);
1667       MI->getOperand(1).setReg(NewSrc0);
1668     }
1669     return;
1670   }
1671
1672   // Legalize MUBUF* instructions
1673   // FIXME: If we start using the non-addr64 instructions for compute, we
1674   // may need to legalize them here.
1675   int SRsrcIdx =
1676       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1677   if (SRsrcIdx != -1) {
1678     // We have an MUBUF instruction
1679     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1680     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1681     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1682                                              RI.getRegClass(SRsrcRC))) {
1683       // The operands are legal.
1684       // FIXME: We may need to legalize operands besided srsrc.
1685       return;
1686     }
1687
1688     MachineBasicBlock &MBB = *MI->getParent();
1689     // Extract the the ptr from the resource descriptor.
1690
1691     // SRsrcPtrLo = srsrc:sub0
1692     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1693         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VGPR_32RegClass);
1694
1695     // SRsrcPtrHi = srsrc:sub1
1696     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1697         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VGPR_32RegClass);
1698
1699     // Create an empty resource descriptor
1700     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1701     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1702     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1703     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1704     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1705
1706     // Zero64 = 0
1707     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1708             Zero64)
1709             .addImm(0);
1710
1711     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1712     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1713             SRsrcFormatLo)
1714             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1715
1716     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1717     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1718             SRsrcFormatHi)
1719             .addImm(RsrcDataFormat >> 32);
1720
1721     // NewSRsrc = {Zero64, SRsrcFormat}
1722     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1723             NewSRsrc)
1724             .addReg(Zero64)
1725             .addImm(AMDGPU::sub0_sub1)
1726             .addReg(SRsrcFormatLo)
1727             .addImm(AMDGPU::sub2)
1728             .addReg(SRsrcFormatHi)
1729             .addImm(AMDGPU::sub3);
1730
1731     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1732     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1733     unsigned NewVAddrLo;
1734     unsigned NewVAddrHi;
1735     if (VAddr) {
1736       // This is already an ADDR64 instruction so we need to add the pointer
1737       // extracted from the resource descriptor to the current value of VAddr.
1738       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1739       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1740
1741       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1742       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1743               NewVAddrLo)
1744               .addReg(SRsrcPtrLo)
1745               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1746               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1747
1748       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1749       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1750               NewVAddrHi)
1751               .addReg(SRsrcPtrHi)
1752               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1753               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1754               .addReg(AMDGPU::VCC, RegState::Implicit);
1755
1756     } else {
1757       // This instructions is the _OFFSET variant, so we need to convert it to
1758       // ADDR64.
1759       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1760       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1761       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1762
1763       // Create the new instruction.
1764       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1765       MachineInstr *Addr64 =
1766           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1767                   .addOperand(*VData)
1768                   .addOperand(*SRsrc)
1769                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1770                                               // This will be replaced later
1771                                               // with the new value of vaddr.
1772                   .addOperand(*SOffset)
1773                   .addOperand(*Offset);
1774
1775       MI->removeFromParent();
1776       MI = Addr64;
1777
1778       NewVAddrLo = SRsrcPtrLo;
1779       NewVAddrHi = SRsrcPtrHi;
1780       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1781       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1782     }
1783
1784     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1785     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1786             NewVAddr)
1787             .addReg(NewVAddrLo)
1788             .addImm(AMDGPU::sub0)
1789             .addReg(NewVAddrHi)
1790             .addImm(AMDGPU::sub1);
1791
1792
1793     // Update the instruction to use NewVaddr
1794     VAddr->setReg(NewVAddr);
1795     // Update the instruction to use NewSRsrc
1796     SRsrc->setReg(NewSRsrc);
1797   }
1798 }
1799
1800 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1801                             const TargetRegisterClass *HalfRC,
1802                             unsigned HalfImmOp, unsigned HalfSGPROp,
1803                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1804
1805   DebugLoc DL = MI->getDebugLoc();
1806   MachineBasicBlock *MBB = MI->getParent();
1807   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1808   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1809   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1810   unsigned HalfSize = HalfRC->getSize();
1811   const MachineOperand *OffOp =
1812       getNamedOperand(*MI, AMDGPU::OpName::offset);
1813   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1814
1815   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
1816   // on VI.
1817   if (OffOp) {
1818     bool isVI = RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS;
1819     unsigned OffScale = isVI ? 1 : 4;
1820     // Handle the _IMM variant
1821     unsigned LoOffset = OffOp->getImm() * OffScale;
1822     unsigned HiOffset = LoOffset + HalfSize;
1823     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1824                   .addOperand(*SBase)
1825                   .addImm(LoOffset / OffScale);
1826
1827     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
1828       unsigned OffsetSGPR =
1829           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1830       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1831               .addImm(HiOffset); // The offset in register is in bytes.
1832       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1833                     .addOperand(*SBase)
1834                     .addReg(OffsetSGPR);
1835     } else {
1836       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1837                      .addOperand(*SBase)
1838                      .addImm(HiOffset / OffScale);
1839     }
1840   } else {
1841     // Handle the _SGPR variant
1842     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1843     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1844                   .addOperand(*SBase)
1845                   .addOperand(*SOff);
1846     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1847     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1848             .addOperand(*SOff)
1849             .addImm(HalfSize);
1850     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1851                   .addOperand(*SBase)
1852                   .addReg(OffsetSGPR);
1853   }
1854
1855   unsigned SubLo, SubHi;
1856   switch (HalfSize) {
1857     case 4:
1858       SubLo = AMDGPU::sub0;
1859       SubHi = AMDGPU::sub1;
1860       break;
1861     case 8:
1862       SubLo = AMDGPU::sub0_sub1;
1863       SubHi = AMDGPU::sub2_sub3;
1864       break;
1865     case 16:
1866       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1867       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1868       break;
1869     case 32:
1870       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1871       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1872       break;
1873     default:
1874       llvm_unreachable("Unhandled HalfSize");
1875   }
1876
1877   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1878           .addOperand(MI->getOperand(0))
1879           .addReg(RegLo)
1880           .addImm(SubLo)
1881           .addReg(RegHi)
1882           .addImm(SubHi);
1883 }
1884
1885 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1886   MachineBasicBlock *MBB = MI->getParent();
1887   switch (MI->getOpcode()) {
1888     case AMDGPU::S_LOAD_DWORD_IMM:
1889     case AMDGPU::S_LOAD_DWORD_SGPR:
1890     case AMDGPU::S_LOAD_DWORDX2_IMM:
1891     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1892     case AMDGPU::S_LOAD_DWORDX4_IMM:
1893     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1894       unsigned NewOpcode = getVALUOp(*MI);
1895       unsigned RegOffset;
1896       unsigned ImmOffset;
1897
1898       if (MI->getOperand(2).isReg()) {
1899         RegOffset = MI->getOperand(2).getReg();
1900         ImmOffset = 0;
1901       } else {
1902         assert(MI->getOperand(2).isImm());
1903         // SMRD instructions take a dword offsets on SI and byte offset on VI
1904         // and MUBUF instructions always take a byte offset.
1905         ImmOffset = MI->getOperand(2).getImm();
1906         if (RI.ST.getGeneration() <= AMDGPUSubtarget::SEA_ISLANDS)
1907           ImmOffset <<= 2;
1908         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1909
1910         if (isUInt<12>(ImmOffset)) {
1911           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1912                   RegOffset)
1913                   .addImm(0);
1914         } else {
1915           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1916                   RegOffset)
1917                   .addImm(ImmOffset);
1918           ImmOffset = 0;
1919         }
1920       }
1921
1922       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1923       unsigned DWord0 = RegOffset;
1924       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1925       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1926       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1927       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1928
1929       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1930               .addImm(0);
1931       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1932               .addImm(RsrcDataFormat & 0xFFFFFFFF);
1933       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1934               .addImm(RsrcDataFormat >> 32);
1935       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1936               .addReg(DWord0)
1937               .addImm(AMDGPU::sub0)
1938               .addReg(DWord1)
1939               .addImm(AMDGPU::sub1)
1940               .addReg(DWord2)
1941               .addImm(AMDGPU::sub2)
1942               .addReg(DWord3)
1943               .addImm(AMDGPU::sub3);
1944       MI->setDesc(get(NewOpcode));
1945       if (MI->getOperand(2).isReg()) {
1946         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1947       } else {
1948         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1949       }
1950       MI->getOperand(1).setReg(SRsrc);
1951       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(0));
1952       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1953
1954       const TargetRegisterClass *NewDstRC =
1955           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1956
1957       unsigned DstReg = MI->getOperand(0).getReg();
1958       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1959       MRI.replaceRegWith(DstReg, NewDstReg);
1960       break;
1961     }
1962     case AMDGPU::S_LOAD_DWORDX8_IMM:
1963     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1964       MachineInstr *Lo, *Hi;
1965       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1966                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1967       MI->eraseFromParent();
1968       moveSMRDToVALU(Lo, MRI);
1969       moveSMRDToVALU(Hi, MRI);
1970       break;
1971     }
1972
1973     case AMDGPU::S_LOAD_DWORDX16_IMM:
1974     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1975       MachineInstr *Lo, *Hi;
1976       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1977                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1978       MI->eraseFromParent();
1979       moveSMRDToVALU(Lo, MRI);
1980       moveSMRDToVALU(Hi, MRI);
1981       break;
1982     }
1983   }
1984 }
1985
1986 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1987   SmallVector<MachineInstr *, 128> Worklist;
1988   Worklist.push_back(&TopInst);
1989
1990   while (!Worklist.empty()) {
1991     MachineInstr *Inst = Worklist.pop_back_val();
1992     MachineBasicBlock *MBB = Inst->getParent();
1993     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1994
1995     unsigned Opcode = Inst->getOpcode();
1996     unsigned NewOpcode = getVALUOp(*Inst);
1997
1998     // Handle some special cases
1999     switch (Opcode) {
2000     default:
2001       if (isSMRD(Inst->getOpcode())) {
2002         moveSMRDToVALU(Inst, MRI);
2003       }
2004       break;
2005     case AMDGPU::S_MOV_B64: {
2006       DebugLoc DL = Inst->getDebugLoc();
2007
2008       // If the source operand is a register we can replace this with a
2009       // copy.
2010       if (Inst->getOperand(1).isReg()) {
2011         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
2012           .addOperand(Inst->getOperand(0))
2013           .addOperand(Inst->getOperand(1));
2014         Worklist.push_back(Copy);
2015       } else {
2016         // Otherwise, we need to split this into two movs, because there is
2017         // no 64-bit VALU move instruction.
2018         unsigned Reg = Inst->getOperand(0).getReg();
2019         unsigned Dst = split64BitImm(Worklist,
2020                                      Inst,
2021                                      MRI,
2022                                      MRI.getRegClass(Reg),
2023                                      Inst->getOperand(1));
2024         MRI.replaceRegWith(Reg, Dst);
2025       }
2026       Inst->eraseFromParent();
2027       continue;
2028     }
2029     case AMDGPU::S_AND_B64:
2030       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
2031       Inst->eraseFromParent();
2032       continue;
2033
2034     case AMDGPU::S_OR_B64:
2035       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
2036       Inst->eraseFromParent();
2037       continue;
2038
2039     case AMDGPU::S_XOR_B64:
2040       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
2041       Inst->eraseFromParent();
2042       continue;
2043
2044     case AMDGPU::S_NOT_B64:
2045       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
2046       Inst->eraseFromParent();
2047       continue;
2048
2049     case AMDGPU::S_BCNT1_I32_B64:
2050       splitScalar64BitBCNT(Worklist, Inst);
2051       Inst->eraseFromParent();
2052       continue;
2053
2054     case AMDGPU::S_BFE_I64: {
2055       splitScalar64BitBFE(Worklist, Inst);
2056       Inst->eraseFromParent();
2057       continue;
2058     }
2059
2060     case AMDGPU::S_LSHL_B32:
2061       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2062         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
2063         swapOperands(Inst);
2064       }
2065       break;
2066     case AMDGPU::S_ASHR_I32:
2067       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2068         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
2069         swapOperands(Inst);
2070       }
2071       break;
2072     case AMDGPU::S_LSHR_B32:
2073       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2074         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
2075         swapOperands(Inst);
2076       }
2077       break;
2078     case AMDGPU::S_LSHL_B64:
2079       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2080         NewOpcode = AMDGPU::V_LSHLREV_B64;
2081         swapOperands(Inst);
2082       }
2083       break;
2084     case AMDGPU::S_ASHR_I64:
2085       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2086         NewOpcode = AMDGPU::V_ASHRREV_I64;
2087         swapOperands(Inst);
2088       }
2089       break;
2090     case AMDGPU::S_LSHR_B64:
2091       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
2092         NewOpcode = AMDGPU::V_LSHRREV_B64;
2093         swapOperands(Inst);
2094       }
2095       break;
2096
2097     case AMDGPU::S_BFE_U64:
2098     case AMDGPU::S_BFM_B64:
2099       llvm_unreachable("Moving this op to VALU not implemented");
2100     }
2101
2102     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
2103       // We cannot move this instruction to the VALU, so we should try to
2104       // legalize its operands instead.
2105       legalizeOperands(Inst);
2106       continue;
2107     }
2108
2109     // Use the new VALU Opcode.
2110     const MCInstrDesc &NewDesc = get(NewOpcode);
2111     Inst->setDesc(NewDesc);
2112
2113     // Remove any references to SCC. Vector instructions can't read from it, and
2114     // We're just about to add the implicit use / defs of VCC, and we don't want
2115     // both.
2116     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2117       MachineOperand &Op = Inst->getOperand(i);
2118       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2119         Inst->RemoveOperand(i);
2120     }
2121
2122     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2123       // We are converting these to a BFE, so we need to add the missing
2124       // operands for the size and offset.
2125       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2126       Inst->addOperand(MachineOperand::CreateImm(0));
2127       Inst->addOperand(MachineOperand::CreateImm(Size));
2128
2129     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2130       // The VALU version adds the second operand to the result, so insert an
2131       // extra 0 operand.
2132       Inst->addOperand(MachineOperand::CreateImm(0));
2133     }
2134
2135     addDescImplicitUseDef(NewDesc, Inst);
2136
2137     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2138       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2139       // If we need to move this to VGPRs, we need to unpack the second operand
2140       // back into the 2 separate ones for bit offset and width.
2141       assert(OffsetWidthOp.isImm() &&
2142              "Scalar BFE is only implemented for constant width and offset");
2143       uint32_t Imm = OffsetWidthOp.getImm();
2144
2145       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2146       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2147       Inst->RemoveOperand(2); // Remove old immediate.
2148       Inst->addOperand(MachineOperand::CreateImm(Offset));
2149       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2150     }
2151
2152     // Update the destination register class.
2153
2154     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
2155
2156     switch (Opcode) {
2157       // For target instructions, getOpRegClass just returns the virtual
2158       // register class associated with the operand, so we need to find an
2159       // equivalent VGPR register class in order to move the instruction to the
2160       // VALU.
2161     case AMDGPU::COPY:
2162     case AMDGPU::PHI:
2163     case AMDGPU::REG_SEQUENCE:
2164     case AMDGPU::INSERT_SUBREG:
2165       if (RI.hasVGPRs(NewDstRC))
2166         continue;
2167       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2168       if (!NewDstRC)
2169         continue;
2170       break;
2171     default:
2172       break;
2173     }
2174
2175     unsigned DstReg = Inst->getOperand(0).getReg();
2176     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2177     MRI.replaceRegWith(DstReg, NewDstReg);
2178
2179     // Legalize the operands
2180     legalizeOperands(Inst);
2181
2182     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
2183            E = MRI.use_end(); I != E; ++I) {
2184       MachineInstr &UseMI = *I->getParent();
2185       if (!canReadVGPR(UseMI, I.getOperandNo())) {
2186         Worklist.push_back(&UseMI);
2187       }
2188     }
2189   }
2190 }
2191
2192 //===----------------------------------------------------------------------===//
2193 // Indirect addressing callbacks
2194 //===----------------------------------------------------------------------===//
2195
2196 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2197                                                  unsigned Channel) const {
2198   assert(Channel == 0);
2199   return RegIndex;
2200 }
2201
2202 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2203   return &AMDGPU::VGPR_32RegClass;
2204 }
2205
2206 void SIInstrInfo::splitScalar64BitUnaryOp(
2207   SmallVectorImpl<MachineInstr *> &Worklist,
2208   MachineInstr *Inst,
2209   unsigned Opcode) const {
2210   MachineBasicBlock &MBB = *Inst->getParent();
2211   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2212
2213   MachineOperand &Dest = Inst->getOperand(0);
2214   MachineOperand &Src0 = Inst->getOperand(1);
2215   DebugLoc DL = Inst->getDebugLoc();
2216
2217   MachineBasicBlock::iterator MII = Inst;
2218
2219   const MCInstrDesc &InstDesc = get(Opcode);
2220   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2221     MRI.getRegClass(Src0.getReg()) :
2222     &AMDGPU::SGPR_32RegClass;
2223
2224   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2225
2226   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2227                                                        AMDGPU::sub0, Src0SubRC);
2228
2229   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2230   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2231
2232   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2233   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2234     .addOperand(SrcReg0Sub0);
2235
2236   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2237                                                        AMDGPU::sub1, Src0SubRC);
2238
2239   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2240   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2241     .addOperand(SrcReg0Sub1);
2242
2243   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2244   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2245     .addReg(DestSub0)
2246     .addImm(AMDGPU::sub0)
2247     .addReg(DestSub1)
2248     .addImm(AMDGPU::sub1);
2249
2250   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2251
2252   // Try to legalize the operands in case we need to swap the order to keep it
2253   // valid.
2254   Worklist.push_back(LoHalf);
2255   Worklist.push_back(HiHalf);
2256 }
2257
2258 void SIInstrInfo::splitScalar64BitBinaryOp(
2259   SmallVectorImpl<MachineInstr *> &Worklist,
2260   MachineInstr *Inst,
2261   unsigned Opcode) const {
2262   MachineBasicBlock &MBB = *Inst->getParent();
2263   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2264
2265   MachineOperand &Dest = Inst->getOperand(0);
2266   MachineOperand &Src0 = Inst->getOperand(1);
2267   MachineOperand &Src1 = Inst->getOperand(2);
2268   DebugLoc DL = Inst->getDebugLoc();
2269
2270   MachineBasicBlock::iterator MII = Inst;
2271
2272   const MCInstrDesc &InstDesc = get(Opcode);
2273   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2274     MRI.getRegClass(Src0.getReg()) :
2275     &AMDGPU::SGPR_32RegClass;
2276
2277   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2278   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2279     MRI.getRegClass(Src1.getReg()) :
2280     &AMDGPU::SGPR_32RegClass;
2281
2282   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2283
2284   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2285                                                        AMDGPU::sub0, Src0SubRC);
2286   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2287                                                        AMDGPU::sub0, Src1SubRC);
2288
2289   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2290   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2291
2292   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2293   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2294     .addOperand(SrcReg0Sub0)
2295     .addOperand(SrcReg1Sub0);
2296
2297   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2298                                                        AMDGPU::sub1, Src0SubRC);
2299   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2300                                                        AMDGPU::sub1, Src1SubRC);
2301
2302   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2303   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2304     .addOperand(SrcReg0Sub1)
2305     .addOperand(SrcReg1Sub1);
2306
2307   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2308   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2309     .addReg(DestSub0)
2310     .addImm(AMDGPU::sub0)
2311     .addReg(DestSub1)
2312     .addImm(AMDGPU::sub1);
2313
2314   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2315
2316   // Try to legalize the operands in case we need to swap the order to keep it
2317   // valid.
2318   Worklist.push_back(LoHalf);
2319   Worklist.push_back(HiHalf);
2320 }
2321
2322 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2323                                        MachineInstr *Inst) const {
2324   MachineBasicBlock &MBB = *Inst->getParent();
2325   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2326
2327   MachineBasicBlock::iterator MII = Inst;
2328   DebugLoc DL = Inst->getDebugLoc();
2329
2330   MachineOperand &Dest = Inst->getOperand(0);
2331   MachineOperand &Src = Inst->getOperand(1);
2332
2333   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e64);
2334   const TargetRegisterClass *SrcRC = Src.isReg() ?
2335     MRI.getRegClass(Src.getReg()) :
2336     &AMDGPU::SGPR_32RegClass;
2337
2338   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2339   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2340
2341   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2342
2343   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2344                                                       AMDGPU::sub0, SrcSubRC);
2345   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2346                                                       AMDGPU::sub1, SrcSubRC);
2347
2348   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2349     .addOperand(SrcRegSub0)
2350     .addImm(0);
2351
2352   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2353     .addOperand(SrcRegSub1)
2354     .addReg(MidReg);
2355
2356   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2357
2358   Worklist.push_back(First);
2359   Worklist.push_back(Second);
2360 }
2361
2362 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2363                                       MachineInstr *Inst) const {
2364   MachineBasicBlock &MBB = *Inst->getParent();
2365   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2366   MachineBasicBlock::iterator MII = Inst;
2367   DebugLoc DL = Inst->getDebugLoc();
2368
2369   MachineOperand &Dest = Inst->getOperand(0);
2370   uint32_t Imm = Inst->getOperand(2).getImm();
2371   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2372   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2373
2374   (void) Offset;
2375
2376   // Only sext_inreg cases handled.
2377   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2378          BitWidth <= 32 &&
2379          Offset == 0 &&
2380          "Not implemented");
2381
2382   if (BitWidth < 32) {
2383     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2384     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2385     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2386
2387     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2388       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2389       .addImm(0)
2390       .addImm(BitWidth);
2391
2392     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2393       .addImm(31)
2394       .addReg(MidRegLo);
2395
2396     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2397       .addReg(MidRegLo)
2398       .addImm(AMDGPU::sub0)
2399       .addReg(MidRegHi)
2400       .addImm(AMDGPU::sub1);
2401
2402     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2403     return;
2404   }
2405
2406   MachineOperand &Src = Inst->getOperand(1);
2407   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2408   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2409
2410   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2411     .addImm(31)
2412     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2413
2414   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2415     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2416     .addImm(AMDGPU::sub0)
2417     .addReg(TmpReg)
2418     .addImm(AMDGPU::sub1);
2419
2420   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2421 }
2422
2423 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2424                                         MachineInstr *Inst) const {
2425   // Add the implict and explicit register definitions.
2426   if (NewDesc.ImplicitUses) {
2427     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2428       unsigned Reg = NewDesc.ImplicitUses[i];
2429       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2430     }
2431   }
2432
2433   if (NewDesc.ImplicitDefs) {
2434     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2435       unsigned Reg = NewDesc.ImplicitDefs[i];
2436       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2437     }
2438   }
2439 }
2440
2441 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2442                                    int OpIndices[3]) const {
2443   const MCInstrDesc &Desc = get(MI->getOpcode());
2444
2445   // Find the one SGPR operand we are allowed to use.
2446   unsigned SGPRReg = AMDGPU::NoRegister;
2447
2448   // First we need to consider the instruction's operand requirements before
2449   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2450   // of VCC, but we are still bound by the constant bus requirement to only use
2451   // one.
2452   //
2453   // If the operand's class is an SGPR, we can never move it.
2454
2455   for (const MachineOperand &MO : MI->implicit_operands()) {
2456     // We only care about reads.
2457     if (MO.isDef())
2458       continue;
2459
2460     if (MO.getReg() == AMDGPU::VCC)
2461       return AMDGPU::VCC;
2462
2463     if (MO.getReg() == AMDGPU::FLAT_SCR)
2464       return AMDGPU::FLAT_SCR;
2465   }
2466
2467   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2468   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2469
2470   for (unsigned i = 0; i < 3; ++i) {
2471     int Idx = OpIndices[i];
2472     if (Idx == -1)
2473       break;
2474
2475     const MachineOperand &MO = MI->getOperand(Idx);
2476     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2477       SGPRReg = MO.getReg();
2478
2479     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2480       UsedSGPRs[i] = MO.getReg();
2481   }
2482
2483   if (SGPRReg != AMDGPU::NoRegister)
2484     return SGPRReg;
2485
2486   // We don't have a required SGPR operand, so we have a bit more freedom in
2487   // selecting operands to move.
2488
2489   // Try to select the most used SGPR. If an SGPR is equal to one of the
2490   // others, we choose that.
2491   //
2492   // e.g.
2493   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2494   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2495
2496   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2497     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2498       SGPRReg = UsedSGPRs[0];
2499   }
2500
2501   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2502     if (UsedSGPRs[1] == UsedSGPRs[2])
2503       SGPRReg = UsedSGPRs[1];
2504   }
2505
2506   return SGPRReg;
2507 }
2508
2509 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2510                                    MachineBasicBlock *MBB,
2511                                    MachineBasicBlock::iterator I,
2512                                    unsigned ValueReg,
2513                                    unsigned Address, unsigned OffsetReg) const {
2514   const DebugLoc &DL = MBB->findDebugLoc(I);
2515   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2516                                       getIndirectIndexBegin(*MBB->getParent()));
2517
2518   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2519           .addReg(IndirectBaseReg, RegState::Define)
2520           .addOperand(I->getOperand(0))
2521           .addReg(IndirectBaseReg)
2522           .addReg(OffsetReg)
2523           .addImm(0)
2524           .addReg(ValueReg);
2525 }
2526
2527 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2528                                    MachineBasicBlock *MBB,
2529                                    MachineBasicBlock::iterator I,
2530                                    unsigned ValueReg,
2531                                    unsigned Address, unsigned OffsetReg) const {
2532   const DebugLoc &DL = MBB->findDebugLoc(I);
2533   unsigned IndirectBaseReg = AMDGPU::VGPR_32RegClass.getRegister(
2534                                       getIndirectIndexBegin(*MBB->getParent()));
2535
2536   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2537           .addOperand(I->getOperand(0))
2538           .addOperand(I->getOperand(1))
2539           .addReg(IndirectBaseReg)
2540           .addReg(OffsetReg)
2541           .addImm(0);
2542
2543 }
2544
2545 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2546                                             const MachineFunction &MF) const {
2547   int End = getIndirectIndexEnd(MF);
2548   int Begin = getIndirectIndexBegin(MF);
2549
2550   if (End == -1)
2551     return;
2552
2553
2554   for (int Index = Begin; Index <= End; ++Index)
2555     Reserved.set(AMDGPU::VGPR_32RegClass.getRegister(Index));
2556
2557   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2558     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2559
2560   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2561     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2562
2563   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2564     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2565
2566   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2567     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2568
2569   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2570     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2571 }
2572
2573 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2574                                              unsigned OperandName) const {
2575   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2576   if (Idx == -1)
2577     return nullptr;
2578
2579   return &MI.getOperand(Idx);
2580 }
2581
2582 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2583   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2584   if (ST.isAmdHsaOS())
2585     RsrcDataFormat |= (1ULL << 56);
2586
2587   return RsrcDataFormat;
2588 }