lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20
  21   field bits<1> SALU = 0;
  22   field bits<1> VALU = 0;
  23
  24   field bits<1> SOP1 = 0;
  25   field bits<1> SOP2 = 0;
  26   field bits<1> SOPC = 0;
  27   field bits<1> SOPK = 0;
  28   field bits<1> SOPP = 0;
  29
  30   field bits<1> VOP1 = 0;
  31   field bits<1> VOP2 = 0;
  32   field bits<1> VOP3 = 0;
  33   field bits<1> VOPC = 0;
  34
  35   field bits<1> MUBUF = 0;
  36   field bits<1> MTBUF = 0;
  37   field bits<1> SMRD = 0;
  38   field bits<1> DS = 0;
  39   field bits<1> MIMG = 0;
  40   field bits<1> FLAT = 0;
  41   field bits<1> WQM = 0;
  42
  43   // These need to be kept in sync with the enum in SIInstrFlags.
  44   let TSFlags{0} = VM_CNT;
  45   let TSFlags{1} = EXP_CNT;
  46   let TSFlags{2} = LGKM_CNT;
  47
  48   let TSFlags{3} = SALU;
  49   let TSFlags{4} = VALU;
  50
  51   let TSFlags{5} = SOP1;
  52   let TSFlags{6} = SOP2;
  53   let TSFlags{7} = SOPC;
  54   let TSFlags{8} = SOPK;
  55   let TSFlags{9} = SOPP;
  56
  57   let TSFlags{10} = VOP1;
  58   let TSFlags{11} = VOP2;
  59   let TSFlags{12} = VOP3;
  60   let TSFlags{13} = VOPC;
  61
  62   let TSFlags{14} = MUBUF;
  63   let TSFlags{15} = MTBUF;
  64   let TSFlags{16} = SMRD;
  65   let TSFlags{17} = DS;
  66   let TSFlags{18} = MIMG;
  67   let TSFlags{19} = FLAT;
  68   let TSFlags{20} = WQM;
  69
  70   // Most instructions require adjustments after selection to satisfy
  71   // operand requirements.
  72   let hasPostISelHook = 1;
  73   let SchedRW = [Write32Bit];
  74 }
  75
  76 class Enc32 {
  77   field bits<32> Inst;
  78   int Size = 4;
  79 }
  80
  81 class Enc64 {
  82   field bits<64> Inst;
  83   int Size = 8;
  84 }
  85
  86 let Uses = [EXEC] in {
  87
  88 class VOPAnyCommon <dag outs, dag ins, string asm, list<dag> pattern> :
  89     InstSI <outs, ins, asm, pattern> {
  90
  91   let mayLoad = 0;
  92   let mayStore = 0;
  93   let hasSideEffects = 0;
  94   let UseNamedOperandTable = 1;
  95   let VALU = 1;
  96 }
  97
  98 class VOPCCommon <dag ins, string asm, list<dag> pattern> :
  99     VOPAnyCommon <(outs VCCReg:$dst), ins, asm, pattern> {
 100
 101   let DisableEncoding = "$dst";
 102   let VOPC = 1;
 103   let Size = 4;
 104 }
 105
 106 class VOP1Common <dag outs, dag ins, string asm, list<dag> pattern> :
 107     VOPAnyCommon <outs, ins, asm, pattern> {
 108
 109   let VOP1 = 1;
 110   let Size = 4;
 111 }
 112
 113 class VOP2Common <dag outs, dag ins, string asm, list<dag> pattern> :
 114     VOPAnyCommon <outs, ins, asm, pattern> {
 115
 116   let VOP2 = 1;
 117   let Size = 4;
 118 }
 119
 120 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
 121     VOPAnyCommon <outs, ins, asm, pattern> {
 122
 123   // Using complex patterns gives VOP3 patterns a very high complexity rating,
 124   // but standalone patterns are almost always prefered, so we need to adjust the
 125   // priority lower.  The goal is to use a high number to reduce complexity to
 126   // zero (or less than zero).
 127   let AddedComplexity = -1000;
 128
 129   let VOP3 = 1;
 130   int Size = 8;
 131 }
 132
 133 } // End Uses = [EXEC]
 134
 135 //===----------------------------------------------------------------------===//
 136 // Scalar operations
 137 //===----------------------------------------------------------------------===//
 138
 139 class SOP1e <bits<8> op> : Enc32 {
 140   bits<7> sdst;
 141   bits<8> ssrc0;
 142
 143   let Inst{7-0} = ssrc0;
 144   let Inst{15-8} = op;
 145   let Inst{22-16} = sdst;
 146   let Inst{31-23} = 0x17d; //encoding;
 147 }
 148
 149 class SOP2e <bits<7> op> : Enc32 {
 150   bits<7> sdst;
 151   bits<8> ssrc0;
 152   bits<8> ssrc1;
 153
 154   let Inst{7-0} = ssrc0;
 155   let Inst{15-8} = ssrc1;
 156   let Inst{22-16} = sdst;
 157   let Inst{29-23} = op;
 158   let Inst{31-30} = 0x2; // encoding
 159 }
 160
 161 class SOPCe <bits<7> op> : Enc32 {
 162   bits<8> ssrc0;
 163   bits<8> ssrc1;
 164
 165   let Inst{7-0} = ssrc0;
 166   let Inst{15-8} = ssrc1;
 167   let Inst{22-16} = op;
 168   let Inst{31-23} = 0x17e;
 169 }
 170
 171 class SOPKe <bits<5> op> : Enc32 {
 172   bits <7> sdst;
 173   bits <16> simm16;
 174
 175   let Inst{15-0} = simm16;
 176   let Inst{22-16} = sdst;
 177   let Inst{27-23} = op;
 178   let Inst{31-28} = 0xb; //encoding
 179 }
 180
 181 class SOPPe <bits<7> op> : Enc32 {
 182   bits <16> simm16;
 183
 184   let Inst{15-0} = simm16;
 185   let Inst{22-16} = op;
 186   let Inst{31-23} = 0x17f; // encoding
 187 }
 188
 189 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 190   bits<7> sdst;
 191   bits<7> sbase;
 192   bits<8> offset;
 193
 194   let Inst{7-0} = offset;
 195   let Inst{8} = imm;
 196   let Inst{14-9} = sbase{6-1};
 197   let Inst{21-15} = sdst;
 198   let Inst{26-22} = op;
 199   let Inst{31-27} = 0x18; //encoding
 200 }
 201
 202 let SchedRW = [WriteSALU] in {
 203 class SOP1 <dag outs, dag ins, string asm, list<dag> pattern> :
 204     InstSI<outs, ins, asm, pattern> {
 205   let mayLoad = 0;
 206   let mayStore = 0;
 207   let hasSideEffects = 0;
 208   let SALU = 1;
 209   let SOP1 = 1;
 210 }
 211
 212 class SOP2 <dag outs, dag ins, string asm, list<dag> pattern> :
 213     InstSI <outs, ins, asm, pattern> {
 214
 215   let mayLoad = 0;
 216   let mayStore = 0;
 217   let hasSideEffects = 0;
 218   let SALU = 1;
 219   let SOP2 = 1;
 220
 221   let UseNamedOperandTable = 1;
 222 }
 223
 224 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 225   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 226
 227   let DisableEncoding = "$dst";
 228   let mayLoad = 0;
 229   let mayStore = 0;
 230   let hasSideEffects = 0;
 231   let SALU = 1;
 232   let SOPC = 1;
 233
 234   let UseNamedOperandTable = 1;
 235 }
 236
 237 class SOPK <dag outs, dag ins, string asm, list<dag> pattern> :
 238    InstSI <outs, ins , asm, pattern> {
 239
 240   let mayLoad = 0;
 241   let mayStore = 0;
 242   let hasSideEffects = 0;
 243   let SALU = 1;
 244   let SOPK = 1;
 245
 246   let UseNamedOperandTable = 1;
 247 }
 248
 249 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern = []> :
 250                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 251
 252   let mayLoad = 0;
 253   let mayStore = 0;
 254   let hasSideEffects = 0;
 255   let SALU = 1;
 256   let SOPP = 1;
 257
 258   let UseNamedOperandTable = 1;
 259 }
 260
 261 } // let SchedRW = [WriteSALU]
 262
 263 class SMRD <dag outs, dag ins, string asm, list<dag> pattern> :
 264     InstSI<outs, ins, asm, pattern> {
 265
 266   let LGKM_CNT = 1;
 267   let SMRD = 1;
 268   let mayStore = 0;
 269   let mayLoad = 1;
 270   let hasSideEffects = 0;
 271   let UseNamedOperandTable = 1;
 272   let SchedRW = [WriteSMEM];
 273 }
 274
 275 //===----------------------------------------------------------------------===//
 276 // Vector ALU operations
 277 //===----------------------------------------------------------------------===//
 278
 279 class VOP1e <bits<8> op> : Enc32 {
 280   bits<8> vdst;
 281   bits<9> src0;
 282
 283   let Inst{8-0} = src0;
 284   let Inst{16-9} = op;
 285   let Inst{24-17} = vdst;
 286   let Inst{31-25} = 0x3f; //encoding
 287 }
 288
 289 class VOP2e <bits<6> op> : Enc32 {
 290   bits<8> vdst;
 291   bits<9> src0;
 292   bits<8> src1;
 293
 294   let Inst{8-0} = src0;
 295   let Inst{16-9} = src1;
 296   let Inst{24-17} = vdst;
 297   let Inst{30-25} = op;
 298   let Inst{31} = 0x0; //encoding
 299 }
 300
 301 class VOP2_MADKe <bits<6> op> : Enc64 {
 302
 303   bits<8>  vdst;
 304   bits<9>  src0;
 305   bits<8>  vsrc1;
 306   bits<32> src2;
 307
 308   let Inst{8-0} = src0;
 309   let Inst{16-9} = vsrc1;
 310   let Inst{24-17} = vdst;
 311   let Inst{30-25} = op;
 312   let Inst{31} = 0x0; // encoding
 313   let Inst{63-32} = src2;
 314 }
 315
 316 class VOP3e <bits<9> op> : Enc64 {
 317   bits<8> vdst;
 318   bits<2> src0_modifiers;
 319   bits<9> src0;
 320   bits<2> src1_modifiers;
 321   bits<9> src1;
 322   bits<2> src2_modifiers;
 323   bits<9> src2;
 324   bits<1> clamp;
 325   bits<2> omod;
 326
 327   let Inst{7-0} = vdst;
 328   let Inst{8} = src0_modifiers{1};
 329   let Inst{9} = src1_modifiers{1};
 330   let Inst{10} = src2_modifiers{1};
 331   let Inst{11} = clamp;
 332   let Inst{25-17} = op;
 333   let Inst{31-26} = 0x34; //encoding
 334   let Inst{40-32} = src0;
 335   let Inst{49-41} = src1;
 336   let Inst{58-50} = src2;
 337   let Inst{60-59} = omod;
 338   let Inst{61} = src0_modifiers{0};
 339   let Inst{62} = src1_modifiers{0};
 340   let Inst{63} = src2_modifiers{0};
 341 }
 342
 343 class VOP3be <bits<9> op> : Enc64 {
 344   bits<8> vdst;
 345   bits<2> src0_modifiers;
 346   bits<9> src0;
 347   bits<2> src1_modifiers;
 348   bits<9> src1;
 349   bits<2> src2_modifiers;
 350   bits<9> src2;
 351   bits<7> sdst;
 352   bits<2> omod;
 353
 354   let Inst{7-0} = vdst;
 355   let Inst{14-8} = sdst;
 356   let Inst{25-17} = op;
 357   let Inst{31-26} = 0x34; //encoding
 358   let Inst{40-32} = src0;
 359   let Inst{49-41} = src1;
 360   let Inst{58-50} = src2;
 361   let Inst{60-59} = omod;
 362   let Inst{61} = src0_modifiers{0};
 363   let Inst{62} = src1_modifiers{0};
 364   let Inst{63} = src2_modifiers{0};
 365 }
 366
 367 class VOPCe <bits<8> op> : Enc32 {
 368   bits<9> src0;
 369   bits<8> vsrc1;
 370
 371   let Inst{8-0} = src0;
 372   let Inst{16-9} = vsrc1;
 373   let Inst{24-17} = op;
 374   let Inst{31-25} = 0x3e;
 375 }
 376
 377 class VINTRPe <bits<2> op> : Enc32 {
 378   bits<8> vdst;
 379   bits<8> vsrc;
 380   bits<2> attrchan;
 381   bits<6> attr;
 382
 383   let Inst{7-0} = vsrc;
 384   let Inst{9-8} = attrchan;
 385   let Inst{15-10} = attr;
 386   let Inst{17-16} = op;
 387   let Inst{25-18} = vdst;
 388   let Inst{31-26} = 0x32; // encoding
 389 }
 390
 391 class DSe <bits<8> op> : Enc64 {
 392   bits<8> vdst;
 393   bits<1> gds;
 394   bits<8> addr;
 395   bits<8> data0;
 396   bits<8> data1;
 397   bits<8> offset0;
 398   bits<8> offset1;
 399
 400   let Inst{7-0} = offset0;
 401   let Inst{15-8} = offset1;
 402   let Inst{17} = gds;
 403   let Inst{25-18} = op;
 404   let Inst{31-26} = 0x36; //encoding
 405   let Inst{39-32} = addr;
 406   let Inst{47-40} = data0;
 407   let Inst{55-48} = data1;
 408   let Inst{63-56} = vdst;
 409 }
 410
 411 class MUBUFe <bits<7> op> : Enc64 {
 412   bits<12> offset;
 413   bits<1> offen;
 414   bits<1> idxen;
 415   bits<1> glc;
 416   bits<1> addr64;
 417   bits<1> lds;
 418   bits<8> vaddr;
 419   bits<8> vdata;
 420   bits<7> srsrc;
 421   bits<1> slc;
 422   bits<1> tfe;
 423   bits<8> soffset;
 424
 425   let Inst{11-0} = offset;
 426   let Inst{12} = offen;
 427   let Inst{13} = idxen;
 428   let Inst{14} = glc;
 429   let Inst{15} = addr64;
 430   let Inst{16} = lds;
 431   let Inst{24-18} = op;
 432   let Inst{31-26} = 0x38; //encoding
 433   let Inst{39-32} = vaddr;
 434   let Inst{47-40} = vdata;
 435   let Inst{52-48} = srsrc{6-2};
 436   let Inst{54} = slc;
 437   let Inst{55} = tfe;
 438   let Inst{63-56} = soffset;
 439 }
 440
 441 class MTBUFe <bits<3> op> : Enc64 {
 442   bits<8> vdata;
 443   bits<12> offset;
 444   bits<1> offen;
 445   bits<1> idxen;
 446   bits<1> glc;
 447   bits<1> addr64;
 448   bits<4> dfmt;
 449   bits<3> nfmt;
 450   bits<8> vaddr;
 451   bits<7> srsrc;
 452   bits<1> slc;
 453   bits<1> tfe;
 454   bits<8> soffset;
 455
 456   let Inst{11-0} = offset;
 457   let Inst{12} = offen;
 458   let Inst{13} = idxen;
 459   let Inst{14} = glc;
 460   let Inst{15} = addr64;
 461   let Inst{18-16} = op;
 462   let Inst{22-19} = dfmt;
 463   let Inst{25-23} = nfmt;
 464   let Inst{31-26} = 0x3a; //encoding
 465   let Inst{39-32} = vaddr;
 466   let Inst{47-40} = vdata;
 467   let Inst{52-48} = srsrc{6-2};
 468   let Inst{54} = slc;
 469   let Inst{55} = tfe;
 470   let Inst{63-56} = soffset;
 471 }
 472
 473 class MIMGe <bits<7> op> : Enc64 {
 474   bits<8> vdata;
 475   bits<4> dmask;
 476   bits<1> unorm;
 477   bits<1> glc;
 478   bits<1> da;
 479   bits<1> r128;
 480   bits<1> tfe;
 481   bits<1> lwe;
 482   bits<1> slc;
 483   bits<8> vaddr;
 484   bits<7> srsrc;
 485   bits<7> ssamp;
 486
 487   let Inst{11-8} = dmask;
 488   let Inst{12} = unorm;
 489   let Inst{13} = glc;
 490   let Inst{14} = da;
 491   let Inst{15} = r128;
 492   let Inst{16} = tfe;
 493   let Inst{17} = lwe;
 494   let Inst{24-18} = op;
 495   let Inst{25} = slc;
 496   let Inst{31-26} = 0x3c;
 497   let Inst{39-32} = vaddr;
 498   let Inst{47-40} = vdata;
 499   let Inst{52-48} = srsrc{6-2};
 500   let Inst{57-53} = ssamp{6-2};
 501 }
 502
 503 class FLATe<bits<7> op> : Enc64 {
 504   bits<8> addr;
 505   bits<8> data;
 506   bits<8> vdst;
 507   bits<1> slc;
 508   bits<1> glc;
 509   bits<1> tfe;
 510
 511   // 15-0 is reserved.
 512   let Inst{16} = glc;
 513   let Inst{17} = slc;
 514   let Inst{24-18} = op;
 515   let Inst{31-26} = 0x37; // Encoding.
 516   let Inst{39-32} = addr;
 517   let Inst{47-40} = data;
 518   // 54-48 is reserved.
 519   let Inst{55} = tfe;
 520   let Inst{63-56} = vdst;
 521 }
 522
 523 class EXPe : Enc64 {
 524   bits<4> en;
 525   bits<6> tgt;
 526   bits<1> compr;
 527   bits<1> done;
 528   bits<1> vm;
 529   bits<8> vsrc0;
 530   bits<8> vsrc1;
 531   bits<8> vsrc2;
 532   bits<8> vsrc3;
 533
 534   let Inst{3-0} = en;
 535   let Inst{9-4} = tgt;
 536   let Inst{10} = compr;
 537   let Inst{11} = done;
 538   let Inst{12} = vm;
 539   let Inst{31-26} = 0x3e;
 540   let Inst{39-32} = vsrc0;
 541   let Inst{47-40} = vsrc1;
 542   let Inst{55-48} = vsrc2;
 543   let Inst{63-56} = vsrc3;
 544 }
 545
 546 let Uses = [EXEC] in {
 547
 548 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 549     VOP1Common <outs, ins, asm, pattern>,
 550     VOP1e<op>;
 551
 552 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 553     VOP2Common <outs, ins, asm, pattern>, VOP2e<op>;
 554
 555 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 556     VOPCCommon <ins, asm, pattern>, VOPCe <op>;
 557
 558 class VINTRPCommon <dag outs, dag ins, string asm, list<dag> pattern> :
 559     InstSI <outs, ins, asm, pattern> {
 560   let mayLoad = 1;
 561   let mayStore = 0;
 562   let hasSideEffects = 0;
 563 }
 564
 565 } // End Uses = [EXEC]
 566
 567 //===----------------------------------------------------------------------===//
 568 // Vector I/O operations
 569 //===----------------------------------------------------------------------===//
 570
 571 let Uses = [EXEC] in {
 572
 573 class DS <dag outs, dag ins, string asm, list<dag> pattern> :
 574     InstSI <outs, ins, asm, pattern> {
 575
 576   let LGKM_CNT = 1;
 577   let DS = 1;
 578   let UseNamedOperandTable = 1;
 579   let DisableEncoding = "$m0";
 580
 581   // Most instruction load and store data, so set this as the default.
 582   let mayLoad = 1;
 583   let mayStore = 1;
 584
 585   let hasSideEffects = 0;
 586   let SchedRW = [WriteLDS];
 587 }
 588
 589 class MUBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 590     InstSI<outs, ins, asm, pattern> {
 591
 592   let VM_CNT = 1;
 593   let EXP_CNT = 1;
 594   let MUBUF = 1;
 595
 596   let hasSideEffects = 0;
 597   let UseNamedOperandTable = 1;
 598   let SchedRW = [WriteVMEM];
 599 }
 600
 601 class MTBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 602     InstSI<outs, ins, asm, pattern> {
 603
 604   let VM_CNT = 1;
 605   let EXP_CNT = 1;
 606   let MTBUF = 1;
 607
 608   let hasSideEffects = 0;
 609   let UseNamedOperandTable = 1;
 610   let SchedRW = [WriteVMEM];
 611 }
 612
 613 class FLAT <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 614     InstSI<outs, ins, asm, pattern>, FLATe <op> {
 615   let FLAT = 1;
 616   // Internally, FLAT instruction are executed as both an LDS and a
 617   // Buffer instruction; so, they increment both VM_CNT and LGKM_CNT
 618   // and are not considered done until both have been decremented.
 619   let VM_CNT = 1;
 620   let LGKM_CNT = 1;
 621
 622   let Uses = [EXEC, FLAT_SCR]; // M0
 623
 624   let UseNamedOperandTable = 1;
 625   let hasSideEffects = 0;
 626 }
 627
 628 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 629     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 630
 631   let VM_CNT = 1;
 632   let EXP_CNT = 1;
 633   let MIMG = 1;
 634
 635   let hasSideEffects = 0; // XXX ????
 636 }
 637
 638
 639 } // End Uses = [EXEC]