lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20   field bits<1> MIMG = 0;
  21   field bits<1> SMRD = 0;
  22   field bits<1> VOP1 = 0;
  23   field bits<1> VOP2 = 0;
  24   field bits<1> VOP3 = 0;
  25   field bits<1> VOPC = 0;
  26   field bits<1> SALU = 0;
  27   field bits<1> MUBUF = 0;
  28   field bits<1> MTBUF = 0;
  29   field bits<1> FLAT = 0;
  30
  31   // These need to be kept in sync with the enum in SIInstrFlags.
  32   let TSFlags{0} = VM_CNT;
  33   let TSFlags{1} = EXP_CNT;
  34   let TSFlags{2} = LGKM_CNT;
  35   let TSFlags{3} = MIMG;
  36   let TSFlags{4} = SMRD;
  37   let TSFlags{5} = VOP1;
  38   let TSFlags{6} = VOP2;
  39   let TSFlags{7} = VOP3;
  40   let TSFlags{8} = VOPC;
  41   let TSFlags{9} = SALU;
  42   let TSFlags{10} = MUBUF;
  43   let TSFlags{11} = MTBUF;
  44   let TSFlags{12} = FLAT;
  45
  46   // Most instructions require adjustments after selection to satisfy
  47   // operand requirements.
  48   let hasPostISelHook = 1;
  49 }
  50
  51 class Enc32 {
  52
  53   field bits<32> Inst;
  54   int Size = 4;
  55 }
  56
  57 class Enc64 {
  58
  59   field bits<64> Inst;
  60   int Size = 8;
  61 }
  62
  63 class VOP1Common <dag outs, dag ins, string asm, list<dag> pattern> :
  64     InstSI <outs, ins, asm, pattern> {
  65   let mayLoad = 0;
  66   let mayStore = 0;
  67   let hasSideEffects = 0;
  68   let UseNamedOperandTable = 1;
  69   let VOP1 = 1;
  70 }
  71
  72 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
  73     InstSI <outs, ins, asm, pattern> {
  74
  75   let mayLoad = 0;
  76   let mayStore = 0;
  77   let hasSideEffects = 0;
  78   let UseNamedOperandTable = 1;
  79   // Using complex patterns gives VOP3 patterns a very high complexity rating,
  80   // but standalone patterns are almost always prefered, so we need to adjust the
  81   // priority lower.  The goal is to use a high number to reduce complexity to
  82   // zero (or less than zero).
  83   let AddedComplexity = -1000;
  84
  85   let VOP3 = 1;
  86
  87   int Size = 8;
  88   let Uses = [EXEC];
  89 }
  90
  91 //===----------------------------------------------------------------------===//
  92 // Scalar operations
  93 //===----------------------------------------------------------------------===//
  94
  95 class SOP1e <bits<8> op> : Enc32 {
  96
  97   bits<7> SDST;
  98   bits<8> SSRC0;
  99
 100   let Inst{7-0} = SSRC0;
 101   let Inst{15-8} = op;
 102   let Inst{22-16} = SDST;
 103   let Inst{31-23} = 0x17d; //encoding;
 104 }
 105
 106 class SOP2e <bits<7> op> : Enc32 {
 107
 108   bits<7> SDST;
 109   bits<8> SSRC0;
 110   bits<8> SSRC1;
 111
 112   let Inst{7-0} = SSRC0;
 113   let Inst{15-8} = SSRC1;
 114   let Inst{22-16} = SDST;
 115   let Inst{29-23} = op;
 116   let Inst{31-30} = 0x2; // encoding
 117 }
 118
 119 class SOPCe <bits<7> op> : Enc32 {
 120
 121   bits<8> SSRC0;
 122   bits<8> SSRC1;
 123
 124   let Inst{7-0} = SSRC0;
 125   let Inst{15-8} = SSRC1;
 126   let Inst{22-16} = op;
 127   let Inst{31-23} = 0x17e;
 128 }
 129
 130 class SOPKe <bits<5> op> : Enc32 {
 131
 132   bits <7> SDST;
 133   bits <16> SIMM16;
 134
 135   let Inst{15-0} = SIMM16;
 136   let Inst{22-16} = SDST;
 137   let Inst{27-23} = op;
 138   let Inst{31-28} = 0xb; //encoding
 139 }
 140
 141 class SOPPe <bits<7> op> : Enc32 {
 142
 143   bits <16> simm16;
 144
 145   let Inst{15-0} = simm16;
 146   let Inst{22-16} = op;
 147   let Inst{31-23} = 0x17f; // encoding
 148 }
 149
 150 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 151
 152   bits<7> SDST;
 153   bits<7> SBASE;
 154   bits<8> OFFSET;
 155
 156   let Inst{7-0} = OFFSET;
 157   let Inst{8} = imm;
 158   let Inst{14-9} = SBASE{6-1};
 159   let Inst{21-15} = SDST;
 160   let Inst{26-22} = op;
 161   let Inst{31-27} = 0x18; //encoding
 162 }
 163
 164 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 165     InstSI<outs, ins, asm, pattern>, SOP1e <op> {
 166
 167   let mayLoad = 0;
 168   let mayStore = 0;
 169   let hasSideEffects = 0;
 170   let SALU = 1;
 171 }
 172
 173 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 174     InstSI <outs, ins, asm, pattern>, SOP2e<op> {
 175
 176   let mayLoad = 0;
 177   let mayStore = 0;
 178   let hasSideEffects = 0;
 179   let SALU = 1;
 180
 181   let UseNamedOperandTable = 1;
 182 }
 183
 184 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 185   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 186
 187   let DisableEncoding = "$dst";
 188   let mayLoad = 0;
 189   let mayStore = 0;
 190   let hasSideEffects = 0;
 191   let SALU = 1;
 192
 193   let UseNamedOperandTable = 1;
 194 }
 195
 196 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 197    InstSI <outs, ins , asm, pattern>, SOPKe<op> {
 198
 199   let mayLoad = 0;
 200   let mayStore = 0;
 201   let hasSideEffects = 0;
 202   let SALU = 1;
 203
 204   let UseNamedOperandTable = 1;
 205 }
 206
 207 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> :
 208                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 209
 210   let mayLoad = 0;
 211   let mayStore = 0;
 212   let hasSideEffects = 0;
 213   let SALU = 1;
 214
 215   let UseNamedOperandTable = 1;
 216 }
 217
 218 class SMRD <dag outs, dag ins, string asm, list<dag> pattern> :
 219     InstSI<outs, ins, asm, pattern> {
 220
 221   let LGKM_CNT = 1;
 222   let SMRD = 1;
 223   let mayStore = 0;
 224   let mayLoad = 1;
 225   let UseNamedOperandTable = 1;
 226 }
 227
 228 //===----------------------------------------------------------------------===//
 229 // Vector ALU operations
 230 //===----------------------------------------------------------------------===//
 231
 232 class VOP1e <bits<8> op> : Enc32 {
 233
 234   bits<8> VDST;
 235   bits<9> SRC0;
 236
 237   let Inst{8-0} = SRC0;
 238   let Inst{16-9} = op;
 239   let Inst{24-17} = VDST;
 240   let Inst{31-25} = 0x3f; //encoding
 241 }
 242
 243 class VOP2e <bits<6> op> : Enc32 {
 244
 245   bits<8> VDST;
 246   bits<9> SRC0;
 247   bits<8> VSRC1;
 248
 249   let Inst{8-0} = SRC0;
 250   let Inst{16-9} = VSRC1;
 251   let Inst{24-17} = VDST;
 252   let Inst{30-25} = op;
 253   let Inst{31} = 0x0; //encoding
 254 }
 255
 256 class VOP3e <bits<9> op> : Enc64 {
 257
 258   bits<8> dst;
 259   bits<2> src0_modifiers;
 260   bits<9> src0;
 261   bits<2> src1_modifiers;
 262   bits<9> src1;
 263   bits<2> src2_modifiers;
 264   bits<9> src2;
 265   bits<1> clamp;
 266   bits<2> omod;
 267
 268   let Inst{7-0} = dst;
 269   let Inst{8} = src0_modifiers{1};
 270   let Inst{9} = src1_modifiers{1};
 271   let Inst{10} = src2_modifiers{1};
 272   let Inst{11} = clamp;
 273   let Inst{25-17} = op;
 274   let Inst{31-26} = 0x34; //encoding
 275   let Inst{40-32} = src0;
 276   let Inst{49-41} = src1;
 277   let Inst{58-50} = src2;
 278   let Inst{60-59} = omod;
 279   let Inst{61} = src0_modifiers{0};
 280   let Inst{62} = src1_modifiers{0};
 281   let Inst{63} = src2_modifiers{0};
 282 }
 283
 284 class VOP3be <bits<9> op> : Enc64 {
 285
 286   bits<8> dst;
 287   bits<2> src0_modifiers;
 288   bits<9> src0;
 289   bits<2> src1_modifiers;
 290   bits<9> src1;
 291   bits<2> src2_modifiers;
 292   bits<9> src2;
 293   bits<7> sdst;
 294   bits<2> omod;
 295
 296   let Inst{7-0} = dst;
 297   let Inst{14-8} = sdst;
 298   let Inst{25-17} = op;
 299   let Inst{31-26} = 0x34; //encoding
 300   let Inst{40-32} = src0;
 301   let Inst{49-41} = src1;
 302   let Inst{58-50} = src2;
 303   let Inst{60-59} = omod;
 304   let Inst{61} = src0_modifiers{0};
 305   let Inst{62} = src1_modifiers{0};
 306   let Inst{63} = src2_modifiers{0};
 307 }
 308
 309 class VOPCe <bits<8> op> : Enc32 {
 310
 311   bits<9> SRC0;
 312   bits<8> VSRC1;
 313
 314   let Inst{8-0} = SRC0;
 315   let Inst{16-9} = VSRC1;
 316   let Inst{24-17} = op;
 317   let Inst{31-25} = 0x3e;
 318 }
 319
 320 class VINTRPe <bits<2> op> : Enc32 {
 321
 322   bits<8> VDST;
 323   bits<8> VSRC;
 324   bits<2> ATTRCHAN;
 325   bits<6> ATTR;
 326
 327   let Inst{7-0} = VSRC;
 328   let Inst{9-8} = ATTRCHAN;
 329   let Inst{15-10} = ATTR;
 330   let Inst{17-16} = op;
 331   let Inst{25-18} = VDST;
 332   let Inst{31-26} = 0x32; // encoding
 333 }
 334
 335 class DSe <bits<8> op> : Enc64 {
 336
 337   bits<8> vdst;
 338   bits<1> gds;
 339   bits<8> addr;
 340   bits<8> data0;
 341   bits<8> data1;
 342   bits<8> offset0;
 343   bits<8> offset1;
 344
 345   let Inst{7-0} = offset0;
 346   let Inst{15-8} = offset1;
 347   let Inst{17} = gds;
 348   let Inst{25-18} = op;
 349   let Inst{31-26} = 0x36; //encoding
 350   let Inst{39-32} = addr;
 351   let Inst{47-40} = data0;
 352   let Inst{55-48} = data1;
 353   let Inst{63-56} = vdst;
 354 }
 355
 356 class MUBUFe <bits<7> op> : Enc64 {
 357
 358   bits<12> offset;
 359   bits<1> offen;
 360   bits<1> idxen;
 361   bits<1> glc;
 362   bits<1> addr64;
 363   bits<1> lds;
 364   bits<8> vaddr;
 365   bits<8> vdata;
 366   bits<7> srsrc;
 367   bits<1> slc;
 368   bits<1> tfe;
 369   bits<8> soffset;
 370
 371   let Inst{11-0} = offset;
 372   let Inst{12} = offen;
 373   let Inst{13} = idxen;
 374   let Inst{14} = glc;
 375   let Inst{15} = addr64;
 376   let Inst{16} = lds;
 377   let Inst{24-18} = op;
 378   let Inst{31-26} = 0x38; //encoding
 379   let Inst{39-32} = vaddr;
 380   let Inst{47-40} = vdata;
 381   let Inst{52-48} = srsrc{6-2};
 382   let Inst{54} = slc;
 383   let Inst{55} = tfe;
 384   let Inst{63-56} = soffset;
 385 }
 386
 387 class MTBUFe <bits<3> op> : Enc64 {
 388
 389   bits<8> VDATA;
 390   bits<12> OFFSET;
 391   bits<1> OFFEN;
 392   bits<1> IDXEN;
 393   bits<1> GLC;
 394   bits<1> ADDR64;
 395   bits<4> DFMT;
 396   bits<3> NFMT;
 397   bits<8> VADDR;
 398   bits<7> SRSRC;
 399   bits<1> SLC;
 400   bits<1> TFE;
 401   bits<8> SOFFSET;
 402
 403   let Inst{11-0} = OFFSET;
 404   let Inst{12} = OFFEN;
 405   let Inst{13} = IDXEN;
 406   let Inst{14} = GLC;
 407   let Inst{15} = ADDR64;
 408   let Inst{18-16} = op;
 409   let Inst{22-19} = DFMT;
 410   let Inst{25-23} = NFMT;
 411   let Inst{31-26} = 0x3a; //encoding
 412   let Inst{39-32} = VADDR;
 413   let Inst{47-40} = VDATA;
 414   let Inst{52-48} = SRSRC{6-2};
 415   let Inst{54} = SLC;
 416   let Inst{55} = TFE;
 417   let Inst{63-56} = SOFFSET;
 418 }
 419
 420 class MIMGe <bits<7> op> : Enc64 {
 421
 422   bits<8> VDATA;
 423   bits<4> DMASK;
 424   bits<1> UNORM;
 425   bits<1> GLC;
 426   bits<1> DA;
 427   bits<1> R128;
 428   bits<1> TFE;
 429   bits<1> LWE;
 430   bits<1> SLC;
 431   bits<8> VADDR;
 432   bits<7> SRSRC;
 433   bits<7> SSAMP;
 434
 435   let Inst{11-8} = DMASK;
 436   let Inst{12} = UNORM;
 437   let Inst{13} = GLC;
 438   let Inst{14} = DA;
 439   let Inst{15} = R128;
 440   let Inst{16} = TFE;
 441   let Inst{17} = LWE;
 442   let Inst{24-18} = op;
 443   let Inst{25} = SLC;
 444   let Inst{31-26} = 0x3c;
 445   let Inst{39-32} = VADDR;
 446   let Inst{47-40} = VDATA;
 447   let Inst{52-48} = SRSRC{6-2};
 448   let Inst{57-53} = SSAMP{6-2};
 449 }
 450
 451 class FLATe<bits<7> op> : Enc64 {
 452   bits<8> addr;
 453   bits<8> data;
 454   bits<8> vdst;
 455   bits<1> slc;
 456   bits<1> glc;
 457   bits<1> tfe;
 458
 459   // 15-0 is reserved.
 460   let Inst{16} = glc;
 461   let Inst{17} = slc;
 462   let Inst{24-18} = op;
 463   let Inst{31-26} = 0x37; // Encoding.
 464   let Inst{39-32} = addr;
 465   let Inst{47-40} = data;
 466   // 54-48 is reserved.
 467   let Inst{55} = tfe;
 468   let Inst{63-56} = vdst;
 469 }
 470
 471 class EXPe : Enc64 {
 472   bits<4> EN;
 473   bits<6> TGT;
 474   bits<1> COMPR;
 475   bits<1> DONE;
 476   bits<1> VM;
 477   bits<8> VSRC0;
 478   bits<8> VSRC1;
 479   bits<8> VSRC2;
 480   bits<8> VSRC3;
 481
 482   let Inst{3-0} = EN;
 483   let Inst{9-4} = TGT;
 484   let Inst{10} = COMPR;
 485   let Inst{11} = DONE;
 486   let Inst{12} = VM;
 487   let Inst{31-26} = 0x3e;
 488   let Inst{39-32} = VSRC0;
 489   let Inst{47-40} = VSRC1;
 490   let Inst{55-48} = VSRC2;
 491   let Inst{63-56} = VSRC3;
 492 }
 493
 494 let Uses = [EXEC] in {
 495
 496 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 497     VOP1Common <outs, ins, asm, pattern>,
 498     VOP1e<op>;
 499
 500 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 501     InstSI <outs, ins, asm, pattern>, VOP2e<op> {
 502
 503   let mayLoad = 0;
 504   let mayStore = 0;
 505   let hasSideEffects = 0;
 506   let UseNamedOperandTable = 1;
 507   let VOP2 = 1;
 508 }
 509
 510 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 511     VOP3Common <outs, ins, asm, pattern>, VOP3e<op>;
 512
 513 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 514     VOP3Common <outs, ins, asm, pattern>, VOP3be<op>;
 515
 516 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 517     InstSI <(outs VCCReg:$dst), ins, asm, pattern>, VOPCe <op> {
 518
 519   let DisableEncoding = "$dst";
 520   let mayLoad = 0;
 521   let mayStore = 0;
 522   let hasSideEffects = 0;
 523   let UseNamedOperandTable = 1;
 524   let VOPC = 1;
 525 }
 526
 527 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 528     InstSI <outs, ins, asm, pattern>, VINTRPe<op> {
 529
 530   let neverHasSideEffects = 1;
 531   let mayLoad = 1;
 532   let mayStore = 0;
 533 }
 534
 535 } // End Uses = [EXEC]
 536
 537 //===----------------------------------------------------------------------===//
 538 // Vector I/O operations
 539 //===----------------------------------------------------------------------===//
 540
 541 let Uses = [EXEC] in {
 542
 543 class DS <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 544     InstSI <outs, ins, asm, pattern> , DSe<op> {
 545
 546   let LGKM_CNT = 1;
 547   let UseNamedOperandTable = 1;
 548 }
 549
 550 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 551     InstSI<outs, ins, asm, pattern>, MUBUFe <op> {
 552
 553   let VM_CNT = 1;
 554   let EXP_CNT = 1;
 555   let MUBUF = 1;
 556
 557   let neverHasSideEffects = 1;
 558   let UseNamedOperandTable = 1;
 559 }
 560
 561 class MTBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 562     InstSI<outs, ins, asm, pattern> {
 563
 564   let VM_CNT = 1;
 565   let EXP_CNT = 1;
 566   let MTBUF = 1;
 567
 568   let neverHasSideEffects = 1;
 569   let UseNamedOperandTable = 1;
 570 }
 571
 572 class FLAT <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 573     InstSI<outs, ins, asm, pattern>, FLATe <op> {
 574   let FLAT = 1;
 575   // Internally, FLAT instruction are executed as both an LDS and a
 576   // Buffer instruction; so, they increment both VM_CNT and LGKM_CNT
 577   // and are not considered done until both have been decremented.
 578   let VM_CNT = 1;
 579   let LGKM_CNT = 1;
 580
 581   let Uses = [EXEC, FLAT_SCR]; // M0
 582
 583   let UseNamedOperandTable = 1;
 584   let hasSideEffects = 0;
 585 }
 586
 587 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 588     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 589
 590   let VM_CNT = 1;
 591   let EXP_CNT = 1;
 592   let MIMG = 1;
 593 }
 594
 595
 596
 597 } // End Uses = [EXEC]