lib/Target/R600/SIISelLowering.cpp

   1 //===-- SIISelLowering.cpp - SI DAG Lowering Implementation ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Custom DAG lowering for SI
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SIISelLowering.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDILIntrinsicInfo.h"
  19 #include "SIInstrInfo.h"
  20 #include "SIMachineFunctionInfo.h"
  21 #include "SIRegisterInfo.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/IR/Function.h"
  27
  28 using namespace llvm;
  29
  30 SITargetLowering::SITargetLowering(TargetMachine &TM) :
  31     AMDGPUTargetLowering(TM) {
  32   addRegisterClass(MVT::i1, &AMDGPU::VReg_1RegClass);
  33   addRegisterClass(MVT::i64, &AMDGPU::SReg_64RegClass);
  34
  35   addRegisterClass(MVT::v32i8, &AMDGPU::SReg_256RegClass);
  36   addRegisterClass(MVT::v64i8, &AMDGPU::SReg_512RegClass);
  37
  38   addRegisterClass(MVT::i32, &AMDGPU::SReg_32RegClass);
  39   addRegisterClass(MVT::f32, &AMDGPU::VReg_32RegClass);
  40
  41   addRegisterClass(MVT::f64, &AMDGPU::VReg_64RegClass);
  42   addRegisterClass(MVT::v2i32, &AMDGPU::SReg_64RegClass);
  43   addRegisterClass(MVT::v2f32, &AMDGPU::VReg_64RegClass);
  44
  45   addRegisterClass(MVT::v4i32, &AMDGPU::SReg_128RegClass);
  46   addRegisterClass(MVT::v4f32, &AMDGPU::VReg_128RegClass);
  47
  48   addRegisterClass(MVT::v8i32, &AMDGPU::VReg_256RegClass);
  49   addRegisterClass(MVT::v8f32, &AMDGPU::VReg_256RegClass);
  50
  51   addRegisterClass(MVT::v16i32, &AMDGPU::VReg_512RegClass);
  52   addRegisterClass(MVT::v16f32, &AMDGPU::VReg_512RegClass);
  53
  54   computeRegisterProperties();
  55
  56   // Condition Codes
  57   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
  58   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
  59   setCondCodeAction(ISD::SETUGE, MVT::f32, Expand);
  60   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
  61   setCondCodeAction(ISD::SETULE, MVT::f32, Expand);
  62   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
  63
  64   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
  65   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
  66   setCondCodeAction(ISD::SETUGE, MVT::f64, Expand);
  67   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
  68   setCondCodeAction(ISD::SETULE, MVT::f64, Expand);
  69   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
  70
  71   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i32, Expand);
  72   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8f32, Expand);
  73   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i32, Expand);
  74   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16f32, Expand);
  75
  76   setOperationAction(ISD::ADD, MVT::i32, Legal);
  77   setOperationAction(ISD::ADDC, MVT::i32, Legal);
  78   setOperationAction(ISD::ADDE, MVT::i32, Legal);
  79
  80   // We need to custom lower vector stores from local memory
  81   setOperationAction(ISD::LOAD, MVT::v2i32, Custom);
  82   setOperationAction(ISD::LOAD, MVT::v4i32, Custom);
  83   setOperationAction(ISD::LOAD, MVT::v8i32, Custom);
  84   setOperationAction(ISD::LOAD, MVT::v16i32, Custom);
  85
  86   setOperationAction(ISD::STORE, MVT::v8i32, Custom);
  87   setOperationAction(ISD::STORE, MVT::v16i32, Custom);
  88
  89   // We need to custom lower loads/stores from private memory
  90   setOperationAction(ISD::LOAD, MVT::i32, Custom);
  91   setOperationAction(ISD::LOAD, MVT::i64, Custom);
  92   setOperationAction(ISD::LOAD, MVT::v2i32, Custom);
  93   setOperationAction(ISD::LOAD, MVT::v4i32, Custom);
  94   setOperationAction(ISD::LOAD, MVT::v8i32, Custom);
  95
  96   setOperationAction(ISD::STORE, MVT::i1, Custom);
  97   setOperationAction(ISD::STORE, MVT::i32, Custom);
  98   setOperationAction(ISD::STORE, MVT::i64, Custom);
  99   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 100   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 101
 102   setOperationAction(ISD::SELECT, MVT::f32, Promote);
 103   AddPromotedToType(ISD::SELECT, MVT::f32, MVT::i32);
 104   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 105   setOperationAction(ISD::SELECT, MVT::f64, Promote);
 106   AddPromotedToType(ISD::SELECT, MVT::f64, MVT::i64);
 107
 108   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
 109   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
 110   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 111   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 112
 113   setOperationAction(ISD::SETCC, MVT::v2i1, Expand);
 114   setOperationAction(ISD::SETCC, MVT::v4i1, Expand);
 115
 116   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Legal);
 117   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i1, Custom);
 118   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i1, Custom);
 119
 120   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Legal);
 121   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i8, Custom);
 122   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i8, Custom);
 123
 124   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 125   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i16, Custom);
 126   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Custom);
 127
 128   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Custom);
 129
 130   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::Other, Custom);
 131
 132   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 133   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::f32, Custom);
 134   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v16i8, Custom);
 135   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v4f32, Custom);
 136
 137   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
 138
 139   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 140   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Custom);
 141   setLoadExtAction(ISD::SEXTLOAD, MVT::i16, Custom);
 142   setLoadExtAction(ISD::SEXTLOAD, MVT::i32, Expand);
 143   setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, Expand);
 144   setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, Expand);
 145
 146   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 147   setLoadExtAction(ISD::ZEXTLOAD, MVT::i8, Custom);
 148   setLoadExtAction(ISD::ZEXTLOAD, MVT::i16, Custom);
 149   setLoadExtAction(ISD::ZEXTLOAD, MVT::i32, Expand);
 150
 151   setLoadExtAction(ISD::EXTLOAD, MVT::i1, Promote);
 152   setLoadExtAction(ISD::EXTLOAD, MVT::i8, Custom);
 153   setLoadExtAction(ISD::EXTLOAD, MVT::i16, Custom);
 154   setLoadExtAction(ISD::EXTLOAD, MVT::i32, Expand);
 155   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 156
 157   setTruncStoreAction(MVT::i32, MVT::i8, Custom);
 158   setTruncStoreAction(MVT::i32, MVT::i16, Custom);
 159   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 160   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 161   setTruncStoreAction(MVT::v8i32, MVT::v8i16, Expand);
 162   setTruncStoreAction(MVT::v16i32, MVT::v16i16, Expand);
 163
 164   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 165
 166   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 167   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 168   setOperationAction(ISD::FrameIndex, MVT::i32, Custom);
 169
 170   // These should use UDIVREM, so set them to expand
 171   setOperationAction(ISD::UDIV, MVT::i64, Expand);
 172   setOperationAction(ISD::UREM, MVT::i64, Expand);
 173
 174   // We only support LOAD/STORE and vector manipulation ops for vectors
 175   // with > 4 elements.
 176   MVT VecTypes[] = {
 177     MVT::v8i32, MVT::v8f32, MVT::v16i32, MVT::v16f32
 178   };
 179
 180   for (MVT VT : VecTypes) {
 181     for (unsigned Op = 0; Op < ISD::BUILTIN_OP_END; ++Op) {
 182       switch(Op) {
 183       case ISD::LOAD:
 184       case ISD::STORE:
 185       case ISD::BUILD_VECTOR:
 186       case ISD::BITCAST:
 187       case ISD::EXTRACT_VECTOR_ELT:
 188       case ISD::INSERT_VECTOR_ELT:
 189       case ISD::CONCAT_VECTORS:
 190       case ISD::INSERT_SUBVECTOR:
 191       case ISD::EXTRACT_SUBVECTOR:
 192         break;
 193       default:
 194         setOperationAction(Op, VT, Expand);
 195         break;
 196       }
 197     }
 198   }
 199
 200   for (int I = MVT::v1f64; I <= MVT::v8f64; ++I) {
 201     MVT::SimpleValueType VT = static_cast<MVT::SimpleValueType>(I);
 202     setOperationAction(ISD::FTRUNC, VT, Expand);
 203     setOperationAction(ISD::FCEIL, VT, Expand);
 204     setOperationAction(ISD::FFLOOR, VT, Expand);
 205   }
 206
 207   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SEA_ISLANDS) {
 208     setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 209     setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 210     setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 211     setOperationAction(ISD::FRINT, MVT::f64, Legal);
 212   }
 213
 214   setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 215
 216   setTargetDAGCombine(ISD::SELECT_CC);
 217   setTargetDAGCombine(ISD::SETCC);
 218
 219   setSchedulingPreference(Sched::RegPressure);
 220 }
 221
 222 //===----------------------------------------------------------------------===//
 223 // TargetLowering queries
 224 //===----------------------------------------------------------------------===//
 225
 226 bool SITargetLowering::allowsUnalignedMemoryAccesses(EVT  VT,
 227                                                      unsigned AddrSpace,
 228                                                      bool *IsFast) const {
 229   if (IsFast)
 230     *IsFast = false;
 231
 232   // XXX: This depends on the address space and also we may want to revist
 233   // the alignment values we specify in the DataLayout.
 234
 235   // TODO: I think v3i32 should allow unaligned accesses on CI with DS_READ_B96,
 236   // which isn't a simple VT.
 237   if (!VT.isSimple() || VT == MVT::Other)
 238     return false;
 239
 240   // XXX - CI changes say "Support for unaligned memory accesses" but I don't
 241   // see what for specifically. The wording everywhere else seems to be the
 242   // same.
 243
 244   // 3.6.4 - Operations using pairs of VGPRs (for example: double-floats) have
 245   // no alignment restrictions.
 246   if (AddrSpace == AMDGPUAS::PRIVATE_ADDRESS) {
 247     // Using any pair of GPRs should be the same as any other pair.
 248     if (IsFast)
 249       *IsFast = true;
 250     return VT.bitsGE(MVT::i64);
 251   }
 252
 253   // XXX - The only mention I see of this in the ISA manual is for LDS direct
 254   // reads the "byte address and must be dword aligned". Is it also true for the
 255   // normal loads and stores?
 256   if (AddrSpace == AMDGPUAS::LOCAL_ADDRESS)
 257     return false;
 258
 259   // 8.1.6 - For Dword or larger reads or writes, the two LSBs of the
 260   // byte-address are ignored, thus forcing Dword alignment.
 261   if (IsFast)
 262     *IsFast = true;
 263   return VT.bitsGT(MVT::i32);
 264 }
 265
 266 bool SITargetLowering::shouldSplitVectorType(EVT VT) const {
 267   return VT.getScalarType().bitsLE(MVT::i16);
 268 }
 269
 270 bool SITargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
 271                                                          Type *Ty) const {
 272   const SIInstrInfo *TII =
 273     static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
 274   return TII->isInlineConstant(Imm);
 275 }
 276
 277 SDValue SITargetLowering::LowerParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
 278                                          SDLoc DL, SDValue Chain,
 279                                          unsigned Offset, bool Signed) const {
 280   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
 281   PointerType *PtrTy = PointerType::get(VT.getTypeForEVT(*DAG.getContext()),
 282                                             AMDGPUAS::CONSTANT_ADDRESS);
 283   SDValue BasePtr =  DAG.getCopyFromReg(Chain, DL,
 284                            MRI.getLiveInVirtReg(AMDGPU::SGPR0_SGPR1), MVT::i64);
 285   SDValue Ptr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
 286                                              DAG.getConstant(Offset, MVT::i64));
 287   return DAG.getExtLoad(Signed ? ISD::SEXTLOAD : ISD::ZEXTLOAD, DL, VT, Chain, Ptr,
 288                             MachinePointerInfo(UndefValue::get(PtrTy)), MemVT,
 289                             false, false, MemVT.getSizeInBits() >> 3);
 290
 291 }
 292
 293 SDValue SITargetLowering::LowerFormalArguments(
 294                                       SDValue Chain,
 295                                       CallingConv::ID CallConv,
 296                                       bool isVarArg,
 297                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 298                                       SDLoc DL, SelectionDAG &DAG,
 299                                       SmallVectorImpl<SDValue> &InVals) const {
 300
 301   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
 302
 303   MachineFunction &MF = DAG.getMachineFunction();
 304   FunctionType *FType = MF.getFunction()->getFunctionType();
 305   SIMachineFunctionInfo *Info = MF.getInfo<SIMachineFunctionInfo>();
 306
 307   assert(CallConv == CallingConv::C);
 308
 309   SmallVector<ISD::InputArg, 16> Splits;
 310   uint32_t Skipped = 0;
 311
 312   for (unsigned i = 0, e = Ins.size(), PSInputNum = 0; i != e; ++i) {
 313     const ISD::InputArg &Arg = Ins[i];
 314
 315     // First check if it's a PS input addr
 316     if (Info->ShaderType == ShaderType::PIXEL && !Arg.Flags.isInReg() &&
 317         !Arg.Flags.isByVal()) {
 318
 319       assert((PSInputNum <= 15) && "Too many PS inputs!");
 320
 321       if (!Arg.Used) {
 322         // We can savely skip PS inputs
 323         Skipped |= 1 << i;
 324         ++PSInputNum;
 325         continue;
 326       }
 327
 328       Info->PSInputAddr |= 1 << PSInputNum++;
 329     }
 330
 331     // Second split vertices into their elements
 332     if (Info->ShaderType != ShaderType::COMPUTE && Arg.VT.isVector()) {
 333       ISD::InputArg NewArg = Arg;
 334       NewArg.Flags.setSplit();
 335       NewArg.VT = Arg.VT.getVectorElementType();
 336
 337       // We REALLY want the ORIGINAL number of vertex elements here, e.g. a
 338       // three or five element vertex only needs three or five registers,
 339       // NOT four or eigth.
 340       Type *ParamType = FType->getParamType(Arg.OrigArgIndex);
 341       unsigned NumElements = ParamType->getVectorNumElements();
 342
 343       for (unsigned j = 0; j != NumElements; ++j) {
 344         Splits.push_back(NewArg);
 345         NewArg.PartOffset += NewArg.VT.getStoreSize();
 346       }
 347
 348     } else if (Info->ShaderType != ShaderType::COMPUTE) {
 349       Splits.push_back(Arg);
 350     }
 351   }
 352
 353   SmallVector<CCValAssign, 16> ArgLocs;
 354   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 355                  getTargetMachine(), ArgLocs, *DAG.getContext());
 356
 357   // At least one interpolation mode must be enabled or else the GPU will hang.
 358   if (Info->ShaderType == ShaderType::PIXEL && (Info->PSInputAddr & 0x7F) == 0) {
 359     Info->PSInputAddr |= 1;
 360     CCInfo.AllocateReg(AMDGPU::VGPR0);
 361     CCInfo.AllocateReg(AMDGPU::VGPR1);
 362   }
 363
 364   // The pointer to the list of arguments is stored in SGPR0, SGPR1
 365   if (Info->ShaderType == ShaderType::COMPUTE) {
 366     CCInfo.AllocateReg(AMDGPU::SGPR0);
 367     CCInfo.AllocateReg(AMDGPU::SGPR1);
 368     MF.addLiveIn(AMDGPU::SGPR0_SGPR1, &AMDGPU::SReg_64RegClass);
 369   }
 370
 371   if (Info->ShaderType == ShaderType::COMPUTE) {
 372     getOriginalFunctionArgs(DAG, DAG.getMachineFunction().getFunction(), Ins,
 373                             Splits);
 374   }
 375
 376   AnalyzeFormalArguments(CCInfo, Splits);
 377
 378   for (unsigned i = 0, e = Ins.size(), ArgIdx = 0; i != e; ++i) {
 379
 380     const ISD::InputArg &Arg = Ins[i];
 381     if (Skipped & (1 << i)) {
 382       InVals.push_back(DAG.getUNDEF(Arg.VT));
 383       continue;
 384     }
 385
 386     CCValAssign &VA = ArgLocs[ArgIdx++];
 387     EVT VT = VA.getLocVT();
 388
 389     if (VA.isMemLoc()) {
 390       VT = Ins[i].VT;
 391       EVT MemVT = Splits[i].VT;
 392       // The first 36 bytes of the input buffer contains information about
 393       // thread group and global sizes.
 394       SDValue Arg = LowerParameter(DAG, VT, MemVT,  DL, DAG.getRoot(),
 395                                    36 + VA.getLocMemOffset(),
 396                                    Ins[i].Flags.isSExt());
 397       InVals.push_back(Arg);
 398       continue;
 399     }
 400     assert(VA.isRegLoc() && "Parameter must be in a register!");
 401
 402     unsigned Reg = VA.getLocReg();
 403
 404     if (VT == MVT::i64) {
 405       // For now assume it is a pointer
 406       Reg = TRI->getMatchingSuperReg(Reg, AMDGPU::sub0,
 407                                      &AMDGPU::SReg_64RegClass);
 408       Reg = MF.addLiveIn(Reg, &AMDGPU::SReg_64RegClass);
 409       InVals.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 410       continue;
 411     }
 412
 413     const TargetRegisterClass *RC = TRI->getMinimalPhysRegClass(Reg, VT);
 414
 415     Reg = MF.addLiveIn(Reg, RC);
 416     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, VT);
 417
 418     if (Arg.VT.isVector()) {
 419
 420       // Build a vector from the registers
 421       Type *ParamType = FType->getParamType(Arg.OrigArgIndex);
 422       unsigned NumElements = ParamType->getVectorNumElements();
 423
 424       SmallVector<SDValue, 4> Regs;
 425       Regs.push_back(Val);
 426       for (unsigned j = 1; j != NumElements; ++j) {
 427         Reg = ArgLocs[ArgIdx++].getLocReg();
 428         Reg = MF.addLiveIn(Reg, RC);
 429         Regs.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 430       }
 431
 432       // Fill up the missing vector elements
 433       NumElements = Arg.VT.getVectorNumElements() - NumElements;
 434       for (unsigned j = 0; j != NumElements; ++j)
 435         Regs.push_back(DAG.getUNDEF(VT));
 436
 437       InVals.push_back(DAG.getNode(ISD::BUILD_VECTOR, DL, Arg.VT, Regs));
 438       continue;
 439     }
 440
 441     InVals.push_back(Val);
 442   }
 443   return Chain;
 444 }
 445
 446 MachineBasicBlock * SITargetLowering::EmitInstrWithCustomInserter(
 447     MachineInstr * MI, MachineBasicBlock * BB) const {
 448
 449   MachineBasicBlock::iterator I = *MI;
 450   const SIInstrInfo *TII =
 451     static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
 452   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 453
 454   switch (MI->getOpcode()) {
 455   default:
 456     return AMDGPUTargetLowering::EmitInstrWithCustomInserter(MI, BB);
 457   case AMDGPU::BRANCH: return BB;
 458   case AMDGPU::SI_ADDR64_RSRC: {
 459     unsigned SuperReg = MI->getOperand(0).getReg();
 460     unsigned SubRegLo = MRI.createVirtualRegister(&AMDGPU::SGPR_64RegClass);
 461     unsigned SubRegHi = MRI.createVirtualRegister(&AMDGPU::SGPR_64RegClass);
 462     unsigned SubRegHiHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 463     unsigned SubRegHiLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 464     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::S_MOV_B64), SubRegLo)
 465             .addOperand(MI->getOperand(1));
 466     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::S_MOV_B32), SubRegHiLo)
 467             .addImm(0);
 468     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::S_MOV_B32), SubRegHiHi)
 469             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
 470     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::REG_SEQUENCE), SubRegHi)
 471             .addReg(SubRegHiLo)
 472             .addImm(AMDGPU::sub0)
 473             .addReg(SubRegHiHi)
 474             .addImm(AMDGPU::sub1);
 475     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::REG_SEQUENCE), SuperReg)
 476             .addReg(SubRegLo)
 477             .addImm(AMDGPU::sub0_sub1)
 478             .addReg(SubRegHi)
 479             .addImm(AMDGPU::sub2_sub3);
 480     MI->eraseFromParent();
 481     break;
 482   }
 483   case AMDGPU::V_SUB_F64:
 484     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::V_ADD_F64),
 485             MI->getOperand(0).getReg())
 486             .addReg(MI->getOperand(1).getReg())
 487             .addReg(MI->getOperand(2).getReg())
 488             .addImm(0)  /* src2 */
 489             .addImm(0)  /* ABS */
 490             .addImm(0)  /* CLAMP */
 491             .addImm(0)  /* OMOD */
 492             .addImm(2); /* NEG */
 493     MI->eraseFromParent();
 494     break;
 495
 496   case AMDGPU::SI_RegisterStorePseudo: {
 497     MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 498     unsigned Reg = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
 499     MachineInstrBuilder MIB =
 500         BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::SI_RegisterStore),
 501                 Reg);
 502     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i)
 503       MIB.addOperand(MI->getOperand(i));
 504
 505     MI->eraseFromParent();
 506     break;
 507   }
 508   case AMDGPU::FABS_SI: {
 509     MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 510     const SIInstrInfo *TII =
 511       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
 512     unsigned Reg = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
 513     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::V_MOV_B32_e32),
 514             Reg)
 515             .addImm(0x7fffffff);
 516     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::V_AND_B32_e32),
 517             MI->getOperand(0).getReg())
 518             .addReg(MI->getOperand(1).getReg())
 519             .addReg(Reg);
 520     MI->eraseFromParent();
 521     break;
 522   }
 523   case AMDGPU::FNEG_SI: {
 524     MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 525     const SIInstrInfo *TII =
 526       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
 527     unsigned Reg = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
 528     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::V_MOV_B32_e32),
 529             Reg)
 530             .addImm(0x80000000);
 531     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::V_XOR_B32_e32),
 532             MI->getOperand(0).getReg())
 533             .addReg(MI->getOperand(1).getReg())
 534             .addReg(Reg);
 535     MI->eraseFromParent();
 536     break;
 537   }
 538   case AMDGPU::FCLAMP_SI: {
 539     const SIInstrInfo *TII =
 540       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
 541     BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::V_ADD_F32_e64),
 542             MI->getOperand(0).getReg())
 543             .addImm(0) // SRC0 modifiers
 544             .addOperand(MI->getOperand(1))
 545             .addImm(0) // SRC1 modifiers
 546             .addImm(0) // SRC1
 547             .addImm(1) // CLAMP
 548             .addImm(0); // OMOD
 549     MI->eraseFromParent();
 550   }
 551   }
 552   return BB;
 553 }
 554
 555 EVT SITargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 556   if (!VT.isVector()) {
 557     return MVT::i1;
 558   }
 559   return MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
 560 }
 561
 562 MVT SITargetLowering::getScalarShiftAmountTy(EVT VT) const {
 563   return MVT::i32;
 564 }
 565
 566 bool SITargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
 567   VT = VT.getScalarType();
 568
 569   if (!VT.isSimple())
 570     return false;
 571
 572   switch (VT.getSimpleVT().SimpleTy) {
 573   case MVT::f32:
 574     return false; /* There is V_MAD_F32 for f32 */
 575   case MVT::f64:
 576     return true;
 577   default:
 578     break;
 579   }
 580
 581   return false;
 582 }
 583
 584 //===----------------------------------------------------------------------===//
 585 // Custom DAG Lowering Operations
 586 //===----------------------------------------------------------------------===//
 587
 588 SDValue SITargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
 589   MachineFunction &MF = DAG.getMachineFunction();
 590   SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 591   switch (Op.getOpcode()) {
 592   default: return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 593   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
 594   case ISD::LOAD: {
 595     LoadSDNode *Load = dyn_cast<LoadSDNode>(Op);
 596     if (Op.getValueType().isVector() &&
 597         (Load->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
 598          Load->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS ||
 599          (Load->getAddressSpace() == AMDGPUAS::GLOBAL_ADDRESS &&
 600           Op.getValueType().getVectorNumElements() > 4))) {
 601       SDValue MergedValues[2] = {
 602         SplitVectorLoad(Op, DAG),
 603         Load->getChain()
 604       };
 605       return DAG.getMergeValues(MergedValues, SDLoc(Op));
 606     } else {
 607       return LowerLOAD(Op, DAG);
 608     }
 609   }
 610
 611   case ISD::SELECT: return LowerSELECT(Op, DAG);
 612   case ISD::STORE: return LowerSTORE(Op, DAG);
 613   case ISD::GlobalAddress: return LowerGlobalAddress(MFI, Op, DAG);
 614   case ISD::INTRINSIC_WO_CHAIN: {
 615     unsigned IntrinsicID =
 616                          cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 617     EVT VT = Op.getValueType();
 618     SDLoc DL(Op);
 619     //XXX: Hardcoded we only use two to store the pointer to the parameters.
 620     unsigned NumUserSGPRs = 2;
 621     switch (IntrinsicID) {
 622     default: return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 623     case Intrinsic::r600_read_ngroups_x:
 624       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 0, false);
 625     case Intrinsic::r600_read_ngroups_y:
 626       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 4, false);
 627     case Intrinsic::r600_read_ngroups_z:
 628       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 8, false);
 629     case Intrinsic::r600_read_global_size_x:
 630       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 12, false);
 631     case Intrinsic::r600_read_global_size_y:
 632       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 16, false);
 633     case Intrinsic::r600_read_global_size_z:
 634       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 20, false);
 635     case Intrinsic::r600_read_local_size_x:
 636       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 24, false);
 637     case Intrinsic::r600_read_local_size_y:
 638       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 28, false);
 639     case Intrinsic::r600_read_local_size_z:
 640       return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(), 32, false);
 641     case Intrinsic::r600_read_tgid_x:
 642       return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 643                      AMDGPU::SReg_32RegClass.getRegister(NumUserSGPRs + 0), VT);
 644     case Intrinsic::r600_read_tgid_y:
 645       return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 646                      AMDGPU::SReg_32RegClass.getRegister(NumUserSGPRs + 1), VT);
 647     case Intrinsic::r600_read_tgid_z:
 648       return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 649                      AMDGPU::SReg_32RegClass.getRegister(NumUserSGPRs + 2), VT);
 650     case Intrinsic::r600_read_tidig_x:
 651       return CreateLiveInRegister(DAG, &AMDGPU::VReg_32RegClass,
 652                                   AMDGPU::VGPR0, VT);
 653     case Intrinsic::r600_read_tidig_y:
 654       return CreateLiveInRegister(DAG, &AMDGPU::VReg_32RegClass,
 655                                   AMDGPU::VGPR1, VT);
 656     case Intrinsic::r600_read_tidig_z:
 657       return CreateLiveInRegister(DAG, &AMDGPU::VReg_32RegClass,
 658                                   AMDGPU::VGPR2, VT);
 659     case AMDGPUIntrinsic::SI_load_const: {
 660       SDValue Ops [] = {
 661         Op.getOperand(1),
 662         Op.getOperand(2)
 663       };
 664
 665       MachineMemOperand *MMO = MF.getMachineMemOperand(
 666           MachinePointerInfo(),
 667           MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant,
 668           VT.getSizeInBits() / 8, 4);
 669       return DAG.getMemIntrinsicNode(AMDGPUISD::LOAD_CONSTANT, DL,
 670                                      Op->getVTList(), Ops, VT, MMO);
 671     }
 672     case AMDGPUIntrinsic::SI_sample:
 673       return LowerSampleIntrinsic(AMDGPUISD::SAMPLE, Op, DAG);
 674     case AMDGPUIntrinsic::SI_sampleb:
 675       return LowerSampleIntrinsic(AMDGPUISD::SAMPLEB, Op, DAG);
 676     case AMDGPUIntrinsic::SI_sampled:
 677       return LowerSampleIntrinsic(AMDGPUISD::SAMPLED, Op, DAG);
 678     case AMDGPUIntrinsic::SI_samplel:
 679       return LowerSampleIntrinsic(AMDGPUISD::SAMPLEL, Op, DAG);
 680     case AMDGPUIntrinsic::SI_vs_load_input:
 681       return DAG.getNode(AMDGPUISD::LOAD_INPUT, DL, VT,
 682                          Op.getOperand(1),
 683                          Op.getOperand(2),
 684                          Op.getOperand(3));
 685     }
 686   }
 687
 688   case ISD::INTRINSIC_VOID:
 689     SDValue Chain = Op.getOperand(0);
 690     unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 691
 692     switch (IntrinsicID) {
 693       case AMDGPUIntrinsic::SI_tbuffer_store: {
 694         SDLoc DL(Op);
 695         SDValue Ops [] = {
 696           Chain,
 697           Op.getOperand(2),
 698           Op.getOperand(3),
 699           Op.getOperand(4),
 700           Op.getOperand(5),
 701           Op.getOperand(6),
 702           Op.getOperand(7),
 703           Op.getOperand(8),
 704           Op.getOperand(9),
 705           Op.getOperand(10),
 706           Op.getOperand(11),
 707           Op.getOperand(12),
 708           Op.getOperand(13),
 709           Op.getOperand(14)
 710         };
 711         EVT VT = Op.getOperand(3).getValueType();
 712
 713         MachineMemOperand *MMO = MF.getMachineMemOperand(
 714             MachinePointerInfo(),
 715             MachineMemOperand::MOStore,
 716             VT.getSizeInBits() / 8, 4);
 717         return DAG.getMemIntrinsicNode(AMDGPUISD::TBUFFER_STORE_FORMAT, DL,
 718                                        Op->getVTList(), Ops, VT, MMO);
 719       }
 720       default:
 721         break;
 722     }
 723   }
 724   return SDValue();
 725 }
 726
 727 /// \brief Helper function for LowerBRCOND
 728 static SDNode *findUser(SDValue Value, unsigned Opcode) {
 729
 730   SDNode *Parent = Value.getNode();
 731   for (SDNode::use_iterator I = Parent->use_begin(), E = Parent->use_end();
 732        I != E; ++I) {
 733
 734     if (I.getUse().get() != Value)
 735       continue;
 736
 737     if (I->getOpcode() == Opcode)
 738       return *I;
 739   }
 740   return nullptr;
 741 }
 742
 743 /// This transforms the control flow intrinsics to get the branch destination as
 744 /// last parameter, also switches branch target with BR if the need arise
 745 SDValue SITargetLowering::LowerBRCOND(SDValue BRCOND,
 746                                       SelectionDAG &DAG) const {
 747
 748   SDLoc DL(BRCOND);
 749
 750   SDNode *Intr = BRCOND.getOperand(1).getNode();
 751   SDValue Target = BRCOND.getOperand(2);
 752   SDNode *BR = nullptr;
 753
 754   if (Intr->getOpcode() == ISD::SETCC) {
 755     // As long as we negate the condition everything is fine
 756     SDNode *SetCC = Intr;
 757     assert(SetCC->getConstantOperandVal(1) == 1);
 758     assert(cast<CondCodeSDNode>(SetCC->getOperand(2).getNode())->get() ==
 759            ISD::SETNE);
 760     Intr = SetCC->getOperand(0).getNode();
 761
 762   } else {
 763     // Get the target from BR if we don't negate the condition
 764     BR = findUser(BRCOND, ISD::BR);
 765     Target = BR->getOperand(1);
 766   }
 767
 768   assert(Intr->getOpcode() == ISD::INTRINSIC_W_CHAIN);
 769
 770   // Build the result and
 771   SmallVector<EVT, 4> Res;
 772   for (unsigned i = 1, e = Intr->getNumValues(); i != e; ++i)
 773     Res.push_back(Intr->getValueType(i));
 774
 775   // operands of the new intrinsic call
 776   SmallVector<SDValue, 4> Ops;
 777   Ops.push_back(BRCOND.getOperand(0));
 778   for (unsigned i = 1, e = Intr->getNumOperands(); i != e; ++i)
 779     Ops.push_back(Intr->getOperand(i));
 780   Ops.push_back(Target);
 781
 782   // build the new intrinsic call
 783   SDNode *Result = DAG.getNode(
 784     Res.size() > 1 ? ISD::INTRINSIC_W_CHAIN : ISD::INTRINSIC_VOID, DL,
 785     DAG.getVTList(Res), Ops).getNode();
 786
 787   if (BR) {
 788     // Give the branch instruction our target
 789     SDValue Ops[] = {
 790       BR->getOperand(0),
 791       BRCOND.getOperand(2)
 792     };
 793     DAG.MorphNodeTo(BR, ISD::BR, BR->getVTList(), Ops);
 794   }
 795
 796   SDValue Chain = SDValue(Result, Result->getNumValues() - 1);
 797
 798   // Copy the intrinsic results to registers
 799   for (unsigned i = 1, e = Intr->getNumValues() - 1; i != e; ++i) {
 800     SDNode *CopyToReg = findUser(SDValue(Intr, i), ISD::CopyToReg);
 801     if (!CopyToReg)
 802       continue;
 803
 804     Chain = DAG.getCopyToReg(
 805       Chain, DL,
 806       CopyToReg->getOperand(1),
 807       SDValue(Result, i - 1),
 808       SDValue());
 809
 810     DAG.ReplaceAllUsesWith(SDValue(CopyToReg, 0), CopyToReg->getOperand(0));
 811   }
 812
 813   // Remove the old intrinsic from the chain
 814   DAG.ReplaceAllUsesOfValueWith(
 815     SDValue(Intr, Intr->getNumValues() - 1),
 816     Intr->getOperand(0));
 817
 818   return Chain;
 819 }
 820
 821 SDValue SITargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
 822   SDLoc DL(Op);
 823   LoadSDNode *Load = cast<LoadSDNode>(Op);
 824   SDValue Ret = AMDGPUTargetLowering::LowerLOAD(Op, DAG);
 825   SDValue MergedValues[2];
 826   MergedValues[1] = Load->getChain();
 827   if (Ret.getNode()) {
 828     MergedValues[0] = Ret;
 829     return DAG.getMergeValues(MergedValues, DL);
 830   }
 831
 832   if (Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS) {
 833     return SDValue();
 834   }
 835
 836   EVT MemVT = Load->getMemoryVT();
 837
 838   assert(!MemVT.isVector() && "Private loads should be scalarized");
 839   assert(!MemVT.isFloatingPoint() && "FP loads should be promoted to int");
 840
 841   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
 842                             DAG.getConstant(2, MVT::i32));
 843   Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
 844                     Load->getChain(), Ptr,
 845                     DAG.getTargetConstant(0, MVT::i32),
 846                     Op.getOperand(2));
 847   if (MemVT.getSizeInBits() == 64) {
 848     SDValue IncPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, Ptr,
 849                                  DAG.getConstant(1, MVT::i32));
 850
 851     SDValue LoadUpper = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
 852                                     Load->getChain(), IncPtr,
 853                                     DAG.getTargetConstant(0, MVT::i32),
 854                                     Op.getOperand(2));
 855
 856     Ret = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ret, LoadUpper);
 857   }
 858
 859   MergedValues[0] = Ret;
 860   return DAG.getMergeValues(MergedValues, DL);
 861
 862 }
 863
 864 SDValue SITargetLowering::LowerSampleIntrinsic(unsigned Opcode,
 865                                                const SDValue &Op,
 866                                                SelectionDAG &DAG) const {
 867   return DAG.getNode(Opcode, SDLoc(Op), Op.getValueType(), Op.getOperand(1),
 868                      Op.getOperand(2),
 869                      Op.getOperand(3),
 870                      Op.getOperand(4));
 871 }
 872
 873 SDValue SITargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
 874   if (Op.getValueType() != MVT::i64)
 875     return SDValue();
 876
 877   SDLoc DL(Op);
 878   SDValue Cond = Op.getOperand(0);
 879
 880   SDValue Zero = DAG.getConstant(0, MVT::i32);
 881   SDValue One = DAG.getConstant(1, MVT::i32);
 882
 883   SDValue LHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(1));
 884   SDValue RHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(2));
 885
 886   SDValue Lo0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, Zero);
 887   SDValue Lo1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, Zero);
 888
 889   SDValue Lo = DAG.getSelect(DL, MVT::i32, Cond, Lo0, Lo1);
 890
 891   SDValue Hi0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, One);
 892   SDValue Hi1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, One);
 893
 894   SDValue Hi = DAG.getSelect(DL, MVT::i32, Cond, Hi0, Hi1);
 895
 896   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v2i32, Lo, Hi);
 897   return DAG.getNode(ISD::BITCAST, DL, MVT::i64, Res);
 898 }
 899
 900 SDValue SITargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
 901   SDLoc DL(Op);
 902   StoreSDNode *Store = cast<StoreSDNode>(Op);
 903   EVT VT = Store->getMemoryVT();
 904
 905   SDValue Ret = AMDGPUTargetLowering::LowerSTORE(Op, DAG);
 906   if (Ret.getNode())
 907     return Ret;
 908
 909   if (VT.isVector() && VT.getVectorNumElements() >= 8)
 910       return SplitVectorStore(Op, DAG);
 911
 912   if (VT == MVT::i1)
 913     return DAG.getTruncStore(Store->getChain(), DL,
 914                         DAG.getSExtOrTrunc(Store->getValue(), DL, MVT::i32),
 915                         Store->getBasePtr(), MVT::i1, Store->getMemOperand());
 916
 917   if (Store->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS)
 918     return SDValue();
 919
 920   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Store->getBasePtr(),
 921                             DAG.getConstant(2, MVT::i32));
 922   SDValue Chain = Store->getChain();
 923   SmallVector<SDValue, 8> Values;
 924
 925   if (Store->isTruncatingStore()) {
 926     unsigned Mask = 0;
 927     if (Store->getMemoryVT() == MVT::i8) {
 928       Mask = 0xff;
 929     } else if (Store->getMemoryVT() == MVT::i16) {
 930       Mask = 0xffff;
 931     }
 932     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
 933                               Chain, Store->getBasePtr(),
 934                               DAG.getConstant(0, MVT::i32));
 935     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, Store->getBasePtr(),
 936                                   DAG.getConstant(0x3, MVT::i32));
 937     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
 938                                    DAG.getConstant(3, MVT::i32));
 939     SDValue MaskedValue = DAG.getNode(ISD::AND, DL, MVT::i32, Store->getValue(),
 940                                       DAG.getConstant(Mask, MVT::i32));
 941     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
 942                                        MaskedValue, ShiftAmt);
 943     SDValue RotrAmt = DAG.getNode(ISD::SUB, DL, MVT::i32,
 944                                   DAG.getConstant(32, MVT::i32), ShiftAmt);
 945     SDValue DstMask = DAG.getNode(ISD::ROTR, DL, MVT::i32,
 946                                   DAG.getConstant(Mask, MVT::i32),
 947                                   RotrAmt);
 948     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
 949     Dst = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
 950
 951     Values.push_back(Dst);
 952   } else if (VT == MVT::i64) {
 953     for (unsigned i = 0; i < 2; ++i) {
 954       Values.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32,
 955                        Store->getValue(), DAG.getConstant(i, MVT::i32)));
 956     }
 957   } else if (VT == MVT::i128) {
 958     for (unsigned i = 0; i < 2; ++i) {
 959       for (unsigned j = 0; j < 2; ++j) {
 960         Values.push_back(DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32,
 961                            DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i64,
 962                            Store->getValue(), DAG.getConstant(i, MVT::i32)),
 963                          DAG.getConstant(j, MVT::i32)));
 964       }
 965     }
 966   } else {
 967     Values.push_back(Store->getValue());
 968   }
 969
 970   for (unsigned i = 0; i < Values.size(); ++i) {
 971     SDValue PartPtr = DAG.getNode(ISD::ADD, DL, MVT::i32,
 972                                   Ptr, DAG.getConstant(i, MVT::i32));
 973     Chain = DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
 974                         Chain, Values[i], PartPtr,
 975                         DAG.getTargetConstant(0, MVT::i32));
 976   }
 977   return Chain;
 978 }
 979
 980 //===----------------------------------------------------------------------===//
 981 // Custom DAG optimizations
 982 //===----------------------------------------------------------------------===//
 983
 984 SDValue SITargetLowering::PerformDAGCombine(SDNode *N,
 985                                             DAGCombinerInfo &DCI) const {
 986   SelectionDAG &DAG = DCI.DAG;
 987   SDLoc DL(N);
 988   EVT VT = N->getValueType(0);
 989
 990   switch (N->getOpcode()) {
 991     default: return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
 992     case ISD::SELECT_CC: {
 993       ConstantSDNode *True, *False;
 994       // i1 selectcc(l, r, -1, 0, cc) -> i1 setcc(l, r, cc)
 995       if ((True = dyn_cast<ConstantSDNode>(N->getOperand(2)))
 996           && (False = dyn_cast<ConstantSDNode>(N->getOperand(3)))
 997           && True->isAllOnesValue()
 998           && False->isNullValue()
 999           && VT == MVT::i1) {
1000         return DAG.getNode(ISD::SETCC, DL, VT, N->getOperand(0),
1001                            N->getOperand(1), N->getOperand(4));
1002
1003       }
1004       break;
1005     }
1006     case ISD::SETCC: {
1007       SDValue Arg0 = N->getOperand(0);
1008       SDValue Arg1 = N->getOperand(1);
1009       SDValue CC = N->getOperand(2);
1010       ConstantSDNode * C = nullptr;
1011       ISD::CondCode CCOp = dyn_cast<CondCodeSDNode>(CC)->get();
1012
1013       // i1 setcc (sext(i1), 0, setne) -> i1 setcc(i1, 0, setne)
1014       if (VT == MVT::i1
1015           && Arg0.getOpcode() == ISD::SIGN_EXTEND
1016           && Arg0.getOperand(0).getValueType() == MVT::i1
1017           && (C = dyn_cast<ConstantSDNode>(Arg1))
1018           && C->isNullValue()
1019           && CCOp == ISD::SETNE) {
1020         return SimplifySetCC(VT, Arg0.getOperand(0),
1021                              DAG.getConstant(0, MVT::i1), CCOp, true, DCI, DL);
1022       }
1023       break;
1024     }
1025   }
1026
1027   return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
1028 }
1029
1030 /// \brief Test if RegClass is one of the VSrc classes
1031 static bool isVSrc(unsigned RegClass) {
1032   return AMDGPU::VSrc_32RegClassID == RegClass ||
1033          AMDGPU::VSrc_64RegClassID == RegClass;
1034 }
1035
1036 /// \brief Test if RegClass is one of the SSrc classes
1037 static bool isSSrc(unsigned RegClass) {
1038   return AMDGPU::SSrc_32RegClassID == RegClass ||
1039          AMDGPU::SSrc_64RegClassID == RegClass;
1040 }
1041
1042 /// \brief Analyze the possible immediate value Op
1043 ///
1044 /// Returns -1 if it isn't an immediate, 0 if it's and inline immediate
1045 /// and the immediate value if it's a literal immediate
1046 int32_t SITargetLowering::analyzeImmediate(const SDNode *N) const {
1047
1048   union {
1049     int32_t I;
1050     float F;
1051   } Imm;
1052
1053   if (const ConstantSDNode *Node = dyn_cast<ConstantSDNode>(N)) {
1054     if (Node->getZExtValue() >> 32) {
1055         return -1;
1056     }
1057     Imm.I = Node->getSExtValue();
1058   } else if (const ConstantFPSDNode *Node = dyn_cast<ConstantFPSDNode>(N)) {
1059     if (N->getValueType(0) != MVT::f32)
1060       return -1;
1061     Imm.F = Node->getValueAPF().convertToFloat();
1062   } else
1063     return -1; // It isn't an immediate
1064
1065   if ((Imm.I >= -16 && Imm.I <= 64) ||
1066       Imm.F == 0.5f || Imm.F == -0.5f ||
1067       Imm.F == 1.0f || Imm.F == -1.0f ||
1068       Imm.F == 2.0f || Imm.F == -2.0f ||
1069       Imm.F == 4.0f || Imm.F == -4.0f)
1070     return 0; // It's an inline immediate
1071
1072   return Imm.I; // It's a literal immediate
1073 }
1074
1075 /// \brief Try to fold an immediate directly into an instruction
1076 bool SITargetLowering::foldImm(SDValue &Operand, int32_t &Immediate,
1077                                bool &ScalarSlotUsed) const {
1078
1079   MachineSDNode *Mov = dyn_cast<MachineSDNode>(Operand);
1080   const SIInstrInfo *TII =
1081     static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1082   if (!Mov || !TII->isMov(Mov->getMachineOpcode()))
1083     return false;
1084
1085   const SDValue &Op = Mov->getOperand(0);
1086   int32_t Value = analyzeImmediate(Op.getNode());
1087   if (Value == -1) {
1088     // Not an immediate at all
1089     return false;
1090
1091   } else if (Value == 0) {
1092     // Inline immediates can always be fold
1093     Operand = Op;
1094     return true;
1095
1096   } else if (Value == Immediate) {
1097     // Already fold literal immediate
1098     Operand = Op;
1099     return true;
1100
1101   } else if (!ScalarSlotUsed && !Immediate) {
1102     // Fold this literal immediate
1103     ScalarSlotUsed = true;
1104     Immediate = Value;
1105     Operand = Op;
1106     return true;
1107
1108   }
1109
1110   return false;
1111 }
1112
1113 const TargetRegisterClass *SITargetLowering::getRegClassForNode(
1114                                    SelectionDAG &DAG, const SDValue &Op) const {
1115   const SIInstrInfo *TII =
1116     static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1117   const SIRegisterInfo &TRI = TII->getRegisterInfo();
1118
1119   if (!Op->isMachineOpcode()) {
1120     switch(Op->getOpcode()) {
1121     case ISD::CopyFromReg: {
1122       MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1123       unsigned Reg = cast<RegisterSDNode>(Op->getOperand(1))->getReg();
1124       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1125         return MRI.getRegClass(Reg);
1126       }
1127       return TRI.getPhysRegClass(Reg);
1128     }
1129     default:  return nullptr;
1130     }
1131   }
1132   const MCInstrDesc &Desc = TII->get(Op->getMachineOpcode());
1133   int OpClassID = Desc.OpInfo[Op.getResNo()].RegClass;
1134   if (OpClassID != -1) {
1135     return TRI.getRegClass(OpClassID);
1136   }
1137   switch(Op.getMachineOpcode()) {
1138   case AMDGPU::COPY_TO_REGCLASS:
1139     // Operand 1 is the register class id for COPY_TO_REGCLASS instructions.
1140     OpClassID = cast<ConstantSDNode>(Op->getOperand(1))->getZExtValue();
1141
1142     // If the COPY_TO_REGCLASS instruction is copying to a VSrc register
1143     // class, then the register class for the value could be either a
1144     // VReg or and SReg.  In order to get a more accurate
1145     if (OpClassID == AMDGPU::VSrc_32RegClassID ||
1146         OpClassID == AMDGPU::VSrc_64RegClassID) {
1147       return getRegClassForNode(DAG, Op.getOperand(0));
1148     }
1149     return TRI.getRegClass(OpClassID);
1150   case AMDGPU::EXTRACT_SUBREG: {
1151     int SubIdx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1152     const TargetRegisterClass *SuperClass =
1153       getRegClassForNode(DAG, Op.getOperand(0));
1154     return TRI.getSubClassWithSubReg(SuperClass, SubIdx);
1155   }
1156   case AMDGPU::REG_SEQUENCE:
1157     // Operand 0 is the register class id for REG_SEQUENCE instructions.
1158     return TRI.getRegClass(
1159       cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue());
1160   default:
1161     return getRegClassFor(Op.getSimpleValueType());
1162   }
1163 }
1164
1165 /// \brief Does "Op" fit into register class "RegClass" ?
1166 bool SITargetLowering::fitsRegClass(SelectionDAG &DAG, const SDValue &Op,
1167                                     unsigned RegClass) const {
1168   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
1169   const TargetRegisterClass *RC = getRegClassForNode(DAG, Op);
1170   if (!RC) {
1171     return false;
1172   }
1173   return TRI->getRegClass(RegClass)->hasSubClassEq(RC);
1174 }
1175
1176 /// \brief Make sure that we don't exeed the number of allowed scalars
1177 void SITargetLowering::ensureSRegLimit(SelectionDAG &DAG, SDValue &Operand,
1178                                        unsigned RegClass,
1179                                        bool &ScalarSlotUsed) const {
1180
1181   // First map the operands register class to a destination class
1182   if (RegClass == AMDGPU::VSrc_32RegClassID)
1183     RegClass = AMDGPU::VReg_32RegClassID;
1184   else if (RegClass == AMDGPU::VSrc_64RegClassID)
1185     RegClass = AMDGPU::VReg_64RegClassID;
1186   else
1187     return;
1188
1189   // Nothing to do if they fit naturally
1190   if (fitsRegClass(DAG, Operand, RegClass))
1191     return;
1192
1193   // If the scalar slot isn't used yet use it now
1194   if (!ScalarSlotUsed) {
1195     ScalarSlotUsed = true;
1196     return;
1197   }
1198
1199   // This is a conservative aproach. It is possible that we can't determine the
1200   // correct register class and copy too often, but better safe than sorry.
1201   SDValue RC = DAG.getTargetConstant(RegClass, MVT::i32);
1202   SDNode *Node = DAG.getMachineNode(TargetOpcode::COPY_TO_REGCLASS, SDLoc(),
1203                                     Operand.getValueType(), Operand, RC);
1204   Operand = SDValue(Node, 0);
1205 }
1206
1207 /// \returns true if \p Node's operands are different from the SDValue list
1208 /// \p Ops
1209 static bool isNodeChanged(const SDNode *Node, const std::vector<SDValue> &Ops) {
1210   for (unsigned i = 0, e = Node->getNumOperands(); i < e; ++i) {
1211     if (Ops[i].getNode() != Node->getOperand(i).getNode()) {
1212       return true;
1213     }
1214   }
1215   return false;
1216 }
1217
1218 /// \brief Try to fold the Nodes operands into the Node
1219 SDNode *SITargetLowering::foldOperands(MachineSDNode *Node,
1220                                        SelectionDAG &DAG) const {
1221
1222   // Original encoding (either e32 or e64)
1223   int Opcode = Node->getMachineOpcode();
1224   const SIInstrInfo *TII =
1225     static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1226   const MCInstrDesc *Desc = &TII->get(Opcode);
1227
1228   unsigned NumDefs = Desc->getNumDefs();
1229   unsigned NumOps = Desc->getNumOperands();
1230
1231   // Commuted opcode if available
1232   int OpcodeRev = Desc->isCommutable() ? TII->commuteOpcode(Opcode) : -1;
1233   const MCInstrDesc *DescRev = OpcodeRev == -1 ? nullptr : &TII->get(OpcodeRev);
1234
1235   assert(!DescRev || DescRev->getNumDefs() == NumDefs);
1236   assert(!DescRev || DescRev->getNumOperands() == NumOps);
1237
1238   // e64 version if available, -1 otherwise
1239   int OpcodeE64 = AMDGPU::getVOPe64(Opcode);
1240   const MCInstrDesc *DescE64 = OpcodeE64 == -1 ? nullptr : &TII->get(OpcodeE64);
1241   int InputModifiers[3] = {0};
1242
1243   assert(!DescE64 || DescE64->getNumDefs() == NumDefs);
1244
1245   int32_t Immediate = Desc->getSize() == 4 ? 0 : -1;
1246   bool HaveVSrc = false, HaveSSrc = false;
1247
1248   // First figure out what we already have in this instruction.
1249   for (unsigned i = 0, e = Node->getNumOperands(), Op = NumDefs;
1250        i != e && Op < NumOps; ++i, ++Op) {
1251
1252     unsigned RegClass = Desc->OpInfo[Op].RegClass;
1253     if (isVSrc(RegClass))
1254       HaveVSrc = true;
1255     else if (isSSrc(RegClass))
1256       HaveSSrc = true;
1257     else
1258       continue;
1259
1260     int32_t Imm = analyzeImmediate(Node->getOperand(i).getNode());
1261     if (Imm != -1 && Imm != 0) {
1262       // Literal immediate
1263       Immediate = Imm;
1264     }
1265   }
1266
1267   // If we neither have VSrc nor SSrc, it makes no sense to continue.
1268   if (!HaveVSrc && !HaveSSrc)
1269     return Node;
1270
1271   // No scalar allowed when we have both VSrc and SSrc
1272   bool ScalarSlotUsed = HaveVSrc && HaveSSrc;
1273
1274   // Second go over the operands and try to fold them
1275   std::vector<SDValue> Ops;
1276   bool Promote2e64 = false;
1277   for (unsigned i = 0, e = Node->getNumOperands(), Op = NumDefs;
1278        i != e && Op < NumOps; ++i, ++Op) {
1279
1280     const SDValue &Operand = Node->getOperand(i);
1281     Ops.push_back(Operand);
1282
1283     // Already folded immediate?
1284     if (isa<ConstantSDNode>(Operand.getNode()) ||
1285         isa<ConstantFPSDNode>(Operand.getNode()))
1286       continue;
1287
1288     // Is this a VSrc or SSrc operand?
1289     unsigned RegClass = Desc->OpInfo[Op].RegClass;
1290     if (isVSrc(RegClass) || isSSrc(RegClass)) {
1291       // Try to fold the immediates
1292       if (!foldImm(Ops[i], Immediate, ScalarSlotUsed)) {
1293         // Folding didn't work, make sure we don't hit the SReg limit.
1294         ensureSRegLimit(DAG, Ops[i], RegClass, ScalarSlotUsed);
1295       }
1296       continue;
1297     }
1298
1299     if (i == 1 && DescRev && fitsRegClass(DAG, Ops[0], RegClass)) {
1300
1301       unsigned OtherRegClass = Desc->OpInfo[NumDefs].RegClass;
1302       assert(isVSrc(OtherRegClass) || isSSrc(OtherRegClass));
1303
1304       // Test if it makes sense to swap operands
1305       if (foldImm(Ops[1], Immediate, ScalarSlotUsed) ||
1306           (!fitsRegClass(DAG, Ops[1], RegClass) &&
1307            fitsRegClass(DAG, Ops[1], OtherRegClass))) {
1308
1309         // Swap commutable operands
1310         std::swap(Ops[0], Ops[1]);
1311
1312         Desc = DescRev;
1313         DescRev = nullptr;
1314         continue;
1315       }
1316     }
1317
1318     if (Immediate)
1319       continue;
1320
1321     if (DescE64) {
1322       // Test if it makes sense to switch to e64 encoding
1323       unsigned OtherRegClass = DescE64->OpInfo[Op].RegClass;
1324       if (!isVSrc(OtherRegClass) && !isSSrc(OtherRegClass))
1325         continue;
1326
1327       int32_t TmpImm = -1;
1328       if (foldImm(Ops[i], TmpImm, ScalarSlotUsed) ||
1329           (!fitsRegClass(DAG, Ops[i], RegClass) &&
1330            fitsRegClass(DAG, Ops[1], OtherRegClass))) {
1331
1332         // Switch to e64 encoding
1333         Immediate = -1;
1334         Promote2e64 = true;
1335         Desc = DescE64;
1336         DescE64 = nullptr;
1337       }
1338     }
1339
1340     if (!DescE64 && !Promote2e64)
1341       continue;
1342     if (!Operand.isMachineOpcode())
1343       continue;
1344     if (Operand.getMachineOpcode() == AMDGPU::FNEG_SI) {
1345       Ops.pop_back();
1346       Ops.push_back(Operand.getOperand(0));
1347       InputModifiers[i] = 1;
1348       Promote2e64 = true;
1349       if (!DescE64)
1350         continue;
1351       Desc = DescE64;
1352       DescE64 = nullptr;
1353     }
1354     else if (Operand.getMachineOpcode() == AMDGPU::FABS_SI) {
1355       Ops.pop_back();
1356       Ops.push_back(Operand.getOperand(0));
1357       InputModifiers[i] = 2;
1358       Promote2e64 = true;
1359       if (!DescE64)
1360         continue;
1361       Desc = DescE64;
1362       DescE64 = nullptr;
1363     }
1364   }
1365
1366   if (Promote2e64) {
1367     std::vector<SDValue> OldOps(Ops);
1368     Ops.clear();
1369     for (unsigned i = 0; i < OldOps.size(); ++i) {
1370       // src_modifier
1371       Ops.push_back(DAG.getTargetConstant(InputModifiers[i], MVT::i32));
1372       Ops.push_back(OldOps[i]);
1373     }
1374     // Add the modifier flags while promoting
1375     for (unsigned i = 0; i < 2; ++i)
1376       Ops.push_back(DAG.getTargetConstant(0, MVT::i32));
1377   }
1378
1379   // Add optional chain and glue
1380   for (unsigned i = NumOps - NumDefs, e = Node->getNumOperands(); i < e; ++i)
1381     Ops.push_back(Node->getOperand(i));
1382
1383   // Nodes that have a glue result are not CSE'd by getMachineNode(), so in
1384   // this case a brand new node is always be created, even if the operands
1385   // are the same as before.  So, manually check if anything has been changed.
1386   if (Desc->Opcode == Opcode && !isNodeChanged(Node, Ops)) {
1387     return Node;
1388   }
1389
1390   // Create a complete new instruction
1391   return DAG.getMachineNode(Desc->Opcode, SDLoc(Node), Node->getVTList(), Ops);
1392 }
1393
1394 /// \brief Helper function for adjustWritemask
1395 static unsigned SubIdx2Lane(unsigned Idx) {
1396   switch (Idx) {
1397   default: return 0;
1398   case AMDGPU::sub0: return 0;
1399   case AMDGPU::sub1: return 1;
1400   case AMDGPU::sub2: return 2;
1401   case AMDGPU::sub3: return 3;
1402   }
1403 }
1404
1405 /// \brief Adjust the writemask of MIMG instructions
1406 void SITargetLowering::adjustWritemask(MachineSDNode *&Node,
1407                                        SelectionDAG &DAG) const {
1408   SDNode *Users[4] = { };
1409   unsigned Lane = 0;
1410   unsigned OldDmask = Node->getConstantOperandVal(0);
1411   unsigned NewDmask = 0;
1412
1413   // Try to figure out the used register components
1414   for (SDNode::use_iterator I = Node->use_begin(), E = Node->use_end();
1415        I != E; ++I) {
1416
1417     // Abort if we can't understand the usage
1418     if (!I->isMachineOpcode() ||
1419         I->getMachineOpcode() != TargetOpcode::EXTRACT_SUBREG)
1420       return;
1421
1422     // Lane means which subreg of %VGPRa_VGPRb_VGPRc_VGPRd is used.
1423     // Note that subregs are packed, i.e. Lane==0 is the first bit set
1424     // in OldDmask, so it can be any of X,Y,Z,W; Lane==1 is the second bit
1425     // set, etc.
1426     Lane = SubIdx2Lane(I->getConstantOperandVal(1));
1427
1428     // Set which texture component corresponds to the lane.
1429     unsigned Comp;
1430     for (unsigned i = 0, Dmask = OldDmask; i <= Lane; i++) {
1431       assert(Dmask);
1432       Comp = countTrailingZeros(Dmask);
1433       Dmask &= ~(1 << Comp);
1434     }
1435
1436     // Abort if we have more than one user per component
1437     if (Users[Lane])
1438       return;
1439
1440     Users[Lane] = *I;
1441     NewDmask |= 1 << Comp;
1442   }
1443
1444   // Abort if there's no change
1445   if (NewDmask == OldDmask)
1446     return;
1447
1448   // Adjust the writemask in the node
1449   std::vector<SDValue> Ops;
1450   Ops.push_back(DAG.getTargetConstant(NewDmask, MVT::i32));
1451   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i)
1452     Ops.push_back(Node->getOperand(i));
1453   Node = (MachineSDNode*)DAG.UpdateNodeOperands(Node, Ops);
1454
1455   // If we only got one lane, replace it with a copy
1456   // (if NewDmask has only one bit set...)
1457   if (NewDmask && (NewDmask & (NewDmask-1)) == 0) {
1458     SDValue RC = DAG.getTargetConstant(AMDGPU::VReg_32RegClassID, MVT::i32);
1459     SDNode *Copy = DAG.getMachineNode(TargetOpcode::COPY_TO_REGCLASS,
1460                                       SDLoc(), Users[Lane]->getValueType(0),
1461                                       SDValue(Node, 0), RC);
1462     DAG.ReplaceAllUsesWith(Users[Lane], Copy);
1463     return;
1464   }
1465
1466   // Update the users of the node with the new indices
1467   for (unsigned i = 0, Idx = AMDGPU::sub0; i < 4; ++i) {
1468
1469     SDNode *User = Users[i];
1470     if (!User)
1471       continue;
1472
1473     SDValue Op = DAG.getTargetConstant(Idx, MVT::i32);
1474     DAG.UpdateNodeOperands(User, User->getOperand(0), Op);
1475
1476     switch (Idx) {
1477     default: break;
1478     case AMDGPU::sub0: Idx = AMDGPU::sub1; break;
1479     case AMDGPU::sub1: Idx = AMDGPU::sub2; break;
1480     case AMDGPU::sub2: Idx = AMDGPU::sub3; break;
1481     }
1482   }
1483 }
1484
1485 /// \brief Fold the instructions after selecting them.
1486 SDNode *SITargetLowering::PostISelFolding(MachineSDNode *Node,
1487                                           SelectionDAG &DAG) const {
1488   const SIInstrInfo *TII =
1489       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1490   Node = AdjustRegClass(Node, DAG);
1491
1492   if (TII->isMIMG(Node->getMachineOpcode()))
1493     adjustWritemask(Node, DAG);
1494
1495   return foldOperands(Node, DAG);
1496 }
1497
1498 /// \brief Assign the register class depending on the number of
1499 /// bits set in the writemask
1500 void SITargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
1501                                                      SDNode *Node) const {
1502   const SIInstrInfo *TII =
1503       static_cast<const SIInstrInfo*>(getTargetMachine().getInstrInfo());
1504   if (!TII->isMIMG(MI->getOpcode()))
1505     return;
1506
1507   unsigned VReg = MI->getOperand(0).getReg();
1508   unsigned Writemask = MI->getOperand(1).getImm();
1509   unsigned BitsSet = 0;
1510   for (unsigned i = 0; i < 4; ++i)
1511     BitsSet += Writemask & (1 << i) ? 1 : 0;
1512
1513   const TargetRegisterClass *RC;
1514   switch (BitsSet) {
1515   default: return;
1516   case 1:  RC = &AMDGPU::VReg_32RegClass; break;
1517   case 2:  RC = &AMDGPU::VReg_64RegClass; break;
1518   case 3:  RC = &AMDGPU::VReg_96RegClass; break;
1519   }
1520
1521   unsigned NewOpcode = TII->getMaskedMIMGOp(MI->getOpcode(), BitsSet);
1522   MI->setDesc(TII->get(NewOpcode));
1523   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1524   MRI.setRegClass(VReg, RC);
1525 }
1526
1527 MachineSDNode *SITargetLowering::AdjustRegClass(MachineSDNode *N,
1528                                                 SelectionDAG &DAG) const {
1529
1530   SDLoc DL(N);
1531   unsigned NewOpcode = N->getMachineOpcode();
1532
1533   switch (N->getMachineOpcode()) {
1534   default: return N;
1535   case AMDGPU::S_LOAD_DWORD_IMM:
1536     NewOpcode = AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1537     // Fall-through
1538   case AMDGPU::S_LOAD_DWORDX2_SGPR:
1539     if (NewOpcode == N->getMachineOpcode()) {
1540       NewOpcode = AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1541     }
1542     // Fall-through
1543   case AMDGPU::S_LOAD_DWORDX4_IMM:
1544   case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1545     if (NewOpcode == N->getMachineOpcode()) {
1546       NewOpcode = AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1547     }
1548     if (fitsRegClass(DAG, N->getOperand(0), AMDGPU::SReg_64RegClassID)) {
1549       return N;
1550     }
1551     ConstantSDNode *Offset = cast<ConstantSDNode>(N->getOperand(1));
1552     SDValue Ops[] = {
1553       SDValue(DAG.getMachineNode(AMDGPU::SI_ADDR64_RSRC, DL, MVT::i128,
1554                                  DAG.getConstant(0, MVT::i64)), 0),
1555       N->getOperand(0),
1556       DAG.getConstant(Offset->getSExtValue() << 2, MVT::i32)
1557     };
1558     return DAG.getMachineNode(NewOpcode, DL, N->getVTList(), Ops);
1559   }
1560   }
1561 }
1562
1563 SDValue SITargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
1564                                                const TargetRegisterClass *RC,
1565                                                unsigned Reg, EVT VT) const {
1566   SDValue VReg = AMDGPUTargetLowering::CreateLiveInRegister(DAG, RC, Reg, VT);
1567
1568   return DAG.getCopyFromReg(DAG.getEntryNode(), SDLoc(DAG.getEntryNode()),
1569                             cast<RegisterSDNode>(VReg)->getReg(), VT);
1570 }