lib/Target/R600/R600Instructions.td

   1 //===-- R600Instructions.td - R600 Instruction defs  -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // TableGen definitions for instructions which are available on R600 family
  11 // GPUs.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "R600Intrinsics.td"
  16 include "R600InstrFormats.td"
  17
  18 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern> :
  19     InstR600 <outs, ins, asm, pattern, NullALU> {
  20
  21   let Namespace = "AMDGPU";
  22 }
  23
  24 def MEMxi : Operand<iPTR> {
  25   let MIOperandInfo = (ops R600_TReg32_X:$ptr, i32imm:$index);
  26   let PrintMethod = "printMemOperand";
  27 }
  28
  29 def MEMrr : Operand<iPTR> {
  30   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  31 }
  32
  33 // Operands for non-registers
  34
  35 class InstFlag<string PM = "printOperand", int Default = 0>
  36     : OperandWithDefaultOps <i32, (ops (i32 Default))> {
  37   let PrintMethod = PM;
  38 }
  39
  40 // src_sel for ALU src operands, see also ALU_CONST, ALU_PARAM registers
  41 def SEL : OperandWithDefaultOps <i32, (ops (i32 -1))> {
  42   let PrintMethod = "printSel";
  43 }
  44 def BANK_SWIZZLE : OperandWithDefaultOps <i32, (ops (i32 0))> {
  45   let PrintMethod = "printBankSwizzle";
  46 }
  47
  48 def LITERAL : InstFlag<"printLiteral">;
  49
  50 def WRITE : InstFlag <"printWrite", 1>;
  51 def OMOD : InstFlag <"printOMOD">;
  52 def REL : InstFlag <"printRel">;
  53 def CLAMP : InstFlag <"printClamp">;
  54 def NEG : InstFlag <"printNeg">;
  55 def ABS : InstFlag <"printAbs">;
  56 def UEM : InstFlag <"printUpdateExecMask">;
  57 def UP : InstFlag <"printUpdatePred">;
  58
  59 // XXX: The r600g finalizer in Mesa expects last to be one in most cases.
  60 // Once we start using the packetizer in this backend we should have this
  61 // default to 0.
  62 def LAST : InstFlag<"printLast", 1>;
  63 def RSel : Operand<i32> {
  64   let PrintMethod = "printRSel";
  65 }
  66 def CT: Operand<i32> {
  67   let PrintMethod = "printCT";
  68 }
  69
  70 def FRAMEri : Operand<iPTR> {
  71   let MIOperandInfo = (ops R600_Reg32:$ptr, i32imm:$index);
  72 }
  73
  74 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  75 def ADDRDWord : ComplexPattern<i32, 1, "SelectADDRDWord", [], []>;
  76 def ADDRVTX_READ : ComplexPattern<i32, 2, "SelectADDRVTX_READ", [], []>;
  77 def ADDRGA_CONST_OFFSET : ComplexPattern<i32, 1, "SelectGlobalValueConstantOffset", [], []>;
  78 def ADDRGA_VAR_OFFSET : ComplexPattern<i32, 2, "SelectGlobalValueVariableOffset", [], []>;
  79
  80
  81 def R600_Pred : PredicateOperand<i32, (ops R600_Predicate),
  82                                      (ops PRED_SEL_OFF)>;
  83
  84
  85 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
  86
  87 // Class for instructions with only one source register.
  88 // If you add new ins to this instruction, make sure they are listed before
  89 // $literal, because the backend currently assumes that the last operand is
  90 // a literal.  Also be sure to update the enum R600Op1OperandIndex::ROI in
  91 // R600Defines.h, R600InstrInfo::buildDefaultInstruction(),
  92 // and R600InstrInfo::getOperandIdx().
  93 class R600_1OP <bits<11> inst, string opName, list<dag> pattern,
  94                 InstrItinClass itin = AnyALU> :
  95     InstR600 <(outs R600_Reg32:$dst),
  96               (ins WRITE:$write, OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
  97                    R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
  98                    LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
  99                    BANK_SWIZZLE:$bank_swizzle),
 100               !strconcat("  ", opName,
 101                    "$clamp $last $dst$write$dst_rel$omod, "
 102                    "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 103                    "$pred_sel $bank_swizzle"),
 104               pattern,
 105               itin>,
 106     R600ALU_Word0,
 107     R600ALU_Word1_OP2 <inst> {
 108
 109   let src1 = 0;
 110   let src1_rel = 0;
 111   let src1_neg = 0;
 112   let src1_abs = 0;
 113   let update_exec_mask = 0;
 114   let update_pred = 0;
 115   let HasNativeOperands = 1;
 116   let Op1 = 1;
 117   let ALUInst = 1;
 118   let DisableEncoding = "$literal";
 119   let UseNamedOperandTable = 1;
 120
 121   let Inst{31-0}  = Word0;
 122   let Inst{63-32} = Word1;
 123 }
 124
 125 class R600_1OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 126                     InstrItinClass itin = AnyALU> :
 127     R600_1OP <inst, opName,
 128               [(set R600_Reg32:$dst, (node R600_Reg32:$src0))], itin
 129 >;
 130
 131 // If you add or change the operands for R600_2OP instructions, you must
 132 // also update the R600Op2OperandIndex::ROI enum in R600Defines.h,
 133 // R600InstrInfo::buildDefaultInstruction(), and R600InstrInfo::getOperandIdx().
 134 class R600_2OP <bits<11> inst, string opName, list<dag> pattern,
 135                 InstrItinClass itin = AnyALU> :
 136   InstR600 <(outs R600_Reg32:$dst),
 137           (ins UEM:$update_exec_mask, UP:$update_pred, WRITE:$write,
 138                OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
 139                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
 140                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, ABS:$src1_abs, SEL:$src1_sel,
 141                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 142                BANK_SWIZZLE:$bank_swizzle),
 143           !strconcat("  ", opName,
 144                 "$clamp $last $update_exec_mask$update_pred$dst$write$dst_rel$omod, "
 145                 "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 146                 "$src1_neg$src1_abs$src1$src1_abs$src1_rel, "
 147                 "$pred_sel $bank_swizzle"),
 148           pattern,
 149           itin>,
 150     R600ALU_Word0,
 151     R600ALU_Word1_OP2 <inst> {
 152
 153   let HasNativeOperands = 1;
 154   let Op2 = 1;
 155   let ALUInst = 1;
 156   let DisableEncoding = "$literal";
 157   let UseNamedOperandTable = 1;
 158
 159   let Inst{31-0}  = Word0;
 160   let Inst{63-32} = Word1;
 161 }
 162
 163 class R600_2OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 164                        InstrItinClass itin = AnyALU> :
 165     R600_2OP <inst, opName,
 166               [(set R600_Reg32:$dst, (node R600_Reg32:$src0,
 167                                            R600_Reg32:$src1))], itin
 168 >;
 169
 170 // If you add our change the operands for R600_3OP instructions, you must
 171 // also update the R600Op3OperandIndex::ROI enum in R600Defines.h,
 172 // R600InstrInfo::buildDefaultInstruction(), and
 173 // R600InstrInfo::getOperandIdx().
 174 class R600_3OP <bits<5> inst, string opName, list<dag> pattern,
 175                 InstrItinClass itin = AnyALU> :
 176   InstR600 <(outs R600_Reg32:$dst),
 177           (ins REL:$dst_rel, CLAMP:$clamp,
 178                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, SEL:$src0_sel,
 179                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, SEL:$src1_sel,
 180                R600_Reg32:$src2, NEG:$src2_neg, REL:$src2_rel, SEL:$src2_sel,
 181                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 182                BANK_SWIZZLE:$bank_swizzle),
 183           !strconcat("  ", opName, "$clamp $last $dst$dst_rel, "
 184                              "$src0_neg$src0$src0_rel, "
 185                              "$src1_neg$src1$src1_rel, "
 186                              "$src2_neg$src2$src2_rel, "
 187                              "$pred_sel"
 188                              "$bank_swizzle"),
 189           pattern,
 190           itin>,
 191     R600ALU_Word0,
 192     R600ALU_Word1_OP3<inst>{
 193
 194   let HasNativeOperands = 1;
 195   let DisableEncoding = "$literal";
 196   let Op3 = 1;
 197   let UseNamedOperandTable = 1;
 198   let ALUInst = 1;
 199
 200   let Inst{31-0}  = Word0;
 201   let Inst{63-32} = Word1;
 202 }
 203
 204 class R600_REDUCTION <bits<11> inst, dag ins, string asm, list<dag> pattern,
 205                       InstrItinClass itin = VecALU> :
 206   InstR600 <(outs R600_Reg32:$dst),
 207           ins,
 208           asm,
 209           pattern,
 210           itin>;
 211
 212
 213
 214 } // End mayLoad = 1, mayStore = 0, hasSideEffects = 0
 215
 216 def TEX_SHADOW : PatLeaf<
 217   (imm),
 218   [{uint32_t TType = (uint32_t)N->getZExtValue();
 219     return (TType >= 6 && TType <= 8) || TType == 13;
 220   }]
 221 >;
 222
 223 def TEX_RECT : PatLeaf<
 224   (imm),
 225   [{uint32_t TType = (uint32_t)N->getZExtValue();
 226     return TType == 5;
 227   }]
 228 >;
 229
 230 def TEX_ARRAY : PatLeaf<
 231   (imm),
 232   [{uint32_t TType = (uint32_t)N->getZExtValue();
 233     return TType == 9 || TType == 10 || TType == 16;
 234   }]
 235 >;
 236
 237 def TEX_SHADOW_ARRAY : PatLeaf<
 238   (imm),
 239   [{uint32_t TType = (uint32_t)N->getZExtValue();
 240     return TType == 11 || TType == 12 || TType == 17;
 241   }]
 242 >;
 243
 244 def TEX_MSAA : PatLeaf<
 245   (imm),
 246   [{uint32_t TType = (uint32_t)N->getZExtValue();
 247     return TType == 14;
 248   }]
 249 >;
 250
 251 def TEX_ARRAY_MSAA : PatLeaf<
 252   (imm),
 253   [{uint32_t TType = (uint32_t)N->getZExtValue();
 254     return TType == 15;
 255   }]
 256 >;
 257
 258 class EG_CF_RAT <bits <8> cfinst, bits <6> ratinst, bits<4> ratid, bits<4> mask,
 259                  dag outs, dag ins, string asm, list<dag> pattern> :
 260     InstR600ISA <outs, ins, asm, pattern>,
 261     CF_ALLOC_EXPORT_WORD0_RAT, CF_ALLOC_EXPORT_WORD1_BUF  {
 262
 263   let rat_id = ratid;
 264   let rat_inst = ratinst;
 265   let rim         = 0;
 266   // XXX: Have a separate instruction for non-indexed writes.
 267   let type        = 1;
 268   let rw_rel      = 0;
 269   let elem_size   = 0;
 270
 271   let array_size  = 0;
 272   let comp_mask   = mask;
 273   let burst_count = 0;
 274   let vpm         = 0;
 275   let cf_inst = cfinst;
 276   let mark        = 0;
 277   let barrier     = 1;
 278
 279   let Inst{31-0} = Word0;
 280   let Inst{63-32} = Word1;
 281   let IsExport = 1;
 282
 283 }
 284
 285 class VTX_READ <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
 286     : InstR600ISA <outs, (ins MEMxi:$src_gpr), name, pattern>,
 287       VTX_WORD1_GPR {
 288
 289   // Static fields
 290   let DST_REL = 0;
 291   // The docs say that if this bit is set, then DATA_FORMAT, NUM_FORMAT_ALL,
 292   // FORMAT_COMP_ALL, SRF_MODE_ALL, and ENDIAN_SWAP fields will be ignored,
 293   // however, based on my testing if USE_CONST_FIELDS is set, then all
 294   // these fields need to be set to 0.
 295   let USE_CONST_FIELDS = 0;
 296   let NUM_FORMAT_ALL = 1;
 297   let FORMAT_COMP_ALL = 0;
 298   let SRF_MODE_ALL = 0;
 299
 300   let Inst{63-32} = Word1;
 301   // LLVM can only encode 64-bit instructions, so these fields are manually
 302   // encoded in R600CodeEmitter
 303   //
 304   // bits<16> OFFSET;
 305   // bits<2>  ENDIAN_SWAP = 0;
 306   // bits<1>  CONST_BUF_NO_STRIDE = 0;
 307   // bits<1>  MEGA_FETCH = 0;
 308   // bits<1>  ALT_CONST = 0;
 309   // bits<2>  BUFFER_INDEX_MODE = 0;
 310
 311   // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
 312   // is done in R600CodeEmitter
 313   //
 314   // Inst{79-64} = OFFSET;
 315   // Inst{81-80} = ENDIAN_SWAP;
 316   // Inst{82}    = CONST_BUF_NO_STRIDE;
 317   // Inst{83}    = MEGA_FETCH;
 318   // Inst{84}    = ALT_CONST;
 319   // Inst{86-85} = BUFFER_INDEX_MODE;
 320   // Inst{95-86} = 0; Reserved
 321
 322   // VTX_WORD3 (Padding)
 323   //
 324   // Inst{127-96} = 0;
 325
 326   let VTXInst = 1;
 327 }
 328
 329 class LoadParamFrag <PatFrag load_type> : PatFrag <
 330   (ops node:$ptr), (load_type node:$ptr),
 331   [{ return isConstantLoad(dyn_cast<LoadSDNode>(N), 0); }]
 332 >;
 333
 334 def load_param : LoadParamFrag<load>;
 335 def load_param_exti8 : LoadParamFrag<az_extloadi8>;
 336 def load_param_exti16 : LoadParamFrag<az_extloadi16>;
 337
 338 def isR600 : Predicate<"Subtarget->getGeneration() <= AMDGPUSubtarget::R700">;
 339
 340 def isR600toCayman
 341     : Predicate<
 342           "Subtarget->getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS">;
 343
 344 //===----------------------------------------------------------------------===//
 345 // R600 SDNodes
 346 //===----------------------------------------------------------------------===//
 347
 348 def INTERP_PAIR_XY :  AMDGPUShaderInst <
 349   (outs R600_TReg32_X:$dst0, R600_TReg32_Y:$dst1),
 350   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 351   "INTERP_PAIR_XY $src0 $src1 $src2 : $dst0 dst1",
 352   []>;
 353
 354 def INTERP_PAIR_ZW :  AMDGPUShaderInst <
 355   (outs R600_TReg32_Z:$dst0, R600_TReg32_W:$dst1),
 356   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 357   "INTERP_PAIR_ZW $src0 $src1 $src2 : $dst0 dst1",
 358   []>;
 359
 360 def CONST_ADDRESS: SDNode<"AMDGPUISD::CONST_ADDRESS",
 361   SDTypeProfile<1, -1, [SDTCisInt<0>, SDTCisPtrTy<1>]>,
 362   [SDNPVariadic]
 363 >;
 364
 365 def DOT4 : SDNode<"AMDGPUISD::DOT4",
 366   SDTypeProfile<1, 8, [SDTCisFP<0>, SDTCisVT<1, f32>, SDTCisVT<2, f32>,
 367       SDTCisVT<3, f32>, SDTCisVT<4, f32>, SDTCisVT<5, f32>,
 368       SDTCisVT<6, f32>, SDTCisVT<7, f32>, SDTCisVT<8, f32>]>,
 369   []
 370 >;
 371
 372 def COS_HW : SDNode<"AMDGPUISD::COS_HW",
 373   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 374 >;
 375
 376 def SIN_HW : SDNode<"AMDGPUISD::SIN_HW",
 377   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 378 >;
 379
 380 def TEXTURE_FETCH_Type : SDTypeProfile<1, 19, [SDTCisFP<0>]>;
 381
 382 def TEXTURE_FETCH: SDNode<"AMDGPUISD::TEXTURE_FETCH", TEXTURE_FETCH_Type, []>;
 383
 384 multiclass TexPattern<bits<32> TextureOp, Instruction inst, ValueType vt = v4f32> {
 385 def : Pat<(TEXTURE_FETCH (i32 TextureOp), vt:$SRC_GPR,
 386           (i32 imm:$srcx), (i32 imm:$srcy), (i32 imm:$srcz), (i32 imm:$srcw),
 387           (i32 imm:$offsetx), (i32 imm:$offsety), (i32 imm:$offsetz),
 388           (i32 imm:$DST_SEL_X), (i32 imm:$DST_SEL_Y), (i32 imm:$DST_SEL_Z),
 389           (i32 imm:$DST_SEL_W),
 390           (i32 imm:$RESOURCE_ID), (i32 imm:$SAMPLER_ID),
 391           (i32 imm:$COORD_TYPE_X), (i32 imm:$COORD_TYPE_Y), (i32 imm:$COORD_TYPE_Z),
 392           (i32 imm:$COORD_TYPE_W)),
 393           (inst R600_Reg128:$SRC_GPR,
 394           imm:$srcx, imm:$srcy, imm:$srcz, imm:$srcw,
 395           imm:$offsetx, imm:$offsety, imm:$offsetz,
 396           imm:$DST_SEL_X, imm:$DST_SEL_Y, imm:$DST_SEL_Z,
 397           imm:$DST_SEL_W,
 398           imm:$RESOURCE_ID, imm:$SAMPLER_ID,
 399           imm:$COORD_TYPE_X, imm:$COORD_TYPE_Y, imm:$COORD_TYPE_Z,
 400           imm:$COORD_TYPE_W)>;
 401 }
 402
 403 //===----------------------------------------------------------------------===//
 404 // Interpolation Instructions
 405 //===----------------------------------------------------------------------===//
 406
 407 def INTERP_VEC_LOAD :  AMDGPUShaderInst <
 408   (outs R600_Reg128:$dst),
 409   (ins i32imm:$src0),
 410   "INTERP_LOAD $src0 : $dst",
 411   [(set R600_Reg128:$dst, (int_R600_interp_const imm:$src0))]>;
 412
 413 def INTERP_XY : R600_2OP <0xD6, "INTERP_XY", []> {
 414   let bank_swizzle = 5;
 415 }
 416
 417 def INTERP_ZW : R600_2OP <0xD7, "INTERP_ZW", []> {
 418   let bank_swizzle = 5;
 419 }
 420
 421 def INTERP_LOAD_P0 : R600_1OP <0xE0, "INTERP_LOAD_P0", []>;
 422
 423 //===----------------------------------------------------------------------===//
 424 // Export Instructions
 425 //===----------------------------------------------------------------------===//
 426
 427 def ExportType : SDTypeProfile<0, 7, [SDTCisFP<0>, SDTCisInt<1>]>;
 428
 429 def EXPORT: SDNode<"AMDGPUISD::EXPORT", ExportType,
 430   [SDNPHasChain, SDNPSideEffect]>;
 431
 432 class ExportWord0 {
 433   field bits<32> Word0;
 434
 435   bits<13> arraybase;
 436   bits<2> type;
 437   bits<7> gpr;
 438   bits<2> elem_size;
 439
 440   let Word0{12-0} = arraybase;
 441   let Word0{14-13} = type;
 442   let Word0{21-15} = gpr;
 443   let Word0{22} = 0; // RW_REL
 444   let Word0{29-23} = 0; // INDEX_GPR
 445   let Word0{31-30} = elem_size;
 446 }
 447
 448 class ExportSwzWord1 {
 449   field bits<32> Word1;
 450
 451   bits<3> sw_x;
 452   bits<3> sw_y;
 453   bits<3> sw_z;
 454   bits<3> sw_w;
 455   bits<1> eop;
 456   bits<8> inst;
 457
 458   let Word1{2-0} = sw_x;
 459   let Word1{5-3} = sw_y;
 460   let Word1{8-6} = sw_z;
 461   let Word1{11-9} = sw_w;
 462 }
 463
 464 class ExportBufWord1 {
 465   field bits<32> Word1;
 466
 467   bits<12> arraySize;
 468   bits<4> compMask;
 469   bits<1> eop;
 470   bits<8> inst;
 471
 472   let Word1{11-0} = arraySize;
 473   let Word1{15-12} = compMask;
 474 }
 475
 476 multiclass ExportPattern<Instruction ExportInst, bits<8> cf_inst> {
 477   def : Pat<(int_R600_store_pixel_depth R600_Reg32:$reg),
 478     (ExportInst
 479         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), $reg, sub0),
 480         0, 61, 0, 7, 7, 7, cf_inst, 0)
 481   >;
 482
 483   def : Pat<(int_R600_store_pixel_stencil R600_Reg32:$reg),
 484     (ExportInst
 485         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), $reg, sub0),
 486         0, 61, 7, 0, 7, 7, cf_inst, 0)
 487   >;
 488
 489   def : Pat<(int_R600_store_dummy (i32 imm:$type)),
 490     (ExportInst
 491         (v4f32 (IMPLICIT_DEF)), imm:$type, 0, 7, 7, 7, 7, cf_inst, 0)
 492   >;
 493
 494   def : Pat<(int_R600_store_dummy 1),
 495     (ExportInst
 496         (v4f32 (IMPLICIT_DEF)), 1, 60, 7, 7, 7, 7, cf_inst, 0)
 497   >;
 498
 499   def : Pat<(EXPORT (v4f32 R600_Reg128:$src), (i32 imm:$base), (i32 imm:$type),
 500     (i32 imm:$swz_x), (i32 imm:$swz_y), (i32 imm:$swz_z), (i32 imm:$swz_w)),
 501         (ExportInst R600_Reg128:$src, imm:$type, imm:$base,
 502         imm:$swz_x, imm:$swz_y, imm:$swz_z, imm:$swz_w, cf_inst, 0)
 503   >;
 504
 505 }
 506
 507 multiclass SteamOutputExportPattern<Instruction ExportInst,
 508     bits<8> buf0inst, bits<8> buf1inst, bits<8> buf2inst, bits<8> buf3inst> {
 509 // Stream0
 510   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 511       (i32 imm:$arraybase), (i32 0), (i32 imm:$mask)),
 512       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 513       4095, imm:$mask, buf0inst, 0)>;
 514 // Stream1
 515   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 516       (i32 imm:$arraybase), (i32 1), (i32 imm:$mask)),
 517       (ExportInst $src, 0, imm:$arraybase,
 518       4095, imm:$mask, buf1inst, 0)>;
 519 // Stream2
 520   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 521       (i32 imm:$arraybase), (i32 2), (i32 imm:$mask)),
 522       (ExportInst $src, 0, imm:$arraybase,
 523       4095, imm:$mask, buf2inst, 0)>;
 524 // Stream3
 525   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 526       (i32 imm:$arraybase), (i32 3), (i32 imm:$mask)),
 527       (ExportInst $src, 0, imm:$arraybase,
 528       4095, imm:$mask, buf3inst, 0)>;
 529 }
 530
 531 // Export Instructions should not be duplicated by TailDuplication pass
 532 // (which assumes that duplicable instruction are affected by exec mask)
 533 let usesCustomInserter = 1, isNotDuplicable = 1 in {
 534
 535 class ExportSwzInst : InstR600ISA<(
 536     outs),
 537     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 538     RSel:$sw_x, RSel:$sw_y, RSel:$sw_z, RSel:$sw_w, i32imm:$inst,
 539     i32imm:$eop),
 540     !strconcat("EXPORT", " $gpr.$sw_x$sw_y$sw_z$sw_w"),
 541     []>, ExportWord0, ExportSwzWord1 {
 542   let elem_size = 3;
 543   let Inst{31-0} = Word0;
 544   let Inst{63-32} = Word1;
 545   let IsExport = 1;
 546 }
 547
 548 } // End usesCustomInserter = 1
 549
 550 class ExportBufInst : InstR600ISA<(
 551     outs),
 552     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 553     i32imm:$arraySize, i32imm:$compMask, i32imm:$inst, i32imm:$eop),
 554     !strconcat("EXPORT", " $gpr"),
 555     []>, ExportWord0, ExportBufWord1 {
 556   let elem_size = 0;
 557   let Inst{31-0} = Word0;
 558   let Inst{63-32} = Word1;
 559   let IsExport = 1;
 560 }
 561
 562 //===----------------------------------------------------------------------===//
 563 // Control Flow Instructions
 564 //===----------------------------------------------------------------------===//
 565
 566
 567 def KCACHE : InstFlag<"printKCache">;
 568
 569 class ALU_CLAUSE<bits<4> inst, string OpName> : AMDGPUInst <(outs),
 570 (ins i32imm:$ADDR, i32imm:$KCACHE_BANK0, i32imm:$KCACHE_BANK1,
 571 KCACHE:$KCACHE_MODE0, KCACHE:$KCACHE_MODE1,
 572 i32imm:$KCACHE_ADDR0, i32imm:$KCACHE_ADDR1,
 573 i32imm:$COUNT, i32imm:$Enabled),
 574 !strconcat(OpName, " $COUNT, @$ADDR, "
 575 "KC0[$KCACHE_MODE0], KC1[$KCACHE_MODE1]"),
 576 [] >, CF_ALU_WORD0, CF_ALU_WORD1 {
 577   field bits<64> Inst;
 578
 579   let CF_INST = inst;
 580   let ALT_CONST = 0;
 581   let WHOLE_QUAD_MODE = 0;
 582   let BARRIER = 1;
 583   let isCodeGenOnly = 1;
 584   let UseNamedOperandTable = 1;
 585
 586   let Inst{31-0} = Word0;
 587   let Inst{63-32} = Word1;
 588 }
 589
 590 class CF_WORD0_R600 {
 591   field bits<32> Word0;
 592
 593   bits<32> ADDR;
 594
 595   let Word0 = ADDR;
 596 }
 597
 598 class CF_CLAUSE_R600 <bits<7> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 599 ins, AsmPrint, [] >, CF_WORD0_R600, CF_WORD1_R600 {
 600   field bits<64> Inst;
 601   bits<4> CNT;
 602
 603   let CF_INST = inst;
 604   let BARRIER = 1;
 605   let CF_CONST = 0;
 606   let VALID_PIXEL_MODE = 0;
 607   let COND = 0;
 608   let COUNT = CNT{2-0};
 609   let CALL_COUNT = 0;
 610   let COUNT_3 = CNT{3};
 611   let END_OF_PROGRAM = 0;
 612   let WHOLE_QUAD_MODE = 0;
 613
 614   let Inst{31-0} = Word0;
 615   let Inst{63-32} = Word1;
 616 }
 617
 618 class CF_CLAUSE_EG <bits<8> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 619 ins, AsmPrint, [] >, CF_WORD0_EG, CF_WORD1_EG {
 620   field bits<64> Inst;
 621
 622   let CF_INST = inst;
 623   let BARRIER = 1;
 624   let JUMPTABLE_SEL = 0;
 625   let CF_CONST = 0;
 626   let VALID_PIXEL_MODE = 0;
 627   let COND = 0;
 628   let END_OF_PROGRAM = 0;
 629
 630   let Inst{31-0} = Word0;
 631   let Inst{63-32} = Word1;
 632 }
 633
 634 def CF_ALU : ALU_CLAUSE<8, "ALU">;
 635 def CF_ALU_PUSH_BEFORE : ALU_CLAUSE<9, "ALU_PUSH_BEFORE">;
 636 def CF_ALU_POP_AFTER : ALU_CLAUSE<10, "ALU_POP_AFTER">;
 637 def CF_ALU_CONTINUE : ALU_CLAUSE<13, "ALU_CONTINUE">;
 638 def CF_ALU_BREAK : ALU_CLAUSE<14, "ALU_BREAK">;
 639 def CF_ALU_ELSE_AFTER : ALU_CLAUSE<15, "ALU_ELSE_AFTER">;
 640
 641 def FETCH_CLAUSE : AMDGPUInst <(outs),
 642 (ins i32imm:$addr), "Fetch clause starting at $addr:", [] > {
 643   field bits<8> Inst;
 644   bits<8> num;
 645   let Inst = num;
 646   let isCodeGenOnly = 1;
 647 }
 648
 649 def ALU_CLAUSE : AMDGPUInst <(outs),
 650 (ins i32imm:$addr), "ALU clause starting at $addr:", [] > {
 651   field bits<8> Inst;
 652   bits<8> num;
 653   let Inst = num;
 654   let isCodeGenOnly = 1;
 655 }
 656
 657 def LITERALS : AMDGPUInst <(outs),
 658 (ins LITERAL:$literal1, LITERAL:$literal2), "$literal1, $literal2", [] > {
 659   let isCodeGenOnly = 1;
 660
 661   field bits<64> Inst;
 662   bits<32> literal1;
 663   bits<32> literal2;
 664
 665   let Inst{31-0} = literal1;
 666   let Inst{63-32} = literal2;
 667 }
 668
 669 def PAD : AMDGPUInst <(outs), (ins), "PAD", [] > {
 670   field bits<64> Inst;
 671 }
 672
 673 let Predicates = [isR600toCayman] in {
 674
 675 //===----------------------------------------------------------------------===//
 676 // Common Instructions R600, R700, Evergreen, Cayman
 677 //===----------------------------------------------------------------------===//
 678
 679 def ADD : R600_2OP_Helper <0x0, "ADD", fadd>;
 680 // Non-IEEE MUL: 0 * anything = 0
 681 def MUL : R600_2OP_Helper <0x1, "MUL NON-IEEE", int_AMDGPU_mul>;
 682 def MUL_IEEE : R600_2OP_Helper <0x2, "MUL_IEEE", fmul>;
 683 // TODO: Do these actually match the regular fmin/fmax behavior?
 684 def MAX : R600_2OP_Helper <0x3, "MAX", AMDGPUfmax_legacy>;
 685 def MIN : R600_2OP_Helper <0x4, "MIN", AMDGPUfmin_legacy>;
 686
 687 // For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 688 // so some of the instruction names don't match the asm string.
 689 // XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 690 def SETE : R600_2OP <
 691   0x08, "SETE",
 692   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OEQ))]
 693 >;
 694
 695 def SGT : R600_2OP <
 696   0x09, "SETGT",
 697   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OGT))]
 698 >;
 699
 700 def SGE : R600_2OP <
 701   0xA, "SETGE",
 702   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OGE))]
 703 >;
 704
 705 def SNE : R600_2OP <
 706   0xB, "SETNE",
 707   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_UNE_NE))]
 708 >;
 709
 710 def SETE_DX10 : R600_2OP <
 711   0xC, "SETE_DX10",
 712   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OEQ))]
 713 >;
 714
 715 def SETGT_DX10 : R600_2OP <
 716   0xD, "SETGT_DX10",
 717   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OGT))]
 718 >;
 719
 720 def SETGE_DX10 : R600_2OP <
 721   0xE, "SETGE_DX10",
 722   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OGE))]
 723 >;
 724
 725 // FIXME: This should probably be COND_ONE
 726 def SETNE_DX10 : R600_2OP <
 727   0xF, "SETNE_DX10",
 728   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_UNE_NE))]
 729 >;
 730
 731 def FRACT : R600_1OP_Helper <0x10, "FRACT", AMDGPUfract>;
 732 def TRUNC : R600_1OP_Helper <0x11, "TRUNC", ftrunc>;
 733 def CEIL : R600_1OP_Helper <0x12, "CEIL", fceil>;
 734 def RNDNE : R600_1OP_Helper <0x13, "RNDNE", frint>;
 735 def FLOOR : R600_1OP_Helper <0x14, "FLOOR", ffloor>;
 736
 737 def MOV : R600_1OP <0x19, "MOV", []>;
 738
 739 let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1 in {
 740
 741 class MOV_IMM <ValueType vt, Operand immType> : AMDGPUInst <
 742   (outs R600_Reg32:$dst),
 743   (ins immType:$imm),
 744   "",
 745   []
 746 >;
 747
 748 } // end let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1
 749
 750 def MOV_IMM_I32 : MOV_IMM<i32, i32imm>;
 751 def : Pat <
 752   (imm:$val),
 753   (MOV_IMM_I32 imm:$val)
 754 >;
 755
 756 def MOV_IMM_F32 : MOV_IMM<f32, f32imm>;
 757 def : Pat <
 758   (fpimm:$val),
 759   (MOV_IMM_F32  fpimm:$val)
 760 >;
 761
 762 def PRED_SETE : R600_2OP <0x20, "PRED_SETE", []>;
 763 def PRED_SETGT : R600_2OP <0x21, "PRED_SETGT", []>;
 764 def PRED_SETGE : R600_2OP <0x22, "PRED_SETGE", []>;
 765 def PRED_SETNE : R600_2OP <0x23, "PRED_SETNE", []>;
 766
 767 let hasSideEffects = 1 in {
 768
 769 def KILLGT : R600_2OP <0x2D, "KILLGT", []>;
 770
 771 } // end hasSideEffects
 772
 773 def AND_INT : R600_2OP_Helper <0x30, "AND_INT", and>;
 774 def OR_INT : R600_2OP_Helper <0x31, "OR_INT", or>;
 775 def XOR_INT : R600_2OP_Helper <0x32, "XOR_INT", xor>;
 776 def NOT_INT : R600_1OP_Helper <0x33, "NOT_INT", not>;
 777 def ADD_INT : R600_2OP_Helper <0x34, "ADD_INT", add>;
 778 def SUB_INT : R600_2OP_Helper <0x35, "SUB_INT", sub>;
 779 def MAX_INT : R600_2OP_Helper <0x36, "MAX_INT", AMDGPUsmax>;
 780 def MIN_INT : R600_2OP_Helper <0x37, "MIN_INT", AMDGPUsmin>;
 781 def MAX_UINT : R600_2OP_Helper <0x38, "MAX_UINT", AMDGPUumax>;
 782 def MIN_UINT : R600_2OP_Helper <0x39, "MIN_UINT", AMDGPUumin>;
 783
 784 def SETE_INT : R600_2OP <
 785   0x3A, "SETE_INT",
 786   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETEQ))]
 787 >;
 788
 789 def SETGT_INT : R600_2OP <
 790   0x3B, "SETGT_INT",
 791   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGT))]
 792 >;
 793
 794 def SETGE_INT : R600_2OP <
 795   0x3C, "SETGE_INT",
 796   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGE))]
 797 >;
 798
 799 def SETNE_INT : R600_2OP <
 800   0x3D, "SETNE_INT",
 801   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETNE))]
 802 >;
 803
 804 def SETGT_UINT : R600_2OP <
 805   0x3E, "SETGT_UINT",
 806   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGT))]
 807 >;
 808
 809 def SETGE_UINT : R600_2OP <
 810   0x3F, "SETGE_UINT",
 811   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGE))]
 812 >;
 813
 814 def PRED_SETE_INT : R600_2OP <0x42, "PRED_SETE_INT", []>;
 815 def PRED_SETGT_INT : R600_2OP <0x43, "PRED_SETGE_INT", []>;
 816 def PRED_SETGE_INT : R600_2OP <0x44, "PRED_SETGE_INT", []>;
 817 def PRED_SETNE_INT : R600_2OP <0x45, "PRED_SETNE_INT", []>;
 818
 819 def CNDE_INT : R600_3OP <
 820   0x1C, "CNDE_INT",
 821   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_EQ))]
 822 >;
 823
 824 def CNDGE_INT : R600_3OP <
 825   0x1E, "CNDGE_INT",
 826   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_SGE))]
 827 >;
 828
 829 def CNDGT_INT : R600_3OP <
 830   0x1D, "CNDGT_INT",
 831   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_SGT))]
 832 >;
 833
 834 //===----------------------------------------------------------------------===//
 835 // Texture instructions
 836 //===----------------------------------------------------------------------===//
 837
 838 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 839
 840 class R600_TEX <bits<11> inst, string opName> :
 841   InstR600 <(outs R600_Reg128:$DST_GPR),
 842           (ins R600_Reg128:$SRC_GPR,
 843           RSel:$srcx, RSel:$srcy, RSel:$srcz, RSel:$srcw,
 844           i32imm:$offsetx, i32imm:$offsety, i32imm:$offsetz,
 845           RSel:$DST_SEL_X, RSel:$DST_SEL_Y, RSel:$DST_SEL_Z, RSel:$DST_SEL_W,
 846           i32imm:$RESOURCE_ID, i32imm:$SAMPLER_ID,
 847           CT:$COORD_TYPE_X, CT:$COORD_TYPE_Y, CT:$COORD_TYPE_Z,
 848           CT:$COORD_TYPE_W),
 849           !strconcat(opName,
 850           " $DST_GPR.$DST_SEL_X$DST_SEL_Y$DST_SEL_Z$DST_SEL_W, "
 851           "$SRC_GPR.$srcx$srcy$srcz$srcw "
 852           "RID:$RESOURCE_ID SID:$SAMPLER_ID "
 853           "CT:$COORD_TYPE_X$COORD_TYPE_Y$COORD_TYPE_Z$COORD_TYPE_W"),
 854           [],
 855           NullALU>, TEX_WORD0, TEX_WORD1, TEX_WORD2 {
 856   let Inst{31-0} = Word0;
 857   let Inst{63-32} = Word1;
 858
 859   let TEX_INST = inst{4-0};
 860   let SRC_REL = 0;
 861   let DST_REL = 0;
 862   let LOD_BIAS = 0;
 863
 864   let INST_MOD = 0;
 865   let FETCH_WHOLE_QUAD = 0;
 866   let ALT_CONST = 0;
 867   let SAMPLER_INDEX_MODE = 0;
 868   let RESOURCE_INDEX_MODE = 0;
 869
 870   let TEXInst = 1;
 871 }
 872
 873 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 874
 875
 876
 877 def TEX_SAMPLE : R600_TEX <0x10, "TEX_SAMPLE">;
 878 def TEX_SAMPLE_C : R600_TEX <0x18, "TEX_SAMPLE_C">;
 879 def TEX_SAMPLE_L : R600_TEX <0x11, "TEX_SAMPLE_L">;
 880 def TEX_SAMPLE_C_L : R600_TEX <0x19, "TEX_SAMPLE_C_L">;
 881 def TEX_SAMPLE_LB : R600_TEX <0x12, "TEX_SAMPLE_LB">;
 882 def TEX_SAMPLE_C_LB : R600_TEX <0x1A, "TEX_SAMPLE_C_LB">;
 883 def TEX_LD : R600_TEX <0x03, "TEX_LD">;
 884 def TEX_LDPTR : R600_TEX <0x03, "TEX_LDPTR"> {
 885   let INST_MOD = 1;
 886 }
 887 def TEX_GET_TEXTURE_RESINFO : R600_TEX <0x04, "TEX_GET_TEXTURE_RESINFO">;
 888 def TEX_GET_GRADIENTS_H : R600_TEX <0x07, "TEX_GET_GRADIENTS_H">;
 889 def TEX_GET_GRADIENTS_V : R600_TEX <0x08, "TEX_GET_GRADIENTS_V">;
 890 def TEX_SET_GRADIENTS_H : R600_TEX <0x0B, "TEX_SET_GRADIENTS_H">;
 891 def TEX_SET_GRADIENTS_V : R600_TEX <0x0C, "TEX_SET_GRADIENTS_V">;
 892 def TEX_SAMPLE_G : R600_TEX <0x14, "TEX_SAMPLE_G">;
 893 def TEX_SAMPLE_C_G : R600_TEX <0x1C, "TEX_SAMPLE_C_G">;
 894
 895 defm : TexPattern<0, TEX_SAMPLE>;
 896 defm : TexPattern<1, TEX_SAMPLE_C>;
 897 defm : TexPattern<2, TEX_SAMPLE_L>;
 898 defm : TexPattern<3, TEX_SAMPLE_C_L>;
 899 defm : TexPattern<4, TEX_SAMPLE_LB>;
 900 defm : TexPattern<5, TEX_SAMPLE_C_LB>;
 901 defm : TexPattern<6, TEX_LD, v4i32>;
 902 defm : TexPattern<7, TEX_GET_TEXTURE_RESINFO, v4i32>;
 903 defm : TexPattern<8, TEX_GET_GRADIENTS_H>;
 904 defm : TexPattern<9, TEX_GET_GRADIENTS_V>;
 905 defm : TexPattern<10, TEX_LDPTR, v4i32>;
 906
 907 //===----------------------------------------------------------------------===//
 908 // Helper classes for common instructions
 909 //===----------------------------------------------------------------------===//
 910
 911 class MUL_LIT_Common <bits<5> inst> : R600_3OP <
 912   inst, "MUL_LIT",
 913   []
 914 >;
 915
 916 class MULADD_Common <bits<5> inst> : R600_3OP <
 917   inst, "MULADD",
 918   []
 919 >;
 920
 921 class MULADD_IEEE_Common <bits<5> inst> : R600_3OP <
 922   inst, "MULADD_IEEE",
 923   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
 924 >;
 925
 926 class FMA_Common <bits<5> inst> : R600_3OP <
 927   inst, "FMA",
 928   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))], VecALU
 929 >;
 930
 931 class CNDE_Common <bits<5> inst> : R600_3OP <
 932   inst, "CNDE",
 933   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OEQ))]
 934 >;
 935
 936 class CNDGT_Common <bits<5> inst> : R600_3OP <
 937   inst, "CNDGT",
 938   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OGT))]
 939 > {
 940   let Itinerary = VecALU;
 941 }
 942
 943 class CNDGE_Common <bits<5> inst> : R600_3OP <
 944   inst, "CNDGE",
 945   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OGE))]
 946 > {
 947   let Itinerary = VecALU;
 948 }
 949
 950
 951 let isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
 952 class R600_VEC2OP<list<dag> pattern> : InstR600 <(outs R600_Reg32:$dst), (ins
 953 // Slot X
 954    UEM:$update_exec_mask_X, UP:$update_pred_X, WRITE:$write_X,
 955    OMOD:$omod_X, REL:$dst_rel_X, CLAMP:$clamp_X,
 956    R600_TReg32_X:$src0_X, NEG:$src0_neg_X, REL:$src0_rel_X, ABS:$src0_abs_X, SEL:$src0_sel_X,
 957    R600_TReg32_X:$src1_X, NEG:$src1_neg_X, REL:$src1_rel_X, ABS:$src1_abs_X, SEL:$src1_sel_X,
 958    R600_Pred:$pred_sel_X,
 959 // Slot Y
 960    UEM:$update_exec_mask_Y, UP:$update_pred_Y, WRITE:$write_Y,
 961    OMOD:$omod_Y, REL:$dst_rel_Y, CLAMP:$clamp_Y,
 962    R600_TReg32_Y:$src0_Y, NEG:$src0_neg_Y, REL:$src0_rel_Y, ABS:$src0_abs_Y, SEL:$src0_sel_Y,
 963    R600_TReg32_Y:$src1_Y, NEG:$src1_neg_Y, REL:$src1_rel_Y, ABS:$src1_abs_Y, SEL:$src1_sel_Y,
 964    R600_Pred:$pred_sel_Y,
 965 // Slot Z
 966    UEM:$update_exec_mask_Z, UP:$update_pred_Z, WRITE:$write_Z,
 967    OMOD:$omod_Z, REL:$dst_rel_Z, CLAMP:$clamp_Z,
 968    R600_TReg32_Z:$src0_Z, NEG:$src0_neg_Z, REL:$src0_rel_Z, ABS:$src0_abs_Z, SEL:$src0_sel_Z,
 969    R600_TReg32_Z:$src1_Z, NEG:$src1_neg_Z, REL:$src1_rel_Z, ABS:$src1_abs_Z, SEL:$src1_sel_Z,
 970    R600_Pred:$pred_sel_Z,
 971 // Slot W
 972    UEM:$update_exec_mask_W, UP:$update_pred_W, WRITE:$write_W,
 973    OMOD:$omod_W, REL:$dst_rel_W, CLAMP:$clamp_W,
 974    R600_TReg32_W:$src0_W, NEG:$src0_neg_W, REL:$src0_rel_W, ABS:$src0_abs_W, SEL:$src0_sel_W,
 975    R600_TReg32_W:$src1_W, NEG:$src1_neg_W, REL:$src1_rel_W, ABS:$src1_abs_W, SEL:$src1_sel_W,
 976    R600_Pred:$pred_sel_W,
 977    LITERAL:$literal0, LITERAL:$literal1),
 978   "",
 979   pattern,
 980   AnyALU> {
 981
 982   let UseNamedOperandTable = 1;
 983
 984 }
 985 }
 986
 987 def DOT_4 : R600_VEC2OP<[(set R600_Reg32:$dst, (DOT4
 988   R600_TReg32_X:$src0_X, R600_TReg32_X:$src1_X,
 989   R600_TReg32_Y:$src0_Y, R600_TReg32_Y:$src1_Y,
 990   R600_TReg32_Z:$src0_Z, R600_TReg32_Z:$src1_Z,
 991   R600_TReg32_W:$src0_W, R600_TReg32_W:$src1_W))]>;
 992
 993
 994 class DOT4_Common <bits<11> inst> : R600_2OP <inst, "DOT4", []>;
 995
 996
 997 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 998 multiclass CUBE_Common <bits<11> inst> {
 999
1000   def _pseudo : InstR600 <
1001     (outs R600_Reg128:$dst),
1002     (ins R600_Reg128:$src0),
1003     "CUBE $dst $src0",
1004     [(set v4f32:$dst, (int_AMDGPU_cube v4f32:$src0))],
1005     VecALU
1006   > {
1007     let isPseudo = 1;
1008     let UseNamedOperandTable = 1;
1009   }
1010
1011   def _real : R600_2OP <inst, "CUBE", []>;
1012 }
1013 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
1014
1015 class EXP_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1016   inst, "EXP_IEEE", fexp2
1017 > {
1018   let Itinerary = TransALU;
1019 }
1020
1021 class FLT_TO_INT_Common <bits<11> inst> : R600_1OP_Helper <
1022   inst, "FLT_TO_INT", fp_to_sint
1023 > {
1024   let Itinerary = TransALU;
1025 }
1026
1027 class INT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1028   inst, "INT_TO_FLT", sint_to_fp
1029 > {
1030   let Itinerary = TransALU;
1031 }
1032
1033 class FLT_TO_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1034   inst, "FLT_TO_UINT", fp_to_uint
1035 > {
1036   let Itinerary = TransALU;
1037 }
1038
1039 class UINT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1040   inst, "UINT_TO_FLT", uint_to_fp
1041 > {
1042   let Itinerary = TransALU;
1043 }
1044
1045 class LOG_CLAMPED_Common <bits<11> inst> : R600_1OP <
1046   inst, "LOG_CLAMPED", []
1047 >;
1048
1049 class LOG_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1050   inst, "LOG_IEEE", flog2
1051 > {
1052   let Itinerary = TransALU;
1053 }
1054
1055 class LSHL_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHL", shl>;
1056 class LSHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHR", srl>;
1057 class ASHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "ASHR", sra>;
1058 class MULHI_INT_Common <bits<11> inst> : R600_2OP_Helper <
1059   inst, "MULHI_INT", mulhs
1060 > {
1061   let Itinerary = TransALU;
1062 }
1063 class MULHI_UINT_Common <bits<11> inst> : R600_2OP_Helper <
1064   inst, "MULHI", mulhu
1065 > {
1066   let Itinerary = TransALU;
1067 }
1068 class MULLO_INT_Common <bits<11> inst> : R600_2OP_Helper <
1069   inst, "MULLO_INT", mul
1070 > {
1071   let Itinerary = TransALU;
1072 }
1073 class MULLO_UINT_Common <bits<11> inst> : R600_2OP <inst, "MULLO_UINT", []> {
1074   let Itinerary = TransALU;
1075 }
1076
1077 class RECIP_CLAMPED_Common <bits<11> inst> : R600_1OP <
1078   inst, "RECIP_CLAMPED", []
1079 > {
1080   let Itinerary = TransALU;
1081 }
1082
1083 class RECIP_IEEE_Common <bits<11> inst> : R600_1OP <
1084   inst, "RECIP_IEEE", [(set f32:$dst, (AMDGPUrcp f32:$src0))]
1085 > {
1086   let Itinerary = TransALU;
1087 }
1088
1089 class RECIP_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1090   inst, "RECIP_UINT", AMDGPUurecip
1091 > {
1092   let Itinerary = TransALU;
1093 }
1094
1095 // Clamped to maximum.
1096 class RECIPSQRT_CLAMPED_Common <bits<11> inst> : R600_1OP_Helper <
1097   inst, "RECIPSQRT_CLAMPED", AMDGPUrsq_clamped
1098 > {
1099   let Itinerary = TransALU;
1100 }
1101
1102 class RECIPSQRT_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1103   inst, "RECIPSQRT_IEEE", AMDGPUrsq_legacy
1104 > {
1105   let Itinerary = TransALU;
1106 }
1107
1108 // TODO: There is also RECIPSQRT_FF which clamps to zero.
1109
1110 class SIN_Common <bits<11> inst> : R600_1OP <
1111   inst, "SIN", [(set f32:$dst, (SIN_HW f32:$src0))]>{
1112   let Trig = 1;
1113   let Itinerary = TransALU;
1114 }
1115
1116 class COS_Common <bits<11> inst> : R600_1OP <
1117   inst, "COS", [(set f32:$dst, (COS_HW f32:$src0))]> {
1118   let Trig = 1;
1119   let Itinerary = TransALU;
1120 }
1121
1122 def CLAMP_R600 :  CLAMP <R600_Reg32>;
1123 def FABS_R600 : FABS<R600_Reg32>;
1124 def FNEG_R600 : FNEG<R600_Reg32>;
1125
1126 //===----------------------------------------------------------------------===//
1127 // Helper patterns for complex intrinsics
1128 //===----------------------------------------------------------------------===//
1129
1130 // FIXME: Should be predicated on unsafe fp math.
1131 multiclass DIV_Common <InstR600 recip_ieee> {
1132 def : Pat<
1133   (int_AMDGPU_div f32:$src0, f32:$src1),
1134   (MUL_IEEE $src0, (recip_ieee $src1))
1135 >;
1136
1137 def : Pat<
1138   (fdiv f32:$src0, f32:$src1),
1139   (MUL_IEEE $src0, (recip_ieee $src1))
1140 >;
1141
1142 def : RcpPat<recip_ieee, f32>;
1143 }
1144
1145 class TGSI_LIT_Z_Common <InstR600 mul_lit, InstR600 log_clamped, InstR600 exp_ieee>
1146   : Pat <
1147   (int_TGSI_lit_z f32:$src_x, f32:$src_y, f32:$src_w),
1148   (exp_ieee (mul_lit (log_clamped (MAX $src_y, (f32 ZERO))), $src_w, $src_x))
1149 >;
1150
1151 //===----------------------------------------------------------------------===//
1152 // R600 / R700 Instructions
1153 //===----------------------------------------------------------------------===//
1154
1155 let Predicates = [isR600] in {
1156
1157   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
1158   def MULADD_r600 : MULADD_Common<0x10>;
1159   def MULADD_IEEE_r600 : MULADD_IEEE_Common<0x14>;
1160   def CNDE_r600 : CNDE_Common<0x18>;
1161   def CNDGT_r600 : CNDGT_Common<0x19>;
1162   def CNDGE_r600 : CNDGE_Common<0x1A>;
1163   def DOT4_r600 : DOT4_Common<0x50>;
1164   defm CUBE_r600 : CUBE_Common<0x52>;
1165   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
1166   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
1167   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
1168   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
1169   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
1170   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
1171   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
1172   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
1173   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
1174   def FLT_TO_UINT_r600 : FLT_TO_UINT_Common<0x79>;
1175   def UINT_TO_FLT_r600 : UINT_TO_FLT_Common<0x6d>;
1176   def SIN_r600 : SIN_Common<0x6E>;
1177   def COS_r600 : COS_Common<0x6F>;
1178   def ASHR_r600 : ASHR_Common<0x70>;
1179   def LSHR_r600 : LSHR_Common<0x71>;
1180   def LSHL_r600 : LSHL_Common<0x72>;
1181   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
1182   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
1183   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
1184   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
1185   def RECIP_UINT_r600 : RECIP_UINT_Common <0x78>;
1186
1187   defm DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
1188   def : POW_Common <LOG_IEEE_r600, EXP_IEEE_r600, MUL>;
1189   def TGSI_LIT_Z_r600 : TGSI_LIT_Z_Common<MUL_LIT_r600, LOG_CLAMPED_r600, EXP_IEEE_r600>;
1190
1191   def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_r600 $src))>;
1192   def : RsqPat<RECIPSQRT_IEEE_r600, f32>;
1193
1194   def R600_ExportSwz : ExportSwzInst {
1195     let Word1{20-17} = 0; // BURST_COUNT
1196     let Word1{21} = eop;
1197     let Word1{22} = 0; // VALID_PIXEL_MODE
1198     let Word1{30-23} = inst;
1199     let Word1{31} = 1; // BARRIER
1200   }
1201   defm : ExportPattern<R600_ExportSwz, 39>;
1202
1203   def R600_ExportBuf : ExportBufInst {
1204     let Word1{20-17} = 0; // BURST_COUNT
1205     let Word1{21} = eop;
1206     let Word1{22} = 0; // VALID_PIXEL_MODE
1207     let Word1{30-23} = inst;
1208     let Word1{31} = 1; // BARRIER
1209   }
1210   defm : SteamOutputExportPattern<R600_ExportBuf, 0x20, 0x21, 0x22, 0x23>;
1211
1212   def CF_TC_R600 : CF_CLAUSE_R600<1, (ins i32imm:$ADDR, i32imm:$CNT),
1213   "TEX $CNT @$ADDR"> {
1214     let POP_COUNT = 0;
1215   }
1216   def CF_VC_R600 : CF_CLAUSE_R600<2, (ins i32imm:$ADDR, i32imm:$CNT),
1217   "VTX $CNT @$ADDR"> {
1218     let POP_COUNT = 0;
1219   }
1220   def WHILE_LOOP_R600 : CF_CLAUSE_R600<6, (ins i32imm:$ADDR),
1221   "LOOP_START_DX10 @$ADDR"> {
1222     let POP_COUNT = 0;
1223     let CNT = 0;
1224   }
1225   def END_LOOP_R600 : CF_CLAUSE_R600<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1226     let POP_COUNT = 0;
1227     let CNT = 0;
1228   }
1229   def LOOP_BREAK_R600 : CF_CLAUSE_R600<9, (ins i32imm:$ADDR),
1230   "LOOP_BREAK @$ADDR"> {
1231     let POP_COUNT = 0;
1232     let CNT = 0;
1233   }
1234   def CF_CONTINUE_R600 : CF_CLAUSE_R600<8, (ins i32imm:$ADDR),
1235   "CONTINUE @$ADDR"> {
1236     let POP_COUNT = 0;
1237     let CNT = 0;
1238   }
1239   def CF_JUMP_R600 : CF_CLAUSE_R600<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1240   "JUMP @$ADDR POP:$POP_COUNT"> {
1241     let CNT = 0;
1242   }
1243   def CF_PUSH_ELSE_R600 : CF_CLAUSE_R600<12, (ins i32imm:$ADDR),
1244   "PUSH_ELSE @$ADDR"> {
1245     let CNT = 0;
1246     let POP_COUNT = 0; // FIXME?
1247   }
1248   def CF_ELSE_R600 : CF_CLAUSE_R600<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1249   "ELSE @$ADDR POP:$POP_COUNT"> {
1250     let CNT = 0;
1251   }
1252   def CF_CALL_FS_R600 : CF_CLAUSE_R600<19, (ins), "CALL_FS"> {
1253     let ADDR = 0;
1254     let CNT = 0;
1255     let POP_COUNT = 0;
1256   }
1257   def POP_R600 : CF_CLAUSE_R600<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1258   "POP @$ADDR POP:$POP_COUNT"> {
1259     let CNT = 0;
1260   }
1261   def CF_END_R600 : CF_CLAUSE_R600<0, (ins), "CF_END"> {
1262     let CNT = 0;
1263     let POP_COUNT = 0;
1264     let ADDR = 0;
1265     let END_OF_PROGRAM = 1;
1266   }
1267
1268 }
1269
1270
1271 //===----------------------------------------------------------------------===//
1272 // Regist loads and stores - for indirect addressing
1273 //===----------------------------------------------------------------------===//
1274
1275 defm R600_ : RegisterLoadStore <R600_Reg32, FRAMEri, ADDRIndirect>;
1276
1277
1278 //===----------------------------------------------------------------------===//
1279 // Pseudo instructions
1280 //===----------------------------------------------------------------------===//
1281
1282 let isPseudo = 1 in {
1283
1284 def PRED_X : InstR600 <
1285   (outs R600_Predicate_Bit:$dst),
1286   (ins R600_Reg32:$src0, i32imm:$src1, i32imm:$flags),
1287   "", [], NullALU> {
1288   let FlagOperandIdx = 3;
1289 }
1290
1291 let isTerminator = 1, isBranch = 1 in {
1292 def JUMP_COND : InstR600 <
1293           (outs),
1294           (ins brtarget:$target, R600_Predicate_Bit:$p),
1295           "JUMP $target ($p)",
1296           [], AnyALU
1297   >;
1298
1299 def JUMP : InstR600 <
1300           (outs),
1301           (ins brtarget:$target),
1302           "JUMP $target",
1303           [], AnyALU
1304   >
1305 {
1306   let isPredicable = 1;
1307   let isBarrier = 1;
1308 }
1309
1310 }  // End isTerminator = 1, isBranch = 1
1311
1312 let usesCustomInserter = 1 in {
1313
1314 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in {
1315
1316 def MASK_WRITE : AMDGPUShaderInst <
1317     (outs),
1318     (ins R600_Reg32:$src),
1319     "MASK_WRITE $src",
1320     []
1321 >;
1322
1323 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 1
1324
1325
1326 def TXD: InstR600 <
1327   (outs R600_Reg128:$dst),
1328   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1329        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1330   "TXD $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1331   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1332                      imm:$resourceId, imm:$samplerId, imm:$textureTarget))],
1333   NullALU > {
1334   let TEXInst = 1;
1335 }
1336
1337 def TXD_SHADOW: InstR600 <
1338   (outs R600_Reg128:$dst),
1339   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1340        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1341   "TXD_SHADOW $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1342   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1343         imm:$resourceId, imm:$samplerId, TEX_SHADOW:$textureTarget))],
1344    NullALU
1345 > {
1346   let TEXInst = 1;
1347 }
1348 } // End isPseudo = 1
1349 } // End usesCustomInserter = 1
1350
1351
1352 //===----------------------------------------------------------------------===//
1353 // Constant Buffer Addressing Support
1354 //===----------------------------------------------------------------------===//
1355
1356 let usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
1357 def CONST_COPY : Instruction {
1358   let OutOperandList = (outs R600_Reg32:$dst);
1359   let InOperandList = (ins i32imm:$src);
1360   let Pattern =
1361       [(set R600_Reg32:$dst, (CONST_ADDRESS ADDRGA_CONST_OFFSET:$src))];
1362   let AsmString = "CONST_COPY";
1363   let hasSideEffects = 0;
1364   let isAsCheapAsAMove = 1;
1365   let Itinerary = NullALU;
1366 }
1367 } // end usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"
1368
1369 def TEX_VTX_CONSTBUF :
1370   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "VTX_READ_eg $dst, $ptr",
1371       [(set v4i32:$dst, (CONST_ADDRESS ADDRGA_VAR_OFFSET:$ptr, (i32 imm:$BUFFER_ID)))]>,
1372   VTX_WORD1_GPR, VTX_WORD0_eg {
1373
1374   let VC_INST = 0;
1375   let FETCH_TYPE = 2;
1376   let FETCH_WHOLE_QUAD = 0;
1377   let SRC_REL = 0;
1378   let SRC_SEL_X = 0;
1379   let DST_REL = 0;
1380   let USE_CONST_FIELDS = 0;
1381   let NUM_FORMAT_ALL = 2;
1382   let FORMAT_COMP_ALL = 1;
1383   let SRF_MODE_ALL = 1;
1384   let MEGA_FETCH_COUNT = 16;
1385   let DST_SEL_X        = 0;
1386   let DST_SEL_Y        = 1;
1387   let DST_SEL_Z        = 2;
1388   let DST_SEL_W        = 3;
1389   let DATA_FORMAT      = 35;
1390
1391   let Inst{31-0} = Word0;
1392   let Inst{63-32} = Word1;
1393
1394 // LLVM can only encode 64-bit instructions, so these fields are manually
1395 // encoded in R600CodeEmitter
1396 //
1397 // bits<16> OFFSET;
1398 // bits<2>  ENDIAN_SWAP = 0;
1399 // bits<1>  CONST_BUF_NO_STRIDE = 0;
1400 // bits<1>  MEGA_FETCH = 0;
1401 // bits<1>  ALT_CONST = 0;
1402 // bits<2>  BUFFER_INDEX_MODE = 0;
1403
1404
1405
1406 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
1407 // is done in R600CodeEmitter
1408 //
1409 // Inst{79-64} = OFFSET;
1410 // Inst{81-80} = ENDIAN_SWAP;
1411 // Inst{82}    = CONST_BUF_NO_STRIDE;
1412 // Inst{83}    = MEGA_FETCH;
1413 // Inst{84}    = ALT_CONST;
1414 // Inst{86-85} = BUFFER_INDEX_MODE;
1415 // Inst{95-86} = 0; Reserved
1416
1417 // VTX_WORD3 (Padding)
1418 //
1419 // Inst{127-96} = 0;
1420   let VTXInst = 1;
1421 }
1422
1423 def TEX_VTX_TEXBUF:
1424   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "TEX_VTX_EXPLICIT_READ $dst, $ptr",
1425       [(set v4f32:$dst, (int_R600_load_texbuf ADDRGA_VAR_OFFSET:$ptr, imm:$BUFFER_ID))]>,
1426 VTX_WORD1_GPR, VTX_WORD0_eg {
1427
1428 let VC_INST = 0;
1429 let FETCH_TYPE = 2;
1430 let FETCH_WHOLE_QUAD = 0;
1431 let SRC_REL = 0;
1432 let SRC_SEL_X = 0;
1433 let DST_REL = 0;
1434 let USE_CONST_FIELDS = 1;
1435 let NUM_FORMAT_ALL = 0;
1436 let FORMAT_COMP_ALL = 0;
1437 let SRF_MODE_ALL = 1;
1438 let MEGA_FETCH_COUNT = 16;
1439 let DST_SEL_X        = 0;
1440 let DST_SEL_Y        = 1;
1441 let DST_SEL_Z        = 2;
1442 let DST_SEL_W        = 3;
1443 let DATA_FORMAT      = 0;
1444
1445 let Inst{31-0} = Word0;
1446 let Inst{63-32} = Word1;
1447
1448 // LLVM can only encode 64-bit instructions, so these fields are manually
1449 // encoded in R600CodeEmitter
1450 //
1451 // bits<16> OFFSET;
1452 // bits<2>  ENDIAN_SWAP = 0;
1453 // bits<1>  CONST_BUF_NO_STRIDE = 0;
1454 // bits<1>  MEGA_FETCH = 0;
1455 // bits<1>  ALT_CONST = 0;
1456 // bits<2>  BUFFER_INDEX_MODE = 0;
1457
1458
1459
1460 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
1461 // is done in R600CodeEmitter
1462 //
1463 // Inst{79-64} = OFFSET;
1464 // Inst{81-80} = ENDIAN_SWAP;
1465 // Inst{82}    = CONST_BUF_NO_STRIDE;
1466 // Inst{83}    = MEGA_FETCH;
1467 // Inst{84}    = ALT_CONST;
1468 // Inst{86-85} = BUFFER_INDEX_MODE;
1469 // Inst{95-86} = 0; Reserved
1470
1471 // VTX_WORD3 (Padding)
1472 //
1473 // Inst{127-96} = 0;
1474   let VTXInst = 1;
1475 }
1476
1477 //===---------------------------------------------------------------------===//
1478 // Flow and Program control Instructions
1479 //===---------------------------------------------------------------------===//
1480 class ILFormat<dag outs, dag ins, string asmstr, list<dag> pattern>
1481 : Instruction {
1482
1483      let Namespace = "AMDGPU";
1484      dag OutOperandList = outs;
1485      dag InOperandList = ins;
1486      let Pattern = pattern;
1487      let AsmString = !strconcat(asmstr, "\n");
1488      let isPseudo = 1;
1489      let Itinerary = NullALU;
1490      bit hasIEEEFlag = 0;
1491      bit hasZeroOpFlag = 0;
1492      let mayLoad = 0;
1493      let mayStore = 0;
1494      let hasSideEffects = 0;
1495      let isCodeGenOnly = 1;
1496 }
1497
1498 multiclass BranchConditional<SDNode Op, RegisterClass rci, RegisterClass rcf> {
1499     def _i32 : ILFormat<(outs),
1500   (ins brtarget:$target, rci:$src0),
1501         "; i32 Pseudo branch instruction",
1502   [(Op bb:$target, (i32 rci:$src0))]>;
1503     def _f32 : ILFormat<(outs),
1504   (ins brtarget:$target, rcf:$src0),
1505         "; f32 Pseudo branch instruction",
1506   [(Op bb:$target, (f32 rcf:$src0))]>;
1507 }
1508
1509 // Only scalar types should generate flow control
1510 multiclass BranchInstr<string name> {
1511   def _i32 : ILFormat<(outs), (ins R600_Reg32:$src),
1512       !strconcat(name, " $src"), []>;
1513   def _f32 : ILFormat<(outs), (ins R600_Reg32:$src),
1514       !strconcat(name, " $src"), []>;
1515 }
1516 // Only scalar types should generate flow control
1517 multiclass BranchInstr2<string name> {
1518   def _i32 : ILFormat<(outs), (ins R600_Reg32:$src0, R600_Reg32:$src1),
1519       !strconcat(name, " $src0, $src1"), []>;
1520   def _f32 : ILFormat<(outs), (ins R600_Reg32:$src0, R600_Reg32:$src1),
1521       !strconcat(name, " $src0, $src1"), []>;
1522 }
1523
1524 //===---------------------------------------------------------------------===//
1525 // Custom Inserter for Branches and returns, this eventually will be a
1526 // separate pass
1527 //===---------------------------------------------------------------------===//
1528 let isTerminator = 1, usesCustomInserter = 1, isBranch = 1, isBarrier = 1 in {
1529   def BRANCH : ILFormat<(outs), (ins brtarget:$target),
1530       "; Pseudo unconditional branch instruction",
1531       [(br bb:$target)]>;
1532   defm BRANCH_COND : BranchConditional<IL_brcond, R600_Reg32, R600_Reg32>;
1533 }
1534
1535 //===---------------------------------------------------------------------===//
1536 // Return instruction
1537 //===---------------------------------------------------------------------===//
1538 let isTerminator = 1, isReturn = 1, hasCtrlDep = 1,
1539     usesCustomInserter = 1 in {
1540   def RETURN          : ILFormat<(outs), (ins variable_ops),
1541       "RETURN", [(IL_retflag)]>;
1542 }
1543
1544 //===----------------------------------------------------------------------===//
1545 // Branch Instructions
1546 //===----------------------------------------------------------------------===//
1547
1548 def IF_PREDICATE_SET  : ILFormat<(outs), (ins R600_Reg32:$src),
1549   "IF_PREDICATE_SET $src", []>;
1550
1551 let isTerminator=1 in {
1552   def BREAK       : ILFormat< (outs), (ins),
1553       "BREAK", []>;
1554   def CONTINUE    : ILFormat< (outs), (ins),
1555       "CONTINUE", []>;
1556   def DEFAULT     : ILFormat< (outs), (ins),
1557       "DEFAULT", []>;
1558   def ELSE        : ILFormat< (outs), (ins),
1559       "ELSE", []>;
1560   def ENDSWITCH   : ILFormat< (outs), (ins),
1561       "ENDSWITCH", []>;
1562   def ENDMAIN     : ILFormat< (outs), (ins),
1563       "ENDMAIN", []>;
1564   def END         : ILFormat< (outs), (ins),
1565       "END", []>;
1566   def ENDFUNC     : ILFormat< (outs), (ins),
1567       "ENDFUNC", []>;
1568   def ENDIF       : ILFormat< (outs), (ins),
1569       "ENDIF", []>;
1570   def WHILELOOP   : ILFormat< (outs), (ins),
1571       "WHILE", []>;
1572   def ENDLOOP     : ILFormat< (outs), (ins),
1573       "ENDLOOP", []>;
1574   def FUNC        : ILFormat< (outs), (ins),
1575       "FUNC", []>;
1576   def RETDYN      : ILFormat< (outs), (ins),
1577       "RET_DYN", []>;
1578   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1579   defm IF_LOGICALNZ  : BranchInstr<"IF_LOGICALNZ">;
1580   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1581   defm IF_LOGICALZ   : BranchInstr<"IF_LOGICALZ">;
1582   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1583   defm BREAK_LOGICALNZ : BranchInstr<"BREAK_LOGICALNZ">;
1584   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1585   defm BREAK_LOGICALZ : BranchInstr<"BREAK_LOGICALZ">;
1586   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1587   defm CONTINUE_LOGICALNZ : BranchInstr<"CONTINUE_LOGICALNZ">;
1588   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
1589   defm CONTINUE_LOGICALZ : BranchInstr<"CONTINUE_LOGICALZ">;
1590   defm IFC         : BranchInstr2<"IFC">;
1591   defm BREAKC      : BranchInstr2<"BREAKC">;
1592   defm CONTINUEC   : BranchInstr2<"CONTINUEC">;
1593 }
1594
1595 //===----------------------------------------------------------------------===//
1596 // Indirect addressing pseudo instructions
1597 //===----------------------------------------------------------------------===//
1598
1599 let isPseudo = 1 in {
1600
1601 class ExtractVertical <RegisterClass vec_rc> : InstR600 <
1602   (outs R600_Reg32:$dst),
1603   (ins vec_rc:$vec, R600_Reg32:$index), "",
1604   [],
1605   AnyALU
1606 >;
1607
1608 let Constraints = "$dst = $vec" in {
1609
1610 class InsertVertical <RegisterClass vec_rc> : InstR600 <
1611   (outs vec_rc:$dst),
1612   (ins vec_rc:$vec, R600_Reg32:$value, R600_Reg32:$index), "",
1613   [],
1614   AnyALU
1615 >;
1616
1617 } // End Constraints = "$dst = $vec"
1618
1619 } // End isPseudo = 1
1620
1621 def R600_EXTRACT_ELT_V2 : ExtractVertical <R600_Reg64Vertical>;
1622 def R600_EXTRACT_ELT_V4 : ExtractVertical <R600_Reg128Vertical>;
1623
1624 def R600_INSERT_ELT_V2 : InsertVertical <R600_Reg64Vertical>;
1625 def R600_INSERT_ELT_V4 : InsertVertical <R600_Reg128Vertical>;
1626
1627 class ExtractVerticalPat <Instruction inst, ValueType vec_ty,
1628                           ValueType scalar_ty> : Pat <
1629   (scalar_ty (extractelt vec_ty:$vec, i32:$index)),
1630   (inst $vec, $index)
1631 >;
1632
1633 def : ExtractVerticalPat <R600_EXTRACT_ELT_V2, v2i32, i32>;
1634 def : ExtractVerticalPat <R600_EXTRACT_ELT_V2, v2f32, f32>;
1635 def : ExtractVerticalPat <R600_EXTRACT_ELT_V4, v4i32, i32>;
1636 def : ExtractVerticalPat <R600_EXTRACT_ELT_V4, v4f32, f32>;
1637
1638 class InsertVerticalPat <Instruction inst, ValueType vec_ty,
1639                          ValueType scalar_ty> : Pat <
1640   (vec_ty (insertelt vec_ty:$vec, scalar_ty:$value, i32:$index)),
1641   (inst $vec, $value, $index)
1642 >;
1643
1644 def : InsertVerticalPat <R600_INSERT_ELT_V2, v2i32, i32>;
1645 def : InsertVerticalPat <R600_INSERT_ELT_V2, v2f32, f32>;
1646 def : InsertVerticalPat <R600_INSERT_ELT_V4, v4i32, i32>;
1647 def : InsertVerticalPat <R600_INSERT_ELT_V4, v4f32, f32>;
1648
1649 //===----------------------------------------------------------------------===//
1650 // ISel Patterns
1651 //===----------------------------------------------------------------------===//
1652
1653 // CND*_INT Pattterns for f32 True / False values
1654
1655 class CND_INT_f32 <InstR600 cnd, CondCode cc> : Pat <
1656   (selectcc i32:$src0, 0, f32:$src1, f32:$src2, cc),
1657   (cnd $src0, $src1, $src2)
1658 >;
1659
1660 def : CND_INT_f32 <CNDE_INT,  SETEQ>;
1661 def : CND_INT_f32 <CNDGT_INT, SETGT>;
1662 def : CND_INT_f32 <CNDGE_INT, SETGE>;
1663
1664 //CNDGE_INT extra pattern
1665 def : Pat <
1666   (selectcc i32:$src0, -1, i32:$src1, i32:$src2, COND_SGT),
1667   (CNDGE_INT $src0, $src1, $src2)
1668 >;
1669
1670 // KIL Patterns
1671 def KILP : Pat <
1672   (int_AMDGPU_kilp),
1673   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
1674 >;
1675
1676 def KIL : Pat <
1677   (int_AMDGPU_kill f32:$src0),
1678   (MASK_WRITE (KILLGT (f32 ZERO), $src0))
1679 >;
1680
1681 def : Extract_Element <f32, v4f32, 0, sub0>;
1682 def : Extract_Element <f32, v4f32, 1, sub1>;
1683 def : Extract_Element <f32, v4f32, 2, sub2>;
1684 def : Extract_Element <f32, v4f32, 3, sub3>;
1685
1686 def : Insert_Element <f32, v4f32, 0, sub0>;
1687 def : Insert_Element <f32, v4f32, 1, sub1>;
1688 def : Insert_Element <f32, v4f32, 2, sub2>;
1689 def : Insert_Element <f32, v4f32, 3, sub3>;
1690
1691 def : Extract_Element <i32, v4i32, 0, sub0>;
1692 def : Extract_Element <i32, v4i32, 1, sub1>;
1693 def : Extract_Element <i32, v4i32, 2, sub2>;
1694 def : Extract_Element <i32, v4i32, 3, sub3>;
1695
1696 def : Insert_Element <i32, v4i32, 0, sub0>;
1697 def : Insert_Element <i32, v4i32, 1, sub1>;
1698 def : Insert_Element <i32, v4i32, 2, sub2>;
1699 def : Insert_Element <i32, v4i32, 3, sub3>;
1700
1701 def : Extract_Element <f32, v2f32, 0, sub0>;
1702 def : Extract_Element <f32, v2f32, 1, sub1>;
1703
1704 def : Insert_Element <f32, v2f32, 0, sub0>;
1705 def : Insert_Element <f32, v2f32, 1, sub1>;
1706
1707 def : Extract_Element <i32, v2i32, 0, sub0>;
1708 def : Extract_Element <i32, v2i32, 1, sub1>;
1709
1710 def : Insert_Element <i32, v2i32, 0, sub0>;
1711 def : Insert_Element <i32, v2i32, 1, sub1>;
1712
1713 // bitconvert patterns
1714
1715 def : BitConvert <i32, f32, R600_Reg32>;
1716 def : BitConvert <f32, i32, R600_Reg32>;
1717 def : BitConvert <v2f32, v2i32, R600_Reg64>;
1718 def : BitConvert <v2i32, v2f32, R600_Reg64>;
1719 def : BitConvert <v4f32, v4i32, R600_Reg128>;
1720 def : BitConvert <v4i32, v4f32, R600_Reg128>;
1721
1722 // DWORDADDR pattern
1723 def : DwordAddrPat  <i32, R600_Reg32>;
1724
1725 } // End isR600toCayman Predicate
1726
1727 let Predicates = [isR600] in {
1728 // Intrinsic patterns
1729 defm : Expand24IBitOps<MULLO_INT_r600, ADD_INT>;
1730 defm : Expand24UBitOps<MULLO_UINT_r600, ADD_INT>;
1731 } // End isR600
1732
1733 def getLDSNoRetOp : InstrMapping {
1734   let FilterClass = "R600_LDS_1A1D";
1735   let RowFields = ["BaseOp"];
1736   let ColFields = ["DisableEncoding"];
1737   let KeyCol = ["$dst"];
1738   let ValueCols = [[""""]];
1739 }