lib/Target/R600/AMDGPUInstructions.td

   1 //===-- AMDGPUInstructions.td - Common instruction defs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction defs that are common to all hw codegen
  11 // targets.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 class AMDGPUInst <dag outs, dag ins, string asm, list<dag> pattern> : Instruction {
  16   field bit isRegisterLoad = 0;
  17   field bit isRegisterStore = 0;
  18
  19   let Namespace = "AMDGPU";
  20   let OutOperandList = outs;
  21   let InOperandList = ins;
  22   let AsmString = asm;
  23   let Pattern = pattern;
  24   let Itinerary = NullALU;
  25
  26   let TSFlags{63} = isRegisterLoad;
  27   let TSFlags{62} = isRegisterStore;
  28 }
  29
  30 class AMDGPUShaderInst <dag outs, dag ins, string asm, list<dag> pattern>
  31     : AMDGPUInst<outs, ins, asm, pattern> {
  32
  33   field bits<32> Inst = 0xffffffff;
  34
  35 }
  36
  37 def FP32Denormals : Predicate<"Subtarget.hasFP32Denormals()">;
  38 def FP64Denormals : Predicate<"Subtarget.hasFP64Denormals()">;
  39 def UnsafeFPMath : Predicate<"TM.Options.UnsafeFPMath">;
  40
  41 def InstFlag : OperandWithDefaultOps <i32, (ops (i32 0))>;
  42 def ADDRIndirect : ComplexPattern<iPTR, 2, "SelectADDRIndirect", [], []>;
  43
  44 let OperandType = "OPERAND_IMMEDIATE" in {
  45
  46 def u32imm : Operand<i32> {
  47   let PrintMethod = "printU32ImmOperand";
  48 }
  49
  50 def u16imm : Operand<i16> {
  51   let PrintMethod = "printU16ImmOperand";
  52 }
  53
  54 def u8imm : Operand<i8> {
  55   let PrintMethod = "printU8ImmOperand";
  56 }
  57
  58 } // End OperandType = "OPERAND_IMMEDIATE"
  59
  60 //===--------------------------------------------------------------------===//
  61 // Custom Operands
  62 //===--------------------------------------------------------------------===//
  63 def brtarget   : Operand<OtherVT>;
  64
  65 //===----------------------------------------------------------------------===//
  66 // PatLeafs for floating-point comparisons
  67 //===----------------------------------------------------------------------===//
  68
  69 def COND_OEQ : PatLeaf <
  70   (cond),
  71   [{return N->get() == ISD::SETOEQ || N->get() == ISD::SETEQ;}]
  72 >;
  73
  74 def COND_OGT : PatLeaf <
  75   (cond),
  76   [{return N->get() == ISD::SETOGT || N->get() == ISD::SETGT;}]
  77 >;
  78
  79 def COND_OGE : PatLeaf <
  80   (cond),
  81   [{return N->get() == ISD::SETOGE || N->get() == ISD::SETGE;}]
  82 >;
  83
  84 def COND_OLT : PatLeaf <
  85   (cond),
  86   [{return N->get() == ISD::SETOLT || N->get() == ISD::SETLT;}]
  87 >;
  88
  89 def COND_OLE : PatLeaf <
  90   (cond),
  91   [{return N->get() == ISD::SETOLE || N->get() == ISD::SETLE;}]
  92 >;
  93
  94 def COND_UNE : PatLeaf <
  95   (cond),
  96   [{return N->get() == ISD::SETUNE || N->get() == ISD::SETNE;}]
  97 >;
  98
  99 def COND_O : PatLeaf <(cond), [{return N->get() == ISD::SETO;}]>;
 100 def COND_UO : PatLeaf <(cond), [{return N->get() == ISD::SETUO;}]>;
 101
 102 //===----------------------------------------------------------------------===//
 103 // PatLeafs for unsigned comparisons
 104 //===----------------------------------------------------------------------===//
 105
 106 def COND_UGT : PatLeaf <(cond), [{return N->get() == ISD::SETUGT;}]>;
 107 def COND_UGE : PatLeaf <(cond), [{return N->get() == ISD::SETUGE;}]>;
 108 def COND_ULT : PatLeaf <(cond), [{return N->get() == ISD::SETULT;}]>;
 109 def COND_ULE : PatLeaf <(cond), [{return N->get() == ISD::SETULE;}]>;
 110
 111 //===----------------------------------------------------------------------===//
 112 // PatLeafs for signed comparisons
 113 //===----------------------------------------------------------------------===//
 114
 115 def COND_SGT : PatLeaf <(cond), [{return N->get() == ISD::SETGT;}]>;
 116 def COND_SGE : PatLeaf <(cond), [{return N->get() == ISD::SETGE;}]>;
 117 def COND_SLT : PatLeaf <(cond), [{return N->get() == ISD::SETLT;}]>;
 118 def COND_SLE : PatLeaf <(cond), [{return N->get() == ISD::SETLE;}]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // PatLeafs for integer equality
 122 //===----------------------------------------------------------------------===//
 123
 124 def COND_EQ : PatLeaf <
 125   (cond),
 126   [{return N->get() == ISD::SETEQ || N->get() == ISD::SETUEQ;}]
 127 >;
 128
 129 def COND_NE : PatLeaf <
 130   (cond),
 131   [{return N->get() == ISD::SETNE || N->get() == ISD::SETUNE;}]
 132 >;
 133
 134 def COND_NULL : PatLeaf <
 135   (cond),
 136   [{(void)N; return false;}]
 137 >;
 138
 139 //===----------------------------------------------------------------------===//
 140 // Load/Store Pattern Fragments
 141 //===----------------------------------------------------------------------===//
 142
 143 class PrivateMemOp <dag ops, dag frag> : PatFrag <ops, frag, [{
 144   return cast<MemSDNode>(N)->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS;
 145 }]>;
 146
 147 class PrivateLoad <SDPatternOperator op> : PrivateMemOp <
 148   (ops node:$ptr), (op node:$ptr)
 149 >;
 150
 151 class PrivateStore <SDPatternOperator op> : PrivateMemOp <
 152   (ops node:$value, node:$ptr), (op node:$value, node:$ptr)
 153 >;
 154
 155 def extloadi8_private : PrivateLoad <extloadi8>;
 156 def sextloadi8_private : PrivateLoad <sextloadi8>;
 157 def extloadi16_private : PrivateLoad <extloadi16>;
 158 def sextloadi16_private : PrivateLoad <sextloadi16>;
 159 def load_private : PrivateLoad <load>;
 160
 161 def truncstorei8_private : PrivateStore <truncstorei8>;
 162 def truncstorei16_private : PrivateStore <truncstorei16>;
 163 def store_private : PrivateStore <store>;
 164
 165 def global_store : PatFrag<(ops node:$val, node:$ptr),
 166     (store node:$val, node:$ptr), [{
 167         return isGlobalStore(dyn_cast<StoreSDNode>(N));
 168 }]>;
 169
 170 // Global address space loads
 171 def global_load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 172     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 173 }]>;
 174
 175 // Constant address space loads
 176 def constant_load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 177     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 178 }]>;
 179
 180 def az_extload : PatFrag<(ops node:$ptr), (unindexedload node:$ptr), [{
 181   LoadSDNode *L = cast<LoadSDNode>(N);
 182   return L->getExtensionType() == ISD::ZEXTLOAD ||
 183          L->getExtensionType() == ISD::EXTLOAD;
 184 }]>;
 185
 186 def az_extloadi8 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
 187   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;
 188 }]>;
 189
 190 def az_extloadi8_global : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 191     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 192 }]>;
 193
 194 def sextloadi8_global : PatFrag<(ops node:$ptr), (sextloadi8 node:$ptr), [{
 195     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 196 }]>;
 197
 198 def az_extloadi8_constant : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 199     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 200 }]>;
 201
 202 def sextloadi8_constant : PatFrag<(ops node:$ptr), (sextloadi8 node:$ptr), [{
 203     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 204 }]>;
 205
 206 def az_extloadi8_local : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 207     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 208 }]>;
 209
 210 def sextloadi8_local : PatFrag<(ops node:$ptr), (sextloadi8 node:$ptr), [{
 211     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 212 }]>;
 213
 214 def az_extloadi16 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
 215   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;
 216 }]>;
 217
 218 def az_extloadi16_global : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 219     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 220 }]>;
 221
 222 def sextloadi16_global : PatFrag<(ops node:$ptr), (sextloadi16 node:$ptr), [{
 223     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 224 }]>;
 225
 226 def az_extloadi16_constant : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 227     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 228 }]>;
 229
 230 def sextloadi16_constant : PatFrag<(ops node:$ptr), (sextloadi16 node:$ptr), [{
 231     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 232 }]>;
 233
 234 def az_extloadi16_local : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 235     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 236 }]>;
 237
 238 def sextloadi16_local : PatFrag<(ops node:$ptr), (sextloadi16 node:$ptr), [{
 239     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 240 }]>;
 241
 242 def az_extloadi32 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
 243   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i32;
 244 }]>;
 245
 246 def az_extloadi32_global : PatFrag<(ops node:$ptr),
 247                                    (az_extloadi32 node:$ptr), [{
 248   return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 249 }]>;
 250
 251 def az_extloadi32_constant : PatFrag<(ops node:$ptr),
 252                                      (az_extloadi32 node:$ptr), [{
 253   return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 254 }]>;
 255
 256 def truncstorei8_global : PatFrag<(ops node:$val, node:$ptr),
 257                                   (truncstorei8 node:$val, node:$ptr), [{
 258   return isGlobalStore(dyn_cast<StoreSDNode>(N));
 259 }]>;
 260
 261 def truncstorei16_global : PatFrag<(ops node:$val, node:$ptr),
 262                                   (truncstorei16 node:$val, node:$ptr), [{
 263   return isGlobalStore(dyn_cast<StoreSDNode>(N));
 264 }]>;
 265
 266 def local_store : PatFrag<(ops node:$val, node:$ptr),
 267                              (store node:$val, node:$ptr), [{
 268   return isLocalStore(dyn_cast<StoreSDNode>(N));
 269 }]>;
 270
 271 def truncstorei8_local : PatFrag<(ops node:$val, node:$ptr),
 272                                   (truncstorei8 node:$val, node:$ptr), [{
 273   return isLocalStore(dyn_cast<StoreSDNode>(N));
 274 }]>;
 275
 276 def truncstorei16_local : PatFrag<(ops node:$val, node:$ptr),
 277                                   (truncstorei16 node:$val, node:$ptr), [{
 278   return isLocalStore(dyn_cast<StoreSDNode>(N));
 279 }]>;
 280
 281 def local_load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 282     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 283 }]>;
 284
 285 class Aligned8Bytes <dag ops, dag frag> : PatFrag <ops, frag, [{
 286     return cast<MemSDNode>(N)->getAlignment() % 8 == 0;
 287 }]>;
 288
 289 def local_load_aligned8bytes : Aligned8Bytes <
 290   (ops node:$ptr), (local_load node:$ptr)
 291 >;
 292
 293 def local_store_aligned8bytes : Aligned8Bytes <
 294   (ops node:$val, node:$ptr), (local_store node:$val, node:$ptr)
 295 >;
 296
 297 class local_binary_atomic_op<SDNode atomic_op> :
 298   PatFrag<(ops node:$ptr, node:$value),
 299     (atomic_op node:$ptr, node:$value), [{
 300   return cast<MemSDNode>(N)->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS;
 301 }]>;
 302
 303
 304 def atomic_swap_local : local_binary_atomic_op<atomic_swap>;
 305 def atomic_load_add_local : local_binary_atomic_op<atomic_load_add>;
 306 def atomic_load_sub_local : local_binary_atomic_op<atomic_load_sub>;
 307 def atomic_load_and_local : local_binary_atomic_op<atomic_load_and>;
 308 def atomic_load_or_local : local_binary_atomic_op<atomic_load_or>;
 309 def atomic_load_xor_local : local_binary_atomic_op<atomic_load_xor>;
 310 def atomic_load_nand_local : local_binary_atomic_op<atomic_load_nand>;
 311 def atomic_load_min_local : local_binary_atomic_op<atomic_load_min>;
 312 def atomic_load_max_local : local_binary_atomic_op<atomic_load_max>;
 313 def atomic_load_umin_local : local_binary_atomic_op<atomic_load_umin>;
 314 def atomic_load_umax_local : local_binary_atomic_op<atomic_load_umax>;
 315
 316 def mskor_global : PatFrag<(ops node:$val, node:$ptr),
 317                             (AMDGPUstore_mskor node:$val, node:$ptr), [{
 318   return dyn_cast<MemSDNode>(N)->getAddressSpace() == AMDGPUAS::GLOBAL_ADDRESS;
 319 }]>;
 320
 321 def atomic_cmp_swap_32_local :
 322   PatFrag<(ops node:$ptr, node:$cmp, node:$swap),
 323           (atomic_cmp_swap node:$ptr, node:$cmp, node:$swap), [{
 324   AtomicSDNode *AN = cast<AtomicSDNode>(N);
 325   return AN->getMemoryVT() == MVT::i32 &&
 326          AN->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS;
 327 }]>;
 328
 329 def atomic_cmp_swap_64_local :
 330   PatFrag<(ops node:$ptr, node:$cmp, node:$swap),
 331           (atomic_cmp_swap node:$ptr, node:$cmp, node:$swap), [{
 332   AtomicSDNode *AN = cast<AtomicSDNode>(N);
 333   return AN->getMemoryVT() == MVT::i64 &&
 334          AN->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS;
 335 }]>;
 336
 337 //===----------------------------------------------------------------------===//
 338 // Misc Pattern Fragments
 339 //===----------------------------------------------------------------------===//
 340
 341 def fmad : PatFrag <
 342   (ops node:$src0, node:$src1, node:$src2),
 343   (fadd (fmul node:$src0, node:$src1), node:$src2)
 344 >;
 345
 346 class Constants {
 347 int TWO_PI = 0x40c90fdb;
 348 int PI = 0x40490fdb;
 349 int TWO_PI_INV = 0x3e22f983;
 350 int FP_UINT_MAX_PLUS_1 = 0x4f800000;    // 1 << 32 in floating point encoding
 351 int FP32_NEG_ONE = 0xbf800000;
 352 int FP32_ONE = 0x3f800000;
 353 }
 354 def CONST : Constants;
 355
 356 def FP_ZERO : PatLeaf <
 357   (fpimm),
 358   [{return N->getValueAPF().isZero();}]
 359 >;
 360
 361 def FP_ONE : PatLeaf <
 362   (fpimm),
 363   [{return N->isExactlyValue(1.0);}]
 364 >;
 365
 366 let isCodeGenOnly = 1, isPseudo = 1 in {
 367
 368 let usesCustomInserter = 1  in {
 369
 370 class CLAMP <RegisterClass rc> : AMDGPUShaderInst <
 371   (outs rc:$dst),
 372   (ins rc:$src0),
 373   "CLAMP $dst, $src0",
 374   [(set f32:$dst, (AMDGPUclamp f32:$src0, (f32 FP_ZERO), (f32 FP_ONE)))]
 375 >;
 376
 377 class FABS <RegisterClass rc> : AMDGPUShaderInst <
 378   (outs rc:$dst),
 379   (ins rc:$src0),
 380   "FABS $dst, $src0",
 381   [(set f32:$dst, (fabs f32:$src0))]
 382 >;
 383
 384 class FNEG <RegisterClass rc> : AMDGPUShaderInst <
 385   (outs rc:$dst),
 386   (ins rc:$src0),
 387   "FNEG $dst, $src0",
 388   [(set f32:$dst, (fneg f32:$src0))]
 389 >;
 390
 391 } // usesCustomInserter = 1
 392
 393 multiclass RegisterLoadStore <RegisterClass dstClass, Operand addrClass,
 394                     ComplexPattern addrPat> {
 395 let UseNamedOperandTable = 1 in {
 396
 397   def RegisterLoad : AMDGPUShaderInst <
 398     (outs dstClass:$dst),
 399     (ins addrClass:$addr, i32imm:$chan),
 400     "RegisterLoad $dst, $addr",
 401     [(set i32:$dst, (AMDGPUregister_load addrPat:$addr, (i32 timm:$chan)))]
 402   > {
 403     let isRegisterLoad = 1;
 404   }
 405
 406   def RegisterStore : AMDGPUShaderInst <
 407     (outs),
 408     (ins dstClass:$val, addrClass:$addr, i32imm:$chan),
 409     "RegisterStore $val, $addr",
 410     [(AMDGPUregister_store i32:$val, addrPat:$addr, (i32 timm:$chan))]
 411   > {
 412     let isRegisterStore = 1;
 413   }
 414 }
 415 }
 416
 417 } // End isCodeGenOnly = 1, isPseudo = 1
 418
 419 /* Generic helper patterns for intrinsics */
 420 /* -------------------------------------- */
 421
 422 class POW_Common <AMDGPUInst log_ieee, AMDGPUInst exp_ieee, AMDGPUInst mul>
 423   : Pat <
 424   (fpow f32:$src0, f32:$src1),
 425   (exp_ieee (mul f32:$src1, (log_ieee f32:$src0)))
 426 >;
 427
 428 /* Other helper patterns */
 429 /* --------------------- */
 430
 431 /* Extract element pattern */
 432 class Extract_Element <ValueType sub_type, ValueType vec_type, int sub_idx,
 433                        SubRegIndex sub_reg>
 434   : Pat<
 435   (sub_type (vector_extract vec_type:$src, sub_idx)),
 436   (EXTRACT_SUBREG $src, sub_reg)
 437 >;
 438
 439 /* Insert element pattern */
 440 class Insert_Element <ValueType elem_type, ValueType vec_type,
 441                       int sub_idx, SubRegIndex sub_reg>
 442   : Pat <
 443   (vector_insert vec_type:$vec, elem_type:$elem, sub_idx),
 444   (INSERT_SUBREG $vec, $elem, sub_reg)
 445 >;
 446
 447 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 448 // can handle COPY instructions.
 449 // bitconvert pattern
 450 class BitConvert <ValueType dt, ValueType st, RegisterClass rc> : Pat <
 451   (dt (bitconvert (st rc:$src0))),
 452   (dt rc:$src0)
 453 >;
 454
 455 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 456 // can handle COPY instructions.
 457 class DwordAddrPat<ValueType vt, RegisterClass rc> : Pat <
 458   (vt (AMDGPUdwordaddr (vt rc:$addr))),
 459   (vt rc:$addr)
 460 >;
 461
 462 // BFI_INT patterns
 463
 464 multiclass BFIPatterns <Instruction BFI_INT, Instruction LoadImm32> {
 465
 466   // Definition from ISA doc:
 467   // (y & x) | (z & ~x)
 468   def : Pat <
 469     (or (and i32:$y, i32:$x), (and i32:$z, (not i32:$x))),
 470     (BFI_INT $x, $y, $z)
 471   >;
 472
 473   // SHA-256 Ch function
 474   // z ^ (x & (y ^ z))
 475   def : Pat <
 476     (xor i32:$z, (and i32:$x, (xor i32:$y, i32:$z))),
 477     (BFI_INT $x, $y, $z)
 478   >;
 479
 480   def : Pat <
 481     (fcopysign f32:$src0, f32:$src1),
 482     (BFI_INT (LoadImm32 0x7fffffff), $src0, $src1)
 483   >;
 484
 485   def : Pat <
 486     (f64 (fcopysign f64:$src0, f64:$src1)),
 487       (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
 488       (i32 (EXTRACT_SUBREG $src0, sub0)), sub0),
 489       (BFI_INT (LoadImm32 0x7fffffff),
 490                (i32 (EXTRACT_SUBREG $src0, sub1)),
 491                (i32 (EXTRACT_SUBREG $src1, sub1))), sub1)
 492   >;
 493 }
 494
 495 // SHA-256 Ma patterns
 496
 497 // ((x & z) | (y & (x | z))) -> BFI_INT (XOR x, y), z, y
 498 class SHA256MaPattern <Instruction BFI_INT, Instruction XOR> : Pat <
 499   (or (and i32:$x, i32:$z), (and i32:$y, (or i32:$x, i32:$z))),
 500   (BFI_INT (XOR i32:$x, i32:$y), i32:$z, i32:$y)
 501 >;
 502
 503 // Bitfield extract patterns
 504
 505 /*
 506
 507 XXX: The BFE pattern is not working correctly because the XForm is not being
 508 applied.
 509
 510 def legalshift32 : ImmLeaf <i32, [{return Imm >=0 && Imm < 32;}]>;
 511 def bfemask : PatLeaf <(imm), [{return isMask_32(N->getZExtValue());}],
 512                             SDNodeXForm<imm, [{ return CurDAG->getTargetConstant(CountTrailingOnes_32(N->getZExtValue()), MVT::i32);}]>>;
 513
 514 class BFEPattern <Instruction BFE> : Pat <
 515   (and (srl i32:$x, legalshift32:$y), bfemask:$z),
 516   (BFE $x, $y, $z)
 517 >;
 518
 519 */
 520
 521 // rotr pattern
 522 class ROTRPattern <Instruction BIT_ALIGN> : Pat <
 523   (rotr i32:$src0, i32:$src1),
 524   (BIT_ALIGN $src0, $src0, $src1)
 525 >;
 526
 527 // 24-bit arithmetic patterns
 528 def umul24 : PatFrag <(ops node:$x, node:$y), (mul node:$x, node:$y)>;
 529
 530 /*
 531 class UMUL24Pattern <Instruction UMUL24> : Pat <
 532   (mul U24:$x, U24:$y),
 533   (UMUL24 $x, $y)
 534 >;
 535 */
 536
 537 class IMad24Pat<Instruction Inst> : Pat <
 538   (add (AMDGPUmul_i24 i32:$src0, i32:$src1), i32:$src2),
 539   (Inst $src0, $src1, $src2)
 540 >;
 541
 542 class UMad24Pat<Instruction Inst> : Pat <
 543   (add (AMDGPUmul_u24 i32:$src0, i32:$src1), i32:$src2),
 544   (Inst $src0, $src1, $src2)
 545 >;
 546
 547 multiclass Expand24IBitOps<Instruction MulInst, Instruction AddInst> {
 548   def _expand_imad24 : Pat <
 549     (AMDGPUmad_i24 i32:$src0, i32:$src1, i32:$src2),
 550     (AddInst (MulInst $src0, $src1), $src2)
 551   >;
 552
 553   def _expand_imul24 : Pat <
 554     (AMDGPUmul_i24 i32:$src0, i32:$src1),
 555     (MulInst $src0, $src1)
 556   >;
 557 }
 558
 559 multiclass Expand24UBitOps<Instruction MulInst, Instruction AddInst> {
 560   def _expand_umad24 : Pat <
 561     (AMDGPUmad_u24 i32:$src0, i32:$src1, i32:$src2),
 562     (AddInst (MulInst $src0, $src1), $src2)
 563   >;
 564
 565   def _expand_umul24 : Pat <
 566     (AMDGPUmul_u24 i32:$src0, i32:$src1),
 567     (MulInst $src0, $src1)
 568   >;
 569 }
 570
 571 class RcpPat<Instruction RcpInst, ValueType vt> : Pat <
 572   (fdiv FP_ONE, vt:$src),
 573   (RcpInst $src)
 574 >;
 575
 576 multiclass RsqPat<Instruction RsqInst, ValueType vt> {
 577   def : Pat <
 578     (fdiv FP_ONE, (fsqrt vt:$src)),
 579     (RsqInst $src)
 580   >;
 581
 582   def : Pat <
 583     (AMDGPUrcp (fsqrt vt:$src)),
 584     (RsqInst $src)
 585   >;
 586 }
 587
 588 include "R600Instructions.td"
 589 include "R700Instructions.td"
 590 include "EvergreenInstructions.td"
 591 include "CaymanInstructions.td"
 592
 593 include "SIInstrInfo.td"
 594