lib/Target/R600/AMDGPUInstructions.td

   1 //===-- AMDGPUInstructions.td - Common instruction defs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction defs that are common to all hw codegen
  11 // targets.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 class AMDGPUInst <dag outs, dag ins, string asm, list<dag> pattern> : Instruction {
  16   field bit isRegisterLoad = 0;
  17   field bit isRegisterStore = 0;
  18
  19   let Namespace = "AMDGPU";
  20   let OutOperandList = outs;
  21   let InOperandList = ins;
  22   let AsmString = asm;
  23   let Pattern = pattern;
  24   let Itinerary = NullALU;
  25
  26   let TSFlags{63} = isRegisterLoad;
  27   let TSFlags{62} = isRegisterStore;
  28 }
  29
  30 class AMDGPUShaderInst <dag outs, dag ins, string asm, list<dag> pattern>
  31     : AMDGPUInst<outs, ins, asm, pattern> {
  32
  33   field bits<32> Inst = 0xffffffff;
  34
  35 }
  36
  37 def InstFlag : OperandWithDefaultOps <i32, (ops (i32 0))>;
  38
  39 def COND_EQ : PatLeaf <
  40   (cond),
  41   [{switch(N->get()){{default: return false;
  42                      case ISD::SETOEQ: case ISD::SETUEQ:
  43                      case ISD::SETEQ: return true;}}}]
  44 >;
  45
  46 def COND_NE : PatLeaf <
  47   (cond),
  48   [{switch(N->get()){{default: return false;
  49                      case ISD::SETONE: case ISD::SETUNE:
  50                      case ISD::SETNE: return true;}}}]
  51 >;
  52 def COND_GT : PatLeaf <
  53   (cond),
  54   [{switch(N->get()){{default: return false;
  55                      case ISD::SETOGT: case ISD::SETUGT:
  56                      case ISD::SETGT: return true;}}}]
  57 >;
  58
  59 def COND_GE : PatLeaf <
  60   (cond),
  61   [{switch(N->get()){{default: return false;
  62                      case ISD::SETOGE: case ISD::SETUGE:
  63                      case ISD::SETGE: return true;}}}]
  64 >;
  65
  66 def COND_LT : PatLeaf <
  67   (cond),
  68   [{switch(N->get()){{default: return false;
  69                      case ISD::SETOLT: case ISD::SETULT:
  70                      case ISD::SETLT: return true;}}}]
  71 >;
  72
  73 def COND_LE : PatLeaf <
  74   (cond),
  75   [{switch(N->get()){{default: return false;
  76                      case ISD::SETOLE: case ISD::SETULE:
  77                      case ISD::SETLE: return true;}}}]
  78 >;
  79
  80 def COND_NULL : PatLeaf <
  81   (cond),
  82   [{return false;}]
  83 >;
  84
  85 //===----------------------------------------------------------------------===//
  86 // Load/Store Pattern Fragments
  87 //===----------------------------------------------------------------------===//
  88
  89 def zextloadi8_global : PatFrag<(ops node:$ptr), (zextloadi8 node:$ptr), [{
  90     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
  91 }]>;
  92
  93 class Constants {
  94 int TWO_PI = 0x40c90fdb;
  95 int PI = 0x40490fdb;
  96 int TWO_PI_INV = 0x3e22f983;
  97 int FP_UINT_MAX_PLUS_1 = 0x4f800000;    // 1 << 32 in floating point encoding
  98 }
  99 def CONST : Constants;
 100
 101 def FP_ZERO : PatLeaf <
 102   (fpimm),
 103   [{return N->getValueAPF().isZero();}]
 104 >;
 105
 106 def FP_ONE : PatLeaf <
 107   (fpimm),
 108   [{return N->isExactlyValue(1.0);}]
 109 >;
 110
 111 let isCodeGenOnly = 1, isPseudo = 1 in {
 112
 113 let usesCustomInserter = 1  in {
 114
 115 class CLAMP <RegisterClass rc> : AMDGPUShaderInst <
 116   (outs rc:$dst),
 117   (ins rc:$src0),
 118   "CLAMP $dst, $src0",
 119   [(set rc:$dst, (int_AMDIL_clamp rc:$src0, (f32 FP_ZERO), (f32 FP_ONE)))]
 120 >;
 121
 122 class FABS <RegisterClass rc> : AMDGPUShaderInst <
 123   (outs rc:$dst),
 124   (ins rc:$src0),
 125   "FABS $dst, $src0",
 126   [(set rc:$dst, (fabs rc:$src0))]
 127 >;
 128
 129 class FNEG <RegisterClass rc> : AMDGPUShaderInst <
 130   (outs rc:$dst),
 131   (ins rc:$src0),
 132   "FNEG $dst, $src0",
 133   [(set rc:$dst, (fneg rc:$src0))]
 134 >;
 135
 136 } // usesCustomInserter = 1
 137
 138 multiclass RegisterLoadStore <RegisterClass dstClass, Operand addrClass,
 139                     ComplexPattern addrPat> {
 140   def RegisterLoad : AMDGPUShaderInst <
 141     (outs dstClass:$dst),
 142     (ins addrClass:$addr, i32imm:$chan),
 143     "RegisterLoad $dst, $addr",
 144     [(set (i32 dstClass:$dst), (AMDGPUregister_load addrPat:$addr,
 145                                                     (i32 timm:$chan)))]
 146   > {
 147     let isRegisterLoad = 1;
 148   }
 149
 150   def RegisterStore : AMDGPUShaderInst <
 151     (outs),
 152     (ins dstClass:$val, addrClass:$addr, i32imm:$chan),
 153     "RegisterStore $val, $addr",
 154     [(AMDGPUregister_store (i32 dstClass:$val), addrPat:$addr, (i32 timm:$chan))]
 155   > {
 156     let isRegisterStore = 1;
 157   }
 158 }
 159
 160 } // End isCodeGenOnly = 1, isPseudo = 1
 161
 162 /* Generic helper patterns for intrinsics */
 163 /* -------------------------------------- */
 164
 165 class POW_Common <AMDGPUInst log_ieee, AMDGPUInst exp_ieee, AMDGPUInst mul,
 166                   RegisterClass rc> : Pat <
 167   (fpow rc:$src0, rc:$src1),
 168   (exp_ieee (mul rc:$src1, (log_ieee rc:$src0)))
 169 >;
 170
 171 /* Other helper patterns */
 172 /* --------------------- */
 173
 174 /* Extract element pattern */
 175 class Extract_Element <ValueType sub_type, ValueType vec_type,
 176                      RegisterClass vec_class, int sub_idx,
 177                      SubRegIndex sub_reg>: Pat<
 178   (sub_type (vector_extract (vec_type vec_class:$src), sub_idx)),
 179   (EXTRACT_SUBREG vec_class:$src, sub_reg)
 180 >;
 181
 182 /* Insert element pattern */
 183 class Insert_Element <ValueType elem_type, ValueType vec_type,
 184                       RegisterClass elem_class, RegisterClass vec_class,
 185                       int sub_idx, SubRegIndex sub_reg> : Pat <
 186
 187   (vec_type (vector_insert (vec_type vec_class:$vec),
 188                            (elem_type elem_class:$elem), sub_idx)),
 189   (INSERT_SUBREG vec_class:$vec, elem_class:$elem, sub_reg)
 190 >;
 191
 192 // Vector Build pattern
 193 class Vector1_Build <ValueType vecType, RegisterClass vectorClass,
 194                      ValueType elemType, RegisterClass elemClass> : Pat <
 195   (vecType (build_vector (elemType elemClass:$src))),
 196   (vecType elemClass:$src)
 197 >;
 198
 199 class Vector2_Build <ValueType vecType, RegisterClass vectorClass,
 200                      ValueType elemType, RegisterClass elemClass> : Pat <
 201   (vecType (build_vector (elemType elemClass:$sub0), (elemType elemClass:$sub1))),
 202   (INSERT_SUBREG (INSERT_SUBREG
 203   (vecType (IMPLICIT_DEF)), elemClass:$sub0, sub0), elemClass:$sub1, sub1)
 204 >;
 205
 206 class Vector4_Build <ValueType vecType, RegisterClass vectorClass,
 207                      ValueType elemType, RegisterClass elemClass> : Pat <
 208   (vecType (build_vector (elemType elemClass:$x), (elemType elemClass:$y),
 209                          (elemType elemClass:$z), (elemType elemClass:$w))),
 210   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 211   (vecType (IMPLICIT_DEF)), elemClass:$x, sub0), elemClass:$y, sub1),
 212                             elemClass:$z, sub2), elemClass:$w, sub3)
 213 >;
 214
 215 class Vector8_Build <ValueType vecType, RegisterClass vectorClass,
 216                      ValueType elemType, RegisterClass elemClass> : Pat <
 217   (vecType (build_vector (elemType elemClass:$sub0), (elemType elemClass:$sub1),
 218                          (elemType elemClass:$sub2), (elemType elemClass:$sub3),
 219                          (elemType elemClass:$sub4), (elemType elemClass:$sub5),
 220                          (elemType elemClass:$sub6), (elemType elemClass:$sub7))),
 221   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 222   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 223   (vecType (IMPLICIT_DEF)), elemClass:$sub0, sub0), elemClass:$sub1, sub1),
 224                             elemClass:$sub2, sub2), elemClass:$sub3, sub3),
 225                             elemClass:$sub4, sub4), elemClass:$sub5, sub5),
 226                             elemClass:$sub6, sub6), elemClass:$sub7, sub7)
 227 >;
 228
 229 class Vector16_Build <ValueType vecType, RegisterClass vectorClass,
 230                       ValueType elemType, RegisterClass elemClass> : Pat <
 231   (vecType (build_vector (elemType elemClass:$sub0), (elemType elemClass:$sub1),
 232                          (elemType elemClass:$sub2), (elemType elemClass:$sub3),
 233                          (elemType elemClass:$sub4), (elemType elemClass:$sub5),
 234                          (elemType elemClass:$sub6), (elemType elemClass:$sub7),
 235                          (elemType elemClass:$sub8), (elemType elemClass:$sub9),
 236                          (elemType elemClass:$sub10), (elemType elemClass:$sub11),
 237                          (elemType elemClass:$sub12), (elemType elemClass:$sub13),
 238                          (elemType elemClass:$sub14), (elemType elemClass:$sub15))),
 239   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 240   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 241   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 242   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 243   (vecType (IMPLICIT_DEF)), elemClass:$sub0, sub0), elemClass:$sub1, sub1),
 244                             elemClass:$sub2, sub2), elemClass:$sub3, sub3),
 245                             elemClass:$sub4, sub4), elemClass:$sub5, sub5),
 246                             elemClass:$sub6, sub6), elemClass:$sub7, sub7),
 247                             elemClass:$sub8, sub8), elemClass:$sub9, sub9),
 248                             elemClass:$sub10, sub10), elemClass:$sub11, sub11),
 249                             elemClass:$sub12, sub12), elemClass:$sub13, sub13),
 250                             elemClass:$sub14, sub14), elemClass:$sub15, sub15)
 251 >;
 252
 253 // bitconvert pattern
 254 class BitConvert <ValueType dt, ValueType st, RegisterClass rc> : Pat <
 255   (dt (bitconvert (st rc:$src0))),
 256   (dt rc:$src0)
 257 >;
 258
 259 class DwordAddrPat<ValueType vt, RegisterClass rc> : Pat <
 260   (vt (AMDGPUdwordaddr (vt rc:$addr))),
 261   (vt rc:$addr)
 262 >;
 263
 264 include "R600Instructions.td"
 265
 266 include "SIInstrInfo.td"
 267