lib/Target/R600/AMDGPUInstructions.td

   1 //===-- AMDGPUInstructions.td - Common instruction defs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction defs that are common to all hw codegen
  11 // targets.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 class AMDGPUInst <dag outs, dag ins, string asm, list<dag> pattern> : Instruction {
  16   field bit isRegisterLoad = 0;
  17   field bit isRegisterStore = 0;
  18
  19   let Namespace = "AMDGPU";
  20   let OutOperandList = outs;
  21   let InOperandList = ins;
  22   let AsmString = asm;
  23   let Pattern = pattern;
  24   let Itinerary = NullALU;
  25
  26   let TSFlags{63} = isRegisterLoad;
  27   let TSFlags{62} = isRegisterStore;
  28 }
  29
  30 class AMDGPUShaderInst <dag outs, dag ins, string asm, list<dag> pattern>
  31     : AMDGPUInst<outs, ins, asm, pattern> {
  32
  33   field bits<32> Inst = 0xffffffff;
  34
  35 }
  36
  37 def InstFlag : OperandWithDefaultOps <i32, (ops (i32 0))>;
  38
  39 def COND_EQ : PatLeaf <
  40   (cond),
  41   [{switch(N->get()){{default: return false;
  42                      case ISD::SETOEQ: case ISD::SETUEQ:
  43                      case ISD::SETEQ: return true;}}}]
  44 >;
  45
  46 def COND_NE : PatLeaf <
  47   (cond),
  48   [{switch(N->get()){{default: return false;
  49                      case ISD::SETONE: case ISD::SETUNE:
  50                      case ISD::SETNE: return true;}}}]
  51 >;
  52 def COND_GT : PatLeaf <
  53   (cond),
  54   [{switch(N->get()){{default: return false;
  55                      case ISD::SETOGT: case ISD::SETUGT:
  56                      case ISD::SETGT: return true;}}}]
  57 >;
  58
  59 def COND_GE : PatLeaf <
  60   (cond),
  61   [{switch(N->get()){{default: return false;
  62                      case ISD::SETOGE: case ISD::SETUGE:
  63                      case ISD::SETGE: return true;}}}]
  64 >;
  65
  66 def COND_LT : PatLeaf <
  67   (cond),
  68   [{switch(N->get()){{default: return false;
  69                      case ISD::SETOLT: case ISD::SETULT:
  70                      case ISD::SETLT: return true;}}}]
  71 >;
  72
  73 def COND_LE : PatLeaf <
  74   (cond),
  75   [{switch(N->get()){{default: return false;
  76                      case ISD::SETOLE: case ISD::SETULE:
  77                      case ISD::SETLE: return true;}}}]
  78 >;
  79
  80 def COND_NULL : PatLeaf <
  81   (cond),
  82   [{return false;}]
  83 >;
  84
  85 //===----------------------------------------------------------------------===//
  86 // Load/Store Pattern Fragments
  87 //===----------------------------------------------------------------------===//
  88
  89 def zextloadi8_global : PatFrag<(ops node:$ptr), (zextloadi8 node:$ptr), [{
  90     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
  91 }]>;
  92
  93 class Constants {
  94 int TWO_PI = 0x40c90fdb;
  95 int PI = 0x40490fdb;
  96 int TWO_PI_INV = 0x3e22f983;
  97 }
  98 def CONST : Constants;
  99
 100 def FP_ZERO : PatLeaf <
 101   (fpimm),
 102   [{return N->getValueAPF().isZero();}]
 103 >;
 104
 105 def FP_ONE : PatLeaf <
 106   (fpimm),
 107   [{return N->isExactlyValue(1.0);}]
 108 >;
 109
 110 let isCodeGenOnly = 1, isPseudo = 1 in {
 111
 112 let usesCustomInserter = 1  in {
 113
 114 class CLAMP <RegisterClass rc> : AMDGPUShaderInst <
 115   (outs rc:$dst),
 116   (ins rc:$src0),
 117   "CLAMP $dst, $src0",
 118   [(set rc:$dst, (int_AMDIL_clamp rc:$src0, (f32 FP_ZERO), (f32 FP_ONE)))]
 119 >;
 120
 121 class FABS <RegisterClass rc> : AMDGPUShaderInst <
 122   (outs rc:$dst),
 123   (ins rc:$src0),
 124   "FABS $dst, $src0",
 125   [(set rc:$dst, (fabs rc:$src0))]
 126 >;
 127
 128 class FNEG <RegisterClass rc> : AMDGPUShaderInst <
 129   (outs rc:$dst),
 130   (ins rc:$src0),
 131   "FNEG $dst, $src0",
 132   [(set rc:$dst, (fneg rc:$src0))]
 133 >;
 134
 135 def SHADER_TYPE : AMDGPUShaderInst <
 136   (outs),
 137   (ins i32imm:$type),
 138   "SHADER_TYPE $type",
 139   [(int_AMDGPU_shader_type imm:$type)]
 140 >;
 141
 142 } // usesCustomInserter = 1
 143
 144 multiclass RegisterLoadStore <RegisterClass dstClass, Operand addrClass,
 145                     ComplexPattern addrPat> {
 146   def RegisterLoad : AMDGPUShaderInst <
 147     (outs dstClass:$dst),
 148     (ins addrClass:$addr, i32imm:$chan),
 149     "RegisterLoad $dst, $addr",
 150     [(set (i32 dstClass:$dst), (AMDGPUregister_load addrPat:$addr,
 151                                                     (i32 timm:$chan)))]
 152   > {
 153     let isRegisterLoad = 1;
 154   }
 155
 156   def RegisterStore : AMDGPUShaderInst <
 157     (outs),
 158     (ins dstClass:$val, addrClass:$addr, i32imm:$chan),
 159     "RegisterStore $val, $addr",
 160     [(AMDGPUregister_store (i32 dstClass:$val), addrPat:$addr, (i32 timm:$chan))]
 161   > {
 162     let isRegisterStore = 1;
 163   }
 164 }
 165
 166 } // End isCodeGenOnly = 1, isPseudo = 1
 167
 168 /* Generic helper patterns for intrinsics */
 169 /* -------------------------------------- */
 170
 171 class POW_Common <AMDGPUInst log_ieee, AMDGPUInst exp_ieee, AMDGPUInst mul,
 172                   RegisterClass rc> : Pat <
 173   (fpow rc:$src0, rc:$src1),
 174   (exp_ieee (mul rc:$src1, (log_ieee rc:$src0)))
 175 >;
 176
 177 /* Other helper patterns */
 178 /* --------------------- */
 179
 180 /* Extract element pattern */
 181 class Extract_Element <ValueType sub_type, ValueType vec_type,
 182                      RegisterClass vec_class, int sub_idx,
 183                      SubRegIndex sub_reg>: Pat<
 184   (sub_type (vector_extract (vec_type vec_class:$src), sub_idx)),
 185   (EXTRACT_SUBREG vec_class:$src, sub_reg)
 186 >;
 187
 188 /* Insert element pattern */
 189 class Insert_Element <ValueType elem_type, ValueType vec_type,
 190                       RegisterClass elem_class, RegisterClass vec_class,
 191                       int sub_idx, SubRegIndex sub_reg> : Pat <
 192
 193   (vec_type (vector_insert (vec_type vec_class:$vec),
 194                            (elem_type elem_class:$elem), sub_idx)),
 195   (INSERT_SUBREG vec_class:$vec, elem_class:$elem, sub_reg)
 196 >;
 197
 198 // Vector Build pattern
 199 class Vector1_Build <ValueType vecType, RegisterClass vectorClass,
 200                      ValueType elemType, RegisterClass elemClass> : Pat <
 201   (vecType (build_vector (elemType elemClass:$src))),
 202   (vecType elemClass:$src)
 203 >;
 204
 205 class Vector2_Build <ValueType vecType, RegisterClass vectorClass,
 206                      ValueType elemType, RegisterClass elemClass> : Pat <
 207   (vecType (build_vector (elemType elemClass:$sub0), (elemType elemClass:$sub1))),
 208   (INSERT_SUBREG (INSERT_SUBREG
 209   (vecType (IMPLICIT_DEF)), elemClass:$sub0, sub0), elemClass:$sub1, sub1)
 210 >;
 211
 212 class Vector_Build <ValueType vecType, RegisterClass vectorClass,
 213                     ValueType elemType, RegisterClass elemClass> : Pat <
 214   (vecType (build_vector (elemType elemClass:$x), (elemType elemClass:$y),
 215                          (elemType elemClass:$z), (elemType elemClass:$w))),
 216   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 217   (vecType (IMPLICIT_DEF)), elemClass:$x, sub0), elemClass:$y, sub1),
 218                             elemClass:$z, sub2), elemClass:$w, sub3)
 219 >;
 220
 221 class Vector8_Build <ValueType vecType, RegisterClass vectorClass,
 222                      ValueType elemType, RegisterClass elemClass> : Pat <
 223   (vecType (build_vector (elemType elemClass:$sub0), (elemType elemClass:$sub1),
 224                          (elemType elemClass:$sub2), (elemType elemClass:$sub3),
 225                          (elemType elemClass:$sub4), (elemType elemClass:$sub5),
 226                          (elemType elemClass:$sub6), (elemType elemClass:$sub7))),
 227   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 228   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 229   (vecType (IMPLICIT_DEF)), elemClass:$sub0, sub0), elemClass:$sub1, sub1),
 230                             elemClass:$sub2, sub2), elemClass:$sub3, sub3),
 231                             elemClass:$sub4, sub4), elemClass:$sub5, sub5),
 232                             elemClass:$sub6, sub6), elemClass:$sub7, sub7)
 233 >;
 234
 235 class Vector16_Build <ValueType vecType, RegisterClass vectorClass,
 236                       ValueType elemType, RegisterClass elemClass> : Pat <
 237   (vecType (build_vector (elemType elemClass:$sub0), (elemType elemClass:$sub1),
 238                          (elemType elemClass:$sub2), (elemType elemClass:$sub3),
 239                          (elemType elemClass:$sub4), (elemType elemClass:$sub5),
 240                          (elemType elemClass:$sub6), (elemType elemClass:$sub7),
 241                          (elemType elemClass:$sub8), (elemType elemClass:$sub9),
 242                          (elemType elemClass:$sub10), (elemType elemClass:$sub11),
 243                          (elemType elemClass:$sub12), (elemType elemClass:$sub13),
 244                          (elemType elemClass:$sub14), (elemType elemClass:$sub15))),
 245   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 246   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 247   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 248   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 249   (vecType (IMPLICIT_DEF)), elemClass:$sub0, sub0), elemClass:$sub1, sub1),
 250                             elemClass:$sub2, sub2), elemClass:$sub3, sub3),
 251                             elemClass:$sub4, sub4), elemClass:$sub5, sub5),
 252                             elemClass:$sub6, sub6), elemClass:$sub7, sub7),
 253                             elemClass:$sub8, sub8), elemClass:$sub9, sub9),
 254                             elemClass:$sub10, sub10), elemClass:$sub11, sub11),
 255                             elemClass:$sub12, sub12), elemClass:$sub13, sub13),
 256                             elemClass:$sub14, sub14), elemClass:$sub15, sub15)
 257 >;
 258
 259 // bitconvert pattern
 260 class BitConvert <ValueType dt, ValueType st, RegisterClass rc> : Pat <
 261   (dt (bitconvert (st rc:$src0))),
 262   (dt rc:$src0)
 263 >;
 264
 265 class DwordAddrPat<ValueType vt, RegisterClass rc> : Pat <
 266   (vt (AMDGPUdwordaddr (vt rc:$addr))),
 267   (vt rc:$addr)
 268 >;
 269
 270 include "R600Instructions.td"
 271
 272 include "SIInstrInfo.td"
 273