lib/Target/R600/AMDGPUInstructions.td

   1 //===-- AMDGPUInstructions.td - Common instruction defs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction defs that are common to all hw codegen
  11 // targets.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 class AMDGPUInst <dag outs, dag ins, string asm, list<dag> pattern> : Instruction {
  16   field bit isRegisterLoad = 0;
  17   field bit isRegisterStore = 0;
  18
  19   let Namespace = "AMDGPU";
  20   let OutOperandList = outs;
  21   let InOperandList = ins;
  22   let AsmString = asm;
  23   let Pattern = pattern;
  24   let Itinerary = NullALU;
  25
  26   let TSFlags{63} = isRegisterLoad;
  27   let TSFlags{62} = isRegisterStore;
  28 }
  29
  30 class AMDGPUShaderInst <dag outs, dag ins, string asm, list<dag> pattern>
  31     : AMDGPUInst<outs, ins, asm, pattern> {
  32
  33   field bits<32> Inst = 0xffffffff;
  34
  35 }
  36
  37 def InstFlag : OperandWithDefaultOps <i32, (ops (i32 0))>;
  38
  39 def COND_EQ : PatLeaf <
  40   (cond),
  41   [{switch(N->get()){{default: return false;
  42                      case ISD::SETOEQ: case ISD::SETUEQ:
  43                      case ISD::SETEQ: return true;}}}]
  44 >;
  45
  46 def COND_NE : PatLeaf <
  47   (cond),
  48   [{switch(N->get()){{default: return false;
  49                      case ISD::SETONE: case ISD::SETUNE:
  50                      case ISD::SETNE: return true;}}}]
  51 >;
  52 def COND_GT : PatLeaf <
  53   (cond),
  54   [{switch(N->get()){{default: return false;
  55                      case ISD::SETOGT: case ISD::SETUGT:
  56                      case ISD::SETGT: return true;}}}]
  57 >;
  58
  59 def COND_GE : PatLeaf <
  60   (cond),
  61   [{switch(N->get()){{default: return false;
  62                      case ISD::SETOGE: case ISD::SETUGE:
  63                      case ISD::SETGE: return true;}}}]
  64 >;
  65
  66 def COND_LT : PatLeaf <
  67   (cond),
  68   [{switch(N->get()){{default: return false;
  69                      case ISD::SETOLT: case ISD::SETULT:
  70                      case ISD::SETLT: return true;}}}]
  71 >;
  72
  73 def COND_LE : PatLeaf <
  74   (cond),
  75   [{switch(N->get()){{default: return false;
  76                      case ISD::SETOLE: case ISD::SETULE:
  77                      case ISD::SETLE: return true;}}}]
  78 >;
  79
  80 def COND_NULL : PatLeaf <
  81   (cond),
  82   [{return false;}]
  83 >;
  84
  85 //===----------------------------------------------------------------------===//
  86 // Load/Store Pattern Fragments
  87 //===----------------------------------------------------------------------===//
  88
  89 def az_extload : PatFrag<(ops node:$ptr), (unindexedload node:$ptr), [{
  90   LoadSDNode *L = cast<LoadSDNode>(N);
  91   return L->getExtensionType() == ISD::ZEXTLOAD ||
  92          L->getExtensionType() == ISD::EXTLOAD;
  93 }]>;
  94
  95 def az_extloadi8 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
  96   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;
  97 }]>;
  98
  99 def az_extloadi8_global : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 100     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 101 }]>;
 102
 103 def sextloadi8_global : PatFrag<(ops node:$ptr), (sextloadi8 node:$ptr), [{
 104     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 105 }]>;
 106
 107 def az_extloadi8_constant : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 108     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 109 }]>;
 110
 111 def sextloadi8_constant : PatFrag<(ops node:$ptr), (sextloadi8 node:$ptr), [{
 112     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 113 }]>;
 114
 115 def az_extloadi8_local : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 116     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 117 }]>;
 118
 119 def sextloadi8_local : PatFrag<(ops node:$ptr), (sextloadi8 node:$ptr), [{
 120     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 121 }]>;
 122
 123 def az_extloadi16 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
 124   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;
 125 }]>;
 126
 127 def az_extloadi16_global : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 128     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 129 }]>;
 130
 131 def sextloadi16_global : PatFrag<(ops node:$ptr), (sextloadi16 node:$ptr), [{
 132     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 133 }]>;
 134
 135 def az_extloadi16_constant : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 136     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 137 }]>;
 138
 139 def sextloadi16_constant : PatFrag<(ops node:$ptr), (sextloadi16 node:$ptr), [{
 140     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 141 }]>;
 142
 143 def az_extloadi16_local : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 144     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 145 }]>;
 146
 147 def sextloadi16_local : PatFrag<(ops node:$ptr), (sextloadi16 node:$ptr), [{
 148     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 149 }]>;
 150
 151 def az_extloadi32 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
 152   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i32;
 153 }]>;
 154
 155 def az_extloadi32_global : PatFrag<(ops node:$ptr),
 156                                    (az_extloadi32 node:$ptr), [{
 157   return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 158 }]>;
 159
 160 def az_extloadi32_constant : PatFrag<(ops node:$ptr),
 161                                      (az_extloadi32 node:$ptr), [{
 162   return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 163 }]>;
 164
 165 def truncstorei8_global : PatFrag<(ops node:$val, node:$ptr),
 166                                   (truncstorei8 node:$val, node:$ptr), [{
 167   return isGlobalStore(dyn_cast<StoreSDNode>(N));
 168 }]>;
 169
 170 def truncstorei16_global : PatFrag<(ops node:$val, node:$ptr),
 171                                   (truncstorei16 node:$val, node:$ptr), [{
 172   return isGlobalStore(dyn_cast<StoreSDNode>(N));
 173 }]>;
 174
 175 def local_store : PatFrag<(ops node:$val, node:$ptr),
 176                              (store node:$val, node:$ptr), [{
 177   return isLocalStore(dyn_cast<StoreSDNode>(N));
 178 }]>;
 179
 180 def truncstorei8_local : PatFrag<(ops node:$val, node:$ptr),
 181                                   (truncstorei8 node:$val, node:$ptr), [{
 182   return isLocalStore(dyn_cast<StoreSDNode>(N));
 183 }]>;
 184
 185 def truncstorei16_local : PatFrag<(ops node:$val, node:$ptr),
 186                                   (truncstorei16 node:$val, node:$ptr), [{
 187   return isLocalStore(dyn_cast<StoreSDNode>(N));
 188 }]>;
 189
 190 def local_load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 191     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 192 }]>;
 193
 194 def atomic_load_add_local : PatFrag<(ops node:$ptr, node:$value),
 195                                     (atomic_load_add node:$ptr, node:$value), [{
 196   return dyn_cast<MemSDNode>(N)->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS;
 197 }]>;
 198
 199 def mskor_global : PatFrag<(ops node:$val, node:$ptr),
 200                             (AMDGPUstore_mskor node:$val, node:$ptr), [{
 201   return dyn_cast<MemSDNode>(N)->getAddressSpace() == AMDGPUAS::GLOBAL_ADDRESS;
 202 }]>;
 203
 204 class Constants {
 205 int TWO_PI = 0x40c90fdb;
 206 int PI = 0x40490fdb;
 207 int TWO_PI_INV = 0x3e22f983;
 208 int FP_UINT_MAX_PLUS_1 = 0x4f800000;    // 1 << 32 in floating point encoding
 209 }
 210 def CONST : Constants;
 211
 212 def FP_ZERO : PatLeaf <
 213   (fpimm),
 214   [{return N->getValueAPF().isZero();}]
 215 >;
 216
 217 def FP_ONE : PatLeaf <
 218   (fpimm),
 219   [{return N->isExactlyValue(1.0);}]
 220 >;
 221
 222 def U24 : ComplexPattern<i32, 1, "SelectU24", [], []>;
 223 def I24 : ComplexPattern<i32, 1, "SelectI24", [], []>;
 224
 225 let isCodeGenOnly = 1, isPseudo = 1 in {
 226
 227 let usesCustomInserter = 1  in {
 228
 229 class CLAMP <RegisterClass rc> : AMDGPUShaderInst <
 230   (outs rc:$dst),
 231   (ins rc:$src0),
 232   "CLAMP $dst, $src0",
 233   [(set f32:$dst, (int_AMDIL_clamp f32:$src0, (f32 FP_ZERO), (f32 FP_ONE)))]
 234 >;
 235
 236 class FABS <RegisterClass rc> : AMDGPUShaderInst <
 237   (outs rc:$dst),
 238   (ins rc:$src0),
 239   "FABS $dst, $src0",
 240   [(set f32:$dst, (fabs f32:$src0))]
 241 >;
 242
 243 class FNEG <RegisterClass rc> : AMDGPUShaderInst <
 244   (outs rc:$dst),
 245   (ins rc:$src0),
 246   "FNEG $dst, $src0",
 247   [(set f32:$dst, (fneg f32:$src0))]
 248 >;
 249
 250 } // usesCustomInserter = 1
 251
 252 multiclass RegisterLoadStore <RegisterClass dstClass, Operand addrClass,
 253                     ComplexPattern addrPat> {
 254   def RegisterLoad : AMDGPUShaderInst <
 255     (outs dstClass:$dst),
 256     (ins addrClass:$addr, i32imm:$chan),
 257     "RegisterLoad $dst, $addr",
 258     [(set i32:$dst, (AMDGPUregister_load addrPat:$addr, (i32 timm:$chan)))]
 259   > {
 260     let isRegisterLoad = 1;
 261   }
 262
 263   def RegisterStore : AMDGPUShaderInst <
 264     (outs),
 265     (ins dstClass:$val, addrClass:$addr, i32imm:$chan),
 266     "RegisterStore $val, $addr",
 267     [(AMDGPUregister_store i32:$val, addrPat:$addr, (i32 timm:$chan))]
 268   > {
 269     let isRegisterStore = 1;
 270   }
 271 }
 272
 273 } // End isCodeGenOnly = 1, isPseudo = 1
 274
 275 /* Generic helper patterns for intrinsics */
 276 /* -------------------------------------- */
 277
 278 class POW_Common <AMDGPUInst log_ieee, AMDGPUInst exp_ieee, AMDGPUInst mul>
 279   : Pat <
 280   (fpow f32:$src0, f32:$src1),
 281   (exp_ieee (mul f32:$src1, (log_ieee f32:$src0)))
 282 >;
 283
 284 /* Other helper patterns */
 285 /* --------------------- */
 286
 287 /* Extract element pattern */
 288 class Extract_Element <ValueType sub_type, ValueType vec_type, int sub_idx,
 289                        SubRegIndex sub_reg>
 290   : Pat<
 291   (sub_type (vector_extract vec_type:$src, sub_idx)),
 292   (EXTRACT_SUBREG $src, sub_reg)
 293 >;
 294
 295 /* Insert element pattern */
 296 class Insert_Element <ValueType elem_type, ValueType vec_type,
 297                       int sub_idx, SubRegIndex sub_reg>
 298   : Pat <
 299   (vector_insert vec_type:$vec, elem_type:$elem, sub_idx),
 300   (INSERT_SUBREG $vec, $elem, sub_reg)
 301 >;
 302
 303 class Vector4_Build <ValueType vecType, ValueType elemType> : Pat <
 304   (vecType (build_vector elemType:$x, elemType:$y, elemType:$z, elemType:$w)),
 305   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 306     (vecType (IMPLICIT_DEF)), $x, sub0), $y, sub1), $z, sub2), $w, sub3)
 307 >;
 308
 309 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 310 // can handle COPY instructions.
 311 // bitconvert pattern
 312 class BitConvert <ValueType dt, ValueType st, RegisterClass rc> : Pat <
 313   (dt (bitconvert (st rc:$src0))),
 314   (dt rc:$src0)
 315 >;
 316
 317 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 318 // can handle COPY instructions.
 319 class DwordAddrPat<ValueType vt, RegisterClass rc> : Pat <
 320   (vt (AMDGPUdwordaddr (vt rc:$addr))),
 321   (vt rc:$addr)
 322 >;
 323
 324 // BFI_INT patterns
 325
 326 multiclass BFIPatterns <Instruction BFI_INT> {
 327
 328   // Definition from ISA doc:
 329   // (y & x) | (z & ~x)
 330   def : Pat <
 331     (or (and i32:$y, i32:$x), (and i32:$z, (not i32:$x))),
 332     (BFI_INT $x, $y, $z)
 333   >;
 334
 335   // SHA-256 Ch function
 336   // z ^ (x & (y ^ z))
 337   def : Pat <
 338     (xor i32:$z, (and i32:$x, (xor i32:$y, i32:$z))),
 339     (BFI_INT $x, $y, $z)
 340   >;
 341
 342 }
 343
 344 // SHA-256 Ma patterns
 345
 346 // ((x & z) | (y & (x | z))) -> BFI_INT (XOR x, y), z, y
 347 class SHA256MaPattern <Instruction BFI_INT, Instruction XOR> : Pat <
 348   (or (and i32:$x, i32:$z), (and i32:$y, (or i32:$x, i32:$z))),
 349   (BFI_INT (XOR i32:$x, i32:$y), i32:$z, i32:$y)
 350 >;
 351
 352 // Bitfield extract patterns
 353
 354 def legalshift32 : ImmLeaf <i32, [{return Imm >=0 && Imm < 32;}]>;
 355 def bfemask : PatLeaf <(imm), [{return isMask_32(N->getZExtValue());}],
 356                             SDNodeXForm<imm, [{ return CurDAG->getTargetConstant(CountTrailingOnes_32(N->getZExtValue()), MVT::i32);}]>>;
 357
 358 class BFEPattern <Instruction BFE> : Pat <
 359   (and (srl i32:$x, legalshift32:$y), bfemask:$z),
 360   (BFE $x, $y, $z)
 361 >;
 362
 363 // rotr pattern
 364 class ROTRPattern <Instruction BIT_ALIGN> : Pat <
 365   (rotr i32:$src0, i32:$src1),
 366   (BIT_ALIGN $src0, $src0, $src1)
 367 >;
 368
 369 // 24-bit arithmetic patterns
 370 def umul24 : PatFrag <(ops node:$x, node:$y), (mul node:$x, node:$y)>;
 371
 372 /*
 373 class UMUL24Pattern <Instruction UMUL24> : Pat <
 374   (mul U24:$x, U24:$y),
 375   (UMUL24 $x, $y)
 376 >;
 377 */
 378
 379 include "R600Instructions.td"
 380
 381 include "SIInstrInfo.td"
 382