lib/Target/R600/AMDGPUInstructions.td

   1 //===-- AMDGPUInstructions.td - Common instruction defs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction defs that are common to all hw codegen
  11 // targets.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 class AMDGPUInst <dag outs, dag ins, string asm, list<dag> pattern> : Instruction {
  16   field bit isRegisterLoad = 0;
  17   field bit isRegisterStore = 0;
  18
  19   let Namespace = "AMDGPU";
  20   let OutOperandList = outs;
  21   let InOperandList = ins;
  22   let AsmString = asm;
  23   let Pattern = pattern;
  24   let Itinerary = NullALU;
  25
  26   let TSFlags{63} = isRegisterLoad;
  27   let TSFlags{62} = isRegisterStore;
  28 }
  29
  30 class AMDGPUShaderInst <dag outs, dag ins, string asm, list<dag> pattern>
  31     : AMDGPUInst<outs, ins, asm, pattern> {
  32
  33   field bits<32> Inst = 0xffffffff;
  34
  35 }
  36
  37 def InstFlag : OperandWithDefaultOps <i32, (ops (i32 0))>;
  38
  39 def COND_EQ : PatLeaf <
  40   (cond),
  41   [{switch(N->get()){{default: return false;
  42                      case ISD::SETOEQ: case ISD::SETUEQ:
  43                      case ISD::SETEQ: return true;}}}]
  44 >;
  45
  46 def COND_NE : PatLeaf <
  47   (cond),
  48   [{switch(N->get()){{default: return false;
  49                      case ISD::SETONE: case ISD::SETUNE:
  50                      case ISD::SETNE: return true;}}}]
  51 >;
  52 def COND_GT : PatLeaf <
  53   (cond),
  54   [{switch(N->get()){{default: return false;
  55                      case ISD::SETOGT: case ISD::SETUGT:
  56                      case ISD::SETGT: return true;}}}]
  57 >;
  58
  59 def COND_GE : PatLeaf <
  60   (cond),
  61   [{switch(N->get()){{default: return false;
  62                      case ISD::SETOGE: case ISD::SETUGE:
  63                      case ISD::SETGE: return true;}}}]
  64 >;
  65
  66 def COND_LT : PatLeaf <
  67   (cond),
  68   [{switch(N->get()){{default: return false;
  69                      case ISD::SETOLT: case ISD::SETULT:
  70                      case ISD::SETLT: return true;}}}]
  71 >;
  72
  73 def COND_LE : PatLeaf <
  74   (cond),
  75   [{switch(N->get()){{default: return false;
  76                      case ISD::SETOLE: case ISD::SETULE:
  77                      case ISD::SETLE: return true;}}}]
  78 >;
  79
  80 //===----------------------------------------------------------------------===//
  81 // Load/Store Pattern Fragments
  82 //===----------------------------------------------------------------------===//
  83
  84 def zextloadi8_global : PatFrag<(ops node:$ptr), (zextloadi8 node:$ptr), [{
  85     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
  86 }]>;
  87
  88 class Constants {
  89 int TWO_PI = 0x40c90fdb;
  90 int PI = 0x40490fdb;
  91 int TWO_PI_INV = 0x3e22f983;
  92 }
  93 def CONST : Constants;
  94
  95 def FP_ZERO : PatLeaf <
  96   (fpimm),
  97   [{return N->getValueAPF().isZero();}]
  98 >;
  99
 100 def FP_ONE : PatLeaf <
 101   (fpimm),
 102   [{return N->isExactlyValue(1.0);}]
 103 >;
 104
 105 let isCodeGenOnly = 1, isPseudo = 1 in {
 106
 107 let usesCustomInserter = 1  in {
 108
 109 class CLAMP <RegisterClass rc> : AMDGPUShaderInst <
 110   (outs rc:$dst),
 111   (ins rc:$src0),
 112   "CLAMP $dst, $src0",
 113   [(set rc:$dst, (int_AMDIL_clamp rc:$src0, (f32 FP_ZERO), (f32 FP_ONE)))]
 114 >;
 115
 116 class FABS <RegisterClass rc> : AMDGPUShaderInst <
 117   (outs rc:$dst),
 118   (ins rc:$src0),
 119   "FABS $dst, $src0",
 120   [(set rc:$dst, (fabs rc:$src0))]
 121 >;
 122
 123 class FNEG <RegisterClass rc> : AMDGPUShaderInst <
 124   (outs rc:$dst),
 125   (ins rc:$src0),
 126   "FNEG $dst, $src0",
 127   [(set rc:$dst, (fneg rc:$src0))]
 128 >;
 129
 130 def SHADER_TYPE : AMDGPUShaderInst <
 131   (outs),
 132   (ins i32imm:$type),
 133   "SHADER_TYPE $type",
 134   [(int_AMDGPU_shader_type imm:$type)]
 135 >;
 136
 137 } // usesCustomInserter = 1
 138
 139 multiclass RegisterLoadStore <RegisterClass dstClass, Operand addrClass,
 140                     ComplexPattern addrPat> {
 141   def RegisterLoad : AMDGPUShaderInst <
 142     (outs dstClass:$dst),
 143     (ins addrClass:$addr, i32imm:$chan),
 144     "RegisterLoad $dst, $addr",
 145     [(set (i32 dstClass:$dst), (AMDGPUregister_load addrPat:$addr,
 146                                                     (i32 timm:$chan)))]
 147   > {
 148     let isRegisterLoad = 1;
 149   }
 150
 151   def RegisterStore : AMDGPUShaderInst <
 152     (outs),
 153     (ins dstClass:$val, addrClass:$addr, i32imm:$chan),
 154     "RegisterStore $val, $addr",
 155     [(AMDGPUregister_store (i32 dstClass:$val), addrPat:$addr, (i32 timm:$chan))]
 156   > {
 157     let isRegisterStore = 1;
 158   }
 159 }
 160
 161 } // End isCodeGenOnly = 1, isPseudo = 1
 162
 163 /* Generic helper patterns for intrinsics */
 164 /* -------------------------------------- */
 165
 166 class POW_Common <AMDGPUInst log_ieee, AMDGPUInst exp_ieee, AMDGPUInst mul,
 167                   RegisterClass rc> : Pat <
 168   (fpow rc:$src0, rc:$src1),
 169   (exp_ieee (mul rc:$src1, (log_ieee rc:$src0)))
 170 >;
 171
 172 /* Other helper patterns */
 173 /* --------------------- */
 174
 175 /* Extract element pattern */
 176 class Extract_Element <ValueType sub_type, ValueType vec_type,
 177                      RegisterClass vec_class, int sub_idx,
 178                      SubRegIndex sub_reg>: Pat<
 179   (sub_type (vector_extract (vec_type vec_class:$src), sub_idx)),
 180   (EXTRACT_SUBREG vec_class:$src, sub_reg)
 181 >;
 182
 183 /* Insert element pattern */
 184 class Insert_Element <ValueType elem_type, ValueType vec_type,
 185                       RegisterClass elem_class, RegisterClass vec_class,
 186                       int sub_idx, SubRegIndex sub_reg> : Pat <
 187
 188   (vec_type (vector_insert (vec_type vec_class:$vec),
 189                            (elem_type elem_class:$elem), sub_idx)),
 190   (INSERT_SUBREG vec_class:$vec, elem_class:$elem, sub_reg)
 191 >;
 192
 193 // Vector Build pattern
 194 class Vector1_Build <ValueType vecType, RegisterClass vectorClass,
 195                      ValueType elemType, RegisterClass elemClass> : Pat <
 196   (vecType (build_vector (elemType elemClass:$src))),
 197   (vecType elemClass:$src)
 198 >;
 199
 200 class Vector2_Build <ValueType vecType, RegisterClass vectorClass,
 201                      ValueType elemType, RegisterClass elemClass> : Pat <
 202   (vecType (build_vector (elemType elemClass:$sub0), (elemType elemClass:$sub1))),
 203   (INSERT_SUBREG (INSERT_SUBREG
 204   (vecType (IMPLICIT_DEF)), elemClass:$sub0, sub0), elemClass:$sub1, sub1)
 205 >;
 206
 207 class Vector_Build <ValueType vecType, RegisterClass vectorClass,
 208                     ValueType elemType, RegisterClass elemClass> : Pat <
 209   (vecType (build_vector (elemType elemClass:$x), (elemType elemClass:$y),
 210                          (elemType elemClass:$z), (elemType elemClass:$w))),
 211   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 212   (vecType (IMPLICIT_DEF)), elemClass:$x, sub0), elemClass:$y, sub1),
 213                             elemClass:$z, sub2), elemClass:$w, sub3)
 214 >;
 215
 216 class Vector8_Build <ValueType vecType, RegisterClass vectorClass,
 217                      ValueType elemType, RegisterClass elemClass> : Pat <
 218   (vecType (build_vector (elemType elemClass:$sub0), (elemType elemClass:$sub1),
 219                          (elemType elemClass:$sub2), (elemType elemClass:$sub3),
 220                          (elemType elemClass:$sub4), (elemType elemClass:$sub5),
 221                          (elemType elemClass:$sub6), (elemType elemClass:$sub7))),
 222   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 223   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 224   (vecType (IMPLICIT_DEF)), elemClass:$sub0, sub0), elemClass:$sub1, sub1),
 225                             elemClass:$sub2, sub2), elemClass:$sub3, sub3),
 226                             elemClass:$sub4, sub4), elemClass:$sub5, sub5),
 227                             elemClass:$sub6, sub6), elemClass:$sub7, sub7)
 228 >;
 229
 230 class Vector16_Build <ValueType vecType, RegisterClass vectorClass,
 231                       ValueType elemType, RegisterClass elemClass> : Pat <
 232   (vecType (build_vector (elemType elemClass:$sub0), (elemType elemClass:$sub1),
 233                          (elemType elemClass:$sub2), (elemType elemClass:$sub3),
 234                          (elemType elemClass:$sub4), (elemType elemClass:$sub5),
 235                          (elemType elemClass:$sub6), (elemType elemClass:$sub7),
 236                          (elemType elemClass:$sub8), (elemType elemClass:$sub9),
 237                          (elemType elemClass:$sub10), (elemType elemClass:$sub11),
 238                          (elemType elemClass:$sub12), (elemType elemClass:$sub13),
 239                          (elemType elemClass:$sub14), (elemType elemClass:$sub15))),
 240   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 241   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 242   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 243   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 244   (vecType (IMPLICIT_DEF)), elemClass:$sub0, sub0), elemClass:$sub1, sub1),
 245                             elemClass:$sub2, sub2), elemClass:$sub3, sub3),
 246                             elemClass:$sub4, sub4), elemClass:$sub5, sub5),
 247                             elemClass:$sub6, sub6), elemClass:$sub7, sub7),
 248                             elemClass:$sub8, sub8), elemClass:$sub9, sub9),
 249                             elemClass:$sub10, sub10), elemClass:$sub11, sub11),
 250                             elemClass:$sub12, sub12), elemClass:$sub13, sub13),
 251                             elemClass:$sub14, sub14), elemClass:$sub15, sub15)
 252 >;
 253
 254 // bitconvert pattern
 255 class BitConvert <ValueType dt, ValueType st, RegisterClass rc> : Pat <
 256   (dt (bitconvert (st rc:$src0))),
 257   (dt rc:$src0)
 258 >;
 259
 260 class DwordAddrPat<ValueType vt, RegisterClass rc> : Pat <
 261   (vt (AMDGPUdwordaddr (vt rc:$addr))),
 262   (vt rc:$addr)
 263 >;
 264
 265 include "R600Instructions.td"
 266
 267 include "SIInstrInfo.td"
 268