lib/Target/R600/AMDGPUInstructions.td

   1 //===-- AMDGPUInstructions.td - Common instruction defs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction defs that are common to all hw codegen
  11 // targets.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 class AMDGPUInst <dag outs, dag ins, string asm, list<dag> pattern> : Instruction {
  16   field bit isRegisterLoad = 0;
  17   field bit isRegisterStore = 0;
  18
  19   let Namespace = "AMDGPU";
  20   let OutOperandList = outs;
  21   let InOperandList = ins;
  22   let AsmString = asm;
  23   let Pattern = pattern;
  24   let Itinerary = NullALU;
  25
  26   let TSFlags{63} = isRegisterLoad;
  27   let TSFlags{62} = isRegisterStore;
  28 }
  29
  30 class AMDGPUShaderInst <dag outs, dag ins, string asm, list<dag> pattern>
  31     : AMDGPUInst<outs, ins, asm, pattern> {
  32
  33   field bits<32> Inst = 0xffffffff;
  34
  35 }
  36
  37 def InstFlag : OperandWithDefaultOps <i32, (ops (i32 0))>;
  38
  39 def COND_EQ : PatLeaf <
  40   (cond),
  41   [{switch(N->get()){{default: return false;
  42                      case ISD::SETOEQ: case ISD::SETUEQ:
  43                      case ISD::SETEQ: return true;}}}]
  44 >;
  45
  46 def COND_NE : PatLeaf <
  47   (cond),
  48   [{switch(N->get()){{default: return false;
  49                      case ISD::SETONE: case ISD::SETUNE:
  50                      case ISD::SETNE: return true;}}}]
  51 >;
  52 def COND_GT : PatLeaf <
  53   (cond),
  54   [{switch(N->get()){{default: return false;
  55                      case ISD::SETOGT: case ISD::SETUGT:
  56                      case ISD::SETGT: return true;}}}]
  57 >;
  58
  59 def COND_GE : PatLeaf <
  60   (cond),
  61   [{switch(N->get()){{default: return false;
  62                      case ISD::SETOGE: case ISD::SETUGE:
  63                      case ISD::SETGE: return true;}}}]
  64 >;
  65
  66 def COND_LT : PatLeaf <
  67   (cond),
  68   [{switch(N->get()){{default: return false;
  69                      case ISD::SETOLT: case ISD::SETULT:
  70                      case ISD::SETLT: return true;}}}]
  71 >;
  72
  73 def COND_LE : PatLeaf <
  74   (cond),
  75   [{switch(N->get()){{default: return false;
  76                      case ISD::SETOLE: case ISD::SETULE:
  77                      case ISD::SETLE: return true;}}}]
  78 >;
  79
  80 def COND_NULL : PatLeaf <
  81   (cond),
  82   [{return false;}]
  83 >;
  84
  85 //===----------------------------------------------------------------------===//
  86 // Load/Store Pattern Fragments
  87 //===----------------------------------------------------------------------===//
  88
  89 def az_extload : PatFrag<(ops node:$ptr), (unindexedload node:$ptr), [{
  90   LoadSDNode *L = cast<LoadSDNode>(N);
  91   return L->getExtensionType() == ISD::ZEXTLOAD ||
  92          L->getExtensionType() == ISD::EXTLOAD;
  93 }]>;
  94
  95 def az_extloadi8 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
  96   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;
  97 }]>;
  98
  99 def az_extloadi8_global : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 100     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 101 }]>;
 102
 103 def az_extloadi8_constant : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 104     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 105 }]>;
 106
 107 def az_extloadi16 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
 108   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;
 109 }]>;
 110
 111 def az_extloadi16_global : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 112     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 113 }]>;
 114
 115 def az_extloadi16_constant : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 116     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 117 }]>;
 118
 119 def az_extloadi32 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
 120   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i32;
 121 }]>;
 122
 123 def az_extloadi32_global : PatFrag<(ops node:$ptr),
 124                                    (az_extloadi32 node:$ptr), [{
 125   return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 126 }]>;
 127
 128 def az_extloadi32_constant : PatFrag<(ops node:$ptr),
 129                                      (az_extloadi32 node:$ptr), [{
 130   return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 131 }]>;
 132
 133 def local_load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 134     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 135 }]>;
 136
 137 def local_store : PatFrag<(ops node:$val, node:$ptr),
 138                              (store node:$val, node:$ptr), [{
 139     return isLocalStore(dyn_cast<StoreSDNode>(N));
 140 }]>;
 141
 142 class Constants {
 143 int TWO_PI = 0x40c90fdb;
 144 int PI = 0x40490fdb;
 145 int TWO_PI_INV = 0x3e22f983;
 146 int FP_UINT_MAX_PLUS_1 = 0x4f800000;    // 1 << 32 in floating point encoding
 147 }
 148 def CONST : Constants;
 149
 150 def FP_ZERO : PatLeaf <
 151   (fpimm),
 152   [{return N->getValueAPF().isZero();}]
 153 >;
 154
 155 def FP_ONE : PatLeaf <
 156   (fpimm),
 157   [{return N->isExactlyValue(1.0);}]
 158 >;
 159
 160 let isCodeGenOnly = 1, isPseudo = 1 in {
 161
 162 let usesCustomInserter = 1  in {
 163
 164 class CLAMP <RegisterClass rc> : AMDGPUShaderInst <
 165   (outs rc:$dst),
 166   (ins rc:$src0),
 167   "CLAMP $dst, $src0",
 168   [(set f32:$dst, (int_AMDIL_clamp f32:$src0, (f32 FP_ZERO), (f32 FP_ONE)))]
 169 >;
 170
 171 class FABS <RegisterClass rc> : AMDGPUShaderInst <
 172   (outs rc:$dst),
 173   (ins rc:$src0),
 174   "FABS $dst, $src0",
 175   [(set f32:$dst, (fabs f32:$src0))]
 176 >;
 177
 178 class FNEG <RegisterClass rc> : AMDGPUShaderInst <
 179   (outs rc:$dst),
 180   (ins rc:$src0),
 181   "FNEG $dst, $src0",
 182   [(set f32:$dst, (fneg f32:$src0))]
 183 >;
 184
 185 } // usesCustomInserter = 1
 186
 187 multiclass RegisterLoadStore <RegisterClass dstClass, Operand addrClass,
 188                     ComplexPattern addrPat> {
 189   def RegisterLoad : AMDGPUShaderInst <
 190     (outs dstClass:$dst),
 191     (ins addrClass:$addr, i32imm:$chan),
 192     "RegisterLoad $dst, $addr",
 193     [(set i32:$dst, (AMDGPUregister_load addrPat:$addr, (i32 timm:$chan)))]
 194   > {
 195     let isRegisterLoad = 1;
 196   }
 197
 198   def RegisterStore : AMDGPUShaderInst <
 199     (outs),
 200     (ins dstClass:$val, addrClass:$addr, i32imm:$chan),
 201     "RegisterStore $val, $addr",
 202     [(AMDGPUregister_store i32:$val, addrPat:$addr, (i32 timm:$chan))]
 203   > {
 204     let isRegisterStore = 1;
 205   }
 206 }
 207
 208 } // End isCodeGenOnly = 1, isPseudo = 1
 209
 210 /* Generic helper patterns for intrinsics */
 211 /* -------------------------------------- */
 212
 213 class POW_Common <AMDGPUInst log_ieee, AMDGPUInst exp_ieee, AMDGPUInst mul>
 214   : Pat <
 215   (fpow f32:$src0, f32:$src1),
 216   (exp_ieee (mul f32:$src1, (log_ieee f32:$src0)))
 217 >;
 218
 219 /* Other helper patterns */
 220 /* --------------------- */
 221
 222 /* Extract element pattern */
 223 class Extract_Element <ValueType sub_type, ValueType vec_type, int sub_idx,
 224                        SubRegIndex sub_reg>
 225   : Pat<
 226   (sub_type (vector_extract vec_type:$src, sub_idx)),
 227   (EXTRACT_SUBREG $src, sub_reg)
 228 >;
 229
 230 /* Insert element pattern */
 231 class Insert_Element <ValueType elem_type, ValueType vec_type,
 232                       int sub_idx, SubRegIndex sub_reg>
 233   : Pat <
 234   (vector_insert vec_type:$vec, elem_type:$elem, sub_idx),
 235   (INSERT_SUBREG $vec, $elem, sub_reg)
 236 >;
 237
 238 // Vector Build pattern
 239 class Vector1_Build <ValueType vecType, ValueType elemType,
 240                      RegisterClass rc> : Pat <
 241   (vecType (build_vector elemType:$src)),
 242   (vecType (COPY_TO_REGCLASS $src, rc))
 243 >;
 244
 245 class Vector2_Build <ValueType vecType, ValueType elemType> : Pat <
 246   (vecType (build_vector elemType:$sub0, elemType:$sub1)),
 247   (INSERT_SUBREG (INSERT_SUBREG
 248     (vecType (IMPLICIT_DEF)), $sub0, sub0), $sub1, sub1)
 249 >;
 250
 251 class Vector4_Build <ValueType vecType, ValueType elemType> : Pat <
 252   (vecType (build_vector elemType:$x, elemType:$y, elemType:$z, elemType:$w)),
 253   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 254     (vecType (IMPLICIT_DEF)), $x, sub0), $y, sub1), $z, sub2), $w, sub3)
 255 >;
 256
 257 class Vector8_Build <ValueType vecType, ValueType elemType> : Pat <
 258   (vecType (build_vector elemType:$sub0, elemType:$sub1,
 259                          elemType:$sub2, elemType:$sub3,
 260                          elemType:$sub4, elemType:$sub5,
 261                          elemType:$sub6, elemType:$sub7)),
 262   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 263     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 264     (vecType (IMPLICIT_DEF)), $sub0, sub0), $sub1, sub1),
 265                               $sub2, sub2), $sub3, sub3),
 266                               $sub4, sub4), $sub5, sub5),
 267                               $sub6, sub6), $sub7, sub7)
 268 >;
 269
 270 class Vector16_Build <ValueType vecType, ValueType elemType> : Pat <
 271   (vecType (build_vector elemType:$sub0, elemType:$sub1,
 272                          elemType:$sub2, elemType:$sub3,
 273                          elemType:$sub4, elemType:$sub5,
 274                          elemType:$sub6, elemType:$sub7,
 275                          elemType:$sub8, elemType:$sub9,
 276                          elemType:$sub10, elemType:$sub11,
 277                          elemType:$sub12, elemType:$sub13,
 278                          elemType:$sub14, elemType:$sub15)),
 279   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 280     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 281     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 282     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 283     (vecType (IMPLICIT_DEF)), $sub0, sub0), $sub1, sub1),
 284                             $sub2, sub2), $sub3, sub3),
 285                             $sub4, sub4), $sub5, sub5),
 286                             $sub6, sub6), $sub7, sub7),
 287                             $sub8, sub8), $sub9, sub9),
 288                             $sub10, sub10), $sub11, sub11),
 289                             $sub12, sub12), $sub13, sub13),
 290                             $sub14, sub14), $sub15, sub15)
 291 >;
 292
 293 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 294 // can handle COPY instructions.
 295 // bitconvert pattern
 296 class BitConvert <ValueType dt, ValueType st, RegisterClass rc> : Pat <
 297   (dt (bitconvert (st rc:$src0))),
 298   (dt rc:$src0)
 299 >;
 300
 301 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 302 // can handle COPY instructions.
 303 class DwordAddrPat<ValueType vt, RegisterClass rc> : Pat <
 304   (vt (AMDGPUdwordaddr (vt rc:$addr))),
 305   (vt rc:$addr)
 306 >;
 307
 308 // BFI_INT patterns
 309
 310 multiclass BFIPatterns <Instruction BFI_INT> {
 311
 312   // Definition from ISA doc:
 313   // (y & x) | (z & ~x)
 314   def : Pat <
 315     (or (and i32:$y, i32:$x), (and i32:$z, (not i32:$x))),
 316     (BFI_INT $x, $y, $z)
 317   >;
 318
 319   // SHA-256 Ch function
 320   // z ^ (x & (y ^ z))
 321   def : Pat <
 322     (xor i32:$z, (and i32:$x, (xor i32:$y, i32:$z))),
 323     (BFI_INT $x, $y, $z)
 324   >;
 325
 326 }
 327
 328 // SHA-256 Ma patterns
 329
 330 // ((x & z) | (y & (x | z))) -> BFI_INT (XOR x, y), z, y
 331 class SHA256MaPattern <Instruction BFI_INT, Instruction XOR> : Pat <
 332   (or (and i32:$x, i32:$z), (and i32:$y, (or i32:$x, i32:$z))),
 333   (BFI_INT (XOR i32:$x, i32:$y), i32:$z, i32:$y)
 334 >;
 335
 336 // Bitfield extract patterns
 337
 338 def legalshift32 : ImmLeaf <i32, [{return Imm >=0 && Imm < 32;}]>;
 339 def bfemask : PatLeaf <(imm), [{return isMask_32(N->getZExtValue());}],
 340                             SDNodeXForm<imm, [{ return CurDAG->getTargetConstant(CountTrailingOnes_32(N->getZExtValue()), MVT::i32);}]>>;
 341
 342 class BFEPattern <Instruction BFE> : Pat <
 343   (and (srl i32:$x, legalshift32:$y), bfemask:$z),
 344   (BFE $x, $y, $z)
 345 >;
 346
 347 // rotr pattern
 348 class ROTRPattern <Instruction BIT_ALIGN> : Pat <
 349   (rotr i32:$src0, i32:$src1),
 350   (BIT_ALIGN $src0, $src0, $src1)
 351 >;
 352
 353 include "R600Instructions.td"
 354
 355 include "SIInstrInfo.td"
 356