lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class MachineRegisterInfo;
  25
  26 class AMDGPUTargetLowering : public TargetLowering {
  27 private:
  28   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  29   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  30
  31 protected:
  32
  33   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
  34   /// MachineFunction.
  35   ///
  36   /// \returns a RegisterSDNode representing Reg.
  37   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
  38                                        const TargetRegisterClass *RC,
  39                                        unsigned Reg, EVT VT) const;
  40   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  41                              SelectionDAG &DAG) const;
  42
  43   bool isHWTrueValue(SDValue Op) const;
  44   bool isHWFalseValue(SDValue Op) const;
  45
  46   void AnalyzeFormalArguments(CCState &State,
  47                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
  48
  49 public:
  50   AMDGPUTargetLowering(TargetMachine &TM);
  51
  52   virtual SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
  53                               bool isVarArg,
  54                               const SmallVectorImpl<ISD::OutputArg> &Outs,
  55                               const SmallVectorImpl<SDValue> &OutVals,
  56                               SDLoc DL, SelectionDAG &DAG) const;
  57   virtual SDValue LowerCall(CallLoweringInfo &CLI,
  58                             SmallVectorImpl<SDValue> &InVals) const {
  59     CLI.Callee.dump();
  60     llvm_unreachable("Undefined function");
  61   }
  62
  63   virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
  64   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
  65   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
  66   SDValue LowerMinMax(SDValue Op, SelectionDAG &DAG) const;
  67   virtual const char* getTargetNodeName(unsigned Opcode) const;
  68
  69   virtual SDNode *PostISelFolding(MachineSDNode *N, SelectionDAG &DAG) const {
  70     return N;
  71   }
  72
  73 // Functions defined in AMDILISelLowering.cpp
  74 public:
  75
  76   /// \brief Determine which of the bits specified in \p Mask are known to be
  77   /// either zero or one and return them in the \p KnownZero and \p KnownOne
  78   /// bitsets.
  79   virtual void computeMaskedBitsForTargetNode(const SDValue Op,
  80                                               APInt &KnownZero,
  81                                               APInt &KnownOne,
  82                                               const SelectionDAG &DAG,
  83                                               unsigned Depth = 0) const;
  84
  85   virtual bool getTgtMemIntrinsic(IntrinsicInfo &Info,
  86                                   const CallInst &I, unsigned Intrinsic) const;
  87
  88   /// We want to mark f32/f64 floating point values as legal.
  89   bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
  90
  91   /// We don't want to shrink f64/f32 constants.
  92   bool ShouldShrinkFPConstant(EVT VT) const;
  93
  94 private:
  95   void InitAMDILLowering();
  96   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
  97   SDValue LowerSREM8(SDValue Op, SelectionDAG &DAG) const;
  98   SDValue LowerSREM16(SDValue Op, SelectionDAG &DAG) const;
  99   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
 100   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
 101   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
 102   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
 103   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
 104   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
 105   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 106   EVT genIntType(uint32_t size = 32, uint32_t numEle = 1) const;
 107   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 108   SDValue LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
 109 };
 110
 111 namespace AMDGPUISD {
 112
 113 enum {
 114   // AMDIL ISD Opcodes
 115   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 116   CALL,        // Function call based on a single integer
 117   UMUL,        // 32bit unsigned multiplication
 118   DIV_INF,      // Divide with infinity returned on zero divisor
 119   RET_FLAG,
 120   BRANCH_COND,
 121   // End AMDIL ISD Opcodes
 122   DWORDADDR,
 123   FRACT,
 124   FMAX,
 125   SMAX,
 126   UMAX,
 127   FMIN,
 128   SMIN,
 129   UMIN,
 130   URECIP,
 131   DOT4,
 132   TEXTURE_FETCH,
 133   EXPORT,
 134   CONST_ADDRESS,
 135   REGISTER_LOAD,
 136   REGISTER_STORE,
 137   LAST_AMDGPU_ISD_NUMBER
 138 };
 139
 140
 141 } // End namespace AMDGPUISD
 142
 143 } // End namespace llvm
 144
 145 #endif // AMDGPUISELLOWERING_H