lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class MachineRegisterInfo;
  24
  25 class AMDGPUTargetLowering : public TargetLowering {
  26 private:
  27   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  28   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  29
  30 protected:
  31
  32   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
  33   /// MachineFunction.
  34   ///
  35   /// \returns a RegisterSDNode representing Reg.
  36   SDValue CreateLiveInRegister(SelectionDAG &DAG, const TargetRegisterClass *RC,
  37                                                   unsigned Reg, EVT VT) const;
  38
  39   bool isHWTrueValue(SDValue Op) const;
  40   bool isHWFalseValue(SDValue Op) const;
  41
  42 public:
  43   AMDGPUTargetLowering(TargetMachine &TM);
  44
  45   virtual SDValue LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv,
  46                              bool isVarArg,
  47                              const SmallVectorImpl<ISD::InputArg> &Ins,
  48                              DebugLoc DL, SelectionDAG &DAG,
  49                              SmallVectorImpl<SDValue> &InVals) const;
  50
  51   virtual SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
  52                               bool isVarArg,
  53                               const SmallVectorImpl<ISD::OutputArg> &Outs,
  54                               const SmallVectorImpl<SDValue> &OutVals,
  55                               DebugLoc DL, SelectionDAG &DAG) const;
  56   virtual SDValue LowerCall(CallLoweringInfo &CLI,
  57                             SmallVectorImpl<SDValue> &InVals) const {
  58     CLI.Callee.dump();
  59     llvm_unreachable("Undefined function");
  60   }
  61
  62   virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
  63   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
  64   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
  65   SDValue LowerMinMax(SDValue Op, SelectionDAG &DAG) const;
  66   virtual const char* getTargetNodeName(unsigned Opcode) const;
  67
  68 // Functions defined in AMDILISelLowering.cpp
  69 public:
  70
  71   /// \brief Determine which of the bits specified in \p Mask are known to be
  72   /// either zero or one and return them in the \p KnownZero and \p KnownOne
  73   /// bitsets.
  74   virtual void computeMaskedBitsForTargetNode(const SDValue Op,
  75                                               APInt &KnownZero,
  76                                               APInt &KnownOne,
  77                                               const SelectionDAG &DAG,
  78                                               unsigned Depth = 0) const;
  79
  80   virtual bool getTgtMemIntrinsic(IntrinsicInfo &Info,
  81                                   const CallInst &I, unsigned Intrinsic) const;
  82
  83   /// We want to mark f32/f64 floating point values as legal.
  84   bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
  85
  86   /// We don't want to shrink f64/f32 constants.
  87   bool ShouldShrinkFPConstant(EVT VT) const;
  88
  89 private:
  90   void InitAMDILLowering();
  91   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
  92   SDValue LowerSREM8(SDValue Op, SelectionDAG &DAG) const;
  93   SDValue LowerSREM16(SDValue Op, SelectionDAG &DAG) const;
  94   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
  95   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
  96   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
  97   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
  98   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
  99   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
 100   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 101   EVT genIntType(uint32_t size = 32, uint32_t numEle = 1) const;
 102   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 103   SDValue LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
 104 };
 105
 106 namespace AMDGPUISD {
 107
 108 enum {
 109   // AMDIL ISD Opcodes
 110   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 111   MAD,         // 32bit Fused Multiply Add instruction
 112   CALL,        // Function call based on a single integer
 113   UMUL,        // 32bit unsigned multiplication
 114   DIV_INF,      // Divide with infinity returned on zero divisor
 115   RET_FLAG,
 116   BRANCH_COND,
 117   // End AMDIL ISD Opcodes
 118   BITALIGN,
 119   DWORDADDR,
 120   FRACT,
 121   FMAX,
 122   SMAX,
 123   UMAX,
 124   FMIN,
 125   SMIN,
 126   UMIN,
 127   URECIP,
 128   EXPORT,
 129   CONST_ADDRESS,
 130   REGISTER_LOAD,
 131   REGISTER_STORE,
 132   LAST_AMDGPU_ISD_NUMBER
 133 };
 134
 135
 136 } // End namespace AMDGPUISD
 137
 138 namespace SIISD {
 139
 140 enum {
 141   SI_FIRST = AMDGPUISD::LAST_AMDGPU_ISD_NUMBER,
 142   VCC_AND,
 143   VCC_BITCAST
 144 };
 145
 146 } // End namespace SIISD
 147
 148 } // End namespace llvm
 149
 150 #endif // AMDGPUISELLOWERING_H