lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  17 #define LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45
  46   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerFREM(SDValue Op, SelectionDAG &DAG) const;
  48   SDValue LowerFCEIL(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerFRINT(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const;
  52   SDValue LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const;
  53
  54   SDValue LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG, bool Signed) const;
  55   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  56   SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  57
  58   SDValue ExpandSIGN_EXTEND_INREG(SDValue Op,
  59                                   unsigned BitsDiff,
  60                                   SelectionDAG &DAG) const;
  61   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
  62
  63   SDValue performStoreCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  64   SDValue performMulCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  65
  66 protected:
  67   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  68   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  69
  70   virtual SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  71                                      SelectionDAG &DAG) const;
  72
  73   /// \brief Split a vector load into a scalar load of each component.
  74   SDValue ScalarizeVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  75
  76   /// \brief Split a vector load into 2 loads of half the vector.
  77   SDValue SplitVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  78
  79   /// \brief Split a vector store into a scalar store of each component.
  80   SDValue ScalarizeVectorStore(SDValue Op, SelectionDAG &DAG) const;
  81
  82   /// \brief Split a vector store into 2 stores of half the vector.
  83   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  84
  85   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  86   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  87   SDValue LowerSDIVREM(SDValue Op, SelectionDAG &DAG) const;
  88   SDValue LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const;
  89   bool isHWTrueValue(SDValue Op) const;
  90   bool isHWFalseValue(SDValue Op) const;
  91
  92   /// The SelectionDAGBuilder will automatically promote function arguments
  93   /// with illegal types.  However, this does not work for the AMDGPU targets
  94   /// since the function arguments are stored in memory as these illegal types.
  95   /// In order to handle this properly we need to get the origianl types sizes
  96   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  97   /// passing them to AnalyzeFormalArguments()
  98   void getOriginalFunctionArgs(SelectionDAG &DAG,
  99                                const Function *F,
 100                                const SmallVectorImpl<ISD::InputArg> &Ins,
 101                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
 102   void AnalyzeFormalArguments(CCState &State,
 103                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
 104
 105 public:
 106   AMDGPUTargetLowering(TargetMachine &TM);
 107
 108   bool isFAbsFree(EVT VT) const override;
 109   bool isFNegFree(EVT VT) const override;
 110   bool isTruncateFree(EVT Src, EVT Dest) const override;
 111   bool isTruncateFree(Type *Src, Type *Dest) const override;
 112
 113   bool isZExtFree(Type *Src, Type *Dest) const override;
 114   bool isZExtFree(EVT Src, EVT Dest) const override;
 115   bool isZExtFree(SDValue Val, EVT VT2) const override;
 116
 117   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 118
 119   MVT getVectorIdxTy() const override;
 120   bool isSelectSupported(SelectSupportKind) const override;
 121
 122   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 123   bool ShouldShrinkFPConstant(EVT VT) const override;
 124
 125   bool isLoadBitCastBeneficial(EVT, EVT) const override;
 126   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
 127                       bool isVarArg,
 128                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 129                       const SmallVectorImpl<SDValue> &OutVals,
 130                       SDLoc DL, SelectionDAG &DAG) const override;
 131   SDValue LowerCall(CallLoweringInfo &CLI,
 132                     SmallVectorImpl<SDValue> &InVals) const override;
 133
 134   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 135   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 136   void ReplaceNodeResults(SDNode * N,
 137                           SmallVectorImpl<SDValue> &Results,
 138                           SelectionDAG &DAG) const override;
 139
 140   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 141   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 142   SDValue CombineMinMax(SDNode *N, SelectionDAG &DAG) const;
 143   const char* getTargetNodeName(unsigned Opcode) const override;
 144
 145   virtual SDNode *PostISelFolding(MachineSDNode *N,
 146                                   SelectionDAG &DAG) const {
 147     return N;
 148   }
 149
 150   /// \brief Determine which of the bits specified in \p Mask are known to be
 151   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 152   /// bitsets.
 153   void computeKnownBitsForTargetNode(const SDValue Op,
 154                                      APInt &KnownZero,
 155                                      APInt &KnownOne,
 156                                      const SelectionDAG &DAG,
 157                                      unsigned Depth = 0) const override;
 158
 159   unsigned ComputeNumSignBitsForTargetNode(SDValue Op, const SelectionDAG &DAG,
 160                                            unsigned Depth = 0) const override;
 161
 162   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
 163   /// MachineFunction.
 164   ///
 165   /// \returns a RegisterSDNode representing Reg.
 166   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
 167                                        const TargetRegisterClass *RC,
 168                                        unsigned Reg, EVT VT) const;
 169 };
 170
 171 namespace AMDGPUISD {
 172
 173 enum {
 174   // AMDIL ISD Opcodes
 175   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 176   CALL,        // Function call based on a single integer
 177   UMUL,        // 32bit unsigned multiplication
 178   RET_FLAG,
 179   BRANCH_COND,
 180   // End AMDIL ISD Opcodes
 181   DWORDADDR,
 182   FRACT,
 183   CLAMP,
 184   MAD, // Multiply + add with same result as the separate operations.
 185
 186   // SIN_HW, COS_HW - f32 for SI, 1 ULP max error, valid from -100 pi to 100 pi.
 187   // Denormals handled on some parts.
 188   COS_HW,
 189   SIN_HW,
 190   FMAX,
 191   SMAX,
 192   UMAX,
 193   FMIN,
 194   SMIN,
 195   UMIN,
 196   URECIP,
 197   DIV_SCALE,
 198   DIV_FMAS,
 199   DIV_FIXUP,
 200   TRIG_PREOP, // 1 ULP max error for f64
 201
 202   // RCP, RSQ - For f32, 1 ULP max error, no denormal handling.
 203   //            For f64, max error 2^29 ULP, handles denormals.
 204   RCP,
 205   RSQ,
 206   RSQ_LEGACY,
 207   RSQ_CLAMPED,
 208   LDEXP,
 209   DOT4,
 210   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 211   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 212   BFI, // (src0 & src1) | (~src0 & src2)
 213   BFM, // Insert a range of bits into a 32-bit word.
 214   BREV, // Reverse bits.
 215   MUL_U24,
 216   MUL_I24,
 217   MAD_U24,
 218   MAD_I24,
 219   TEXTURE_FETCH,
 220   EXPORT,
 221   CONST_ADDRESS,
 222   REGISTER_LOAD,
 223   REGISTER_STORE,
 224   LOAD_INPUT,
 225   SAMPLE,
 226   SAMPLEB,
 227   SAMPLED,
 228   SAMPLEL,
 229
 230   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 231   CVT_F32_UBYTE0,
 232   CVT_F32_UBYTE1,
 233   CVT_F32_UBYTE2,
 234   CVT_F32_UBYTE3,
 235   /// This node is for VLIW targets and it is used to represent a vector
 236   /// that is stored in consecutive registers with the same channel.
 237   /// For example:
 238   ///   |X  |Y|Z|W|
 239   /// T0|v.x| | | |
 240   /// T1|v.y| | | |
 241   /// T2|v.z| | | |
 242   /// T3|v.w| | | |
 243   BUILD_VERTICAL_VECTOR,
 244   /// Pointer to the start of the shader's constant data.
 245   CONST_DATA_PTR,
 246   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 247   STORE_MSKOR,
 248   LOAD_CONSTANT,
 249   TBUFFER_STORE_FORMAT,
 250   LAST_AMDGPU_ISD_NUMBER
 251 };
 252
 253
 254 } // End namespace AMDGPUISD
 255
 256 } // End namespace llvm
 257
 258 #endif