lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45
  46   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
  48   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
  52   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
  53   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  54   SDValue LowerFRINT(SDValue Op, SelectionDAG &DAG) const;
  55   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  56
  57   SDValue ExpandSIGN_EXTEND_INREG(SDValue Op,
  58                                   unsigned BitsDiff,
  59                                   SelectionDAG &DAG) const;
  60   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
  61
  62 protected:
  63   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  64   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  65
  66   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
  67   /// MachineFunction.
  68   ///
  69   /// \returns a RegisterSDNode representing Reg.
  70   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
  71                                        const TargetRegisterClass *RC,
  72                                        unsigned Reg, EVT VT) const;
  73   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  74                              SelectionDAG &DAG) const;
  75   /// \brief Split a vector load into multiple scalar loads.
  76   SDValue SplitVectorLoad(const SDValue &Op, SelectionDAG &DAG) const;
  77   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  78   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  79   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  80   bool isHWTrueValue(SDValue Op) const;
  81   bool isHWFalseValue(SDValue Op) const;
  82
  83   /// The SelectionDAGBuilder will automatically promote function arguments
  84   /// with illegal types.  However, this does not work for the AMDGPU targets
  85   /// since the function arguments are stored in memory as these illegal types.
  86   /// In order to handle this properly we need to get the origianl types sizes
  87   /// from the LLVM IR Function and fixup the ISD:InputArg values before
  88   /// passing them to AnalyzeFormalArguments()
  89   void getOriginalFunctionArgs(SelectionDAG &DAG,
  90                                const Function *F,
  91                                const SmallVectorImpl<ISD::InputArg> &Ins,
  92                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
  93   void AnalyzeFormalArguments(CCState &State,
  94                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
  95
  96 public:
  97   AMDGPUTargetLowering(TargetMachine &TM);
  98
  99   bool isFAbsFree(EVT VT) const override;
 100   bool isFNegFree(EVT VT) const override;
 101   bool isTruncateFree(EVT Src, EVT Dest) const override;
 102   bool isTruncateFree(Type *Src, Type *Dest) const override;
 103
 104   bool isZExtFree(Type *Src, Type *Dest) const override;
 105   bool isZExtFree(EVT Src, EVT Dest) const override;
 106
 107   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 108
 109   MVT getVectorIdxTy() const override;
 110
 111   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 112   bool ShouldShrinkFPConstant(EVT VT) const override;
 113
 114   bool isLoadBitCastBeneficial(EVT, EVT) const override;
 115   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
 116                       bool isVarArg,
 117                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 118                       const SmallVectorImpl<SDValue> &OutVals,
 119                       SDLoc DL, SelectionDAG &DAG) const override;
 120   SDValue LowerCall(CallLoweringInfo &CLI,
 121                     SmallVectorImpl<SDValue> &InVals) const override;
 122
 123   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 124   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 125   void ReplaceNodeResults(SDNode * N,
 126                           SmallVectorImpl<SDValue> &Results,
 127                           SelectionDAG &DAG) const override;
 128
 129   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 130   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 131   SDValue CombineMinMax(SDNode *N, SelectionDAG &DAG) const;
 132   const char* getTargetNodeName(unsigned Opcode) const override;
 133
 134   virtual SDNode *PostISelFolding(MachineSDNode *N,
 135                                   SelectionDAG &DAG) const {
 136     return N;
 137   }
 138
 139   /// \brief Determine which of the bits specified in \p Mask are known to be
 140   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 141   /// bitsets.
 142   void computeKnownBitsForTargetNode(const SDValue Op,
 143                                      APInt &KnownZero,
 144                                      APInt &KnownOne,
 145                                      const SelectionDAG &DAG,
 146                                      unsigned Depth = 0) const override;
 147
 148   virtual unsigned ComputeNumSignBitsForTargetNode(
 149     SDValue Op,
 150     const SelectionDAG &DAG,
 151     unsigned Depth = 0) const override;
 152
 153 private:
 154   // Functions defined in AMDILISelLowering.cpp
 155   void InitAMDILLowering();
 156   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 157 };
 158
 159 namespace AMDGPUISD {
 160
 161 enum {
 162   // AMDIL ISD Opcodes
 163   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 164   CALL,        // Function call based on a single integer
 165   UMUL,        // 32bit unsigned multiplication
 166   DIV_INF,      // Divide with infinity returned on zero divisor
 167   RET_FLAG,
 168   BRANCH_COND,
 169   // End AMDIL ISD Opcodes
 170   DWORDADDR,
 171   FRACT,
 172   CLAMP,
 173   COS_HW,
 174   SIN_HW,
 175   FMAX,
 176   SMAX,
 177   UMAX,
 178   FMIN,
 179   SMIN,
 180   UMIN,
 181   URECIP,
 182   DOT4,
 183   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 184   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 185   BFI, // (src0 & src1) | (~src0 & src2)
 186   BFM, // Insert a range of bits into a 32-bit word.
 187   MUL_U24,
 188   MUL_I24,
 189   MAD_U24,
 190   MAD_I24,
 191   TEXTURE_FETCH,
 192   EXPORT,
 193   CONST_ADDRESS,
 194   REGISTER_LOAD,
 195   REGISTER_STORE,
 196   LOAD_INPUT,
 197   SAMPLE,
 198   SAMPLEB,
 199   SAMPLED,
 200   SAMPLEL,
 201
 202   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 203   CVT_F32_UBYTE0,
 204   CVT_F32_UBYTE1,
 205   CVT_F32_UBYTE2,
 206   CVT_F32_UBYTE3,
 207   /// This node is for VLIW targets and it is used to represent a vector
 208   /// that is stored in consecutive registers with the same channel.
 209   /// For example:
 210   ///   |X  |Y|Z|W|
 211   /// T0|v.x| | | |
 212   /// T1|v.y| | | |
 213   /// T2|v.z| | | |
 214   /// T3|v.w| | | |
 215   BUILD_VERTICAL_VECTOR,
 216   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 217   STORE_MSKOR,
 218   LOAD_CONSTANT,
 219   TBUFFER_STORE_FORMAT,
 220   LAST_AMDGPU_ISD_NUMBER
 221 };
 222
 223
 224 } // End namespace AMDGPUISD
 225
 226 } // End namespace llvm
 227
 228 #endif // AMDGPUISELLOWERING_H