lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  17 #define LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45
  46   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerFREM(SDValue Op, SelectionDAG &DAG) const;
  48   SDValue LowerFCEIL(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerFRINT(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const;
  52   SDValue LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const;
  53
  54   SDValue LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG, bool Signed) const;
  55   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  56   SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  57
  58   SDValue LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG, bool Signed) const;
  59   SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
  60   SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
  61
  62   SDValue ExpandSIGN_EXTEND_INREG(SDValue Op,
  63                                   unsigned BitsDiff,
  64                                   SelectionDAG &DAG) const;
  65   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
  66
  67   SDValue performStoreCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  68   SDValue performMulCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  69
  70 protected:
  71   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  72   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  73
  74   virtual SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  75                                      SelectionDAG &DAG) const;
  76
  77   /// \brief Split a vector load into a scalar load of each component.
  78   SDValue ScalarizeVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  79
  80   /// \brief Split a vector load into 2 loads of half the vector.
  81   SDValue SplitVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  82
  83   /// \brief Split a vector store into a scalar store of each component.
  84   SDValue ScalarizeVectorStore(SDValue Op, SelectionDAG &DAG) const;
  85
  86   /// \brief Split a vector store into 2 stores of half the vector.
  87   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  88
  89   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  90   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  91   SDValue LowerSDIVREM(SDValue Op, SelectionDAG &DAG) const;
  92   SDValue LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const;
  93   bool isHWTrueValue(SDValue Op) const;
  94   bool isHWFalseValue(SDValue Op) const;
  95
  96   /// The SelectionDAGBuilder will automatically promote function arguments
  97   /// with illegal types.  However, this does not work for the AMDGPU targets
  98   /// since the function arguments are stored in memory as these illegal types.
  99   /// In order to handle this properly we need to get the origianl types sizes
 100   /// from the LLVM IR Function and fixup the ISD:InputArg values before
 101   /// passing them to AnalyzeFormalArguments()
 102   void getOriginalFunctionArgs(SelectionDAG &DAG,
 103                                const Function *F,
 104                                const SmallVectorImpl<ISD::InputArg> &Ins,
 105                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
 106   void AnalyzeFormalArguments(CCState &State,
 107                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
 108
 109 public:
 110   AMDGPUTargetLowering(TargetMachine &TM);
 111
 112   bool isFAbsFree(EVT VT) const override;
 113   bool isFNegFree(EVT VT) const override;
 114   bool isTruncateFree(EVT Src, EVT Dest) const override;
 115   bool isTruncateFree(Type *Src, Type *Dest) const override;
 116
 117   bool isZExtFree(Type *Src, Type *Dest) const override;
 118   bool isZExtFree(EVT Src, EVT Dest) const override;
 119   bool isZExtFree(SDValue Val, EVT VT2) const override;
 120
 121   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 122
 123   MVT getVectorIdxTy() const override;
 124   bool isSelectSupported(SelectSupportKind) const override;
 125
 126   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 127   bool ShouldShrinkFPConstant(EVT VT) const override;
 128
 129   bool isLoadBitCastBeneficial(EVT, EVT) const override;
 130   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
 131                       bool isVarArg,
 132                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 133                       const SmallVectorImpl<SDValue> &OutVals,
 134                       SDLoc DL, SelectionDAG &DAG) const override;
 135   SDValue LowerCall(CallLoweringInfo &CLI,
 136                     SmallVectorImpl<SDValue> &InVals) const override;
 137
 138   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 139   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 140   void ReplaceNodeResults(SDNode * N,
 141                           SmallVectorImpl<SDValue> &Results,
 142                           SelectionDAG &DAG) const override;
 143
 144   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 145   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 146   SDValue CombineMinMax(SDNode *N, SelectionDAG &DAG) const;
 147   const char* getTargetNodeName(unsigned Opcode) const override;
 148
 149   virtual SDNode *PostISelFolding(MachineSDNode *N,
 150                                   SelectionDAG &DAG) const {
 151     return N;
 152   }
 153
 154   /// \brief Determine which of the bits specified in \p Mask are known to be
 155   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 156   /// bitsets.
 157   void computeKnownBitsForTargetNode(const SDValue Op,
 158                                      APInt &KnownZero,
 159                                      APInt &KnownOne,
 160                                      const SelectionDAG &DAG,
 161                                      unsigned Depth = 0) const override;
 162
 163   unsigned ComputeNumSignBitsForTargetNode(SDValue Op, const SelectionDAG &DAG,
 164                                            unsigned Depth = 0) const override;
 165
 166   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
 167   /// MachineFunction.
 168   ///
 169   /// \returns a RegisterSDNode representing Reg.
 170   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
 171                                        const TargetRegisterClass *RC,
 172                                        unsigned Reg, EVT VT) const;
 173 };
 174
 175 namespace AMDGPUISD {
 176
 177 enum {
 178   // AMDIL ISD Opcodes
 179   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 180   CALL,        // Function call based on a single integer
 181   UMUL,        // 32bit unsigned multiplication
 182   RET_FLAG,
 183   BRANCH_COND,
 184   // End AMDIL ISD Opcodes
 185   DWORDADDR,
 186   FRACT,
 187   CLAMP,
 188   MAD, // Multiply + add with same result as the separate operations.
 189
 190   // SIN_HW, COS_HW - f32 for SI, 1 ULP max error, valid from -100 pi to 100 pi.
 191   // Denormals handled on some parts.
 192   COS_HW,
 193   SIN_HW,
 194   FMAX,
 195   SMAX,
 196   UMAX,
 197   FMIN,
 198   SMIN,
 199   UMIN,
 200   URECIP,
 201   DIV_SCALE,
 202   DIV_FMAS,
 203   DIV_FIXUP,
 204   TRIG_PREOP, // 1 ULP max error for f64
 205
 206   // RCP, RSQ - For f32, 1 ULP max error, no denormal handling.
 207   //            For f64, max error 2^29 ULP, handles denormals.
 208   RCP,
 209   RSQ,
 210   RSQ_LEGACY,
 211   RSQ_CLAMPED,
 212   LDEXP,
 213   DOT4,
 214   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 215   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 216   BFI, // (src0 & src1) | (~src0 & src2)
 217   BFM, // Insert a range of bits into a 32-bit word.
 218   BREV, // Reverse bits.
 219   MUL_U24,
 220   MUL_I24,
 221   MAD_U24,
 222   MAD_I24,
 223   TEXTURE_FETCH,
 224   EXPORT,
 225   CONST_ADDRESS,
 226   REGISTER_LOAD,
 227   REGISTER_STORE,
 228   LOAD_INPUT,
 229   SAMPLE,
 230   SAMPLEB,
 231   SAMPLED,
 232   SAMPLEL,
 233
 234   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 235   CVT_F32_UBYTE0,
 236   CVT_F32_UBYTE1,
 237   CVT_F32_UBYTE2,
 238   CVT_F32_UBYTE3,
 239   /// This node is for VLIW targets and it is used to represent a vector
 240   /// that is stored in consecutive registers with the same channel.
 241   /// For example:
 242   ///   |X  |Y|Z|W|
 243   /// T0|v.x| | | |
 244   /// T1|v.y| | | |
 245   /// T2|v.z| | | |
 246   /// T3|v.w| | | |
 247   BUILD_VERTICAL_VECTOR,
 248   /// Pointer to the start of the shader's constant data.
 249   CONST_DATA_PTR,
 250   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 251   STORE_MSKOR,
 252   LOAD_CONSTANT,
 253   TBUFFER_STORE_FORMAT,
 254   LAST_AMDGPU_ISD_NUMBER
 255 };
 256
 257
 258 } // End namespace AMDGPUISD
 259
 260 } // End namespace llvm
 261
 262 #endif