lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef AMDGPUISELLOWERING_H
  17 #define AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class MachineRegisterInfo;
  25
  26 class AMDGPUTargetLowering : public TargetLowering {
  27 private:
  28   void ExtractVectorElements(SDValue Op, SelectionDAG &DAG,
  29                              SmallVectorImpl<SDValue> &Args,
  30                              unsigned Start, unsigned Count) const;
  31   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  32   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  33   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  34   /// \brief Lower vector stores by merging the vector elements into an integer
  35   /// of the same bitwidth.
  36   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  37   /// \brief Split a vector store into multiple scalar stores.
  38   /// \returns The resulting chain.
  39   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  40   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  41
  42 protected:
  43
  44   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
  45   /// MachineFunction.
  46   ///
  47   /// \returns a RegisterSDNode representing Reg.
  48   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
  49                                        const TargetRegisterClass *RC,
  50                                        unsigned Reg, EVT VT) const;
  51   SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  52                              SelectionDAG &DAG) const;
  53   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  54   bool isHWTrueValue(SDValue Op) const;
  55   bool isHWFalseValue(SDValue Op) const;
  56
  57   void AnalyzeFormalArguments(CCState &State,
  58                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
  59
  60 public:
  61   AMDGPUTargetLowering(TargetMachine &TM);
  62
  63   virtual bool isFAbsFree(EVT VT) const;
  64   virtual bool isFNegFree(EVT VT) const;
  65   virtual MVT getVectorIdxTy() const;
  66   virtual SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
  67                               bool isVarArg,
  68                               const SmallVectorImpl<ISD::OutputArg> &Outs,
  69                               const SmallVectorImpl<SDValue> &OutVals,
  70                               SDLoc DL, SelectionDAG &DAG) const;
  71   virtual SDValue LowerCall(CallLoweringInfo &CLI,
  72                             SmallVectorImpl<SDValue> &InVals) const {
  73     CLI.Callee.dump();
  74     llvm_unreachable("Undefined function");
  75   }
  76
  77   virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
  78   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
  79   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
  80   SDValue LowerMinMax(SDValue Op, SelectionDAG &DAG) const;
  81   virtual const char* getTargetNodeName(unsigned Opcode) const;
  82
  83   virtual SDNode *PostISelFolding(MachineSDNode *N, SelectionDAG &DAG) const {
  84     return N;
  85   }
  86
  87 // Functions defined in AMDILISelLowering.cpp
  88 public:
  89
  90   /// \brief Determine which of the bits specified in \p Mask are known to be
  91   /// either zero or one and return them in the \p KnownZero and \p KnownOne
  92   /// bitsets.
  93   virtual void computeMaskedBitsForTargetNode(const SDValue Op,
  94                                               APInt &KnownZero,
  95                                               APInt &KnownOne,
  96                                               const SelectionDAG &DAG,
  97                                               unsigned Depth = 0) const;
  98
  99   virtual bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 100                                   const CallInst &I, unsigned Intrinsic) const;
 101
 102   /// We want to mark f32/f64 floating point values as legal.
 103   bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 104
 105   /// We don't want to shrink f64/f32 constants.
 106   bool ShouldShrinkFPConstant(EVT VT) const;
 107
 108 private:
 109   void InitAMDILLowering();
 110   SDValue LowerSREM(SDValue Op, SelectionDAG &DAG) const;
 111   SDValue LowerSREM8(SDValue Op, SelectionDAG &DAG) const;
 112   SDValue LowerSREM16(SDValue Op, SelectionDAG &DAG) const;
 113   SDValue LowerSREM32(SDValue Op, SelectionDAG &DAG) const;
 114   SDValue LowerSREM64(SDValue Op, SelectionDAG &DAG) const;
 115   SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
 116   SDValue LowerSDIV24(SDValue Op, SelectionDAG &DAG) const;
 117   SDValue LowerSDIV32(SDValue Op, SelectionDAG &DAG) const;
 118   SDValue LowerSDIV64(SDValue Op, SelectionDAG &DAG) const;
 119   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 120   EVT genIntType(uint32_t size = 32, uint32_t numEle = 1) const;
 121   SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 122   SDValue LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const;
 123 };
 124
 125 namespace AMDGPUISD {
 126
 127 enum {
 128   // AMDIL ISD Opcodes
 129   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 130   CALL,        // Function call based on a single integer
 131   UMUL,        // 32bit unsigned multiplication
 132   DIV_INF,      // Divide with infinity returned on zero divisor
 133   RET_FLAG,
 134   BRANCH_COND,
 135   // End AMDIL ISD Opcodes
 136   DWORDADDR,
 137   FRACT,
 138   COS_HW,
 139   SIN_HW,
 140   FMAX,
 141   SMAX,
 142   UMAX,
 143   FMIN,
 144   SMIN,
 145   UMIN,
 146   URECIP,
 147   DOT4,
 148   TEXTURE_FETCH,
 149   EXPORT,
 150   CONST_ADDRESS,
 151   REGISTER_LOAD,
 152   REGISTER_STORE,
 153   LOAD_INPUT,
 154   SAMPLE,
 155   SAMPLEB,
 156   SAMPLED,
 157   SAMPLEL,
 158   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 159   STORE_MSKOR,
 160   LOAD_CONSTANT,
 161   LAST_AMDGPU_ISD_NUMBER
 162 };
 163
 164
 165 } // End namespace AMDGPUISD
 166
 167 } // End namespace llvm
 168
 169 #endif // AMDGPUISELLOWERING_H