lib/Target/R600/AMDGPUISelLowering.h

   1 //===-- AMDGPUISelLowering.h - AMDGPU Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition of the TargetLowering class that is common
  12 /// to all AMD GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #ifndef LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  17 #define LLVM_LIB_TARGET_R600_AMDGPUISELLOWERING_H
  18
  19 #include "llvm/Target/TargetLowering.h"
  20
  21 namespace llvm {
  22
  23 class AMDGPUMachineFunction;
  24 class AMDGPUSubtarget;
  25 class MachineRegisterInfo;
  26
  27 class AMDGPUTargetLowering : public TargetLowering {
  28 protected:
  29   const AMDGPUSubtarget *Subtarget;
  30
  31 private:
  32   SDValue LowerConstantInitializer(const Constant* Init, const GlobalValue *GV,
  33                                    const SDValue &InitPtr,
  34                                    SDValue Chain,
  35                                    SelectionDAG &DAG) const;
  36   SDValue LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const;
  37   SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
  38   SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
  39   SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
  40   /// \brief Lower vector stores by merging the vector elements into an integer
  41   /// of the same bitwidth.
  42   SDValue MergeVectorStore(const SDValue &Op, SelectionDAG &DAG) const;
  43   /// \brief Split a vector store into multiple scalar stores.
  44   /// \returns The resulting chain.
  45
  46   SDValue LowerUDIVREM(SDValue Op, SelectionDAG &DAG) const;
  47   SDValue LowerFREM(SDValue Op, SelectionDAG &DAG) const;
  48   SDValue LowerFCEIL(SDValue Op, SelectionDAG &DAG) const;
  49   SDValue LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const;
  50   SDValue LowerFRINT(SDValue Op, SelectionDAG &DAG) const;
  51   SDValue LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const;
  52   SDValue LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const;
  53
  54   SDValue LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG, bool Signed) const;
  55   SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  56   SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
  57
  58   SDValue LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG, bool Signed) const;
  59   SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
  60   SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
  61
  62   SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
  63
  64   SDValue performStoreCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  65   SDValue performMulCombine(SDNode *N, DAGCombinerInfo &DCI) const;
  66
  67 protected:
  68   static EVT getEquivalentMemType(LLVMContext &Context, EVT VT);
  69   static EVT getEquivalentLoadRegType(LLVMContext &Context, EVT VT);
  70
  71   virtual SDValue LowerGlobalAddress(AMDGPUMachineFunction *MFI, SDValue Op,
  72                                      SelectionDAG &DAG) const;
  73
  74   /// \brief Split a vector load into a scalar load of each component.
  75   SDValue ScalarizeVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  76
  77   /// \brief Split a vector load into 2 loads of half the vector.
  78   SDValue SplitVectorLoad(SDValue Op, SelectionDAG &DAG) const;
  79
  80   /// \brief Split a vector store into a scalar store of each component.
  81   SDValue ScalarizeVectorStore(SDValue Op, SelectionDAG &DAG) const;
  82
  83   /// \brief Split a vector store into 2 stores of half the vector.
  84   SDValue SplitVectorStore(SDValue Op, SelectionDAG &DAG) const;
  85
  86   SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
  87   SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
  88   SDValue LowerSDIVREM(SDValue Op, SelectionDAG &DAG) const;
  89   SDValue LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const;
  90   void LowerUDIVREM64(SDValue Op, SelectionDAG &DAG,
  91                                     SmallVectorImpl<SDValue> &Results) const;
  92   bool isHWTrueValue(SDValue Op) const;
  93   bool isHWFalseValue(SDValue Op) const;
  94
  95   /// The SelectionDAGBuilder will automatically promote function arguments
  96   /// with illegal types.  However, this does not work for the AMDGPU targets
  97   /// since the function arguments are stored in memory as these illegal types.
  98   /// In order to handle this properly we need to get the origianl types sizes
  99   /// from the LLVM IR Function and fixup the ISD:InputArg values before
 100   /// passing them to AnalyzeFormalArguments()
 101   void getOriginalFunctionArgs(SelectionDAG &DAG,
 102                                const Function *F,
 103                                const SmallVectorImpl<ISD::InputArg> &Ins,
 104                                SmallVectorImpl<ISD::InputArg> &OrigIns) const;
 105   void AnalyzeFormalArguments(CCState &State,
 106                               const SmallVectorImpl<ISD::InputArg> &Ins) const;
 107
 108 public:
 109   AMDGPUTargetLowering(TargetMachine &TM);
 110
 111   bool isFAbsFree(EVT VT) const override;
 112   bool isFNegFree(EVT VT) const override;
 113   bool isTruncateFree(EVT Src, EVT Dest) const override;
 114   bool isTruncateFree(Type *Src, Type *Dest) const override;
 115
 116   bool isZExtFree(Type *Src, Type *Dest) const override;
 117   bool isZExtFree(EVT Src, EVT Dest) const override;
 118   bool isZExtFree(SDValue Val, EVT VT2) const override;
 119
 120   bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 121
 122   MVT getVectorIdxTy() const override;
 123   bool isSelectSupported(SelectSupportKind) const override;
 124
 125   bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 126   bool ShouldShrinkFPConstant(EVT VT) const override;
 127
 128   bool isLoadBitCastBeneficial(EVT, EVT) const override;
 129   SDValue LowerReturn(SDValue Chain, CallingConv::ID CallConv,
 130                       bool isVarArg,
 131                       const SmallVectorImpl<ISD::OutputArg> &Outs,
 132                       const SmallVectorImpl<SDValue> &OutVals,
 133                       SDLoc DL, SelectionDAG &DAG) const override;
 134   SDValue LowerCall(CallLoweringInfo &CLI,
 135                     SmallVectorImpl<SDValue> &InVals) const override;
 136
 137   SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 138   SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 139   void ReplaceNodeResults(SDNode * N,
 140                           SmallVectorImpl<SDValue> &Results,
 141                           SelectionDAG &DAG) const override;
 142
 143   SDValue LowerIntrinsicIABS(SDValue Op, SelectionDAG &DAG) const;
 144   SDValue LowerIntrinsicLRP(SDValue Op, SelectionDAG &DAG) const;
 145   SDValue CombineFMinMax(SDLoc DL,
 146                          EVT VT,
 147                          SDValue LHS,
 148                          SDValue RHS,
 149                          SDValue True,
 150                          SDValue False,
 151                          SDValue CC,
 152                          SelectionDAG &DAG) const;
 153   SDValue CombineIMinMax(SDLoc DL,
 154                          EVT VT,
 155                          SDValue LHS,
 156                          SDValue RHS,
 157                          SDValue True,
 158                          SDValue False,
 159                          SDValue CC,
 160                          SelectionDAG &DAG) const;
 161
 162   const char* getTargetNodeName(unsigned Opcode) const override;
 163
 164   virtual SDNode *PostISelFolding(MachineSDNode *N,
 165                                   SelectionDAG &DAG) const {
 166     return N;
 167   }
 168
 169   /// \brief Determine which of the bits specified in \p Mask are known to be
 170   /// either zero or one and return them in the \p KnownZero and \p KnownOne
 171   /// bitsets.
 172   void computeKnownBitsForTargetNode(const SDValue Op,
 173                                      APInt &KnownZero,
 174                                      APInt &KnownOne,
 175                                      const SelectionDAG &DAG,
 176                                      unsigned Depth = 0) const override;
 177
 178   unsigned ComputeNumSignBitsForTargetNode(SDValue Op, const SelectionDAG &DAG,
 179                                            unsigned Depth = 0) const override;
 180
 181   /// \brief Helper function that adds Reg to the LiveIn list of the DAG's
 182   /// MachineFunction.
 183   ///
 184   /// \returns a RegisterSDNode representing Reg.
 185   virtual SDValue CreateLiveInRegister(SelectionDAG &DAG,
 186                                        const TargetRegisterClass *RC,
 187                                        unsigned Reg, EVT VT) const;
 188 };
 189
 190 namespace AMDGPUISD {
 191
 192 enum {
 193   // AMDIL ISD Opcodes
 194   FIRST_NUMBER = ISD::BUILTIN_OP_END,
 195   CALL,        // Function call based on a single integer
 196   UMUL,        // 32bit unsigned multiplication
 197   RET_FLAG,
 198   BRANCH_COND,
 199   // End AMDIL ISD Opcodes
 200   DWORDADDR,
 201   FRACT,
 202   CLAMP,
 203   MAD, // Multiply + add with same result as the separate operations.
 204
 205   // SIN_HW, COS_HW - f32 for SI, 1 ULP max error, valid from -100 pi to 100 pi.
 206   // Denormals handled on some parts.
 207   COS_HW,
 208   SIN_HW,
 209   FMAX_LEGACY,
 210   SMAX,
 211   UMAX,
 212   FMIN_LEGACY,
 213   SMIN,
 214   UMIN,
 215   FMAX3,
 216   SMAX3,
 217   UMAX3,
 218   FMIN3,
 219   SMIN3,
 220   UMIN3,
 221   URECIP,
 222   DIV_SCALE,
 223   DIV_FMAS,
 224   DIV_FIXUP,
 225   TRIG_PREOP, // 1 ULP max error for f64
 226
 227   // RCP, RSQ - For f32, 1 ULP max error, no denormal handling.
 228   //            For f64, max error 2^29 ULP, handles denormals.
 229   RCP,
 230   RSQ,
 231   RSQ_LEGACY,
 232   RSQ_CLAMPED,
 233   LDEXP,
 234   DOT4,
 235   BFE_U32, // Extract range of bits with zero extension to 32-bits.
 236   BFE_I32, // Extract range of bits with sign extension to 32-bits.
 237   BFI, // (src0 & src1) | (~src0 & src2)
 238   BFM, // Insert a range of bits into a 32-bit word.
 239   BREV, // Reverse bits.
 240   MUL_U24,
 241   MUL_I24,
 242   MAD_U24,
 243   MAD_I24,
 244   TEXTURE_FETCH,
 245   EXPORT,
 246   CONST_ADDRESS,
 247   REGISTER_LOAD,
 248   REGISTER_STORE,
 249   LOAD_INPUT,
 250   SAMPLE,
 251   SAMPLEB,
 252   SAMPLED,
 253   SAMPLEL,
 254
 255   // These cvt_f32_ubyte* nodes need to remain consecutive and in order.
 256   CVT_F32_UBYTE0,
 257   CVT_F32_UBYTE1,
 258   CVT_F32_UBYTE2,
 259   CVT_F32_UBYTE3,
 260   /// This node is for VLIW targets and it is used to represent a vector
 261   /// that is stored in consecutive registers with the same channel.
 262   /// For example:
 263   ///   |X  |Y|Z|W|
 264   /// T0|v.x| | | |
 265   /// T1|v.y| | | |
 266   /// T2|v.z| | | |
 267   /// T3|v.w| | | |
 268   BUILD_VERTICAL_VECTOR,
 269   /// Pointer to the start of the shader's constant data.
 270   CONST_DATA_PTR,
 271   FIRST_MEM_OPCODE_NUMBER = ISD::FIRST_TARGET_MEMORY_OPCODE,
 272   STORE_MSKOR,
 273   LOAD_CONSTANT,
 274   TBUFFER_STORE_FORMAT,
 275   LAST_AMDGPU_ISD_NUMBER
 276 };
 277
 278
 279 } // End namespace AMDGPUISD
 280
 281 } // End namespace llvm
 282
 283 #endif